KR970003915B1 - 반도체 기억장치 및 그것을 사용한 반도체 메모리 모듈 - Google Patents

반도체 기억장치 및 그것을 사용한 반도체 메모리 모듈 Download PDF

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도시오 스가노
세이이찌로우 쯔구이
다까시 오노
요시아끼 와까시마
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미다 가쓰시게
가부시기가이샤 히다찌세이사꾸쇼
스즈끼 진이찌로
히다찌도부세미콘닥터 가부시기가이샤
사또 고고
아끼따덴시 가부시기가이샤
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Abstract

요약없음

Description

반도체 기억 장치 및 그것을 사용한 반도체 메모리 모듈
제1도는 본 발명의 실시예 1의 I의 반도체 장치의 개략 구성을 도시한 평면도.
제2도는 상기 반도체 장치의 개략 구성을 도시한 측면도.
제3도는 상기 반도체 장치의 개략 구성을 도시한 정면도.
제4도는 실시예 1의 I의 변형예를 설명하기 위한 모듈 기판 (1)의 일부의 사시도.
제5도는 본 발명의 실시예 1의 II의 반도체 장치의 정면도.
제6도는 본 발명의 실시예 1의 III의 반도체 장치의 측면도.
제7도는 상기 반도체 장치의 정면도.
제8도는 본 발명의 실시예 1의 IV에 있어서의 2개의 반도체 칩의 평면도.
제9도는 제8도에 도시한 2개의 반도체 칩을 서로 마주보게 하여 동일 리이드에 접속하고 그것을 I의 방향에서 보았을 때의 측면도.
제10도는 동일 리이드에 접속한 2개의 반도체 칩을 II의 방향에서 보았을 때의 측면도.
제11도는 서로 겹쳐지는 2개의 반도체 칩(4A)와 (4B)의 평면도.
제12도는 반도체 칩(4A), (4B)를 서로 마주보게 하여 동일 리이드(5)에 접속하고, 그것을 반도체 칩(4A)의 I의 방향에서 보았을 때의 측면도.
제13도는 (A)~제13도 (C)는 각각 본 발명의 실시예 2를 도시한 원리도.
제14도는 본 발명의 실시예 2를 도시한 주요부 평면도.
제15도는 본 발명의 실시예 2를 도시한 주요부 평면도.
제16도는 본 발명의 실시예 2를 도시한 단면도.
제17도는 본 발명의 실시예 2를 도시한 단면도.
제18도는 본 발명의 메모리 모듈의 전체 시스템을 도시한 회로 블럭도.
재19도는 본 발명의 다중 칩 복합체의 SRAM(스테이틱 랜덤 액세스 메모리)의 칩의 제1주면의 회로 및 본딩 패드의 레이아웃도.
제20도는 본 발명의 메모리 모듈의 핀 레이아웃도.
제21도 (a)~제21도 (c)는 각각 본 발명의 메모리 모듈의 외형을 도시한 상면도, 정면도, 측면도.
제22도는 본 발명의 테이프 캐리어의 대역적 성질을 도시한 평면도.
제23도 및 제24도는 본 발명의 테이프 캐리어 (상단 TAB, 하단 TAB)의 단위부분의 상면도.
제25도~제28도는 본 발명의 SRAM칩의 웨이퍼 프로세스를 도시한 흐름 단면도.
제29도는 테이프 캐리어의 리이드와 칩의 범프 전극간의 갱 본딩된 상태를 도시한 주요부 단면확대도.
제30도는 캐리어 테이프와 칩의 접합 상황 및 본딩 레진의 코팅 상태를 도시한 단면도.
제31도는 단위 부분으로 분단된 상단TAB를 도시한 상면도.
제32도는 단위 부분으로 분단된 하단TAB를 도시한 상면도.
제33도는 (a) 및 제33도 (b)는 다중 메모리 칩 리이드 복합체의 하면도 및 A-A단면도.
제34도~제37도는 적층 세라믹 배선 기판으로서의 SOP(스몰 아웃트라인 패키지) 모양의 다중 칩 리이드 복합체 및 디코더 IC의 면실장 프로세스 흐름을 도시한 흐름 단면도.
제38도는 글라스 에폭시 프린트 배선 기판으로의 메모리 모듈의 삽입 실장의 상태를 도시한 단면도.
제39도는 갱 본딩이 완료한 상태의 상단 TAB를 도시한 상면도.
제40도는 마찬가지의 하단 TAB의 상면도.
제41도는 상단 TAB를 하단 TAB에 겹친 상태를 도시한 상면도.
제42도는 (a) 및 제42도 (b)는 제33도의 다중 칩 리이드 복합체의 다른 실시예, 즉 버트 리이드(Butt Lead)형을 도시한 하면도 및 단면도.
본 발명은 반도체 기억 장치에 관한 것으로, 특히 반도체 칩을 모듈화하여 모듈 기판에 여러개 탑재하여 구성한 반도체 메모리 모듈에 관한 것이다.
탑재 기판(모듈 기판)에 반도체 칩을 봉하여 막은 패키지를 여러개 탑재하는 것에 의해 구성한 실장 밀도가 높은 반도체 장치가 니께이멕그루힐사 발행 "니께이일렉트로닉스" 별책. no.2 「마이크로디바이시즈」p.150에 기재되어 있다.
또한 본 발명은 테이프 캐리어의 중첩 실장 기술에 관한 것이다.
반도체 소자의 조립 기술의 하나로 테이프 캐리어 방식이 있다. 이 방식은 필름 캐리어 또는 TAB (Tape automated Bonding) 방식 등이라고도 불리어진다. 이 방식은 긴 스프로킷 홀(sprocket hole)(퍼퍼레이션 홀(perforation hole))이 있는 수지제 테이프에 반도체 소자를 연속적으로 조립해 가는 방법에 의해, 해당 테이프 캐리어는 반도체 소자(칩)의 전극 배치에 맞춘 리이드 패턴이 스프로킷 홀과 다바이스 홀을 갖는 수지 필름상에 형성된 것으로, 예를 들면, 접착제를 갖는 폴리이미드 필름을 적절한 폭으로 슬리트하고, 그것에 전송용의 스프로킷 홀과 칩을 조립하기 위한 디바이스홀과를 편칭하고, 구리 호일을 라미네이트하고, 포토레지스트 기술, 에칭기술을 사용하여 바라는 리이드 패턴을 형성하는 공정을 거쳐서 제조된다.
또한 해당 테이프 캐리어에 대하여 기술한 문헌에 예로서는 Mc Graw-Hill Book Company Japan발행 1983년 카피라이트 「VLSI TECHNOLOGY」p.558을 들 수 있다.
본 발명자들은 상기 반도체 장치를 검토한 결과, 다음의 문제점을 발견하였다.
상기 패키지는 그 자체의 크기를 축소하는 것이 곤란하므로, 모듈기판상이 반도체 칩의 실장 밀도를 높이는 것이 곤란하다.
그런데, 종래의 테이프 캐리어에 있어서는 1품종 1레이아웃으로 되어있어, 같은 리이드 패턴을 갖고 있으므로 다품종의 테이프 캐리어을 중첩하여 실장용 기판에 실장할 수 없다.
그 때문에, 고밀도로 실장하고자 한다면, 실장용 기판상에 동품종의 테이프 캐리어와 나란히 배치하는 것이 필요하게 되고, 프린트 배선 기판등의 실장용 기판 표면의 배선을 복잡화시켜 단선 등도 발생하기 쉽게 되어, 그의 신뢰성을 저하시키게 된다.
본 발명의 목적은 반도체 장치의 실장 밀도를 높이는 것이다.
본 발명의 다른 목적은 면실장에 적합한 고밀도 메모리 디바이스를 제공하는 것이다.
본 발명의 또 다른 목적은 고밀도 실장이 가능한 메모리 디바이스를 제공하는 것이다.
본 발명의 또 다른 목적은 TAB기술과의 매칭이 좋은 고밀도 면실장 기술을 제공하는 것이다.
본 발명의 또 다른 목적은 TAB기술을 활용할 수 있는 고밀도 실장법을 제공하는 것이다.
본 발명의 또 다른 목적은 조립의 간소화, 작업 저감화가 가능한 메모리 디바이스의 조립법을 제공하는 것이다.
본 발명의 또 다른 목적은 다수의 메모리 칩을 콤팩트하게 실장할 수 있는 메모리 모듈을 제공하는 것이다.
본 발명의 또 다른 목적은 땜납 리플로우시에 납땜성이 양호한 다중 칩 리이드 복합체를 제공하는 것이다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부 도면에 의해 명확하게 될 것이다.
본원에 있어서 개시되는 발명중, 대표적인 것의 개요를 간단히 설명하면 다음과 같다.
즉, 반도체 칩의 범프 전극을 리이드에 접속하고, 상기 리이드를 갖는 반도체 칩을 여러개 모듈 기판의 배선에 접속하여 반도체 장치를 구성한다.
상술한 수단에 의하면, 반도체 칩이 패키지로 봉하여 막혀져 있지 않으므로, 모듈 기판상의 반도체 칩의 실장 밀도를 높일 수 있다.
본 발명에서는 같은 종류의 여러 개의 테이프 캐리어에 있어서, 각 테이프 캐리어의 각 리이드 패턴의 일부를 변경한 것을 준비한다. 이 변경은 예를 들면, 칩 셀렉트 신호의 리이드만으로 한다.
그리고 이와 같이 리이드 패턴의 일부가 변경된 테이프 캐리어를 실장용 기판에 중첩 실장한다.
상술한 바와 같이, 중첩 실장하고자 하는 테이프 캐리어의 각 리이드 패턴의 일부는 중첩 실장가능하도록 변경되어 있으므로, 테이프 캐리어의 중첩 실장이 가능하고, 그 때문에 고밀도 실장이 가능하고 배선도 간략화되고, 신뢰성도 향상시킬 수 있다.
또 그 밖의 발명의 개요는 다음과 같다.
본 발명의 반도체 기억 장치는 (a) 대략 정방형 또는 장방형의 판형상이고 제1 및 제2의 주면을 가지며, 이 제1의 주면에 각각 SRAM집적 회로의 주요부가 형성되어 있는 제1 및 제2의 SRAM반도체 칩, (b) 상기 각각의 칩의 상기 제1의 주면의 한쌍의 대향하는 면의 근방에 마련된 다수의 전극 패드, (c) 상기 각각의 칩의 상기 제1의 주면의 상기 한쌍의 변의 근방의 어느 곳인가 하나에 마련된 각각의 칩 셀렉트 전극 패드, (d) 상기 각각의 칩의 상기 다수의 패드와 그 안쪽끝이 접속된 메탈 시트로 이루어지는 다수의 리이드, (e) 상기 각각의 칩의 상기 칩 셀렉트 패드와 그의 안쪽끝이 접속된 메탈 시이트로 이루어지는 제1 및 제2의 리이드, (f) 상기 제1의 칩의 제2의 주면과 그것에 대략 평행하게 근접하는 상기 제2의 칩의 제1의 주면간에 마련된 절연 부재, (g) 상기 각각의 다수의 리이드의 동일 기능을 갖는 패드에 대응하는 바깥끝부 및 그의 근방끼리가 그의 연장 방향이 일치하도록 중첩 접속된 중첩 접속부로 구성되어 있다.
또한 본 발명의 다른 개요는 다음과 같다.
캐리어 테이프의 중앙을 따라 다수 마련된 반도체 칩 탑재용 열림구멍부에 각각 메모리 칩을 범프 전극을 거쳐 접속하는 반도체 집적 회로의 조립 방법에 있어서, 상기 조립 방법은 (a) 제1, 제2의 캐리어 테이프에 동일 또는 대략 동일한 패턴을 갖는 메모리 칩을 범프 전극을 거쳐 갱 본딩(gang bonding)하는 공정, (b) 상기 제1 및 제2의 캐리어 테이프의 각 상기 열림구멍부에 동일 또는 대략 동일한 패턴을 갖는 메모리 칩을 각각 범프 전극을 거쳐 갱 본딩하는 공정, (c) 상기 제1 및 제2의 캐리어 테이프를 일치하는 패턴이 겹치도록 중첩하여 연장하는 상기 각 열림구멍부의 리이드를 압착하고 상기 여러개의 메모리 칩과 다수의 리이드로 이루어지는 다중 칩 리이드 복합체를 형성하는 공정, (d)상기 각 테이프에서 상기 복합체를 분리하는 공정을 포함하고, 상기 제1, 제2의 캐리어 테이프는 각각의 제1주면 및 칩 탑재용 열림구멍부내에 메탈 시이트로 이루어지는 다수의 리이드를 갖고, 상기 제1 및 제2의 테이프의 리이드 패턴은 각각의 칩 셀렉트 단자 또는 그것과 등가인 단자와 접속될 리이드 이외의 패턴은 대략 동일한 패턴을 갖는 것을 특징으로 한다.
실시예 1
본원에 있어서 동일한 기능을 갖는 것은 별도의 기재가 없는 한 아래 2자리수를 동일한 수자 표시로 나타내고 가능한한 중복 설명은 생략한다.
실시예 1의 I
이하 본 발명의 실시예 1의 I을 도면에 따라 설명한다.
제1도는 본 발명의 실시예 1의 I의 반도체 장치의 개략 구성을 도시한 평면도, 제2도는 상기 반도체 장치의 개략 구성을 도시한 측면도, 제3도는 상기 반도체 장치의 개략 구성을 도시한 정면도이다.
제1도 내지 제3도에 있어서, (1)은 적층 세라믹에 의해 세라믹층과 배선층을 여러층 적층하여 구성한 모듈 기판이고, 이 표면 및 이면의 각각에 여러개의 접속 단자 (1A), (1B)가 형성되고, 8개의 반도체 칩(4A) (제2의 반도체 칩), (4B) (제1의 반도체 칩), (4C) (제4의 반도체 칩), (4D) (제3의 반도체 칩)을 탑재하고 있다. 반도체 칩(4A), (4B), (4C), (4D)는 예를 들면, 스테이틱 RAM이 구성된 것이고, 또 세라믹이나 수직 등으로 이루어지는 패키지에 의해 봉하여 막혀져 있지 않고, 반도체 소자나 배선이 실시되어 있는 쪽의 면(주면)을 레진(수지)(7)로 몰드한 구조로 되어 있다. 반도체 칩(4A), (4B), (4C), (4D)의 각각에는 땜납이나 금 등으로 이루어지고, 여러개의 제1전극 및 제2전극으로 이루어지는 범프전극(6)이 마련되어 있고, 이 범프 전극(6)에 TAB으로 리이드(5A), (5B), (5C), (5D)가 각각 접속하고 있다. 기판(1)의 주면측에 있어서, 반도체 칩(4A)는 각각의 리이드(제1리이드군) (5A)를 반도체 칩(4B)의 리이드(제1리이드군) (5B)에 예를 들면, 땜납으로 접속하는 것에 의해, 반도체 칩(4B)위에 적층되어 하나의 반도체 기억 장치를 구성하고 있다. 즉, 예를 들면, 반도체 칩(4A)에 어드레스 신호를 입력하기 위한 리이드, 즉, 제2의 반도체칩의 제1전극중의 하나와 전기적으로 접속된 제1리이드(5A)는 반도체 칩(4B)에 어드레스 신호를 입력하기 위한 리이드, 즉 제1의 반도체칩의 제1전극중의 하나와 접속된 제1리이드 (5B)에 접속하여 하나의 접속 단자 (1A)에 접속하고 있다. 마찬가지로, 반도체 칩(4A)의 데이타의 입출력을 실행하기 위한 리이드(제1리이드) (5A)는 반도체 칩(4B)의 데이타 입출력을 실행하기 위한 리이드(5A)와 리이드(5B)에 있어서, 동일 기능을 갖는 것끼리를 예를 들면, 땜납으로 접속하여 하나의 접속 단자 (1A)에 접속하고 있다. 각각의 리이드(5B)는 모듈 기판(1)내의 배선(도시하지 않음)을 통하여 디코더(3) 및 리이드(2)에 접속하고 있다. 단, 반도체 칩(4A)에 칩 셀렉트 신호를 입력하기 위한 리이드, 즉 제2의 반도체 칩의 제2전극에 접속된 제3리이드(5A1)은 반도체 칩(4B)에 칩 셀렉트 신호를 입력하기 위한 리이드, 즉 제1의 반도체 칩의 제2전극에 접속된 제2리이드 (5B1)과 접속하는 일없이, 디코더(3)의 리이드(3A)에 접속하고 있다. 또, 리이드(5B1)은 상기 리이드(5A1)이 접속하고 있는 리이드(3A)와 다른 리이드(3A)에 접속하고 있다. 즉, 제2리이드 (리이드(5A1))과 제3리이드(리이드(5B1))은 서로 전기적으로 독립이고, 반도체 칩(4A), (4B)를 각각 선택하는 단자인 제2전극에 전기적으로 접속되어 있다. 디코더(3)에 의해 8개의 반도체 칩 (4A), (4B)중에서 하나의 반도체 칩(4A) 또는 (4B)를 선택하도록 하고 있다. 따라서, 예를 들면, 기판(1)의 표면 및 이면에 형성된 접속 단자의 전체 수는 제1 및 제2의 반도체 칩 중의 하나의 칩에 형성된 전극의 전체 수보다도 많고, 상기 제1 및 제2의 반도체 칩에 형성된 전극의 전체 수보다는 적다.
기판(1)의 이면측은 그의 표면측과 마찬가지로, 반도체 칩(제3의 반도체 칩)(4D)의 각각의 리이드(제4리이드)(5D)를 반도체 칩 (제4의 반도체 칩)(4C)의 리이드 (제4리이드) (5C)에 예를 들면, 땜납으로 접속하는 것에 의해, 반도체 칩(4C)위에 반도체 칩(4D)를 탑재하고, 제2의 반도체 기억 장치를 구성하고 있다. 각각의 리이드 (5C)는 모듈 기판(1)내의 배선을 통하여 디코더(3) 또는 리이드(2)에 접속하고 있다. 단, 반도체 칩(4D)의 칩 셀렉트 신호를 입력하기 위한 리이드(제6리이드)(5D1)은 반도체 칩(4C)의 칩 셀렉트 신호를 입력하기 위한 리이드(제5리이드)(5C1)과 접속하지 않고, 직접 디코더(3)의 리이드(3A)에 접속하고 있다. 또 리이드(5C1)은 디코더(3)의 상기 리이드 (5D1)이 접속하고 있는 리이드 (3A)와 다른 리이드(3A)에 접속하고 있다. 디코더(3)에 의해 8개의 반도체 칩(4C), (4D) 중에서 1개의 반도체 칩(4C) 또는 (4D)를 선택한다. 반도체 칩(4A), (4B), (4C), (4D)의 각각의 주면, 즉 반도체 소자나 배선이 실시되어 있는 면은 실리콘 고무(7) 또는 레진(수지)(7)등의 절연 부재로 몰드하고 있다.
이상, 설명한 바와 같이, 패키지로 봉하여 막지 않고, TAB로 리이드(5A), (5B), (5C), (5D)가 접속된 반도체 칩(4A), (4B), (4C), (4D)를 각각 모듈 기판(1)에 탑재하여 반도체 장치를 구성하고 있는 것에 의해, 1개의 반도체 칩(4A), (4B), (4C), (4D)가 모듈 기판(1)상에 점유하는 면적을 작게 할 수 있으므로, 모듈 기판(1)에 많은 반도체 칩(4A), (4B), (4C), (4D)를 탑재할 수 있다. 즉, 반도체 장치의 실장 밀도를 높일 수 있다.
또 반도체 칩(4B)위에 반도체 칩(4A)를 적층하고, 또 반도체 칩(4C)위에 반도체 칩(4D)를 적층하고 있는 것에 의해, 모듈 기판(1)을 크게 하는 일없이 많은 반도체 칩(4A), (4B), (4C), (4D)를 탑재할 수 있다.
다음에 실시예 1의 I의 변형예를 설명한다.
제4도는 실시예 1의 I의 변형예를 설명하기 위한 모듈 기판(1)의 일부 사시도이다.
제4도에 도시한 바와 같이, 반도체 칩(4A) 상에 또 반도체 칩(4E)를 탑재하도록 하여도 좋다. (5E)는 반도체 칩(4E)의 리이드이고, 리이드(5A)에 접속하고 있다. 단, 반도체 칩(4E)에 칩 셀렉트 신호를 입력하기 위한 리이드(5E1)은 리이드(5A1), (5B1)과 접속하지 않고, 디코더(3)의 리이드(5A1), (5B1)이 접속하고 있는 리이드(3A)와 다른 리이드(3A)에 접속하고 있다. 모듈 기판(1)의 이면은 도시하지 않지만, 이면에 있어서도 마찬가지로, 반도체 칩(4D)상에 또 반도체 칩을 탑재하여 3개를 적층한 구조로 한다.
실시예 1의 II
제5도는 본 발명의 실시예 1의 II의 반도체 장치의 정면도이다.
제5도에 있어서, 모듈 기판(1)의 표면의 (1A)는 접속 단자이고, (1B)는 이면의 접속 단자이다. 이 실시예에서는 모듈 기판(1)의 표면에 반도체 칩(4B), (4A), (4E)의 3개를 1조로 하고, 그것을 4조 배치하고 있다. 이면도 마찬가지로, 반도체 칩(4C), (4D), (4F)의 3개를 1조로 하고, 이것을 4조 배치하고 있다.
실시예 1의 II는 반도체 칩(4B), (4A), (4E), (4C), (4D), (4F)의 각각의 주면, 즉 반도체 소자나 배선이 실시되고, 레진(7)로 덮여져 있는 면을 모듈 기판(1)로 향하게 하는 것에 의해 리이드(5A), (5B), (5E), (5C), (5D), (5F)의 길이를 짧게 하고 있다.
실시예 1의 III
제6도는 본 발명의 실시예 1의 III의 반도체 장치의 측면도, 제7도는 상기 반도체 장치의 정면도이다.
본 발명의 실시예 1의 III은 모듈 기판(1)의 표면에 탑재되는 반도체 칩(4B)는 집적 회로 소자나 여러개의 제1 및 제2전극이 형성된 반도체 칩(4B)의 주면에 대향하는 이면을 모듈기판(1)의 표면쪽으로 향하게 하고 모듈 기판(1)의 이면에 탑재되어 있는 제2의 반도체 칩(4C)는 그의 주면을 모듈기판(1)의 이면쪽으로 향하게 한 것이다. 이와 같이 하는 것에 의해 반도체 장치를 반도체 칩(4B)쪽에서 보았을 때 반도체 칩(4B)의 리이드(제1리이드군)(5B)와 반도체 칩(4C)의 리이드(제1리이드군)(5C)에서 동일 기능의 것이 중첩되도록 하고 있다. 각각의 중첩된 동일 기능의 제1전극에 전기적으로 접속되는 리이드(5B)와 (5C)를 모듈 기판(1)의 주면에서 이면에 도달하는 관통 배성(스루 홀 배선)(8)에 의해 접속하고 있다. 즉, 각각의 리이드(5B)를 하나씩 그 리이드(5B)와 동일 기능을 갖는 리이드(5C)에 관통 배선(8)로 접속하는 것에 의해, 예를 들면, 반도체 칩(4B)에 어드레스 신호를 입력시키는 리이드(제1리이드)(5B)는 관통 배선(8)을 통하여 반도체 칩(4C)에 어드레스 신호를 입력시키기 위한 리이드(제1리이드)(5C)에 접속하고 있다. 마찬가지로, 반도체 칩(4B)의 데이타의 입출력 단자인 각각의 리이드(5B)는 관통 배선(8)을 통하여 반도체 칩(4C)의 데이타의 입출력 단자인 리이드(5C)에 접속하고 있다. 단, 반도체 칩(4B)의 칩 셀렉트 신호를 입력하기 위한 제2전극에 접속되는 리이드(제2리이드)(5B1)과 반도체 칩(4C)의 칩 셀렉트 신호를 입력하기 위한 리이드(제3리이드)(5C1)은 관통 배선(8)로 접속하지 않고, 리이드(5B1)은 모듈 기판(1)의 표면에 마련한 디코더(3)에 접속되고, 리이드(5C1)은 모듈 기판(1)의 이면의 디코더(3)에 접속하고 있다. 여기서, 본 실시예에 있어서의 모듈 기판(1)은 예를 들면, 글라스 에폭시등의 수지로 이루어지는 단층 구조로 되어 있고, 내부에는 관통 배선(8) 이외의 배선을 마련하고 있지 않다. 단, 모듈 기판(1)의 표면 및 이면에는 반도체 칩(4B), (4C)와 리이드(2)간을 접속하는 배선 또는 디코더(3)(제6도, 제7도에는 도시하지 않음)과 반도체 칩(4B), (4C)간을 접속하는 배선 등이 마련되어 있다. 관통 배선(8)은 모듈 기판(1)에 예를 들면, 드릴 등으로 관통 구멍을 뚫은 후, 예를 들면, 증착이나 무전해 도금 등으로 예를 들면, 구리층을 도금하여 형성한 것이다.
이상과 같이, 동일 기능의 리이드(5B)와 (5C)를 관통 배선(8)로 접속하는 것에 의해, 모듈 기판(1)내에 관통 배선(8) 이외의 배선을 마련하지 않도록 하여 단층 구조로 하였으므로, 모듈 기판(1)의 신뢰성을 높일 수 있다.
또 동일 기능의 리이드(5B)와 (5C)를 관통 배선(8)로 접속한 것에 의해 모듈 기판(1)의 표면 및 이면에 마련되는 배선의 수를 저감할 수 있다.
또한, 모듈 기판(1) 및 관통 배선(8)은 적층 세라믹에 의해 형성하여도 좋다. 이 경우는 반도체 칩(4B), (4C)와 리이드(2)를 접속하는 배선, 반도체 칩(4B), (4C)와 디코더(3)을 접속하는 배선 등이 모듈 기판(1) 내에 매립된다. 그러나 이들 배선의 수는 관통 배선(8)을 마련한 것에 의해, 예를 들면, 모듈 기판(1)의 표면의 반도체 칩(4B)를 리이드(2), 디코더(3)에 접속하는 배선만을 마련하면 좋으므로, 매립되는 배선의 수를 대폭적으로 적게 할 수 있고, 따라서 모듈 기판(1)의 신뢰성을 높일 수 있다.
실시예 1의 IV
제8도는 본 발명의 실시예 1의 IV에 있어서의 2개의 반도체 칩의 평면도, 제9도는 제8도에 도시한 2개의 반도체 칩을 서로 마주보게 하여 동일 리이드에 접속하고, 그것을 I의 방향에서 보았을 때의 측면도, 제10도는 동일 리이드에 접속한 2개의 반도체 칩을 II의 방향에서 보았을 때의 측면도이다.
본 발명의 실시예 1의 IV는 반도체 칩(4A)에서 범프 전극(6A)를 좌측 위쪽 코너부터 순차 배치하고, 범프 전극(6A)와 동일 기능의 범프 전극(6B)를 제2의 반도체 (4B)에서는 우측 위쪽 코너부터 배치하고 있다. 즉, 반도체 칩(4A)의 범프 전극(6A2)…(6AN-1), (6AN), (6AN+1)…(6AN+M)과 반도체 칩(4B)의 (6B2)…(6BN-1), (6BN), (6BN+1)…(6BN+M)에 있어서, 첨자가 같은 것은 동일 기능의 범프 전극(제1전극)이다. 그리고, 반도체 칩(4B)의 주면이 반도체 칩(4A)의 주면과 대면하도록 하여 중첩하였을 때 반도체 칩(4B)의 범프전극(6B2)…(6BN-1), (6BN), (6BN+1)…(6BN+M)이 반도체 칩(4A)의 범프전극(6A2)…(6AN-1), (6AN), (6AN+1)…(6AN+M)에 중첩하도록 이들 범프 전극(6A), (6B)를 대칭적(경면대칭)으로 배치하고 있다. 이들 대칭적으로 배치된 범프 전극(제1전극) (6A), (6B)(6A1, 6B1은 제외)는 동일 리이드(제1리이드군)(5)에 접속하고 있다. 단, 반도체 칩(4A)의 칩 셀렉트 신호를 입력하기 위한 범프 전극(제2전극)(6A1)과 반도체 칩(4B)의 칩 셀렉트 신호를 입력하기 위한 범프 전극(제2전극)(6B1)은 중첩하지 않도록 배치를 어긋나게 하고, 각각의 리이드(제2,3리이드)(5)에 접속하고 있다. (9)는 절연 부재이고, 범프 전극(칩선택 단자)(6A1)이 접속하고 있는 리이드(제2리이드)(5)를 반도체 칩(4B)에서 절연하고, 또 범프 전극(칩선택 단자)(6B1)이 접속하고 있는 리이드(제3리이드)(5)를 반도체 칩(4A)에서 절연하고 있다. 또한, 리이드(5)는 반도체 칩(4A)와 (4B)를 서로 마주보게 하여 리이드(5)에 접속한 후에 적정한 형상으로 성형한다. 그리고, 반도체 칩(4A)와 (4B)를 1조로 하여 모듈 기판(1)의 표면 및 이면에 여러 조씩 배치하고 기판(1)상에 형성된 접속단자와 전기적으로 접속한다.
이상과 같이, 범프 전극(6A)와 (6B)의 배치를 대칭으로 하여 동일 리이드(5)에 접속한 것에 의해, 모듈 기판(1)상에 있어서의 반도체 칩(4A), (4B)의 실장 밀도를 2배로 할 수 있다.
또한, 제11도 및 제12도에 도시한 바와 같이, 반도체 칩(4A)이 범프 전극(6A1)과 반도체 칩(4B)의 범프 전극(6B1)을 대칭 위치, 즉 반도체 칩(4B)를 반도체 칩(4A)에 중첩하였을 때, 이들 범프 전극(6A1), (6B1)이 중첩하도록 배치하여도 좋다. 단, 범프 전극(6A1)이 접속하고 있는 리이드(5)와 범프전극(6B1)이 접속하고 있는 리이드(5)는 중첩되지만, 이들 사이는 절연제(9)로 절연한다. 또한, 제11도는 서로 중첩되는 2개의 반도체 칩(4A)와 (4B)의 평면도, 제12도는 반도체 칩(4A), (4B)를 서로 마주보게 하여 동일 리이드(5)에 접속하고, 그것을 반도체 칩(4A)의 I의 방향에서 보았을 때의 측면도이다.
이상, 본 발명을 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위에 있어서 여러가지로 변경가능한 것은 물론이다.
본원에 있어서 개시되는 발명중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면, 다음과 같다.
패키지로 봉하여 막지 않고, TAB로 리이드가 접속된 반도체 칩을 여러개 모듈 기판에 탑재하여 반도체 장치를 구성한 것에 의해 1개의 반도체 칩이 모듈 기판상에서 점유하는 면적을 작게 할 수 있으므로, 모듈 기판에 많은 반도체 칩을 탑재할 수 있다. 즉, 반도체 장치의 실장 밀도를 높일 수 있다.
실시예 2
다음에 본 발명의 실시예 2를 도면에 따라 설명한다.
제13도(a)~제13도(c)는 본 발명의 실시예 2를 도시한 원리도로서, 플라스틱 필름 테이프에 뚫어 마련된 디바이스 홀(101)내에는 해당 필름 테이프상에 형성된 리이드 패턴(102)의 일부가 돌출하고 있다. 또 해당 리이드 패턴(102) 중, 도면에서 위쪽 오른쪽끝의 리이드(제2리이드)(102a)가, 제13도(a)에서는 나머지 리이드(제1리이드군)(102b)에 대하여 평향하게 마련되어 있는 것에 대하여, 제13도(b)에서는 도면에서 위쪽 오른쪽끝의 리이드(제3리이드)(102a)가 직각으로 구부러진 형상으로 되어 있다. 이 디바이스 홀(101)내에는 도시하지 않지만, 반도체 소자가 조립되고, 제13도(a)에서는 도면에서 위쪽 오른쪽끝의 리이드(102a)가 해당 디바이스 홀(101)내에 조립한 반도체 소자(제1의 반도체 칩)의 칩 셀렉트 신호용의 리이드로 되어 있고, 또 13도 (b)에서는 도면에서 위쪽 오른쪽끝의 직각으로 구부러진 리이드(102a) 가 마찬가지로 칩 셀렉트 신호용의 리이드로 되어 있다.
제13도 (c)는 이와 같이 각 리이드 패턴(102)의 일부 리이드(102a)를 변경한 테이프 캐리어를 중첩 실장한 상태를 개념적으로 도시한 것이므로, 도면에서 위쪽 오른쪽끝의 리이드(102a)는 중첩 실장된 상부의 칩의 해당 칩 셀렉트 신호의 입출력을 담당하고(제2칩의 제2범프전극에 접속된다), 또 도면에서 위쪽 오른쪽끝부의 리이드(102a)에 인접한 리이드(102a)는 중첩 실장된 하부의 칩의 해당 칩 셀렉트 신호의 입출력을 담당하도록(제1칩의 제2범프전극에 접속되도록) 되어 있다.
다른 리이드(102b)는 각 칩에 공통의 입출력 단자(제1범프전극)으로 되어 있다. 제14도는 제13도 (a)의 테이프 캐리어를 상세하게 도시한 것이고, 또 제15도는 제13도 (b)의 테이프 캐리어를 상세하게 도시한 것이다.
이들 도면에 도시한 바와 같이, 플라스틱 필름 테이프(103)의 양끝부에는 해당 테이프(103)의 전송 및 위치 맞춤용의 여러 개의 스프로킷 홀(104)가 적당한 간격을 두고 마련되고, 또 해당 테이프(103)의 중앙부에는 반도체 소자를 조립하기 위한 디바이스 홀(101)이 마련되고, 해당 디바이스 홀(101)내로 돌출한 리이드 패턴(102)의 선단부에 도시한 바와 같이, 칩(105)를 페이스 다운 본딩(face-down bonding)(갱 본딩)에 의해 접합한다.
이 접합은 칩(105)의 전극부에 범프(106)을 형성하여 열압착법에 의해 실행되진, 리이드 패턴(102)측에 범프(106)을 형성하여 마찬가지로 실행하여도 좋다. 해당 칩(105)의 본딩(내부 리이드 본딩)후에 제16도의 단면도에 도시한 바와 같이, 봉하여 막는 수지를 포팅(potting)하여 수지 봉지부(107)을 형성하여 봉하여 먹음을 실행한다.
이와 같이, 봉하여 막힌 테이프 캐리어 패키지(108)을 제17도에 도시한 바와 같이, 실장용 기판(109)상에 중첩 실장한다.
제17도에서 상부 테이프 캐리어 패키지(108a)는 제13도 (a)에 도시한 리이드 패턴(102)를 갖는 테이프 캐리어 패키지이고, 또 하부 테이프 캐리어 패키지(108b)는 제13도 (b)에 도시한 리이드 패턴(102)을 갖는 테이프 캐리어 패키지이다.
본 발명에 사용되는 플라스틱제의 필름 테이프는 예를 들면, 폴리이미드계 수지 필름을 적절한 폭으로 슬리트된 것에 의해 구성된다. 리이드 패턴(102)는 해당 필름 테이프상에 예를 들면, 구리 호일을 라미네이트하고, 포토레지스트 기술이나 에칭 기술을 사용하여 형성할 수 있고, 각 테이프 캐리어 패키지(108a), (108b)에 따라 그의 일부 레이아웃을 변경하도록 한다.
반도체 소자(칩)(105)는 예를 들면, 실리콘 단결정 기판으로 이루어지고, 주지의 기술에 의해 이 칩내에는 다수의 회로 소자가 형성되고, 하나의 회로 기능이 부여되어 있다. 회로 소자의 구체적인 예는 예를 들면, MOS트랜지스터로 이루어지고, 이들 회로 소자에 의해 예를 들면, 논리 회로 및 메모리 회로 기능이 형성되어 있다.
범프(106)은 예를 들면 금(Au)범프에 의해 구성된다.
봉하여 막는 것에 사용되는 포팅 수지에는 예를 들면, 에폭시 수지를 주체로한 포팅액이 사용된다.
실장용 기판(109)는 예를 들면, 프린트 배선 기판에 의해 구성된다.
본 발명에 의하면, 상기 실시예에 도시한 바와 같이, 각 리이드 패턴(102)의 일부 리이드(102a)를 변경하는 것에 의해, 두개의 테이프 캐리어 패키지(108a), (108b)를 실장용 기판(109)상에 중첩 실장하는 것이 가능하게 되고, 실장용 기판(109)상에 가령 해당 테이프 캐리어 패키지(108a)(108b)를 나란히 마련하는 경우에 비해 실장 밀도를 향상시킬 수 있고, 또 테이프 캐리어 패키지(108a), (108b)를 나란히 마련하는 경우에는 배선도 길고, 복잡화하는 것에 대해 배선이 짧고 간략화되고, 단선하는 비율도 저감되어 신뢰성의 향상에 기여하는 점이 크다.
이상, 본 발명자에 의해 이루어진 발명은 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다.
예를 들면, 상기 실시예에서는 테이프 캐리어 패키지를 실장용 기판상에 2개 중첩 실장하는 예를 도시하였지만, 3개 이상 중첩할 수 있고, 경우에 따라 실장용 기판의 양면에 각각 중첩 실장할 수도 있다.
본원에 있어서, 개시되는 발명중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 다음과 같다.
본 발명에 의하면, 테이프 캐리어에 있어서, 고밀도 실장을 가능하게 하고, 배선상도 유리하며 신뢰성이 향상한 반도체 장치를 제공할 수 있었다.
실시예 3
본 실시예는 상기 실시예 1 및 2에 대응하는 하나의 변형예이고 또한 다른 구체예를 부여하는 것이다.
제18도는 본 실시예의 메모리 모듈의 전체 시스템 회로도이다. 제18도에 있어서, RAM 1~16은 각각 256키로 비트 SRAM의 MOS형 또는 BiMOS(바이폴라 MOS)형 집적회로 칩,
Figure kpo00001
는 이들 칩 선택 단자 DECODERI 및 2는 디코더 집적회로용 레진 봉지 듀얼 인 라인형 소자, I/O1~I/O8은 데이타의 입출력핀 A0~A18(또는 A0~A18)은 어드레스 입력 핀이다.
Figure kpo00002
는 일련의 콘트롤 핀이다. 이 둘중,
Figure kpo00003
는 라이트 인에이블 핀,
Figure kpo00004
는 출력 인에이블 핀
Figure kpo00005
는 일반적으로
Figure kpo00006
라고도 불려지고 있지만, 앞서의 RAM칩의
Figure kpo00007
단자와는 기능이 다르다. 즉 이
Figure kpo00008
단자는 입력의 "0", "1"에 따라 상하의 디코더 중의 어느 것을 선택하는 가를 결정한다. VCC, VSS는 광의의 전원단자이고, 특히 VCC는 전원 전압 단자, VSS는 기준 전압 단자라고 부른다. VCC에는 5V, VSS에는 0V의 전압이 공급된다.
제19도는 메모리 칩 RAM1~16의 제1주면의 레이아웃이다. 제19도에 있어서, A0~A14는 어드레스 입력 패드 I/O0~I/O7은 입출력 패드,
Figure kpo00009
는 라이트 인에이블 패드,
Figure kpo00010
는 출력 인에이블 패드,
Figure kpo00011
는 칩 선택 패드, VCC는 전원 전압 패드, VSS는 기준전압 패드(211) 및 (212)는 어드레스 버퍼 및 I/O버퍼 등이 주변 회로 블럭, (213)~(216)은 고저항 폴리실리콘의 부하를 갖는 4 트랜지스터형 MOS형 SRAM셀을 갖는 메모리 매트, (217)~(218)은 로우 디코더 등의 X계 회로 블럭 (219)~(222)는 각각 (213)~(216)에 대응하는 컬럼 디코더 및 센스 엠프를 포함하는 Y계 회로 블럭이다. 또한, (205)는 실리콘 단결정 기판이다.
제20도는 앞서의 전체 레이아웃에 대응하는 메모리 모듈의 핀배치이다.
제21도 (a), (b) 및 (c)는 상기 메모리 모듈의 상면도, 정면도 및 측면도이다. 제21도에 있어서, (209)는 적층 세라믹 기판, (231)은 제18도중의 VCC-VSS간에 접속된 칩 콘덴서, (232)는 이 칩 콘덴서용의 풋 프린트(foot print), 즉 납땜용 패드, (233a) 및 (233b)는 각각 제18도의 디코더 1 및 2에 대응하는 디코더 IC, (234a)는 제18도의 RAM1 및 RAM5에 대응하는 메모리 칩 복합체, (234b)는 마찬가지로, RAM2 및 RAM6에 대응하는 칩 복합체, (234c) 및 (234d)도 마찬가지이다. 또 (234e)도 마찬가지로, RAM9 및 RAM13에 대응하는 칩 복합체이고, (234f)~(234h)도 상기와 마찬가지이다. (235)는 세라믹 기판의 측면의 메탈라이즈 패드에 납땜된 메탈 리이드이고, 제20도의 각 핀에 대응한다.
제22도는 본 발명의 제조 방법에 사용하는 폴리이미드 테이프를 도시한 것이다. 제22도에 있어서, (201)은 디바이스 부착용 홀(디바이스 홀) 또는 퍼퍼레이션, (205)는 실리콘 칩(메모리 칩)의 부착위치, (204)는 캐리어 테이프의 자동 전송 또는 위치 맞춤에 사용하는 스프로킷 홀, (241)은 캐리어 테이프상의 공통 구리 배선을 각 단위 테이프 부분으로 분리하기 위한 아이솔레이션 홀, (242)는 폴리이미드 얇은 판상에 구리 얇은 판을 포토리도그래피에 의해 소정의 형상으로 형성한 캐리어 테이프와 라미네이트한 것이다.
제23도는 제18도의 RAM1~4 및 RMA9~12, 즉 상측칩을 탑재하기 위한 상기 제22도에 대응하는 상측 테이프의 단위 부분확대도이다. 제23도에 있어서(201)은 디바이스 홀, (204)는 스프로킷 홀, (205)는 칩 부착 위치, (241)은 아이솔레이션 홀, (242)는 캐리어 테이프 (243)은 폭이 넓은 구리 벨트, (244)는 테이프상에 마련된 구리 리이드, (245)는 구리 얇은 판으로 이루어지는 외부 리이드 및 내부 리이드 영역, (246)은 테이프상에서 연장하여 디바이스 홀내에 연장 끝부의 리이드를 유지하는 서포트리이드, (247a)는
Figure kpo00012
용 구리 리이드, (248)은 구리 플레이트, (249)는 테이프의 양측에 14개씩 마련된 테스트용 구리 패드, 그 밖의 직선 또는 굴절선 형상의 세선은 구리배선 패턴이다.
제24도는 제18도의 RAM5~8 및 RAM13~16, 즉 하측 칩을 탑재하기 위한 상기 제22도에 대응하는 하측 테이프의 단위 부분확대도이다. 제24도에 있어서, (247b)는
Figure kpo00013
용 구리 리이드이고, 그 밖의 패턴은 제23도와 모두 동일하다.
제25도~제28도는 메모리 칩(205)상으로의 범프 전극 형성 프로세스 흐름을 도시한 것이다. 상기 도면에 있어서, (205)는 실리콘 단결정 기판, (251)은 제1패시베이션막으로서의 열산화 SiO2막과 제2패시베이션막으로서의 PSG(포스포 실리게이트 글라스)등의 층간 절연막을 포함하는 하지의 무기 절연막, (254)는 메모리 칩 내부의 상호 접속용의 A1층과 동일한 A1막을 패터닝하여 제조된 A1본딩 패드, (252)는 SiO2또는 Si3N4로 이루어지는 최종 패시베이션막, (253)은 PIQ(polyimide isoindoloquinazolinedione)로 이루어지는 수지층이다. (255)는 하지 메탈층으로, Ti(티타늄)으로 이루어지고, (256)은 다른 하지 메탈층으로, Pd(팔라듐)으로 이루어진다. (257)은 범프 형성용의 포토레지스트층, (258)은 그것을 사용하여 형성된 Au(금) 범프이다.
제29도는 앞서의 제28도의 범프와 제23도 및 제24도의 내부리이드를 갱 본딩한 상태를 도시한 단면도이다.
제29도에 있어서, (245)는 구리 내부 리이드의 선단 영역, (259)는 Ni(니켈) 도금층, (260)은 Au(금) 도금층이다.
제30도는, 상기 제29도의 상태에서 칩의 대략 전면에 레진 봉지재를 포팅한 상태를 주변의 캐리어 테이프와의 관게로 도시한 단면도이다. 제30도에 있어서, (205)는 메모리 칩, (242)는 캐리어 테이프의 다바이스 홀측의 안쪽끝, (245)는 외부 리이드부(Cu필름), (258)은 Au범프, (261)은 봉지 레진층(에폭시계 레진)이다.
제31도는 상기 제29도의 단계에서 개개의 단위 부분으로 분단된 테이프 캐리어 (상측)의 평면도이다. 제31도에 있어서, (281) 및 (282)는 캐리어 테이프의 양측에 각각 14개씩 마련된 Cu테스트 패드, (204a) 및 (204b)는 스프로킷 홀, (205a)는 제18의 RAM1∼4 및 RAM9∼12에 대응하는 상측 칩의 제1의 주면, (262a) 및 (262b)는 하측 캐리어 테이프와 함께 복합체를 형성하기 위한 접합 영역 또는 누름 접속 영역이다.
제32도는 상기 제31도에 대응하는 하측 캐리어 테이프를 그 단위 부분의 주요부만 남기도록 분리한 상태를 도시한 상면도이다. 제32도에 있어서, (205b)는 제18도의 RAM5~8 및 RAM13~16에 대응하는 하면 칩의 상측 (제1의)주면, (262a) 및 (262b)는 상기 상측 칩의 같은 부분과 대응하는 리이드가 일치하여 중첩하도록 압착 접합되는 상하 리이드 집합 영역, (284a) 및 (284b)는 스프로킷 홀이다.
제33도 (a) 및 제33도 (b)는 제31도 및 제32도의 칩-테이프 복합체의 외부 리이드를 열압착한 후, 외부 리이드를 디바이스 홀 안쪽끝 근방에서 절단 분리하여 최종적으로 외부 리이드를 SOP모양으로 구부려 성형한 칩 다중 복합체의 하면도 및 단면도 (A-A)이다. 제33도에 있어서, (205a) 및 (205b)는 각각 상측 및 하측의 반도체 칩(이 도면에서는 상하 반대로 되어 있지만, 조립법의 설명상, 이와 같이 부른다), (245)는 중첩하여 구부려 성형된 외부 리이드, (247a) 및 (247b)는 각각 상측 및 하측 칩의
Figure kpo00014
단자 리이드로서 중첩 압착되는 일없이 각각 단독으로 다른 리이드와 마찬가지의 형상으로 성형되어 있다. (261), (261a), (261b)는 각 칩의 제1의 주면상에 형성된 레진 포팅층이다.
제34도~제37도는 제21도에 도시한 바와 같은 적층 세라믹 배선 기판(209)상에 제33도 (a) 및 제33도 (b)에 도시한 다중 칩 복합체를 땜납 리플로우에 의해 양면 실장하는 프로세스를 도시한 단면 흐름도이다. 상기 도면에 있어서, (209)는 세라믹 패키지 기판, (263)은 모듈의 외부 리이드, (264a)~(264d)는 다중 칩 복합체, (234a)~(234h) 및 리코더 IC (233a) 및 (233b)의 납땜을 위한 메탈라이즈층으로 이루어지는 풋 프린트이다. (265a)~(265d)는 그 위에 스크린 인쇄에 의해 형성된 땜납 크림층이다. (266)은 땜납 리플로우시에 하측으로 되는 다중 칩 복합체를 유지하기 위한 접착 부재이다. (267a)~(267d)는 리플로우된 후, 응고한 땜납 접합부이다.
제38도는 완성한 반도체 메모리 모듈을 삽입형 프린트 배선 기판에 땝납 웨이브법에 의해 납땜 실장한 상태를 도시한 실장 단면도이다. 제38도에 있어서, (271)은 글라스 에폭시 배선 기판, (273)은 핀삽입용 홀, (274)는 납땜 패드, (272)은 땜납 레지스트층, (275)는 납땜 부분이다.
제39도~제41도는 상기 실시예 및 그의 변형예를 설명하기 위한 칩 테이프 복합체의 평면도이다. 제39도 및 제40도의 패턴은 각각 제23도 및 제24도의 것과 모두 동일하다.
제39도는 상측 칩용, 즉 상측 칩 리이드 테이프의 복합체(칩 테이프 컴플렉스)의 상면도이다. 제39도에 있어서, (204a)~(204h)는 스프로킷 홀, (205a)는 상측 메모리 칩, (247a)는 상측 칩의
Figure kpo00015
용 리이드, (281) 및 (282)는 각각 캐리어 테이프의 양측에 각각 14개씩 배치된 Cu 테스트 패드, (293)은 상하칩의 각 리이드가 눌려 붙여진 후, 캐리어 테이프와 분리절단하는 부분을 나타낸다.
제40도는 하측 칩 테이프 복합체의 상면도이다. 제40도에 있어서, (284a)~(284h)는 스프로킷 홀, (205b)는 하측 메모리 칩, (247b)는 하측 칩의
Figure kpo00016
단자용 리이드, (291) 및 (292)는 테이프의 양측에 각 14개씩 배치된 테스트 패드, (293)은 테이프와 다중 칩 복합체간의 분리 부분을 나타내는 절단 영역이다.
제41도는 상기 실시예를 설명하기 위해, 상측 테이프와 하측 테이프를 상하 패턴이 대략 일치하도록 서로 겹친 경우를 가정하여 도시한 중첩 상태 설명용의 상면도로서, 하측 테이프에 관해서는 상측과 서로 다른 부분만 도시하고 있다. 제41도에 있어서, (204a)~(204h)는 스프로킷 홀, (205a)는 상면 칩의 제1주면, (247a) 및 (247b)는 각각 상측 및 하측
Figure kpo00017
리이드, (293)은 다중 칩 복합체와 테이프간의 절단분리 영역이다. 다음에 제조 프로세스에 대하여 설명한다. 먼저, 상하 각각의 캐리어 테이프를 준비한다. 125μm두께의 폴리이미드 수지 필름 테이프를 제23도 및 제24도에 도시한 아이솔레이션 홀 이외의 열림 구멍을 펀칭에 의해 형성한다. 다음에, 35μm두께에 구리 호일을 에칭에 의해 상기 제23도 및 제24도의 배선 패턴을 형성하고, 그 전면에 제29도에 도시한 바와 같이, Ni(니켈) 배어리층 (259) 및 Au(금) 층을 각각 0.5μm식 도금에 의해 형성한다.
한편, 메모리 칩의 공정을 웨이퍼 프로세스부터 설명한다. 제25도에 도시한 바와 같이, Si 기판(약 600μm두께의 웨이퍼) (205)상에 폴리실리콘 게이트나 층간 PSG막 (251)을 형성한 후, 내부의 인터커넥션용 A1배선과 동시에 A1본딩 패드(100μm2) (254)를 형성한다. 이 A1막은 약 1μm두께로 스퍼터링에 의해 전면에 피착된 후, 포토리도그래피에 의해 패터닝된다.
다음에, 무기 최종 패시베이션막인 1.4μm정도의 PSG막 (252)를 CVD(chemical vapor deposition)에 의해 형성하고, 상기와 마찬가지로 포토리도그래피에 의해 열림구멍을 형성한다. 다음에, PIQ 등의 폴리이미드 도포액을 2.3μm정도의 두께로 스핀 코팅한다. 이때, PSG필름 (252) 표면을 A1킬레이트(chelate) 처리하여 두면, 폴리이미드 필름 (253)과 PSG필름 (253)과 PSG필름(252)의 접착성이 양호하게 된다. 폴리이미드 코팅 후, 용매를 증발시키기 위해 베이크를 실행하고, 그것에 이어서 앞서의 열림구멍부보다 10μm보다 넓게 폴리이미드 필름에 포토리도그래피에 의해 열림구멍부를 형성하고, 그후, 경화를 위한 베이크를 실행한다.
또한 제26도에 도시한 바와 같이, 범프 전극용의 하지 배리어 메탈 필름, 즉 0.18μm의 Ti(티타늄)필름 및 0.17μm의 Pd(팔라듐)필름을 순차 증착에 의해 형성한다.
다음에 제27도에 도시한 바와 같이 20μm두께의 리미네이티드 포토래지스트 (257)을 전면에 끌어당겨 붙이고, 하지의 폴리이미드 열림구멍보다도 10μm정도 넓게 포토에칭에 의해 열림구멍을 형성한다. 이 상태에서 이 열림구멍부에 20μm정도의 두께의 Au(금) 전기 도금에 의해 Au(금 ) 범프 전극을 형성한다.
다음에 제28도에 도시한 바와 같이, Au범프 (258)을 남기고 포토레지스트 필름(257)을 제거한다. 또 이 Au범프(258)을 마스크로 하여 화학 에칭 또는 백 스퍼터링에 의해 UBM(하지 배리어 메탈)의 불필요한 부분을 제거한다. 이것에 의해, Au범프 전극이 완성한다.
다음에 웨이퍼 상태에서의 전기적 테스트 후, 다이싱법에 의해 웨이퍼를 제19도에 도시한 바와 같은 각각의 칩(4mm×10mm×0.25mm)를 분할한다. 여기서, 다이성전에 웨이퍼는 백 글라이딩에 의해 250μm두께로 되어 있다.
다음에 제29도에 도시한 바와 같이, 제23도 및 제24도의 (205)로 도시한 점선의 위치에 각각 칩의 제1주면에 오도록 배치하여 위부터 가열한 TAB용 본딩 공구를 누르는 것에 의해 Au범프와 리이드(245)의 Au도금층(260)을 열압착한다. 이것은 소위 갱 본딩이라고 하는 공정이다.
다음에 제30도에 도시한 바와 같이, 긴 테이프(242)에 다수의 칩을 본딩한 상태에서 위부터 유동성의 에폭시계 레진을 포팅 및 큐어하는 것에 의해 약 50μm두께의 유기 레진 봉지층(261)을 형성한다. 이 봉지층에 의해 칩(205)의 표면이 보호됨과 동시에 Au 범프(258) 및 리이드 (245) 자체 및 이들의 접합을 보장할 수 있다.
다음에 긴 테이프 상태에서 제39도 및 제40도에 도시한 바와 같이, 테스트 패드(281), (282), (291) 및 (292)를 사용하여 상단 TAB, 하단 TAB의 각각에 대하여 에싱 및 선별 테스트를 실행한다.
다음에, 제31도 및 제32도에 도시한 바와 같이, 상단 및 하단 TAB를 단위로 분할되고, 상측 및 하측 TAB에 대하여 (262a) 및 (262b) 부분을 상하측 TAB에 중첩되도록 SOP형상으로 리이드의 포밍을 실행한다. 이 경우, 상단 TAB는 변형이 작으므로, 완전한 단위 TAB상태로 할 수 있지만, 하단 TAB쪽은 변형량이 많으므로, 외부 리이드의 가장 바깥쪽의 근방에서 테이프를 분단하고 있다.
다음에 제41도에 모식적으로 도시한 바와 같은 리이드의 위치 관계로 되도록 스프로킷 홀(204a)를 위치맞춤 홀로 하여 서로 중첩하고, 제31도 및 제32도의 (262a) 및 (262b)에 해당하는 부분에 본딩 공구(공구 하중: 570~750g/리이드, 공구 온도: 530~570℃, 누름시간: 1~5초)를 눌러서 대응하는 리이드끼리 열압착한다.
다음에 제41도의 절단 영역 (293)에 해당하는 부분에서 캐리어 테이프와 칩 리이드 복합체를 리이드 절단하는 것에 의해 분리한다. 이와 같이 하여, 제33도 (b)에 도시한 바와 같은 단면 형상의 다중 칩 복합체가 완성한다.
제34도~제37도는 제21도에 도시한 메모리 모듈용 세라믹 기판(209)로의 실장 프로세스를 도시한 것이다.
먼저 제34도에 도시한 바와 같은 세라믹 패키지 본체를 준비한다. 세라믹 패키지의 대표적 사이즈는 즉 길이 40mm, 폭 15mm, 두께 2mm, 리이드(Ni-Si도금한 42얼로이) (263)의 피치: 2.54mm이다. 재질로서는 알루미나 세라믹스의 다층 배선기판으로 이루어져 있다.
다음에, 제35도에 도시한 바와 같이, 이 기판상의 메탈라이즈 풋 프린트(264a)~(264d)상에 스크린 인쇄에 의해 땜납 크림층 (265a)~(265b)를 형성한다.
다음에, 제36도에 도시한 바와 같이, 외부 리이드 선단 및 그 근방이 각각의 땜납 크림층에 맞닿도록 상기 기판(209) 상하에 탑재한다. 하측쪽은 접착 부재 (266)에 의해 이면에 점착 또는 접착시킬 필요가 있다.
다음에 상기 상태에서 약 220℃의 리플로우로에 삽입하여 제37도에 도시한 바와 같이, 리플로우 납땜을 실행한다.
또 제38도에 도시한 바와 같이, 글라스 에폭시 등으로 이루어지는 프린트 배선 기판에 메모리 모듈을 삽입한 상태에서 프린트 기판 (271)의 아래쪽부터 땜납 웨이브를 실시하는 것에 의해 납땜을 완료한다.
제42도 (a) 및 제42도 (b)는 본 발명의 다른 하나의 실시예의 다중 칩 리이드 복합체의 하면도 및 B-B단면도이다. 제42도에 있어서, (205a) 및 (205b)는 상측 및 하측의 메모리 칩(245)는 동일 기능을 갖는
Figure kpo00018
이외에 패드에 접속된 리이드(외부 리이드), (247a) 및 (247b)는 각각 상측 및 하측의
Figure kpo00019
패드에 접속된 외부 리이드, (261a) 및 (261b) 는 각각 상측 및 하측 칩의 디바이스면상에 포팅 형성된 에폭시 레진층이다.
이 예의 경우, 조립 공정은 상기 제18도~제41도의 예와 대략 동일하지만, 리이드 성형만은 다층 칩 복합체의 테이프를 분리한 후에 실행할 필요가 있지만, 제23도의 유지 리이드(246) 이외를 테이프에서 분리한 상태로 테이프 상태에서 다중 테이프 리이드 복합체의 외부 리이드를 구부려 성형할 수도 있다. 이것은 앞서의 SOP타입에 대하여도 마찬가지이다.
이상 제18도~제42도에 대해서는 구체적으로 TAB방식을 예로 하여 본 발명을 설명하였지만 본 발명을 그것에 한정되는 것은 아니다.
즉, 제18도~제42도의 예는 제1도~제17도의 예에 대한 구체예이고, 이들 예에 적용되는 것은 물론이다.
또 여기서는 2중 칩 리이드 복합체에 대해서만 설명하였지만, 3~5중 더 나아가서는 그 이상의 복합체를 대략 마찬가지로 실시가능하다.
또 모듈 배선 기판으로서는 세라믹에 한정되는 것은 아니고, 다음의 인용 문헌에 나타낸 바와 같이, 글라스 에폭시 프린트 배선 기판 등의 플라스틱 기판을 적용할 수 있다.
또 상하 TAB의 외부 리이드끼리의 눌러붙임은 긴 TAB상태에서 가능하고, 외부 리이드가 대략 평면 상태에서 실행할 수 있다.
또 그 밖에 다음의 인용 문헌에 기재된 바와 같은 여러가지 기술적 변경이 가능한 것은 물론이다.
각 실시예의 기재를 보충하기 위한 문헌 등에 대하여, SRAM의 모놀리딕 칩의 웨이퍼 프로세스, 디바이스 구조, 시스템 등의 상세에 대해서는 미국 특허출원 제899,404(1986년 8월 22일 출원), 제875,674호(1986년 6월 18일), 제764,208호(1985년 8월 8일) 및 미국 특허 제4,554,279호 및 그것에 대응하는 영국특허 제2,092,826호 등에 기재되어 있으므로, 이들로서 본원의 기술을 대신한다.
TAB에 관해서, 예를 들면, 폴리이미드 테이프, 그 위로의 구리 메탈라이즈, 반도체 칩상으로서 TAB 내부 리이드 접속용의 범프 전극의 형성법, TAB내부 리이드의 칩과의 갱 본딩, 실장법, 봉지법에 대해서는 미국 특허출원 제052,386(1987년 5월 21일 출원), 제946,951(1986년 12월 29일 출원), 「니께이일렉트로닉스」1978년 11월 27일호 197페이지~211페이지, 1983년 12월 19일호 82페이지~85페이지, 「니께이마이크로디바이세즈」1987년 10월호 36페이지~38페이지, 1987년 2월호 43페이지~44페이지, 1984년 6월 11일호 148페이지~159페이지, 130페이지~147페이지, 46페이지~48페이지, 1986년 3월호 128페이지~135페이지, 「솔리드 스테이트 테크놀로지」1979년 3월호 52페이지~55페이지, 「전자재료」1987년 9월호 51페이지~56페이지, 「일렉트로닉스」1986년 8월 21일호 74페이지~76페이지, 「제이에스티뉴스」제3권 2호 1984년 4월 42~43페이지, 「VLSI테크놀로지」Sze 저, 1983년 58~570페이지, 「IC화실장기술」일본마이크로일렉트로닉스협회편, 공업조사회(주) 발행, 102~175페이지, 「전자부품의 자동조립입문」1986년 7월 30일 일간공업신문사발행, 90~100페이지에 기재되어 있으므로, 이들로서 본원의 기술을 대신한다.
또 메모리 모듈에 대해서는 「니께이일렉트로닉스」1987년 9월 7일호, 99~107페이지에, 그것에 사용하는 프린트 배선 기판의 제조법 등에 대해서는 「니께이마이크로디바이시즈」1984년 6월 11일호 160~168페이지에 기재되어 있으므로, 이들로서 본원의 실시예의 기술을 대신한다.

Claims (32)

  1. 집적 회로 소자와 여러개의 제1전극 및 제2전극이 형성된 주면을 갖는 제1 및 제2의 반도체 칩, 상기 제1의 반도체 칩이 상기 여러개의 제1전극중의 하나와 상기 제2의 반도체 칩의 상기 여러개의 제1전극중의 하나를 각각 전기적으로 접속하고 있는 여러개의 제1리이드.
    상기 제1의 반도체 칩의 제2전극에 전기적으로 접속된 제2리이드와 상기 제2의 반도체 칩의 제2전극에 전기적으로 접속된 제3리이드로 이루어지고, 상기 제2의 반도체 칩이 상기 제1의 반도체 칩상에 적층되고, 상기 제2리이드와 상기 제3리이드는 전기적으로 독립인 반도체 기억 장치.
  2. 제1항에 있어서, 상기 여러개의 제1리이드는 상기 제1 및 제2의 반도체 칩상에 배치된 어드레스 신호 입력 전극에 접속되어 있는 반도체 기억 장치.
  3. 제1항에 있어서, 상기 여러개의 제1리이드는 상기 제1 및 제2의 반도체 칩상에 배치된 데이타 입출력 신호용의 전극에 접속되어 있는 반도체 기억 장치.
  4. 제1항에 있어서, 상기 제2 및 제3리이드는 상기 제1 및 제2의 반도체 칩상에 배치된 제1 및 제2반도체 칩을 선택하는 신호를 입력하는 전극에 각각 접속되어 있는 반도체 기억 장치.
  5. 제1항에 있어서, 상기 제2전극은 칩 선택 단자인 반도체 기억 장치.
  6. 제1항에 있어서, 또 상기 제1의 반도체 칩의 주면상과 상기 제2의 반도체칩의 주면상을 덮는 절연 부재를 갖는 반도체 기억 장치.
  7. 제6항에 있어서, 상기 절연 부재는 수지인 반도체 기억 장치.
  8. 집적 회로 소자와 여러개의 제1전극 및 제2전극이 형성된 주면을 갖는 제1 및 제2의 반도체 칩으로 이루어지고, 상기 제2의 반도체 칩이 상기 제1의 반도체 칩상에 적층되고, 상기 제1의 반도체 칩의 상기 여러개의 제1의 전극중의 하나와 상기 제2의 반도체 칩의 상기 여러개의 제1의 전극중의 하나를 각각 전기적으로 접속하고 있는 여러개의 제1리이드, 상기 제1의 반도체 칩의 제2전극에 전기적으로 접속된 제2리이드와 상기 제2의 반도체칩의 제2전극에 전기적으로 접속된 제3리이드로 이루어지는 반도체 기억 장치와 표면에 여러개의 접속 단자가 형성된 기판으로 이루어지고, 상기 반도체 기억장치는 상기 기판의 표면에 탑재되고, 상기 제1 및 제2의 반도체 칩의 제1전극은 상기 제1리이드를 거쳐 공통으로 상기 접속 단자에 접속되고, 상기 제1 및 제2의 반도체 칩의 제2전극은 각각이 서로 전기적으로 독립되도록 상기 제2 및 제3의 리이드를 거쳐 상기 접속 단자에 접속되어 있는 반도체 메모리 모듈.
  9. 제8항에 있어서, 상기 기판의 표면에 형성된 접속 단자의 전체수는 상기 제1 및 제2의 반도체 칩중의 하나의 칩에 형성된 전극의 전체수보다도 많고, 상기 제1 및 제2의 반도체 칩에 형성된 전극의 전체수보다는 적은 반도체 메모리 모듈.
  10. 제8항에 있어서, 상기 여러개의 제1리이드는 상기 제1 및 제2의 반도체 칩상에 배치된 어드레스 신호 입력 전극에 접속되어 있는 반도체 메모리 모듈.
  11. 제8항에 있어서, 상기 여러개의 제1리이드는 상기 제1 및 제2의 반도체 칩상에 배치된 데이타 입출력 신호용의 전극에 접속되어 있는 반도체 메모리 모듈.
  12. 제8항에 있어서, 상기 제2 및 제3리이드는 상기 제1 및 제2의 반도체 칩상에 배치된 제1 및 제2의 반도체 칩을 선택하는 신호를 입력하는 전극에 각각 접속되어 있는 반도체 메모리 모듈.
  13. 제8항에 있어서, 상기 제2전극은 칩 선택 단자인 반도체 메모리 모듈.
  14. 제8항에 있어서, 또 상기 제1의 반도체 칩의 주면상과 상기 제2의 반도체 칩의 주면상을 덮는 절연 부재를 갖는 반도체 메모리 모듈.
  15. 제14항에 있어서, 상기 절연 부재는 수지인 반도체 메모리 모듈.
  16. 제8항에 있어서, 또 집적회로 소자와 여러개의 제1전극 및 제2전극이 형성된 주면을 갖는 제3 및 제4의 반도체 칩, 상기 제3의 반도체 칩의 상기 여러개의 제1전극중의 하나와 상기 제4의 반도체 칩의 상기 여러개의 제1전극중의 하나를 각각 전기적으로 접속하고 있는 여러개의 제4리이드, 상기 제3의 반도체 칩의 제2전극에 전기적으로 접속된 제5리이드와 상기 제4의 반도체 칩의 제2전극에 전기적으로 접속된 제6리이드로 이루어지고, 상기 제4의 반도체 칩이 상기 제3의 반도체 칩상에 적층되고, 상기 제5리이드와 상기 제6리이드로 이루어지는 제2의 반도체 기억 장치가 상기 기판의 표면에 대향하는 이면에 탑재되고, 상기 제3 및 제4의 반도체 칩의 제1전극은 상기 제4리이드를 거쳐 공통으로 상기 이면에 형성된 접속 단자에 접속되고, 상기 제3 및 제4의 반도체 칩의 제2전극은 각각이 서로 전기적으로 독립되도록 상기 제5 및 6리이드를 거쳐 상기 이면에 형성된 접속 단자에 접속되어 있는 반도체 메모리 모듈.
  17. 제16항에 있어서, 상기 기판의 이면에 형성된 접속 단자의 전체수는 상기 제2의 반도체 기억 장치의 제3 및 제4의 반도체 칩중의 하나의 칩에 형성된 전극의 전체수보다도 많고, 상기 제3 및 제4의 반도체 칩에 형성된 전극의 전체수보다는 적은 반도체 메모리 모듈.
  18. 제16항에 있어서, 상기 여러개의 제4리이드는 상기 제3 및 제4의 반도체 칩상에 배치된 어드레스 신호 입력 전극에 접속되어 있는 반도체 메모리 모듈.
  19. 제16항에 있어서, 상기 여러개의 제4리이드는 상기 제3 및 제4의 반도체 칩상에 배치된 데이타입출력 신호용의 전극에 접속되어 있는 반도체 메모리 모듈.
  20. 제16항에 있어서, 상기 제5 및 제6리이드는 상기 제3 및 제4의 반도체 칩상에 배치된 제3 및 제4의 반도체 칩을 선택하는 신호를 입력하는 전극에 각각 접속되어 있는 반도체 메모리 모듈.
  21. 제16항에 있어서, 상기 제2전극은 칩 선택 단자인 반도체 메모리 모듈.
  22. 제16항에 있어서, 또 상기 제3의 반도체 칩의 주면상과 상기 제4의 반도체 칩의 주면상을 덮는 절연부재를 갖는 반도체 메모리 모듈.
  23. 제22항에 있어서, 상기 절연 부재는 수지인 반도체 메모리 모듈.
  24. 집적 회로 소자와 여러개의 제1전극 및 제2전극이 형성된 주면을 갖는 제1 및 제2의 반도체 칩, 상기 제1의 반도체 칩의 상기 여러개의 제1전극 중의 하나와 상기 제2의 반도체 칩의 상기 여러개의 제1전극 중의 하나를 각각 전기적으로 접속하고 있는 여러개의 제1리이드, 상기 제1의 반도체 칩의 제2전극에 전기적으로 접속된 제2리이드와 상기 제2의 반도체 칩의 제2전극에 전기적으로 접속된 제3리이드로 이루어지고, 상기 제2의 반도체 칩의 주면이 상기 제1의 반도체 칩의 상기 주면과 대향해서 적층되고, 상기 제2리이드와 상기 제3리이드는 전기적으로 독립인 반도체 기억 장치.
  25. 제24항에 있어서, 상기 제1의 반도체 칩상에 형성된 제1전극과 상기 제2의 반도체 칩상에 형성된 제1전극은 각각이 서로 경면 대칭이 되도록 배치되어 있는 반도체 기억 장치.
  26. 제24항에 있어서, 상기 제1 및 제2의 반도체 칩의 주면 사이는 절연 부재로 봉지되어 있는 반도체 기억 장치.
  27. 제26항에 있어서, 상기 절연 부재는 수지인 반도체 기억 장치.
  28. 제24항에 있어서, 상기 전극은 범프 전극인 반도체 기억 장치.
  29. 제24항에 있어서, 상기 제2전극은 칩 선택 단자인 반도체 기억 장치.
  30. 집적 회로 소자와 여러개의 제1범프 전극 및 제2범프 전극이 형성된 주면을 갖는 제1 및 제2의 반도체 칩.
    상기 제1의 반도체 칩의 상기 여러개의 제1범프 전극중의 하나와 상기 제2의 반도체 칩의 상기 여러개의 제1범프 전극중의 하나를 각각 전기적으로 접속하고 있는 여러개의 제1리이드, 상기 제1의 반도체 칩의 제2범프 전극에 전기적으로 접속된 제2리이드, 상기 제2의 반도체 칩의 제2범프 전극에 전기적으로 접속된 제3리이드와 상기 제1, 제2 및 제3리이드를 지지하고 있는 필름 테이프로 이루어지고, 상기 제2의 반도체 칩이 상기 제1의 반도체 칩상에 적층되고, 상기 제2리이드와 상기 제3리이드는 전기적으로 독립인 반도체 기억 장치.
  31. 제30항에 있어서, 상기 제2 및 제3리이드는 상기 제1 및 제2의 반도체 칩상에 배치된 제1 및 제2의 반도체 칩을 선택하는 신호를 입력하는 전극에 각각 접속되어 있는 반도체 기억 장치.
  32. 제30항에 있어서, 상기 제1 및 제2의 반도체 칩의 주면은 수지에 의해 덮여져 있는 반도체 기억 장치.
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