KR100295785B1 - 부호분할다중통신장치 - Google Patents

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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/69—Spread spectrum techniques
    • H04B1/707—Spread spectrum techniques using direct sequence modulation
    • H04B1/709—Correlator structure
    • H04B1/7093—Matched filter type

Abstract

본 발명의 목적은 확산부호를 프로그래밍할 수 있고, 더욱이 소비전력이 종래의 것에 비교하여 현격히 적은 부호 분할 다중 통신 장치를 제공하는 데에 있다.
도 1에 나타낸 상관기(5)는 종래의 상관기와 달리, 스위치드 커런트 방식을 이용하고 있어 전류가산방식에 의해 상관을 검출하게 되어 있다. 101은 전압·전류변환기이며, 단자(T1)로부터 입력되는 신호(Vin)의 전압치를 전류치(Iin)로 변환한다. CDF/F(1021, …, 102n)(n은 자연수)는 전류 플리플롭이며, 전류(Iin)를 클럭(W1과 W2)에서 시계열로 샘플링하여 유지한다. 전류 플리플롭은 샘플링시 이외의 구동전류를 끊는 스위치 트랜지스터를 가지고 있고, 소비전류를 감소시키는 구성으로 되어 있다. 103은 스위치 매트릭스이며, PN 부호의 코드에 의해 CDF/F(1021, …, 102n)의 출력전류가 흐르는 버스를 변경한다. 105는 전류가산기이며 스위치 매트릭스(103)의 출력전류의 가산을 행하고, 입력신호와 PN 부호와의 상관을 취하여 상관신호를 출력한다.

Description

부호 분할 다중 통신 장치
본 발명은 스펙트럼 확산 통신에 관한 것이며, 특히 저소비전력형 부호 분할 다중 통신 장치에 관한 것이다.
부호 분할 다중 통신 방식(CDMA : Code Division Multiple Access)은, 다른 다중 통신 방식(FDMA, TDMA)이 어느 일정한 유저(User) 이상은 허용 불가능한 데 대하여, 통신 품질이 서서히 열화하기 때문에(Graceful degradation), 부호 동기의 설정이 가능한한 허용가능하여 유저수의 증가를 예상할 수 있다. 또, 내간섭성, 신호은닉, 내페이징성에도 뛰어나 광범위한 이용이 행하여지고 있다.
CDMA 통신장치는 송신장치에 있어서 송신할 베이스 밴드 데이터에 확산부호를 승산하고, 다시 캐리어를 승산하여 안테나로부터 발신한다. 그리고, 수신장치에서는 송신시의 확산부호와 같은 위상을 가지는 확산부호를 준비하고 상관기를 사용하여 베이스 밴드 데이터를 골라낸다.
종래에는 상관기로서 슬라이딩 상관기, SAW(Surface Acoustic Wave) 매치드 필터, 디지탈 LSI 매치드 필터 등이 알려져 있다.
슬라이딩 상관기는 확산부호를 수신신호보다 빨리 순회시키고, DLL(Delay Locked Loop) 등을 가지는 판정회로에 의해 동기 끌어들임을 행한다. 슬라이딩 상관기에는 동기 검파 또는 그것에 준하는 수단으로 캐리어 성분을 제거한, 즉, 칩 레이트 정도의 주파수의 신호가 입력된다. 이 슬라이딩 상관기는 칩 동기가 필요하고, 또한, 동기 포착에 시간이 걸리는 결점이 있는 동시에 캐리어 성분을 포함한 수신신호를 슬라이딩 상관기에 입력할 수 없는 결점이 있다.
SAW 매치드 필터는 고속 칩 동기가 가능한 것이며, RF, IF대에서도 사용할 수 있으나 확산부호가 SAW 디바이스의 물리적 패턴에 의해 결정되기 때문에 부호변경이 어렵고, 또한, 긴 확산부호에 대응하기 어려운 결점이 있다.
디지탈 LSI 매치드 필터는 칩 동기가 불필요하고, 또한, 확산부호의 변경이 용이한 이점이 있으나, 소비전력이 큰 결점이 있다. 종래의 CMOS 집적회로 기술에 의한 디지탈 LSI 매치드 필터는 동작속도가 느리기 때문에 일반적으로 베이스 밴드대에서밖에 이용할 수 없는 결점이 있다.
그런데, 최근, 이동체 통신(휴대전화 등)이 널리 보급되고 있다. 그리고, 이 이동체 통신에 이용되는 통신방식으로서 상술한 CDMA가 가장 주목받고 있다. 이 이동체 통신에서 이용되는 CDMA의 상관기에는 확산부호를 프로그래밍할 수 있고, 또한 소비전력이 적은 것이 요구된다.
그러나, 상술한 SAW 매치드 필터는 확산부호의 프로그래밍의 점에서 문제가 있고, 한편 디지탈 LSI 매치드 필터는 소비전력이 큰 결점이 있다.
그래서, 최근, 스위치드 캐퍼시터 방식을 이용한 상관기가 개발되어 실용화되어가고 있다. 이 상관기는 디지탈 LSI 매치드 필터를 더욱 개량한 것으로, 디지탈 LSI 매치드 필터에 비교하여 소비전력을 약 1/10으로 할 수 있다.
본 발명은 이와 같은 배경하에 이루어진 것으로, 확산부호를 프로그래밍할 수 있고, 더욱이 소비전력이 종래의 것에 비교하여 현격하게 적은 부호 분할 다중 통신 장치를 제공하는 것을 목적으로 한다.
도 1은 본 발명의 일 실시형태에 의한 상관기의 구성을 나타내는 블록도,
도 2는 본 발명의 일 실시형태에 의한 부호 분할 다중 통신 장치의 구성을 나타내는 블록도,
도 3은 도 1에서의 V/IC(101)의 구성을 나타내는 회로도,
도 4는 도 1에서의 CDF/F(1021)의 구성을 나타내는 회로도,
도 5는 도 1에서의 아날로그 스위치(1041)의 구성을 나타내는 회로도,
도 6은 도 1에서의 전류가산기(105)의 구성을 나타내는 회로도,
도 7은 도 1에서의 V/IC(107)의 구성을 나타내는 회로도,
도 8은 본 발명의 일 실시형태에 의한 부호 분할 다중 통신 장치의 동작을 나타내는 타이밍 차트,
도 9는 스펙트럼 확산 통신의 송신파를 나타내는 타이밍 차트,
도 10은 도 4에 나타낸 CDF/F의 동작을 나타내는 타이밍 차트,
도 11은 도 1에서의 CDF/F의 다른 구성을 나타내는 회로도,
도 12는 본 발명의 제 2 실시형태에 의한 부호 분할 다중 통신 장치의 구성을 나타내는 블록도,
도 13은 도 4에서 클럭펄스(W1과 W2)의 위상을 바꾼 경우의 동작을 설명하기 위한 타이밍 차트,
도 14는 도 11에 나타낸 CDF/F의 동작을 나타내는 타이밍 차트,
도 15는 본 실시형태에서의 전류원의 구체적 구성을 나타내는 도이다.
※도면의 주요부분에 대한 부호의 설명
1, 201 : 안테나 2, 202 : 혼합기
3, 203 : 국부발신기 4 : 캐리어 동기 검파기
5, 204 : 상관기
제 1 항에 기재된 발명은, 전파를 수신하여 전기신호로 변환하는 수신수단과, 상기 전기신호를 클럭펄스의 타이밍으로 차례로 읽어들이는 지연수단과, 상기 지연수단의 구동전류를 상기 클럭펄스의 오프 타이밍에서 끊는 스위치수단과, 상기 지연수단의 각 출력을 확산부호에 따라 가감산하는 가감산수단과, 상기 가감산수단의 출력에 의거하여 송신신호를 재생하는 재생수단을 구비하여 이루어지는 부호 분할 다중 통신 장치이다.
제 2 항에 기재된 발명은, 제 1 항에 기재된 부호 분할 다중 통신 장치에 있어서, 상기 수신수단이 전파를 수신하여 그 수신한 신호를 중간 주파수의 신호로 변환하는 것을 특징으로 한다.
제 3 항에 기재된 발명은, 제 1 항에 기재된 부호 분할 다중 통신 장치에 있어서, 상기 수신수단이 전파를 수신하여 그 수신한 전파를 베이스 밴드 신호로 변환하는 것을 특징으로 한다.
제 4 항에 기재된 발명은, 제 1 항에 기재된 부호 분할 다중 통신 장치에 있어서, 상기 지연수단이 전압·전류변환수단 및 전류지연수단을 구비하며, 상기 전기신호를 전류신호로 변환한 후, 클럭펄스의 타이밍으로 차례로 그 전류지연수단으로 읽어들이는 것을 특징으로 한다.
제 5 항에 기재된 발명은, 제 4 항에 기재된 부호 분할 다중 통신 장치에 있어서, 상기 전류지연수단은 상기 확산부호의 칩수의 2배수의 전류 플립플롭으로 구성되어 있는 것을 특징으로 한다.
제 6 항에 기재된 발명은, 제 5 항에 기재된 부호 분할 다중 통신 장치에 있어서, 상기 전류 플립플롭이 입력전류를 제 1 클럭펄스의 스타트 업에서 샘플하고, 상기 제 1 클럭펄스의 홀드 다운에서 흘드하는 제 1 샘플/홀드회로와, 입력전류를 제 2 클럭펄스의 스타트 업에서 샘플하고 상기 제 2 클럭펄스의 홀드 다운에서 홀드하는 제 2 샘플/홀드회로를 시리얼 접속하여 구성되는 것을 특징으로 한다.
제 7 항에 기재된 발명은, 제 4 항에 기재된 부호 분할 다중 통신 장치에 있어서, 상기 가감산수단이 상기 확산부호를 출력하는 확산부호 출력수단과, 상기 확산부호 출력수단의 출력에 의거하여 상기 전류지연수단의 각 출력을 각각 제 1 또는 제 2 전류경로로 접속하여 전류가산을 행하는 스위치 수단과, 상기 제 1 전류경로의 전류로부터 상기 제 2 전류경로의 전류를 감산하는 감산수단으로 이루어지는 것을 특징으로 한다.
제 8 항에 기재된 발명은, 제 4 항에 기재된 부호 분할 다중 통신 장치에 있어서, 상기 가감산수단은 상기 확산부호를 출력하는 확산부호 출력수단과, 상기 확산부호 출력수단의 출력에 의거하여 상기 전류지연수단의 각 출력을 각각 제 1 또는 제 2 전류경로로 접속하여 전류가산을 행하는 가산수단과, 상기 제 1 전류경로의 전류로부터 상기 제 2 전류경로의 전류를 감산하는 감산수단과, 상기 클럭펄스의 오프 타이밍에서 상기 가산수단 및 감산수단의 동작을 끊는 스위치 수단으로 이루어지는 것을 특징으로 한다.
제 9 항에 기재된 발명은, 제 7 항에 기재된 부호 분할 다중 통신 장치에 있어서, 상기 감산수단이 제 1, 제 2의 커런트 미러 회로를 시리얼 접속하여 구성되며, 상기 제 1 커런트 미러 회로의 입력단으로 상기 제 2 전류경로의 전류를 공급하고, 상기 제 1 커런트 미러 회로의 출력단 및 상기 제 2 커런트 미러 회로의 입력단으로 상기 제 1 전류경로의 전류를 공급하며, 상기 제 2 커런트 미러 회로의 출력단으로부터 출력을 얻는 것을 특징으로 한다.
제 10 항에 기재된 발명은, 제 4 항에 기재된 부호 분할 다중 통신 장치에 있어서, 상기 재생수단이 상기 가감산수단의 출력을 전압신호로 변환하는 전류·전압변환기와, 상기 전류·전압변환기의 출력을 적분하여 송신신호를 재생하는 복조기로 이루어지는 것을 특징으로 한다.
(1) 실시형태의 설명
이하에 도면을 참조하여 본 발명의 일 실시형태에 대하여 설명한다. 도 2는 본 발명의 일 실시형태에 의한 부호 분할 다중 통신 장치(수신쪽)의 구성을 나타내는 블록도이다. 이 도면에 있어서, 1은 안테나이며 후에 설명하는 송신장치로부터의 송신파를 수신한다. 2는 혼합기이며 수신한 송신파와 국부발진기(3)가 출력하는 신호를 혼합하여 IF(중간주파수) 신호를 출력한다.
4는 캐리어 동기 검파기이며, 혼합기(2)의 출력을 동기 검파한다. 또한, 확산부호로서는 PN(Pseudorandom Noise) 부호가 이용된다. 5는 상관기이며 PN 부호 발생기(6)가 발생하는 PN 부호와 캐리어 동기 검파기(4)의 출력의 상관을 취하여 상관신호를 출력한다. 7은 적분기 등을 이용하여 구성된 복조기이며 상관기(5)의 출력에 의거하여 베이스 밴드 데이터를 복조한다.
이어서, 도 1을 참조하여 도 2에 나타낸 상관기(5)의 구성을 설명한다. 이 상관기(5)는 종래의 상관기와 달리 스위치드 커런트 방식을 이용하고 있으며(Switched Current Matched Filter), 전류가산에 의해 상관을 검출하게 되어 있다. 도 1에서 101은 V/IC(Voltage/Current Converter)이며 단자(T1)로부터 입력되는 신호(Vin)의 전압치를 전류치(Iin)로 변환하여 단자(T2)로부터 출력한다.
도 3은 도 1에서의 V/IC(101)의 구성예를 나타내는 도면이다. 이 도면에서 OP1은 (-)단자와 (+)단자의 전압차를 증폭하는 OP앰프이며, (+)단자가 단자(T1)에 접속되고 (-)단자가 저항(R1)을 거쳐 접지되어 있다. M15는 전압을 전류로 변환하는, 저항(R1)을 거쳐 소스접지된 n채널형 MOS 트랜지스터이며, 드레인이 단자(T2)에 접속되고 게이트가 OP앰프(1)의 출력단자로 접속되어 있다. 본 구성은 싱크형이라고 불리우는 V/I 컨버터이나, 소스형이라고 불리우는 V/I 컨버터를 이용하여도 된다.
이어서, 도 1에서 1021, 1022, …, 102n(n은 자연수)는 CDF/F(Current Delay Flip/Flop)이며, 각각의 단자(T61내지 T6n)로부터 입력하는 전류를 단자(T71내지 T7n)로 입력되는 클럭펄스의 타이밍으로 샘플링하여 일시 유지하고, 단자(T81내지 T8n)로 입력되는 클럭펄스의 타이밍으로 단자(T91내지 T9n) 및 단자(T101내지 T10n)로부터 출력한다.
도 4는 도 1에서의 CDF/F1021(1022내지 102n도 동일 구성)의 구성의 일례를 나타내는 도면이다. 이 CDF/F1021은 전류를 유지하는 샘플홀드회로(SH1과 SH2)로 구성되어 있다. 샘플 홀드 회로(SH1)의 구성에서, M1은 소스접지의 n형 MOS 트랜지스터이며, 드레인이 정전류원(A1)을 거쳐 전원(Vdd)으로 접속되고, 게이트가 드레인에 접속되며, 소스가 MOS 트랜지스터(M2)를 거쳐 접지되어 있다.
M3도 마찬가지로 소스접지의 n형 MOS 트랜지스터이며, 드레인이 정전류원(A2)을 거쳐 전원(Vdd)에 접속되며, 게이트가 스위치(SW1)를 거쳐 MOS 트랜지스터(M1)의 게이트에 접속되고, 소스가 MOS 트랜지스터(M4)를 거쳐 접지되어 있다.
여기에서 상기 n형 MOS 트랜지스터라는 것은, 이른바 n채널 MOSFET를 말한다. 또, p형 MOS 트랜지스터라는 것은, p채널 MOSFET를 말한다. 이들, n형 MOS 트랜지스터 및 p형 MOS 트랜지스터는 게이트에 전화가 인가되지 않을 때, 드레인/소스간에 거의 전류가 흐르지 않는 인한스먼트(enhancement)형 MOSFET이다. 게이트에 전압을 인가하지 않을 때에 드레인·소스간에 전류가 흐르는 데프레션형 MOSFET를 이용하여도 되나, 성능이 실시예에서 나타낸 동작특성이 얻어지지 않는 결점이 있다.
기본구성으로서는 하나의 샘플 앤드 홀드 회로, 즉 도 4의 SH1에서 A1 및 A2의 전류원의 전류치는 동일하게 한다. SH1의 n채널 MOS 트랜지스터(M1 및 M3)의 「게이트 폭/게이트 길이 비율」은 동일하게 한다. 또, 도 4의 SH2에서 A3, A4, A5의 전류원의 전류치는 동일하게 한다. 또, SH2의 n채널 MOS 트랜지스터(M5, M7, M9)의 「게이트 폭/게이트 길이 비율」은 동일하게 한다. 이와 같이 하면 SH1에 있어서의 입력전류(Iin)과 SH1의 출력전류(Is)의 크기의 절대치가 같아진다. 또 SH2에 있어서의 입력전류(Is)와 T91로부터의 출력전류(lout)와 T101로부터의 출력전류의 크기가 같아진다.
도 1에 있어서의 스위치(SW1, SW2)는 n형 MOS 트랜지스터로 구성할 수 있다. 게이트 전압에 전원전압(Vdd)이 인가되면 n형 MOS 트랜지스터의 드레인/소스가 도통상태가 되어 온(ON)이 되고, 게이트 전압이 0일 때는 소스/드레인이 차단상태로 되는 오프(OFF)가 된다. 후술하는 도 11에 있어서의 스위치(SW11, SW12, SW21, SW22)도 마찬가지로 n형 MOS 트랜지스터로 구성할 수 있다.
이와 같이 하나의 CDFF 내에서의 전류치를 같게 하면 n개의 CDFF를 모두 같은 회로로 구성할 수 있으므로, 회로설계가 용이해진다. 전류원의 전류치나 각 MOS 트랜지스터의 「게이트 폭/게이트 길이 비율」을 의식적으로 바꾸어도 좋다. 그러나, 그때는 각 SHI이나 SH2에 있어서의 입력전류와 출력전류의 크기가 전류원의 전류치의 크기나 MOS 트랜지스터의 「게이트 폭/게이트 길이 비율」에 의해 변화하므로 회로설계가 복잡해진다.
또한, M2, M4, M6, M8, M10의 n채널 MOS 트랜지스터의 「게이트 폭/게이트 길이 비율」은 동일하건 동일하지 않건 상관없다. 단, 이들 MOS 트랜지스터는 스위치로서 이용하므로 도통하고 있을 때의 온(ON) 저항을 같게 하기 위해 동일한 「게이트 폭/게이트 길이 비율」을 가지는 것이 바람직하다.
스위치(SW1)는 단자(T71)로부터 입력하는 클럭펄스(W1)가 '1'일 때 온하고, 클럭펄스(W1)가 '0'일 때 오프하는 스위치이며, MOS 트랜지스터에 의해 구성되어 있다. C1은 n형 MOS 트랜지스터(M3)의 게이트/소스간의 기생용량을 나타내고 있다.
또, 클럭펄스로서는 '1'일 때에는 구체적으로 전압으로서 Vdd를 인가한다. 또 '0'일 때에는 0전위로 한다. 이와 같이 하면 SW1, SW2가 n형 MOS 트랜지스터로 구성되어 있으면 클럭펄스가 '1'일 때에는 SW1은 온으로 되고, 또 '0'일 때 SW2는 오프로 된다.
샘플 홀드 회로(SH2)의 구성에서, M5는 소스접지의 n형 MOS 트랜지스터이며, 드레인이 정전류원(A3)을 거쳐 전원(Vdd)으로 접속되며, 게이트가 드레인과 접속되고, 소스가 MOS 트랜지스터(M6)를 거쳐 접지되어 있다. M7은 소스접지의 n형 MOS 트랜지스터이며, 드레인이 정전류원(A4)을 거쳐 전원(Vdd)으로 접속되며, 소스가 스위치(SW2)를 거쳐 MOS 트랜지스터(M5)의 게이트에 접속되고, 소스가 MOS 트랜지스터(M8)를 거쳐 접지되어 있다. M9도 마찬가지로 소스접지의 n형 MOS 트랜지스터이며, 드레인이 정전류원(A5)을 거쳐 전원(Vdd)으로 접속되며, 게이트가 MOS 트랜지스터(M7)의 게이트에 접속되고, 소스가 MOS 트랜지스터(M10)를 거쳐 접지되어 있다.
스위치(SW2)는 단자(T81)로부터 입력되는 클럭펄스(W2)가 '1'일 때 온하고, 신호(W2)가 '0'일 때 오프하는 스위치이며, MOS 트랜지스터에 의해 구성되어 있다. C2, C3은 각각 MOS 트랜지스터(M7, M8)의 게이트/소스간의 기생용량을 나타내고 있다.
n형 MOS 트랜지스터(M7)의 드레인은 단자(T91)에 접속되고, n형 MOS 트랜지스터(M9)의 드레인은 단자(T101)에 접속되어 있다. 또, n형 MOS 트랜지스터(M3)의 드레인과 n형 MOS 트랜지스터(M5)의 드레인이 접속되어 있다. 또, MOS 트랜지스터(M2, M4, M6, M8, M10)의 각 게이트가 공통 접속되고, 단자(Ts)에 접속되어 있다.
이어서, 도 1에 있어서의 103은 스위치 회로이고, 단자(T111내지 T11n)에 입력되는 전류의 경로를 단자(T121내지 T12n)로부터 입력되는 신호에 의해, 단자(T13) 또는 단자(T14)로 절환하는 회로이며, 아날로그 스위치(1041, 1042, …, 104n)에 의해 구성되어 있다. 여기에서 단자(T121내지 T12n)로는 PN 부호 발생기(6)(도 2)로부터 출력되는 PN 부호가 인가된다.
도 5는 도 1에서의 아날로그 스위치(1041)(1042내지 104n도 동일 구성)의 구성을 나타내는 도면이다. 이 도면에 있어서, M20은 n형 MOS 트랜지스터이며, 드레인이 단자(T111)에 접속되며, 소스가 단자(T131)에 접속되고, 게이트가 단자(T121)에 접속되어 있다. M211 은 p형 MOS 트랜지스터이며, 드레인이 단자(T111)에 접속되며, 소스가 단자(T141)로 접속되고, 게이트가 상술한 단자(T121)에 접속되어 있다.
아날로그 스위치의 출력(T131부터 T13n)은 공통 접속되고, 도 1의 T13에 접속된다. 또, 아날로그 스위치의 출력(T141부터 T14n)은 공통 접속되어 도 1의 T14에 접속된다.
이어서, 도 1의 105는 전류가산기이며, 단자(T15)로 흘러들어가는 전류와, 단자(T16)로 흘러들어가는 전류를 반전수단(106)에 의해 반전한 전류를 가산하여 이 가산결과를 출력단자(T17)로 출력한다. 바꾸어말하면, 단자(T15)로 흘러들어가는 전류로부터 단자(T16)으로 흘러들어가는 전류를 감산하여 그 결과를 출력단자(T17)로 출력한다.
도 6는 도 1에서의 전류가산기(105)의 구성예를 나타내는 도면이다. 이 도면에서 M30은 소스접지의 n형 MOS 트랜지스터이며, 드레인이 정전류원(A30)을 거쳐 전원(Vdd)과 접속되는 동시에, 단자(T16)로 접속되며, 게이트가 드레인에 접속되고, 소스가 접지되어 있다. M31은 소스접지의 n형 MOS 트랜지스터이며, 드레인이 정전류원(A31)을 거쳐 전원(Vdd)에 접속되는 동시에, 단자(T15)로 접속되며, 게이트가 MOS 트랜지스터(M30)의 게이트로 접속되고, 소스가 접지되어 있다.
M32는 소스접지의 n형 MOS 트랜지스터이며, 드레인이 정전류원(A32)을 거쳐 전원(Vdd)과 접속되는 동시에, 단자(T15)로 접속되며, 게이트가 드레인에 접속되고, 소스가 접지되어 있다. M33은 소스접지의 n형 MOS 트랜지스터이며, 드레인이 정전류원(A33)을 거쳐 전원(Vdd)에 접속되는 동시에, 단자(T17)로 접속되며, 게이트가 n형 MOS 트랜지스터(M32)의 게이트로 접속되고, 소스가 접지되어 있다. 여기에서, 정전류원(A30 내지 A33)의 전류치는 동일하다. 또, 상술한 MOS 트랜지스터(M30, M31), 정전류원(A30, A31)에 의해 구성되는 회로, 또 MOS 트랜지스터(M32, M33), 정전류원(A32, A33)에 의해 구성되는 회로는 각각 커런트 미러 회로를 구성하고 있다.
기본구성으로서는 전류원(A30과 A31)의 전류치는 같고, MOS 트랜지스터(M30과 M31)의 「게이트 폭/게이트 길이 비율」은 같게 한다. 마찬가지로, 전류원(A32와 A33)의 전류치는 같고, MOS 트랜지스터(M32와 M33)의 「게이트 폭/게이트 길이 비율」은 같게 한다. 이와 같이 하면 이하에 나타내는 동작이 행하여진다.
이와 같은 구성에 있어서, 현재, 단자(T16)로부터 흘러들어가는 전류를 Im라 하면 단자(T15)로부터 MOS 트랜지스터(M31)로 흘러들어가는 전류도 Im로 된다. 이 결과, 단자(T15)로부터 흘러들어가는 전 전류를 Ip로 하면 단자(T15)로부터 MOS 트랜지스터(M32)에 흘러들어가는 전류는 Ip-Im으로 되고, 따라서 출력단자(T17)로부터 외부 방향으로 출력되는 전류(Iout)가 -(Ip-Im)으로 된다.
전류원(A30과 A31)의 전류치, MOS 트랜지스터(M30과 M31)의 「게이트 폭/게이트 길이 비율」, 전류원(A32와 A33)의 전류치, MOS 트랜지스터(M32와 M33)의 「게이트 폭/게이트 길이 비율」을 같게 하지 않을 경우, 출력전류는 일반적으로 "-(αIp-βIm)"으로 된다. 여기에서 α, β는 각 전류의 전류치와 각 MOS 트랜지스터의 「게이트 폭/게이트 길이 비율」로 결정되는 값이다.
도 6B는 전류가산기(105)의 다른 구성예를 나타내는 도면이다. 이 도면에서 M70은 n형 MOS 트랜지스터이며, 드레인이 정전류원(A70)을 거쳐 전원(Vdd)로 접속되어 있는 동시에 단자(T16)로 접속되어 있으며, 게이트가 드레인과 접속되어 있고, 소스가 MOS 트랜지스터(M74)를 거쳐 접지되어 있다.
M71은 n형 MOS 트랜지스터이며, 드레인이 정전류원(A71)을 거쳐 전원(Vdd)에 접속되어 있는 동시에, 단자(T15)에 접속되어 있으며, 게이트가 MOS 트랜지스터(M70)의 게이트로 접속되어 있고, 소스가 MOS 트랜지스터(M75)를 거쳐 접지되어 있다.
M72은 n형 MOS 트랜지스터이며, 드레인이 정전류원(A72)을 거쳐 전원(Vdd)에 접속되어 있는 동시에, 단자(T15)로 접속되어 있으며, 게이트가 드레인과 접속되고, 소스가 MOS 트랜지스터(M76)를 거쳐 접지되어 있다.
M73은 n형 MOS 트랜지스터이며, 드레인이 정전류원(A73)을 거쳐 전원(Vdd)에 접속되어 있는 동시에, 단자(T17)에 접속되어 있으며, 게이트가 MOS 트랜지스터(M72)의 게이트로 접속되어 있고, 소스가 트랜지스터(M77)에 접속되어 있다.
M74, M75, M76 및 M77은 MOS 트랜지스터이며, 각 게이트가 단자(Ts)에 접속되어 있다. 이들 MOS 트랜지스터(M74, M75, M76 및 M77)는 n형 MOS 트랜지스터이며, (MOS 트랜지스터의 역치 전압-접지전압)보다 높은 전압이 게이트에 인가되면 온 상태로 된다.
여기에서, 정전류원(A70 내지 A73)의 전류치는 동일하게 되어 있다. 또, 상술한 MOS 트랜지스터(M70, M71, M74 및 M75), 정전류원(A72, A73)에 의해 구성되는 회로는 MOS 트랜지스터(M74, M75, M76, M77)의 온 상태, 즉, 도통상태에 있을 때, 각각 커런트 미러 회로를 구성하고 있다.
기본구성으로서는 전류원(A70과 A71)의 각 전류치가 같고, MOS 트랜지스터(M70과 M71)의 「게이트 폭/게이트 길이 비율」이 같아지게 한다. 마찬가지로, 전류원(A72와 A73)의 전류치는 같고, MOS 트랜지스터(M72와 M73)의 「게이트 폭/게이트 길이 비율」은 같게 한다. 이와 같이 하면 이하에 나타내는 동작이 행하여진다.
상기 구성에 있어서, 현재, 단자(T16)로부터 흘러들어가는 전류를 Im으로 하면 단자(T15)로부터 MOS 트랜지스터(M71)로 흘러들어가는 전류도 Im으로 된다. 이 결과, 단자(T15)로부터 흘러들어가는 전 전류를 Ip로 하면 단자(T15)로부터 MOS 트랜지스터(M72)에 흘러들어가는 전류는 Ip-Im으로 되고, 따라서 출력단자(T17)로부터 외부로 출력되는 전류(Iout)가 -(Ip-Im)으로 된다.
전류원(A70과 A71)의 전류치, MOS 트랜지스터(M70과 M71)의 「게이트 폭/게이트 길이 비율」, 전류원(A72와 A73)의 전류치, MOS 트랜지스터(M72와 M73)의 「게이트 폭/게이트 길이 비율」이 같지 않을 경우, 출력전류는 일반적으로 "-(αIp-βIm)"으로 된다. 여기에서 상기 α 및 β는 각 전류치와 각 MOS 트랜지스터의 「게이트 폭/게이트 길이 비율」로 결정되는 값이다.
또한, MOS 트랜지스터(M74, M75, M76, M77)의 「게이트 폭/게이트 길이 비율」은 동일한 온 저항을 가지도록 동일한 것이 바람직하다.
다음에, 도 1의 107은 I/VC(Current/Voltage Converter)이며, 단자(T18)로부터 입력되는 전류치를 전압치로 변환하여 단자(T19)로부터 출력한다. 도 7은 이 I/VC(107)의 구성예를 나타내는 도면이며, 이 도면에서 OP2는 OP앰프, R2는 OP앰프(OP2)의 (-)단자와 출력단 사이에 끼워진 저항이다.
상술에서는 전류원으로서 회로 기호를 이용하여 설명해 왔다. 실제의 회로에서는 도 15a 및 도 15b에 나타내는 구성의 것을 이용할 수 있다. 도 15a는 도 4, 도 6a, 도 6b, 도 11의 전류원을 포함하는 회로부분을 골라낸 것이다. 이 도면에서 M301은 n형 MOS 트랜지스터이며, 소스가 접지되고 게이트와 드레인이 접속되며, 또한 드레인이 전류원(A301)을 거쳐 전원(Vdd)에 접속되어 있다.
도 15b는 도 15a에 나타내는 전류원(A301)의 구체적인 회로를 나타내는 도면이다. 이 도면에서 M302는 n형 MOS 트랜지스터이며 도 15a에 나타낸 M301과 동일 구성으로 되어 있다. M303은 p형 MOS 트랜지스터이며, 드레인이 M302의 드레인과 접속되고 소스가 Vdd에 접속되어 있다. 이와 같은 구성에서, M303의 게이트에 적당한 전압(VEE)이 인가되면 p형 MOS 트랜지스터(M303)는 전류원으로서 동작한다. 전류원의 전류(J)는 p형 MOS형 트랜지스터의 「게이트 길이」, 「게이트 폭/게이트 길이 비율」 및 게이트 전압으로 결정된다. 회로가 구성된 후에 전류원의 전류(J)의 값을 제어할 경우에는 게이트 전압(VEE)을 가변하는 것에 의해 제어 가능하다.
다음에, 상기 일 실시형태의 동작에 관한 설명을 한다. 도 8은 스펙트럼 확산된 송신파의 복조처리를 나타내는 도면이다. 먼저, 도 2의 안테나(1)는 스펙트럼 확산변조되어 다시 반송파에 실린 송신파를 수신한다. 수신한 도 8a에 나타내는 송신파에 대하여 도 9를 이용하여 설명한다. 도 9는 스펙트럼 확산변조의 처리의 흐름을 설명하기 위한 파형도이다.
도 9에 나타내는 데이터 퍼킷은 128칩으로 구성되어 있다. 먼저 도 9a에 나타내는 베이스 밴드 데이터 '1'을 송신하는 경우, 도 9b에 나타내는 PN부호와, 베이스 밴드 데이터 '1'과의 승산을 행한다. 여기에서 PN 부호라는 것은 의사잡음부호를 말하며, 이 PN 부호로서는 m계열 부호, Gold 부호, 직교 m계열 부호, 직교 Gold 부호, 월슈함수로부터 생성되는 직교부호 등이 알려져 있다. 특히, 직교부호의 경우, 이하와 같은 특성을 가진다. 자기상관함수는 위상차가 0일 때 상관치가 최대치로 된다. 또, 상호상관함수는 위상차가 0일 때, 상관값이 0이 된다. 이와 같은 특징을 가지고 있기 때문에, 직교부호는 CDMA에서의 채널 분할에 적절한 부호라고 말할 수 있다. 본 일 실시형태에 의한 상관기(5)로는 스위치 매트릭스(103)에 가하여지는 T121부터 T12n의 신호에 의해 어떠한 부호에 대해서도 상관조작을 행할 수 있다.
그리고, 이 승산처리로 확산변조된 도 9c의 신호와 도 9e에 나타내는 반송파를 승산처리함으로써 도 9d에 나타내는 스펙트럼 확산된 송신파가 얻어진다.
또, 예를 들어 베이스 밴드 데이터 '0'을 송신하는 경우는, 확산변조된 데이터는 도 9c에 나타내는 파형에 대하여 역위상의 파형이 얻어진다. 그리고, 이 도 9c와 역위상의 파형과, 도 9e에 나타내는 반송파와의 승산처리가 행하여져 데이터 '0'의 송신파가 작성된다.
이어서, 도 2의 안테나(1)로부터 입력된 도 8a에 나타내는 송신파는 혼합기(2)에서 국부발신기(3)가 출력하는 주파수의 신호와 혼합되고, 반송파와 상기 신호의 차의 주파수인 IF(중간주파수) 신호로 된다. 그리고, 캐리어 동기 검파기(4)에 의해 이 IF 신호가 검파되어 도 9b에 나타내는 PN 부호와 베이스 밴드 데이터에 의거한 신호로 변환된다. 그리고, 이 캐리어 동기 검파기(4)의 출력신호는 상관기(5)에 의해 PN 부호 발생기(6)의 발생하는 PN 부호와 상관이 취하여진다. 여기에서 PN 부호 발생기(6)가 출력하는 PN 부호는 물론 상술한 송신시에 있어서의 PN 부호와 동일하다.
다음에, 도 1에 나타내는 상관기(5)의 동작을 상세하게 설명한다. 먼저, 캐리어 동기 검파기(4)로부터 출력되는 확산변조된 데이터(도 8b 참조)는 단자(T1)로부터 V/IC(101)로 입력되고, 이 V/IC(101)에 의해 전류로 변환되어 CDF/F(1021)로 차례로 출력된다. 그리고, 이 V/IC(101)로부터 출력된 전류데이터는 클럭펄스(W1 및 W2)에 의거하여 CDF/F(1021) 내지 CDF/F(102n)으로 차례로 시프트되면서 읽어들여진다.
여기에서 도 4 및 도 10을 이용하여 CDF/F(1021내지 102n)의 동작을 상세하게 설명한다. 도 10은 CDF/F(1021)의 동작을 나타내는 타이밍 차트의 일례이다.
도 10a에 나타내는 클럭펄스(W1)와 도 10b에 나타내는 클럭펄스(W2)는 주기, 듀티비율이 동일하며, 위상이 클럭펄스(W1)의 "온" 시간만큼 어긋나 있다. 또, 클럭펄스(W1)와 클럭펄스(W2)의 어느쪽이 '1'의 상태일 때, 도 10c에 나타내는 신호(WS)가 '1'의 상태로 된다. 이 신호(WS)는 도 4의 단자(Ts)로 인가된다. 이에 의해 신호(WS)가 '1'인 때 MOS 트랜지스터(M2, M4, M6, M8, M10)가 온으로 된다.
먼저, 도 10에 나타내는 시각(t1)에 있어서, 신호(WS)가 '1'이 되면 MOS 트랜지스터(M2, M4, M6, M8, M10)가 모두 온으로 되어 도 4의 회로가 인에이블(enable)상태로 된다. 이 시점에서 V/IC(101)로부터 CDF/F(1021)로 흘러들어가는 전류가 「Iin」이라하자(도 10d 참조). 이 전류 「Iin」은 단자(T61)로부터 MOS 트랜지스터(M1)의 드레인으로 입력되고 MOS 트랜지스터(M1)로 흐르는 전류치(Ia)는 정전류원(A1 내지 A5)의 전류치를 각각 J로 하면 「J+Iin」으로 된다(도 10d 참조).
그리고, 이때, 동시에 도 10a에 나타내는 클럭펄스(W1)가 '1'로 되면 스위치(SW1)(도 4)가 닫히는 것에 의해 MOS 트랜지스터(M1)의 게이트와 MOS 트랜지스터(M3)의 게이트가 단락된다. 또, 이때, 스위치(SW2)는 오픈하며, MOS 트랜지스터(M5)의 게이트와 MOS 트랜지스터(M7, M9)의 게이트는 떼어놓여진 상태에 있다.
그리고, 스위치(SW1)가 '온'으로 되면, MOS 트랜지스터(M1와 M3)이 커런트 미러 회로를 구성하고, MOS 트랜지스터(M3)에는 MOS 트랜지스터(M1)와 같은 전류 「J+Iin」이 흐른다. 이에 의해, MOS 트랜지스터(M3)의 드레인쪽으로부터 MOS 트랜지스터(M5)의 드레인쪽으로 흐르는 전류(Is)(도 4 참조)는 Is=-Iin으로 되고, MOS 트랜지스터(M5)의 전류(Ib)가 「J-Iin」으로 된다(도 10f 참조). 또 이때, MOS 트랜지스터(M3)의 게이트/소스간의 기생용량(C1)이 충전된다. 상술한 과정이 전류 샘플링의 과정이다.
이어서, 시각(t2)에 있어서, 클럭펄스(W1)가 '0', 클럭펄스(W2)가 '1'로 되면, 스위치(SW1)가 오픈으로 되어, MOS 트랜지스터(M1)의 게이트와 MOS 트랜지스터(M3)의 게이트가 떼어놓여진 상태로 된다. 이때, MOS 트랜지스터(M3)의 전류는 기생용량(C1)에 의해 유지되고, 따라서, 전류(Is)의 값도 「-Iin」으로 유지된다. 이 과정이 전류 홀드의 과정이다.
한편, 시각(t2)에 있어서, 스위치(SW2)가 닫히면 MOS 트랜지스터(M5)의 게이트와 MOS 트랜지스터(M7 및 M9)의 게이트가 단락된다. 이에 의해, MOS 트랜지스터(M7 및 M9)로 흐르는 전류는 MOS 트랜지스터(M5)의 전류와 같은 전류 「J-Iin」으로 된다. 이 결과, 전류(Iout)(도 4)는 도 10g에 나타내는 바와 같이 전류 Iin으로 되고, 이 전류가 단자(T91)로부터 출력된다. 단자(T101)로부터 출력되는 전류도 같다.
또 이때, MOS 트랜지스터(M7, M9)의 게이트/소스간의 기생용량(C2, C3)이 충전된다.
다음에, 시각(t3)에 있어서, 클럭펄스(W2)가 '0'으로 되면, 스위치(SW2)가 '오프'로 되고, 출력전류(Iout)는 기생용량(C2)에 의해 유지된다. 또 이때, 신호(WS)가 '0'으로 되고, 이후, 도 4의 회로가 디스에이블(disable) 상태로 된다. 그리고, 시각(t4)에 있어서 다시 신호(WS)가 '1'이 되면 회로가 인에이블 상태로 되고 상기와 같은 동작이 재개된다. 여기에서 회로가 디스에이블 상태에 있는 동안, MOS 트랜지스터(M1, M3, M5, M7, M9)의 게이트 기생용량에 의해 시각(t4)에서의 재개시에 시각(t3)과 같은 상태에서 동작을 재개할 수 있다.
상술한 샘플링과 유지의 처리가 차례차례 행하여져서, 이에 의해 단자(T1)로 입력된 PN 부호의 각 칩값에 대응하는 전류치가 CDF/F(1021내지 102n)에 차례로 셋트된다.
다음에, CDF/F(1021내지 102n)으로부터 각각 출력된 전류는 스위치 회로(103)에 의해 전류가산기(105)의 단자(T15) 또는 단자(T16)로 모아진다. 즉, 전류가산이 행하여진다.
현재, 예를 들어, CDF/F의 수가 10이며, PN 부호가 '1111110000'이었다고 하면, CDF/F(1021내지 1026)의 출력전류가 스위치 회로(103)를 거쳐 단자(T15)로 흘러들어가고, CDF/F(1027내지 10210)의 출력전류가 스위치 회로(103)를 거쳐 단자(T16)로 흘러들어간다.
따라서, 단자(T15)로는 CDF/F(1021내지 1026)의 각 출력전류의 합의 전류가 흘러들어가고, 단자(T16)로는 CDF/F(1027내지 10210)의 각 출력전류의 합의 전류가 흘러들어간다.
그리고, 전류가산기(105)에 있어서, 단자(T15)의 전류와 단자(T16)의 전류를 반전한 전류가 가산되어 그 결과가 단자(T17)로부터 출력된다. 따라서, 상기의 예에 의하면 CDF/F(1021내지 10210)에 PN 부호와 같은 전류 데이터 '1111110000'이 셋트되었을 때, 전류가산기(105)의 출력전류가 피크값이 되고(도 8c 참조), 따라서 I/VC(107)로부터 피크전압이 출력된다.
즉, 도 1의 상관기(5)는 PN 부호 발생기(6)(도 2)로부터 출력되어 있는 PN 부호와 동위상의 데이터가 CDF/F(1021내지 102n)에 셋트된 시점에 정의 피크값을 출력하고, 역위상의 데이터가 셋트된 시점에 부의 피크값을 출력한다. 즉, PN 확산변조된 베이스 밴드 데이터 '1'이 CDF/F(1021내지 102n)에 의해 수신될 때 정의 피크값을 출력하고, '0'일 때 부의 피크를 출력한다. 그리고, 이 피크값이 복조기(7)(도 2)에서 적분되어 원래의 베이스 밴드 데이터로 되돌려진다.
(2) 다른 실시형태
도 11은 도 1에서의 CDF/F(1021내지 102n)의 다른 구성예를 나타내는 회로도이다. 이 도면에서 M50은 n형 MOS 트랜지스터이며, 드레인이 정전류원(A51)을 거쳐 전원(Vdd)으로 접속되며, 게이트가 스위치(SW12)를 거쳐 드레인으로 접속되고, 소스가 MOS 트랜지스터(M51)를 거쳐 접지되어 있다. 또, n형 MOS 트랜지스터(M50)의 드레인은 스위치(SW11)를 거쳐 단자(T61)로 접속되어 있다.
M52는 n형 MOS 트랜지스터이며, 드레인이 정전류원(A52)을 거쳐 전원(Vdd)으로 접속되며, 게이트가 스위치(SW22)를 거쳐 드레인으로 접속되고, 소스가 MOS 트랜지스터(M53)를 거쳐 접지되어 있다. n형 MOS 트랜지스터(M52)의 드레인은 스위치(SW21)를 거쳐 n형 MOS 트랜지스터(M50)의 드레인으로 접속되는 동시에 단자(T91)로 접속되어 있다.
M54는 n형 MOS 트랜지스터이며, 드레인이 정전류원(A53)을 거쳐 전원(Vdd)으로 접속되며, 게이트가 n형 MOS 트랜지스터(M52)의 게이트로 접속되고, 소스가 MOS 트랜지스터(M55)를 거쳐 접지되어 있다. 또, n형 MOS 트랜지스터(M54)의 드레인은 단자(T101)로 접속되어 있다. MOS 트랜지스터(M51, M53, M55)의 게이트는 단자(Ts)에 접속되어 있다.
다음에, 도 11에 나타내는 CDF/F의 동작을 도 14를 참조하여 설명한다. 또한, 정전류원(A51 내지 A53)의 전류를 J로 한다. 먼저, 시각(t1)에 있어서, 도 14c에 나타내는 신호(WS)가 '1'이 되면 MOS 트랜지스터(M51, M53, M55)가 온으로 되고, 도 11의 회로가 인에이블(enable) 상태로 된다. 이때, 동시에, 도 14a에 나타내는 클럭펄스(W1)가 '1'로 되면 스위치(SW11)와 스위치(SW12)가 닫히고, 단자(T61)로부터 입력되는 전류 「Iin」이 n형 MOS 트랜지스터(M50)의 드레인으로 공급된다.
그리고, n형 MOS 트랜지스터(M50)로 흐르는 전류는 정전류원(A51)의 공급하는 전류와, 전류 「Iin」와의 합계전류 「J+Iin」 으로 된다.
이어서, 시각(t2)에 있어서, 클럭펄스(W1)가 '0'이 되고 클럭펄스(W2)가 '1'이 되면, 스위치(SW11, SW12)가 열리고 스위치(SW21, SW22)가 닫힌다.
이때, n형 MOS 트랜지스터(M50)의 게이트/소스간 기생용량에 의해, 상기 n형 MOS 트랜지스터(M50)의 전류는 「J+Iin」으로 유지되어 있다. 따라서, 전류(Is)는 「-Iin」이다. 이 결과, n형 MOS 트랜지스터(M52)의 전류는 「J-Iin」이 된다. 또, n형 MOS 트랜지스터(M54)의 전류도 마찬가지로 하여 「J-Iin」이 된다.
이어서, 시각(t3)에 있어서, 클럭펄스(W2)가 '0'이 되면 스위치(SW21, SW22)가 열린다.
이때, MOS 트랜지스터(M52)의 전류 「J-Iin」은 그 게이트/소스 간의 기생용량에 의해 유지되고, 이 결과, 정전류원(A52)으로부터 단자(T91)로 전류(Iout)로서 전류 「Iin」이 흐른다. 또 이때, MOS 트랜지스터(M54)의 드레인으로부터 단자(T101)로도 마찬가지로 전류 「Iin」이 흐른다. 이때 동시에, 신호(WS)가 '0'이 되고, 이에 의해 MOS 트랜지스터(M51, M53, M55)가 오프가 되고, 도 11의 회로가 디스에이블(disable) 상태로 된다. 이후, 시각(t4)까지 이 상태가 계속되는데 MOS 트랜지스터(M50, M52, M54)의 게이트/소스 간의 기생용량에 모인 전하에 의해 시각(t3)의 상태와 같은 상태로 시각(t4)에서의 동작을 재개할 수 있다.
상술한 도 11의 회로에 의하면 상술한 도 4의 회로에 비교하여 정전류원의 수를 줄일 수 있다.
도 12는 본 발명의 다른 실시형태에 의한 부호 분할 다중 통신 장치(수신쪽)의 구성을 나타내는 블록도이다. 이 도면에 있어서 201은 안테나이며, 도면에 나타나 있지 않은 송신기로부터의 송신파를 수신한다. 202는 혼합기이며, 수신한 송신파와 국부발진기(3)의 발진하는 신호파를 혼합하고, IF 신호를 출력한다. 204는 도 1에 나타내는 상관기(5)와 똑같이 구성된 상관기이며, 프로그래머블인 PN 부호 발생기(205)의 발생하는 PN 부호와, IF 신호와의 상관을 취하여 상관신호를 출력한다. 206은 복조기이며, 입력된 상관신호를 근거로 베이스 밴드 신호를 재생한다.
또한, 상술한 실시형태에 의하면, 상관 피크가 도 13c에 나타내는 바와 같이 2펄스 나타난다. 이것을 방지하기 위해서는 클럭펄스(W1과 W2)의 위상을 반대로 하여 W2가 W1보다 앞서는 위상으로 되도록 하면 좋다. 이 경우, 상관 피크가 도 13d로 된다.
지금까지 클럭펄스(W1 및 W2)의 듀티 비율은 동일로 하여 왔다. 클럭펄스(WS)가 W1 및 W2가 "1"인 상태일 때에 "J"의 상태이면, 클럭펄스(W1과 W2)의 듀티 비율이 다르더라도 동작은 가능하다.
(3) 상기 실시형태의 효과
상술한 실시형태에 의한 전류가산형 상관기(5)는 상기의 설명에서 명백한 바와 같이 회로를 클럭펄스의 1주기동안에 1회 디스에이블 상태로 하고, 이에 의해 저소비전력화를 도모하고 있다. 이하, 저소비전력화의 효과를 설명한다.
또한, a 내지 d는 각각 다음의 회로의 경우이다.
a : 도 4의 회로에 있어서 트랜지스터(M2, M4, M6, M8, M10)을 제외하고, 또 전력가산기(105)로서 도 6a에 나타내는 회로를 사용한 경우
b : 도 11의 회로에 있어서 트랜지스터(M51, M53, M55)를 제외하고, 또 전력가산기(105)로서 도 6a에 나타내는 회로를 사용한 경우
c : 도 4의 회로를 사용하고 전류가산기(105)로서 도 6b에 나타내는 회로를 사용한 경우
d : 도 11의 회로를 사용하고 전류가산기(105)로서 도 6b에 나타내는 회로를 사용한 경우
베이스 밴드 상관의 경우
a b c d
칩 길이 128 128 128 128
칩 레이트 *1 *2 14Mcps 14Mcps
샘플링 더블 ← ← ←
샘플링 주파수 28MHz ← ← ←
CDF/F의 수 256 256 256 256
Tr수/CDF/F 12 10 17 13
전류원수/CDF/F 5 3 5 3
CDF/F의 정류원 1개당의 전류 150㎂ 150㎂ 150㎂ 150㎂
스위치 매트릭스의 Tr수 512 512 512 512
전류가산회로의 Tr수 8 8 12 12
전류가산회로의 전류원수 4 4 4 4
전류가산회로의 전류원 1개당의 전류 2.56mA 2.56mA 2.56mA 2.56mA
Tr총수 3592 3080 4876 3852
CDF/F의 전력 192.0mW 115. mW 4.3mW 2.58mW
전류가산회로의 전력 10.2mW 10.2mW 0.23mW 0.23mW
전 전력 202.2mW 125.4mW 4.5mW 2.8mW
또한, (*1, *2) : a 및 b의 경우에 있어서 전 전력은 칩 레이트에 의존하지 않는다.
IF 상관의 경우
a b c d
칩 길이 128 128 128 128
칩 레이트 14Mcps 14Mcps 14Mcps 14Mcps
샘플링 더블(140MHz) ← ← ←
샘플링 주파수 280MHz ← ← ←
CDF/F의 수 2560 2560 2560 2560
Tr수/CDF/F 10과 12 8과 10 14와 17 10과 13
전류원수/CDF/F 4와 5 2와 3 4와 5 2와 3
CDF/F의 정류원 1개당의 전류 150㎂ 150㎂ 150㎂ 150㎂
스위치 매트릭스의 Tr수 512 512 512 512
전류가산회로의 Tr수 8 8 12 12
전류가산회로의 전류원수 4 4 4 4
전류가산회로의 전류원 1개당의 전류 2.56mA 2.56mA 2.56mA 2.56mA
Tr총수 26632 21512 37132 26892
CDF/F의 전력 1574.4mW 806.4mW 352.8mW 180.7mW
전류가산회로의 전력 10.2mW 10.2mW 2.3mW 2.3mW
전 전력 1584.6mW 816.6mW 355.1mW 183.0mW
표 1에 있어서, 샘플링은 더블 샘플링으로 되어 있다. 즉, 칩 레이트의 2배의 주파수로, 매치 필터로의 입력신호를 샘플링하고 있다. 이때, 상기 더블 샘플링이기 때문에, C·DFF의 수는 칩 길이의 2배수로 되어 있다.
표 1의 예에서는 128칩이기 때문에, C·DFF의 수는 2×128=256으로 되어 있다. 또한, 샘플링은 칩수의 정수배라도 상관없다. 또, 정확하게 정수배가 아닌 경우라도 동작은 가능하다.
표 2의 IF대 상관의 경우, C·DFF의 수는 이하와 같이 결정된다. 즉, IF 주파수를 fIF, 칩 길이를 N, 칩 레이트를 칩, 샘플링계수를 Ms라고 하면,
[C·DFF의 수]=(N×fIF×Ms)÷Cchip
로 부여된다. 여기에서, 샘플링계수(Ms)는 더블 샘플링시, 2로 된다.
또, 전류가산형 상관기에 있어서는 동작속도는 C·DFF의 회로응답시간에서 율속(律速)한다. C·DFF의 응답속도(τ)는 0.2㎛ Si 프로세스를 이용한 경우, 0.0357nsec이다. 즉, 최고동작주파수[fmax=1/(2πτ)]는, 4.46GHz 가 된다. 클럭펄스(W1 및 W2)의 온 시간, 즉 도 10 및 도 13의 「t2-t1」 및 「t3-t2」는 τ의 약 10배인 0.4nsec로서 시뮬레이션을 행하였다.
이와 같이 표 1 및 표 2의 PN 데이터의 상관에 이용된 경우, 불가능용의 트랜지스터를 설치한 c의 상관기는 a의 상관기에 비교하여 소비전력이 대폭 감소하고 있다. 마찬가지로, 디스에이블용의 트랜지스터를 설치한 d의 상관기는 b의 상관기에 비교하여 소비전력이 대폭 감소하고 있다.
이상의 결과로부터, CDF/F1011, …, 101n의 전류의 샘플링/홀드 동작시에만 디스에이블용의 트랜지스터가 구동전류를 CDF/F1001, …, 101n으로 공급되도록 제어됨으로써 상기 상관기의 소비전력은 대폭 삭감할 수 있다.
또, 이들 상관기로서 전류가산방식이 사용되기 때문에, 회로의 최고동작주파수는 4GHz 이상이 되어 고속동작하게 하는 것이 가능하다.
이상 설명한 바와 같이 이 설명에 의하면 지연수단의 구동전류를 상기 클럭펄스의 오프 타이밍에서 끊는 스위치 수단을 가지고 있으므로, 종래의 것에 비교하여 소비전력을 대폭 줄일 수 있는 효과가 있다.
또, 지연수단에 전류지연수단을 이용한 경우에는 동작속도가 빠르고, 또한, 소비전력이 적은 부호 분할 다중 통신 장치를 제공할 수 있는 효과가 있다.

Claims (9)

  1. 정보신호를 포함하는 라디오파를 수신하여 전압신호를 출력하는 수신수단과, 상기 전압신호를 전류신호로 변환하는 변환수단과, 시계열적으로 클럭펄스의 타이밍에 의거하여 상기 전류신호를 판독하는 전류지연수단과, 클럭펄스의 타이밍오프에 의거하여 상기 지연수단의 구동전류를 차단하는 스위치 수단과, 확산부호에 의거하여 상기 지연수단의 전류신호가 동시에 입력되어 상기 전류신호를 가감산하여 상관전류신호를 출력하는 가감산수단과, 상기 가감산수단의 상관전류신호에 의거하여 원래의 정보신호를 복조하는 복조수단을 포함하여 이루어지며, 상기 가감산수단은, 플러스 전류만을 모아서 가산한 가산전류로부터 마이너스전류신호만을 모아서 가산한 가산전류를 감산하여 상기 상관전류를 생성하는 것을 특징으로 하는 부호 분할 다중 통신 장치.
  2. 제1항에 있어서, 상기 수신수단은, 상기 전파를 수신하고 그 수신한 신호를 중간 주파수의 신호로 변환하는 것을 특징으로 하는 부호 분할 다중 통신 장치.
  3. 제1항에 있어서, 상기 수신수단은, 상기 전파를 수신하고 그 수신한 전파를 베이스 밴드 신호로 변환하는 것을 특징으로 하는 부호 분할 다중 통신 장치.
  4. 제1항에 있어서, 상기 전류지연수단은, 상기 확산부호의 칩수의 2배수의 전류 플립플롭으로 구성되어 있는 것을 특징으로 하는 부호 분할 다중 통신 장치.
  5. 제4항에 있어서, 상기 전류 플립플롭은, 입력전류를 제 1 클럭펄스의 상승에서 샘플하고, 상기 제 1 클럭펄스의 하강에서 홀드하는 제 1 샘플/홀드회로와, 입력전류를 제 2 클럭펄스의 상승에서 샘플하고, 상기 제 2 클럭펄스의 하강에서 홀드하는 제 2 샘플/홀드회로를 시리얼 접속하여 구성되는 것을 특징으로 하는 부호 분할 다중 통신 장치.
  6. 제1항에 있어서, 상기 가감산수단은, 상기 확산부호를 출력하는 확산부호 출력수단과, 상기 확산부호 출력수단의 출력에 의거하여 상기 전류지연수단의 각 출력을 각각 제 1 또는 제 2 전류경로에 접속하여 전류가산을 행하는 스위치 수단과, 상기 제 1 전류 경로의 전류로부터 상기 제 2 전류경로의 전류를 감산하는 감산수단으로 이루어지는 부호 분할 다중 통신 장치.
  7. 제6항에 있어서, 상기 감산수단은, 제 1, 제 2의 커런트 미러 회로를 시리얼접속하고, 상기 제 1 커런트 미러 회로의 입력단에 상기 제 2 전류경로의 전류를 공급하고, 상기 제 1 커런트 미러 회로의 출력단 및 상기 제 2 커런트 미러 회로의 입력단에 상기 제 1 전류경로의 전류를 공급하고, 상기 제 2 커런트 미러 회로의 출력단으로부터 출력을 얻는 것을 특징으로 하는 부호 분할 다중 통신 장치.
  8. 제1항에 있어서, 상기 가감산수단은, 상기 확산부호를 출력하는 확산부호 출력수단과, 상기 확산부호 출력수단의 출력에 의거하여 상기 전류지연수단의 각 출력을 각각 제 1 또는 제 2 전류경로에 접속하여 전류가산을 행하는 가산수단과, 상기 제 1 전류경로의 전류로부터 상기 제 2 전류경로의 전류를 감산하는 감산수단과, 상기 클럭펄스의 오프 타이밍에 있어서, 상기 가산수단 및 감산수단의 동작을 끊는 스위치 수단으로 이루어지는 것을 특징으로 하는 부호 분할 다중 통신 장치.
  9. 제1항에 있어서, 상기 재생수단은, 상기 가감산수단의 출력을 전압신호로 변환하는 전류·전압변환기와, 상기 전류·전압변환기의 출력을 적분하여 송신신호를 재생하는 복조기로 이루어지는 부호 분할 다중 통신 장치.
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