JP3360793B2

JP3360793B2 - 符号分割多重通信装置

Info

Publication number: JP3360793B2
Application number: JP3249297A
Authority: JP
Inventors: 和夫坪内; 一哉益; 康仁藤田
Original assignee: Clarion Co Ltd
Current assignee: Faurecia Clarion Electronics Co Ltd
Priority date: 1997-02-17
Filing date: 1997-02-17
Publication date: 2002-12-24
Anticipated expiration: 2017-02-17
Also published as: EP0859471B1; CN1191431A; JPH10233750A; EP0859471A3; DE69816499D1; EP0859471A2; KR100261830B1; DE69816499T2; US6333925B1; TW376595B; KR19980071380A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スペクトル拡散通
信に係わり、特に高速同期が可能な低消費電力型の符号
分割多重通信装置に関する。

【０００２】

【従来の技術】符号分割多重通信方式（ＣＤＭＡ;Code
Division Muitiple Access）は、他の多重通信方式
（ＦＤＭＡ、ＴＤＭＡ）が、ある一定のユーザ以上は許
容不可能であるのに対し、通信品質が徐々に劣化するた
め（Graceful degradation ）、符号同期の設定が可能
な限り許容可能であり、ユーザ数の増加を見込むことが
できる。また、耐干渉性、信号秘匿、耐フェージング性
にも優れており、広範囲な利用が行われつつある。

【０００３】ＣＤＭＡ通信装置は、送信装置において、
送信すべきベースバンドデータに拡散符号を乗算し、さ
らに、キャリアを乗算してアンテナから発信する。そし
て、受信装置においては、送信時の拡散符号と同じ位相
を持つ拡散符号を用意し、相関器を使用してベースバン
ドデータを取り出す。

【０００４】従来、相関器として、スライディング相関
器、ＳＡＷ（ＳｕｒｆａｃｅＡｃｏｕｓｔｉｃＷａ
ｖｅ）マッチドフィルタ、ディジタルＬＳＩマッチドフ
ィルタ等が知られている。スライディング相関器は、拡
散符号を受信信号より早く巡回させ、ＤＬＬ（Ｄｅｌａ
ｙＬｏｃｋｅｄＬｏｏｐ）等を有する判定回路によ
って同期引き込みを行う。スライディング相関器には、
同期検波あるいはそれに準ずる手段でキャリア成分を取
り除いた、すなわち、チップレート程度の周波数の信号
が入力される。このスライディング相関器は、チップ同
期が必要であり、また、同期捕捉に時間がかる欠点があ
る。キャリア成分を含んだ受信信号をスライディング相
関器に入力できない欠点がある。

【０００５】ＳＡＷマッチドフィルタは、高速チップ同
期が可能であり、ＲＦ，ＩＦ帯においても使用できる
が、拡散符号がＳＡＷデバイスの物理的パターンによっ
てきまるため、符号変更が難しく、また、長い拡散符号
に対応しにくい欠点がある。ディジタルＬＳＩマッチド
フィルタは、チップ同期が不要であり、また、拡散符号
の変更が容易である利点があるが、消費電力が大きい欠
点がある。従来のＣＭＯＳ集積回路技術によるディジタ
ルＬＳＩマッチドフィルタは、動作速度が遅いことか
ら、一般にベースバンド帯でしか利用できない欠点があ
る。

【０００６】

【発明が解決しようとする課題】ところで、近年、移動
体通信（携帯電話等）が広く普及しつつある。そして、
この移動体通信に用いられる通信方式として、上述した
ＣＤＭＡが最も注目されている。この移動体通信におい
て用いられるＣＤＭＡの相関器は、次のような要件を全
て満たすことが望ましい。長い拡散符号に対応できることＲＦ，ＩＦ帯においても動作できること拡散符号のプログラマビリティがあること消費電力が少ないことマッチドフィルタ形式であること

【０００７】しかしながら、上述した従来の各相関器に
あっては、いずれも上述した各要件の全てを満たすこと
はできない。そこで、最近、スイッチドキャパシタ方式
を用いた相関器が開発され、実用化されつつある。この
相関器は、ディジタルＬＳＩマッチドフィルタをさらに
改良したもので、ディジタルＬＳＩマッチドフィルタに
比較し消費電力を約1/10とすることができるが、動作速
度が遅く（最大２５ＭＨｚ）、ＲＦ，ＩＦ帯のマッチン
グには使用できない欠点がある。本発明はこのような背
景の下になされたもので、長い拡散符号に対応でき、Ｒ
Ｆ，ＩＦ帯において動作させることができ、拡散符号の
変更容易であり、さらに消費電力が少ない符号分割多重
通信装置を提供することを目的とする。

【０００８】

【課題を解決するための手段】請求項１に記載の発明
は、電波を受信して電気信号に変換する受信手段と、前
記電気信号を電流信号に変換する電圧・電流変換手段
と、クロックパルスのタイミングで前記電流信号を読み
込んで一時保持するとともに、この保持した電流信号を
前記クロックパルスのタイミングで順次次段に伝達する
ことで前記読み込んだ電流信号の出力を遅延させる複数
の電流遅延手段と、前記複数の電流遅延手段の各出力電
流を拡散符号に従って加減算する加減算手段と、前記加
減算手段の出力に基づいて送信信号を再生する再生手段
とを具備してなる符号分割多重通信装置である。

【０００９】請求項２に記載の発明は、請求項１に記載
の符号分割多重通信装置において、前記受信手段が、前
記電波を受信し該受信した信号を中間周波数の信号に変
換するものであることを特徴とする。請求項３に記載の
発明は、請求項１に記載の符号分割多重通信装置におい
て、前記受信手段が、前記電波を受信し、該受信した電
波をベースバンド信号に変換することを特徴とする。

【００１０】請求項４に記載の発明は、請求項１〜３の
いずれかに記載の符号分割多重通信装置において、前記
電流遅延手段を、前記拡散符号のチップ数の２倍の数の
電流フリップフロップから構成したことを特徴とする。
請求項５に記載の発明は、請求項４に記載の符号分割多
重通信装置において、前記電流フリップフロップを、入
力電流を第１のクロックパルスの立ち上がりでサンプル
し、前記第１のクロックパルスの立ち下がりでホールド
する第１のサンプル／ホールド回路と、入力電流を第２
のクロックパルスの立ち上がりでサンプルし、前記第２
のクロックパルスの立ち下がりでホールドする第２のサ
ンプル／ホールド回路とをシリアル接続して構成したこ
とを特徴とする。

【００１１】請求項６に記載の発明は、請求項１〜３の
いずれかに記載の符号分割多重通信装置において、前記
加減算手段を、前記拡散符号を出力する拡散符号出力手
段と、前記拡散符号出力手段の出力に基づいて、前記電
流遅延手段の各出力を各々第１または第２の電流経路へ
接続して電流加算を行うスイッチ手段と、前記第１の電
流経路の電流から前記第２の電流経路の電流を減算する
減算手段とから構成したことを特徴とする。請求項７に
記載の発明は、請求項６に記載の符号分割多重通信装置
において、前記減算手段を、第１、第２のカーレントミ
ラー回路をシリアル接続して構成し、前記第１のカーレ
ントミラー回路の入力端へ前記第２の電流経路の電流を
供給し、前記第１のカーレントミラー回路の出力端およ
び前記第２のカーレントミラー回路の入力端へ前記第１
の電流経路の電流を供給し、前記第２のカーレントミラ
ー回路の出力端から出力を得るようにしたことを特徴と
する。

【００１２】請求項８に記載の発明は、請求項１〜３の
いずれかに記載の符号分割多重通信装置において、前記
再生手段を、前記加減算手段の出力を電圧信号に変換す
る電流・電圧変換器と、前記電流・電圧変換器の出力を
積分して送信信号を再生する復調器とから構成したこと
を特徴とする。

【００１３】

【発明の実施の形態】

（１）実施形態の説明以下、図面を参照して本発明の一実施形態について説明
する。図２は本発明の一実施形態による符号分割多重通
信装置（受信側）の構成を示すブロック図である。この
図において、１は、アンテナであり、後に説明する送信
装置からの送信波を受信する。２は混合器であり、受信
した送信波と局部発振器３が出力する信号とを混合し、
ＩＦ（中間周波数）信号を出力する。４は、キャリア同
期検波器であり、混合器２の出力を同期検波する。５
は、相関器であり、ＰＮ(Pseudorandom Noise)符号発生
器６の発生するＰＮ符号と、キャリア同期検波器の出力
との相関を取り、相関信号を出力する。このＰＮ符号と
しては、ｍ系列、Ｇｏｌｄ系列、直交系列、直交Ｇｏｌ
ｄ系列、ウオルシュ関数から生成される直交系列などが
ある。７は積分器等を用いて構成された復調器であり、
相関器５の出力に基づいてベースバンドデータを復調す
る。

【００１４】次に、図１を参照して、図２に示す相関器
５の構成を説明する。この相関器５は、従来の相関器と
異なり、スイッチドカーレント方式を用いており（Ｓｗ
ｉｔｃｈｅｄＣｕｒｒｅｎｔＭａｔｃｈｅｄＦｉ
ｌｔｅｒ）、電流加算によって相関を検出するようにな
っている。図１において、１０１は、Ｖ／ＩＣ（Ｖｏｌ
ｔａｇｅ／ＣｕｒｒｅｎｔＣｏｎｖｅｒｔｅｒ）であ
り、端子Ｔ１から入力される信号Ｖｉｎの電圧値を電流
値Ｉｉｎに変換し、端子Ｔ２から出力する。

【００１５】図３は、図１におけるＶ／ＩＣ１０１の構
成例を示す図である。この図において、ＯＰ１は（−）
端子と（＋）端子との電圧差を増幅するオペアンプであ
り、（＋）端子が端子Ｔ１に接続され、（−）端子が抵
抗Ｒ１を介して接地されている。Ｍ１０は、電圧を電流
に変換する、抵抗Ｒ１を介してソース接地されたｎチャ
ンネル型ＭＯＳトランジスタであり、ドレインが端子Ｔ
２に接続され、ゲートがオペアンプ１の出力端子へ接続
されている。本構成は、シンク形と呼ばれるＶ／Ｉコン
バータであるが、ソース形と呼ばれるＶ／Ｉコンバータ
を用いても良い。

【００１６】次に、図１において、１０２1、１０２2、
・・・、１０２n（ｎは自然数）は、ＣＤＦ／Ｆ（Ｃｕｒｒ
ｅｎｔＤｅｌａｙＦｌｉｐ／Ｆｌｏｐ）であり、お
のおの端子Ｔ６1〜Ｔ６nより入力する電流を、端子Ｔ７
1〜Ｔ７nへ入力されるクロックパルスのタイミングでサ
ンプリングして一時保持し、端子Ｔ８1〜Ｔ８nへ入力さ
れるクロックパルスのタイミングで端子Ｔ９1〜Ｔ９nお
よび端子Ｔ１０1〜Ｔ１０nから出力する。

【００１７】図４は、図１におけるＣＤＦ／Ｆ１０２1
（１０２2〜１０２nも同一構成）の構成の一例を示す図
である。このＣＤＦ／Ｆ１０２1は、電流を保持するサ
ンプルホールド回路ＳＨ１とＳＨ２とで構成されてい
る。サンプルホールド回路ＳＨ１の構成において、Ｍ１
は、ソース接地のｎ型ＭＯＳトランジスタであり、ドレ
インが定電流源Ａ１を介して電源Ｖｄｄへ接続され、ゲ
ートがドレインに接続され、ソースが接地されている。
Ｍ２も同様にソース接地のｎ型ＭＯＳトランジスタであ
り、ドレインが定電流源Ａ２を介して電源Ｖｄｄへ接続
され、ゲートがスイッチＳＷ１を介してｎ型ＭＯＳトラ
ンジスタＭ１のゲートに接続され、ソースが接地されて
いる。上記ｎ型ＭＯＳトランジスタとは、いわゆるｎチ
ャネルＭＯＳＦＥＴのことである。また、ｐ型ＭＯＳト
ランジスタとは、ｐチャネルＭＯＳＦＥＴのことであ
る。これらｎ型ＭＯＳトランジスタおよびｐ型ＭＯＳト
ランジスタは、ゲートに電圧が印加されないとき、ドレ
イン／ソース間にほとんど電流の流れないというエンハ
ンスメント型ＭＯＳＦＥＴである。ゲートに電圧を印加
しないときにドレイン・ソース間に電流の流れるデプレ
ッション型ＭＯＳＦＥＴを用いても良いが、この場合に
は、一実施形態で示した動作特性が得られないという欠
点がある。

【００１８】基本構成としては、ひとつのＳａｍｐｌｅ
＆Ｈｏｌｄ回路、すなわち図４のサンプルホールド回
路ＳＨ１において、定電流源Ａ１ならびにＡ２の電流値
は同一とする。ｎ型ＭＯＳトンランジスタＭ１、Ｍ２の
「ゲート幅／ゲート長」比は同一とされている。また、
図４のサンプルホールド回路ＳＨ２において、定電流源
Ａ３、Ａ４、Ａ５の電流値は同一とする。また、サンプ
ルホールド回路ＳＨ２のｎ型ＭＯＳトランジスタＭ３、
Ｍ４、Ｍ５の「ゲート幅／ゲート長比」は同一とする。
このようにすると、サンプルホールド回路ＳＨ１におけ
る入力電流Ｉｉｎとサンプルホールド回路ＳＨ１の出力
電流Ｉｓの大きさの絶対値が等しくなる。また、サンプ
ルホールド回路ＳＨ２における入力電流Ｉｓと、端子Ｔ
９1からの出力電流（Ｉｏｕｔ）と、端子Ｔ１０1からの
出力電流の大きさが等しくなる。図１におけるスイッ
チＳＷ１、ＳＷ２は、ｎ型ＭＯＳトランジスタで構成す
ることができる。ゲート電圧に電源電圧Ｖｄｄが印加さ
れたとき、ｎ型ＭＯＳトランジスタのドレイン／ソース
は導通状態（ＯＮ）となり、ゲート電圧が零のとき、ソ
ース／ドレインは遮断状態（ＯＦＦ）となる。後述する
図１１におけるスイッチＳＷ１１、ＳＷ１２、ＳＷ２
１、ＳＷ２２も、これと同様にしてｎ型ＭＯＳトランジ
スタで構成することができる。

【００１９】このように、ひとつのＣＤＦ／Ｆ内での電
流値を等しくすると、ｎ個のＣＤＦ／Ｆを全て同じ回路
で構成できるので、回路設計が容易になる。電流源の電
流値や、各ｎ型ＭＯＳトランジスタの「ゲート幅／ゲー
ト長比」を意識的に変えても良い。しかし、そのとき
は、各サンプルホールド回路ＳＨ１やＳＨ２における入
力電流と出力電流との大きさが、電流源の電流値の大き
さやｎ型ＭＯＳトランジスタの「ゲート幅／ゲート長
比」によって変化するので、回路設計が複雑になる。

【００２０】スイッチＳＷ１は、端子Ｔ７1から入力す
るクロックパルスＷ１が’１’のときオンし、クロック
パルスＷ１が’０’のときオフするスイッチであり、Ｍ
ＯＳトランジスタによって構成されている。Ｃ１は、ｎ
型ＭＯＳトランジスタＭ２のゲート／ソース間の寄生容
量を示している。クロックパルスＷ１が”１”のときに
は、具体的に電圧してＶｄｄが印加される。またクロッ
クパルスＷ１が”０”のときには、零電位とされる。こ
のようにすると、スイッチＳＷ１およびＳＷ２が、ｎ型
ＭＯＳトランジスタから構成されている場合、クロック
パルスＷ１が”１”のとき、スイッチＷ１がオンとさ
れ、一方クロックパルスＷ１が”０”のときスイッチＷ
２がオフとされる。

【００２１】サンプルホールド回路ＳＨ２の構成におい
て、Ｍ３は、ソース接地のｎ型ＭＯＳトランジスタであ
り、ドレインが定電流源Ａ３を介して電源Ｖｄｄへ接続
され、ゲートがドレインと接続され、ソースが接地され
ている。Ｍ４はソース接地のｎ型ＭＯＳトランジスタで
あり、ドレインが定電流源Ａ４を介して電源Ｖｄｄへ接
続され、ゲートがスイッチＳＷ２を介してＭＯＳトラン
ジスタＭ３に接続され、ソースが接地されている。Ｍ５
も同様にソース接地のｎ型ＭＯＳトランジスタであり、
ドレインが定電流源Ａ５を介して電源Ｖｄｄへ接続さ
れ、ゲートがＭＯＳトランジスタＭ４のゲートに接続さ
れ、ソースが接地されている。

【００２２】スイッチＳＷ２は、端子Ｔ８1から入力さ
れるクロックパルスＷ２が’１’のときオンし、信号Ｗ
２が’０’のときオフするスイッチであり、ＭＯＳトラ
ンジスタによって構成されている。Ｃ２は、ＭＯＳトラ
ンジスタＭ４のゲートおよびＭＯＳトランジスタＭ５の
ゲートにおける寄生容量を示している。

【００２３】ｎ型ＭＯＳトランジスタＭ４のドレイン
は、端子Ｔ９1に接続され、ｎ型ＭＯＳトランジスタＭ
５のドレインは、端子Ｔ１０1へ接続されている。ま
た、ｎ型ＭＯＳトランジスタＭ２のドレインと、ｎ型Ｍ
ＯＳトランジスタＭ３のドレインとが接続されている。

【００２４】次に、図１における１０３はスイッチ回路
であり、端子Ｔ１１1〜Ｔ１１nに入力される電流の経路
を端子Ｔ１２1〜Ｔ１２nから入力される信号により、端
子１３または端子１４へ切り換える回路であり、アナロ
グスイッチ１０４1、１０４2、・・・、１０４nによって構
成されている。ここで、端子Ｔ１２1〜Ｔ１２nへは、Ｐ
Ｎ符号発生器６（図２）から出力されるＰＮ符号が印加
される。

【００２５】図５は、図１におけるアナログスイッチ１
０４1（１０４2〜１０４nも同一構成）の構成を示す図
である。この図において、Ｍ２０は、ｎ型ＭＯＳトラン
ジスタであり、ドレインが端子Ｔ１１1へ接続され、ソ
ースが端子Ｔ１３1へ接続され、ゲートが端子Ｔ１２1に
接続されている。Ｍ２１1は、ｐ型ＭＯＳトランジスタ
であり、ドレインが端子Ｔ１１1へ接続され、ソースが
端子Ｔ１４1へ接続され、ゲートが、上述した端子Ｔ１
２1へ接続されている。

【００２６】アナログスイッチの端子Ｔ１３1から端子
Ｔ１３nは、共通接続され、図１に示すＴ１３へ接続さ
れる。また、アナログスイッチの端子Ｔ１４1から端子
Ｔ１４nは、共通接続され、図１に示すＴ１４へ接続さ
れる。

【００２７】次に、図１の１０５は、電流加算器であ
り、端子Ｔ１５に流れ込む電流と、端子Ｔ１６に流れ込
む電流を反転手段１０６によって反転した電流とを加算
し、この加算結果を出力端子Ｔ１７へ出力する。言い換
えれば、端子Ｔ１５に流れ込む電流から端子Ｔ１６へ流
れ込む電流を減算し、その結果を出力端子Ｔ１７へ出力
する。

【００２８】図６は、図１における電流加算器１０５の
構成例を示す図である。この図において、Ｍ３０は、ソ
ース接地のｎ型ＭＯＳトランジスタであり、ドレインが
定電流源Ａ３０を介して電源Ｖｄｄへ接続されると共
に、端子Ｔ１６へ接続され、ゲートがドレインと接続さ
れ、ソースが接地されている。Ｍ３１は、ソース接地の
ｎ型ＭＯＳトランジスタであり、ドレインが定電流源Ａ
３１を介して電源Ｖｄｄへ接続されると共に、端子Ｔ１
５へ接続され、ゲートがＭＯＳトランジスタＭ３０のゲ
ートへ接続され、ソースが接地されている。

【００２９】Ｍ３２は、ソース接地のｎ型ＭＯＳトラン
ジスタであり、ドレインが定電流源Ａ３２を介して電源
Ｖｄｄと接続されると共に、端子Ｔ１５へ接続され、ゲ
ートがドレインへ接続され、ソースが接地されている。
Ｍ３３は、ソース接地のｎ型ＭＯＳトランジスタであ
り、ドレインが定電流源Ａ３３を介して電源Ｖｄｄへ接
続されると共に、端子Ｔ１７へ接続され、ゲートがｎ型
ＭＯＳトランジスタＭ３２のゲートへ接続され、ソース
が接地されている。ここで、定電流源Ａ３０〜Ａ３４の
電流値は同一である。また、上述したＭＯＳトランジス
タＭ３０、Ｍ３１、定電流源Ａ３０、Ａ３１によって構
成される回路、また、ＭＯＳトランジスタＭ３２、Ｍ３
３、定電流源Ａ３２、Ａ３３によって構成される回路は
各々カーレントミラー回路を構成している。

【００３０】基本構成としては、電流源Ａ３０とＡ３１
との電流値は等しく、ｎ型ＭＯＳトランジスタＭ３０と
Ｍ３１との「ゲート幅／ゲート長比」は等しくする。同
様に、電流源Ａ３２とＡ３３との電流値は等しく、ｎ型
ＭＯＳトランジスタＭ３２とＭ３３との「ゲート幅／ゲ
ート長比」は等しくする。このようにすると、以下に示
す動作が行われる。

【００３１】このような構成において、いま、端子Ｔ１
６から流れ込む電流をＩｍとすると、端子Ｔ１５からＭ
ＯＳトランジスタＭ３１へ流れ込む電流もＩｍとなる。
この結果、端子Ｔ１５から流れ込む全電流をＩｐとする
と、端子Ｔ１５からＭＯＳトランジスタＭ３２に流れ込
む電流はＩｐ−Ｉｍとなり、従って、出力端子Ｔ１７か
ら外部方向へ出力される電流Ｉｏｕｔが−（Ｉｐ−Ｉ
ｍ）となる。

【００３２】電流源Ａ３０とＡ３１との電流値、ｎ型ト
ランジスタＭ３０とＭ３１との「ゲート幅／ゲート長
比」、電流源Ａ３２とＡ３３の電流値、ｎ型トランジス
タＭ３２とＭ３３との「ゲート幅／ゲート長比」を等し
くしない場合、出力電流は、一般に”−（αＩｐ−βＩ
ｍ）”となる。ここで、α、βは、各電流源の電流値と
各ｎ型ＭＯＳトランジスタの「ゲート幅／ゲート長比」
とで決まる値である。

【００３３】次に、図１の１０７は、Ｉ／ＶＣ（Ｃｕｒ
ｒｅｎｔ／ＶｏｌｔａｇｅＣｏｎｖｅｒｔｅｒ）であ
り、端子Ｔ１８より入力される電流値を電圧値へ変換
し、端子Ｔ１９より出力する。図７は、このＩ／ＶＣ１
０７の構成例を示す図であり、この図においてＯＰ２は
オペアンプ、Ｒ２はオペアンプＯＰ２の（−）端子と出
力端との間に介挿された抵抗である。上述においては、
電流源として回路記号を用いて説明してきた。実際の回
路においては、図１４（ａ）および（ｂ）に示す構成の
ものを利用することができる。図１４（ａ）は、図４、
図６、図１１の電流源を含む回路部分を取り出したもの
である。この図において、Ｍ３０１は、ｎ型ＭＯＳトラ
ンジスタであり、ソースが接地され、ゲートとドレイン
とが接続され、さらにドレインが電流源Ａ３０１を介し
て電源Ｖｄｄに接続されている。図１４（ｂ）は、図１
４（ａ）に示す電流源Ａ３０１の具体的な回路を示す図
である。この図において、Ｍ３０２は、ｎ型ＭＯＳトラ
ンジスタであり、図１４（ａ）に示すＭ３０１と同一構
成とされている。Ｍ３０３は、ｐ型ＭＯＳトランジスタ
であり、ドレインがＭ３０２のドレインと接続され、ソ
ースがＶｄｄに接続されている。このような構成におい
て、Ｍ３０３のゲートに適当な電圧ＶＥＥが印加される
と、ｐ型ＭＯＳトランジスタＭ３０３は電流源として動
作する。電流源の電流Ｊは、ｐ型ＭＯＳ型トランジスタ
の「ゲート長」、「ゲート幅／ゲート長比」、およびゲ
ート電圧から決定される。回路が構成された後に、電流
源の電流Ｊの値を制御する場合には、ゲート電圧ＶＥＥ
を可変することにより、制御可能である。

【００３４】次に、図１、図２および図８を参照して上
記一実施形態の動作の説明を行う。図８は、スペクトル
拡散された送信波の復調処理を示す図である。まず、図
２のアンテナ１は、スペクトル拡散変調され、さらに搬
送波に乗せられた送信波を受信する。受信した図８
（イ）に示す送信波について、図９を用いて説明する。
図９は、スペクトル拡散変調の処理の流れ説明するため
の波形図である。

【００３５】図９に示すデータパケットは１２８チップ
で構成されている。まず、図９（イ）に示すベースバン
ドデータ’１’を送信する場合、図９（ロ）に示すＰＮ
符号と、ベースバンドデータ’１’との乗算を行う。こ
こで、ＰＮ符号とは、擬似雑音符号のことをいい、この
ＰＮ符号としては、ｍ系列符号、Ｇｏｌｄ符号、直交ｍ
系列符号、直交Ｇｏｌｄ符号、ウォルシュ関数から生成
される直交符号などが知られている。特に、直交符号の
場合、以下のような特性を持つ。自己相関関数は、位相
差が零のとき相関値が最大値となる。また、相互相関関
数は、位相差が零の時、相関値が零になる。このような
特徴を有しているため、直交符号は、ＣＤＭＡにおける
チャネル分割に適した符号であるといえる。本一実施形
態による相関器５では、スイッチマトリックス１０３に
加えられるＴ１２１からＴ１２ｎの信号によりいかなる
符号に対しても相関操作を行うことができる。そして、
この乗算処理で拡散変調された図９（ハ）の信号と、図
９（ホ）に示す搬送波とを乗算処理することで、図９
（ニ）に示すスペクトル拡散された送信波が得られる。

【００３６】また、たとえば、ベースバンドデータ’
０’を送信する場合は、拡散変調されたデータは、図９
（ハ）に示す波形に対して、逆位相の波形が得られる。
そして、この図９（ハ）と逆位相の波形と、図９（ホ）
に示す搬送波との乗算処理が行われ、データ’０’の送
信波が作成される。

【００３７】次に、図２のアンテナ１から入力された図
８（イ）に示す送信波は、混合器２において局部発信器
３が出力する周波数の信号と混合され、搬送波と前記信
号との差の周波数であるＩＦ（中間周波数）信号とな
る。そして、キャリア同期検波器４によりこのＩＦ信号
が検波され、図９（ロ）に示すＰＮ符号とベースバンド
データとに基づく信号に変換される。そして、このキャ
リア同期検波器４の出力信号は、相関器５により、ＰＮ
符号発生器６の発生するＰＮ符号と相関がとられる。こ
こで、ＰＮ符号発生器６が出力するＰＮ符号は勿論、上
述した送信時におけるＰＮ符号と同一である。

【００３８】次に、図１に示す相関器５の動作を詳細に
説明する。まず、キャリア同期検波器４から出力される
拡散変調されたデータ（図８（ロ）参照）は、端子Ｔ１
からＶ／ＩＣ１０１へ入力され、このＶ／ＩＣ１０１に
よって電流に変換され、ＣＤＦ／Ｆ１０２1へ順次出力
される。そして、このＶ／ＩＣ１０１から出力された電
流データは、クロックパルスＷ１およびＷ２に基づい
て、ＣＤＦ／Ｆ１０２1〜ＣＤＦ／Ｆ１０２nへ順次シフ
トされつつ読み込まれる。

【００３９】ここで、図４および図１０を用いて、ＣＤ
Ｆ／Ｆ１０２1〜１０２nの動作を詳細に説明する。図１
０は、ＣＤＦ／Ｆ１０２1の動作を示すタイミングチャ
ートであり、クロックパルスＷ２はクロックパルスＷ１
の位相を反転したクロックパルスである。一般的には、
クロックパルスＷ１とＷ２とは’１’の状態がオーバー
ラップしない状態となっていれば良い。

【００４０】まず、図１０に示す時刻ｔ1よりわずか前
の時点において、Ｖ／ＩＣ１０１からＣＤＦ／Ｆ１０２
1に流れ込む電流が、図１０（ハ）に示す電流Ｉｉｎで
あったとする。この電流Ｉｉｎは、端子Ｔ６1からＭＯ
ＳトランジスタＭ１のドレインへ入力され、ＭＯＳトラ
ンジスタＭ１に流れる電流値は、定電流源Ａ１〜Ａ５の
電流値を各々Ｊとすると、「Ｊ＋Ｉｉｎ」となる。そし
て、時刻ｔ1において、図１０（イ）に示すクロックパ
ルスＷ１が’１’となり、図１０（ロ）に示すクロック
パルスＷ２が’０’となると、スイッチＳＷ１（図４）
が閉じることにより、ＭＯＳトランジスタＭ１のゲート
と、ＭＯＳトランジスタＭ２のゲートとが短絡される。
また、スイッチＳＷ２が、オープンとなり、ＭＯＳトラ
ンジスタＭ３のゲートと、ＭＯＳトランジスタＭ４のゲ
ートとは、切り放された状態となる。

【００４１】そして、スイッチＳＷ１が’１’となる
と、ＭＯＳトランジスタＭ１とＭ２とが、カレントミラ
ー回路を構成し、ＭＯＳトランジスタＭ２には、ＭＯＳ
トランジスタＭ１と同じ電流「Ｊ＋Ｉｉｎ」が流れる。
これにより、ＭＯＳトランジスタＭ２のドレイン側から
ＭＯＳトランジスタＭ３のドレイン側へ流れる電流Ｉｓ
（図４参照）は、Ｉｓ＝−Ｉｉｎとなり（図１０（ニ）
参照）、ＭＯＳトランジスタＭ３の電流が「Ｊ−Ｉｉ
ｎ」となる。またこの時、ＭＯＳトランジスタＭ２のゲ
ート／ソース間の寄生容量Ｃ１が充電される。上述した
過程が、電流サンプリングの過程である。

【００４２】次に、時刻ｔ2において、クロックパルス
Ｗ１が’０’、クロックパルスＷ２が’１’となると、
スイッチＳＷ１が、オープンとなり、ＭＯＳトランジス
タＭ１のゲートと、ＭＯＳトランジスタＭ２のゲート
が、切り放された状態となる。この時、ＭＯＳトランジ
スタＭ２の電流は、寄生容量Ｃ１により保持され、した
がっって、電流Ｉｓの値も「−Ｉｉｎ」に保持される。
この過程が電流ホールドの過程である。

【００４３】一方、時刻ｔ2において、スイッチＳＷ２
が閉じると、ＭＯＳトランジスタＭ３のゲートとＭＯＳ
トランジスタＭ４およびＭ５のゲートとは短絡される。
これにより、ＭＯＳトランジスタＭ４およびＭ５に流れ
る電流はＭＯＳトランジスタＭ３の電流と同じ電流「Ｊ
−Ｉｉｎ」となる。この結果、電流Ｉｏｕｔ（図４）
は、図１０（ホ）に示すように、電流Ｉｉｎとなり、こ
の電流Ｉｏｕｔが端子Ｔ９1から出力される。端子Ｔ１
０1から出力される電流も同じである。またこの時、Ｍ
ＯＳトランジスタＭ４、Ｍ５のゲート／ソース間の寄生
容量Ｃ２が充電される。

【００４４】次に、時刻ｔ３において、クロックパルス
Ｗ１が’１’、クロックパルスＷ２が’０’となると、
次の電流データがサンプルホールド回路ＳＨ１に読み込
まれる。またこの時、スイッチＳＷ２が’０’となる
が、出力電流Ｉｏｕｔは寄生容量Ｃ２によって保持され
る。

【００４５】上述したサンプリングと保持との処理が逐
次行われ、これにより、端子Ｔ１へ入力されたＰＮ符号
の各チップ値に対応する電流値が、ＣＤＦ／Ｆ１０２1
〜１０２nに順次セットされる。

【００４６】次に、ＣＤＦ／Ｆ１０２1〜１０２nから各
々出力された電流は、スイッチ回路１０３によって電流
加算器１０５の端子Ｔ１５または端子Ｔ１６へ集められ
る。すなわち、電流加算が行われる。いま、例えば、Ｃ
ＤＦ／Ｆの数が１０であり、ＰＮ符号が’１１１１１１
００００’であったとすると、ＣＤＦ／Ｆ１０２1〜１
０２6の出力電流がスイッチ回路１０３を介して端子Ｔ
１５へ流れ込み、ＣＤＦ／Ｆ１０２7〜１０２10の出力
電流がスイッチ回路１０３を介して端子Ｔ１６へ流れ込
む。したがって、端子Ｔ１５へは、ＣＤＦ／Ｆ１０２1
〜１０２6の各出力電流の和の電流が流れ込み、端子Ｔ
１６へは、ＣＤＦ／Ｆ１０２7〜１０２10の各出力電流
の和の電流が流れ込む。

【００４７】そして、電流加算器１０５において、端子
Ｔ１５の電流と、端子Ｔ１６の電流を反転した電流とが
加算され、その結果が端子Ｔ１７から出力される。した
がって、上記の例によれば、ＣＤＦ／Ｆ１０２1〜１０
２10にＰＮ符号と同じ電流データ’１１１１１１０００
０’がセットされた時、電流加算器１０５の出力電流が
ピーク値となり（図８（ハ）参照）、したがって、Ｉ／
ＶＣ１０７からピーク電圧が出力される。

【００４８】すなわち、図１の相関器５は、ＰＮ符号発
生器６（図２）から出力されているＰＮ符号と同位相の
データがＣＤＦ／Ｆ１０２1〜１０２nにセットされた時
正のピーク値を出力し、逆位相のデータがセットされた
時負のピーク値を出力する。すなわち、ＰＮ拡散変調さ
れたベースバンドデータ’１’がＣＤＦ／Ｆ１０２1〜
１０２nによって受信された時正のピークを出力し、’
０’の時負のピークを出力する。そして、このピーク値
が復調器７（図２）において積分され、もとのベースバ
ンドデータに戻される。

【００４９】（２）上記実施形態の効果上述した実施形態による電流加算型相関器５は、従来の
Ｓｉプロセスを用いたＣＭＯＳ・ＬＳＩ・ディジタルマ
ッチドフィルタに比較し、回路の簡略化、高速化、低消
費電力化の点で顕著な効果を得ることができる。以下、
コンピュータシミュレーションに基づく両者の比較結果
を示す。

【００５０】ＣＭＯＳ・ＬＳＩ・ディジタル電流加算型マッチドフィルタ相関器（128チップ・7ビット）（128チップ・S/N40dB ） (1)トランジスタ数加算部 75,770 8^*1 遅延部 50,176 3,584^*2 合計 125,946 3,592 (2)最高動作周波数 100MHz 4.46GHz (3)消費電力 180mW(100MHz) 202mW(4.46GHz) ＊１加算部・・・電流加算器１０５＊２遅延部・・・ＣＤＦ／Ｆ１０２1〜１０２n及びスイッチ回路１０３

【００５１】ここで、ＣＭＯＳ・ＬＳＩディジタルマッ
チドフィルタについて、（１２８チップ・７ビット）と
は、ＰＮ符号の符号長が１２８チップであり、ＣＭＯＳ
ディジタルマッチドフィルタ前段のＡ／Ｄコンバータの
量子化ビット数が７ビットであることを意味する。サン
プリングは、ダブルサンプリングとしている。すなわ
ち、チップレートの２倍の周波数で、マッチドフィルタ
への入力信号をサンプリングしている。ＣＭＯＳ・ＬＳ
Ｉディジタルマッチドフィルタの最高動作周波数は１０
０ＭＨｚであった。

【００５２】これは、チップレートとして、５０Ｍｃｐ
ｓ（ｍｅｇａｃｈｉｐｐｅｒｓｅｃｏｎｄ）の受信
信号の相関操作をできることを意味する。ＣＭＯＳ・Ｌ
ＳＩディジタルマッチドフィルタの消費電力は、電源電
圧１．８Ｖ、１００ＭＨｚのクロックで動作させたとき
の消費電力である。消費電力は、動作クロック周波数に
比例して増加する。なお、ここで示した最高動作周波数
ならびに消費電力は、デザインルール０．２μｍのＣＭ
ＯＳプロセスを用いたときの回路の値である。

【００５３】ここで、電流加算型相関器について（１２
８チップ・Ｓ／Ｎ４０ｄＢ）とは、ＰＮ符号の符号長
が１２８チップであることを意味する。サンプリング
は、ダブルサンプリングとしている。すなわち、チップ
レートの２倍の周波数でマッチドフィルタへの入力信号
をサンプリングしている。電流加算型相関器の最高動作
周波数は、４．４６ＧＨｚであった。これは、回路のカ
ットオフ周波数であり、最高動作クロック周波数に相当
する。

【００５４】ダブルサンプリングであるので、最大動作
チップレートは、４．４６ＧＨｚの半分の２．２３Ｇｃ
ｐｓとなる。チップレートとして、５０Ｍｃｐｓ（ｍｅ
ｇａｃｈｉｐｐｅｒｓｅｃｏｎｄ）の受信信号の相
関操作ができることを意味する。電流加算型相関器の場
合、消費電力は、相関器の動作クロック周波数に依存し
ない一定値である。ここで、動作周波数ならびに消費電
力は、デザインルール０．２μｍのＣＭＯＳプロセスを
用い、動作電源電圧を１．０Ｖとしたときの値である。

【００５５】このように、上記実施形態による相関器
は、従来のＣＭＯＳ・ＬＳＩ・マッチドフィルタに比較
し、まず、トランジスタ数を大幅に減らすことができ
る。この結果、ＬＳＩ作成時において、ＬＳＩのチップ
面積を小さくすることができ、価格を安くすることがで
きる。また、従来のマッチドフィルタは、特に加算部に
多くのトランジスタが必要であり、このため、動作速度
が１００ＭＨｚまでしか得ることができず、ＲＦ，ＩＦ
帯のマッチングは不可能である。これに対し、上記実施
態様の相関器は、電流加算を用いているため、加算部の
回路が極めて簡単であり、この結果４．４６ＧＨｚとい
う速い動作速度を得ることができ、これにより、ＲＦ、
ＩＦ帯のマッチングをとることが可能となる。

【００５６】また、従来のマッチドフィルタは、動作周
波数が高くなるほど消費電力が大きくなる。このため、
仮に１ＧＨｚのクロック周波数で動作したとすると消費
電力が１．８Ｗにもなってしまう。これに対し、上記実
施形態の相関器は、電流加算を用いているため、周波数
によって消費電力が変わることがなく、４ＧＨｚ以上で
動作させても２００ｍＷの電力消費で済む利点がある。
さらに、上記実施形態による相関器は、ＬＳＩ化する場
合に、通常のスタンダードＬＳＩプロセスで作成するこ
とができる利点もある。

【００５７】スイッチドキャパシタンスを利用したアナ
ログマッチドフィルタでは、非常に厳密値をもつ容量を
ＬＳＩプロセスに導入しなければならないが、本電流加
算型マッチドフィルタでは、いわゆるＡＳＩＣベンダー
が通常供給しているスタンダードＳｉプロセスを利用し
て全ての回路を構成できる。

【００５８】（３）他の実施形態図１１は図１におけるＣＤＦ／Ｆ１０２1〜１０２nの他
の構成例を示す回路図である。この図において、Ｍ５０
は、ソース接地のｎ型ＭＯＳトランジスタであり、ドレ
インが定電流源Ａ５１を介し電源Ｖｄｄへ接続され、ゲ
ートがスイッチＳＷ１２を介してドレインへ接続されて
いる。ｎ型ＭＯＳトランジスタＭ５０のドレインは、ス
イッチＳＷ１１を介し端子Ｔ６1へ接続されている。

【００５９】Ｍ５１は、ソース接地のｎ型ＭＯＳトラン
ジスタであり、ドレインが定電流源Ａ５２を介して電源
Ｖｄｄへ接続され、ゲートがスイッチＳＷ２２を介して
ドレインへ接続されている。ｎ型ＭＯＳトランジスタＭ
５１のドレインは、スイッチＳＷ２１を介して、ｎ型Ｍ
ＯＳトランジスタＭ５０のドレインへ接続されると共
に、端子Ｔ９1へ接続されている。Ｍ５２は、ソース接
地のｎ型ＭＯＳトランジスタであり、ドレインが定電流
源Ａ５３を介して電源Ｖｄｄへ接続され、ゲートが、ｎ
型ＭＯＳトランジスタＭ５１のゲートへ接続されてい
る。ｎ型ＭＯＳトランジスタのドレインは、端子Ｔ１０
1へ接続されている。

【００６０】次に、図１１に示すＣＤＦ／Ｆの動作を、
図１３を参照して説明する。なお、定電流源Ａ５１〜Ａ
５３の電流をＪとする。まず、時刻ｔ１において、図１
３（イ）に示すクロックパルスＷ１が’１’となり、図
１３（ロ）に示すクロックパルスＷ２が’０’となる
と、スイッチＳＷ１１とスイッチＳＷ１２とがクローズ
となり、端子Ｔ６1から入力される図１３（ハ）に示
す、電流Ｉｉｎがｎ型ＭＯＳトランジスタＭ５０のドレ
インへ供給される。そして、ｎ型ＭＯＳトランジスタＭ
５０に流れる電流は、定電流源Ａ５１の供給する電流
と、電流Ｉｉｎとの合計電流「Ｊ＋Ｉｉｎ」となる。

【００６１】次に、時刻ｔ２において、クロックパルス
Ｗ１が’０’となり、クロックパルスＷ２が’１’とな
ると、スイッチＳＷ１１、ＳＷ１２がオープン、スイッ
チＳＷ２１、ＳＷ２２クローズとなる。この時、ｎ型Ｍ
ＯＳトランジスタＭ５０のゲート／ソース間寄生容量に
よって、トランジスタＭ５０の電流は「Ｊ＋Ｉｉｎ」に
保持されている。従って、Ｉｓは、「−Ｉｉｎ」とな
る。この結果、ＭＯＳトランジスタＭ５１の電流は、
「Ｊ−Ｉｉｎ」となる。ＭＯＳトランジスタＭ５２の電
流も同様に、「Ｊ−Ｉｉｎ」となる。

【００６２】次に、時刻ｔ3において、クロックパルス
Ｗ１が’１’Ｗ２が’０’となると、再びスイッチＳＷ
１１、ＳＷ１２がクローズ、スイッチＳＷ２１、ＳＷ２
２がオープンとなる。この時、ＭＯＳトランジスタＭ５
１およびＭ５２の電流「Ｊ−Ｉｉｎ」は、そのゲート／
ソース間の寄生容量によって保持され、この結果、定電
流源Ａ５２から端子Ｔ９1へ電流Ｉｏｕｔとして電流Ｉ
ｉｎが流れる。またこの時、ＭＯＳトランジスタＭ５２
のドレインから端子Ｔ１０1へも同様に電流Ｉｉｎが流
れる。上述した図１１の回路によれば、前述した図４の
回路に比較し定電流源の数を減らすことができる。

【００６３】図１２は本発明の他の実施形態による符号
分割多重通信装置（受信側）の構成を示すブロック図で
ある。この図において、２０１は、アンテナであり、図
に示されていない送信器からの送信波を受信する。２０
２は、混合器であり、受信した送信波と、局部発振器３
の発振する信号波とを混合し、ＩＦ信号を出力する。２
０４は、図１に示す相関器５と同様に構成された相関器
であり、プログラマブルなＰＮ符号発生器２０５の発生
するＰＮ符号と、ＩＦ信号との相関をとり、相関信号を
出力する。２０６は、復調器であり、入力された相関信
号を基にベースバンド信号を再生する。なお、図２に示
す相関器５をＭ個並列に設け、端子Ｔ１の前に量子化ビ
ット数がＭビットのＡ／Ｄコンバータを接続し、端子Ｔ
１９の後ろにＭビットＤ／Ａコンバータを接続すること
で、ディジタル相関器として構成することも可能であ
る。

【００６４】図１２に示すようにＩＦ（Ｉｎｔｅｒｍｅ
ｄｉａｔｅＦｒｅｑｕｅｎｃｙ）帯で利用するとき
は、以下のように設計をする。問題は、ＣＤＦ／Ｆの数
と動作クロック周波数である。ＩＦ周波数をｆIF、チッ
プ長をＮ、チップレートをＣchip、サンプリング係数を
Ｍsとすると、［ＣＤＦ／Ｆの数］＝（Ｎ × ｆIF × Ｍs ）
÷ Ｃchip で与えられる。ここで、サンプリング係数Ｍsは、ダブ
ルサンプリングの時は２となる。ＩＦ周波数（ｆIF）を
２００ＭＨｚ、チップ長（Ｎ）を１２８、チップレート
（Ｃchip）を５０Ｍｃｐｓとして、ダブルサンプリング
（Ｍs＝２）とすると、ＣＤＦ／Ｆの数は、（１２８×２００［ＭＨｚ］×２）÷５０［Ｍｃｐｓ］
＝１０２４となる。

【００６５】この場合、サンプリング周波数は、ダブル
サンプリングなので、２００ＭＨｚの２倍の４００ＭＨ
ｚでサンプリングする必要がある。本発明による電流加
算型相関器の最高動作クロック周波数は、各ＣＤＦ／Ｆ
の動作速度で律速される。加算回路は、ＣＤＦ／Ｆの段
数が増加しても、動作周波数に影響を与えない。従っ
て、上記のようにＣＤＦ／Ｆの数が１０２４と増加して
も、４．４６ＧＨｚまでの高速動作が可能である。従っ
て、４００ＭＨｚでのサンプリングは十分可能である。
一方、従来のＣＭＯＳ・ＬＳＩディジタルマッチドフィ
ルタでは、たとえ０．２μｍプロセスを利用しても、加
算回路で速度が律速し、１００ＭＨｚ程度でしかサンプ
リングできない。

【００６６】

【発明の効果】以上説明したように、本発明によれば次
の効果を得ることができる。 (1)長い拡散符号に対応することができる。 (2)拡散符号の変更を容易に行うことができ、プログラ
マビリティが優れている。 (3)動作速度が速く、ＲＦ，ＩＦ帯においても動作させ
ることができる。 (4)消費電力が少なく、携帯用端末として好適である。 (5)ＬＳＩ化する場合に特別のプロセスを必要とせず、
スタンダードＳｉプロセスによってＬＳＩを製造するこ
とができる。

【図面の簡単な説明】

【図１】本発明の一実施形態による符号分割多重通信
装置における相関器の構成を示すブロック図である。

【図２】本発明の一実施形態による符号分割多重通信
装置の構成を示すブロック図である。

【図３】図１におけるＶ／ＩＣ１０１の構成を示す回
路図である。

【図４】図１におけるＣＤＦ／Ｆ１０２1の構成を示
す回路図である。

【図５】図１におけるアナログスイッチ１０４1の構
成を示す回路図である。

【図６】図１における電流加算器１０５の構成を示す
回路図である。

【図７】図１におけるＶ／ＩＣ１０７の構成を示す回
路図である。

【図８】本発明の一実施形態による符号分割多重通信
装置の動作を示すタイミングチャートである。

【図９】スペクトル拡散通信の送信波を示すタイミン
グチャートである。

【図１０】ＣＤＦ／Ｆの動作を示すタイミングチャー
トである。

【図１１】図１におけるＣＤＦ／Ｆの他の構成を示す
回路図である。

【図１２】本発明の第２の実施形態による符号分割多
重通信装置の構成を示すブロック図である。

【図１３】図１１に示すＣＤＦ／Ｆの動作を示すタイ
ミングチャートである。

【図１４】本実施形態における電流源の具体的構成を
示す図である。

【符号の説明】

１、２０１アンテナ２、２０２混合器３、２０３局部発信器４キャリア同期検波器５、２０４相関器６、２０５ＰＮ符号発生器７、２０６復調器８、２０７端子１０１Ｖ／ＩＣ１０２1〜１０２n ＣＤＦ／Ｆ１０３スイッチ回路１０５電流加算器１０７Ｉ／ＶＣＭ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ１０ｎ型ＭＯＳト
ランジスタＭ２０、Ｍ３０、Ｍ３１、Ｍ３２、Ｍ３３ｎ型ＭＯＳ
トランジスタＭ２１ｐ型ＭＯＳトランジスタＭ５０、Ｍ５１、Ｍ５２ｎ型ＭＯＳトランジスタ

フロントページの続き (56)参考文献特開平９−107271（ＪＰ，Ａ) 特開平９−162780（ＪＰ，Ａ) 特開昭58−133065（ＪＰ，Ａ) 特開平６−97775（ＪＰ，Ａ) 藤田康仁、益一哉、坪内和夫，次世代Ｓｉプロセスを用いたＤｉｇｉｔａｌＭａｔｃｈｅｄＦｉｌｔｅｒの検討, 電子情報通信学会技術研究報告，日本, 社団法人電子情報通信学会，1997年３月 18日，Ｖｏｌ．96 Ｎｏ．590，ｐ．19 −24 ＪｏｈｎＢ．Ｈｕｇｈｅｓ，ＫｅｎｎｅｔｈＷ．Ｍｏｕｌｄｉｎｇ，ＪｕｄｉｔｈＲｉｃｈａｒｄｓｏｎ，ＪｏｈｎＢｅｎｎｅｔｔ，Ａｕｔｏｍａｔｅｄｄｅｓｉｇｎｏｆｓｗｉｔｃｈｅｄ−ｃｕｒｒｅｎｔｆｉｌｔｅｒｓ，ＩＥＥＥＪＯＵＮＡＬＯＦＳＯＬＩＤ−ＳＴＡＴＥＣＩＲＣＵＩＴＳ，1996年７月，ＶＯＬ．31 ＮＯ. ７，ｐ．898−907 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04B 1/69 - 1/713 H04J 13/00 - 13/06

Claims

(57)【特許請求の範囲】

【請求項１】電波を受信して電気信号に変換する受信手
段と、前記電気信号を電流信号に変換する電圧・電流変換手段
と、クロックパルスのタイミングで前記電流信号を読み込ん
で一時保持するとともに、この保持した電流信号を前記
クロックパルスのタイミングで順次次段に伝達すること
で前記読み込んだ電流信号の出力を遅延させる複数の電
流遅延手段と、前記複数の電流遅延手段の各出力電流を拡散符号に従っ
て加減算する加減算手段と、前記加減算手段の出力に基づいて送信信号を再生する再
生手段と、を具備してなる符号分割多重通信装置。
【請求項２】前記受信手段は、前記電波を受信し、該
受信した信号を中間周波数の信号に変換することを特徴
とする請求項１に記載の符号分割多重通信装置。
【請求項３】前記受信手段は、前記電波を受信し、該
受信した電波をベースバンド信号に変換することを特徴
とする請求項１に記載の符号分割多重通信装置。
【請求項４】前記電流遅延手段は、前記拡散符号のチ
ップ数の２倍の数の電流フリップフロップから構成され
ていることを特徴とする請求項１〜３のいずれかに記載
の符号分割多重通信装置。
【請求項５】前記電流フリップフロップは、入力電流
を第１のクロックパルスの立ち上がりでサンプルし、前
記第１のクロックパルスの立ち下がりでホールドする第
１のサンプル／ホールド回路と、入力電流を第２のクロ
ックパルスの立ち上がりでサンプルし、前記第２のクロ
ックパルスの立ち下がりでホールドする第２のサンプル
／ホールド回路とをシリアル接続して構成されることを
特徴とする請求項４に記載の符号分割多重通信装置。
【請求項６】前記加減算手段は、前記拡散符号を出力
する拡散符号出力手段と、前記拡散符号出力手段の出力
に基づいて、前記電流遅延手段の各出力を各々第１また
は第２の電流経路へ接続して電流加算を行うスイッチ手
段と、前記第１の電流経路の電流から前記第２の電流経
路の電流を減算する減算手段とからなる請求項１〜３の
いずれかに記載の符号分割多重通信装置。
【請求項７】前記減算手段は、第１、第２のカーレン
トミラー回路をシリアル接続し、前記第１のカーレント
ミラー回路の入力端へ前記第２の電流経路の電流を供給
し、前記第１のカーレントミラー回路の出力端および前
記第２のカーレントミラー回路の入力端へ前記第１の電
流経路の電流を供給し、前記第２のカーレントミラー回
路の出力端から出力を得ることを特徴とする請求項６に
記載の符号分割多重通信装置。
【請求項８】前記再生手段は、前記加減算手段の出力
を電圧信号に変換する電流・電圧変換器と、前記電流・
電圧変換器の出力を積分して送信信号を再生する復調器
とからなる請求項１〜３のいずれかに記載の符号分割多
重通信装置。