JP2000013188A - マッチドフィルタ回路 - Google Patents
マッチドフィルタ回路Info
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- JP2000013188A JP2000013188A JP19250198A JP19250198A JP2000013188A JP 2000013188 A JP2000013188 A JP 2000013188A JP 19250198 A JP19250198 A JP 19250198A JP 19250198 A JP19250198 A JP 19250198A JP 2000013188 A JP2000013188 A JP 2000013188A
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Abstract
(57)【要約】 （修正有）
【目的】 マッチドフィルタ回路の低消費電力化。
【構成】 アナログ加算を電流加算回路によって行な
い、低電圧化に適応させる。
い、低電圧化に適応させる。
Description
【０００１】
【発明の属する技術分野】本発明はマッチドフィルタ回
路に係り、周波数拡散通信に好適なマッチドフィルタ回
路に関する。
路に係り、周波数拡散通信に好適なマッチドフィルタ回
路に関する。
【０００２】
【従来の技術】周波数拡散通信においては所定の拡散符
号によってデータを拡散し、これを逆拡散して復調する
ため、高速相関演算を要する。一般に、この相関演算に
はＳＡＷフィルタ、スライディング相関器あるいはマッ
チドフィルタが使用されるが、初期同期捕捉の高速性に
おいてマッチドフィルタが優れている。しかしマッチド
フィルタは回路規模が大であり、電力消費が大であるた
め、携帯端末にへの適用が困難であった。
号によってデータを拡散し、これを逆拡散して復調する
ため、高速相関演算を要する。一般に、この相関演算に
はＳＡＷフィルタ、スライディング相関器あるいはマッ
チドフィルタが使用されるが、初期同期捕捉の高速性に
おいてマッチドフィルタが優れている。しかしマッチド
フィルタは回路規模が大であり、電力消費が大であるた
め、携帯端末にへの適用が困難であった。
【０００３】
【発明が解決しようとする課題】本発明はこのような従
来の問題点を解消すべく創案されたもので、消費電力を
抑止可能なマッチドフィルタ回路を提供することを目的
とする。
来の問題点を解消すべく創案されたもので、消費電力を
抑止可能なマッチドフィルタ回路を提供することを目的
とする。
【０００４】
【課題を解決するための手段】本発明に係るマッチドフ
ィルタ回路は、入力信号をアナログ電圧信号とし、これ
をＡ／Ｄ変換器によってデジタル電圧信号に変換し、こ
のデジタル電圧信号をレジスタによって順次保持し、こ
れらレジスタに対応した複数の１ビットの係数をシフト
レジスタに保持し、前記デジタル電圧信号と係数との排
他的論理和を排他的論理和回路によって算出し、これら
排他的論理和回路の出力の総和を電流変換回路によって
アナログ電流信号に変換するものである。
ィルタ回路は、入力信号をアナログ電圧信号とし、これ
をＡ／Ｄ変換器によってデジタル電圧信号に変換し、こ
のデジタル電圧信号をレジスタによって順次保持し、こ
れらレジスタに対応した複数の１ビットの係数をシフト
レジスタに保持し、前記デジタル電圧信号と係数との排
他的論理和を排他的論理和回路によって算出し、これら
排他的論理和回路の出力の総和を電流変換回路によって
アナログ電流信号に変換するものである。
【０００５】
【発明の実施の態様】次に本発明に係るマッチドフィル
タ回路の第１実施例を図面に基づいて説明する。
タ回路の第１実施例を図面に基づいて説明する。
【０００６】
【実施例】図１において、マッチドフィルタは受信信号
がアナログ電圧信号Ａｉｎの形で入力され、Ａ／Ｄ変換
器（Ａ／Ｄで示す。）においてデジタル電圧信号に変換
する。このデジタル電圧信号は２つのレジスタ系列Ｒ１
１〜Ｒ１ｎ、Ｒ２１〜Ｒ２ｎに並列入力されており、第
１系列Ｒ１１〜Ｒ１ｎはクロックＣＬＫ０によって択一
的に信号を取り込み、第２系列Ｒ２１〜Ｒ２ｎはクロッ
クＣＬＫ１によって択一的に信号を取り込む。クロック
ＣＬＫ０、ＣＬＫ１は相互に１／２周期シフトした同一
周波数のクロックであり、いわゆるダブルサンプリング
を行う。第１、第２系列の対応したレジスタ、Ｒ１１と
Ｒ２１、Ｒ１２とＲ２２、．．．、Ｒ１ｎｔｏＲ２ｎの
出力はセレクタＳＥＬ１〜ＳＥＬｎに入力され、これら
セレクタはいずれか一方の系列のレジスタの出力を択一
的に出力する。
がアナログ電圧信号Ａｉｎの形で入力され、Ａ／Ｄ変換
器（Ａ／Ｄで示す。）においてデジタル電圧信号に変換
する。このデジタル電圧信号は２つのレジスタ系列Ｒ１
１〜Ｒ１ｎ、Ｒ２１〜Ｒ２ｎに並列入力されており、第
１系列Ｒ１１〜Ｒ１ｎはクロックＣＬＫ０によって択一
的に信号を取り込み、第２系列Ｒ２１〜Ｒ２ｎはクロッ
クＣＬＫ１によって択一的に信号を取り込む。クロック
ＣＬＫ０、ＣＬＫ１は相互に１／２周期シフトした同一
周波数のクロックであり、いわゆるダブルサンプリング
を行う。第１、第２系列の対応したレジスタ、Ｒ１１と
Ｒ２１、Ｒ１２とＲ２２、．．．、Ｒ１ｎｔｏＲ２ｎの
出力はセレクタＳＥＬ１〜ＳＥＬｎに入力され、これら
セレクタはいずれか一方の系列のレジスタの出力を択一
的に出力する。
【０００７】セレクタＳＥＬ１〜ＳＥＬｎの出力は排他
的論理和回路ＸＯＲ１〜ＸＯＲｎにそれぞれ入力され、
これら排他的論理和回路には１ビットの拡散符号（全体
の拡散符号系列をＰＮで示す。）が入力されている。拡
散符号が「１」のときにはセレクタ出力はそのまま排他
的論理和回路から出力され、「０」のときにはそのビッ
ト反転が出力される。拡散符号系列はシフトレジスタＳ
ＲＥＧに格納されており、その最終段は初段に帰還され
ている。シフトレジスタにはクロックＣＬＫ０またはＣ
ＬＫ１と同一のクロックＣＬＫＳが入力され、レジスタ
へのデータ取り込みに同期して拡散符号系列が循環シフ
トする。ＣＬＫ０、ＣＬＫ１はＲ１１〜Ｒ１ｎ、Ｒ２１
〜Ｒ２ｎに循環的にデータを取り込み、取り込まれたデ
ータと拡散符号系列は相互に対応するようになってい
る。シフトレジスタに新たな拡散符号を取り込む際に
は、その初段のデータ入力端子Ｄｉｎにデータを供給し
つつＣＬＫＳを入力する。
的論理和回路ＸＯＲ１〜ＸＯＲｎにそれぞれ入力され、
これら排他的論理和回路には１ビットの拡散符号（全体
の拡散符号系列をＰＮで示す。）が入力されている。拡
散符号が「１」のときにはセレクタ出力はそのまま排他
的論理和回路から出力され、「０」のときにはそのビッ
ト反転が出力される。拡散符号系列はシフトレジスタＳ
ＲＥＧに格納されており、その最終段は初段に帰還され
ている。シフトレジスタにはクロックＣＬＫ０またはＣ
ＬＫ１と同一のクロックＣＬＫＳが入力され、レジスタ
へのデータ取り込みに同期して拡散符号系列が循環シフ
トする。ＣＬＫ０、ＣＬＫ１はＲ１１〜Ｒ１ｎ、Ｒ２１
〜Ｒ２ｎに循環的にデータを取り込み、取り込まれたデ
ータと拡散符号系列は相互に対応するようになってい
る。シフトレジスタに新たな拡散符号を取り込む際に
は、その初段のデータ入力端子Ｄｉｎにデータを供給し
つつＣＬＫＳを入力する。
【０００８】図２はアナログ加算回路ＡＤＤの第１の形
態を示す。アナログ加算回路ＡＤＤは排他的論理和回路
ＸＯＲ１〜ＸＯＲｎに対応して設けられたＤ／Ａ変換器
Ｄ／Ａ１〜Ｄ／Ａｎを有し、各ビットの電圧信号を電流
信号に変換する。各排他的論理和回路の出力ビット数を
ｋビットとすると、各ビットの電流信号はアナログ・ビ
ット加算器ＡＡＤＤ０〜ＡＡＤＤｋにおいて、それぞれ
ビット毎に加算される。加算器ＡＡＤＤ０〜ＡＡＤＤｋ
の出力は重み付加算器ＷＡＤＤに入力され、各ビットの
重みによる重み付けをしつつ加算される。なお加算器Ａ
ＡＤＤ０〜ＡＡＤＤｋ、ＷＡＤＤとして電圧加算タイプ
のものも使用可能であり、このときＤ／Ａ変換器はレベ
ル調整回路として使用し得る。
態を示す。アナログ加算回路ＡＤＤは排他的論理和回路
ＸＯＲ１〜ＸＯＲｎに対応して設けられたＤ／Ａ変換器
Ｄ／Ａ１〜Ｄ／Ａｎを有し、各ビットの電圧信号を電流
信号に変換する。各排他的論理和回路の出力ビット数を
ｋビットとすると、各ビットの電流信号はアナログ・ビ
ット加算器ＡＡＤＤ０〜ＡＡＤＤｋにおいて、それぞれ
ビット毎に加算される。加算器ＡＡＤＤ０〜ＡＡＤＤｋ
の出力は重み付加算器ＷＡＤＤに入力され、各ビットの
重みによる重み付けをしつつ加算される。なお加算器Ａ
ＡＤＤ０〜ＡＡＤＤｋ、ＷＡＤＤとして電圧加算タイプ
のものも使用可能であり、このときＤ／Ａ変換器はレベ
ル調整回路として使用し得る。
【０００９】図３は電流タイプのアナログ加算回路ＡＤ
Ｄを示し、ここでは排他的論理和回路の出力を４ビット
としている。また排他的論理和回路ＸＯＲ１〜ＸＯＲｎ
の４ビット出力をｂ１０〜ｂ１３、ｂ２０〜ｂ２
３、．．．、ｂｎ０〜ｂｎ３とすると、これらビットは
ｎＭＯＳトランジスタよりなるスイッチＴ１１〜Ｔ１
４、Ｔ２１〜Ｔ２４、．．．、Ｔｎ１〜Ｔｎ４のゲート
に入力され出力がハイレベルのときにこれらスイッチは
閉成される。各スイッチのドレインには定電流源Ｉ１１
〜Ｉ１４、Ｉ２１〜Ｉ２４、．．．、Ｉｎ１〜Ｉｎ４が
接続されており、これら定電流源はスイッチに接続され
たビットの重みに対応した電流値の電流を供給し、スイ
ッチが閉成されたときにはこれら電流がスイッチのソー
スに供給される。各スイッチのソースは共通の出力端子
に接続され、各スイッチを流れる電流の総和がＡｏｕｔ
として出力される。従ってＡｏｕｔはＸＯＲ１〜ＸＯＲ
ｎの出力の総和のアナログ値となる。
Ｄを示し、ここでは排他的論理和回路の出力を４ビット
としている。また排他的論理和回路ＸＯＲ１〜ＸＯＲｎ
の４ビット出力をｂ１０〜ｂ１３、ｂ２０〜ｂ２
３、．．．、ｂｎ０〜ｂｎ３とすると、これらビットは
ｎＭＯＳトランジスタよりなるスイッチＴ１１〜Ｔ１
４、Ｔ２１〜Ｔ２４、．．．、Ｔｎ１〜Ｔｎ４のゲート
に入力され出力がハイレベルのときにこれらスイッチは
閉成される。各スイッチのドレインには定電流源Ｉ１１
〜Ｉ１４、Ｉ２１〜Ｉ２４、．．．、Ｉｎ１〜Ｉｎ４が
接続されており、これら定電流源はスイッチに接続され
たビットの重みに対応した電流値の電流を供給し、スイ
ッチが閉成されたときにはこれら電流がスイッチのソー
スに供給される。各スイッチのソースは共通の出力端子
に接続され、各スイッチを流れる電流の総和がＡｏｕｔ
として出力される。従ってＡｏｕｔはＸＯＲ１〜ＸＯＲ
ｎの出力の総和のアナログ値となる。
【００１０】図４は他の電流タイプのアナログ加算回路
ＡＤＤを示し、排他的論理和回路の出力は図３と同様で
ある。排他的論理和回路ＸＯＲ１〜ＸＯＲｎの４ビット
出力ｂ１０〜ｂ１３、ｂ２０〜ｂ２３、．．．、ｂｎ０
〜ｂｎ３はｎＭＯＳトランジスタよりなるスイッチＴ１
１１〜Ｔ１４１、．．．、Ｔｎ１１〜Ｔｎ４１のゲート
に入力され、出力がハイレベルのときにこれらスイッチ
は閉成される。さらに出力ｂ１０〜ｂ１３、ｂ２０〜ｂ
２３、．．．、ｂｎ０〜ｂｎ３はインバータＩＶ１１〜
ＩＶ１４、．．．、ＩＶｎ１〜ＩＶｎ４を介してｎＭＯ
ＳトランジスタよりなるスイッチＴ１１２〜Ｔ１４
２、．．．、Ｔｎ１２〜Ｔｎ４２のゲートに入力され、
出力がローレベルのときにこれらスイッチは閉成され
る。スイッチＴ１１１とＴ１１２、Ｔ１２１とＴ１２
２、Ｔ１３１とＴ１３２、Ｔ１４１とＴ１４
２、．．．、Ｔｎ１１とＴｎ１２、Ｔｎ２１とＴｎ２
２、Ｔｎ３１とＴｎ３２、Ｔｎ４１とＴｎ４２の各組の
ドレインにはビット重みに対応した電流を供給する定電
流源Ｉ１１〜Ｉ１４、Ｉ２１〜Ｉ２４、．．．、Ｉｎ１
〜Ｉｎ４が接続されている。スイッチＴ１１１〜Ｔ１４
１、．．．、Ｔｎ１１〜Ｔｎ４１の出力は統合されて図
３のアナログ和と同様のアナログ和Ｉｏｕｔｐを生成す
る。スイッチＴ１１２〜Ｔ１４２、．．．、Ｔｎ１２〜
Ｔｎ４２出力は統合されて各ビットを反転させたデジタ
ルデータのアナログ和Ｉｏｕｔｍを生成する。これらア
ナログ和Ｉｏｕｔｐ、Ｉｏｕｔｍは減算回路ＳＵＢに入
力され（Ｉｏｕｔｐ−Ｉｏｕｔｍ）が算出される。この
減算により、Ｉｏｕｔｐ、Ｉｏｕｔｍに含まれるオフセ
ットは解消され、また減算結果の上限近傍、下限近傍は
マッチドフィルタの相関ピークとなる。
ＡＤＤを示し、排他的論理和回路の出力は図３と同様で
ある。排他的論理和回路ＸＯＲ１〜ＸＯＲｎの４ビット
出力ｂ１０〜ｂ１３、ｂ２０〜ｂ２３、．．．、ｂｎ０
〜ｂｎ３はｎＭＯＳトランジスタよりなるスイッチＴ１
１１〜Ｔ１４１、．．．、Ｔｎ１１〜Ｔｎ４１のゲート
に入力され、出力がハイレベルのときにこれらスイッチ
は閉成される。さらに出力ｂ１０〜ｂ１３、ｂ２０〜ｂ
２３、．．．、ｂｎ０〜ｂｎ３はインバータＩＶ１１〜
ＩＶ１４、．．．、ＩＶｎ１〜ＩＶｎ４を介してｎＭＯ
ＳトランジスタよりなるスイッチＴ１１２〜Ｔ１４
２、．．．、Ｔｎ１２〜Ｔｎ４２のゲートに入力され、
出力がローレベルのときにこれらスイッチは閉成され
る。スイッチＴ１１１とＴ１１２、Ｔ１２１とＴ１２
２、Ｔ１３１とＴ１３２、Ｔ１４１とＴ１４
２、．．．、Ｔｎ１１とＴｎ１２、Ｔｎ２１とＴｎ２
２、Ｔｎ３１とＴｎ３２、Ｔｎ４１とＴｎ４２の各組の
ドレインにはビット重みに対応した電流を供給する定電
流源Ｉ１１〜Ｉ１４、Ｉ２１〜Ｉ２４、．．．、Ｉｎ１
〜Ｉｎ４が接続されている。スイッチＴ１１１〜Ｔ１４
１、．．．、Ｔｎ１１〜Ｔｎ４１の出力は統合されて図
３のアナログ和と同様のアナログ和Ｉｏｕｔｐを生成す
る。スイッチＴ１１２〜Ｔ１４２、．．．、Ｔｎ１２〜
Ｔｎ４２出力は統合されて各ビットを反転させたデジタ
ルデータのアナログ和Ｉｏｕｔｍを生成する。これらア
ナログ和Ｉｏｕｔｐ、Ｉｏｕｔｍは減算回路ＳＵＢに入
力され（Ｉｏｕｔｐ−Ｉｏｕｔｍ）が算出される。この
減算により、Ｉｏｕｔｐ、Ｉｏｕｔｍに含まれるオフセ
ットは解消され、また減算結果の上限近傍、下限近傍は
マッチドフィルタの相関ピークとなる。
【００１１】図５は他の電流タイプのアナログ加算回路
ＡＤＤを示し、図３と同一もしくは相当部分には同一符
号を付して示す。図３と同様に、出力ｂ１０〜ｂ１３、
ｂ２０〜ｂ２３、．．．、ｂｎ０〜ｂｎ３はスイッチＴ
１１〜Ｔ１４、Ｔ２１〜Ｔ２４、．．．、Ｔｎ１〜Ｔｎ
４に入力され、これらスイッチのドレインには定電流源
Ｉ１１〜Ｉ１４、Ｉ２１〜Ｉ２４、．．．、Ｉｎ１〜Ｉ
ｎ４が接続されている。各スイッチのソースは、入力ビ
ットごとにまとめられ、アナログ・ビット加算器ＡＤＤ
０〜ＡＤＤ３に入力されている。これら加算器ＡＤＤ０
〜ＡＤＤ３は排他的論理和出力の最下位ビットから最上
位ビットにそれぞれ対応している。アナログ・ビット加
算器ＡＤＤ０〜ＡＤＤ３は入力の総和を算出するととも
にビット重みに応じた重み付けを行う。このようにビッ
ト重みの重み付けをビット加算後に行うこととすればス
イッチに接続する定電流源は全て一定電流とすることが
でき、回路構成を単純化し得る。
ＡＤＤを示し、図３と同一もしくは相当部分には同一符
号を付して示す。図３と同様に、出力ｂ１０〜ｂ１３、
ｂ２０〜ｂ２３、．．．、ｂｎ０〜ｂｎ３はスイッチＴ
１１〜Ｔ１４、Ｔ２１〜Ｔ２４、．．．、Ｔｎ１〜Ｔｎ
４に入力され、これらスイッチのドレインには定電流源
Ｉ１１〜Ｉ１４、Ｉ２１〜Ｉ２４、．．．、Ｉｎ１〜Ｉ
ｎ４が接続されている。各スイッチのソースは、入力ビ
ットごとにまとめられ、アナログ・ビット加算器ＡＤＤ
０〜ＡＤＤ３に入力されている。これら加算器ＡＤＤ０
〜ＡＤＤ３は排他的論理和出力の最下位ビットから最上
位ビットにそれぞれ対応している。アナログ・ビット加
算器ＡＤＤ０〜ＡＤＤ３は入力の総和を算出するととも
にビット重みに応じた重み付けを行う。このようにビッ
ト重みの重み付けをビット加算後に行うこととすればス
イッチに接続する定電流源は全て一定電流とすることが
でき、回路構成を単純化し得る。
【００１２】図６は図５のアナログ・ビット加算回路Ａ
ＤＤ０を示す。加算器ＡＤＤ０は電流増幅器よりなり、
各排他的論理和回路ＸＯＲ１〜ＸＯＲｎの最下位ビット
Ｉ１１〜Ｉｎ１が統合されつつソースに入力されたスイ
ッチＴＴ４１を有する。ＴＴ４１のゲートには同一極性
のスイッチＴＴ４２がそのゲートにおいて接続され、前
記Ｉ１１〜Ｉｎ１の総和はＴＴ４２のゲートにも直接入
力されている。ＴＴ４１のソースには定電流源ＩＩ４１
が接続され、ＴＴ４２のソースには定電流源ＩＩ４２が
接続されている。Ｉ１１〜Ｉ１ｎの総和はＴＴ４１、Ｔ
Ｔ４２のゲートに保持され、これによって入力の総和に
対して（ＩＩ４２／ＩＩ４１）の電流値の比を乗じた電
流がＴＴ４２のソースに生じる。ＡＤＤ０ではその比率
は「１」であるが、ＡＤＤ１〜ＡＤＤ３ではその
「２」、「４」、「８」をされて、ビット重みに応じた
重み付けが為される。
ＤＤ０を示す。加算器ＡＤＤ０は電流増幅器よりなり、
各排他的論理和回路ＸＯＲ１〜ＸＯＲｎの最下位ビット
Ｉ１１〜Ｉｎ１が統合されつつソースに入力されたスイ
ッチＴＴ４１を有する。ＴＴ４１のゲートには同一極性
のスイッチＴＴ４２がそのゲートにおいて接続され、前
記Ｉ１１〜Ｉｎ１の総和はＴＴ４２のゲートにも直接入
力されている。ＴＴ４１のソースには定電流源ＩＩ４１
が接続され、ＴＴ４２のソースには定電流源ＩＩ４２が
接続されている。Ｉ１１〜Ｉ１ｎの総和はＴＴ４１、Ｔ
Ｔ４２のゲートに保持され、これによって入力の総和に
対して（ＩＩ４２／ＩＩ４１）の電流値の比を乗じた電
流がＴＴ４２のソースに生じる。ＡＤＤ０ではその比率
は「１」であるが、ＡＤＤ１〜ＡＤＤ３ではその
「２」、「４」、「８」をされて、ビット重みに応じた
重み付けが為される。
【００１３】図７は本発明の第２実施例を示し、排他的
論理和の出力ｂ１０〜ｂ１３、ｂ２０〜ｂ２
３、．．．、ｂｎ０〜ｂｎ３はパラレルカウンタに入力
されている。パラレルカウンタは全体のデジタル入力の
加算結果をアナログ信号として出力する回路であり、中
川智水他著「ニューロＭＯＳトランジスタを用いたパラ
レルカウンタ型乗算器の設計」、信学技法ＣＡＳ９４−
１０３、ＶＬＤ９４−１１９、ＩＣＤ９４−２２７（１
９９５−０３）に紹介された回路等が使用可能である。
論理和の出力ｂ１０〜ｂ１３、ｂ２０〜ｂ２
３、．．．、ｂｎ０〜ｂｎ３はパラレルカウンタに入力
されている。パラレルカウンタは全体のデジタル入力の
加算結果をアナログ信号として出力する回路であり、中
川智水他著「ニューロＭＯＳトランジスタを用いたパラ
レルカウンタ型乗算器の設計」、信学技法ＣＡＳ９４−
１０３、ＶＬＤ９４−１１９、ＩＣＤ９４−２２７（１
９９５−０３）に紹介された回路等が使用可能である。
【００１４】
【発明の効果】前述のとおり、本発明に係るマッチドフ
ィルタ回路は、入力信号をアナログ電圧信号とし、これ
をＡ／Ｄ変換器によってデジタル電圧信号に変換し、こ
のデジタル電圧信号をレジスタによって順次保持し、こ
れらレジスタに対応した複数の１ビットの係数をシフト
レジスタに保持し、前記デジタル電圧信号と係数との排
他的論理和を排他的論理和によって算出し、これら排他
的論理和回路の出力の総和を電流変換回路よってアナロ
グ電流信号に変換するので、消費電力を抑止し得るとい
うすぐれた効果を有する。
ィルタ回路は、入力信号をアナログ電圧信号とし、これ
をＡ／Ｄ変換器によってデジタル電圧信号に変換し、こ
のデジタル電圧信号をレジスタによって順次保持し、こ
れらレジスタに対応した複数の１ビットの係数をシフト
レジスタに保持し、前記デジタル電圧信号と係数との排
他的論理和を排他的論理和によって算出し、これら排他
的論理和回路の出力の総和を電流変換回路よってアナロ
グ電流信号に変換するので、消費電力を抑止し得るとい
うすぐれた効果を有する。
【図１】本発明に係るマッチドフィルタ回路の第１実施
例を示すブロック図である。
例を示すブロック図である。
【図２】同実施例のアナログ加算回路を示す回路図であ
る。
る。
【図３】他のアナログ加算回路を示す回路図である。
【図４】さらに他のアナログ加算回路を示す回路図であ
る。
る。
【図５】さらに他のアナログ加算回路を示す回路図であ
る。
る。
【図６】図５のアナログ加算回路における１個アナログ
・ビット加算器を示す回路図である。
・ビット加算器を示す回路図である。
【図７】本発明の第２実施例におけるアナログ加算回路
を示すブロック図である。
を示すブロック図である。
Ａ／Ｄ．．．Ａ／Ｄ変換器 Ｒ１１〜Ｒ１ｎ、Ｒ２１〜Ｒ２ｎ．．．レジスタ ＳＥＬ１〜ＳＥＬｎ．．．セレクタ ＸＯＲ１〜ＸＯＲｎ．．．排他的論理和回路 ＡＤＤ．．．アナログ加算回路 ＳＲＥＧ．．．シフトレジスタ Ｉ１１〜Ｉ１４、Ｉ２１〜Ｉ２４、Ｉ３１〜Ｉ３４、Ｉ
ｎ１〜Ｉｎ４、ＩＩ４１、ＩＩ４２、Ｉ１１、Ｉ１２、
Ｉ１３、Ｉ１４、Ｉｎ１、Ｉｎ２、Ｉｎ３、Ｉｎ
４．．．定電流源 Ｔ１１〜Ｔ１４、Ｔ２１〜Ｔ２４、Ｔ３１〜Ｔ３４、Ｔ
ｎ１〜Ｔｎ４、ＴＴ４１、ＩＩ４２、Ｔ１１１、Ｔ１１
２、Ｔ１２１、Ｔ１２２、Ｔ１３１、Ｔ１３２、Ｔ１４
１、Ｔ１４２、Ｔｎ１１、Ｔｎ１２、Ｔｎ２１、Ｔｎ３
１、Ｔｎ３２、Ｔｎ４１、Ｔｎ４２．．．スイッチ ＳＵＢ．．．減算回路 ＡＤＤ０〜ＡＤＤ３、ＡＡＤＤ０〜ＡＡＤＤｋ．．．ア
ナログ・ビット加算器 ＷＡＤＤ．．．重み付加算器。 1整理番号＝ＹＺ１９９８００４Ａ
ｎ１〜Ｉｎ４、ＩＩ４１、ＩＩ４２、Ｉ１１、Ｉ１２、
Ｉ１３、Ｉ１４、Ｉｎ１、Ｉｎ２、Ｉｎ３、Ｉｎ
４．．．定電流源 Ｔ１１〜Ｔ１４、Ｔ２１〜Ｔ２４、Ｔ３１〜Ｔ３４、Ｔ
ｎ１〜Ｔｎ４、ＴＴ４１、ＩＩ４２、Ｔ１１１、Ｔ１１
２、Ｔ１２１、Ｔ１２２、Ｔ１３１、Ｔ１３２、Ｔ１４
１、Ｔ１４２、Ｔｎ１１、Ｔｎ１２、Ｔｎ２１、Ｔｎ３
１、Ｔｎ３２、Ｔｎ４１、Ｔｎ４２．．．スイッチ ＳＵＢ．．．減算回路 ＡＤＤ０〜ＡＤＤ３、ＡＡＤＤ０〜ＡＡＤＤｋ．．．ア
ナログ・ビット加算器 ＷＡＤＤ．．．重み付加算器。 1整理番号＝ＹＺ１９９８００４Ａ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 邦彦 東京都世田谷区北沢３−５−18鷹山ビル 株式会社鷹山内 Ｆターム(参考） 5K022 EE02 EE33
Claims (7)
- 【請求項１】 アナログ電圧信号をデジタル電圧信号に
変換するＡ／Ｄ変換器と；このＡ／Ｄ変換器から出力さ
れるデジタル電圧信号を順次保持する複数のレジスタ
と；これらレジスタに対応した複数の１ビットの係数を
保持し、かつ循環シフトするシフトレジスタと；前記レ
ジスタに接続された複数の排他的論理和回路であって、
前記係数と、前記デジタル電圧信号とのビット毎の排他
的論理和を算出する排他的論理和回路と；この排他的論
理和回路の出力を加算し、加算結果をアナログ信号とし
て出力するアナログ加算回路と；を備えたマッチドフィ
ルタ回路。 - 【請求項２】 アナログ加算回路は：排他的論理和回路
の出力を各ビットごとに加算するアナログ・ビット加算
器と；これら第１アナログ・ビット加算器の出力に各ビ
ットの重みを乗じ、かつ重みを乗じた結果の総和を算出
する重み付加算器と；を備えたことを特徴とする請求項
１記載のマッチドフィルタ回路。 - 【請求項３】 アナログ加算回路はパラレルカウンタを
備えていることを特徴とする請求項１記載のマッチドフ
ィルタ回路。 - 【請求項４】 アナログ電圧信号をデジタル電圧信号に
変換するＡ／Ｄ変換器と；このＡ／Ｄ変換器から出力さ
れるデジタル電圧信号を順次保持する複数のレジスタ
と；これらレジスタに対応した複数の１ビットの係数を
保持し、かつ循環シフトするシフトレジスタと；前記レ
ジスタに接続された複数の排他的論理和回路であって、
前記係数と、前記デジタル電圧信号とのビット毎の排他
的論理和を算出する排他的論理和回路と；これら排他的
論理和回路の出力の総和をアナログ電流信号に変換する
電流変換回路と；を備えたマッチドフィルタ回路。 - 【請求項５】 電流変換回路は：デジタル電圧信号の各
ビットによって開閉されるスイッチであって、その出力
は統合されて電流加算を行ない得るスイッチと；このス
イッチの閉成時に各ビットの重みに対応した電流を供給
する定電流源と；を備えていることを特徴とする請求項
４記載のマッチドフィルタ回路。 - 【請求項６】 電流変換回路は：デジタル電圧信号の各
ビットによって開閉される第１スイッチであって、その
出力は統合されて電流加算を行ない得る第１スイッチ
と；この第１スイッチの反転動作をする第２スイッチで
あって、その出力は統合されて電流加算を行ない得る第
２スイッチと；これら第１、第２スイッチの閉成時に各
ビットの重みに対応した電流を供給する定電流源と；第
１スイッチの出力の統合結果から第２スイッチの出力の
統合結果を減算する減算回路とを備えていることを特徴
とする請求項４記載のマッチドフィルタ回路。 - 【請求項７】 電流変換回路は：デジタル電圧信号の各
ビットによって開閉されるスイッチと；このスイッチの
閉成時に所定の電流を供給する定電流源と；各ビット毎
の電流の総和にその重みを乗じた電流を発生させる複数
の電流増幅器であって、その出力が統合されて電流加算
を行い得る電流増幅器と；を備えていることを特徴とす
る請求項４記載のマッチドフィルタ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19250198A JP2000013188A (ja) | 1998-06-23 | 1998-06-23 | マッチドフィルタ回路 |
| US09/332,198 US6625205B1 (en) | 1998-06-23 | 1999-06-14 | Matched filter circuit |
| EP99111659A EP0967733A3 (en) | 1998-06-23 | 1999-06-16 | Matched filter circuit |
| CN99108671A CN1255780A (zh) | 1998-06-23 | 1999-06-22 | 匹配滤波器电路 |
| KR1019990023683A KR20000006383A (ko) | 1998-06-23 | 1999-06-23 | 매치드필터회로및이를사용한신호수신장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19250198A JP2000013188A (ja) | 1998-06-23 | 1998-06-23 | マッチドフィルタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000013188A true JP2000013188A (ja) | 2000-01-14 |
Family
ID=16292364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19250198A Pending JP2000013188A (ja) | 1998-06-23 | 1998-06-23 | マッチドフィルタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000013188A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1587213A3 (en) * | 2004-04-15 | 2005-11-16 | Fujitsu Limited | Matched filter system |
-
1998
- 1998-06-23 JP JP19250198A patent/JP2000013188A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1587213A3 (en) * | 2004-04-15 | 2005-11-16 | Fujitsu Limited | Matched filter system |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040706 |