JP2944492B2

JP2944492B2 - マッチドフィルタ装置

Info

Publication number: JP2944492B2
Application number: JP31577195A
Authority: JP
Inventors: 長明周; 国梁寿; 山本　　誠; 健三占部; 直高取
Original assignee: TAKATORI IKUEIKAI KK; Kokusai Electric Corp
Current assignee: TAKATORI IKUEIKAI KK; Kokusai Electric Corp
Priority date: 1995-11-10
Filing date: 1995-11-10
Publication date: 1999-09-06
Anticipated expiration: 2015-11-10
Also published as: KR100394417B1; KR970031265A; DE773635T1; JPH09135231A; EP0773635A3; EP0773635A2; US5844937A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はマッチドフィルタ装
置に係り、移動体通信や無線ＬＡＮ等のためのスペクト
ラム拡散通信システムに有効なマッチドフィルタ装置に
関する。

【０００２】

【従来の技術】マッチドフィルタ（整合フィルタ）は、
２つの信号の同一性を判定するためのフィルタであり、
スペクトラム拡散方式の通信において、信号を受信すべ
きユーザは受信信号を自らの拡散符号を用いたマッチド
フィルタで処理し、その相関ピークを検出して、同期捕
捉および保持を行う。

【０００３】ここに拡散符号をＰＮ（ｉ）、チップ時間
Ｔｃ、拡散率Ｍ、ある時刻ｔにおける入力信号をＳ
（ｔ）、ある時刻ｔにける相関出力信号Ｒ（ｔ）とする
と、式（１）に示すように、時系列の複数（Ｍ個）の入
力信号Ｓ（ｔ）〜Ｓ（ｔ−（Ｍ―１）Ｔｃ）と、対応す
る拡散符号（ＰＮ符号）ＰＮ（０）〜ＰＮ（Ｍ−１）と
を乗じ、その積算値を求めることによって算出される。

【数１】となる。なおＰＮ（ｉ）は１ビットデータのデータ列
（拡散符号）である。このように、時系列のスペクトラ
ム拡散信号に所定のＰＮ符号を乗じ、その積算値が算出
されて、相関出力が得られる。

【０００４】同期捕捉のためには１チップあたりのダブ
ルサンプリングあるいはより多くのサンプリングを行う
必要があり、複数のマッチドフィルタを用い、上記式
（１）の演算を複数系統で同時に実行しその演算結果を
加算する。このようなマッチドフィルタ装置（複数のマ
ッチドフィルタその他の回路の組合せという意味でこの
ように表現する。）の実現のために従来はデジタル回路
あるいはＳＡＷ（表面音波）素子が使用されていたが、
デジタル回路では回路規模が大きくなって消費電力が大
となり、移動体通信には適さず、一方ＳＡＷ素子では１
素子による全体回路実現が容易でなくまたＳ／Ｎ比が低
いという問題があった。

【０００５】

【発明が解決しようとする課題】本発明はこのような従
来の問題点を解消すべく創案されたもので、小規模かつ
低消費電力であるとともに高速処理の可能なマッチドフ
ィルタ装置を提供することを目的とする。

【０００６】

【課題を解決するための手段】本発明に係るマッチドフ
ィルタ装置は、ＰＮ符号を（ｎ−１）個おきにとったｎ
系列の乗数をｎ個のマッチドフィルタ回路のそれぞれの
乗数とし、これらｎ個のマッチドフィルタ回路をｎ組設
備した各組への入力信号を１チップ時間ごとに巡回して
サンプリングし、さらに全マッチドフィルタ回路の出力
の和を算出するものである。

【０００７】

【発明の実施の形態】

【０００８】

【実施例】次に本発明に係るマッチドフィルタ装置の第
１実施例を図面に基づいて説明する。なお第１実施例で
はｎ＝２の場合をとりあげて説明する。

【０００９】図１において、マッチドフィルタ装置は２
個ずつ２組（計４個）のマッチドフィルタ回路ＭＦ１、
ＭＦ２、ＭＦ３、ＭＦ４を有し、これらマッチドフィル
タ回路はＰＮ符号の個数の半分のタップ数とされてい
る。ここで前記同様ＰＮ符号をＰＮ（ｉ）と表現する
と、ｉが偶数であるか奇数であるかによって、ＰＮ符号
は２系統に分割される。第１系統：ａ・ＰＮ（ｉ）ただしａ＝（ｉ＋１）ｍｏｄ２第２系統：ｂ・ＰＮ（ｉ）ただしｂ＝ｉｍｏｄ２一方、入力信号Ｓ（ｔ−ｉ・Ｔｃ）についても、ｔをＴ
ｃの倍数と考えてｔ＝ｊ・Ｔｃ（ｊ：整数）とすると、
（ｊ−ｉ）が偶数であるか奇数であるかによって、以下
のように２系統に分割される。第１系統：ｃ・Ｓ（ｔ−ｉ・Ｔｃ）ただしｃ＝（｜ｊ−ｉ｜＋１）ｍｏｄ２第２系統：ｄ・Ｓ（ｔ−ｉ・Ｔｃ）ただしｄ＝｜ｊ−ｉ｜ｍｏｄ２

【００１０】そしてこれらの表現を用いて、式（１）は
式（２）のように書き替えられる。

【数２】また式（２）を展開すると式（３）が得られる。

【数３】

【００１１】前記マッチドフィルタ回路は式（３）にお
ける各項、すなわち前記ＰＮ符号の偶奇系列と入力信号
の偶奇系列の４通りの組合せに対応して設けられてお
り、ＭＦ１、ＭＦ３にはａＰＮ（ｉ）が、ＭＦ２、ＭＦ
４にはｂＰＮ（ｉ）が乗数として設定されている。ま
た、ＭＦ１、ＭＦ４にはチップレートの１／２の周波数
のクロックＣＬＫ１が、ＭＦ２、ＭＦ３には同一周波数
でかつ逆位相のクロックＣＬＫ２が入力されている。こ
こにＣＬＫ１を奇数側の信号に対応したクロック、すな
わちｃＳ（ｔ−ｉ・Ｔｃ）を取り込むクロックとする
と、ＭＦ１、ＭＦ４ではこの奇数側信号に対する乗算が
行われ、式（３）の第１項、第４項の演算が実行され
る。従ってＭＦ２、ＭＦ３では偶数側信号に対する演算
が実行され、式（３）の第２項、第３項の演算が実行さ
れる。マッチドフィルタ回路ＭＦ１、ＭＦ２、ＭＦ３、
ＭＦ４の出力をＶｏ１、Ｖｏ２、Ｖｏ３、Ｖｏ４とする
とき、これらは式（４）〜（７）のように表現される。

【数４】

【数５】

【数６】

【数７】

【００１２】Ｖｏ１、Ｖｏ２は加算回路ＳＵＭ１１に入
力され、Ｖｏ３、Ｖｏ４は加算回路ＳＵＭ１２に入力さ
れ、さらにこれら加算回路の出力はマルチプレクサＭＵ
Ｘ１１によって二者択一的に出力されている。これによ
って式（３）の相関出力Ｒ（ｔ）が得られることにな
る。以上の構成においてクロックＣＬＫ１、ＣＬＫ２は
通常のマッチドフィルタの１／２の周波数であり、回路
の処理速度を低速化し得る。これは製造原価の低減、消
費電力の節減に有効であるばかりでなく、素子例えばＭ
ＯＳＦＥＴの性能の限界を越えた高速処理が可能である
ことを意味する。

【００１３】図１の回路のタイミングチャートは図２に
示すとおりであり、入力信号Ｓ（ｔ）をＴｃおきに交互
にサンプル・ホールドするようにＣＬＫ１、ＣＬＫ２が
設定され、ＭＵＸ１１の選択信号ＭＵＸＳＥＬはＣＬＫ
１またはＣＬＫ２と同一周期の信号である。ＭＵＸＳＥ
Ｌは、ＳＵＭ１１の出力とＳＵＭ１２の出力とをＴｃの
周期で交互に切換え、択一的に出力する。

【００１４】さらに前記式（３）は、ＰＮ符号を（ｎ−
１）個おき（自然数であり、上記実施例はｎ＝２）にと
った符号列とこれに対応した入力信号とによる演算に一
般化でき、このとき相関出力Ｒ（ｔ）をチップ時間Ｔｃ
ごとの間欠的なものとして表現する。なお上記の式では
時間ｔは離散値として扱われている。

【数８】：自然数（０〜∞）：マッチドフィルタの処理を開始した時点（連続時間）ｊ：（ｎ−１）個おきの符号を与える自然数ｋ：ＰＮ符号の系列を与える自然数なお、Ｍ／ｎが整数でないときは式（８）は式（９）の
ように書き直される。

【数９】なお［ｘ］はガウス記号であり、実数ｘを越えない整数
のうち最大のものを表す。ここで問題を単純化するた
め、以下式（８）の場合についてのみ説明する。

【００１５】上記式（８）において、時間（ｌ・Ｔｃ）
をｎチップ時間ごとの離散値で表現すると、以下のｎ個
の式（１０）が得られる。

【数１０】以上の式（１０）は、式（３）と同様に、ｋ＝０〜（ｎ
−１）の符号系列ごとの部分相関に分解し得る。ここで
は式（１０）の第１の式のみにつき分解した式を示す。

【数１１】

【００１６】式（１１）の各項は（ｎ−１）個おきのＰ
Ｎ符号の各符号系列による部分相関であり、図３に示す
マッチドフィルタ装置により演算し得る。

【００１７】図３において、マッチドフィルタ回路は複
数のサンプル・ホールド回路ＳＨ１、ＳＨ２、ＳＨ３、
ＳＨ４、ＳＨ５、ＳＨ６に対して入力電圧Ｖｉｎ２を並
列接続してなり、各サンプル・ホールド回路からＨ（ハ
イ）、Ｌ（ロー）の２系統の出力を生じる。サンプル・
ホールド回路にはコントロール回路ＣＴＲＬが接続さ
れ、順次いずれか１個のサンプル・ホールド回路にＶｉ
ｎ２が取り込まれるように制御を行う。

【００１８】またサンプル・ホールド回路は、コントロ
ール回路の制御に基づき、入力電圧Ｖｉｎ２をＨ側また
はＬ側の一方に導き、他方には基準電圧Ｖｒを接続す
る。この経路選択は入力信号に乗ずべき１ビット符号
（ＰＮ符号）に対応して行われ、この段階で乗算が完了
したことになる。

【００１９】サンプル・ホールド回路ＳＨ１は、図５の
ように構成され、入力電圧Ｖｉｎ３はスイッチＳＷに接
続されている。スイッチＳＷの出力はキャパシタンスＣ
３１に接続され、キャパシタンスＣ３１の出力には３段
の直列なＭＯＳインバータＩ１、Ｉ２、Ｉ３が接続され
ている。最終段のＭＯＳインバータＩ３の出力Ｖｏ３は
帰還キャパシタンスＣ３２を介してＩ１の入力に接続さ
れ、これによってＶｉｎ３が良好な線形性をもってＩ３
の出力に生じるようになっている。Ｉ３の出力は２個の
マルチプレクサＭＵＸ３１、ＭＵＸ３２に入力され、ま
たこれらマルチプレクサには共通な基準電圧Ｖｒが接続
されている。ＳＷが閉成されると、Ｃ３１はＶｉｎ３に
対応した電荷で充電され、Ｉ１〜Ｉ３のフィードバック
機能により出力の線形特性が保証される。そして、その
後スイッチＳＷが開放されたときにサンプル・ホールド
回路ＳＨ１はＶｉｎ３を保持することになる。

【００２０】スイッチＳＷ、マルチプレクサＭＵＸ３
１、ＭＵＸ３２はコントロール信号Ｓ１、Ｓ２、Ｓ３に
よってコントロールされ、Ｓ１は一旦閉成された後、入
力電圧を取り込むべき時点においてＳＷを開放する。Ｓ
２、Ｓ３は反転した信号であり、一方のマルチプレクサ
がＶｉｎ３を出力するときには、他方のマルチプレクサ
はＶｒを出力する。ＭＵＸ３１は前記Ｈ（ハイ）の系統
の出力を生じ、ＭＵＸ３２はＬ（ロー）の系統の出力で
ある。このＨ、Ｌは拡散符号の「１」、「−１」に対応
しており、ある時点の入力電圧に符号「１」を乗ずるべ
きときには、ＭＵＸ３１からＶｉｎ３を出力し、「−
１」を乗ずるべきときにはＭＵＸ３２からＶｉｎ３を出
力する。

【００２１】最終段のＩ３の出力は接地キャパシタンス
Ｃ３３を介してグランドに接続され、また第２段のＩ２
の出力は１対の平衡レジスタンスＲ３１、ＲＥ３２を介
して電源電圧Ｖｄｄおよびグランドに接続されている。
このような構成により、フィードバック系を含む反転増
幅回路の発振が防止されている。

【００２２】図６に示すように、スイッチＳＷはｎ型Ｍ
ＯＳトランジスタのソース、ドレインをｐ型ＭＯＳトラ
ンジスタのドレイン、ソースとそれぞれ接続してなるト
ランジスタ回路Ｔ４よりなり、このトランジスタ回路の
ｎＭＯＳのドレイン側の端子に入力電圧Ｖｉｎ４を接続
し、ｎＭＯＳのソースの端子を同様の構成のダミートラ
ンジスタＤＴ４を介して出力端子Ｖｏｕｔ４に接続して
なる。トランジスタ回路Ｔ４におけるｎＭＯＳトランジ
スタのゲートにはＳ１が入力され、ｐＭＯＳトランジス
タのゲートにはＳ１をインバータＩ４で反転した信号が
入力されている。これによって、Ｓ１がハイレベルのと
きには、Ｔ４が導通し、ローレベルのときにはＴ４は遮
断される。

【００２３】図７に示すように、マルチプレクサＭＵＸ
３１はｎ型、ｐ型の１対のＭＯＳトランジスタのドレイ
ン、ソースを相互に接続してなるトランジスタ回路Ｔ５
１、Ｔ５２のｎＭＯＳのソース側の端子を共通出力端子
Ｖｏｕｔ４に接続してなり、Ｔ５１におけるｎＭＯＳの
ドレイン側の端子にはＭＯＳインバータＩ３の出力Ｖｏ
３（図中Ｖｉｎ５１で示す。）を接続し、Ｔ５２のドレ
インには基準電圧Ｖｒ（図中Ｖｉｎ５２で示す。）が接
続されている。トランジスタ回路Ｔ５１におけるｎＭＯ
Ｓトランジスタのゲートおよびトランジスタ回路Ｔ５２
におけるｐＭＯＳトランジスタのゲートには信号Ｓ２が
入力され、Ｔ５１のｐＭＯＳおよびＴ５２のｎＭＯＳの
ゲートにはＳ２をインバータＩ５で反転した信号が入力
されている。これによって、Ｓ２がハイレベルのときに
は、Ｔ５１が導通してＴ５２は遮断され、ローレベルの
ときにはＴ５２が導通しＴ５１が遮断される。すなわち
ＭＵＸ３１は、Ｓ２のコントロールによりＶｏ３または
Ｖｒを択一的に出力し得る。

【００２４】図示は省略するが、マルチプレクサＭＵＸ
１１、ＭＵＸ３２はＭＵＸ３１と同様に構成されＶｏ３
とＶｒの接続が逆転している。すなわち、ＶｒをＴ５１
に、Ｖｏ３をＴ５２に接続した構成となっている。これ
によって、ＭＵＸ３２はＭＵＸ３１と反対の出力、すな
わちＭＵＸ３１がＶｏ３を出力するときにはＶｒを、Ｍ
ＵＸ３１がＶｒを出力するときにはＶｏ３を出力する。

【００２５】信号２は拡散符号に対応し、Ｓ２＝１のと
きに１×Ｖｉｎ２＝Ｖｉｎ２をＡＤＤ２１に出力する。
このときＳ３は−１であり、０に対応したＶｒをＡＤＤ
２２に出力する。一方、Ｓ２＝−１のときには、０に対
応したＶｒをＡＤＤ２１に出力する。このとき、Ｓ３は
＋１であり、１×Ｖｉｎ２＝Ｖｉｎ２をＡＤＤ２２に出
力する。

【００２６】前記式（１）のＳ（ｔ−ｉ・Ｔｃ）は各サ
ンプル・ホールド回路で保持された電圧であり、ＰＮ
（ｉ）はその時点で各サンプル・ホールド回路に与える
べき信号Ｓ２（拡散符号）である。ある時点で保持され
た信号の順序に対して拡散符号は一定であり、新たな信
号を取り込むタイミングでは最も古い信号に替えて新た
な信号を取り込む。この際各サンプル・ホールド回路Ｓ
Ｈ１〜ＳＨ６とＰＮ（ｉ）の対応関係がずれることにな
り、コントロール回路はこれに応じたＰＮ（ｉ）のシフ
トを行う。このような符号供給のシフトを行わない場合
には、サンプル・ホールド回路間でのデータ転送を行う
ことになり、データ転送に伴う誤差が発生することにな
る。すなわち、符号のシフトはデータ転送誤差を防止す
る上で有効である。

【００２７】図４はより一般的にＮ個のサンプル・ホー
ルド回路が存在する場合のサンプル・ホールドクロック
ＳＨＣＫおよび１個のサンプル・ホールド回路（第１番
のサンプル・ホールド回路）のためのＰＮ符号を示す。
ＳＨＣＫは第１番からＮ番までのサンプル・ホールド回
路でのサンプル・ホールドを順次行い（図中ＳＨＣＫに
対して１〜Ｎの番号を付して示す。）、従って１個のサ
ンプル・ホールド回路はＮ・Ｔｃに１回のサンプル・ホ
ールドを行う。第１番のサンプル・ホールド回路にはＰ
Ｎ１〜ＰＮＮのＮ個のＰＮ符号が順次供給され、１個の
データに対するＮ回の乗算が実行される。

【００２８】式（１）における積算は、前記加算部ＡＤ
Ｄ２１〜ＡＤＤ２６で実行され、各サンプル・ホールド
回路の出力電圧ＶＨ、ＶＬがＡＤＤ２５、ＡＤＤ２６に
おいてそれぞれ積算されている。この積算は直接実行さ
れず、サンプル・ホールド回路を複数のグループに分
け、各グループごとに出力ＶＨ、ＶＬを一旦ＡＤＤ２１
〜ＡＤＤ２４で積算する。そしてＶＨを積算するＡＤＤ
２１、ＡＤＤ２３の出力を全てＡＤＤ２５に入力し、Ｖ
Ｌを積算するＡＤＤ２２、ＡＤＤ２４の出力を全てＡＤ
Ｄ２６に入力する。さらにＡＤＤ２６にはＡＤＤ２５の
出力が入力されている。ここに図３では６個のサンプル
・ホールド回路が図示され、これを３個ずつのグループ
に分けているが、一般に拡散符号は１００〜数１００ビ
ットあるいはさらに長いコードであり、このビット数に
対応した個数のサンプル・ホールド回路が設けられる。

【００２９】図８に示すように、加算部ＡＤＤ２１は１
グループのサンプル・ホールド回路の個数に対応した個
数のキャパシタンスＣ６１、Ｃ６２、Ｃ６３よりなる容
量結合ＣＰ６を有し、その出力は３段の直列なＭＯＳイ
ンバータＩ６１、Ｉ６２、Ｉ６３に接続されている。最
終段のＭＯＳインバータＩ３の出力は帰還キャパシタン
スＣ６４を介してＩ６１の入力に接続され、これによっ
てＣＰ６の出力が良好な線形性をもってＩ６３の出力に
生じるようになっている。各キャパシタンスＣ６１〜Ｃ
６３の入力電圧をＶｉｎ６１、Ｖｉｎ６２、Ｖｉｎ６３
とすると、Ｉ６３の出力Ｖｏｕｔ６は、

【数１２】となる。ここに、Ｖｉｎ６１〜Ｖｉｎ６３およびＶｏｕ
ｔ６は基準電圧Ｖｒを基準とした電圧であり、また、キ
ャパシタンスＣ６１、Ｃ６２、Ｃ６３、Ｃ６４の容量比
は１対１対１対３に設定されている。これにより、

【数１３】なる反転加算値の正規化出力が得られる。この正規化に
より、最大電圧が電源電圧を超えることが防止されてい
る。

【００３０】最終段のＩ６３の出力は接地キャパシタン
スＣ６５を介してグランドに接続され、また第２段のＩ
６２の出力は１対の平衡レジスタンスＲ６１、Ｒ６２を
介して電源電圧Ｖｄｄおよびグランドに接続されてい
る。このような構成により、フィードバック系を含む反
転増幅回路の発振が防止されている。

【００３１】図９に示すように、加算部ＡＤＤ２５は接
続された加算部ＡＤＤ２１、ＡＤＤ２３の個数に対応し
た個数のキャパシタンスＣ７１、Ｃ７２よりなる容量結
合ＣＰ７を有し、その出力は３段の直列なＭＯＳインバ
ータＩ７１、Ｉ７２、Ｉ７３に接続されている。最終段
のＭＯＳインバータＩ７３の出力は帰還キャパシタンス
Ｃ７３を介してＩ７１の入力に接続され、これによって
ＣＰ７の出力が良好な線形性をもってＩ７３の出力に生
じるようになっている。各キャパシタンスＣ７１、Ｃ７
２の入力電圧をＶｉｎ７１、Ｖｉｎ７２とすると、Ｉ７
３の出力Ｖｏｕｔ７は、

【数１４】となる。ここに、Ｖｉｎ７１、Ｖｉｎ７２およびＶｏｕ
ｔ７は基準電圧Ｖｒを基準とした電圧であり、またＣ７
１、Ｃ７２、Ｃ７３の容量比は１対１対２に設定されて
いる。これによって、

【数１５】なる加算値の正規化出力が得られる。この正規化によ
り、最大電圧が電源電圧を超えることが防止されてい
る。

【００３２】最終段のＩ７３の出力は接地キャパシタン
スＣ７４を介してグランドに接続され、また第２段のＩ
７２の出力は１対の平衡レジスタンスＲ７１、Ｒ７２を
介して電源電圧Ｖｄｄおよびグランドに接続されてい
る。このような構成により、フィードバック系を含む反
転増幅回路の発振が防止されている。

【００３３】図１０に示すように、加算部ＡＤＤ２６は
接続された３個のＡＤＤ２２、ＡＤＤ２４およびＡＤＤ
２５に対応したキャパシタンスＣ８１、Ｃ８２、Ｃ８３
よりなる容量結合ＣＰ８を有し、その出力は３段の直列
なＭＯＳインバータＩ８１、Ｉ８２、Ｉ８３に接続され
ている。最終段のＭＯＳインバータＩ８３の出力は帰還
キャパシタンスＣ８４を介してＩ８１の入力に接続さ
れ、これによってＣＰ８の出力が良好な線形性をもって
Ｉ８３の出力に生じるようになっている。各キャパシタ
ンスＣ８１〜Ｃ８３の入力電圧（Ｖｒを基準とした電
圧）をＶｉｎ８１、Ｖｉｎ８２、Ｖｉｎ８３とすると、
Ｉ８３の出力Ｖｏｕｔ８（Ｖｒを基準とした電圧）は、

【数１６】となる。ここに、Ｃ８１、Ｃ８２、Ｃ８３、Ｃ８４の容
量比は１対１対２対２に設定され、

【数１７】なる反転加算値の正規化出力が得られる。なお、Ｃ８３
の重みがＣ８１、Ｃ８２の２倍に設定されているのは、
ＡＤＤ２５で正規化された影響を除去する（正規化され
ていないＶ８１、Ｖ８２と整合させる）ためである。以
上の正規化により、最大電圧が電源電圧を超えることが
防止されている。

【００３４】最終段のＩ８３の出力は接地キャパシタン
スＣ８５を介してグランドに接続され、また第２段のＩ
８２の出力は１対の平衡レジスタンスＲ８１、Ｒ８２を
介して電源電圧Ｖｄｄおよびグランドに接続されてい
る。このような構成により、フィードバック系を含む反
転増幅回路の発振が防止されている。

【００３５】図１２に示すように、加算回路ＳＵＭ１１
接続された４個のＭＦ１、ＭＦ２に対応したキャパシタ
ンスＣ１０１、Ｃ１０２よりなる容量結合ＣＰ１０を有
し、その出力は３段の直列なＭＯＳインバータＩ１０
１、Ｉ１０２、Ｉ１０３に接続されている。最終段のＭ
ＯＳインバータＩ１０３の出力は帰還キャパシタンスＣ
１０３を介してＩ１０１の入力に接続され、これによっ
てＣＰ１０の出力が良好な線形性をもってＩ１０３の出
力に生じるようになっている。各キャパシタンスＣ１０
１、Ｃ１０２の入力電圧（Ｖｒを基準とした電圧）をＶ
ｉｎ１０１、Ｖｉｎ１０２とすると、Ｉ１０３の出力Ｖ
ｏｕｔ１０（Ｖｒを基準とした電圧）は、

【数１８】となる。ここに、Ｃ１０１、Ｃ１０２、Ｃ１０３の容量
比は１対１対２に設定され、

【数１９】なる反転加算値の正規化出力が得られる。以上の正規化
により、最大電圧が電源電圧を超えることが防止されて
いる。

【００３６】最終段のＩ１０３の出力は接地キャパシタ
ンスＣ１０４を介してグランドに接続され、また第２段
のＩ１０２の出力は１対の平衡レジスタンスＲ１０１、
Ｒ１０２を介して電源電圧Ｖｄｄおよびグランドに接続
されている。このような構成により、フィードバック系
を含む反転増幅回路の発振が防止されている。

【００３７】なおＳＵＭ１２はＳＵＭ１１と同様に構成
されているので説明を省略する。

【００３８】前記基準電圧Ｖｒは、図１１に示す基準電
圧生成回路Ｖｒｅｆによって生成される。この基準電圧
生成回路は３段の直列なインバータＩ９１、Ｉ９２、Ｉ
９３の最終段出力を初段入力に帰還させた回路であり、
前記加算部と同様に接地キャパシタンスＣ９５、平衡レ
ジスタンスＲ９１、Ｒ９２による発振防止処理が施され
ている。基準電圧生成回路Ｖｒｅｆはその入出力電圧が
等しくなる安定点に出力が収束し、各ＭＯＳインバータ
の閾値設定により所望の基準電圧を生成し得る。一般に
は正負両方向に充分大きなダイナミックレンジを確保す
るために、Ｖｒ＝Ｖｄｄ／２と設定されることが多い。
ここにＶｄｄはＭＯＳインバータの電源電圧である。

【００３９】以上のマッチドフィルタ回路は容量結合に
よるアナログ加算を行うため、回路規模はデジタル処理
の場合に比較して大幅に縮小され、また並列加算である
ため処理速度は速い。さらにサンプル・ホールド回路や
加算部は入出力が全て電圧信号であるため、電流消費は
わずかであり、消費電力が少ない。

【００４０】なお加算部等の出力精度はＭＯＳインバー
タの特性のばらつきや、キャパシタンス容量比で決定さ
れるが、インバータに関しては相互に近接配置すること
によりばらつきを抑制し得る。またキャパシタンスに関
しては、複数の単位キャパシタンス配列の中で分散的な
接続により個々のキャパシタンスを構成することにより
容量比の精度を高め得る。

【００４１】図１３において、本発明の第２実施例は前
記マッチドフィルタ回路ＭＦ１〜ＭＦ４と同様の２個マ
ッチドフィルタ回路ＭＦ１１１、ＭＦ１１２のみを有
し、その出力Ｖｏ１１１、Ｖｏ１１２を加算器ＳＵＭで
加算している。そして各マッチドフィルタには前記と同
様のクロックＣＬＫ１、ＣＬＫ２がそれぞれ入力されて
いる。

【００４２】前記式（３）において第１項、第２項の組
合せ（式（４）、（５）の組合せ）、第３項、第４項の
組合せ（式（６）、（７）の組合せ）は全ての信号、す
なわち偶数側、奇数側の両者を含んでおり、式（３）の
演算（全相関）によって相関ピークが検出される場合に
はこれらのいずれかにおいて相関ピークが生じている。
これら２項ずつの組合せは部分相関であるが、相関ピー
クの検出は可能である。すなわち、クロックＣＬＫ１、
ＣＬＫ２がそれぞれ入力されたマッチドフィルタ回路Ｍ
Ｆ１１１、ＭＦ１１２によってこれらの組合せを実現し
得る。

【００４３】図１４は１２８タップのマッチドフィルタ
による全相関の出力のシミュレーション結果であり、左
端（第１のタイミング）に相関ピーク（数値レベルで約
１２８に達している。）が生じ、他の１２７回の演算で
は数値レベル２０以下の相関出力が生じている。相関ピ
ーク以外の相関出力はその受信局では不要の信号であ
り、個々のレベルおよび合計のレベルが低いほど、いわ
ゆる干渉が少ない。一方上記部分相関のシミュレーショ
ン結果は図１５に示すとおりであり、全相関と同一のピ
ークが生じている。すなわち部分相関は相関ピーク検出
に関しては全相関と変わらない性能を有することが分
る。さらに図１５から明らかなように、部分相関では相
関ピーク以外の信号が少なく、干渉に関して有利であ
る。

【００４４】すなわち、図１３の第２実施例は部分相関
により、第１実施例の効果に加え、干渉の少ない相関ピ
ーク検出が可能であり、かつ回路規模が小さいという効
果を有する。なお、部分相関は上記の組合せの中に相関
ピークを生じない可能性があるが、クロックＣＬＫ１、
ＣＬＫ２を適宜入れ替えることにより確実に相関ピーク
を検出し得る。また、各マッチドフィルタ回路がダブル
サンプリングを行うときには全相関と等価な演算が実行
される。

【００４５】さらに、前記式（３）は以下の式（２０）
のように変形でき、

【数２０】奇数系列のＰＮ符号と偶数系列のＰＮ符号とを、そのｉ
番目（ｉ＝０〜Ｍ−１）同士で加算したものを入力信号
に乗ずれば２系統の乗算により全相関を演算し得ること
が分る。すなわち図１１の構成において各マッチドフィ
ルタ回路ＭＦ１１１、ＭＦ１１２で（ａ＋ｂ）を乗数と
する乗算を行うことができれば全相関を算出し得る。各
乗数ａ、ｂは２値であるので、その和は（−１、０、
１）の３値であり、図５のサンプル・ホールド回路ＳＨ
１のコントロール方法の変更のみで対処可能である。

【００４６】図５において、第１実施例ではマルチプレ
クサＭＵＸ３１、ＭＵＸ３２は何れか一方が入力電圧を
出力し、他方がＶｒを出力することとしていたが、図１
１の構成で全相関を演算する場合には、「＋１」に対応
してＭＵＸ３１から入力電圧Ｖｉｎ３をＭＵＸ３２から
Ｖｒを出力し、「０」に対応してＭＵＸ３１、ＭＵＸ３
２の両者からＶｒを出力し、「−１」に対応してＭＵＸ
３２からＶｉｎ３をＭＵＸ３１からＶｒを出力する。こ
れによって、３値に対応した乗算を実現でき、２個のマ
ッチドフィルタによる全相関演算が可能である。そして
そのサンプリング・クロックは従来のクロック周波数の
１／２である。

【００４７】図１６はｎ個のマッチドフィルタ回路より
なるｎ組のグループＧ１〜Ｇｎよりなるマッチドフィル
タ装置を示し、前記式（１０）に対応した計算を実行し
得る。グループＧ１は（Ｍ／ｎ）タップのマッチドフィ
ルタ回路ＭＦ１１〜ＭＦ１ｎよりなり、その出力は加算
回路ＳＵＭ１において加算されている。同様にグループ
Ｇｎはマッチドフィルタ回路ＭＦｎ１〜ＭＦｎｎよりな
り、その出力はＳＵＭｎによって加算されている。これ
ら加算回路の出力はマルチプレクサＭＵＸに入力されい
ずれか１個の加算回路の加算出力が択一的に出力され
る。各グループのｉ番目（例えば１番目）のマッチドフ
ィルタ回路には共通のクロックＣＬＫｉが入力され、こ
のタイミングでサンプル・ホールドが行れる。これによ
って各マッチドフィルタ回路のクロックの低速化を実現
し得る。

【００４８】図１７は、図１６の装置のタイミングチャ
ートを示すものであり、ＣＬＫ１〜ＣＬＫｎはＴｃずつ
シフトしたタイミングで、Ｔｃの期間順次ハイレベルと
なり、マルチプレクサの切換え信号ＭＵＸＳＥＬはＧ１
〜Ｇｎを順次選択する。

【００４９】このような構成においていずれか１個ある
いは複数のグループのみを設けることにより部分相関の
演算を実行でき、前記と同様コンパクトな回路により高
速かつ確実に相関ピークの検出を行い得る。

【００５０】

【発明の効果】前述のとおり、本発明に係るマッチドフ
ィルタ装置は、ＰＮ符号を１個おきにとった２系列の乗
数を２個のマッチドフィルタ回路のそれぞれの乗数と
し、これらマッチドフィルタ回路への入力信号を１チッ
プ時間ごとに交互にサンプリングし、さらに両マッチド
フィルタ回路の出力の和を算出するので、部分相関によ
る相関ピーク検出が可能となる、回路は小規模かつ低速
のもので足り、また出力の干渉が減少する。また従来構
成での素子の限界を越えた高速演算を実現し得る。

【図面の簡単な説明】

【図１】本発明に係るマッチドフィルタ装置の第１実施
例を示すブロック図である。

【図２】同実施例のタイミングチャートである。

【図３】同実施例の個々のマッチドフィルタ回路を示す
ブロック図である。

【図４】マッチドフィルタ回路のタイミングチャートで
ある。

【図５】図３におけるサンプルホールド回路を示す回路
図である。

【図６】図３におけるスイッチを示す回路図である。

【図７】図３におけるマルチプレクサを示す回路図であ
る。

【図８】図３における第１加算器を示す回路図である。

【図９】図３における第５加算器を示す回路図である。

【図１０】図３にける第６加算器を示す回路図である。

【図１１】基準電圧を生成するための回路を示す回路図
である。

【図１２】図１における積算回路を示す回路図である。

【図１３】本発明の第２実施例を示すブロック図であ
る。

【図１４】第１実施例による全相関の計算結果を示すグ
ラフである。

【図１５】第２実施例による部分相関の計算結果を示す
グラフである。

【図１６】第３実施例を示すブロック図である。

【図１７】第３実施例のタイミングチャートである。

【符号の説明】

ＡＤＤ２１、ＡＤＤ２２、ＡＤＤ２３、ＡＤＤ２４、Ａ
ＤＤ２５、ＡＤＤ２６．．．加算部Ｃ３１、Ｃ３２、Ｃ３３、Ｃ６１、Ｃ６２、Ｃ６３、Ｃ
６４、Ｃ６５、Ｃ７１、Ｃ７２、Ｃ７３、Ｃ７４、Ｃ８
１、Ｃ８２、Ｃ８３、Ｃ８４、Ｃ８５、Ｃ９５、Ｃ１０
１、Ｃ１０２、Ｃ１０３、Ｃ１０４、Ｃ１０５、Ｃ１０
６．．．キャパシタンスＣＴＲＬ．．．コントロール回路ＤＴ４．．．ダミートランジスタＧ１、Ｇ２、Ｇｎ．．．グループＩ１、Ｉ２、Ｉ３、Ｉ６１、Ｉ６２、Ｉ６３、Ｉ７１、
Ｉ７２、Ｉ７３、Ｉ８１、Ｉ８２、Ｉ８３、Ｉ９１、Ｉ
９２、Ｉ９３、Ｉ１０１、Ｉ１０２、Ｉ１０３．．．
ＭＯＳインバータＭＦ１、ＭＦ２、ＭＦ３、ＭＦ４、ＭＦ１１１、ＭＦ１
１２、ＭＦ１１、ＭＦ１２、ＭＦ１（Ｍ／ｎ）、ＭＦ２
１、ＭＦ２２、ＭＦ２（Ｍ／ｎ）、ＭＦｎ１、ＭＦｎ
２、ＭＦｎ（Ｍ／ｎ）．．．マッチドフィルタ回
路ＭＵＸ１、ＭＵＸ２．．．マルチプレクサＳＨ１、ＳＨ２、ＳＨ３、ＳＨ４、ＳＨ５、ＳＨ６
．．．サンプル・ホールド回路Ｒ３１、Ｒ３２、Ｒ６１、Ｒ６２、Ｒ７１、Ｒ７２、Ｒ
８１、Ｒ８２、Ｒ９１、Ｒ９２、Ｒ１０１、Ｒ１０２
．．．レジスタンスＳＵＭ１、ＳＵＭ２、ＳＵＭｎ、ＳＵＭ．．．加算
回路ＳＷ．．．スイッチＴ４、Ｔ５１、Ｔ５２．．．トランジスタ回路Ｖｒｅｆ．．．基準電圧発生回路ＣＬＫ１、ＣＬＫ２．．．クロックＲ（ｔ）．．．出力電圧Ｓ（ｔ）．．．入力電圧。

───────────────────────────────────────────────────── フロントページの続き (72)発明者山本誠東京都世田谷区北沢３−５−18 鷹山ビル株式会社鷹山内 (72)発明者占部健三東京都中野区東中野三丁目14番20号国際電気株式会社内 (72)発明者高取直東京都世田谷区北沢３−５−18 鷹山ビル株式会社鷹山内 (56)参考文献特開昭61−153764（ＪＰ，Ａ) 特開昭62−159271（ＪＰ，Ａ) 特開平２−12456（ＪＰ，Ａ) 特開平７−58669（ＪＰ，Ａ) 特開平９−46174（ＪＰ，Ａ) 特開平９−46231（ＪＰ，Ａ) 特開平９−83483（ＪＰ，Ａ) 特開平９−83486（ＪＰ，Ａ) 特開平９−83488（ＪＰ，Ａ) 特開平９−116522（ＪＰ，Ａ) 特開平９−116523（ＪＰ，Ａ) 特開平９−130365（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】時系列の複数のスペクトラム拡散信号に
対して所定のＰＮ符号を乗じ、その積算値を求めるマッ
チドフィルタ装置において；ＰＮ符号の個数をＭ、このＭよりも小さい自然数をｎ、
チップ時間をＴｃ、Ｍをｎの倍数とするとき、タップ数
Ｍ／ｎのｎ個のマッチドフィルタ回路よりなるｎ組のマ
ッチドフィルタグループであって、ＰＮ符号を（ｎ―
１）個おきにとった符号系列を各タップの乗数として各
マッチドフィルタ回路に設定し、かつ各マッチドフィル
タ回路にはＴｃの時間ずつシフトしたｎ・Ｔｃ周期のサ
ンプリングクロックを供給し、各マッチドフィルタグル
ープは符号系列とサンプリングクロックの組合せが異な
るように設定されているｎ組のマッチドフィルタグルー
プと；各マッチドフィルタグループごとに設けられ、そのマッ
チドフィルタグループの全てのマッチドフィルタ回路の
出力を加算する加算回路と；これら加算回路の出力を択一的に出力するマルチプレク
サと；を備えていることを特徴とするマッチドフィルタ装置。
【請求項２】時系列の複数のスペクトラム拡散信号に
対して所定のＰＮ符号を乗じ、その積算値を求めるマッ
チドフィルタ装置において；ＰＮ符号の個数をＭ、このＭよりも小さい自然数をｎと
するとき、ガウス記号を［］、チップ時間をＴｃとする
とき、タップ数［Ｍ／ｎ］のｎ個のマッチドフィルタ回
路と、、タップ数（Ｍｍｏｄｎ）の１個のマッチド
フィルタ回路とよりなるｎ組のマッチドフィルタグルー
プであって、ＰＮ符号を（ｎ―１）個おきにとった符号
系列を各タップの乗数として各マッチドフィルタ回路に
設定し、かつ各マッチドフィルタ回路にはＴｃの時間ず
つシフトしたｎ・Ｔｃ周期のサンプリングクロックを供
給し、各マッチドフィルタグループは符号系列とサンプ
リングクロックの組合せが異なるように設定されている
ｎ組のマッチドフィルタグループと；各マッチドフィルタグループごとに設けられ、そのマッ
チドフィルタグループの全てのマッチドフィルタ回路の
出力を加算する加算回路と；これら加算回路の出力を択一的に出力するマルチプレク
サと；を備えていることを特徴とするマッチドフィルタ装置。
【請求項３】請求項１記載のｎ組のマッチドフィルタ
グループの一部のみが設けられていることを特徴とする
マッチドフィルタ装置。
【請求項４】請求項１記載のｎ組のマッチドフィルタ
グループの１組のみが設けられ、この１組のマッチドフ
ィルタグループの出力が最終出力とされていることを特
徴とするマッチドフィルタ装置。
【請求項５】ｎは２のべき乗であることを特徴とする
請求項１記載のマッチドフィルタ装置。
【請求項６】ｎ＝２であることを特徴とする請求項１
記載のマッチドフィルタ装置。
【請求項７】時系列の複数のスペクトラム拡散信号に
対して所定のＰＮ符号を乗じ、その積算値を求めるマッ
チドフィルタ装置において；ＰＮ符号の個数の半分のタップ数を有し、ＰＮ符号を１
個おきにとった符号列を各タップの乗数とした第１各マ
ッチドフィルタ回路と；ＰＮ符号の個数の半分のタップ数を有し、第１マッチド
フィルタ回路で使用されていない半分のＰＮ符号の符号
列を乗数とした第２各マッチドフィルタ回路と；チップレートの１／２の周波数の相互に逆位相の２系統
のクロックを生成し、これらクロックを第１、第２マッ
チドフィルタ回路にそれぞれ供給するクロック生成回路
と；前記マッチドフィルタ回路の出力を加算する加算回路
と；これら加算回路の出力を択一的に出力するマルチプレク
サと；を備えたマッチドフィルタ装置。
【請求項８】マッチドフィルタ回路は：入力電圧に接続されたスイッチと、このスイッチの出力
に接続された第１キャパシタンスと、この第１キャパシ
タンスの出力に接続された奇数段のＭＯＳインバータよ
りなる第１反転増幅部と、この第１反転増幅部の出力を
入力に接続する第１帰還キャパシタンスと、前記第１反
転増幅部の出力または基準電圧を択一的に出力する第１
マルチプレクサおよび第２マルチプレクサとを有する複
数のサンプル・ホールド回路と；各サンプル・ホールド回路の第１マルチプレクサの出力
が接続された複数の第２キャパシタンスと、これら第２
キャパシタンスの出力が統合されつつ接続された奇数段
のＭＯＳインバータよりなる第２反転増幅部と、この第
２反転増幅部の出力を入力に接続する第２帰還キャパシ
タンスとを有する第１加算部と；各サンプル・ホールド回路の第２マルチプレクサの出力
および第１加算部の出力が接続された複数の第３キャパ
シタンスと、これら第３キャパシタンスの出力が統合さ
れつつ接続された奇数段のＭＯＳインバータよりなる第
３反転増幅部と、この第３反転増幅部の出力を入力に接
続する第３帰還キャパシタンスとを有する第２加算部
と；第１加算部の出力から第２加算部の出力を減ずる減算部
と；前記サンプル・ホールド回路のうちいずれか１個におけ
る前記スイッチを閉成するとともに他のスイッチを開放
しかつ所定の組合せで各サンプル・ホールド回路の第
１、第２マルチプレクサを切り換えるコントロール回路
と；を備えている請求項１記載のマッチドフィルタ装置。
【請求項９】サンプル・ホールド回路を複数のグルー
プにグループ分けし、各グループについて、第１マルチ
プレクサの出力が接続された第４加算部を設け、第２マ
ルチプレクサが接続された第５加算部を設け、全グルー
プの第４加算部の出力を第２加算部に入力し、全グルー
プの第５加算部の出力を第１加算部に入力してあり、第
４加算部は、各サンプル・ホールド回路の第１マルチプ
レクサの出力が接続された複数の第４キャパシタンス
と、これら第４キャパシタンスの出力が統合されつつ接
続された奇数段のＭＯＳインバータよりなる第４反転増
幅部と、この第４反転増幅部の出力を入力に接続する第
４帰還キャパシタンスとを有し、第５加算部は、各サン
プル・ホールド回路の第２マルチプレクサの出力および
第１加算部の出力が接続された複数の第５キャパシタン
スと、これら第５キャパシタンスの出力が統合されつつ
接続された奇数段のＭＯＳインバータよりなる第５反転
増幅部と、この第５反転増幅部の出力を入力に接続する
第５帰還キャパシタンスとがマッチドフィルタ回路に設
けられたことを特徴とする請求項８記載のマッチドフィ
ルタ装置。
【請求項１０】奇数段のＭＯＳインバータよりなる第
６反転増幅部と、この第６反転増幅部の出力を入力に接
続する第６帰還キャパシタンスとを備えた基準電圧生成
回路により基準電圧が生成されていることを特徴とする
請求項８記載のマッチドフィルタ装置。
【請求項１１】反転増幅部は、出力とグランドとの間
には接地キャパシタンスが接続され、最終段のＭＯＳイ
ンバータより前段でＭＯＳインバータの出力を１対の平
衡レジスタンスによって電源およびグランドに接続して
あることを特徴とする請求項８〜１０のいずれか１項に
記載されたマッチドフィルタ装置。
【請求項１２】基準電圧はＭＯＳインバータの電源電
圧の１／２となるようにＭＯＳインバータの閾値が設定
されていることを特徴とする請求項８記載のマッチドフ
ィルタ装置。
【請求項１３】各サンプル・ホールド回路に対するコ
ントロール回路の設定は、全てのサンプル・ホールド回
路を循環するように切り換えられることを特徴とする請
求項８記載のマッチドフィルタ装置。
【請求項１４】第１マルチプレクサは第１反転増幅部
の出力または基準電圧を択一的に出力し、第２マルチプ
レクサは第１マルチプレクサとは逆の選択で第１反転増
幅部出力または基準電圧を出力するようになっている請
求項８記載のマッチドフィルタ装置。
【請求項１５】第１マルチプレクサおよび第２マルチ
プレクサは、いずれか一方が第１反転増幅部出力を出力
し、あるいは両者が基準電圧を出力するようになってい
る請求項８記載のマッチドフィルタ装置。
【請求項１６】マッチドフィルタ回路は、ＰＮ符号
の個数の半分のタップ数の第３、第４マッチドフィルタ
回路をさらに備え、第３マッチドフィルタ回路は第１マ
ッチドフィルタ回路と同じ符号列が乗数とされるととも
に第２マッチドフィルタ回路と同位相のクロックが供給
され、第４マッチドフィルタ回路は第２マッチドフィル
タ回路と同じ符号列が乗数とされるとともに第１マッチ
ドフィルタ回路と同位相のクロックが供給されているこ
とを特徴とする請求項７記載のマッチドフィルタ装置。
【請求項１７】第１、第２マッチドフィルタに供給さ
れるクロックは適宜交換されることを特徴とする請求項
７記載のマッチドフィルタ装置。
【請求項１８】マッチドフィルタ回路はグループ分け
され、各グループごとに加算回路により一旦加算された
のちに、さらに加算回路によって全体の加算が行われる
ことを特徴とする請求項８記載のマッチドフィルタ装
置。