KR100265305B1 - 고능률 부호화 장치 - Google Patents

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KR100265305B1
KR100265305B1 KR1019890018625A KR890018625A KR100265305B1 KR 100265305 B1 KR100265305 B1 KR 100265305B1 KR 1019890018625 A KR1019890018625 A KR 1019890018625A KR 890018625 A KR890018625 A KR 890018625A KR 100265305 B1 KR100265305 B1 KR 100265305B1
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데쯔지로 곤도
마찌오 나가이
노리히사 시로따
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이데이 노부유끼
소니 가부시끼 가이샤
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Abstract

본 발명은 디지털 화상신호를 화상 블록으로 분해하고. 화상 블록마다 가변길이 부호화를 행하는 부호화 회로에서의 신호가 공급되고, 동기 블록이 연속하는 출력신호를 발생하는 프레임화 회로에서, 화소마다의 부호화 출력 신호에 대한 최상위 비트를 동기 블록의 소정의 위치에 삽입함으로서 복수의 트랙을 헤드가 과하게 주사하는 화상 검색시에도, 재생 화상을 얻을 수 있다.

Description

고 능률 부호화 장치
제1도는 본 발명이 적용될 수 있는 기록 및 재생 회로의 블록선도.
제2도 및 제3도는 화상 블록과 비트 프레임의 설명을 위해 사용된 개략도.
제4a 및 4b도는 프레임화 회로의 블록선도.
제5도는 프레임화 회로에 공급된 타이밍 신호의 파형도.
제6a내지 6e도 및 제7a내지 7e도는 비트 프레임을 보다 상세하게 도시한 개략도.
제8a내지 8i도는 프레임화 회로의 출력 신호를 설명하기 위해 사용된 개략도.
제9a 및 9b도는 프레임화 회로의 블록선도.
제10도는 복수 블록의 블록선도.
제11a내지 11f도는 화상 검색시의 설명을 위해 사용된 개략도.
제12도는 BTL 재생 회로의 블록선도.
제13a내지 13d도는 정상 재생시와 화상 검색 시간의 재생된 화상 레벨 사이의 비교를 도시한 개략도.
제14도는 프레임 분해 회로의 기록측의 구성을 도시한 블록선도.
제15a내지 15b도는 프레임 분해 회로의 판독 측의 구성을 도시한 블록선도.
제16도는 기록시의 전파 에러 플래그 발생 회로의 블록선도.
제17도는 판독시의 전파 에러 플래그 발생 회로의 블록선도.
제18도는 BPID판독 제어기의 블록선도.
* 도면의 주요부분에 대한 부호의 설명
2 : A/D 변환 회로 3, 22 : 매트릭스
4, 21 : 레이트 변환 5 : 블록화 회로
7 : 프레임화 회로 8 : 패리티 발생기
9 : 디지털 변조 회로 11 : 테이프 이동부
13 : 디지털 복조 회로 15 : 에러 정정 회로
18 : 블록 분해 회로 19 : 평활화 회로
20 : 에러 수정 23 : D/A 변환 회로
[발명의 배경]
[발명의 분야]
본 발명은 디지털 화상 신호의 데이터량을 압축하여, 이를 자기 테이프상에 회전 헤드를 이용하여 기록하도록 구성된 디지털 VTR에 적용할 수 있는 고능률 부호화 장치에 관한 것이다.
[종래 기술의 설명]
본 출원인은 일본 특허공개공보 제144989/1986년 호의 명세서에 기술된 바와 같이, 2차원 블록내에 포함된 복수의 화소의 최대값 및 최소값으로 규정된 동적 범위를 구하고, 이 동적 범위에 적응한 부호화를 수행하는 고능률 부호화 장치를 제안하고 있다. 또한, 일본 특허 공개공보 제92620/1987년 호의 명세서에 기술된 바와 같이, 복수의 프레임에 각각 포함된 영역의 화소로 구성된 3차원 블록에 관하여 동적 범위에 적응한 부호화를 수행하는 고 능률 부호화 장치가 제안되어 있다. 더욱이, 일본 특허 공개공보 제128621/1987년 호의 명세서에 기술된 바와 같이, 계수화시에 발생된 최대 왜곡의 일정한 값을 유지하도록 동적 범위에 응답하여 비트수가 변화하는 가변길이 부호화방법이 제안되어 있다.
각각의 동적 범위에 적응한 상술한 고 능률 부호화(소위 ADRC라 칭함)는 전송될 데이터량을 현저하게 압축할 수 있으므로, 디지털 VTR에 사용하가에 적당하다. 특히, 가변-길이 ADRC는 압축율을 높일 수 있다. 그러나, 가변-길이 ADRC는 전송된 데이터량이 화상의 내용에 의해 변동함으로, 소정량의 데이터를 1트랙에 기록하도록 구성된 디지털 VTR에서와 같은 고정된 레이트(rate)의 전송로를 사용할 때에는 버퍼링의 처리가 요구된다.
본 출원인은 예를 들면, 일본 특허 공개공보 제111781/1989년 호의 명세서에 기술된 바와 같이, 동적 범위의 도수 분포를 구하고, 이 도수 분포를 적산형의 분포로 변환하고, 부호화의 임계값을 적산형의 도수 분포에 적용하여 발생된 데이터량을 구하고, 발생 정보량이 전송 레이트를 초과하지 않도록 임계값을 결정하는 버퍼링 장치를 제안하고 있다.
가변-길이 ADRC의 화소 코드에 대한 비트길이가 O내지 4인 경우, 버퍼링에 대해 이하에 기술한다. 부호화를 위한 임계값이 T1 내지 T4(단, T1 ＞ T2 ＞ T3 ＞ T4)로 하면, (최대값 내지 T1)의 범위에 대한 동적 범위 DR의 화상 블록에 대해서는 비트길이가 4이고, (T1 내지 T2)의 범위에 대한 동적 범위의 화상 블록에 대해서는 비트길이가 3이고, (T2-1 내지 T3)의 동적 범위 DR의 화상 블록에 대해서는 비트길이가 2이며, (T3-1 내지 T4)의 동적 범위 DR의 화상 블록에 대해서는 비트길이가 1이며, (T4-1 내지 최소값)의 동적 범위 DR의 화상 블록에 대해서는 비트길이가 0(화소 코드가 전송되지 않음)이다. 상기 임계값 T1 내지 T4의 조합에 관해서, 복수의 세트, 즉 제1세트에서 제32세트까지의 32세트가 미리 준비되어 있다. 이들 임계값의 세트는 제1임계값의 세트가 적용되면 발생 정보량이 최대로 되며, 제32임계값의 세트가 적용되면, 발생 정보량이 최소로 되는 반면에, 제1임계값의 세트로부터 발생된 정보량을 점차 감소시키도록 배열된다. 각 임계값의 세트는 5비트의 임계 코드로서 구별된다.
입력된 화상 데이터의 2프레임 주기내에 포함된 많은 화상 블록의 동적 범위 DR를 발생시킨 분주 테이블이 형성된다. 이 처리는 메모리(RAM)의 각 어드레스를 동적 범위 DR로서 각 어드레스에 기록될 데이터를 +1씩 하여 두면 좋다. 도수 분포표가 메모리의 각 어드레스에 대한 도수를 적산함으로써 적산형으로 변환된다. 발생된 많은 정보는 상기 표시된 임계값 세트를 적산형 분주 테이블에 이용함으로써 성취될 수 있다. 임계값 세트는 2프레임 주기의 발생된 많은 정보가 전송 경로의 용량을 초과하지 않도록 선택된다. ADRC 부호화는 선택된 임계값 세트를 이용하여 수행된다.
3차원 블록의 ADRC와 프레임 드롭핑 처리를 조합함으로써 많은 정보량의 또다른 압축을 할 수 있는 방식이 본원 출원인에 의하여 제안되어 있다(일본 특허공개공보 제9394/1988년 호의 명세서 참조). 이러한 방식에서, 3차원 블록이 정지 화상 블록일시에, 3차원 블록을 형성하는 복수 영역내에 대응하는 위치에서의 화소의 평균치가 수신되어 전송됨으로써, 화상 블록의 화소 데이터를 절반으로 압축시킨다. 프레임-드롭핑 처리가 실행되었는지 그렇지 않은지를 나타내는 플래그 MDT가 수신(재생)측에 전송된다.
3차원 ADRC와 프레임-드롭핑 처리를 결합하는 고 능률 부호화 방식의 경우에서도 버퍼링 처리가 실행된다. 이러한 형의 버퍼링 방식으로써, 본원 출원인은 일본 특허 공개공보 제299587/1989년호, 제299588/1989년호 및 일본 특허출원 제183781/1988년 호에 기술되어 있는 몇몇 방법을 이미 제안했다.
이들은 동적 범위 DR의 레벨 방향으로의 상술된 임계값 및 프레임-드롭핑 처리가 실행되어야 하는지 또는 그렇지 않아야 하는지를 결정하는 임계값을 제어함으로써 정보를 제어하는 것을 기술하고 있다. 프레임-드롭핑 처리가 실행되어야 하는지 또는 실행되지 않아야 하는지를 결정하는 임계값은 동임계값이라 칭한다.
상술된 ADRC와 버퍼링의 조합에서 발생되는 출력신호는 기록될 때에; 프레임화 회로에 의해 동기 블록이 연속하는 기록신호의 형태로 변환된다. 더구나, 재생신호는 프레임 분해 회로를 통해 ADRC의 디코더에 공급된다.
상술된 가변길이 ADRC의 경우에, 화상 블록마다 각 화소의 부호화 출력인 비트 프레임의 비트길이가 결정된다. 이 비트 프레임의 데이터가 동기 블록내에 순차적으로 채워져, 기록 데이터를 형성한다. 재생 데이터가 연속하여 얻어지는 정상 재생시에서, 재생 데이터와 2프레임마다의 화상 블록의 수(화상 블록의 위치) 사이의 대응관계는 재생측에서 판별될 수 있다. 대조적으로, 테이프가 고속으로 주행되는 화상 검색시의 경우에 헤드는 복수의 트랙을 동시에 주사하고, 재생된 데이터는 각각의 동기 블록 단위로서 불연속적으로 얻어진다. 그러므로, 화상 검색시에서는 재생측에서 비트 프레임을 적절히 복원하는 것이 어렵고, 재생된 화상을 얻는 것도 어렵다.
또한 버퍼링 처리를 포함하는 상술된 가변-길이 ADRC의 경우에, 발생된 데이터 양이 선정된 간격, 예컨대 2프레임 간격으로 제어되기 때문에, 발생된 데이터 양을 제어하기 위한 임계값은 두 프레임마다 결정된다. 그러므로, 임계값 코드 THR는 2프레임당 한번 전송될 수 있다. 그러나 임계값 코드가 기록 또는 재생 처리중 발생된 에러때문에 에러 데이터가 될 때, 2프레임 주기의 부호화 데이터는 복호화될 수 없다.
[발명의 목적 및 개요]
그러므로 본 발명의 목적은 비트 프레임내의 최상위 비트 MSB를 특정 처리하여, 이 MSB를 동기 블록내의 소정의 위치에 삽입시키고, 화상 검색시에서 MSB로부터 재생된 화상을 얻어내는 고 능률 부호화 장치를 제공하는 것이다.
본 발명의 또한 목적은 에러에 대한 버퍼링 제어에 필요한 제어 데이터의 보호를 강하할 수 있고 화상을 복원할 수 있는 고 능률 부호화 장치를 제공하는 것이다.
본 발명의 일면에 따르면, 소정의 전송량을 갖는 데이터 전송 수단에 의해서 전송되는 압축 화상 데이터를 제공하기 위하여, 복수의 화소로 이루어진 디지털 화상 데이터를 블록 단위로 부호화하는 고 능률 부호화 장치에 있어서, 입력화상 데이터가 공급되어, 상기 입력화상 데이터를 복수 화소로 이루어진 디지털 화상 블록으로 분해함과 함께, 상기 디지털 화상 블록을 연속하여 발생하는 블록화 수단과; 상기 블록화 수단으로부터 공급되는 상기 디지털 화상 블록을 상기 디지털 화상 블록마다의 특징에 따른 비트수로 가변길이 부호화하는 부호화 수단과; 상기 부호화 수단에 의해 공급된 가변길이 부호화된 복수의 상기 화상 블록으로 이루어진 동기 블록을 연속하여 발생함과 함께, 각 동기 블록의 소정에 상기 부호화 데이터의 중요 데이터를 삽입하는 프레임화 수단을 포함하고 있다.
상술된 본 발명에 의하면, 가변-길이 ADRC의 인코더의 출력신호는 데이터(이 데이터의 동기 블록은 연속되어 있음) 계열로 변환된다. 복수의 비트 프레임 예컨대 16개의 화상 블록내의 MSB는 1개의 동기 블록내의 소정의 위치에 삽입된다. 그러므로 이 시스템은 재생된 데이터가 각각의 동기 블록 단위로 얻어지는 화상 검색시에서도 MSB를 분리하여 추출하는데 이상이 없으며, 또한 MSB, 동적 범위 DR 및 최소값 MIN으로 화상 검색시에서도 2진 화상을 복원할 수 있다.
본 발명의 상기 및 다른 목적, 특징 그리고 장점은 첨부된 도면을 참조로 이하에 상세히 설명될 것이다.
[양호한 실시예에 대한 상세한 설명]
본 발명의 실시예에 대하여 도면을 참조로 하여 이하에 설명한다. 본 설명은 다음의 순서에 따른다.
a. 기록회로 및 재생회로
b. 프레임화 회로의 입력신호
c. 프레임화 회로의 출력신호
d. 프레임화 회로의 구성 및 동작
e. 프레임 분해 회로의 입력신호와 출력신호
f. 프레임 분해 회로의 구성 및 동작
g. 변형예
a. 기록 회로 및 재생회로
제1도는 본 발명이 응용될 수 있는 디지털 VTR의 기록회로 및 재생회로의 구성을 도시한 것이다. 제1도에는 1로 도시된 입력단자에 3원색 신호, 예를 들면 적색(R), 녹색(G) 및 청색(B)의 신호가 공급된다. 2로 도시된 A/D 변환기는 3원색 신호를 디지털 신호로 변환시킨다. 디지털 매트릭스 회로(3)는 휘도신호(Y)와 색차신호(U, V)로 구성된다. 휘도신호와 색차신호는 (Y:U:V)가 (4:4:4)로 된 샘플링 주파수를 가지고 있다.
(4:4:4)의 디지털 성분 신호가 많은 양의 정보를 가지고 있으므로, 이러한 신호는 레이트 변환회로(4)에 의하여 (3:1:0)의 샘플링 레이트를 가진 시분할 다중 신호로 변환된다. 특히, 휘도신호의 샘플링 주파수는 3/4로 감소되고, 색차신호의 샘플링 주파수는 1/4로 감소되며, 색차신호(U, V)는 라인 순차의 신호로 재배치된다. 레이트 변환회로(4)의 출력신호는 블록화 회로(5)에 공급되고, 텔레비젼 주사의 순서 신호가 화상 블록의 순서 신호로 변환된다.
본 실시예에서, 제2도에 도시된 바와 같이, 연속하는 2개의 순차 프레임의 화면에서 동일 위치를 차지하는 (4라인 × 4화소) 2개의 영역(A11, A12)은 1개의 화상 블록을 구성한다. 1개의 화상 블록에는 32개의 화소가 포함된다. 블록화 회로(5)에서, 입력신호내의 블랙킹 기간은 제거되고, 유효 데이터는 연속적인 형태로 재배치된다. 그 결과, 데이터의 계열중에 데이터 결여기간이 형성된다. 1개의 라인중에 858샘플이 포함되고, 그 중 유효데이터가 720 샘플이고, 1프레임의 라인수가 525라인이며, 그중 유효 라인수가 488이므로; 2프레임 기간의 데이터수 및 유효 데이터 수는 다음과 같다.
유효 데이터의 수 : 720 × 488 × 2 = 702,720
2프레임 기간의 데이터 수 : 858 × 525 × 2 = 900,900
블록화 회로(5)는 4개의 프레임 메모리로 구성된다. 2프레임 기간의 유효 데이터만이 2프레임 메모리에 기록되고, 다른 2프레임 메모리에서 화상 블록의 순서로 변환된 유효 데이터가 판독된다. 2프레임 메모리의 판독 어드레스를 화상 블록의 순서로 함으로서, 주사선의 순서를 블록 순서로 변환할 수 있다. 그러므로, 블록화회로(5)의 출력신호에는 다음과 같이 231H(H : 수평 주기)의 데이터 결여(lacking) 기간이 포함된다.
(900,900 - 702,720) ÷ 858 ≒ 231H
상기 블록화 회로(5)의 출력신호는 ADRC 인코더(6)에 공급된다. ADRC 인코더(6)에서는 화상 블록마다의 최대값 MAX, 최소값 MIN, 양자의 차인 동적 영역 DR이 검출되고, 동적 영역 DR에 적응하여 가변 길이의 부호화가 실행되고, 또한, 프레임 드롭핑(dropping) 처리가 실행된다. 예를 들면, 4개의 임계값 T1, T2, T3, T4(T4 ＜ T3 ＜ T2 ＜ T1)가 설정된다. 화상 블록의 동적 영역 DR이(0 ≤ DR ＜ T4)의 경우에는 할당된 비트수가 0으로 되고, 화상 블록의 최대값 MAX 및 최소값 MIN만이 전송된다. (T4 ≤ DR ＜ T3)일 때에는, 할당된 비트수가 1비트이며, (T3 ≤DR ＜ T2)일때에는, 할당된 비트 수가 2비트로 된다. 또한, (T2 ≤ DR ＜ T1)일때에는 할당된 비트수가 3비트이며,(T1 ≤ DR ＜ 255)일때에는, 할당된 비트수가 4비트로 된다. 이들 임계값의 다른 세트를 나타내기 위한 코드로써, 휘도신호 임계값 코드 YTHR 및 색 신호 임계 코드 CTHR가 있다.
이와 같이, 0내지 4비트의 가변길이(ADRC)의 부호화를 행하는 경우에, 2프레임 기간의 정보량이 소정 값을 초과하지 않도록 버퍼링 처리가 실행된다. 상기 버퍼링 처리는 2프레임 기간의 동적 영역 DR의 발생 도수를 구하고. 이 동적 영역 DR의 발생 도수에 대한 분포로부터 최적 임계값 T1 내지 T4을 결정하고, 후속 처리동안 준비를 위한 동적 영역의 도수가 기억되어 있는 메모리를 지우는 일련의 처리과정으로 구성된다. 이 버퍼링에 의하여 결정된 임계값을 사용하여 가변길이 ADRC 부호화가 실행된다.
블록화 회로(5)의 출력신호는 화상 블록의 순서로 변환된 2프레임의 유효 데이터로 구성된다. ADRC 인코더(6)에서는 데이터 유효기간에 동적 영역 DR의 도수를 수집하고, 상술한 데이터 결여 구간에서, 적산형의 도수 분포표의 작성, 임계값의 결정 및 메모리의 클리어 처리를 실행한다. 다음에, 임계값에 의하여 가변길이 ADRC 부호화를 행한다.
ADRC 인코더(6)에서는 정지화 블록의 경우에, 1블록을 형성하는 2개의 영역(A11 및 A12) 사이에 평균값을 형성하고, 이 평균값을 2개의 영역에 대신하여 부호화하는 프레임 드롭핑 처리를 실행한다. 프례임 드롭핑 처리에 의하여, 정지화 블록의 경우에 화상 데이터의 정보량은 1/2로 압축되고, 상기 블록이 화상 블록인지 동작 화상 블록인지를 나타내는 동작 판정코드 MDT가 형성된다.
ADRC 인코더(6)의 출력 신호는 각각의 화상 성분 및 부가 데이터에 대응하는 코드신호(소위 비트 프레임 BPL이라 함)로 구성된다. 부가 데이터가 화상 블록마다의 동작 판정코드 MDT, 동적 영역 DR, 최소값 MIN, 휘도신호 및 색차신호의 각각의 임계값 YTHR 및 CTHR, 화상 블록 번호, 2프레임 식별신호 DBFR 등을 포함한다. 1블록의 화상 성분의 수는 정지화상의 경우에, 16이고, 동화상의 경우에 32이다. 그러므로, 비트 프레임 BPL의 데이터량은 비트길이에 따라서 제3도에 도시하듯이, 최소 0바이트 및 최대 16바이트로 된다.
ADRC 인코더(6)의 출력신호는 후술될 프레임화 회로(7)에 공급되고, 프레임 구성의 데이터로 변환된다. 프레임화 회로(7)의 출력신호는 에러 정정부호의 패리티 발생회로(8)에 공급되고, 예를 들면, 곱(product) 부호의 구성에 대한 에러 정정코드의 부호화가 행해진다. 패리티 발생회로(8)의 출력은 디지털 변조회로(9)에 공급되고, 디지털 변조처리를 실행한다. 디지털 변조회로(9)의 출력신호는 병렬-직렬 변환 회로(10)에 공급되고, 병렬-직렬 변환회로(10)의 출력에서 직렬데이터의 기록 신호가 얻어진다.
기록 신호는 자기 테이프가 기록 및 재생하기 위해 회전 헤드에 접촉되는 테이프 이송부(11)에 공급되고, 테이프상에 기록된다. 또한, 테이프로부터 재생된 재생신호는 재생 증폭기를 통하여 직렬-병렬 변환회로(12)에 공급된다. 이 신호는 병렬신호로 변환되어, 디지털 복조회로(13)에 공급되고, 디지털 복조 처리된다. 이 디지털 복조회로(13)의 출력신호는 TBC(시간 축 보정장치)(14)에 공급된다. TBC(14)의 출력신호는 에러 정정회로(15)에 제공되어, 그 내부에 어떤 에러가 존재하면, 에러 정정부호에 의해 보정된다. 이 에러 정정회로(15)는 에러의 부재 또는 존재를 나타내는 에러 플래그(flag) 및 정정된 데이터를 출력한다.
이 에러 정정회로(15)의 출력신호는 후에 설명하게 될 프레임 분해회로(16)에 공급된다. 이 프레임 분해회로(16)는 비트 프레임, 부가 데이터 및 에러플래그를 분리시키고, 이 프레임 분해회로(16)의 출력신호를 ADRC 디코더(17)에 공급한다. 이 ADRC 디코더(17)는 부가 데이터를 이용하여 비트 프레임을 복호화시키고, 각각의 화소에 대응하는 8비트의 재생된 데이터를 얻을 수 있다. 이 ADRC디코더(17)의 출력 신호는 블록 분해회로(18)에 인가된다.
이 블록 분해회로(18)는 후술하듯이, 화상 블록 순서에 대한 각 화소의 데이터를 텔레비젼 신호의 주사 순서 신호로 변환시킨다. 이 블록 분해회로(18)는 각 화소에 대응하여 8비트의 코드 신호인 화소 데이터와, 각 화소의 에러 유무를 나타내는 에러 플래그 및 동작 판정 코드의 형태로 화소 데이터를 출력시킨다. 이 동작 판정 코드는 정지화상 블록인지 동화상 블록인지를 나타내는 신호이고, 부가 데이터로부터 분리된다. 정지화상 블록인 경우에, ADRC 인코터(6)에서 1블록을 구성하는 2개의 영역(A11 및 A12)에 대신하여 양자의 평균값이 부호화되는 프레임-드롭핑 처리에 의해 압축된다.
이 블록 분해회로(18)의 출력신호는 평활회로(19)에 공급된다. 이 평활회로(19)는 프레임 드롭핑으로 압축되어 있는 정지화상 블록에 관하여 보간(interpolation)을 실행하고, 1개의 영역이 2개의 영역의 데이터로서 이용된다. 부가적으로, 평활 처리는 정지화상 블록이 연속될 때, 블록 사이의 화상의 부자연 연결을 방지하기 위해 실행된다. 평활회로(19)의 출력에서는 화소 데이터 및 에러 플래그를 발생시키고, 이들 출력신호는 에러 수정회로(20)에 공급된다. 이 에러수정회로에 있어서, 에러 데이터는 시간적 및 공간적 상관을 가지는 다른 바른 데이터에 의해 보간된다.
이 에러수정회로(20)의 출력신호는 레이트 변환회로(21)에 공급된다. 이 레이트 변환회로(21)는 (3:1:0)의 시분할 다중 신호를(4:4:4)의 성분 신호로 변환시킨다. 이 레이트 변환회로(21)의 출력신호(휘도신호(Y), 색차신호(U, V))는 디지털 매트릭스 회로(22)에 공급되고, 3원색 신호(R, G, B)로 변환된다. 이 3원색 신호는 D/A변환기(23)에 의해 3원색 아날로그 신호로 변환되고, 출력단자(24)에 추출된다.
b. 프레임화 회로의 입력신호
제4도는 프레임화 회로의 구성 전체를 도시한다. ADRC 인코더(6)로부터 프레임화 회로에 공급된 입력신호에 대하여 먼저 설명한다. 이들의 입력신호는 제5도에 도시된 타이밍 신호와 동기하여 공급된다. 제5도에 있어서, FRID는 한 프레임 주기로서 반전된 1프레임 ID를 나타내고, DBFR은 2프레임 주기로서 반전된 2프레임 ID를 나타내며, DTEN은 데이터의 유효기간을 나타내는 데이터 인에이블 신호를 나타내고, BLKP는 블록 주기의 블록 펄스를 나타낸다. 2프레임 ID는 파선으로 도시된 고속 재생방식의 파형을 나타낸다.
YTHR 및 CTHR ; 상기 임계값 코드는 각기 ADRC 인코더(6)를 버퍼링한 결과로 2프레임마다 1개의 값이 설정되는 5비트의 코드이다. 그러나, ADRC 인코더(6)로부터 출력될 때에는, 각 화상 블록에 부착된다. 휘도신호 Y의 각 화상 블록에는 YTHR, 색 신호 C의 각 화상 블록에는 CTHR이 부착됨을 주목한다.
프레임화 회로에 있어서, 상기 임계값 코드 YTHR 및 CTHR은 단지 데이터로 처리된다. 그러나, 블록 분해회로에 있어서, 상기 임계값 코드는 차후에 설명되는 바와 같이, 각 화상 블록의 BTL(비트길이 데이터 ; bit length data)을 복원하는데 사용된다. 그 이유는 BTL이 프레임화 회로로부터 프레임 분해회로에 전송되지 않기 때문이다.
정상 재생방식으로, 2프레임으로 부착 결정된 1개씩의 YTHR 및 CTHR은 2프레임내의 모든 화상 블록의 BTL을 제공하는데 사용되므로, 상기 YTHR 및 CTHR은 매우 중요한 코드이다.
YCID ; 화상 블록이 Y신호의 블록인지 아니면 C신호 블록인지를 표시하는 1비트의 플래그이다.
MDT ; 화상 블록이 프레임-드롭핑(frame-dropping) 처리되어 있는지의 여부를 표시하는 2비트 플래그이다. MDT가 (00)일때에는, 화상 블록은 정지(still)블록이고, 프레임-드롭핑 처리가 실행되는 것을 표시한다. MDT가 (11)일때에는, 화상 블록이 움직임 블록이고, 프레임-드롭핑 처리는 실행되지 않음을 표시한다. 또한, 샘플링이 사용되었을 때, MDT는 보간 필터의 선택 신호로도 사용된다. 프레임화 회로 및 프레임 분해회로는 플래그를 데이터로 처리할 뿐 아니라 제어 시스템 회로의 입력신호로도 사용한다. 보다 구체적으로, 상기 회로는 플래그를 각 화상 블록의 유효 BPL에 대한 바이트 수를 결정하는데 사용된다.
DR ; 화상 블록내의 진폭을 표시하는 8비트의 동적범위 데이터(dynamic range data)이다. 프레임화 회로가 DR을 단지 데이터로서 취급할 뿐이지만, 프레임 분해회로는 DR을 각 화상 블록의 비트길이를 결정하기 위해 YTHR 및 CTHR을 공동으로 사용한다.
MIN ; 화상 블록내의 진폭의 최소값을 표시하는 8비트의 데이터이다.
BPL3 내지 BPLO ; 비트 프레임을 표시하고, 각 화소의 부호화 코드 신호이다. 이들은, 유효, 무효의 구별없이, 4비트 병렬로 입력된다. 유효한 BPL'S는 MDT 및 BTL에 의해 결정된다. 제6도 및 7도에서 사선을 부착한 부분은 유효한 BPL을 나타내는 것이고, 제6도는 프레임-드롭핑 처리가 실행된 화상 블록의 BPL을 나타내고, 제7도는 프레임-드롭핑 처리가 실행되지 않은 화상 블록의 BPL을 나타낸다.
제6a도 및 제7a도에 도시된 바와 같이, (BTL=0)인 경우에, 유효 비트는 하나도 없다. 화상 블록의 (4 × 4 × 2 = 32화소)의 각 화소는 4비트 부호화 코드를 갖는다. BPL3는 상기 부호화 코드의 최상위 비트(MSB)의 집합이고, BPL2는 부호화 코드의 제2번째 비트의 집합이며, BPL1은 부호화 코드의 제3번째 비트의 집합이고, BPLO는 부호화 코드의 제4번째 비트, 즉 최하위 비트(LSB)의 집합이다. 프레임-드롭된 화상 블록은 16개의 화소로 구성된다.
(BTL = 1)인 경우에, 유효 데이터는, 각각 제6b도 및 7b도에 도시된 바와 같이, 16비트 및 32비트이다. (BTL = 2)인 경우에, 유효 데이터는, 각각 제6c도 및 제7c도에 도시된 바와 같이, 32비트 및 64비트이다. (BTL = 3)인 경우에, 유효 데이터는, 각각 제6d도 및 제7d도에 도시된 바와 같이, 48비트 및 96비트이다. (BTL=4)인 경우에, 유효 데이터는, 각각, 제6e도 및 제7e도에 도시된 바와 같이, 64비트 및 128비트이다.
BTL ; 1화소당 유효 비트수를 나타내는 비트길이 데이터이다. 이것은 화상 블록의 동적범위 DR와 임계값 코드 THR에서 화상 블록마다 걸정된다. 이것은 0내지 3까지의 값을 나타낸다.
BKAD ; 화상 블록의 일련번호를 나타낸다.
c. 프레임화 회로의 출력신호
프레임화 회로는 후단에서, 오버 헤드가 쉽게 부착되도록 오버헤드영역을 동기 블록이 연속하는 데이터 바이트열 DT를 출력한다. 데이터 바이트열 DT는 화상유효코드(MDT, DR, MIN 및 유효 BPL)를 포함할 뿐만 아니라, 1동기 블록에 대하여 1개만 부가되는 YTHR, CTHR, DBFR 및 BPID가 있다. 이들 부가 코드는 프레임 분해 회로의 동작을 위한 보조수단으로서 중요하다. 더욱이, 타이밍 제어신호로서, FRID와 SYNP(동기 펄스)가 출력된다. SYNP는 회로내의 동기 블록의 동기신호이며, 출력측에서의 FRID는 SYNP와 동기화된다.
제8도를 참조하면, 코드의 배열에 관한 설명이 주어져 있다. 제8a도에 도시된 타이밍 신호 FRID에 의해 규정되는 2프레임 주기에는 제8b도에 도시된 바와 같이 8개의 세그먼트가 포함되어 있다. 1세그먼트에는 동기 펄스 SYNP(제8c도)와 동기화되는 196(184 + 12)개의 동기 블록을 포함하고 있다. 184 동기 블록은 화상 코드 영역과 부가 코드 영역을 포함하는 유효 동기 블록이며, 후속 12개의 동기 블록은 에러정정코드 패리티를 포함하고 있는 무효 동기 블록이다. 1동기 블록은 156바이트의 길이를 갖고 있으며, 16개의 화상 블록의 데이터가 한 동기 블록에 삽입된다.
타이밍 신호 FRID의 1주기내에 제1번째 세그먼트 내지 제7번째 세그먼트는 각각 제8d도에 도시된 데이터 구성을 갖고 있으며, 제8번째 세그먼트는 제8e도에 도시된 데이터 구성을 갖고 있다. 동기 블록은 그 데이터 배열에 따라 A형태, B1 형태 및 B2형태의 3종류로 구별되는데, B1형태가 주요한 형태이다. 제1번째 세그먼트 내지 제7번째 세그먼트(4 × 46 = 184)개의 유효 동기 블록은 최초와 최후에 각각 위치하는 5개의 A형태 동기 블록과, 중간에 배치된 174개의 B1형태 동기 블록으로 이루어져 있다. PTO는 수평방향으로 정렬된 데이터에 대하여 에러 정정코드 패리티를 나타내며, PT2는 수직방향으로 정렬된 데이터에 관한 패리티이다. 제8번째 세그먼트내의 유효 동기 블록은 최초와 최후에 각각 위치하는 A형태 동기 블록과, 중간에 배치된 B1형태 및 B2형태의 동기 블록으로 구성되어 있다.
제8f도는 B1형태의 동기 블록의 데이터 구성을 도시하며, 제8h도는 B2형태의 동기 블록의 데이터 구성을 도시하고, 제8i도는 A형태의 동기 블록의 데이터 구성을 도시하고 있다. 각 동기 블록은 그 헤드부에 동기 패턴(SYNC)과 ID를 갖고 있다. ID는 2프레임 기간에 포함되는 1568(8 × 196)개의 동기 블록에 대하여 부착된 일련번호(동기 블록 번호)이다. ID에 후속되는 동기 블록의 헤드부가 제8g도에 확대 도시되어 있다.
이하, 동기 블록의 코드배열의 원칙에 대하여 설명한다. 동기 블록중에서 에러 정정코드 패리티가 부가되는 오버헤드 부분을 제외한 부분은 화상코드 영역과 부가코드 영역으로 나누어진다. 화상코드 영역에는 MDT, DR, MIN 및 BPL이 포함되고, 부가코드 영역에는 DBFR, YTHR, CTHR 및 BPID가 포함된다. 부가코드 영역은 형태의 차이에 관계없이 동기 블록의 헤드 부근에 위치하고, 제8g도에 도시된 구성을 갖고 있다.
ADRC 인코더의 출력중에서. MDT, DR 및 MIN은 중요어로서 화상 코드 영역내의 소정 위치에 배치된다. 제8f도 및 제8g도에 도시된 바와 같이, 4개의 화상 블록의 각 DR 및 MIN은 4개의 화상 블록의 MDT 이후(총 1바이트)에 배치된다. 이들 MDT, DR 및 MIN은 3바이트 간격으로 배치된다. 하나의 유효 동기 블록내에는 16개의 화상 블록의 MDT, DR 및 MIN을 포함하고 있다. 다른 중요어로서, 부가 코드인 YTHR, CTHR 및 BPID가 있다. 이들의 중요어에 대해서는 특별히 패리티가 부가되고, 에러의 영향이 경감되어 있다. PT1은 중요어에 대한 에러 정정코드 패리티이다.
중요어에 의해서 점유되어진 부분을 제외한 화상코드 영역의 다른 부분에는 비트 프레임 BPL이 위치된다. BPL데이터 중, BPL(MSB)은 특별한 방식으로 취급된다. 화상 블록에 유효한 MSB가 존재하는 경우에는, 동일 화상 블록에서의 MDT, DR 및 MIN의 가까운 소정위치(이것을 MBP 슬롯이라 함)에 MSB가 배치된다. 예를 들어, DR 및 MIN의 각각에 후속하는 2바이트가 MBP 슬롯으로 사용된다. MSB에는 특별한 패리티가 부가되지 않는다.
중요어와 MSB에 점유되지 않은 화상코드영역에, MSB이외의 유효한 BPL(이것을 총칭하여 BPLX라 함)이 2프레임의 전체에 걸쳐 순서대로 채워진다.
제8g도에서, BPID는 동기 블록내의 최초의 BPLX에 대한 ID신호이다. 15비트의 BPID1은 그 BPLX에 속하는 2프레임내의 화상 블록 번호를 나타내고, BPID2는 화상 블록내의 각 바이트에 붙인 번호(서브-블록 번호)를 나타낸다. 부가 코드 영역의 최초의 1바이트는 BA1으로 도시되어 있으며, 제2번째, 제3번째 및 제4번째 바이트는 각각 BA2, BA3 및 BA4로 도시되어 있다. 부가코드 영역의 데이터 구성은 A형태, B1형태 및 B2형태 중에서 동일하다. 제8i도에 도시된 A형태의 유효 동기 블록은 MDT, DR 및 MIN을 포함하지 않는 반면, 제8f도에 도시된 B1형태의 동기 블록에는 MDT, DR 및 MIN을 포함한다. 상기 2종류의 유효 동기 블록의 개수를 조정함으로써, 유효한 코드가 들어가지 않은 무모한 MDT, DR 및 MIN 슬롯이 감소된다. 또한, MDT, DR 및 MIN의 슬롯(제8h도에 도시됨)을 부분적으로 갖는 B2형태의 동기 블록도 들어가, 무모한 MDT, DR 및 MIN 을 완전히 제거하는 것은 쉽다.
d. 프레임화 회로의 구성 및 동작
제4도를 참조하여, 프레임화 회로(7)에 대하여 설명한다.
프레임화 회로(7)는 각 코드 및 레지스터 블록(38)에 대해 특별히 사용하도록 메모리 블록(31 내지 37)으로 구성하는 메모리 장치를 갖는다. 상기 메모리 블록(31 내지 37)은 2개의 메모리로 구성하는 이중-뱅크 구성을 가져서, 한쪽의 메모리에 데이터가 기록되는 2개의 프레임 기간이고, 다른 쪽의 메모리에서 2프레임 기간의 데이터가 판독된다.
메모리 블록(31)은 움직임 검출 플래그 MDT용으로 사용된다. 2비트 MDT는 직병렬 변환회로(39)에 의해 8비트 병렬 데이터로 변환되어 메모리 블록(31)에 공급된다.
메모리 블록(32)은 동적범위 DR용으로 사용되고, 8비트 DR은 메모리 블록(32)에 공급된다.
메모리 블록(33)은 화상 블록의 최소값 MIN용으로 사용되고, 8비트 MIN은 메모리 블록(33)에 공급된다.
메모리 블록(34)은 비트길이 데이터 BTL용으로 사용되고, (0 내지 4) 비트의 비트길이를 나타내는 3비트 BTL는 메모리 블록(34)에 공급된다.
메모리 블록(35 및 36)은 비트 프레임 BPL용으로 사용된다. 4비트 병렬 BPL은 직렬-병렬 변환회로(40)에 의해 8비트 병렬 데이터로 변환된다. 직렬-병렬 변환회로(40)는 BPL3(즉 MSB), BPL2, BPL1 및 BPLO을 각각 8비트 병렬데이터로 변환시킨다. 본 실시예에서는 1개의 화상 블록이 32개의 화소로 구성됨으로, 비트프레임은 (4비트 × 32)(제7e도 참조)의 데이터 량을 포함한다. 32개의 화소는 8화소씩 4등분된다. 각 비트 프레임의 8화소분은 직렬-병렬 변환회로(40)에 의해 1바이트 병렬 데이터로 변환된다. 즉, 직렬-병렬 변환회로(40)에서는 순차적으로 1바이트의 BPL3(MSB), 1바이트의 BPL2, 1바이트의 BPL1 및 1바이트의 BPL0이 출력되고, 상기 4바이트 배열이 4회 반복된다. BPID2는 1화소 블록의 16바이트 순서를 나타내는 블록 번호이다. 직렬-병렬 변환회로(40)의 출력신호중에서, MSB은 메모리 블록(35)에 공급되며, 그 외의 비트프레임 BPLX은 메모리 블록(36)에 공급된다.
메모리 블록(37)은 BPIDl, BPID2 및 DBFR(제8g도 참조)용의 것이다. BPID1은 레지스터(41)를 통해 메모리 블록(37)에 공급되고, 카운터(42)에 의해 형성된 BPID2은 레지스터(43)를 통해 메모리 블록(37)에 공급된다.
레지스터 블록(38)에는 임계값 코드 THR 및 YC 식별신호 YCID가 공급된다.
메모리 블록(31 내지 37)의 각각 한쪽의 메모리 뱅크에 2프레임 기간에서 입력신호가 기입되고, 다음의 2프레임 기간에서 메모리 블록(31 내지 37)이 판독되고, 제8도에 도시된 데이터 바이트 열(DT)이 출력된다.
기록측 제어를 위해, 입력 타이밍신호 FRID, BLKP 및 DTEN로부터 주요 기록 타이밍 신호를 형성하는 기록 타이밍 발생회로(44), 메모리에 효과적인 비트 프레임을 기록하는 기록제어회로(45), 화상 블록기간 카운터(46), BPLX 기록 카운터 (47) 및 MSB 기록 하위 어드레스 카운터(48)가 제공된다.
화상 블록번호를 나타내는 BPID1(NBK)은 메모리 블록(31, 32, 33 및 34)의 기록 어드레스로 사용되며, 또한, MSB 기록 하위 어드레스 카운터(48)에서 발생된 하위 어드레스에 가산되도록 가산회로(49)에 공급된다. 가산회로(49)의 출력은 메모리 블록(35)의 기록 어드레스로 사용된다.
메모리 블록(31, 32, 33, 35, 36 및 37)과 레지스터 블록(38)의 출력측에는 각각 출력 제어기능을 갖는 레지스터(51, 52, 53, 55, 56, 57 및 58)가 제공된다. 데이터는 제어된 순서로 레지스터로부터 판독되고, 데이터 바이트열 DT이 형성된다. 에러 플래그 EF는 에러가 없는 것을 나타내는 값("0")을 갖는다.
판독측의 제어를 위해 입력 타이밍 신호 FRID, BLKP 및 DTEN로부터 주요 판독 타이밍 신호를 형성하는 판독 타이밍 발생회로(61), 슬롯 시퀀스 발생회로(62), MSB와 효과적인 BPLX제어용 판독제어회로(63), 동기 블록 주기 카운터(64) ; 동기 블록 카운터(65), 판독화상 블록 카운터(66), BPLX 판독 카운터(67)와 MSB 판독 하위 어드레스 카운터(68)가 제공된다.
판독 어드레스로서, 화상 블록 카운터(66)의 출력신호는 메모리 블록(31, 32, 33 및 34)에 공급되고, MSB 판독 하위 어드레스 카운터(68)에서 형성된 하위 어드레스에 가산되도록 가산회로(69)에 또한 공급된다. 가산회로(69)의 출력신호는 판독 어드레스로서 사용하기 위해 메모리 블록(35)에 공급된다.
상기 슬롯 시퀀스 발생회로(62)에서의 출력신호는 레지스터(51, 52, 53, 57 및 58)로부터 출력을 추출하기 위한 시간을 제어한다. 판독 제어회로(63)는 메모리 블록(31)으로부터 MDT, 메모리 블록(34)으로부터 BTL, 그리고 슬롯 시퀀스 발생회로(62)로부터 출력신호를 공급받는다. 판독제어회로(63)의 출력신호는 MSB판독 하위 어드레스 카운터(68) 및 BPLX 판독 카운터(67)에 공급되고, 레지스터(55) 및 (56)은 판독 제어회로(63)의 출력신호에 의해 제어된다.
다음에, 상술한 프레임화 회로(7)에서 각 코드의 기록동작과 판독동작에 대하여 설명한다.
상기 임계값 코드(Threshold code) THR은 데이터 기록기간(2프레임)에서, YCID에 따라 레지스터 블록(38)내의 YTHR용의 레지스터와 CTHR용의 레지스터에 각각 기록된다. 이 THR's는 기록기간이 종료될 때까지 유지되고, 후속의 2프레임 기간동안 유효 동기 블록의 YTHR 슬롯 및 CTHR 슬롯에서 출력된다.
MDT, DR, MIN 및 BTL은 화상 블록번호를 기록 어드레스로서, 각각의 전용 메모리에 기록된다. 각 MDT는 1화상 블록에서 2비트이기 때문에, 메모리 블록(31)에서 기록하기전에, 직렬-병렬 변환회로(39)에서, 4개의 화상 블록분으로 통합된다. 판독기간동안, 모두 4개의 화상 블록 DR, MIN 데이터와 4개의 화상 블록마다 1개의 MDT바이트가 소정 타이밍의 슬릇에 화상 블록의 순서로 출력된다. 비록 BTL 이 DR, MIN 및 MDT와 동시에 상기 메모리에서 판독되지만, 데이터 바이트열(DT)에는 출력되지 않고, 판독제어회로(63)에 출력되고, MBP슬롯의 판단을 위하여 사용된다.
MSB(BPL3)는 다른 비트 프레임과 유사하게 직렬-병렬 변환회로(40)에서 바이트열로 변환된다. 1화상 블록마다 4바이트의 MSB는 유효/무효와 무관계로 메모리 블록(35)에 기록된다. 기록 어드레스는 상위가 화상 블록번호이고, 하위가 화상 블록내 번호이다. 상기 MSB슬롯은 DR 및 MIN슬롯 근처에 위치되고, 그리고 화상 블록마다 4슬롯이다.
판독기간 동안, 화상 블록에 유효 MSB가 있는 경우에는 이것이 MBP슬롯에 들어가게 된다. 상기 MBP슬롯의 판단은 MDT 및 BTL을 근거로 판독 제어회로(63)에 의해 실행된다. 어느 화상 블록의 MBP슬롯을 순차적으로 MBP1, MBP2, MBP3 및 MBP4로 하면, 이들의 상기 MBP슬롯에 들어가는 코드의 종류와 (MDT, BTL)의 관계는 다음과 같다.
Figure kpo00001
비록, MSB를 제외한 상기 비트 프레임 BPLX는 1화상 블록에 따라 12바이트일지라도, 이들 중에서 유효한 것만이 메모리 블록(36)의 0에서 연속한 어드레스에 기록된다. 유효한 BPLX의 구별은 MDT 및 BTL을 근거로 기록 제어회로(45)에 의해 실행된다. (MDT, BTL)과 유효 BPLX의 관계는 제6도 및 제7도에 도시되어 있다. BPID가 1:1로 BPLX와 관계되어 있기 때문에, 상기 BPLX와 동일 어드레스에 기록된다. 그러나, 데이터 바이트열 DT로서 출력된 BPID는 유효 동기 블록의 선두에 오는 BPLX에 부수하고 있는 것뿐이다.
판독기간 동안, 유효 BPLX는 MBP슬롯중의 BPL슬롯과 MSB에 의해 점유되지 않은 부분에 2종류의 슬롯으로 순차적으로 출력된다. 유효 동기 블록의 최초에 나오는 BPLX의 BPID는 유효 동기 블록의 선두에서, BPLX와 함꼐 메모리 블록(37)에서 판독하여 레지스터(57, 58)에 래치되고, BPID의 슬릇이 도달하면, 데이터 바이트열 DT에 출력된다.
1프레임내의 화상 블록의 위치에 대응하는 상기 화상 블록번호는 15비트로 구성되고, ADRC 인코더(6)로부터 2바이트의 형태로 입력된다. 2프레임마다 값이 반전되는 DBFR은 상기 2바이트에 포함된 공간의 1비트에 넣어지고 있다. 화상 블록번호는 BPID1(제8g도를 참조), DBFR도 동시에 취급되고 있다.
e. 프레임 분해회로의 입력신호 및 출력신호
제9도는 프레임 분해 회로(16)의 일예의 구성을 도시한다. 재생신호는 프레임 분해회로(16)에 입력되기 때문에, 이 회로의 입력신호는 프레임화 회로(7)에서 출력된 데이터 바이트열 DT이다. 그러나, 기록이나 재생시에 에러가 발생하면, 에러가 어느 데이터 바이트에서 에러 플래그(EF)가 하이 레벨로 된다. 테이프 속도가 고속으로 되는 화면검색 모드시에는, 자기헤드가 자기 테이프의 복수의 세그먼트를 타고 주사함으로, 다른 2프레임 기간에 포함되는 데이터 바이트가 동기 블록단위로서 미분화되어, 프레임 분해회로(16)에 입력된다.
프레임 분해회로(16)의 출력신호는 에러가 모두 없을 때, ADRC 인코더(6)의 출력신호와 같다. 그러나, 정상 재생모드일 때에도, 입력 데이터 바이트열에는 에러가 있기 때문에, 에러의 영향을 받는다. MSB를 제외하고는 비트 플랜인 BPLX에는 전파 에러가 발생된다. YTHR, CTHR 및 DBFR은 주요 블록을 통과하기 때문에, 그와 같은 에러는 거의 없다.
화상 검색모드에 있어서의 신호는, 복수의 2프레임간에 걸친 것으로 됨으로, BPID는 무효로 되고, BPLX를 바르게 복원하는 것이 불가능하게 된다. 결과적으로, BPLX는 출력되지 않고, DR, MIN 및 유효 MSR만이 유효 데이터로서 출력된다. 이러한 경우, 각 화상 블록이 2값 화상으로서 복원된 재생화면이 구해진다. 이 재생화면은 정상 재생모드시와 비교하여 진폭 분해능이 저하한 것이지만, 공간 분해능은 열화되지 않고, 화상의 내용을 어느 정도 판정할 수 있고, 화면 검색시의 재생화면으로서는 문제가 없다.
f. 프레임 분해회로의 구성 및 동작
제9도에 도시된 프레임 분해회로는 일반적으로 선두 부분과 주요 부분으로 구성된다. 선두 부분에는 주 블록(81, 83), FIFO 메모리(82, 84, 85) 및 위상 조정 지연회로(86)로 구성된다. 주 블록(81), FIF0 메모리(82)는 DBFR용의 것이고, 주 블록(83)는 THR용의 것이고, FIFO메모리(84)는 YTHR용, 그리고 FIFO메모리(85)는 CTHR용의 것이다.
주요 부분에는 각 코드 전용의 메모리 블록(71 내지 80)을 구비한다. 이 메모리 블록은 프레임화 회로에서와 같은 더블 뱅크 구성(double-bank arrangement)으로 되어 있다. 도면번호(71)는 FIFO메모리(82)로부터의 1비트 DBFR용의 메모리 블록을 표시한다. 도면번호(72)는 FIFO 메모리(84) 및 (85)로부터의 YTHR, CTHR(각 1바이트)용의 메모리 블록을 표시한다. 도면부호(73)는 지연회로(86)와 병렬-직렬 변환회로(87)를 걸친 2비트 MDT용의 메모리 블록을 표시한다. 도면부호(74), (75)는 지연회로(86)를 걸친 DR 및 MIN용의 메모리 블록을 표시한다. 도면번호(78), (79), (80)는 지연회로(86)를 걸친 MSB, BPLX 및 BPID용의 메모리 블록을 표시한다. 도면번호(76)는 YCROM(89)로부터의 YCID용의 메모리 블록을 표시한다. YCROM(89)에는 기록측 화상 블록번호 카운터(88)에서 발생된 어드레스 신호가 공급된다. 도면번호(77)는 재생회로(90)에서의 BTL이 기록된 BTL용의 메모리 블록에 대해 언급하고 있다.
7개의 메모리 블록(71 내지 77)은 화상 블록번호를 그들의 어드레스로서 취한다. 기록측 화상 블록카운터(88)에서 발생한 화상 블록과 대응하는 기록 어드레스는 메모리 블록(71 내지 77)에 공급된다. 판독측 화상 블록카운터(100)에서 발생된 판독 어드레스는 메모리 블록(71 내지 77)에 공급된다.
기록측 화상 블록내의 MSB 카운터(91)에서 발생한 하위 어드레스와 화상 블록번호(상위 어드레스)가 가산회로(92)에서 가산되고, 이 가산회로(92)의 출력은 메모리 블록(78)에 대하여, 기록 어드레스로서 공급된다. 판독측과 마찬가지로, 판독측 화상 블록내의 MSB번호 카운터(101)에서 발생된 하위 어드레스와 화상 블록번호 NBKR(상위 어드레스)가 가산회로(1O2)에 가산되고, 이 가산회로(102)의 출력은 메모리 블록(78)에 대하여, 판독 어드레스로서 공급된다.
메모리 블록(79)은 상위 어드레스를 유효 동기 블록번호로 취하고, 하위 어드레스는 유효 블록내 번호로서 취한다. 도면부호(94)로 도시한 유효 동기 블록번호 카운터의 출력신호는 가산회로(96)에 공급된 후, 블록내 번호 카운터(95)의 출력신호와 합산된다. 가산회로(96)의 출력신호는 메모리 블록(79)에 기록 어드레스로서 공급된다. 메모리 블록(79)와 관련하여 BPLX 기록제어회로(93)가 설치되어 있다. BPLX 판독 제어회로(103), BPLX 판독 카운터(104, 상위), (105, 하위) 및 가산 회로(106)로 구성된 판독 어드레스는 판독 어드레스로서 이용하기 위해 메모리 블록(79)에 공급된다. 판독 제어회로(103)는, 가산회로(108)에서 합산된, 블록 계수 카운터(100) 및 블록 주기 카운터(107)의 출력신호를 공급한다.
상기 프레임화 회로에서는 ADRC인코더에서 모든 BPLX에 대하여 BPDI가 붙어 있었지만, 프레임 분해회로에 입력되는 데이터 바이트열 DT에는 유효 등기 블록에 1개의 BPID밖에 붙어 있지 않다. 상기 BPID가 동기 블록의 최초에 있는 BPLX에 속하는 화상 블록의 번호와 상기 화상 블록내에서의 번호를 표시한다. 그러므로, 메모리 블록(80)에는 카운터(94)로부터의 유효 동기 블록번호가 기록 어드레스로서 공급된다. 이와 유사하게, BPID 판독 카운터(109)의 출력신호가 판독어드레스로서 메모리 블록(80)에 공급된다. 판독되어진 BPID가 판독 제어회로(103)에 공급된다.
각각의 메모리 블록(78 및 79)중에서 판독되어진 MSB 및 BPLX가 공통으로 직렬-병렬 변환회로(110)에 공급되고, 비트프레임 BPL3내지 BPL0이 상기 직렬-병렬 변환회로(110)로부터 얻어진다.
또한, 타이밍 신호 FRID, 동기 펄스 SYNP 및 데이터 유효기간을 나타내는 신호 CDEN가 공급되고, 기록측의 주요한 타이밍을 발생하는 기록 타이밍 발생회로(97)가 제공된다. 또한, 판독측의 주요한 타이밍 신호와 타이밍 신호 FRID, BLKP 및 데이터 유효기간을 나타내는 신호 DTEN를 발생하는 판독 타이밍 발생회로(98)가 제공된다.
각각의 메모리 블록(71 내지 80)이 프레임화 회로에서와 같이, 2개의 메모리 뱅크를 갖고, 2프레임 기간에 입력되는 데이터가 일단 코드의 종류마다 상기 메모리 블록에 기록되고, 다음의 2프레임 기간내에 순차적으로 판독된다.
다음에, 입력된 데이터의 중요어의 취급에 대하여 설명한다. 중요어(MDT, DR, MIN, YCID, BTL, DBFR 및 THR)가 화상 블록번호를 기록 어드레스로서 메모리 블록(71 내지77)에 기록된다. 모든 중요어가 기록 어드레스 및 기록 펄스를 공용하고 있다.
움직임을 표시하는 플래그 MDT는 상기 플래그가 메모리 블록(73)에 기록되기전에, 직렬-병렬 변환회로(87)에 의해 1화상 블록마다 분해된다. 비록 제9도에서는 생략되었지만, 동적범위 DT 및 MDT가 BTL 재생회로(90)에도 공급된다. 상기 BTL재생회로(90)가 DR 및 MDT로부터 화상 블록마다 비트 프레임의 비트길이를 표시하는 데이터 BTL를 복호한다.
YCROM(89)가 카운터(88)로부터 수신된 화상 블록 번호로부터 YCID를 재생한다. 화상 블록마다의 임계값 THR이 상기 YCID에 의해 선택된 YTHR 및 CTHR로 구성된다.
메모리 블록(71 내지 77)에 기록된 중요어가 후속하는 2프레임 기간에서, 화상 블록번호를 판독 어드레스로서 ADRC인코더(6)의 출력 신호와 같은 타이밍에서 판독된다. 상기 중요어는 특별히 에러 검출 능력이 강화되어 있기 때문에, 어떠한 전파 에러도 발생되지 않는다.
다음에, 프례임 분해회로의 서두부분에 제공된 대다수 블록(81 및 83)을 어떻게 처리하는지를 설명한다. 최초에, 임계값 THR의 처리에 대하여 설명한다. 상기 THR는 프레임 분해 회로에서 데이터로서 취급될 뿐만 아니라, 비트길이 데이터 BTL을 재생하기 위해서도 사용된다. 또한, THR이 프레임 분해회로로부터 각각의 화상 블록에 연결되어 출력되고, ADRC 디코더도 THR을 재조사하여 BTL을 또한 얻을 수 있다. 그러나, 메모리 블록(77)이 BTL재생회로(90)로서 복원된 BTL이 각 화상 블록에 연결되어 출력되기 때문에, 실제로는 프레임 분해회로가 THR을 출력할 필요가 없다.
제10도에서, 파선에 의해 에워싸여진 구성이 다수결 블록(83)이다. 상기 다수결 블록(83)이 시프트 레지스터(111), 논리회로(112) 및 선택기(113)로 구성된다. 시프트 레지스터(111)가 데이터 바이트 열DT에 공급되고, 시프트 펄스로서 시프트 레지스터(111)가 시프트 동작을 수행한다. 상기 시프트 레지스터(111)에는 각각의 동기 블록에 삽입된 임계값 데이터 THR가 순차적으로 춰입된다. 상기 시프트 레지스터(111)로부터 5개의 직렬 THR's이 논리회로(112)에 공급되고, 이들 5개의 THR's이 일치되는가 또는 그렇지 않는가가 판정된다. 논리회로(112)의 출력신호에서 선택기(113)가 제어되고, 일치가 검출되었을 때에, 시프트 레지스터(111)의 중앙에 놓여진 THR이 선택기(113)에서 선택된다. 상기 논리회로(112)의 출력신호는 모든 THR들이 일치하고 있을 때에 저레벨을 나타내고, 일치하고 있지 않을때에 고 레벨을 나타내는 에러 플래그(EF)를 발생한다.
선택기(113)에 의해 선택된 THR과 논리회로(112)로부터의 EF가 FIFO메모리(84)에 공급된다. 114로 도시된 가산회로가 설치되어 있으며, EF가 상기 가산회로(114)에 공급된다. 상기 가산회로(114)에 의해서 FIFE 메모리(84)용의 홀드신호와 리셋신호를 형성한다. FIF0 메모리(84)는 홀드신호와 리셋신호를 미리 공급받는다.
화상 검색 모드에서, 제11a도에 화살표 HX로 도시된 바와 같이, 복수의 세그먼트(트랙)를 횡단하여 테이프상에 헤드가 주사한다. 본 실시예에서, 2프레임분의 기록신호가 8개의 세그먼트로서 기록되어 있으며, 제11도에서, n, n+1, n+2, n+3 등은 2프레임 기간의 번호를 도시하고 있다. 그러므로, 제11b도에 도시된 바와 같이 2프레임마다 반전하는 DBFR과 2프레임마다의 THR이 발생된다.
헤드 주사 궤적이 n번째의 2프레임 기간의 데이터가 기록된 세그먼트에서 (n+1)번째의 2프레임 기간의 데이터가 기록된 세그먼트까지 이행하는 부분을 제11c도에 확대하여 도시한다. 제11d도에서는 재생된 데이터와 동기한 동기 펄스 SYNP를 도시한다. 제11e도에서는 재생된 THR, 복수 처리된 후의 THR 및 에러 플래그 EF를 도시한다. 재생된 THR은 유효 동기 블록마다 얻어지고, 헤드가 2개의 세그먼트간의 경계를 주사할 때는 얻어지지 않는다. 제10도에 도시된 다수결 블록(83)에서는 유효 동기 블록으로부터 얻어진 재생 THR의 연속하는 5개가 일치한 경우에 이 THR을 참값으로 판정한다. 각각의 유효 동기 블록마다 이러한 복수 판정이 수행된다. 그러므로, 참값인 것으로 간주되어지는 THR이 제11e도에서와 같이 발생된다.
짝수 또는 홀수의 2프레임 기간을 표시하는 플래그 DBFR은 다수결 블록(81)에 공급되어 THR과 동일하게 처리된다. 제11f도에서는 재생된 DBFR, 복수 처리된 DBFR 및 에러 플래그 EF를 도시한다.
복수 블록(83)에 의해 참값으로 간주되어진 THR은 일단 FIFO 메모리(84)에 기록된다. 단지 간략하게 하기 위해 제1O도에서는 생략되었지만, YTHR 및 CTHR은 개개의 FIFO 메모리(84 및 85)에 각각 기록되며, 지연회로(86)에 의해 지연된 신호의 타이밍으로 FIFO 메모리(84)에서 판독된다.
정상 재생모드시에, 복수 판정이 행해질 때마다, 가산회로(114)는 에러 플래그 EF를 참조함으로서, THR이 결정한 유효 동기 블록이, 예를 들어, 4회 연속했으면, 그 최후의 유효 동기 블록에 대하여 구해진 THR의 값을 그 2프레임 기간의 데이터에 관한 임계값 데이터로 결정한다. THR을 설정하는데 필요한 시간과 다른 데이터는 지연회로(86)에서 지연된다.
정상 재생모드시에, 가산회로(114)는 2프레임 기간의 선두에서, FIFO 메모리(84)를 리셋할 뿐만 아니라, 다수결 블록(83)이 출력하는 에러 플래그 EF가 예를들면 4회 연속하여 저레벨로 되었을 때에, FIFO 메모리(84)를 다시 리셋하여 홀드신호가 고레벨로 된다. FIF0 메모리(84)에는 그 직후에 THR이 기록된다. 그러므로, 가산회로(114)는 THR이 결정한 것으로 판단하면, FIFO 메모리(84)의 선두 어드레스로 확정된 THR, EF(저레벨), 홀드신호(고레벨)가 기록된다.
화상 검색모드시에, 가산회로(114)는 상술한 바와 같이 2프레임 기간의 선두에서 행할 뿐이고, 홀드신호를 항상 저레벨로 하고 있으며, 유효 동기 블록마다 다수결 판정이 수행된다.
DBFR은 상기 THR과 같은 동일한 방법으로 다수결 블록(81)에 공급되어 복수 판정 처리된다. DBFR이 입력(기록) 기간동안, 제어시스템에서는 사용되지 않으므로, THR과 다르고, 다른 데이터보다 늦게 확정하여도 좋다.
제12도에서는 비트길이 데이터 BTL을 재생하기 위한 회로(90)의 실시예를 도시한다. YCROM(89)에는 어드레스로서 화상 블록번호 NBKR가 공급되며, YCID를 재생한다. YTHR 및 CTHR은 선택기(115)에 공급되며, 선택기(115)는 YCID에서 제어된다. 선택기(115)의 출력, YCID 및 DR(동적 범위 데이터)은 어드레스로서 ROM(116)에 의하여 공급된다. ROM(116)에 의하여 각 화상 블록의 비트프레임의 비트길이 BTL을 복호한다. YCID 및 BTL은 기록측 제어 및 판독측 제어를 하는데 사용된다. 이러한 점에서, YCID 및 BTL의 메모리 블록(76 및 77)이 제공된다. 메모리 블록의 판독 타이밍은 다른 메모리 블록과 공통이다.
MSB처리는 이하에서 기술하고자 한다. MSB는 비트 프레임의 일종이지만, 다른 비트프레임과는 별도로 춰급하고 있다. MSB는 정상 재생모드 및 화상 검색 모드시에 유효 코드로서 취급하고 있다. 정상 재생모드시에, 다른 BPL은 또한 출력될 수 있으므로, 완전한 재생화상이 복원된다. 그러나, 재생된 데이터가 각각의 동기 블록 단위의 소간절로 얻어지는 화상 검색모드시에는 다른 BPL은 출력되지 않으며, 재생된 화상은 BPLX를 제외한 코드로 복원된다. 즉, 화상 검색모드시에 복원된 화상은 블록마다 (MIN, DR 및 MSB)로부터 얻어진 2진값의 화상이다.
제13도에서는 정상 재생모드 및 화상 검색모드시에 복원된 화상의 진폭 레벨간의 비교를 도시한다. 제13a도에서는 동일한 복원 레벨이 정상 재생모드 및 화상 검색 모드시에 얻어지는 경우(BTL=1)를 도시한 것이다. 제13b도에서는 정상 재생모드시에 4레벨로 복원되었더라도 화소데이터가 화상 검색모드시에 2레벨로 복원되는 경우(BTL=2)를 도시한다. 제13c 및 13d도에서는 정상 재생모드시에 8 또는 16레벨로 복원되어졌더라도, 화상 검색모드시에 화소가 2레벨로 복원되어진 경우(BTL=3) 및 (BTL=4)를 도시한다.
MSB는 화상 블록의 BTL이 1이상일 때, MBP 슬롯으로 들어가 있다. 프레임 분해회로는 MBP슬롯의 MSB의 존재 유무에는 관계없이, 무조건으로 화상 블록번호 및 화상 블록내 번호를 기록 어드레스로서 메모리 블록(78)에 MBP 슬롯의 데이터를 기록한다. 정상 재생모드로 데이터를 판독함에 의하여, MSB는 유효 MSB가 존재하는 BTL 및 BDT로부터 판단 될 때만 출력된다. 화상 검색 모드시에, BPLX는 존재치 않으므로, MSB는 이하에서 도시된 바와 같이 BPLX 대신에 유효 BPLX가 공급되어지는 부분에 출력된다.
입력MSB 출력(MSB, BPL2, BPL1, BPLO)
레벨1 0 (0 0 0 0)
레벨2 1 (1 1 1 1)
BPLX의 처리를 이하에서 기술하고자 한다. 먼저 에러가 없는 경우에 대하여 기술하고자 한다.
BPLX는 MBP슬롯 및 BPL슬롯의 일부에 삽입된다. 프레임 분해회로는 입력 데이터 바이트열 DT로부터 BPLX를 찾아, 메모리 블록(79)에 일단 기입한 후에는 판독기간동안 일치된 타이밍으로 중요어, MSB 등등과 함께 판독한다.
제14도는 BPLX 기록측의 구성을 도시한다. 데이터 바이트열 DT는 레지스터(117)를 통해 메모리 블록(79)에 공급된다. 레지스터(117)는 기록제어회로(93)로부터 제어신호에 응답하여 메모리 블록(79)에 데이터를 공급한다. 기록 타이밍 발생회로(97)로부터 MBP슬롯을 표시하는 타이밍 신호는 기록제어회로(93)에 공급된다.
기록제어회로(93)는 입력 바이트열 DT로부터 BPLX의 위치를 검출하며, 메모리 블록(79)의 I/0버스에 전달된다. BPLX는 BPL슬롯에 항상 존재함으로 회로(93)는 코드를 가진다. MBP슬롯에서의 코드는 화상에 따르는 MSB 또는 BPLX이다. 이것을 판정하기 위하여 기록제어회로(93)에는 직렬-병렬 변환회로(87)로부터의 MDT와 BTL 재생회로(90)로부터의 BTL이 공급된다. 기록제어회로(93)는 BPL 및 MBP슬롯의 타이밍을 표시하는 기록시간 발생 회로로부터의 신호와 BTL, MDT를 기초로 하는 BPLX를 가지는 슬롯을 판단한다. 각 화상 블록에 인접되는 4바이트 MBP슬롯에 대응하는 타이밍 신호와 BPL슬롯에 대응하는 타이밍신호는 기록 타이밍 발생회로(97)에 의해 발생된다.
BPLX기록은 기록 어드레스에 따르며 카운터(94)에서 발생된 유효 동기 블록번호를 상위로 하고, 카운터(95)에서 발생한 유효 동기 블록내에서 제로에 접근되는 순서로 하위 어드레스에 따라 입력된다. MBP슬롯에서 BPLX의 존재 및 부재는 대응 화상 블록에 의존함으로, 1개의 유효 동기 블록당 BPLX의 바이트 수는 1개의 유효동기 블록에 존재하는 BPLX의 바이트 수 만큼 변동한다. 또한 MDT, DR, MIN, MBP슬롯이 존재하지 않은 동기 블록이 있다(제8i도에 도시된 A형태). 그러므로, 유효등기 블록당 BPLX의 바이트 수는 부정확하게 된다. 일단 메모리 블록(79)에 기록되는 BPLX를 출력기간에 각각의 화상 블록이 필요한 바이트 수 만큼 순차적으로 판독하기 위해서는 어느 유효동기 블록의 최후의 BPLX를 후속하는 유효동기 블록의 최초 BPLX에 접속하는 것이 반드시 필수적이다. 상기 동작은 TEMBP라는 보조 플래그를 사용하여 행해진다.
보조 플래그 TERMBP는 판독측에서 유효동기 블록의 최후의 BPLX를 식별하는 플래그이며, 유효동기 블록의 최후의 BPLX에 접근될 때만 TERMBP는 고레벨을 표시한다. 보조 플래그 TERMBP는 기록제어회로(93)에서 발생되고, BPLX와 함께 메모리 블록(79)에 기록된다. 유효동기 블록의 코드배열 패턴은 유효 동기 블록의 최후 위치에서 BPLX를 입력시키며, 최후 BPL슬롯에서 고레벨을 표시하는 TERMBP 패턴은 유효 동기 블록의 각 형태에서 준비되고, 상기 TERMBP는 BPLX와 함께 메모리 블록(79)에 기록된다. 이것에 의하여 자동적으로 유효 동기 블록의 최후 BPLX의 TERMBP만이 고레벨을 표시한다.
제15도는 판독측의 구성을 도시한다. 메모리 블록(78)에서 판독되는 MSB 및 EF(에러 플래그)는 레지스터(121)를 통해 직렬-병렬 변환회로(110)에 제공된다. 메모리 블록(79)에서 판독되는 BPLX, EF 및 TERMBP는 레지스터(122)에 공급되며, BPLX 및 EF는 직렬-병렬회로(11O)에 공급된다. 보조 플래그 TERMBP는 유효 동기 블록의 최후의 BPLX를 검출하기 위하여 판독 제어회로(103)를 형성하는 판독 어드레스 제어기(123)에 공급된다. 판독 제어회로(103)는 다른 판독 어드레스 제어기(124) 및 판독 타이밍 제어기(125)를 포함한다.
판독 타이밍 제어기(125)는 화상 블록마다 BTL 및 MDT로부터 BPL를 판독하는 타이밍을 얻으며, 판독 어드레스 제어기(123, 124)에 판독 요구 신호를 출력하는 회로이다.
BPLX 판독 요구 신호가 판독 타이밍 제어기(125)로부터 출력될 때마다 판독 어드레스 제어기(123, 124)는 어드레스 카운터에 제어신호를 발생한다. 판독 어드레스 제어기(123)는 상위 판독 어드레스(유효 동기 블록 번호)를 발생하는 카운터(104) 및 하위 판독 어드레스를 발생하는 카운터(105)에 카운트 인에이블 신호와 리셋신호를 각각 발생한다. 판독 어드레스 제어기(124)는 카운터(104)에 대한 로드신호, BPID의 메모리 블록(80)의 판독 어드레스를 발생하는 카운터(109)의 카운트 인에이블 신호와 리셋신호를 발생한다.
카운터(105)에 대한 리셋신호는 NOR게이트(126)로부터 발생된다. NOR게이트(126)에는 리셋신호 RST와 리셋신호(리프레쉬 요구신호)RFS가 공급된다. 그러므로, 판독 어드레스 제어기(124)에 의해 발생된 리프레쉬 요구신호 RFS는 리셋신호 RST보다 우선 순위를 가진다.
상기 BPLX의 판독 어드레스 카운터(104 및 105)는, 어떤 에러가 존재하는 경우에 판독 어드레스 제어기(124)에 의해 발생된 리프레쉬 요구신호 RFs를 필요로 하지만, 에러-프리시와 2프레임의 최초에 RFs를 입력한 후에, 상기 판독 어드레스 제어기(123)로부터 출력된 제어신호만으로 동작할 수 있다.
2프레임의 최초 BPLX를 판독하자마자, 상기 리프레쉬 요구신호 RFs에 의하여, 카운터(104)에는 BPID 판독 어드레스인 O표시가 로드되고, 카운터(105)가 리셋된다. 그러므로, 상기 판독 어드레스는(0, 0)으로 되고, 이 어드레스로부터 BPLX 판독을 시작한다.
상기 2번째와 후속하는 판독 때에는 상기 판독 어드레스 제어기(123)는 BPLX와 함께 판독되는 플래그 TERMBP를 참조하여, 후속하는 BPLX가 동일 상위 어드레스에 계속하여 기록되어 있는지 어떤지를 판단한다. 그들이 계속하고 있는 경우에, 다음의 판독시에 어드레스 카운터(105)는 증가되고, 계속하지 않는 경우에, 상기 카운터(105)는 리셋된다. 이하, 판독 동작이 계속하여 행해지게 된다.
기록 및 재생의 과정에서 에러가 발생하면, 특히, THR, MDT 또는 DR의 어느 것인가의 코드에 에러가 발생하면, 기록측에서는 MBP 슬롯에 있는 코드의 종류를 판별할 수 없게 된다. 그러므로, 판독측에서는 화상 블록이 어느 바이트의 BPLX를 필요로 하는지 불명하게 되고, BPLX의 전파 에러가 발생한다. 이들의 기록측 및 판독측에서 발생하는 전파에러를 단절하는 리프레쉬 동작이 BPID를 참조하여 행하여진다.
기록시에는 어느 MBP슬롯에 있는 코드의 종류를 판별할 수 없게 되면, 여기를 기점으로 하여 그 슬롯이 속하고 있는 유효동기 블록의 최후 BPLX까지 에러가 파급한다. 그러므로, 기록시의 전파 에러는 BPLX 슬롯을 가진 B1 및 B2형의 유효동기 블록에 발생하고, A형의 유효동기 블록에는 발생하지 않는다(제8도 참조).
제16도는 기록 제어회로(93)에 설치되어 있는 기입시 전파 에러 플래그(EFWR)를 발생하는 회로의 일예를 도시한다. 참고번호(126)은 플립플롭을 표시한다. 상기 플립플롭(126)은 세트 입력으로서 OR게이트(127)의 출력신호가 공급되고, 그 리셋 입력으로서 동기 펄스 SYNP가 공급된다. 상기 OR게이트(127)에는 THR에 관하여 에러의 유무를 나타내는 플래그(EF, THR)와 DR의 에러유무를 나타내는 EF, DR과 MDT의 에러 유무를 나타내는 EF, MDT가 공급된다. 상기 플립플롭(126)에서 전파 에러 플래그 EFWR가 발생되고, EFWR이 OR게이트(128) 및 레지스터(117)에 공급된다. 상기 OR게이트(128)의 출력신호는 레지스터(117)에 공급된다. 레지스터(117)의 출력 신호는 메모리 블록(79)에 공급된다.
상기 OR게이트(128)의 출력신호는 BPLX의 에러 플래그로서 BPLX와 동일 어드레스로, BPLX와 부수하여 기록된다. 상기 전파 에러 플래그 EFWR도 단독으로 같은 어드레스에 기록된다. 상기 판독 어드레스 제어기(123)(제15도 참조)는 판독된 EFWR이 고레벨의 것을 검출하면, 상기 BPLX 판독 어드레스가 정지한다. EFWR이 고레벨일때, EF, BPLX도 고레벨이 된다.
기록시의 전파 에러에 대하여 아래에 설명한다. 판독 타이밍 제어기(125)는 어느 화상 블록의 BTL 혹은 MDT에 에러가 발생하고 있으면, 그 화상 블록에서 판독할 MSB와 BPLX의 바이트 수를 알지 못한다. 결과로서, 판독시 전파 에러는 BPLX에서 발생한다. 제17도는 판독시 전파 에러의 발생을 나타내는 플래그 EFRD 표시를 발생하는 회로(130)(파선으로 둘러싸여 도시됨)의 일예이다. 상기 판독 어드레스 제어기(124)는 플래그 EFRD 발생의 회로가 설치되어 있다.
131로 도시된 플립플롭의 셋트 입력으로서, OR게이트(132)의 출력신호가 공급된다. 상기 플립플롭(131)의 리셋입력으로서, AND게이트(133)의 출력신호(리프레쉬 요구신호 RFs)가 공급된다. 상기 AND게이트(133)에는 OR게이트(132)의 출력신호가 반전되어 공급되고, AND게이트(134)에서는 비교회로(135)의 출력신호, BPID에 관하여 에러의 유무를 나타내는 EF.BPID 비교의 타이밍을 규정하는 타이밍 펄스가 공급된다. 상기 비교기 회로(135)는 메모리 블록(80)에서 판독된 BPID와 가산회로(108)(제15도 참조)에서의 기준 BPID의 일치를 검출하고, 양자가 일치할 때에, 고레벨로 되는 비교 출력을 발생한다.
THR, DR 및 MDT의 어느것인가가 고레벨을 표시할 때, 상기 플립플롭(131)에 의해 발생된 에러 플래그 EFRD는 셋트되며 고레벨을 표시한다. BTL의 에러 플래그가 DR의 에러 플래그 및 THR의 에러 플래그의 논리합이므로, 기록측에서 얻어진 THR 및 DR의 에러 플래그는 상기 BTL 에러 플래그 대신에 사용된다. 상기 판독시의 전파 에러 플래그 EFRD도 리프레쉬가 행하여지기까지 내려가지 않고, 고레벨을 유지한다.
2개의 기록시의 전파 에러 플래그 EFWR 및 판독시의 전파 에러 플래그 EFRD는 리프레쉬 동작에 의해 저 레벨로 변화된다.
그러한 리프레쉬 동작은 각 유효 동기 블록에 부착하고 있는 BPID를 참조하여 행해진다. 모든 BPID는 유효 동기 블록 번호를 어드레스로서 기록기간에서 메모리 블록(80)에 기록되어 있다. 판독기간이 시작될때, 즉시 최초의 유효동기 블록의 BPID는 메모리 블록(80)에서 판독되어 비교기 회로(135)에 그 한쪽의 입력으로서 공급된다. 비교기회로(135)의 다른쪽 입력으로서, 판독 타이밍 발생회로(98)에 의해 제어되는 카운터(100 및 107)에서 발생한 기준 BPID이 공급된다.
이 기준 BPID는 BPLX 판독 타이밍 제어기(125)에도 공급되므로, BPID 판독 타이밍 제어기(125)는 기준 BPID의 타이밍으로서, 화상 블록마다 BTL 또는 MDT의 값에 따라 BPLX 판독 요구신호를 발생시키며 그 신호를 판독 어드레스 제어기(123 및 124)에 공급한다.
비교기 회로(135)가 BPID와 기준 BPID의 일치를 검출하고 THR, DR, MDT에 에러가 존재하지 않을 때, 리프레쉬 요구신호 RFs가 AND게이트(133)로부터 발생된다. RFs는 비교기 회로(135)에 입력되는 BPID가 속하는 유효동기 블록의 선두 BPLX를 판독하기 위한 타이밍이 되었다는 것을 나타낸다. 제15도에 도시된 바와 같이, 리프레쉬 동작은 BPLX 상위 판독 카운터(104)에서 카운터(109)로부터 BPID 판독 어드레스를 로드하고 BPLX 하위 판독 카운터(105)를 리셋함으로서 리프레쉬 요구신호 RFs에 의해 실행된다. 판독 어드레스의 강제적인 동작에 의해, 새로운 유효동기 블록의 BPLX는 적절한 타이밍에서 판독된다.
기록시의 전파 에러의 검출 후에 연속적으로 세트되는 에러 플래그 때문에 판독 어드레스가 정지될 때, 판독 어드레스는 상술한 리프레쉬에 의해 갱신된다. 따라서, 기록시의 전파 에러 플래그는 자동적으로 리셋된다. 판독시의 전파 에러 플래그는 어떤 화상 블록의 THR, DR, MDT중 한 코드에서 발생되는 에러 때문에 세트를 유지하지만, 리프레쉬에 의해 리셋된다.
리프레쉬가 실행되면, BPID 판독 어드레스는 나중에 발생할 전파 에러를 처리하기 위해 제18도에 (136)으로 도시된 BPID 판독 어드레스 제어기에 의해 증가되며 비교기 회로(139)에 공급된다. 상기 공정은 모든 리프레쉬에서 행해진다. 에러는 BPID에서 발생될 것이다. 이러한 경우, BPID에 의한 리프레쉬가 상실될 가능성을 판단하여, 판독 어드레스 제어기(136)는 판독 어드레스를 더 증가시키며, 추후의 BPID는 비교기 회로(139)에 공급된다. BPID의 에러가 계속되면 상기 동작이 반복된다.
비교기(139), AND게이트(140), OR게이트(11)는 파선으로 둘러싸여 도시된 바와 같이 BPID 판독 어드레스 제어기(138)를 형성한다. 판독 어드레스 제어기(138)는 BPLX 판독 어드레스 제어기(124)의 일부분이다. 참고번호(137)는 BPID 메모리 블록(80)의 판독측에 제공된 레지스터를 표시한다. 비교기 회로(139)의 출력신호, 에러 플래그 EF.BPID, 타이밍 신호는 AND게이트(140)에 공급되며, 리프레쉬 요구신호 RFs를 형성하기 위한 신호 EQ가 AND게이트(140)로부터 발생된다. 상기 신호 EQ 및 EF.BPID는 OR게이트(141)로 공급되고, OR게이트(141)의 출력신호는 판독 어드레스 제어기(136)에 공급된다.
g. 변형예
상술한 실시예에서, 동적 영역 DR 및 최소값 MIN은 동적 영역상의 정보로서 전송된다. 그런데, 동적 영역 DR, 최소값 MIN, 최대값 MAX중 원하는 임의의 2개를 전송하면 좋다.
화상 블록이 정지 블록인지 움직임 블록인지를 구별하기 위한 임계값을 가변하는 것에서 발생 정보량을 제어하는 처리와 상술한 임계값 THR에 의한 제어와 병용하는 버퍼링 방식에 대하여도 본 발명은 적용할 수 있다.
본 발명에 따르면, 프레임화 회로의 출력신호에 대한 동기 블록의 소정 위치에 비트 프레임의 최상위 비트(MSB)가 삽입되어 있으므로, 동기 블록의 단위로서 재생데이터가 얻어지는 화상 검색 모드에서도 2값 화상을 복원할 수 있다.
상술한 실시예에서, MBP슬롯이 설치되고, 이 MBP슬롯에 MSB가 삽입되어져 있는 경우와 삽입되어져 있지 않은 경우가 있다. 따라서, 프레임 분해 회로에서는 임계값 코드 THR, 동적 영역 DR로부터 화상 블록의 비트 프레임의 비트길이가 1이상의 경우에 MBP슬롯에 유효한 MSB슬롯에 유효한 MSB가 있다고 판정한다. 그러므로, THR 및 DR은 MSB의 처리에 중요하다. 부연하면, 임계값 코드는 모든 동기 블록에 삽입되고, 프레임 분해 회로에서는 복수 처리에 의해 THR의 에러를 방지하고 있다.
덧붙여서, 임계값 코드 THR가 프레임화 회로의 출력신호의 각 동기 블록의 소정의 위치에 삽입되기 때문에, 적절한 임계값 코드 THR는 각 동기 블록의 임계값 코드 THR를 재생측의 복수 클록으로 공급함에 의해 복수 논리 장치에서 형성될 수 있다. 그래서 임계값 코드 THR에서의 에러에 의해 발생된 각 화소의 데이터가 복호될 수 없는 상태가 방지된다.
또한, 재생된 데이터가 각 동기 블록 단위로 얻어진 화상 검색 모드에서, 적당한 임계값 코드 THR가 얻어진다. 그래서, 비트는 각 화소블록을 위한 THR과 DR로부터 복원될 수 있으며, 2값 화상은 비트길이가 1이상일 때 기존의 유효한 MSB를 사용하여 복원된다.
본 발명의 특정 실시예를 첨부된 도면을 참고로 하여 기술하였지만, 본 발명은 상기 실시예에만 한정되지 않으며, 다양한 변형이 가능하다.

Claims (6)

  1. (4회 정정) 소정의 전송량을 갖는 데이터 전송수단에 의해서 전송되는 압축 화상데이터를 제공하기 위하여, 복수의 화소로 이루어진 디지털 화상데이터를 블록단위로 부호화하는 고능률 부호화장치에 있어서, 입력화상데이터를 공급받아, 복수의 화소들을 나타내는 디지털 화상 데이터의 일련의 블록들을 발생하는 블록화 수단과, 상기 디지털 화상데이터의 일련의 블록들을 공급받아, 가변 비트길이의 부호화 데이터를 제공하기 위하여. 상기 디지털 비디오 데이터의 각 블록들을 각 블록의 복수화소들의 특징에 의해서 결정된 가변 디지털화된 비트수로 부호화하는 부호화 수단과, 상기 부호화 데이터를 공급받아, 일련의 동기 블록 데이터를 발생하고, 상기 일련의 동기 블록 데이터의 각각은 부호화 데이터의 복수의 블록들을 포함하며, 상기 부호화 데이터를 복호화하기 위한 적어도 가장 중요한 데이터 부분들이 각, 동기 블록의 소정의 부분들에 위치되는, 프레임화 수단을 포함하는 고능률 부호화 장치.
  2. (3회 정정) 제1항에 있어서, 상기 부호화 수단은 임계값을 설정하여 소정의 기간 동안 데이터양을 상기 전송량보다 작게 되도록 제어하는 제어수단을 구비하고, 상기 소정의 기간마다 결정된 상기 임계값은 모든 동기 블록에 삽입되는 고능률 부호화 장치.
  3. (2회 정정) 제2항에 있어서, 상기 임계값 데이터는 상기 각 동기 블록의 서두 부분에 삽입되는 고능률 부호화 장치.
  4. (2회 정정) 제1항에 있어서, 상기 각 동기 블록은 블록 번호를 식별하는 블록 식별코드를 구비하고, 블록번호의 부호화 데이터는 상기 동기 블록에 위치되는 고 능률 부호화 장치.
  5. (4회 정정) 제1항에 있어서, 상기 각 블록의 복수 화소들의 특징을 나타내는 데이터가 상기 각 동기 블록의 소정의 부분에 위치되는 고능률 부호화 장치.
  6. (3회 정정) 제1항에 있어서, 상기 부호화 수단은, 상기 블록에서 복수의 화소의 디지털 화상 데이터의 최대값을 검출하는 제1검출 수단과, 상기 블록에서 복수의 화소의 디지털 화상데이터의 최소값을 검출하는 제2검출 수단과, 상기 최대값과 최소값으로부터 블록의 동적 범위의 정보를 발생하는 수단과, 상기 각각의 디지털 화상 데이터로부터 상기 최소값을 감산하여 변경된 디지털 화상데이터를 발생시키는 감산수단과, 상기 변경된 디지털 데이터를 상기 동적 범위의 정보에 의해 결정된 디지털화된 비트수로 부호화하는 수단과, 상기 부호화하는 수단의 출력과, 상기 최대값, 최소값 및 상기 동적 범위의 정보에 따른 신호중 적어도 2개로 형성된 블록마다의 부가 코드를 전송하는 전송수단을 포함하는 고능률 부호화 장치.
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