JP2900385B2

JP2900385B2 - フレーム化回路及び方法

Info

Publication number: JP2900385B2
Application number: JP31773688A
Authority: JP
Inventors: 哲二郎近藤; 道雄永井
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1988-12-16
Filing date: 1988-12-16
Publication date: 1999-06-02
Anticipated expiration: 2014-06-02
Also published as: DE68911113D1; CA2005347C; EP0373924B1; US5023710A; DE68911113T2; EP0373924A1; KR100265305B1; JPH02162980A; KR900011294A; CA2005347A1

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、ディジタル画像信号のデータ量を圧縮し
て回転ヘッドにより磁気テープに記録するディジタルVT
Rに適用できるフレーム化回路及び方法に関する。

〔従来の技術〕

本願出願人は、特願昭59−266407号明細書に記載され
ているような、２次元ブロック内に含まれる複数画素の
最大値及び最小値により規定されるダイナミックレンジ
を求め、このダイナミックレンジに適応した符号化を行
う高能率符号化装置を提案している。また、特願昭60−
232789号明細書に記載されているように、複数フレーム
に夫々含まれる領域の画素から形成された３次元ブロッ
クに関してダイナミックレンジに適応した符号化を行う
高能率符号化装置が提案されている。更に、特願昭60−
268817号明細書に記載されているように、量子化を行っ
た時に生じる最大歪みが一定となるように、ダイナミッ
クレンジに応じてビット数が変化する可変長符号化方法
が提案されている。

上述のダイナミックレンジに適応した高能率符号（AD
RCと称する）は、伝送すべきデータ量を大幅に圧縮でき
るので、ディジタルVTRに適用して好適である。特に、
可変長ADRCは、圧縮率を高くすることができる。しか
し、可変長ADRCは、伝送データの量が画像の内容によっ
て変動するために、所定量のデータを１トラックとして
記録するディジタルVTRのような固定レートの伝送路を
使用する時には、バッファンリングの処理が必要であ
る。

本願出願人は、例えば特願昭61−257586号明細書に記
載されているように、ダイナミックレンジの度数分布を
求め、この度数分布を積算形の分布に変換し、符号化の
しきい値を積算形の度数分布に適用して発生情報量を求
め、発生情報量が伝送レートを超えないようなしきい値
を決定するバッファリング装置を提案している。

可変長ADRCの画素コードのビット長が（０〜４）の場
合のバッファリングについて説明する。符号化のための
しきい値をT1〜T4（但し、T1＞T2＞T3＞T4）とすると、
（最大値〜T1）の範囲のダイナミックレンジDRの画像ブ
ロックに関しては、ビット長が４とされ、（T1−１〜T
2）の範囲のダイナミックレンジDRの画像ブロックに関
しては、ビット長が３とされ、（T2−１〜T3）の範囲の
ダイナミックレンジDRの画像ブロックに関しては、ビッ
ト長が２とされ、（T3−１〜T4）の範囲のダイナミック
レンジDRの画像ブロックに関しては、ビット長が１とさ
れ、（T4−１〜最小値）のダイナミックレンジDRの画像
ブロックに関しては、ビット長が０（画素コードが伝送
されない）とされる。これらのしきい値T1〜T4の組合せ
は、予め複数個例えば第１番目から第32番目までの32個
用意されている。第１番目のしきい値の組が適用された
場合には、発生情報量が最大となり、第32番目のしきい
値の組が適用された場合には、発生情報量が最小とな
り、第１番目のしきい値の組から順に発生情報量が単調
減少するように、しきい値の組が設定されている。各し
きい値の組は、５ビットのしきい値コードで区別され
る。

入力ビデオデータの２フレーム期間に含まれる多数の
画像ブロックのダイナミックレンジDRの発生度数の分布
表が形成される。この処理は、メモリ（RAM）のアドレ
スをダイナミックレンジDRとして、各アドレスに書き込
むデータを＋１ずつしておけば良い。度数分布表がメモ
リの各アドレスの度数を積算することにより、積算型に
変換される。積算型の度数分布表に対して、上述のしき
い値の組が適用されることで、発生情報量を求めること
ができる。２フレーム期間の発生情報量が伝送路の容量
を超えないように、しきい値の組が決定される。このし
きい値の組を使用して、ADRCの符号化がなされる。

また、３次元ブロックのADRCと駒落とし処理とを組み
合わせて情報量の一層の圧縮を図る方式が本願出願人に
より提案されている（特願昭61−153330号明細書参
照）。この方式は、３次元ブロックが静止ブロックの場
合に、３次元ブロックを構成する複数の領域の対応する
位置の画素同士の平均値を形成し、この平均値を伝送す
ることで、画像ブロックの画素データを1/2に圧縮する
ものである。駒落とし処理がされているかどうかを示す
フラグMDTが受信（再生）側に伝送される。

３次元ADRCと駒落とし処理とを組み合わせた高能率符
号化方式の場合でも、バッファリングを処理がなされ
る。この種のバッファリングの方式として、本願出願人
は、特願昭62−133924号明細書、特願昭62−133925号明
細書、特願昭63−183781号明細書等に記載されている方
式を提案している。つまり、上述のダイナミックレンジ
DRのレベル方向のしきい値とブロックを駒落としするか
どうかのしきい値との両者を制御することにより、伝送
情報量の制御がなされる。この駒落としするかどうかの
しきい値は、動きしきい値と称される。

上述のように、ADRCとバッファリングとの組合せで発
生した出力信号は、記録される時に、フレーム化回路に
より、シンクブロックが連続する記録信号の形態に変換
される。また、再生された信号は、フレーム分解回路を
介してADRCのデコーダに供給される。

〔発明が解決しようとする課題〕

上述の可変長のADRCの場合には、画像ブロック毎に各
画素の符号化出力であるビットプレーンのビット長が決
定される。このビットプレーンのデータをシンクブロッ
ク内に順に詰めて記録データが構成される。再生データ
が連続して得られるノーマル再生時には、２フレーム毎
の再生データと画像ブロックの番号（画像ブロックの位
置）との対応関係が再生側で判別できる。しかしなが
ら、テープを高速で走行させるピクチャーサーチ時に
は、ヘッドが複数のトラックを跨がって走査するので、
再生データがシンクブロックの単位で断続的に得られ
る。従って、ピクチャーサーチ時には、再生側でビット
プレーンを正しく復号することが困難となり、再生画像
が得られない問題があった。

従って、この発明の目的は、可変長符号化出力中の最
上位ビットMSBのビットプレーンを特別に扱い、シンク
ブロック内の所定の位置にMSBのビットプレーンを挿入
することによって、プクチャサーチ時に、２値画像を得
ることを可能とするフレーム化回路及び方法を提供する
ことにある。

〔課題を解決するための手段〕

請求項１の発明は、ディジタル画像信号を画像ブロッ
クに分解し、画像ブロック毎に可変長符号化を行う符号
化回路から、画像ブロック内の各画素に対応するコード
信号を少なくとも含む符号化出力が供給され、一定長の
シンクブロックが連続する出力信号を発生するようにし
たフレーム化回路において、シンクブロック内の所定の位置に符号化出力のコード
信号の最上位ビットをまとめて配置するように、符号化
出力をシンクブロックに詰め込むことを特徴とするフレ
ーム化回路。

請求項２の発明は、ディジタル画像信号を画像ブロッ
クに分解し、画像ブロック毎に可変長符号化を行う符号化回路か
ら、画像ブロック内の各画素に対応するコード信号を少
なくとも含む符号化出力が供給され、一定長のシンクブ
ロックが連続する出力信号を発生するフレーム化方法に
おいて、画像ブロック毎の符号化出力のコード信号を複数のビ
ットプレーンに並び替え、ビットプレーンの内の最上位ビットのビットプレーン
をシンクブロック内の所定の位置に配し、最上位ビット
以外のビットプレーンをシンクブロックの他の位置に挿
入することを特徴とするフレーム化方法である。

〔作用〕

一つのシンクブロックには、複数例えば16個の画像ブ
ロックのビットプレーンの中のMSBが所定の位置に挿入
される。従って、シンクブロックの単位で再生データが
得られるピクチャーサーチ時でも、MSBを分離して取り
出すことができる。このMSBとダイナミックレンジDRと
最小値MINとにより、ピクチャーサーチ時でも、２値画
像を復元することができる。

〔実施例〕

以下、この発明の一実施例について図面を参照して説
明する。この説明は、下記の順序に従ってなされる。

a.記録回路及び再生回路 b.フレーム化回路の入力信号 c.フレーム化回路の出力信号 d.フレーム化回路の構成及び動作 e.フレーム分解回路の入力信号及び出力信号 f.フレーム分解回路の構成及び動作 g.変形例 a.記録回路及び再生回路第１図は、この発明が適用できるディジタルVTRの記
録回路及び再生回路の構成を示し、第１図において、１
で示す入力端子に３原色信号の赤（Ｒ），緑（Ｇ）及び
青（Ｂ）の信号が供給される。２で示すA/D変換器によ
り、３原色信号がディジタル信号に変換される。３で示
すディジタルマトリックス回路により、輝度信号（Ｙ）
及び色差信号（U,V）が形成される。この輝度信号及び
色差信号は、（Y:U:V）が（4:4:4）のサンプリング周波
数を有している。

（4:4:4）のディジタルコンポーネント信号は、情報
量が多いので、レート変換回路４により、（3:1:0）の
サンプリングレートで且つ時分割多重信号に変換され
る。即ち、輝度信号のサンプリング周波数が(3/4)とさ
れ、色差信号のサンプリング周波数が(1/4)とされると
共に、色差信号のＵ及びＶがライン順序の信号とされ
る。レート変換回路４の出力信号がブロック化回路５に
供給され、テレビジョン走査の順序の信号が画像ブロッ
クの順序の信号に変換される。

この実施例では、第２図に示すように、連続する２フ
レームの画面で同一の位置を占める（４ライン×４画
素）の２個の領域A11及びA12が１画像ブロックを構成
し、１画像ブロックには、32個の画素が含まれる。ま
た、ブロック化回路５では、入力信号中のブランキング
期間が取り除かれると共に、有効データが連続するもの
とされ、データの系列中にデータ欠如期間が形成され
る。１ライン中に858サンプル含まれ、その内の有効デ
ータが720サンプルであり、１フレームのライン数が525
ラインであり、その内の有効ライン数が488であるの
で、２フレーム期間のデータ数及び有効データ数は、下
記のようになる。

有効データ数:720×488×２＝702,720 ２フレーム期間のデータ数:858×525×２＝900,720 ブロック化回路５は、４フレームメモリにより構成さ
れ、２フレーム期間の有効データのみが２フレームメモ
リに書き込まれると共に、他の２フレームメモリから画
像ブロックの順序に変換された有効データが読み出され
る。２フレームメモリの読み出しアドレスを画像ブロッ
クの順序とすることにより、走査線の順序をブロックの
順序に変換することができる。従って、ブロック化回路
５の出力信号９には、次式のように、231H（H:水平周
期）のデータ欠如期間が含まれる。

（900,900−702,720）÷858≒231 H ブロック化回路５の出力信号がADRCエンコーダ６に供
給される。ADRCエンコーダ６では、画像ブロック毎の最
大値MAX、最小値MIN、両者の差であるダイナミックレン
ジDRが検出され、ダイナミックレンジDRに適応して可変
長の符号化がなされ、また、駒落とし処理がなされる。
例えば４個のしきい値T1,T2,T3,T4（T4＜T3＜T2＜T1）
が設定される。画像ブロックのダイナミックレンジDRが
（０≦DR＜T4）の場合には、割り当てビット数が０とさ
れ、画像ブロックの最大値MAX及び最小値MINのみが伝送
される。（T4≦DR＜T3）の時には、割り当てビット数が
１ビットとされる。（T3≦DR＜T2）の時には、割り当て
ビット数が２ビットとされる。（T2≦DR＜T1）の時に
は、割り当てビット数が３ビットとされる。（T1≦DR＜
255）の時には、割り当てビット数が４ビットとされ
る。これらの４個のしきい値の組を指定するためのコー
ドとしては、輝度信号用のしきい値コードYTHRと色信号
用のしきい値コードCTHRとがある。

このように、０〜４ビットの可変長ADRCの符号化を行
う場合に、２フレーム期間の情報量が所定値を超えない
ように、バッファリングの処理がされる。バッファリン
グは、２フレーム期間のダイナミックレンジDRの発生度
数を求め、このダイナミックレンジDRの発生度数の分布
から最適なしきい値T1〜T4を決定し、更に、次の処理に
備えるためにダイナミックレンジDRの度数が格納されて
いるメモリをクリアする一連の処理からなる。このバッ
ファリングにより決定されたしきい値を使用して、可変
長ADRCの符号化が実行される。

ブロック化回路５の出力信号は、画像ブロックの順序
に変換された２フレームの有効データからなり、ADRCエ
ンコーダ６では、データ有効期間に、ダイナミックレン
ジDRの度数を収集し、上述のデータ欠如区間において、
積算形の度数分布表の作成、しきい値の決定及びメモリ
のクリアの処理を行う。次に、しきい値により、可変長
のADRC符号化を行う。

また、ADRCエンコーダ６では、静止画ブロックの場合
に、１ブロックを構成すう二つの領域A11及びA12の平均
値を形成し、この平均値を二つの領域に代えて符号化す
る駒落とし処理がなされる。駒落とし処理により、静止
画ブロックの場合に画像データの情報量が1/2に圧縮さ
れる。静止画ブロックか動画ブロックかを示す動き判定
コードMDTが形成される。

ADRCエンコーダ６の出力信号は、各画素と対応するコ
ード信号（ビットプレーンBPLと称する）と付加的デー
タとからなる。付加的データには、画像ブロック毎の動
き判定コードMDT、ダイナミックレンジDR,最小値MIN,輝
度信号及び色差信号の夫々のしきい値YTHR,CTHR、画像
ブロック番号,2フレーム識別信号DBFR等が含まれる。１
ブロックの画素数は、静止画の場合に16、動画の場合に
32である。従って、ビットプレーンBPLのデータ量は、
ビット長に応じて第３図に示すように、最小で０バイ
ト、最大で16バイトとなる。

ADRCエンコーダ６の出力信号が後述するフレーム化回
路７に供給され、フレーム構成のデータに変換される。
フレーム化回路７の出力信号がエラー訂正符号のバリテ
ィ発生回路８に供給され、例えば積符号の構成のエラー
訂正符号の符号化がなされる。バリティ発生回路８の出
力信号がディジタル変調回路９に供給され、ディジタル
変調の処理を受ける。ディジタル変調回路９の出力信号
が並列→直列変換回路10に供給され、並列→直列変換回
路10の出力に直列データの記録信号が得られる。

この記録信号は、磁気テープに回転ヘッドが接して、
記録及び再生を行うテープトランスポート11に供給さ
れ、テープ上に記録される。また、テープから再生され
た再生信号が再生アンプ等を介して直列→並列変換回路
12に供給されることによって並列の信号とされてディジ
タル復調回路13に供給され、ディジタル復調の処理がさ
れる。ディジタル復調回路13の出力信号がTBC（時間軸
補正装置）14に供給される。TBC14の出力信号がエラー
訂正回路15に供給され、エラー訂正符号により、エラー
が訂正される。エラー訂正回路15からは、訂正後のデー
タ及びエラーの有無を示すエラーフラグが発生する。

エラー訂正回路15の出力信号が後述するフレーム分解
回路16に供給される。フレーム分解回路16により、ビッ
トプレーン、付加的データ及びエラーフラグが分離さ
れ、このフレーム分解回路16の出力信号がADRCデコーダ
17に供給される。ADRCデコーダ17では、付加的データを
使用してビットプレーンの復号がされ、各画素と対応す
る８ビットの復元データが得られる。ADRCデコーダ17の
出力信号がブロック分解回路18に供給される。

ブロック分解回路18は、後述のように、画像ブロック
の順序の各画素のデータをテレビジョン信号の走査順序
の信号に変換する。ブロック分解回路18からは、各画素
と対応して８ビットのコード信号である画素データと、
各画素のエラーの有無を示すエラーフラグと、動き判定
コードとが発生する。動き判定コードは、静止画ブロッ
クから動画ブロックかを示す信号であり、付加的データ
から分離されたものである。静止画ブロックの場合に
は、ADRCエンコーダ６において、１ブロックを構成する
２個の領域A11及びA12に代えて両者の平均値が符号化さ
れる駒落とし圧縮がされている。

ブロック分解回路18の出力信号がスムージング回路19
に供給される。スムージング回路19では、駒落とし圧縮
されている静止画ブロックに関して、補間がされ、１個
の領域が２個の領域のデータとして使用される。これと
共に、静止画ブロックが連続した時に、ブロック間の画
像の繋がりが不自然になることを防止する平滑化の処理
がなされる。スムージング回路19の出力には、画素デー
タ及びエラーフラグが発生し、これらの出力信号がエラ
ー修整回路20に供給される。エラー修整回路20では、エ
ラーデータが時間的及び空間的に相関を持つ他の正しい
データにより補間される。

エラー修整回路20の出力信号がレート変換回路21に供
給される。レート変換回路21により、（3:1:0）の時分
割多重信号が（4:4:4）のコンポーネント信号に変換さ
れる。レート変換回路21の出力信号（輝度信号Y,色差信
号U,V）がディジタルマトリックス回路22に供給され、
３原色信号（R,G,B）に変換される。D/A変換器23によ
り、３原色信号がアナログの３原色信号に変換され、出
力端子24に取り出される。

b.フレーム化回路の入力信号第４図は、フレーム化回路の構成の全体を示す。フレ
ーム化回路にADRCエンコーダ６から供給される入力信号
について、最初に説明する。これらの入力信号は、第５
図に示すタイミング信号と同期して供給される。第５図
において、FRIDは、フレーム周期で反転するフレームID
であり、DBFRは、２フレーム周期で反転する２フレーム
IDであり、DTENは、データの有効期間を示すデータイネ
ーブル信号であり、BLKPは、ブロック周期のブロックパ
ルスである。２フレームIDは、高速再生時には、破線で
示す波形となる。

YTHR及びCTHR:これらのしきい値コードは、共にADRC
エンコーダ６のバッファリングの結果、２フレーム毎に
１個の値が定まる５ビットのコードである。しかし、AD
RCエンコーダ６から出力される時には、各々の画像ブロ
ックに付いている。なお、輝度信号Ｙの画像ブロックに
は、YTHR、色信号Ｃの画像ブロックには、CTHRが付いて
いる。

フレーム化回路では、これらのしきい値コードYTHR及
びCTHRを単にデータとして扱うが、後述のように、ブロ
ック分解回路では、各画像ブロックのBTL（ビット長デ
ータ）を復元するために、これらのしきい値コードが使
用される。その理由は、BTLがフレーム化回路からフレ
ーム分解回路に伝送されないことによる。

また、ノーマル再生時には、２フレームに付き定まっ
た１個づつのYTHR及びCTHRが２フレーム内の全ての画像
ブロックのBTLを出すために使われるので、YTHR及びCTH
Rは、非常に重要なコードである。

YCID:画像ブロックがＹ信号のブロックか、Ｃ信号の
ブロックかを示す１ビットのフラグである。

MDT:画像ブロックが駒落としされているかどうかを示す
２ビットのフラグである。MDTが（00）の時には、静止
ブロックであって、駒落としされていることを意味し、
これが（11）の時には、動きブロックであって、駒落と
しされていないことを意味する。サブサンプリングを併
用している場合には、補間フィルタの選択信号としても
使用される。フレーム化回路及びフレーム分解回路は、
共に、このフラグをデータとして扱うだけでなく、コン
トロール系回路の入力信号としても使用する。具体的に
は、各画像ブロックの有効BPLのバイト数を求める時に
使う。

DR:画像ブロック内の振幅を表す８ビットのダイナミッ
クレンジのデータである。フレーム化回路では、DRを単
にデータとして扱うだけであるが、フレーム分解回路で
は、各画像ブロックのビット長を出すために、YTHRとCT
HRと組み合わせて使う。

MIN:画像ブロック内の振幅の最小値を示す８ビットのデ
ータである。

BPL3〜BPL0:ビットプレーンを示し、各画素の符号化コ
ード信号である。有効、無効の区別なく、４ビット並列
に入力される。有効なBPLは、MDT及びBTLにより定ま
る。第６図及び第７図において、斜線を付した部分は、
有効なBPLを示すもので、第６図は、駒落とし処理がさ
れた画像ブロックのBPLを示し、第７図は、駒落とし処
理がされない画像ブロックのBPLを示す。

第６図Ａ及び第７図Ａに示すように、（BTL＝０）の
場合には、有効ビットが全く無い。画像ブロックの（４
×４×２＝32画素）の各画素が４ビットの符号化コード
を有し、BPL3が符号化コードの最上位ビット（MSB）の
集合であり、BPL2が符号化コードの第２番目のビットの
集合であり、BPL1が符号化コードの第３番目のビットの
集合であり、BPL0が符号化コードの第４番目のビット、
即ち、最下位ビット（LSB）の集合である。駒落としさ
れた画像ブロックは、16画素で構成されている。

（BTL＝１）の場合には、第６図Ｂ及び第７図Ｂに夫
々示すように、有効データが夫々16ビット及び32ビット
である。（BTL＝２）の場合には、第６図Ｃ及び第７図
Ｃに夫々示すように、有効データが夫々32ビット及び64
ビットである。（BTL＝３）の場合には、第６図Ｂ及び
第７図Ｂに夫々示すように、有効データが夫々48ビット
及び96ビットである。（BTL＝４）の場合には、第６図
Ｄ及び第７図Ｄに夫々示すように、有効データが夫々64
ビット及び128ビットである。

BTL:1画素当たりの有効ビット数を示すビット長デー
タである。画像ブロックのダイナミックレンジDRとしき
い値コードTHRから画像ブロック毎に定まる。０から３
迄の値をとる。

BKAD:画像ブロックのシリアル番号を示す c.フレーム化回路の出力信号フレーム化回路は、後段で、オーバーヘッドが容易に
付けられるように、オーバーヘッド領域を空けてシンク
ブロックが連続するデータバイト列DTを出力する。デー
タバイト列DTは、画像有効符号（MDT,DR,MIN,有効BPL）
だけでなく、１シンクブロックにつき１個だけ付加され
るYTHR、CTHR、DBFR、BPIDがある。これらの付加的符号
は、フレーム分解回路の動作のための補助的手段として
重要である。更に、タイミングコントロール信号とし
て、FRID,SYNP（シンクパルス）が出力される。SYNP
は、回路内でのシンクブロックの同期信号でる。出力側
のFRIDは、SYNPと同期している。

第８図を参照して符号の配列について説明する。第８
図Ａに示すタイミング信号FRIDで規定される２フレーム
周期には、第８図Ｂに示すように、８個のセグメントが
含まれる。１セグメントには、シンクパルスSYNP（第８
図Ｃ）と同期した（184＋12＝196）個のシンクブロック
が含まれる。184個のシンクブロックが画像符号領域及
び付加符号領域のある有効シンクブロックであり、後ろ
の12個のシンクブロックがエラー訂正符号のバリティが
含まれる無効シンクブロックである。１シンクブロック
の長さが156バイトとされ、１シンクブロック内に、16
個の画像ブロックのデータが挿入される。

タイミング信号FRIDの１周期内の第１番目から第７番
目のセグメントは、夫々第８図Ｄに示すデータ構成を有
し、第８番目のセグメントは、第８図Ｅに示すデータ構
成を有する。シンクブロッツは、そのデータ配列によ
り、Ａタイプ、B1タイプ、B2タイプの３種類に区別され
る。B1タイプが主要なものである。第１番目から第７番
目のセグメントの（４×46＝184）個の有効シンクブロ
ックは、最初と最後に夫々位置する５個のＡタイプのシ
ンクブロックと、中間に配された174個のB1タイプのシ
ンクブロックとからなる。PT0は、水平方向に整列する
データに関してエラー訂正符号のパリティであり、PT2
は、垂直方向に整列するデータに関してのパリティであ
る。第８番目のセグメントの有効シンクブロックは、最
初と最後に夫々位置するＡタイプのシンクブロックと、
中間に配されたB1タイプ及びB2タイプのシンクブロック
とからなる。

第８図Ｆは、B1タイプのシンクブロックのデータ構成
を示し、第８図Ｈは、B2タイプのシンクブロックのデー
タ構成を示し、第８図Ｉは、Ａタイプのシンクブロック
のデータ構成を示す。シンクブロックは、その先頭にシ
ンクパターン（SYNC）とIDとを有する。IDは、２フレー
ム期間に含まれる（８×196＝1568）個のシンクブロッ
クに対して付された一連の番号（シンクブロック番号）
である。また、IDの後のシンクブロックの先頭の部分が
第８図Ｇに拡大して示されている。

シンクブロックの符号配列の原則について説明する。
シンクブロックの中で、エラー訂正符号のパリティが付
加されるオーバーヘッド部分を除いた部分は、画像符号
領域と付加符号領域とに分けられる。画像符号領域に
は、MDT,DR,MIN,BPLが含まれ、付加符号領域には、DBF
R,YTHR,CTHR,BPIDが含まれる。付加符号領域は、タイプ
の違いと無関係にシンクブロックの先頭付近に位置し、
第８図Ｇに示す構成を有している。

ADRCエンコーダの出力の中で、MDT,DR,MINは、重要語
として、画像符号領域の中の所定の位置に配置されてい
る。第８図Ｆ及び第８図Ｇに示すように、４個の画像ブ
ロックのMDT（計１バイト）の後に、４個の画像ブロッ
クの夫々のDR、MINが位置している。これらのMDT,DR,MI
Nは、３バイト間隔で位置している。一つの有効シンク
ブロック内には、計16個の画像ブロックのMDT,DR,MINが
含まれている。他の重要語としては、付加符号であるYT
HR,CTHR,BPIDがある。これらの重要語に対しては、特別
にパリティが付加され、エラーの影響が軽減されてい
る。PT1が重要語に対するエラー訂正符号のパリティで
ある。

画像符号領域の中で、重要語により占められた部分を
除く他の部分には、ビットプレーンBPLが位置する。BPL
の中のBPL3（MSB）は、特別に扱われ、画像ブロックに
有効なMSBが存在する場合には、同じ画像ブロックのMD
T,DR,MINの近くの所定の位置（これをMBPスロットと称
する。）にMSBが配される。この例では、DR、MINの夫々
の後の２バイトがMBPスロットとされている。MSBには、
特別なパリティを付加していない。

重要語とMSBとで埋められていない画像符号領域に、M
SB以外の有効なBPL（これを総称してBPLXと称する。）
が２フレームの全体にわたって、順に詰めている。

第８図Ｇにおいて、BPIDは、そのシンクブロックの最
初のBPLXのID信号である。15ビットのBPID1は、このBPL
Xの属する２フレーム内の画像ブロックの番号を示し、B
PID2は、画像ブロック内での各バイトに付された番号
（サブブロック番号）を示す。付加符号領域の最初の１
バイトがBA1とされ、以下、第２番目、第３番目、第４
番目の夫々のバイトがBA2、BA3、BA4とされている。こ
の付加符号領域のデータ構成は、Ａタイプ、B1タイプ、
B2タイプの間で同一である。Ａタイプの有効シンクブロ
ックには、第８図Ｉに示すように、MDT,DR,MINが含まれ
ず、B1タイプのシンクブロックには、第８図Ｆに示すよ
うに、MDT,DR,MINが含まれる。この２種類の有効シンク
ブロックの個数を調整して、有効な符号が入らない無駄
なMDT,DR,MINのスロットが減らされている。更に、MDT,
DR,MINのスロットを部分的に有するB2タイプ（第８図Ｈ
に示される）の有効シンクブロックも入れて、無駄なMD
T,DR,MINを完全になくすことは、容易である。

d.フレーム化回路の構成及び動作第４図を参照して、フレーム化回路７について説明す
る。フレーム化回路７は、メモリ部を有し、このメモリ
部は、各符号専用のメモリブロック31〜37と、レジスタ
ブロック38とから構成されている。メモリブロック31〜
37は、二つのメモリからなるダブルバンク構成とされ、
一方のメモリにデータが書き込まれている２フレーム期
間で、他方のメモリから２フレーム期間のデータが読み
出される。

メモリブロック31は、動き検出フラグMDT用のもの
で、２ビットのMDTが直列並列変換回路39により、８ビ
ット並列のデータに変換されてメモリブロック31に対し
て供給される。

メモリブロック32は、ダイナミックレンジDR用のもの
で、８ビットのDRがメモリブロック32に対して供給され
る。

メモリブロック33は、画像ブロックの最小値MIN用の
もので、８ビットのMINがメモリブロック33に対して供
給される。

メモリブロック34は、ビット長データBTL用のもの
で、（０〜４）ビットのビット長を示す３ビットのBTL
がメモリブロック34に対して供給される。

メモリブロック35及び36は、ビットプレーンBPL用の
もので、４ビット並列のBPLが直列並列変換回路40によ
り、８ビット並列のデータに変換される。直列並列変換
回路40は、BPL3（即ち、MSB）、BPL2、BPL1、BPL0の夫
々を８ビット並列のデータに変換する。この実施例で
は、１個の画像ブロックが32個の画素で構成されるの
で、ビットプレーンは、（４ビット×32）（第７図Ｅ参
照）のデータ量である。この32個の画素が８画素ずつに
４等分される。この各ビットプレーンの８画素分が直列
並列変換回路40により１バイトの並列データの変換され
る。つまり、直列並列変換回路40からは、１バイトのBP
L3（MSB）、１バイトのBPL2、１バイトのBPL1、１バイ
トのBPL0が順次出力され、この４バイトの配列が４回繰
り返される。BPID2は、１画像ブロックの16バイトの順
序を示すブロック内番号である。この直列並列変換回路
40の出力信号の中で、MSBがメモリブロック35に供給さ
れ、その他のビットプレーンBPLXがメモリブロック36に
供給される。

メモリブロック37は、BPID1、BPID2及びDBFR（第８図
Ｇ参照）用のものである。BPID1、BPID2は、BPID1は、
レジスタ41を介してメモリブロック37に供給され、カウ
ンタ42で形成されたBPID2は、レジスト43を介してメモ
リブロック37に供給される。

レジスタブロック38には、しきい値コードTHRとYC識
別信号YCIDが供給される。

メモリブロック31〜37の夫々の一方のメモリバンクに
２フレーム期間で入力信号が書き込まれ、次の２フレー
ム期間でメモリブロック31〜37が読み出され、第８図に
示すデータバイト列DTが出力される。

書き込み側の制御のために、主要なライトタイミング
信号を入力タイミング信号FRID,BLKP,DTENから形成する
ライトタイミング発生回路44、有効ビットプレーンをメ
モリに書き込むためのライトコントロール回路45、画像
ブロック周期カウンタ46、BPLX書き込みカウンタ47、MS
B書き込み下位アドレスカウンタ48が設けられている。

画像ブロック番号を示すBPID1（NBK）がメモリブロッ
ク31、32、33、34の書き込みアドレスとされると共に、
加算回路49に供給され、加算回路49でMSB書き込み下位
アドレスカウンタ48で発生した下位アドレスと加算され
る。加算回路49の出力がメモリブロック35の書き込みア
ドレスとされる。

メモリブロック31、32、33、35、36、37及びレジスタ
ブロック38の出力側に、夫々出力制御機能を有するレジ
スタ51、52、53、55、56、57、58が設けられている。こ
れらのレジスタから制御された順序でデータが読み出さ
れ、データバイト列DTが形成される。また、エラーフラ
グEFは、エラーが無いことを示す値（“0"）とされてい
る。

読み出し側の制御のために、主要なリードタイミング
信号を入力タイミング信号FRID,BLKP,DTENから形成する
リードタイミング発生回路61、スロットシーケンス発生
回路62、MSB及び有効なBPLXの読み出しを制御するため
のリードコントロール回路63、シンクブロック周期カウ
ンタ64、シンクブロックカウンタ65、読み出し画像ブロ
ックカウンタ66、BPLX読み出しカウンタ67、MSB読み出
し下位アドレスカウンタ68とが設けられている。

画像ブロックカウンタ66の出力信号がメモリブロック
31、32、33、34に、読み出しアドレスとして供給される
と共に、加算回路69に供給され、MSB読み出し下位アド
レスカウンタ68で形成された下位アドレスと加算され
る。加算回路69の出力信号がメモリブロック35に読み出
しアドレスとして供給される。

スロットシーケンス発生回路62からの出力信号で、レ
ジスタ51、52、53、57、58から出力が取り出されるタイ
ミングが制御される。リードコントロール回路63には、
メモリブロック31からのMDTとメモリブロック34からのB
TLとスロットシーケンス発生回路62の出力信号とが供給
される。リードコントロール回路63の出力信号がMSB読
み出し下位アドレスカウンタ68に供給され、また、レジ
スタ55及び56がリードコントロール回路63の出力信号で
制御される。

上述のフレーム化回路７において、各符号の書き込み
及び読み出し動作について説明する。

しきい値コードTHRは、データ書き込み期間（２フレ
ーム）において、YCIDに従って、レジスタブロック38内
のYTHR用のレジスタとCTHR用のレジスタに夫々書き込ま
れる。これらのTHRは、書き込み期間が終了するまで保
持され、次の２フレーム期間の有効シンクブロックのYT
HRスロット、CTHRスロットで出力される。

MDT,DR,MIN,BTLは、画像ブロック番号を書き込みアド
レスとして、各々の専用のメモリに書き込まれる。MDT
は、１画像ブロックで２ビットであるので、メモリブロ
ック31に書き込む前に、直列並列変換回路39で、４画像
ブロック分まとめられる。読み出し期間では、全てのD
R、MINと４画像ブロックにつき１個のMDTバイトが所定
のタイミングのスロットに画像ブロックの順序で出力さ
れる。BTLは、DR、MIN、MDTと同時にメモリから読み出
されるが、データバイト列DTには、出力されず、リード
コントロール回路63に出力され、MBPスロットの判断の
ために使用される。

MSB（BPL3）は、他のビットプレーンと同様に、直列
並列変換回路40でバイト列に変換される。１画像ブロッ
クにつき４バイトのMSBは、有効／無効と無関係にメモ
リブロック35に書き込まれる。書き込みアドレスは、上
位が画像ブロック番号であり、下位が画像ブロック内番
号としている。MBPスロットは、DR、MINのスロットの近
くにあり、１画像ブロックにつき４スロットである。

読み出し期間において、画像ブロックに有効MSBがあ
る場合には、これがMBPスロットに入れられる。MBPスロ
ットの判断は、MDTとBTLとによりリードコントロール回
路63が行う。

ある画像ブロックのMBPスロットを順にMBP1、MBP2、MBP
3、MBP4とすると、これらのMBPスロットに入る符号種類
と（MDT,BTL）との対応は、下記に示すものとなる。

MSBを除くビットプレーンBPLXは、１画像ブロックに
つき12バイトあるが、この中で有効なものだけがメモリ
ブロック36の０から連続したアドレスに書き込まれる。
有効なBPLXの判別は、ライトコントロール回路45がMDT
とBTLに基づいて行う。（MDT,BTL）と有効BPLXとの対応
は、第６図及び第７図に示されている。BPIDは、BPLXと
１対１に対応しているので、BPLXと同一アドレスに書き
込まれる。但し、データバイト列DTとして出力されるBP
IDは、有効シンクブロックの先頭に来るBPLXに付随して
いるものだけである。

読み出し期間には、有効BPLXは、MBPスロットのうち
で、MSBで占められない部分とBPLスロットの２種類のス
ロットに順々に出される。有効シンクブロックの最初に
出すBPLXのBPIDは、有効シンクブロックの先頭で、BPLX
と共に、メモリブロック37から読み出して、レジスタ57
及び58にラッチされ、BPIDのスロットが来たら、データ
バイト列DTに出力する。

２フレーム内の画像ブロックの位置と対応する画像ブ
ロック番号は、15ビットからなり、ADRCエンコーダ６か
らは、２バイトの形で入力される。２フレーム毎に値が
反転するDBFRは、この２バイトに含まれる空きの１ビッ
トに入れられている。画像ブロック番号は、BPID1とし
て使われ（第８図Ｇ参照）、DBFRも同時に扱われてい
る。

e.フレーム分解回路の入力信号及び出力信号第９図は、フレーム分解回路16の一例の構成を示す。
フレーム分解回路16には、再生された信号が入力される
ので、フレーム分解回路16に対する入力信号は、フレー
ム化回路７から出力されるデータバイト列DTに他ならな
い。但し、記録及び再生の過程でエラーが発生した場合
には、エラーがあるデータバイトでエラーフラグEFがハ
イレベルとなる。テープ速度が高速とされるピクチャー
サーチの時には、磁気ヘッドが磁気テープの複数のセグ
メントを跨がって走査するので、異なる２フレーム期間
に含まれるデータバイトがシンクブロック単位で細分化
されて、フレーム分解回路16に入力される。

フレーム分解回路16の出力信号は、エラーが全く無い
とすれば、ADRCエンコーダ６の出力信号と同一である。
しかし、ノーマル再生の時でも、入力データバイト列に
は、エラーが含まれるので、エラーの影響を受ける。MS
Bを除くビットプレーンであるBPLXには、伝播エラーが
発生する。YTHR,CTHR,DBFRは、多数決ブロックを通るの
で、エラーは、皆無と言えるほど少なくなる。

ピクチャーサーチ時には、信号が複数の２フレーム間
に跨がったものとなるで、BPIDが無効となり、BPLXを正
しく復元することが不可能となる。従って、BPLXは、出
力されずに、DR,MIN,有効MSBのみが有効データとして出
力される。この場合には、各画像ブロックが２値画像と
して復元された再生画面が得られる。この再生画面は、
ノーマル再生時と比較して、振幅分解能が低下したもの
であるが、空間分解能は、劣化せずに、画像の内容をあ
る程度判別でき、ピクチャーサーチ時の再生画面として
は、問題がない。

f.フレーム分解回路の構成及び動作第９図に示されるフレーム分解回路は、大きく分け
て、前置部と主要部とからなる。前置部は、多数決ブロ
ック81、83とFIFOメモリ82、84、85と位相合わせ用の遅
延回路86とで構成されている。多数決ブロック81及びFI
FOメモリ82は、DBFR用のもので、多数決ブロック83は、
THR用のもので、FIFOメモリ84がYTHR用、FIFOメモリ85
がCTHR用のものである。

主要部には、各符号専用のメモリブロック71〜80が備
えられている。これらは、フレーム化回路と同様に、ダ
ブルバンクの構成とされている。71は、FIFOメモリ82か
らの１ビットのDBFR用のメモリブロックである。72は、
FIFOメモリ84及び85からのYTHR及びCTHR（夫々１バイ
ト）用のメモリブロックである。73は、遅延回路86及び
並列直列変換回路87を介された２ビットのMDT用のメモ
リブロックである。74及び75は、夫々、遅延回路86を介
されたDR及びMIN用のメモリブロックである。78、79、8
0は、遅延回路86を介されたMSB、BPLX、BPID用のメモリ
ブロックである。76は、YCROM89からのYCID用のメモリ
ブロックである。YCROM89には、書き込み側画像ブロッ
ク番号カウンタ88で発生したアドレス信号が供給され
る。77は、BTL再生回路90からのBTLが書き込まれるBTL
用のメモリブロックである。

７個のメモリブロック71〜77は、画像ブロック番号を
アドレスとしている。書き込み側画像ブロックカウンタ
88で発生した画像ブロックと対応する書き込みアドレス
がメモリブロック71〜77に供給される。読み出し側画像
ブロックカウンタ100で発生した読み出しアドレスがメ
モリブロック71〜77に供給される。

書き込み側画像ブロック内MSB番号カウンタ91で発生
した下位アドレスと画像ブロック番号（上位アドレス）
とが加算回路92で加算され、加算回路92の出力がメモリ
ブロック78に対して、書き込みアドレスとして供給され
る。読み出し側と同様に、読み出し側画像ブロック内MS
B番号カウンタ101で発生した下位アドレスと画像ブロッ
ク番号NBKR（上位アドレス）とが加算回路102で加算さ
れ、加算回路102の出力がメモリブロック78に対して、
読み出しアドレスとして供給される。

メモリブロック79は、上位アドレスを有効シンクブロ
ック番号とし、下位アドレスを有効シンクブロック内番
号としている。94で示す有効シンクブロック番号カウン
タの出力信号が加算回路96に供給され、ブロック内番号
カウンタ95の出力信号と加算され、加算回路96の出力信
号がメモリブロック79に書き込みアドレスとして供給さ
れる。メモリブロック79と関連してBPLXライトコントロ
ール回路93が設けられている。103で示すBPLXリードコ
ントロール回路と、BPLX読み出しカウンタ104（上位）
及び105（下位）と、加算回路106とで形成された読み出
しアドレスがメモリブロック79に読み出しアドレスとし
て供給される。リードコントロール回路103には、ブロ
ック番号カウンタ100とブロック周期カウンタ107の出力
信号が加算回路108で加算されて供給される。

前述のフレーム化回路では、ADRCエンコーダからの全
てのBPLXに対して、BPIDが付いていたが、フレーム分解
回路に入力されるデータバイト列DTには、有効シンクブ
ロックに１個のBPIDしか付いていない。このBPIDは、そ
のシンクブロックの最初にあるBPLの属する画像ブロッ
ク番号と画像ブロック内での番号を示している。従っ
て、メモリブロック80には、カウンタ94からの有効シン
クブロック番号が書き込みアドレスとして供給される。
同様に、BPID読み出しカウンタ109の出力信号がメモリ
ブロック80に読み出しアドレスとして供給される。読み
出されたBPIDがリードコントロール回路103に供給され
る。

メモリブロック78及び79から夫々、読み出されたMSB
及びBPLXが共通に並列直列変換回路110に供給され、並
列直列変換回路110からビットプレーンBPL3〜BPL0が取
り出される。

また、タイミング信号FRID,シンクパルスSYNP及びデ
ータ有効期間を示す信号CDENとが供給され、書き込み側
の主要なタイミングを発生するライトタイミング発生回
路97が設けられている。また、読み出し側の主要なタイ
ミング信号と、タイミング信号FRID,BLKP及びデータ有
効期間を示す信号DTENとを発生するリードタイミング発
生回路98が設けられている。

メモリブロック71〜80は、フレーム化回路と同様に、
二つのメモリバンクを夫々有し、２フレーム期間に入力
されるデータは、一旦符号の種類毎にメモリブロックに
書き込まれ、次の２フレーム期間で順序だてて読み出さ
れる。

入力データの中の重要語の扱いについて説明する。重
要語（MDT,DR,MIN,YCID,BTL,DBFR,THR）は、画像ブロッ
ク番号を書き込みアドレスとしてメモリブロック71〜77
に書き込まれる。書き込みアドレスと書き込みパルス
は、全ての重要語が共用している。

動きを示すフラグMDTは、メモリブロック73に書き込
まれる前に、並列直列変換回路87により１画像ブロック
毎に分解される。第９図では、省略されているが、ダイ
ナミックレンジDRとMDTとは、BTL再生回路90にも供給さ
れる。BTL再生回路90は、DRとMDTとから画像ブロック毎
にビットプレーンのビット長を示すデータBTLを復号す
る。

YCROM89は、カウンタ88からの画像ブロック番号からY
CIDを再生する。画像ブロック毎のしきい値THRは、この
YCIDで選択されたYTHRとCTHRとからなる。

メモリブロック71〜77に書き込まれた重要語は、次の
２フレーム期間において、画像ブロック番号を読み出し
アドレスとして、ADRCエンコーダ６の出力信号と同じタ
イミングで読み出される。重要語は、特別にエラー訂正
能力が強化されているので、伝播エラーが発生しない。

フレーム分解回路の前置部に設けられた多数決ブロッ
ク81、83の処理について説明する。最初にしきい値THR
の処理について説明する。THRは、フレーム分解回路で
は、データとして扱われると共に、ビット長データBTL
を再生するためにも、用いられる。また、THRは、フレ
ーム分解回路からは、各画像ブロックに付けて出力さ
れ、ADRCデコーダも、THRを見てBTLを求めることができ
る。しかし、メモリブロック77からBTL再生回路90で復
元されたBTLが各画像ブロックに付けて出力されるの
で、実際には、フレーム分解回路からTHRを出力する必
要がない。

第10図において、破線で囲んで示す構成は、多数決ブ
ロック83である。多数決ブロック83は、シフトレジスタ
111、ロジック回路112及びセレクタ113からなる。シフ
トレジスタ111には、データバイト列DTが供給され、シ
フトパルスでシフトレジスタ111がシフト動作を行う。
シフトレジスタ111には、各シンクブロックに挿入され
ているしきい値データTHRが順次取り込まれる。シフト
レジスタ111からの連続する５個のTHRがロジック回路11
2に供給され、この５個のTHRが全て一致するかどうかが
判定される。ロジック回路112の出力信号でセレクタ113
が制御され、一致が検出された時に、シフトレジスタレ
ジスタ111の中央に位置しているTHRがセレクタ113で選
択される。また、ロジック回路112の出力信号は、全て
一致している時に、ローレベルとなり、一致してない時
にハイレベルとなるエラーフラグEFを発生する。

セレクタ113で選択されたTHR及びロジック回路112か
らのEFがFIFOメモリ84に供給される。114で示す付加回
路が設けられており、付加回路114に対して、EFが供給
される。付加回路114により、FIFOメモリ84に対するホ
ールド信号及びリセット信号が形成される。FIFOメモリ
84には、ライト信号及びリード信号が供給されている。

ピクチャーサーチ時には、第11図Ａに示すように、テ
ープに形成された複数のセグメント（トラック）を跨が
って、矢印HXで示すように、ヘッドが走査する。この例
では、２フレーム分の記録信号が８本のセグメントとし
て記録されており、第11図において、n,n＋1,n＋2,n＋
３・・・は、２フレーム期間の番号を示している。従っ
て、第11図Ｂに示すように、２フレーム毎に反転するDB
FRと２フレーム毎のTHRが発生する。

ヘッドの走査軌跡がｎ番目の２フレーム期間のデータ
が記録されたセグメントからｎ＋１番目の２フレーム期
間のデータが記録されたセグメントに移る部分を第11図
Ｃに拡大して示す。第11図Ｄは、再生データと同期した
シンクパルスSYNPを示す。また、第11図Ｅは、再生TH
R、多数決処理された後のTHR及びエラーフラグEFを示
す。再生THRは、有効シンクブロック毎に得られ、ま
た、ヘッドが二つのセグメントの境界を走査する時に
は、再生THRが得られない。第10図に示す多数決ブロッ
ク83では、有効シンクブロックから得られた再生THRの
連続する５個が一致した場合に、このTHRを真値と判定
する。この多数決判定は、各有効シンクブロック毎にな
される。従って、第11図Ｅに示すように、真値と判定さ
れたTHRが発生する。

２フレーム期間の偶奇を示すフラグDBFRも、多数決ブ
ロック81に供給され、THRと同様の処理を受ける。第11
図Ｆは、再生DBFR、多数決判定された後のDBFR、エラー
フラグEFを示している。

多数決ブロック83で真値と判定されたTHRは、一旦FIF
Oメモリ84に書き込まれる。第10図では、簡単のため省
略しているが、YTHRとCTHRとは、別々のFIFOメモリ84及
び85に夫々書き込まれる。そして、遅延回路86で遅延さ
れる他の信号と合わせたタイミングでFIFOメモリ84から
読み出される。

ノーマル再生時には、多数決が行われる毎に、付加回
路114がエラーフラグEFを見て、THRの定まる有効シンク
ブロックが例えば４回連続したならば、その最後の有効
シンクブロックについて求められたTHRの値をその２フ
レーム期間のデータに関するしきい値データと定める。
THRが確定するのに必要な時間、他のデータは、遅延回
路86で遅延される。

ノーマル再生時には、付加回路114は、２フレーム期
間の先頭で、FIFOメモリ84をリセットするのみならず、
多数決ブロック83が出力するエラーフラグEFが例えば４
回連続してローレベルとなった時にFIFOメモリ84を再度
リセットして、更に、ホールド信号をハイレベルとす
る。FIFOメモリ84には、この直後にTHRが書き込まれ
る。従って、付加回路114がTHRが定まったと判断する
と、FIFOメモリ84の先頭アドレスに確定されたTHR、EF
（ローレベル）、ホールド信号（ハイレベル）が書き込
まれうことになる。

ピクチャーサーチ時には、前述のように、付加回路11
4は、FIFOメモリ84のリセットを２フレーム期間の先頭
で行うだけで、ホールド信号を常にローレベルとしてお
り、有効シンクブロック毎に多数決判定がなされる。

DBFRは、上述のTHRと同様に多数決ブロック81に供給
され、多数決判定の処理を受ける。DBFRは、入力（書き
込み）期間において、コントロール系で使われないの
で、THRと異なり、他のデータより後で確定しても良
い。

第12図は、ビット長データBTLを再生する回路90の一
例を示す。YCROM89に画像ブロック番号NBKRがアドレス
として供給され、YCROM89でYCIDが再生される。YTHR及
びCTHRがセレクタ115に供給され、セレクタ115がYCIDで
制御される。セレクタ115の出力とYCIDとDR（ダイナミ
ックレンジデータ）とがROM116にアドレスとして供給さ
れる。ROM116により、各画像ブロックのビットプレーン
のビット長BTLが復号される。YCID及びBTLは、書き込み
側のコントロールと読み出し側のコントロールとに使用
される。このため、YCID及びBTLの夫々に対するメモリ
ブロック76及び77が設けられている。メモリブロック7
6、77の読み出しのタイミングは、他のメモリブロック
と共通である。

MSBの処理について説明する。MSBは、ビットプレーン
の一種であるが、他のBPLと別に扱っている。MSBは、ノ
ーマル再生時及びピクチャーサーチ時の何れにおいて
も、有効な符号として扱っている。ノーマル再生時に
は、他のBPLも出力できるので、完全な再生画像が復元
できるが、シンクブロックの単位で小間切れに再生デー
タが得られるピクチャーサーチ時には、他のBPLを出力
できないので、BPLを除いた符号から再生画像を復元し
ている。つまり、ピクチャーサーチ時の復元画像は、ブ
ロック毎に（MIN,DR,MSB）より得られた２値の画像とな
る。

第13図は、ノーマル再生時とピクチャーサーチ時の復
元画像の振幅レベルを比較して示している。第13図Ａ
は、（BTL＝１）の場合を示し、ノーマル再生時とピク
チャーサーチの両者で、同一の復元レベルが得られる。
第13図Ｂは、（BTL＝２）の場合を示し、ノーマル再生
時に４通りのレベルに復元された画像のデータは、ピク
チャーサーチ再生時に２通りのレベルに復元される。第
13図Ｃ及び第13図Ｄは、（BTL＝３）（BTL＝４）の場合
を夫々示し、ノーマル再生時に、８通り、16通りのレベ
ルに復元される画素がピクチャーサーチ時に２通りのレ
ベルに復元される。

MSBは、画像ブロックのBTLが１以上の場合にMBPスロ
ットに入っている。フレーム分解回路は、MBPスロット
のMSBの有無と無関係に、無条件に画像ブロック番号と
画像ブロック内番号を書き込みアドレスとしてメモリブ
ロック78にこのMBPスロットのデータを書き込む。読み
出し時には、ノーマル再生時では、BTL及びMDTから有効
MSBがあると判断された時にのみ、MSBを出力する。ピク
チャーサーチ時には、BPLXが欠けているので、有効なBP
LXを出力すべきところにも、下記のように、MSBでこれ
を置き換えて出力する。

BPLXの処理について、次に説明する。まず、エラーフ
リーの場合について説明する。

BPLXは、MBPスロットの一部とBPLスロットに挿入され
ている。フレーム分解回路は、入力データバイト列DTか
らBPLXを捜してメモリブロック79に一旦書き込んでか
ら、読み出し期間に重要語、MSB等と共に、タイミング
を合わせて読み出す。

第14図は、BPLXの書き込み側の構成を示す。データバ
イト列DTは、レジスタ117を介してメモリブロック79に
供給される。レジスタ117は、ライトコントロール回路9
3からの制御信号に応じてデータをメモリブロック79に
供給する。ライトコントロール回路93には、ライトタイ
ミング発生回路97からのMBPのスロットを示すタイミン
グ信号が供給される。

このライトコントロール回路93は、入力バイト列DTか
らBPLXの位置を捜して、BPLXをメモリブロック79のI/O
バスに引き込む。BPLスロットには、必ずBPLXがあるの
で、BPLスロットにある符号は、必ず引き込む。MBPスロ
ットにある符号がMSBかBPLXかは、画像に依存する。こ
れを判断するために、ライトコントロール回路93には、
並列直列変換回路87からのMDTとBTL再生回路90からのBT
Lとが供給されている。ライトコントロール回路93は、M
DT、BTLとライトタイミング発生回路97からのBPLスロッ
トとMBPスロットとのタイミングを夫々表す信号からBPL
Xのあるスロットを判断する。各画像ブロックに付随し
ている４バイトのMBPスロットの夫々と対応するタイミ
ング信号とBPLスロットと対応するタイミング信号とが
ライトタイミング発生回路97から発生する。

BPLXの書き込みは、カウンタ94で発生した有効シンク
ブロック番号を上位とし、カウンタ95で発生した有効シ
ンクブロック内で０から順々に付けた番号を下位とする
書き込みアドレスに従ってなされる。MBPスロットにBPL
Xがあるかどうかは、対応した画像ブロックに依存する
ので、一つの有効シンクブロック当たりのBPLXのバイト
数は、一つの有効シンクブロックにあるBPLXのバイト数
だけ変動する。また、MDT、DR、MIN、MBPのスロットが
全くない有効シンクブロック（第８図Ｉに示すＡタイ
プ）もある。従って、有効シンクブロック当たりのBPLX
のバイト数が一般的に不定となる。一旦メモリブロック
79に書き込まれたBPLXを、出力期間に各々の画像ブロッ
クが必要なバイト数だけ順々に読み出すためには、ある
有効シンクブロックの最後のBPLXと次の有効シンクブロ
ックの最初のBPLXを支障なく接続する必要が生じる。こ
の動作は、TERMBPという補助フラグを利用して行われて
いる。

補助フラグTERMBPは、読み出し側で、有効シンクブロ
ックの最後のBPLXを識別するためのフラグであり、有効
シンクブロックの最後のBPLXに付いているTERMBPだけが
ハイレベルとなる。補助フラグTERMBPは、ライトコント
ロール回路93で発生して、BPLXと共に、メモリブロック
79に書き込まれる。有効シンクブロックの符号並びのパ
ターンは、タイプにかかわらず、BPLスロットにあるBPL
Xが有効シンクブロックの最後になるように、構成され
ているので、有効シンクブロックのタイプに夫々応じて
最後のBPLスロットでハイレベルとなるようなTERMBPの
パターンを用意しておき、このTERMBPをBPLXと共に、メ
モリブロック79に書き込む。これにより、自動的に有効
シンクブロックの最後のBPLXのTERMBPのみがハイレベル
となる。

第15図は、読み出し側の構成を示す。メモリブロック
78から読み出されたMSB及びEF（エラーフラグ）がレジ
スタ121を介して並列直列変換回路110に供給される。メ
モリブロック79から読み出されたBPLX、EF、TERMBPがレ
ジスタ122に供給され、BPLX及びEFが並列直列変換回路1
10に供給される。補助フラグTERMBPは、有効シンクブロ
ックの最後のBPLXを検出するために、リードコントロー
ル回路103を構成するリードアドレスコントローラ123に
供給される。リードコントロール回路103は、他のリー
ドアドレスコントローラ124とリードタイミングコント
ローラ125とを有している。

リードタイミングコントローラ125は、画像ブロック
毎にBPLとMDTとからBPLXを読み出すタイミングを求め
て、読み出し要求信号をリードアドレスコントローラ12
3及び124に出力する回路である。

リードアドレスコントローラ123及び124は、リードタ
イミングコントローラ125からのBPLX読み出し要求信号
を出力される毎に、読み出しアドレスカウンタに対する
制御信号を夫々発生する。リードアドレスコントローラ
123は、上位読み出しアドレス（有効シンクブロック番
号）を発生するカウンタ104及び下位読み出しアドレス
を発生するカウンタ105にカウントイネーブル信号及び
リセット信号を夫々発生する。リードアドレスコントロ
ーラ124は、カウンタ104に対するロード信号、BPIDのメ
モリブロック80の読み出しアドレスを発生するカウンタ
109のカウントイネーブル信号及びリセット信号を発生
する。

カウンタ105に対するリセット信号は、NORゲート126
から発生する。このNORゲート126には、リセット信号RS
Tと反転されたリセット信号（リフレッシュ要求信号）R
FSとが供給される。従って、リードアドレスコントロー
ラ124が発生するリフレッシュ要求信号RFSがリセット信
号RSTより優先する。

BPLXの読み出しアドレスカウンタ104及び105は、エラ
ーの発生する場合には、リードアドレスコントローラ12
4が発生するリフレッシュ要求信号RFSを必要とするが、
エラーフリー時には、２フレームの最初にRFSを入力し
た後は、リードアドレスコントローラ123が出力する制
御信号だけで動作できる。

２フレームの最初のBPLXを読み出す時には、リフレッ
シュ要求信号RFSにより、カウンタ104に、BPID読み出し
アドレスである０がロードされ、カウンタ105がリセッ
トされる。従って、読み出しアドレスは、（0,0）とな
り、このアドレスからBPLXの読み出しが開始される。

２回目以降の読み出し時には、リードアドレスコント
ローラ123は、BPLXと共に読み出されるフラグTERMBPを
見て、次のBPLXが同一上位アドレスに続けて書き込まれ
ているかどうかを判断する。続いている場合には、次の
読み出し時にアドレスカウンタ105がインクリメントさ
れ、続いていない場合には、カウンタ105がリセットさ
れる。以下、読み出し動作が続けてなされる。

記録及び再生の過程でエラーが発生すると、特に、TH
R、MDT、DRのいずれかの符号にエラーが発生すると、書
き込み側では、MBPスロットにある符号の種類が判別で
きなくなる。従って、読み出し側では、画像ブロックが
何バイトのBPLXを必要とするか不明となり、BPLXの伝播
エラーが発生する。これらの書き込み側及び読み出し側
で発生する伝播エラーを断ち切るリフレッシュ動作がBP
IDを参照して行われる。

書き込み時には、あるMBPスロットにある符号の種類
が判別できなくなると、ここを起点としてそのスロット
が属している有効シンクブロックの最後のBPLXまでエラ
ーが波及する。従って、書き込み時の伝播エラーは、BP
LXスロットを持つタイプB1及びB2の有効シンクブロック
に発生し、タイプＡの有効シンクブロックに発生しない
（第８図参照）。

第16図は、ライトコントロール回路93に設けられてい
る書き込み時伝播エラーフラグEFWRを発生する回路の一
例を示す。126は、フリップフロップを示し、フリップ
フロップ126のセット入力としてORゲート127の出力信号
が供給され、そのリセット入力としてシンクパルスSYNP
が供給される。ORゲート127には、THRに関してエラーの
有無を示すフラグEF.THRとDRのエラーの有無を示すEF.D
RとMDTのエラーの有無を示すEF.MDTとが供給される。フ
リップフロップ126から伝播エラーフラグEFWRが発生
し、EFWRがORゲート128及びレジスタ117に供給される。
ORゲート128の出力信号がレジスタ117に供給される。レ
ジスタ117の出力信号がメモリブロック79に供給され
る。

ORゲート128の出力信号は、BPLXのエラーフラグとし
て、BPLXと同一アドレスに、また、BPLXと付随して書き
込まれる。伝播エラーフラグEFWRも単独で同一アドレス
に書き込まれる。リードアドレスコントローラ123（第1
5図参照）は、読み出されたEFWRがハイレベルのことを
検出すると、BPLX読み出しアドレスを停止する。EFWRが
ハイレベルの場合には、EF.BPLXもハイレベルである。

読み出し時の伝播エラーについて次に説明する。リー
ドタイミングコントローラ125は、ある画像ブロックのB
TL或いはMDTにエラーが発生していると、その画像ブロ
ックで読み出すべきMSBとBPLXのバイト数が分からなく
なる。その結果、BPLXのみに読み出し時の伝播エラーが
発生する。第17図は、この読み出し時伝播エラーの発生
を示すフラグEFRDを発生する回路130（破線で囲んで示
す）の一例である。リードアドレスコントローラ124
に、このフラグEFRDの発生回路が設けられている。

131で示すフリップフロップのセット入力として、OR
ゲート132の出力信号が供給される。フリップフロップ1
31のリセット入力として、ANDゲート133の出力信号（リ
フレッシュ要求信号RFS）が供給される。ANDゲート133
には、ORゲート132の出力信号が反転されて供給される
と共に、ANDゲート134の出力信号EQが供給される。AND
ゲート134には、比較回路135の出力信号、BPIDに関して
エラーの有無を示すEF.BPID、比較のタイミングを規定
するタイミングパルスとが供給される。比較回路135
は、メモリブロック80から読み出されたBPIDと加算回路
108（第15図参照）からの基準BPIDとの一致を検出し、
両者が一致する時にハイレベルとなる比較出力を発生す
る。

THR、DR、MDTの何れかがハイレベルの時に、フリップ
フロップ131から発生するエラーフラグEFRDがセットさ
れ、ハイレベルとなる。BTLのエラーフラグは、THRのエ
ラーフラグとDRのエラーフラグとの論理和であるので、
BTLのエラーフラグの代わりに、読み出し側で得られるT
HR及びDRの夫々のエラーフラグを使用している。この読
み出し時の伝播エラーフラグEFRDも、リフレッシュが行
われるまで、下げられず、ハイレベルを維持する。

上述の書き込み時の伝播エラーフラグEFWR及び読み出
し時の伝播エラーフラグEFRDの両者は、リフレッシュ動
作によりローレベルとされる。

リフレッシュ動作は、各有効シンクブロックに付いて
いるBPIDを参照してなされる。BPIDの全ては、有効シン
クブロック番号をアドレスとして、書き込み期間におい
て、メモリブロック80に書き込まれている。読み出し期
間が始まると、直ちに最初の有効シンクブロックのBPID
がメモリブロック80から読み出され、比較回路135に、
その一方の入力として供給される。比較回路135の他方
の入力として、リードタイミング発生回路98により制御
されているカウンタ100、107で発生した基準BPIDが供給
される。

この基準BPIDは、BPLXリードタイミングコントローラ
125にも供給されているので、BPLXリードタイミングコ
ントローラ125は、基準BPIDをタイミングとして、画像
ブロック毎にBTL、MDTの値に応じてBPLX読み出し要求信
号を発生し、リードアドレスコントローラ123及び124に
この信号を供給する。

比較回路135がBPID及び基準BPIDの一致を検出して、
且つ、THR、DR、MDTにエラーが無ければ、リフレッシュ
要求信号RFSがANDゲート133から発生する。RFSは、その
時の比較回路135に入力されているBPIDが属する有効シ
ンクブロックの先頭のBPLXを読み出すべきタイミングが
来たことを示す。第15図に示すように、リフレッシュ要
求信号RFSによりカウンタ109からのBPIDの読み出しアド
レスがBPLXの上位読み出しカウンタ104にロードされ、
また、BPLXの下位読み出しカウンタ105がリセットされ
ることで、リフレッシュ動作がなされる。この読み出し
アドレスの強制的な操作により、新たな有効シンクブロ
ックのBPLXが正しいタイミングで読み出される。

書き込み時の伝播エラーの検出によりエラーフラグが
セットされたまま、読み出しアドレスが停止している場
合には、読み出しアドレスが上述のリフレッシュにより
更新されるので、書き込み時の伝播エラーフラグは、自
動的にリセットされる。読み出し時の伝播エラーフラグ
は、ある画像ブロックのTHR、DR、MDTの何れかの符号に
エラーが発生した時にセットされたままであるが、これ
は、リフレッシュ時にリセットされる。

一度リフレッシュが行われると、次の起こりうる伝播
エラーに備えるために、第18図で136で示すBPIDリード
アドレスコントローラによりBPID読み出しアドレスがイ
ンクリメントされ、比較回路139に供給される。この動
作は、リフレッシュの度に続けられる。また、BPIDにエ
ラーが発生している場合もある。この場合には、このBP
IDによるリフレッシュの機会が失われたと判断して、リ
ードアドレスコントローラ136は、更に読み出しアドレ
スをインクリメントして、次のBPIDが比較回路139に供
給される。BPIDのエラーが続いていれば、この動作が繰
り返される。

比較回路139、ANDゲート140、ORゲート141は、破線で
囲んで示すBPIDリードアドレスコントローラ138を構成
する。このリードアドレスコントローラ138は、BPLXの
リードアドレスコントローラ124に含まれている。137
は、BPIDのメモリブロック80の読み出し側に設けられた
レジスタである。比較回路139の出力信号とエラーフラ
グEF.BPIDとタイミング信号とがANDゲート140に供給さ
れ、ANDゲート140からリフレッシュ要求信号RFSを形成
するための信号EQが発生する。この信号EQとEF.BPIDがO
Rゲート141に供給され、ORゲート141の出力信号がリー
ドアドレスコントローラ136に供給される。

g.変形例上述の実施例では、タイミングレンジの情報として、
ダイナミックレンジDR及び最小値MINを伝送している
が、ダイナミックレンジDR、最小値MIN及び最大値MAXの
中の任意の二つを伝送すれば良い。

また、画像ブロックが静止ブロックが動きブロックか
を区別するためのしきい値を可変することで発生情報量
を制御する処理と上述のしきい値THRによる制御と併用
するバッファリング方式に対してもこの発明は、適用で
きる。

〔発明の効果〕

この発明に依れば、フレーム化回路の出力信号のシン
クブロックの所定位置にビットプレーンの最上位ビット
（MSB）が挿入されているので、シンクブロックの単位
で再生データが得られるピクチャーサーチ時にも、２値
画像を復元することができる。

また、上述の実施例では、MBPスロットが設けられ、
このMBPスロットにMSBが入っている場合と入っていない
場合とがある。従って、フレーム分解回路では、しきい
値コードTHRとダイナミックレンジDRとから画像ブロッ
クのビットプレーンのビット長とを再生し、ビット長が
１以上の場合にMBPスロットに有効なMSBがあると判定す
る。従って、THR及びDRがMSBの処理にとって重要であ
る。このため、しきい値コードが全てのシンクブロック
に挿入され、フレーム分解回路では、多数決処理でTHR
のエラーを防止している。

【図面の簡単な説明】

第１図はこの発明を適用できる記録再生回路の一例のブ
ロック図、第２図及び第３図は画像ブロック及びビット
プレーンの説明に用いる略線図、第４図はフレーム化回
路の一例のブロック図、第５図はフレーム化回路に供給
されるタイミング信号の波形図、第６図及び第７図はビ
ットプレーンを詳細に示す略線図、第８図はフレーム化
回路の出力信号の説明に用いる略線図、第９図はフレー
ム分解回路の一例のブロック図、第10図は多数決ブロッ
クの一例のブロック図、第11図はピクチャーサーチ時の
説明に用いる略線図、第12図はBTL再生回路の一例のブ
ロック図、第13図はノーマル再生時とピクチャーサーチ
時の復元画像のレベルを比較して示す略線図、第14図は
フレーム分解回路の書き込み側の構成を示すブロック
図、第15図はフレーム分解回路の読み出し側の構成を示
すブロック図、第16図は書き込み時伝播エラーフラグ発
生回路の一例を示すブロック図、第17図は読み出し時伝
播エラーフラグ発生回路の一例を示すブロック図、第18
図はBPIDリードコントローラのブロック図である。図面における主要な符号の説明 6:ADRCエンコーダ、7:フレーム化回路、16:フレーム分
解回路、17:ADRCデコーダ、31〜37:各符号のメモリブロ
ック、38:レジスタブロック、71〜80:各符号のメモリブ
ロック、81、83:多数決ブロック。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭63−95791（ＪＰ，Ａ) 特開昭62−149283（ＪＰ，Ａ) 特開昭61−144989（ＪＰ，Ａ) 特開昭62−92620（ＪＰ，Ａ) 特開昭62−128621（ＪＰ，Ａ) 特開昭63−111781（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04N 5/91 - 5/956 H04N 7/24 - 7/68

Claims

(57)【特許請求の範囲】

【請求項１】ディジタル画像信号を画像ブロックに分解
し、上記画像ブロック毎に可変長符号化を行う符号化回路か
ら、上記画像ブロック内の各画素に対応するコード信号
を少なくとも含む符号化出力が供給され、一定長のシン
クブロックが連続する出力信号を発生するようにしたフ
レーム化回路において、シンクブロック内の所定の位置に上記符号化出力の上記
コード信号の最上位ビットをまとめて配置するように、
上記符号化出力を上記シンクブロックに詰め込むことを
特徴とするフレーム化回路。
【請求項２】ディジタル画像信号を画像ブロックに分解
し、上記画像ブロック毎に可変長符号化を行う符号化回路か
ら、上記画像ブロック内の各画素に対応するコード信号
を少なくとも含む符号化出力が供給され、一定長のシン
クブロックが連続する出力信号を発生するフレーム化方
法において、画像ブロック毎の上記符号化出力のコード信号を複数の
ビットプレーンに並び替え、上記ビットプレーンの内の最上位ビットの上記ビットプ
レーンをシンクブロック内の所定の位置に配し、最上位
ビット以外の上記ビットプレーンを上記シンクブロック
の他の位置に挿入することを特徴とするフレーム化方
法。