KR0153666B1 - An apparatus for separating horizontal synchronizing signals - Google Patents
An apparatus for separating horizontal synchronizing signalsInfo
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Abstract
본 발명은 수평 동기 신호 분리 장치에 관한 것으로서, 복합 동기 신호가 트리거 입력단으로 입력되어 소정의 펄스 폭과 주기를 갖는 펄스를 출력하도록 되어진 타이머부(30)와; 복합 동기 신호와 상기 타이머부(30)의 출력 신호를 가지고 수평 동기 신호를 분리해내는 수평 동기 신호 분리부(40)로 구성되어 있으며, 상기와 같이 구성도 본 발명은 복합 동기 신호로부터 수평 동기 신호를 분리해내는 데 있어서 동기 신호 분리 전용 칩을 사용하기 않고 간단한 개별 소자들을 이용함으로써 제작 비용을 절감시킬 수 있을 뿐만 아니라 기술적인 진보면에서도 그 이점이 있다.The present invention relates to a horizontal synchronizing signal separation device, comprising: a timer unit (30) configured to output a pulse having a predetermined pulse width and a period by inputting a composite synchronizing signal to a trigger input terminal; It consists of a horizontal synchronizing signal separating unit 40 for separating the horizontal synchronizing signal with the composite synchronizing signal and the output signal of the timer unit 30, the configuration as described above the present invention is a horizontal synchronizing signal from the composite synchronizing signal In addition to the cost savings, the use of simple discrete components, rather than the use of a dedicated chip to separate the sync signal, reduces the manufacturing cost and benefits from technological advances.
Description
제1도의 (a)는 종래의 동기 신호 분리 장치의 블럭도, (b)는 종래 동기 신호 분리 장치의 각 핀에서의 입출력 파형도.(A) is a block diagram of a conventional synchronous signal separator, (b) is an input / output waveform diagram at each pin of the conventional synchronous signal separator.
제2도의 (a)는 종래 동기 분리 장치의 회로도, (b)는 종래의 또다른 동기 분리 장치의 회로도.(A) is a circuit diagram of a conventional synchronous separation device, (b) is a circuit diagram of another conventional synchronous separation device.
제3도는 본 발명에 따른 수평 동기 신호 분리 장치의 블럭 회로도.3 is a block circuit diagram of a horizontal synchronization signal separation device according to the present invention.
제4도는 (a)는 본 발명에 따른 타이머부의 일실시예에 대한 회로도, (b)는 본 발명에 따른 타이머부의 각 지점에서의 파형도.4 is a circuit diagram of an embodiment of a timer unit according to the present invention, and (b) is a waveform diagram at each point of the timer unit according to the present invention.
제5도는 본 발명에 따른 수평 동기 신호 분리 장치의 각 지점에 대한 파형도이다.5 is a waveform diagram of each point of the horizontal synchronization signal separation device according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
30 : 타이머부 32a : 제 1 비교기30: timer unit 32a: first comparator
32b : 제 2 비교기 34 : RS 래치32b: second comparator 34: RS latch
36 : 방전 트랜지스터 38 : 토템-폴 출력단36: discharge transistor 38: totem-pole output stage
40 : 수평 동기 신호 분리부 42a : 제 1 낸드 게이트40: horizontal sync signal separator 42a: first NAND gate
42b : 제 2 낸드 게이트 42c : 제 3 낸드 게이트42b: second NAND gate 42c: third NAND gate
R1 : 외부 저항 C1 : 외부 캐패시터R1: external resistor C1: external capacitor
본 발명은 수평 동기 신호 분리 장치에 관한 것으로서, 특히 텔레비젼이나 모니터에 있어서 복합 동기 신호로부터 수평 동기 신호를 분리해내는 수평 동기 신호 분리 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a horizontal synchronization signal separation device, and more particularly, to a horizontal synchronization signal separation device for separating a horizontal synchronization signal from a composite synchronization signal in a television or a monitor.
일반적으로 영상의 송수신 방식은 송신 측에서 화면을 차례 차례로 분해하여 보낸 것을 수신측에서는 그것을 순서대로 받아서 다시 조립하는 것이므로 송신측과 수신측의 분해와 조립의 속도는 완전히 동일해야 하며, 즉 주사의 주파수가 꼭 같아야 하고, 주사의 출발점도 완전히 일치되어 있지 않으면 안되는데 이것은 위상도 같아야 함을 뜻한다.In general, the transmission / reception method of the image is to send and disassemble the screen in order from the sender to receive and reassemble them in order, so the speed of disassembly and assembly of the sender and the receiver must be exactly the same. They must be exactly the same, and the starting point of the scan must be completely coincident, which means they must be in phase.
따라서, 송신측에서는 영상 신호를 만들어 보냄과 동시에 동기 신호를 만들어 보내므로써, 수신측 주사의 출발점과 주사의 속도를 송신측과 완전히 일치시키고 있는데 이와 같이 일치시키는 것을 동기시킨다고 한다.Therefore, the transmitting side produces and sends a video signal, and simultaneously generates and sends a synchronization signal, so that the starting point of the receiving side scan and the scanning speed are completely matched with the transmitting side.
동기가 완전히 잡히지 않고 수직 주사의 속도가 달라지면 화면이 위로 올라가거나 아래 쪽으로 흐르고, 수직 주사의 속도는 송신측과 같으나 위상이 다르면 한장의 화면이 둘로 나누어진 다음 상하가 바뀌어 나타나게 된다.If the speed of the vertical scan is not fully synchronized and the speed of the vertical scan is changed, the screen moves up or down, and the speed of the vertical scan is the same as that of the transmitting side, but if the phase is different, the screen is divided into two and then the top and bottom are changed.
또한, 수평 주사의 속도가 달라지면 화면이 옆으로 흩어져 버리고 선이 우측으로나 자측으로 흐르는 증상이 나타나며, 수평 주사의 속도는 같으나 위상이 다르면 한장의 화면이 둘로 나누어진 다음 좌우의 위치가 바뀌어서 나타나게 된다.In addition, if the horizontal scanning speed is different, the screen is scattered to the side and the line flows to the right side or the magnetic side. If the horizontal scanning speed is the same but the phase is different, one screen is divided into two and then the left and right positions are changed.
수평 동기 신호(H sync)와 수직 동기 신호 (V sync)는 송신측의 주사 타이밍과 수신측의 주사 타이밍을 맞추기 위해 삽입하는 신호로서, 텔레비젼에서는 이 동기 신호들이 각각 영상 신호의 귀선 소거 기간에 포함되어 있다.The horizontal sync signal H sync and the vertical sync signal V sync are inserted to match the scanning timing of the transmitting side and the scanning timing of the receiving side. In the television, these sync signals are included in the blanking period of the video signal, respectively. It is.
제1도의 (a)는 종래의 동기 신호 분리 장치의 블럭도이고, (b)는 종래 동기 신호 분리 장치의 각 핀에서의 입출력 파형도이다.(A) of FIG. 1 is a block diagram of the conventional synchronous signal separator, and (b) is an input / output waveform diagram of each pin of the conventional synchronous signal separator.
제1도의 (a)에 도시된 종래의 동기 신호 분리 장치는 내쇼날사에서 제작한 동기 신호 분리 장치 (LM1881)를 나타낸 것으로서, 핀 2 로 복합 영상 신호(composite video)가 입력되면 (제1도의(b) a파형), 핀 1 에서는 복합 동기 신호(composite sync)가 출력되고 (제1도의(b) b 파형), 핀 3 에서는 수직 동기 신호(vertical sync)가 출력되며(제1도의(b) c 파형), 핀 5 에서는 버스트 신호(burst)가 출력되고 (제1도의 (b) d 파형), 핀 7 에서는 홀수/짝수 필드 신호(odd/even)가 출력된다. (제1도의(b) e 파형)The conventional sync signal separator shown in FIG. 1 (a) shows a sync signal separator LM1881 manufactured by National Corporation, and when a composite video signal is input to pin 2 (FIG. b) waveform a), composite sync signal (pin waveform 1) is output at pin 1 (b waveform of FIG. 1b), and vertical sync signal (vertical sync) is output at pin 3 (b) of FIG. c waveform), a burst signal is output at pin 5 (d waveform (b) in FIG. 1), and an odd / even field signal (odd / even) is output at pin 7. ((B) e waveform of FIG. 1)
제2도의 (a)는 종래 동기 분리 장치(내쇼날사의 LM1881)의 회로도로서, 복합 동기 신호를 분리해내는 좌측 상단 점선 부분을 중심으로 동작을 살펴 보면 다음과 같다.FIG. 2 (a) is a circuit diagram of a conventional synchronous separation device (LM1881 manufactured by National Corporation). The operation of the upper left dotted line for separating the composite synchronous signal is as follows.
핀 2 로 복합 영상 신호가 입력되면 영상 동기 신호의 끝을 1.5V로 클램핑하고, 이 전압보다 큰 전압을 임계 전압으로 하여 비교기를 통해 동기 신호를 검출한 후 버퍼를 거쳐 핀 1 로 수직 동기 신호가 포함된 복합 동기 신호를 출력하는 것이다.When the composite video signal is input to pin 2, the end of the video sync signal is clamped at 1.5V, the sync signal is detected by using a comparator with a voltage greater than this voltage as the threshold voltage, and then the vertical sync signal is passed to pin 1 through the buffer. It outputs the included composite sync signal.
제2도의 (b)는 종래의 또다른 동기 분리 장치(삼성전자의 KA2605)의 회로도로서, 수평 동기 신호를 분리해내는 점선 부분을 중심으로 살펴 보면 다음과 같다.FIG. 2 (b) is a circuit diagram of another conventional synchronous separation device (Ka2605 of Samsung Electronics Co., Ltd.).
복합 영상 신호가 수평 저역 통과 필터(Horizontal Low Pass Filter)와 수평 동기 신호 분리기(Horizontal Sync Separator)를 통과하여 오픈 콜렉터 트랜지스터의 콜렉터단으로 분리된 수평 동기 신호를 출력하게 된다.The composite video signal passes through a horizontal low pass filter and a horizontal sync separator to output a horizontal sync signal separated into a collector terminal of an open collector transistor.
수평 동기 신호를 분리하고자 할 때 상기와 같이 동작하는 종래의 동기 신호 분리 전용 칩들을 사용하게 되면 하드웨어의 설계를 용이하게 할 수 있으나, 기술적인 종속으로 진보가 없을 뿐만 아니라, 그 전용 칩의 사용으로 인해 제품의 단가가 상승된다는 문제점이 있었다.When the conventional synchronization signal separation dedicated chips operating as described above are used to separate the horizontal synchronization signal, hardware design can be facilitated, but there is no progress due to technical dependency, and the use of the dedicated chip There was a problem that the unit price of the product increases.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 개별 소자를 이용하여 복합 동기 신호로부터 수평 동기 신호를 분리해내도록 되어진 수평 동기 신호 분리 장치를 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a horizontal synchronizing signal separation device which is designed to separate a horizontal synchronizing signal from a composite synchronizing signal using individual elements.
상기와 같은 목적을 달성하기 위한 본 발명의 수평 동기 신호 분리 장치는, 복합 동기 신호가 트리거 입력단으로 입력되어 소정의 펄스 폭과 주기를 갖는 펄스를 출력하도록 되어진 타이머부와; 복합 동기 신호와 상기 타이머부의 출력 신호를 가지고 수평 동기 신호를 분리해내는 수평 동기 신호 분리부로 구성된 것을 특징으로 한다.According to an aspect of the present invention, there is provided a horizontal synchronizing signal separation device comprising: a timer unit configured to output a pulse having a predetermined pulse width and a period by which a complex synchronizing signal is input to a trigger input terminal; And a horizontal synchronizing signal separator for separating the horizontal synchronizing signal with the composite synchronizing signal and the output signal of the timer unit.
이하, 첨부된 도면을 참조하여 본 발명에 대하여 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail with respect to the present invention.
제3도는 본 발명에 따른 수평 동기 신호 분리 장치의 블럭 회로도로서, 본 발명의 장치는 복합 동기 신호가 트리거 입력단으로 입력되어 소정의 펄스 폭과 주기를 갖는 펄스를 출력하도록 되어진 타이머부(30)와; 복합 동기 신호와 상기 타이머부(30)의 출력 신호를 가지고 수평 동기 신호를 분리해내는 수평 동기 신호 분리부(40)로 구성되어 있다.3 is a block circuit diagram of a horizontal synchronizing signal separation device according to the present invention. The apparatus of the present invention includes a timer unit 30 configured to output a pulse having a predetermined pulse width and a period by which a composite synchronizing signal is input to a trigger input terminal. ; It consists of a horizontal synchronizing signal separator 40 which separates the horizontal synchronizing signal with the composite synchronizing signal and the output signal of the timer unit 30.
제4도의 (a)는 본 발명에 따른 타이머부의 일실시예에 대한 회로도로서, 상기 타이머부(30)는 동일한 세 저항(R) 에 의해 설정된 기준 전압 V1 과 외부 저항 (R1), 외부 캐패시터 (C1)에 의한 임계 전압(Threshhold voltage)을 비교하여 출력 신호를 내보내는 제 1 비교기(32a)와; 동일한 세 저항 (R)들에 의해 설정된 기준 전압 V2 와 트리거 입력단으로 입력된 복합 동기 신호를 비교하여 출력 신호를 내보내는 제 2 비교기(32b); 입력 단자 R 로는 상기 제1 비교기 (32a)의 출력 신호가 입력되고 다른 입력 단자 S 로는 상기 제 2 비교기(32b)의 출력 신호가 입력되는 RS 래치(34); 베이스에는 상기 RS 래치(34)의 출력단가 연결되어 있고 콜랙터에는 외부 저항 R1과 외부 캐패시터 C1 에 연결되어 있으며 에미터는 접지되어 있는 방전 트랜지스터(36); 및 상기 RS 래치(34)의 출력 단자 Q 로부터 신호를 입력받아 소정의 폭과 주기를 갖는 최종 펄스를 출력하는 토템-폴 출력단(38)로 구성되어 있다.FIG. 4A is a circuit diagram of an embodiment of a timer unit according to the present invention, wherein the timer unit 30 includes a reference voltage V1 set by the same three resistors R, an external resistor R1, and an external capacitor ( A first comparator 32a for outputting an output signal by comparing a threshold voltage by C1); A second comparator 32b for comparing the reference voltage V2 set by the same three resistors R with the composite synchronization signal inputted to the trigger input terminal and outputting an output signal; An RS latch 34 to which an output signal of the first comparator 32a is input to an input terminal R, and an output signal of the second comparator 32b is input to another input terminal S; Base has an output terminal of the RS latch 34 A discharge transistor 36 connected to the collector and connected to an external resistor R1 and an external capacitor C1, and the emitter being grounded; And a totem-pole output stage 38 for receiving a signal from the output terminal Q of the RS latch 34 and outputting a final pulse having a predetermined width and period.
또한, 수평 동기 신호 분리부(40)는 복합 동기 신호를 반전시키는 제 1 낸드 게이트(42a)와; 상기 타이머부(30)의 출력 신호를 반전시키는 제 2 낸드 게이트(42b); 및 상기 제 1 낸드 게이트(42a)로부터의 반전된 복합 동기 신호와 제 2 낸드 게이트(42b)로 부터의 반전된 타이머 출력 신호를 입력받아 낸드(NAND)를 수행한 후 수평 동기 신호를 출력하는 제 3 낸드 게이트(42c)로 구성되어 있다.In addition, the horizontal synchronizing signal separator 40 includes: a first NAND gate 42a for inverting the composite synchronizing signal; A second NAND gate 42b for inverting the output signal of the timer unit 30; And receiving an inverted composite synchronization signal from the first NAND gate 42a and an inverted timer output signal from the second NAND gate 42b, performing NAND, and outputting a horizontal synchronization signal. It consists of three NAND gates 42c.
이어서, 상기와 같이 구성되는 본 발명의 동작 및 효과를 자세히 설명하기로 한다.Next, the operation and effects of the present invention configured as described above will be described in detail.
제3도에 도시된 바와 같이, 복합 동기 신호가 타이머부(30)의 트리거 입력단으로 입력되면 소정의 펄스 폭과 주기를 갖는 펄스를 출력한다.As shown in FIG. 3, when the complex synchronization signal is input to the trigger input terminal of the timer unit 30, a pulse having a predetermined pulse width and period is output.
수평 동기 신호 분리부(40)는 복합 동기 신호와 상기 타이머부(30)의 출력 신호를 가지고 수평 동기 신호를 분리해내게 된다.The horizontal synchronizing signal separator 40 separates the horizontal synchronizing signal by using the composite synchronizing signal and the output signal of the timer unit 30.
상기 타이머부(30)을 구현할 수 있는 소자로는 제4도의 (a) 에 도시된 바와 같은 555 타이머 칩을 들 수 있는데, 이 칩을 상기 타이머부(30)의 일실시예로 하여 구체적인 동작을 살펴 보면 다음과 같다.An element capable of implementing the timer unit 30 may be a 555 timer chip as shown in FIG. 4A, and the chip may be used as an example of the timer unit 30. Here's the look.
555 타이머 칩은 단안정 멀티바이브레이터로서 널리 사용되는데, Vcc = 5 V를 사용함으로써 54 / 74 계열 TTL 및 CMOS 논리 패밀리와 병용할 수 있다.The 555 timer chip is widely used as a monostable multivibrator, and can be used with 54/74 series TTL and CMOS logic families by using Vcc = 5 V.
제4도의 (a)를 참조하면, 저항 R1 과 캐패시터 C1 은 타이머칩 외부에 연결되어 있고, 이들의 값에 따라 출력 펄스의 폭이 결정된다.Referring to FIG. 4A, the resistor R1 and the capacitor C1 are connected to the outside of the timer chip, and the widths of the output pulses are determined based on these values.
동일한 세 저항 R 이 제 1 비교기(32a)와 제 2 비교기(32b)의 기준 전압 V1, V2를 각각 V1 = 2Vcc/3, V2 = Vcc/3로 설정한다.The same three resistors R set the reference voltages V1 and V2 of the first comparator 32a and the second comparator 32b to V1 = 2Vcc / 3 and V2 = Vcc / 3, respectively.
트리거 전압 Vt를 인가하기 전에 RS 래치(34)를 리세트해서 Q=V(0),=V(1)으로 설정한다. 그러면 v0= V(0)≒ 0 이 되고, 따라서 방전 트랜지스터(Tr)가 포화되어 임계 전압(Threshold Voltage : Vx) Vx≒ 0 이 된다.Before applying the trigger voltage V t , reset the RS latch 34 so that Q = V (0), Set it to = V (1). Then, v 0 = V (0) ≒ 0, and thus the discharge transistor Tr is saturated to become the threshold voltage (V x ) V x ≒ 0.
VXV1 이므로 제 1 비교기(32a)의 출력은 V(0)이 되고, VtV2 이므로 제 2 비교기(32b)의 출력도 V(0)이 된다.Since V X V1, the output of the first comparator 32a becomes V (0), and since it is V t V2, the output of the second comparator 32b also becomes V (0).
t = 0 에서 트리거 펄스 VtV2 를 인가하면 제 2 비교기(32b)의 출력이 V(1)이 되어 RS 래치(34)를 세트시키게 되므로 Q = V(1),= V(0)이 되고 V0=V(1)이 되며 방전 트랜지스터(Tr)가 차단된다.When the trigger pulse V t V2 is applied at t = 0, the output of the second comparator 32b becomes V (1), which sets the RS latch 34, so that Q = V (1), = V (0), V 0 = V (1), and the discharge transistor Tr is cut off.
타이밍 캐패시터(C1) Vcc를 향해서 시정수 τ =R1C1으로 충전되고, t =T1에서 VX가 V1에 이르면 제 1 비교기(32a)가 스위칭되어 그 출력이 V(1)이 된다.Timing capacitor C1 is charged with time constant τ = R 1 C 1 toward V cc , and when t X reaches V 1 at t = T 1 , the first comparator 32a is switched and its output becomes V (1). .
상기와 같은 전이에 의해 RS 래치(34)가 리세트되고 출력 V0가 원래 레벨 V(0)로 복귀하며, 방전 트랜지스터(Tr)의 포화 저항이 작기 때문에 C1은 신속하게 방전된다.By this transition, the RS latch 34 is reset, the output V 0 returns to the original level V (0), and C 1 is discharged quickly because the saturation resistance of the discharge transistor Tr is small.
제4도의 (b)는 본 발명에 따른 타이머부의 각 지점에서의 파형도로서,(a)는 트리거 (Trigger)펄스 Vt(b)는 임계(Threshold)전압 VX(c)는 타이머의 출력 펄스 V0에 대한 파형을 나타낸 것이다.(B) of FIG. 4 is a waveform diagram at each point of the timer unit according to the present invention, (a) the trigger pulse V t (b) the threshold voltage V X (c) is the output of the timer The waveform for pulse V 0 is shown.
펄스 폭 T1은 캐패시터 전압 VX가 V1 으로 충전하는 데 걸리는 시간에 의해서 결정된다.The pulse width T 1 is determined by the time it takes for the capacitor voltage V X to charge to V1.
0 ≤ t ≤ T1에 대해서, VX=Vcc-[ Vcc -V (0)]e-t/RICI식(1-1)을 얻는다.For 0 ≦ t ≦ T 1 , V X = V cc- [V cc -V (0)] e -t / RICI equation (1-1) is obtained.
이 식을 풀면 VX(T1) = V1 = 2Vcc/3인 시간 t = T1에서,Solve this equation and at time t = T 1 with V X (T 1 ) = V1 = 2 V cc / 3,
식 (1-2) 이 된다. It becomes Formula (1-2).
v(0) = 0 일 경우에는 식(1-2)는 다음과 같이 간단해진다.When v (0) = 0, equation (1-2) is simplified as follows.
식(1-3) Formula (1-3)
본 발명의 일실시예에 대한 제4도의 (a)회로도를 참조하면, R1의 값은 2.4k이고 C1의 값은 0.01μF 이므로, 이 값을 식(1-3)에 대입시키면 T1≒ 1.1 * R1* C1= 1.1 * 2.4k * 0.01μ = 26.4μs 이다.Referring to the circuit diagram (a) of FIG. 4 of one embodiment of the present invention, the value of R 1 is 2.4k. And C 1 is 0.01 μF, so substituting this value into Equation (1-3) yields T 1 ≒ 1.1 * R 1 * C 1 = 1.1 * 2.4 k * 0.01 μ = 26.4 μs.
즉, 상기 타이머부(30)의 출력 펄스의 폭은 26.4μs 가 되는 것이다.In other words, the width of the output pulse of the timer unit 30 is 26.4 μs.
제5도는 본 발명에 따른 수평 동기 신호 분리 장치의 각 지점에 대한 파형도로서, (A)는 복합 동기 신호의 파형, (B)는 타이머 출력 신호의 파형,(C)는 반전된 복합 동기 신호의 파형,(D)는 반전된 타이머 출력 신호의 파형,(E)는 수평 동기 신호 분리부의 출력 신호의 파형을 나타낸 것이다.5 is a waveform diagram of each point of the horizontal synchronization signal separation device according to the present invention, (A) is the waveform of the composite synchronization signal, (B) is the waveform of the timer output signal, (C) is the inverted composite synchronization signal (D) shows the waveform of the inverted timer output signal, and (E) shows the waveform of the output signal of the horizontal synchronizing signal separation unit.
제3도에 도시된 본 발명에 대한 회로도와 제5도에 도시된 본 발명에 따른 장치의 각 지점에서 나타나는 파형을 참조하여 수평 동기 신호 분리부(40)에 대해서 살펴보기로 한다.The horizontal sync signal separator 40 will be described with reference to the circuit diagram of the present invention shown in FIG. 3 and the waveform appearing at each point of the apparatus according to the present invention shown in FIG.
여기서, 수평 동기 신호 분리부(40)를 구성하는 제 1 낸드 게이트(42a), 제 2 낸드 게이트(42b), 제 3 낸드 게이트(42c)를 구현할 수 있는 소자로는 TTL 계열의 74LS132가 있는데, 이소자 내부에는 4 개의 슈미트 트리거 낸드 게이트가 내장되어 있기 때문에 한 개의 74LS132를 가지고 본 발명에 따른 수평 동기 신호 분리부(40)의 3 개 낸드 게이트(42a,42b,42c)를 구현할 수 있다.Here, the TLS series 74LS132 is a device capable of implementing the first NAND gate 42a, the second NAND gate 42b, and the third NAND gate 42c constituting the horizontal synchronization signal separator 40. Since four Schmitt-triggered NAND gates are built in the device, three NAND gates 42a, 42b, and 42c of the horizontal synchronization signal separation unit 40 according to the present invention can be implemented with one 74LS132.
복합 동기 신호(제 5 동의(A)파형)가 수평 동기 신호 분리부(40)의 제 1 낸드 게이트(42a)의 두 입력단으로 동시에 입력되면 인버터와 같은 역할을 하게 되므로 반전된 복합 동기 신호가 출력된다. (제 5 도의(C)파형)When the composite synchronizing signal (5th motion (A) waveform) is simultaneously input to two input terminals of the first NAND gate 42a of the horizontal synchronizing signal separation unit 40, the composite synchronizing signal is outputted because the inverted composite synchronizing signal is output. do. ((C) waveform of FIG. 5)
또한, 복합 동기 신호가 타이머부(30)로 입력되면, 상기 타이머부(30)의 동작 설명에서 살펴본 바와 같이, 상기 타이머부(30)의 외부 저항 R1과 외부 캐패시터 C1에 의해 결정된 펄스 폭 (T1=1.1 * 2.4k * 0.01μ = 26.4μs)을 갖는 신호가 출력된다. (제 5 도의(B)파형, 이때 1H는 29.6μs 이다.)In addition, when the composite synchronization signal is input to the timer unit 30, as described in the description of the operation of the timer unit 30, the pulse width determined by the external resistor R 1 and the external capacitor C 1 of the timer unit 30. The signal with (T 1 = 1.1 * 2.4k * 0.01μ = 26.4μs) is output. (B waveform of FIG. 5, where 1H is 29.6 μs.)
상기 타이머부(30)의 출력 펄스가 수평 동기 신호 분리부(40)의 내부에 있는 제 2 낸드 게이트(42b)의 두 입력단으로 동시에 입력되면, 3.2μs (T = 29.6μs - 26.4μs = 3.2μs )의 펄스 폭을 갖는 반전된 타이머 출력 신호가 발생하게 된다.(제 5 도의(D)파형)When the output pulse of the timer unit 30 is simultaneously input to two input terminals of the second NAND gate 42b inside the horizontal synchronizing signal separator 40, 3.2 μs (T = 29.6 μs-26.4 μs = 3.2 μs) An inverted timer output signal having a pulse width of () is generated. (D waveform of FIG. 5)
상기 제 1 낸드 게이트(42a)로부터의 반전된 복합 동기 신호와 상기 제 2 낸드 게이트(42b)로부터의 반전된 타이머 출력 신호를 제 3 낸드 게이트(42c)의 두 입력단으로 입력받아 낸드(NAND)를 수행하고 나면 최종적으로 수평 동기 신호가 분리되어 출력되는 것이다. (제 5 도의 (E)파형)Inverted composite synchronization signal from the first NAND gate 42a and the inverted timer output signal from the second NAND gate 42b are input to two input terminals of the third NAND gate 42c. After the execution, the horizontal sync signal is finally separated and output. ((E) waveform of FIG. 5)
화면당 총주사선 수가 1125 라인인 경우에는 수평 동기 신호의 폭이1.186μs 이나, 본 발명의 장치에서 최종 출력된 수평 동기 신호의 폭은 약1μs이다.When the total number of scanning lines per screen is 1125 lines, the width of the horizontal synchronizing signal is 1.186 µs, but the width of the horizontal synchronizing signal finally output from the apparatus of the present invention is about 1 µs.
규격에 정확히 맞추려면 타이머를 하나 더 사용하여 듀티 사이클을 조정해야 하나 실험에 의하면 타이머를 하나 더 사용하지 않더라도 모니터상에 디스플레이 하는데 전혀 문제가 없다.To be accurate, the duty cycle needs to be adjusted by using one more timer, but experiments show that there is no problem in displaying on the monitor even if one more timer is not used.
본 발명의 다른 실시예로는, 낸드 게이트 입력의 타이밍을 조정하여 수직 동기 신호나 클램프 펄스 등을 생성할 수 있으며, 또한 타이머의 RC 시정수를 조정함으로써 다른 시스템에도 적용할 수 있다.In another embodiment of the present invention, the timing of the NAND gate input may be adjusted to generate a vertical synchronizing signal, a clamp pulse, or the like, and may be applied to other systems by adjusting the RC time constant of the timer.
이상에서 설명한 바와 같이 본 발명은 복합 동기 신호로부터 수평 동기 신호를 분리해내는데 있어서 동기 신호 분리 전용 칩을 사용하지 않고 간단한 개별 소자들을 이용함으로써 제작 비용을 절감시킬 수 있을 뿐만 아니라 기술적인 진보면에서도 그 효과가 있다.As described above, the present invention not only reduces the manufacturing cost by using simple individual elements without using a dedicated chip for separating the synchronization signal from the horizontal synchronization signal but also the effect in terms of technical progress. There is.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950028319A KR0153666B1 (en) | 1995-08-31 | 1995-08-31 | An apparatus for separating horizontal synchronizing signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950028319A KR0153666B1 (en) | 1995-08-31 | 1995-08-31 | An apparatus for separating horizontal synchronizing signals |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970014130A KR970014130A (en) | 1997-03-29 |
| KR0153666B1 true KR0153666B1 (en) | 1998-11-16 |
Family
ID=19425680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950028319A KR0153666B1 (en) | 1995-08-31 | 1995-08-31 | An apparatus for separating horizontal synchronizing signals |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0153666B1 (en) |
-
1995
- 1995-08-31 KR KR1019950028319A patent/KR0153666B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970014130A (en) | 1997-03-29 |
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