KR100311367B1 - Device for selecting line and detecting field of tv system - Google Patents
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Abstract
Description
제1도는 종래의 라인 선택 장치의 블럭도.1 is a block diagram of a conventional line selection device.
제2도는 본 발명의 라인 선택 장치의 블럭도.2 is a block diagram of a line selection device of the present invention.
제3도는 제2도에서 수평 동기 및 등화 펄스 검출을 보인 구성도.3 is a diagram showing the horizontal synchronization and equalization pulse detection in FIG.
제4도는 제3도에서의 파형도.4 is a waveform diagram in FIG.
제5도는 본 발명의 필드 검출 장치의 블럭도.5 is a block diagram of a field detection device of the present invention.
제6도는 제5도에서 수평 동기 및 등화 펄스 검출을 보인 구성도.6 is a block diagram showing horizontal synchronization and equalization pulse detection in FIG.
제7도는 제6도에서의 파형도.7 is a waveform diagram in FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
101,203,205 : 카운터 102,204,301 : 수평 동기 검출부101,203,205: counter 102,204,301: horizontal synchronization detector
1O3,2O6 : 비교기 104 : 데이타 저장부1O3,2O6: Comparator 104: Data Storage
201,303 : 등화 펄스 검출부201,303: equalization pulse detector
202,211,302,305,311 : 단안정 멀티바이브레이터202,211,302,305,311: Monostable Multivibrator
212,214,312,314 : 인버터 304 : 라인 검출부212,214,312,314: Inverter 304: Line detector
213,215,313,315 : 앤드게이트213,215,313,315: Andgate
본 발명은 티브이 시스템의 라인 선택 및 필드 검출에 관한 것으로 특히, 복합 영상 신호의 수평동기 및 등화 펄스의 폭을 이용하여 검출한 수평 동기 신호를 계수하여 원하는 라인을 선택하는 티브이 시스템의 라인 선택 및 필드 검출 장치에 관한 것이다.The present invention relates to line selection and field detection of a television system. In particular, the line selection and field of a television system for selecting a desired line by counting the horizontal synchronization signal detected using the horizontal synchronization and equalization pulse widths of the composite video signal. It relates to a detection device.
제1도는 종래의 라인 선택 장치의 블럭도로서 이에 도시된 바와 같이, 수직 동기 신호(Vsync)를 기준으로 외부 클럭(ECLK)을 계수하는 수직 동기 카운터(101)와, 이 수직 동기 카운터(101)의 출력을 리세트 신호로 하여 수평 동기 신호(Hsync)를 계수하는 수평 동기 카운터(1O2)와, 이 수평 동기 카운터(102)의 출력 신호를 데이타 저장부(104)의 출력값과 비교하여 라인 선택 인식 선호(LS)를 출력하는 비교기(103)로 구성된 것으로. 이와같은 종래 장치의 동작과정을 설명하면 다음과 같다.FIG. 1 is a block diagram of a conventional line selection device. As shown therein, a vertical synchronization counter 101 for counting an external clock ECLK based on a vertical synchronization signal Vsync and the vertical synchronization counter 101 are shown. The horizontal synchronization counter 102 which counts the horizontal synchronization signal Hsync by using the output of the signal as a reset signal, and the output signal of the horizontal synchronization counter 102 is compared with the output value of the data storage unit 104 to recognize the line selection. The comparator 103 outputs a preference LS. Referring to the operation of the conventional device as follows.
수직 동기 카운터(101)는 미리 분리된 수직 동기 신호(Vsync)의 구간을 일정한 주기를 갖는 외부클럭(ECLX)으로 계수한다.The vertical synchronization counter 101 counts the sections of the vertical synchronization signal Vsync separated in advance into an external clock ECLX having a predetermined period.
수평 동기 카운터(102)는 상기 수직 동기 카운터(101)의 출력을 리세트 신호(RST)로 하여 수평 동기 신호(Hsync)를 계수함에 의해 수직 동기 신호(Vsync)의 구간을 판별하게 된다.The horizontal sync counter 102 determines the section of the vertical sync signal Vsync by counting the horizontal sync signal Hsync using the output of the vertical sync counter 101 as the reset signal RST.
상기 수평 동기 카운터(102)가 수평 동기 신호(Hsync)를 계수할 때 비교기 (103)는 데이타 저장부(104)에 저장된 설정 데이타와 비교함에 의해 필요로 하는 라인을 인식하여 그 라인에서 라인 인식 신호(LS)를 출력하게 된다.When the horizontal synchronizing counter 102 counts the horizontal synchronizing signal Hsync, the comparator 103 recognizes the required line by comparing with the setting data stored in the data storage unit 104 and lines recognition signals from the line. (LS) will be printed.
그리고, 상기 수평 동기 카운터(102)에서 계수한 라인의 갯수를 검색하여 입력 라인이 이븐(even) 필드인지 또는 오드(odd) 필드인지를 판별하게 된다.The number of lines counted by the horizontal synchronization counter 102 is searched to determine whether the input line is an even field or an odd field.
그러나, 종래에는 고주파의 외부 클럭을 이용하여 수직 동기 신호 구간을 계수하므로 수작 동기 신호가 반드시 필요하고 또한, 외부 클럭의 사용으로 잡음을 유발시킬 수 있는 문제점이 있있다.However, conventionally, since the vertical synchronization signal interval is counted by using a high frequency external clock, a manual synchronization signal is required, and there is a problem that noise may be caused by the use of an external clock.
따라서, 본 발명은 종래의 문제점을 개선하기 위하여 수직 동기 신호를 사용함이 없이 비디오 신호를 제거한 수평 동기 신호 및 등화 펄스를 이용하여 라인 번호를 판단하고, 마자막 라인의 수평 동기 신호가 발생한 후의 등화 펄스로부터 1/2 프레임을 오드 필드로 판별하도록 창안한 티브이 시스템의 라인 선택 및 필드 검출 장치를 제공하는 것을 목적으로 한다.Therefore, in order to improve the conventional problem, the present invention determines the line number using the horizontal sync signal and the equalization pulse from which the video signal is removed without using the vertical sync signal, and the equalization pulse after the horizontal sync signal of the last line is generated. An object of the present invention is to provide a line selection and field detection apparatus of a television system, which is designed to discriminate 1/2 frame from an odd field.
상기의 목적 달성을 위해 본 발명은 복합 영상 신호에서 수평 동기 신호 및 등화 펄스를 검출하는 수단과, 상기 수평 동기 신호의 일정 기간동안 계수한 등화 펄스를 리세트 신호로 하여 수평 동기 신호를 계수하는 수단과, 상기 계수값을 설정값과 비교하여 필요로 하는 라인을 선택하는 수단과, 마지막 라인에서 수평 동기 신호가 검출된 후 등화펄스가 발생되면 다음 라인부터 1/2 프레임까지를 오드 필드로 검출하는 수단으로 구성하게 된다.In order to achieve the above object, the present invention provides a means for detecting a horizontal synchronizing signal and an equalization pulse in a composite video signal, and a means for counting a horizontal synchronizing signal using an equalized pulse counted for a predetermined period of the horizontal synchronizing signal as a reset signal. Means for selecting a required line by comparing the count value with a set value, and detecting an odd field from the next line to 1/2 frame when an equalization pulse is generated after the horizontal synchronization signal is detected in the last line. By means of means.
이하, 본 발명을 첨부한 도면에 의해 상세히 설명하면 다음과 같다.Hereinafter, described in detail by the accompanying drawings of the present invention.
본 발명의 라인 선택 장치는 제2도의 블럭도에 도시한 바와 같이, 복합 영상 신호에서 등화 펄스(Equal)를 검출하는 등화 펄스 검출부(201)와, 이 등화펄스검출부(201)의 출력에 발진하여 리세트신호(RST1)를 발생시키는 단안정 멀티바이브레이터(202)와, 이 단안정 멀티바이브레이터(20)의 리세트 신호(RST1)를 인에이블신호로 하여 상기 등화 펄스 검출부(201)의 등화 펄스(Equal)를 계수하여 마지막 등화 펄스이면 리세트 신호(RST)를 출력하는 카운터(2O3)와, 복합 영상 신호에서 수평 동기 신호(Hsync)를 검출하는 수평 동기 검출부(204)와, 이 수평 동기 검출부(2O4)에서 출력되는 수평 동기 신호(Hsync)를 계수하고 상기 카운터(203)의 출력(RST)에 리세트되는 카운터(204)와, 이 카운터(204)의 출력값을 설정값과 비교하여 필요로 하는 라인을 검출하면 라인 검출 신호(LS)를 출력하는 비교기(206)로 구성한다.As shown in the block diagram of FIG. 2, the line selection apparatus of the present invention oscillates at the output of the equalization pulse detector 201 and the equalization pulse detector 201 for detecting an equalization pulse Equal in a composite video signal. The equalization pulse of the equalization pulse detector 201 is generated by using the monostable multivibrator 202 that generates the reset signal RST1 and the reset signal RST1 of the monostable multivibrator 20 as an enable signal. A counter 203 for counting Equal and outputting a reset signal RST if it is the last equalized pulse, a horizontal sync detector 204 for detecting a horizontal sync signal Hsync in the composite video signal, and a horizontal sync detector ( The counter 204, which counts the horizontal sync signal Hsync output from 2O4) and is reset to the output RST of the counter 203, and the output value of the counter 204 are compared with the set value and are required. Outputs line detection signal LS when detecting line Comparator 206 is configured.
이와같이 구성한 본 발명의 실시예를 설명하면, 일반적인 비디오 신호의 영상 부분을 블랙킹 처리한 후 반전시키면 수평 동기 및 등화 펄스를 포함한 정보를 얻게 된다.In the embodiment of the present invention configured as described above, when the video portion of the general video signal is blacked and then inverted, information including horizontal sync and equalization pulses is obtained.
복합 영상 신호(VCS)가 입력된 등화 펄스 검출부(201)에서 등화 펄스(Equal)가 발생하는데, 첫번째 등화 펄스(Equal)가 입력된 단안정 멀티바이브레이터(202)는 발진 동작을 수행하게 된다.The equalization pulse Equal is generated by the equalization pulse detector 201 to which the composite image signal VCS is input. The monostable multivibrator 202 to which the first equalization pulse Equal is input performs an oscillation operation.
상기 등화펄스검출부(201)에서 첫번째 등화펄스(Eqal)가 발생할 때 단안정 멀티바이브레이터(202)는 카운터(203)를 약 25수평기간동안 인에이블시키게 된다.When the first equalization pulse Eqal occurs in the equalization pulse detector 201, the monostable multivibrator 202 enables the counter 203 for about 25 horizontal periods.
상기 카운터(203)은 약 25수평기간동안 등화펄스검출부(201)의 등화 펄스 (Equal)를 계수하여 마지막 등화펄스일 때 리세트신호(RST)를 출력하게 된다.The counter 203 counts the equalization pulse Equal of the equalization pulse detector 201 for about 25 horizontal periods, and outputs a reset signal RST at the last equalization pulse.
그리고, 수평 동기 검출부(204)가 복잡 영상 신호(VCS)에서 수평 동기 신호(Hsync)를 검출할 때 카운터(2O5)는 상기 수평 동기 검출부(204)의 수평 동기 신호(Hsync)를 계수하게 되며 비교기(206)는 상기 카운터(205)의 계수값를 설정값과 비교하여 필요로 하는 라인을 검출하면 라인 검출 신호(LS)를 출력하게 된다.When the horizontal sync detector 204 detects the horizontal sync signal Hsync from the complex video signal VCS, the counter 205 counts the horizontal sync signal Hsync of the horizontal sync detector 204. 206 compares the count value of the counter 205 with a set value and outputs a line detection signal LS when detecting a required line.
이 후, 카운터(203)에서 마지막 등화 펄스(Equal)를 출력하면 카운터(205)는 리세트되어지며, 다음 프레임부터 상기 동작을 반복하게 된다.After that, when the counter 203 outputs the last equalization pulse Equal, the counter 205 is reset, and the operation is repeated from the next frame.
상기에서 수평동기 및 등화펄스의 검출동작을 제3도 및 제4도에서 설명하기로 한다. 여기서, 수평 동기 신호(Hsync)와 등화 펄스(Equal)의 검출은 폭을 이용하는 것이다.The detection operation of the horizontal synchronization and equalization pulses will be described with reference to FIGS. 3 and 4. Here, the detection of the horizontal synchronization signal Hsync and the equalizing pulse Equal is to use the width.
보통 수평 동기 신호(Hsync)의 폭은 4.7μsec이며, 등화 펄스(Equal)의 폭은 2.3~2.35μsec정도가 된다.Usually, the width of the horizontal sync signal Hsync is 4.7 μsec, and the width of the equalization pulse Equal is about 2.3 to 2.35 μsec.
제3도의 동작은 복합 영상 신호(VCS)를 단안정 멀티바이브레이터(211)의 출력과 논리 조합하여 수평 동기 신호(Hsync) 및 등화 펄스(Equal)를 검출하는데, 상기 단안정 멀티바이브레이터(211)의 출력은 약 3μsec로 조정시킨다.The operation of FIG. 3 logically combines the composite video signal VCS with the output of the monostable multivibrator 211 to detect a horizontal sync signal Hsync and an equalization pulse Equal. The output is adjusted to about 3μsec.
우선, 제4도(a)와 같은 복합 영상 신호(VCS)가 입력될 때 단안정 멀티 바이브레이터(211)에서 출력된 제4도(c)와 같은 발진 신호(Q)는 앤드 게이트(215)의 일측 단자에 입력됨과 아울러 인버터(212)에서 제4도(d)와 같은 신호로 반전되어 앤드 게이드(213)에 입력된다.First, when the composite video signal VCS as illustrated in FIG. 4A is input, the oscillation signal Q as illustrated in FIG. 4C output from the monostable multivibrator 211 is applied to the AND gate 215. In addition to being input to one terminal, the inverter 212 is inverted to a signal as shown in FIG. 4 (d) and input to the AND gate 213.
그리고, 제4도(a)와 같은 복합 영상 신호(VCS)는 앤드 게이트(213)의 일측 단자에 입력됨과 아울러 인버터(214)에서 제4도(b)와 같은 신호로 반전되어 앤드 게이트(215)의 일측 단자에 입력된다.The composite video signal VCS as illustrated in FIG. 4A is input to one terminal of the AND gate 213 and inverted by the inverter 214 to the signal as illustrated in FIG. 4B in the inverter gate 215. It is input to one terminal of).
상기 앤드 게이트(213)는 제4도(a)와 같은 복합 영상 신호(VCS)와 제4도(d)와 같은 인버터(212)에서 출력된 발진 신호(Q)의 반전 신호(Q)를 논리 조합하여 제4도(e)와 같은 수평 동기 검출 신호를 출력하게 된다.The AND gate 213 is configured to logic the inverted signal Q of the composite image signal VCS as shown in FIG. 4A and the oscillation signal Q output from the inverter 212 as shown in FIG. 4D. In combination, the horizontal synchronization detection signal as shown in FIG.
또한, 상기 앤드 게이트(215)는 제4도(c)와 같은 단안정 멀티바이브레이터(211)의 출력(Q)와 제4도(b)와 같은 인버터(214)에서 출력된 복합 영상 신호(vcs)의 반전 신호(VCS)를 논리 조합하여 제4도(f)와 같은 등화 펄스(Equal)를 출력하게 된다.In addition, the AND gate 215 is a composite image signal vcs output from the output Q of the monostable multivibrator 211 as shown in FIG. 4C and the inverter 214 as shown in FIG. 4B. Inverted signal (VCS) of the () to output the equalization pulse (Equal) as shown in FIG.
상기에서 수평 동기 신호(Hsync)와 등화 펄스(Equal)를 검출하면 카운터(205)에서 상기 수평 동기 신호(Hsync)를 계수하고 이 계수값을 비교기(206)가 설정값과 비교함에 의해 필요로 하는 해당 라인에서 라인 검출 신호(LS)를 출력하게 된다.When the horizontal sync signal Hsync and the equalizing pulse Equal are detected, the counter 205 counts the horizontal sync signal Hsync and compares the count value with the set value by the comparator 206. The line detection signal LS is output from the corresponding line.
상기 카운터(205)는 수평 동기 신호(Hsync)를 계수할 때 제4도(f)와 같은 등화 펄스(Equal)가 입력되면 리세트되어진다.The counter 205 is reset when the equalization pulse Equal as shown in FIG. 4 f is input when counting the horizontal synchronization signal Hsync.
본 발명의 다른 실시예는 라인을 선택할 때 마지막 라인을 검출하면 이븐(even)/오드(odd) 필드를 판별하는 것으로 제5도의 블럭도에 도시한 바와 같이, 복합 영상 신호(VCS)에서 수평 동기 신호(Hsync)를 검출하는 수평 동기 검출부(301)와, 이 수평 동기 검출부(301)에서 검출된 수평 동기 신호(Hsync)에 인에이블되어 소정 시간동안 발진 신호를 발생시키는 단안정 멀티바이브레이터(302)와, 복합 영상 신호(VCS)에서 등화 펄스(Equal)를 검출하는 등화 펄스 검출부(303)와, 이 등화 펄스 검출부(303)의 등화 펄스(Equal)와 상기 단안정 멀티바이브레이터(302)의 발진 신호를 논리곱하여 마지막 라인을 검출하는 라인 검출부(304)와, 이 라인 검출부(304)의 마지막 라인 검출 신호에 인에이블되어 1/2 프레임동안 오드 필드 검출 신호를 출력하는 단안정 멀티바이브레이터(305)로 구성한다.Another embodiment of the present invention is to determine an even / odd field when the last line is detected when selecting a line. As shown in the block diagram of FIG. 5, horizontal synchronization is performed in the composite video signal VCS. A monostable multivibrator 302 which is enabled for the horizontal synchronization detection unit 301 for detecting the signal Hsync and the horizontal synchronization signal Hsync detected by the horizontal synchronization detection unit 301 to generate an oscillation signal for a predetermined time. And an equalization pulse detector 303 for detecting an equalization pulse Equal from the composite video signal VCS, an equalization pulse Equal of the equalization pulse detector 303 and an oscillation signal of the monostable multivibrator 302. To a line detector section 304 for detecting the last line and a monostable multivibrator 305 that is enabled for the last line detection signal of the line detector section 304 and outputs an odd field detection signal for half a frame. phrase The.
이러한 본 발명의 다른 실시예는 PAL/NTSC 티브이 시스템의 마지막 라인의 특성을 이용하여 마지막 라인의 위치를 검출하는데, 수평 동기 신호(Hsync)가 발생되어 약 30μsec 후 또 하나의 등화 펄스(Equal)가 발생될 때 이를 감지하여 마지막 라인으로 판별하고 그 다음 라인부터 1프레임의 반정도를 오드(odd)필드로 인식하는 것이다.This embodiment of the present invention detects the position of the last line by using the characteristics of the last line of the PAL / NTSC TV system, a horizontal synchronization signal (Hsync) is generated, another approximately equalizing pulse (Equal) after about 30μsec When it occurs, it detects it and determines it as the last line, and recognizes about half of one frame from the next line as an odd field.
여기서, 수평 동기 신호(Hsync)의 폭은 4.7μsec정도이며 등화 펄스(Equal)의 폭은 2.3μsec정도이다.Here, the width of the horizontal synchronization signal Hsync is about 4.7 μsec, and the width of the equalization pulse Equal is about 2.3 μsec.
우선, 수평 동기 검출부(301)가 복합 영상 신호(VCS)에서 수평 동기 신호(Hsync)를 추출하면 단안정 멀티바이브레이터(302)는 약 30μsec동안 발진 신호를 발생시키고 등화 펄스 검출부(303)는 상기 복합 영상 신호(VCS)에서 등화 펄스(Equal)를 검출하게 된다.First, when the horizontal sync detector 301 extracts the horizontal sync signal Hsync from the composite video signal VCS, the monostable multivibrator 302 generates an oscillation signal for about 30 μsec, and the equalization pulse detector 303 performs the complex signal. The equalization pulse Equal is detected in the image signal VCS.
라인 검출부(304)는 단안정 멀티바이브레이터(302)에서 출력되는 발진 신호와 등화 펄스 검출부(30)에서 출력되는 등화 펄스(Equal)를 논리곱하여 마지막 라인을 검출하게 된다.The line detector 304 logically multiplies the oscillation signal output from the monostable multivibrator 302 and the equalization pulse Equal output from the equalization pulse detector 30 to detect the last line.
상기 라인 검출부(304)에서 마지막 라인을 검출한 신호를 출력하면 단안정 멀티바이브레이터(305)는 다음 라인부터 약 1/2 프레임 동안 오드(odd) 필드 검출 신호를 출력하게 된다.When the line detector 304 outputs a signal for detecting the last line, the monostable multivibrator 305 outputs an odd field detection signal for about 1/2 frame from the next line.
상기에서 수평 동기 및 등화펄스의 검출 동작을 제6도 및 제7도에서 설명하기로 한다.The operation of detecting horizontal synchronization and equalization pulses will be described with reference to FIGS. 6 and 7.
제6도에서 복합 영상 신호(VCS)는 앤드게이트(313)의 일측 입력 및 단안정 멀티바이브레이터(311)에 인가됨과 아울러 인버터(314)를 통해 반전되어 앤드게이트(315)에 인가되고 상기 단안정 멀티바이브레이터(311)의 발진 신호는 상기 앤드 게이트(315)의 타측 입력에 인가됨과 아울러 인버터(312)를 통해 반전되어 상기 앤드 게이트(313)의 타측 단자에 인가되어진다.In FIG. 6, the composite video signal VCS is applied to one side input and monostable multivibrator 311 of the AND gate 313, and is inverted through the inverter 314 to be applied to the AND gate 315. The oscillation signal of the multivibrator 311 is applied to the other input of the AND gate 315 and inverted through the inverter 312 and applied to the other terminal of the AND gate 313.
제7도(a)와 같은 복합 영상 신호(VCS)는 인버터(314)에서 제7도(d)와 같은 신호로 반전되고 단안정 멀티바이브레이터(311)가 상기 복합 영상 신호(VCS)의 입력으로 약 3μ sec 동안 발생시킨 제7도(c)와 같은 발진 신호는 인버터(312)에서 제7도(d)와 같은 신호로 반전되어진다.The composite video signal VCS as shown in FIG. 7A is inverted to the signal as shown in FIG. 7D in the inverter 314, and the monostable multivibrator 311 is input to the composite video signal VCS. An oscillation signal such as FIG. 7 (c) generated for about 3 mu sec is inverted to a signal like FIG. 7 (d) in the inverter 312.
앤드 게이트(313)는 제7도(d)와 같은 인버터(312)의 반전 신호와 제7도(a)와 같은 복합 영상 신호(vcs)를 논리곱하여 제7도(e)와 같은 수평 동기 신호(Hsync)를 발생시키고 앤드 게이트(315)는 제7도(c)와 같은 단안정 멀티 바이브레이터(311)의 발진 신호와 제7도(b)와 같은 인버터(314)의 반전 신호를 논리곱하여 등화 펄스(Equal)를 발생시킨다.The AND gate 313 logically multiplies the inverted signal of the inverter 312 as shown in FIG. 7D by the complex image signal vcs as shown in FIG. 7A, and the horizontal synchronization signal as shown in FIG. 7E. (Hsync) is generated and AND gate 315 equalizes the oscillation signal of monostable multivibrator 311 as shown in FIG. 7 (c) and the inverted signal of inverter 314 as shown in FIG. 7 (b). Generate a pulse (Equal).
상기에서 한 프레임중 마지막 라인에서만 수평 동기 신호(Hsync)가 발생된 후 약 30μ sec후에 등화 펄스(Equal)가 발생된다.The equalization pulse Equal is generated after about 30 mu sec after the horizontal synchronization signal Hsync is generated only in the last line of one frame.
즉, 제7도(e)와 같은 수평 동기 신호(Hsync)를 멀티바이브레이터(302)에 인가하여 제7도(g)와 같이 약 30μsec동안 발진 신호를 발생시키고 이 발진 신호를 라인 검출부(304)에서 제7도(f)와 같은 등화 펄스 검출부(303)에서 검출된 등화 펄스(Equal)와 논리곱하여 제7도(h)와 같은 신호가 발생되면 이 신호가 마지막 라인을 지시한다.That is, the horizontal synchronization signal Hsync as shown in FIG. 7E is applied to the multivibrator 302 to generate an oscillation signal for about 30 μsec as shown in FIG. 7G, and the oscillation signal is transmitted to the line detector 304. In FIG. 7, when a signal like FIG. 7h is generated by performing an AND operation on the equalizing pulse Equal detected by the equalization pulse detector 303 as shown in FIG. 7F, the signal indicates the last line.
상기 제7도(h)와 같은 마지막 라인 검출 신호를 단안정 멀티바이브레이터 (305)에 인가하여 약 1/2 프레임 동안 제7도(i)와 같은 신호를 발생시키게 된다.The last line detection signal as shown in FIG. 7 (h) is applied to the monostable multivibrator 305 to generate the signal as shown in FIG. 7 (i) for about 1/2 frame.
상기 제7도(i)와 같은 신호로 오드 필드와 이븐 필드를 검출하는데, 마지막 라인 검출후 약 1/2 프레임 동안을 오드 필드로 인식하게 된다.The odd field and the even field are detected by the signal shown in FIG. 7 (i), and about half the frame after the last line is detected as the odd field.
상기에서 설명한 바와 같이 본 발명은 단순한 논리 회로만으로 구현하므로 잡음의 영향을 줄일 수 있을 뿐 아니라 시스템의 ASIC화에 기여할 수 있는 효과가 있다.As described above, since the present invention is implemented by a simple logic circuit, it is possible to reduce the influence of noise and contribute to the ASIC of the system.
또한, 본 발명은 마지막 라인을 검출함에 의해 자동으로 오드 필드와 이븐 필드를 인식할 수 있으므로 원하는 라인에서의 신호 처리를 정확하게 할 수 있는 효과가 있다.In addition, the present invention can automatically recognize the odd field and even field by detecting the last line has the effect of accurately processing the signal on the desired line.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940039747A KR100311367B1 (en) | 1994-12-30 | 1994-12-30 | Device for selecting line and detecting field of tv system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940039747A KR100311367B1 (en) | 1994-12-30 | 1994-12-30 | Device for selecting line and detecting field of tv system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960028181A KR960028181A (en) | 1996-07-22 |
| KR100311367B1 true KR100311367B1 (en) | 2001-12-15 |
Family
ID=37531016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940039747A KR100311367B1 (en) | 1994-12-30 | 1994-12-30 | Device for selecting line and detecting field of tv system |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100311367B1 (en) |
-
1994
- 1994-12-30 KR KR1019940039747A patent/KR100311367B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960028181A (en) | 1996-07-22 |
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