KR950002212Y1 - Apparatus for separating vertical synchronizing signal - Google Patents
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Abstract
내용 없음.No content.
Description
제1도는 종래의 수직동기 분리회로도.1 is a conventional vertical synchronization circuit diagram.
제2도는 본 고안의 수직동기 분리회로 블럭도.2 is a vertical synchronous separation circuit block diagram of the present invention.
제3도는 본 고안의 수직동기 분리회로 상세구성도.3 is a detailed configuration of the vertical synchronization circuit of the present invention.
제4도는 정상적인 복합영상 신호가 입력되는 상태의 각부 출력파형도.4 is an output waveform diagram of each part in a state where a normal composite video signal is input.
제5도는 고스트가 존재하는 상태의 각부 출력파형도.5 is an output waveform diagram of each part in the presence of a ghost.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 복합영상 신호 2 : A/D 변환기1: Composite video signal 2: A / D converter
3 : 슬라이스레벨 설정회로 4,31,61,62 : 비교기3: slice level setting circuit 4, 31, 61, 62: comparator
5 : 카운터 6 : 등화펄스/동기신호판단 시간설정회로5: counter 6: equalization pulse / synchronous signal determination time setting circuit
63 : 앤드회로 7 : 단안정 멀티바이브레이터63: end circuit 7: monostable multivibrator
32,33 : 메모리 34 : 가산기32,33: Memory 34: Adder
본 고안은 수직동기분리회로에 관한 것으로 이것은 특히 고스트 및 직류레벨 변동에 대해 안정되게 동기분리를 하도록 한 수직동기분리회로에 관한 것이다.The present invention relates to a vertical synchronous separation circuit, and more particularly, to a vertical synchronous separation circuit which enables stable synchronous separation against ghost and DC level variations.
종래의 수직동기분리회로는 도면 제1도에서와 같이 일정한 반복주기를 갖는 클럭펄스를 카운트하고 입력되는 복합동기클럭펄스에 의해 리세트되는 카운터부(10)와, 이 카운터부(10)에서 소정의 펄스길이를 갖는 클럭펄스를 카운트한 데이터를 검출하는 검출부(20)와, 이 검출부(20)의 출력펄스폭으로 결정되는 펄스를 발생하는 펄스 발생부(30)와, 이 펄스발생부(30)의 펄스폭을 검출하여 복합동기중에서 수직동기펄스를 검출하는 동기분리부(40)로 구성하여서 수직동기펄스의 입상(라이징 에지)시에 동기하여 수직동기분리를 행하게 하여 입력되는 복합동기신호가 매우 작은 약전계이거나 잡음이 많은 경우에서도 동기분리가 가능하게 하였다.In the conventional vertical synchronous separation circuit, as shown in FIG. 1, a counter unit 10 that counts clock pulses having a constant repetition period and is reset by an inputted composite synchronous clock pulse, and predetermined by the counter unit 10 A detector 20 for detecting data counting clock pulses having a pulse length of?, A pulse generator 30 for generating pulses determined by the output pulse width of the detector 20, and the pulse generator 30 The composite synchronous signal is inputted by detecting the pulse width of the synchronous pulse separation unit 40 and detecting the vertical synchronous pulse in the composite synchronous so that the vertical synchronous separation is performed in synchronism with the rising (rising edge) of the vertical synchronous pulse. Synchronous separation is possible even in very small weak field or noisy cases.
그러나 이러한 기술에서는 신호레벨이 불안정하거나 동기신호가 작을때 고정된 슬라이스 레벨로 동기분리를 하게 되면 동기가 무너질 수 있으며 수직동기를 다른곳(μ-COM or TXT)에 사용하면 오동작을 일으킬 수 있었다.However, in this technology, when the signal level is unstable or the synchronization signal is small, the synchronization can be broken if it is separated into a fixed slice level. If the vertical synchronization is used elsewhere (μ-COM or TXT), it may cause a malfunction.
본 고안은 상기의 문제점을 개선하기 위해 안출한 것으로서 특히 슬라이스 레벨을 계속적으로 가변하여 동기신호의 레벨이 변하더라도 안정된 슬라이스를 할 수 있으며 고스트등에 의해 동기신호에 노이즈가 발생하더라도 등화펄스 주기를 카운트하여 고스트의 영향을 배제시킨 구성을 특징으로 하는 것으로서 이를 첨부도면에 의해 상세히 설명하면 다음과 같다.The present invention has been made to solve the above problems, and in particular, the slice level can be continuously changed to achieve a stable slice even when the level of the synchronization signal is changed. It is characterized by a configuration excluding the influence of the ghost as described in detail by the accompanying drawings as follows.
즉 도면 제2도에서와 같이 본 고안의 수직동기분리회로는 복합영상신호(1)를 디지탈신호로 변환하는 A/D 변환기(2)와, 이 A/D 변환기의 출력을 메모리(32)의 기준 레벨과 비교하여 비교결과에 따라 슬라이스 레벨을 결정하는 슬라이스 레벨 설정회로(3)와, 설정된 슬라이스레벨을 다시 A/D 변환기(2)의 출력과 비교하는 비교기(4)와, 비교기 출력을 카운트하는 카운터(5)와, 이 카운터의 출력을 등화펄스보다 시간이 긴 것과 짧은 것으로 비교하여 판단시간을 설정하는 등화펄스/동기신호판단 시간설정회로(6)가 두개의 비교기(61)(62)와, 이 비교출력을 합성하는 앤드회로(63)로 구성하며 이 앤드회로의 출력이 단안정 멀티 바이브레이터(7)로 인가되면서 수직동기 신호가 얻어지게 구성한다.That is, as shown in FIG. 2, the vertical synchronous separation circuit of the present invention includes an A / D converter 2 for converting a composite video signal 1 into a digital signal, and outputs the output of the A / D converter to the memory 32. FIG. A slice level setting circuit 3 which determines the slice level according to the comparison result compared with the reference level, a comparator 4 which compares the set slice level with the output of the A / D converter 2 again, and counts the comparator output The counter 5 and the equalizing pulse / synchronization signal determination time setting circuit 6 for setting the judgment time by comparing the output of the counter with a shorter time than the equalizing pulse are two comparators 61 and 62. And an AND circuit 63 for synthesizing this comparison output, and the output of this AND circuit is applied to the monostable multivibrator 7 so as to obtain a vertical synchronization signal.
여기서 상기의 슬라이스레벨 설정회로(3)는 도면 제3도에서와 같이 기준레벨을 저장하는 메모리(32)와 A/D 변환기(2)의 출력을 기준레벨과 비교하는 비교기(31)와, 이 비교기의 새로운 판정신호를 저장하는 메모리(33)와, 메모리(33)에 된 레벨에 미소치를 첨가시켜 양상신호측에 미소치만 편이된 새로운 기준레벨을 만드는 가산기(34)로 구성한다.Here, the slice level setting circuit 3 includes a comparator 31 for comparing the outputs of the memory 32 and the A / D converter 2 storing the reference level with the reference level as shown in FIG. The memory 33 stores a new determination signal of the comparator, and an adder 34 that adds a minute value to the level of the memory 33 to create a new reference level shifted only on the aspect signal side.
이와 같이 구성되는 본 발명의 동작을 설명하면 다음과 같다.Referring to the operation of the present invention configured as described above are as follows.
입력단자에 도면 제4도(a)와 같은 복합영상신호(1)가 입력되면 A/D 변환기(2)에서 디지탈 신호로 변환하여 슬라이스 레벨설정회로(3)의 비교기(31)에 입력되고, 여기서 메모리(32)에 되어 있는 출력치와 비교시킨다.When the composite video signal 1 as shown in FIG. 4A is input to the input terminal, the A / D converter 2 converts the digital signal into a digital signal and inputs it to the comparator 31 of the slice level setting circuit 3. Here, the result is compared with the output value in the memory 32.
이때 신호의 출력이 메모리(32)에 된 값보다 작을때 즉, 동기신호가 있다고 판단했을 때 메모리에는 이 새로운 출력값이 저장되므로 따라서 메모리에는 항상 복합영상 신호의 최소치 즉 동기신호의 첨두치가 기억. 보유된다.At this time, when the output of the signal is smaller than the value in the memory 32, that is, when it is determined that there is a synchronization signal, this new output value is stored in the memory. Therefore, the minimum value of the composite video signal, that is, the peak value of the synchronization signal, is always stored in the memory. Is retained.
상기에서 메모리(32)의 축적내용은 그 후단의 메모리(33)에 전송되면서 동시에 메모리(32)가 초기화된 상태로 남게되며, 메모리(33)에, 기억, 보유된 동기신호의 첨두치에 가산기(34)의 미소치를 가산시켜 영상신호측으로 편이한 슬라이스 기준레벨을 설정하고, 이에 따라 비교기(4)는 이 기준레벨과 A/D 변환기(2)의 출력치를 비교하여 A/D 변환기(2)의 출력치가 기준레벨보다 작을때(동기가 있을때) 비교기(4)의 출력을 카운터(5)의 리세트단자에 가해서 클럭펄스의 카운터를 시작한다.The accumulated contents of the memory 32 are transmitted to the memory 33 at the later stage and the memory 32 remains initialized, and the memory 33 adds to the peak value of the stored and retained synchronization signal. The slice reference level shifted to the video signal side is set by adding the small value of 34, so that the comparator 4 compares the reference level with the output value of the A / D converter 2 and thereby the A / D converter 2 When the output value is smaller than the reference level (when there is synchronization), the output of the comparator 4 is applied to the reset terminal of the counter 5 to start the counter of the clock pulse.
따라서 카운터(5)의 내용을 비교기(4)의 판정결과에 따라 변환점의 시간간격을 나타낸다. 이 시간간격은 영상신호기간중 수평동기신호기간을 나타내며, 수직귀선기간의 동화펄스 부분과 수직동기 신호부분은 32.5〔μS〕이다.Therefore, the content of the counter 5 is shown the time interval of the conversion point according to the determination result of the comparator 4. As shown in FIG. This time interval represents the horizontal synchronous signal period of the video signal period, and the moving picture pulse portion and the vertical synchronous signal portion of the vertical retrace period are 32.5 [μS].
상기의 카운터(5)출력은 비교기(61)(62)에 입력되어서 제1비교기(61)는 32.5〔μS〕보다 약간 짧은 기간에 대응하는 기준치를 카운터 출력과 비교하여 카운터(5)의 출력치보다 클 경우 '1'(HIGH)을, 작을 경우 '0'(LOW)의 출력하며, 제2비교기(62)는 32.5〔μS〕보다 약간 긴 기간에 대응하는 기준치를 카운터출력에 비교하여 카운터의 출력치보다 클때 '0'(LOW)을, 작을때 '1'(HIGH)을 출력하여 이 비교기(61)(62)의 출력은 메모리(32)의 내용이 클리어된 시간동안 앤드회로(63)에 합성된다.The output of the counter 5 is input to the comparators 61 and 62 so that the first comparator 61 compares the reference value corresponding to the period slightly shorter than 32.5 [μS] with the counter output to output the counter 5. If larger, '1' (HIGH) is output. If smaller, '0' (LOW) is output. The second comparator 62 compares the reference value corresponding to the period slightly longer than 32.5 [μS] to the counter output. When it is larger than the output value, it outputs '0' (LOW) and when it is smaller, it outputs '1' (HIGH) so that the output of this comparator 61, 62 is the end circuit 63 during the time when the contents of the memory 32 are cleared. Are synthesized.
즉, 비교기(61)(62) 및 앤드회로(63)는 비교기(4)의 판정결과의 변화기간이 메모리(32)가 클리어될 때 32.5〔μS〕의 약간 짧은 시간과 약간 긴 시간사이에 있을 경우 32.5〔μS〕의 등화펄스 혹은 수직동기 신호로 판정하여 앤드회로(63)에 의해 '1'(HIGH)를 출력하고 그 이상의 범위일 때는 '0'(LOW)를 출력한다.That is, the comparators 61, 62 and the end circuit 63 may be between the slightly short time of 32.5 [μS] and the slightly longer time when the change period of the determination result of the comparator 4 is cleared when the memory 32 is cleared. In this case, it is determined by an equalization pulse or a vertical synchronization signal of 32.5 [μS], and outputs '1' (HIGH) by the AND circuit 63, and outputs '0' (LOW) when the range is higher.
이에 앤드회로(63)의 출력은 단안정 멀티바이브레이터(7)에 입력되어 여기서 앤드회로(63)의 출력이 '0'에서 '1'로 될때 트리거되어 단안정 멀티바이브레이터(7)의 출력단자에서 수직동기 신호가 나오게 된다.Accordingly, the output of the AND circuit 63 is input to the monostable multivibrator 7, where it is triggered when the output of the AND circuit 63 becomes from '0' to '1' and is output from the output terminal of the monostable multivibrator 7. The vertical sync signal comes out.
이때 고스트에 의해 파형왜곡이 크면 앤드회로(63)의 출력은 도면 제5도의 (c)처럼 수직귀선 신호구간에서 파형이 절단된 모양이지만 단안정 멀티바이브레이터(7)의 시정수를 충분히 크게하면 1필드에서 수직귀선기간을 나타내는 입상신호가 발생하는 경우가 없게 되며, 이처럼 비교기(4)에서 판정된 복합영상신호는 기준레벨의 대소관계를 변화점 시간간격을 카운터(5)에서 검출하교 비교기(61)(62)와 앤드회로(63) 및 단안정 멀티바이브레이터(7)에 의해 상기 시간간격에서 복합영상 신호내의 수직귀선기간의 도래를 감지하여 수직동기 신호를 얻게 된다.At this time, if the waveform distortion is large due to ghost, the output of the AND circuit 63 is a shape in which the waveform is cut in the vertical retrace signal section as shown in (c) of FIG. 5, but when the time constant of the monostable multivibrator 7 is large enough, There is no occurrence of the granular signal indicating the vertical retrace period in the field. Thus, the composite video signal determined by the comparator 4 detects the change point time interval at the counter 5 by comparing the magnitude of the reference level with the comparator 61 ) And the end circuit 63 and the monostable multivibrator 7 detect the arrival of the vertical retrace period in the composite video signal at the time interval to obtain a vertical synchronization signal.
따라서 본 고안은 영상신호의 일정기간내에 동기신호측의 첨두치를 기준으로 설정한 기준레벨로 레벨판정하여 동기신호부분을 검출한 후 이 시간 간격을 검출하고 수직동기신호가 등화펄스의 수직귀선 기간을 식별하여 수직동기 신호를 분리하도록 했기 때문에 입력된 복합영상 신호에 고스트등에 의한 직류레벨의 변동이 있어도 수직동기 신호의 분리 검출을 확실히 행할 수 있는 유용한 고안인 것이다.Therefore, the present invention detects the synchronous signal part by level determination at the reference level set based on the peak value of the synchronous signal side within a predetermined period of the video signal, and then detects this time interval, and the vertical synchronous signal determines the vertical retrace period of the equalization pulse. Since the vertical synchronization signal is identified and separated, it is a useful design to reliably separate and detect the vertical synchronization signal even if the input composite video signal has a change in the DC level caused by ghost.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR92004189U KR950002212Y1 (en) | 1992-03-16 | 1992-03-16 | Apparatus for separating vertical synchronizing signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR92004189U KR950002212Y1 (en) | 1992-03-16 | 1992-03-16 | Apparatus for separating vertical synchronizing signal |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930022549U KR930022549U (en) | 1993-10-16 |
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Family
ID=19330370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR92004189U KR950002212Y1 (en) | 1992-03-16 | 1992-03-16 | Apparatus for separating vertical synchronizing signal |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR950002212Y1 (en) |
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1992
- 1992-03-16 KR KR92004189U patent/KR950002212Y1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
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| KR930022549U (en) | 1993-10-16 |
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