JPS63178896U - - Google Patents
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- Publication number
- JPS63178896U JPS63178896U JP7080287U JP7080287U JPS63178896U JP S63178896 U JPS63178896 U JP S63178896U JP 7080287 U JP7080287 U JP 7080287U JP 7080287 U JP7080287 U JP 7080287U JP S63178896 U JPS63178896 U JP S63178896U
- Authority
- JP
- Japan
- Prior art keywords
- blanking
- signal
- control signal
- outputs
- horizontal blanking
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
Description
第１図はこの考案の一実施例による画像表示装
置を示す概略ブロツク図、第２図は実施例におけ
るブランキング調整部の動作タイミングチヤート
図、第３図は従来の画像表示装置の概略ブロツク
図、第４図は基本水平ブランキング信号のタイミ
ングチヤート図である。
図において、９は積分回路、１０はブランキン
グ調整部、１１はフリツプフロツプ回路、１２及
び１３はＯＲゲート、Ｓ５はブランキング制御信
号、Ｓ６は第２水平ブランキング信号、Ｄ３は制
御データである。なお、図中、同一符号は同一、
又は相当部分を示す。
FIG. 1 is a schematic block diagram showing an image display device according to an embodiment of this invention, FIG. 2 is an operation timing chart of the blanking adjustment section in the embodiment, and FIG. 3 is a schematic block diagram of a conventional image display device. , FIG. 4 is a timing chart of the basic horizontal blanking signal. In the figure, 9 is an integration circuit, 10 is a blanking adjustment section, 11 is a flip-flop circuit, 12 and 13 are OR gates, S5 is a blanking control signal, S6 is a second horizontal blanking signal, and D3 is control data. It is. In addition, in the figure, the same reference numerals are the same,
or a corresponding portion.
Claims (1)
イクロプロセツサと、 フレームメモリから読み出した映像データをＣ
ＲＴ表示用映像データとして出力する出力ドライ
バと、 映像表示のために用いる水平同期信号及び画素
クロツクに基づいて作成した基本水平ブランキン
グ信号を出力する水平ブランキング信号成生部と
、 電源立上げの際の一定期間及びその後マイクロ
プロセツサが指示する任意の期間にブランキング
制御信号を出力可能なブランキング調整部と、 該ブランキング調整部及び前記水平ブランキン
グ成生部と前記出力ドライバとの間に設けられ、
前記ブランキング調整部からのブランキング制御
信号又は水平ブランキング信号成生部からの基本
水平ブランキング信号を入力した場合に第２水平
ブランキング信号を前記出力ドライバに出力する
輪理知回路と、 を含み、出力ドライバは第２水平ブランキング信
号が入力されている間は、画面表示用映像データ
を出力しないようにしたことを特徴とする画像表
示装置。 (2) 実用新案登録請求の範囲第(1)項に記載の画
像表示装置において、 前記ブランキング調整部は、電源立上げ時の一
定期間に制御信号を出力する積分回路と、 該積分回路からの制御信号又は前記マイクロプ
ロセツサからの任意の期間に出力される制御デー
タ信号のいずれかを入力したときに前記ブランキ
ング制御信号を出力する輪理和回路と、 から形成されたことを特徴とする画像表示装置。[Claims for Utility Model Registration] (1) A frame memory that stores image information, a microprocessor that writes video data to this frame memory, and a computer that stores video data read from the frame memory.
An output driver that outputs video data for RT display; a horizontal blanking signal generator that outputs a basic horizontal blanking signal created based on the horizontal synchronization signal and pixel clock used for video display; a blanking adjustment section capable of outputting a blanking control signal during a certain period of time and an arbitrary period instructed by a microprocessor thereafter; and between the blanking adjustment section, the horizontal blanking generation section, and the output driver. established in
a circular intelligence circuit that outputs a second horizontal blanking signal to the output driver when a blanking control signal from the blanking adjustment section or a basic horizontal blanking signal from the horizontal blanking signal generation section is input; An image display device comprising: an output driver configured not to output video data for screen display while the second horizontal blanking signal is input. (2) In the image display device according to claim (1) of the utility model registration, the blanking adjustment section includes: an integrating circuit that outputs a control signal during a certain period when the power is turned on; a ring sum circuit that outputs the blanking control signal when either the control signal of the blanking control signal or the control data signal output from the microprocessor in an arbitrary period is input; image display device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7080287U JPS63178896U (en) | 1987-05-12 | 1987-05-12 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7080287U JPS63178896U (en) | 1987-05-12 | 1987-05-12 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63178896U true JPS63178896U (en) | 1988-11-18 |
Family
ID=30912769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7080287U Pending JPS63178896U (en) | 1987-05-12 | 1987-05-12 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63178896U (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6225394B2 (en) * | 1983-03-25 | 1987-06-02 | Matsushita Electric Works Ltd |
-
1987
- 1987-05-12 JP JP7080287U patent/JPS63178896U/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6225394B2 (en) * | 1983-03-25 | 1987-06-02 | Matsushita Electric Works Ltd |
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