JPH05199483A - Picture element synchronizing device - Google Patents
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- JPH05199483A JPH05199483A JP4027431A JP2743192A JPH05199483A JP H05199483 A JPH05199483 A JP H05199483A JP 4027431 A JP4027431 A JP 4027431A JP 2743192 A JP2743192 A JP 2743192A JP H05199483 A JPH05199483 A JP H05199483A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、それに入力された水平
同期信号に同期してPLL 回路が出力する基準クロックを
分周し、分周して作成した画素表示クロックに基づい
て、液晶パネルに画素を表示するようにしている液晶テ
レビに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention divides a reference clock output from a PLL circuit in synchronization with a horizontal synchronizing signal input to the liquid crystal panel based on a pixel display clock created by the division. The present invention relates to a liquid crystal television that displays pixels.
【０００２】[0002]
【従来の技術】液晶プロジェクションテレビは、それ
に、テレビ放送における映像信号を入力した場合には、
その映像信号に基づいて液晶パネルに画像を表示する。
そして液晶パネルに表示された画像に基づいてスクリー
ンに光を投射して、スクリーン上に液晶パネルに表示し
ている画像を再現するようになっている。2. Description of the Related Art A liquid crystal projection television, when a video signal in a television broadcast is input thereto,
An image is displayed on the liquid crystal panel based on the video signal.
Then, light is projected on the screen based on the image displayed on the liquid crystal panel to reproduce the image displayed on the liquid crystal panel on the screen.
【０００３】[0003]
【発明が解決しようとする課題】ところで、この種の液
晶プロジェクションテレビは、それに例えばパーソナル
コンピュータから、テレビ放送における映像信号の周波
数と異なる周波数の画素毎に対応している映像信号を入
力して、コンピュータグラフィックをスクリーン上に再
現する場合、パーソナルコンピュータからの画素毎に対
応した映像信号と、液晶パネルに画素を表示する画素表
示クロックとが同期しない。また液晶パネルの映像信号
入力端子の入力容量が大きく、画素毎に対応している映
像信号の立上り、下りエッジが鈍化する場合がある。そ
のためコンピュータグラフィックを再現する場合には、
表示された画像の輪郭にちらつき、又はぼやけが生じ
て、画像が不鮮明になるという問題がある。本発明は斯
かる問題に鑑み、コンピュータグラフィックを再現する
場合に、画像を鮮明に表示できる液晶テレビを提供する
ことを目的とする。By the way, in this type of liquid crystal projection television, for example, from a personal computer, a video signal corresponding to each pixel of a frequency different from the frequency of the video signal in television broadcasting is input, When a computer graphic is reproduced on a screen, the video signal from the personal computer corresponding to each pixel is not synchronized with the pixel display clock for displaying the pixel on the liquid crystal panel. In addition, the input capacitance of the video signal input terminal of the liquid crystal panel is large, and the rising and falling edges of the video signal corresponding to each pixel may be slowed down. Therefore, when reproducing computer graphics,
There is a problem that the outline of the displayed image flickers or blurs, and the image becomes unclear. The present invention has been made in view of the above problems, and an object thereof is to provide a liquid crystal television capable of clearly displaying an image when reproducing computer graphics.
【０００４】[0004]
【課題を解決するための手段】本発明に係る液晶テレビ
は、それに入力された水平同期信号に同期してPLL 回路
が出力する基準クロックを分周し、分周して作成した画
素表示クロックに基づいて液晶パネルに画像を表示する
ようにしている液晶テレビにおいて、それに入力され
た、表示すべき画素に対応している映像信号の立上りエ
ッジを検出し、そのエッジ検出時点から所定時間遅れた
時点でパルスを出力するエッジ検出回路を備え、前記パ
ルスにより映像信号と前記画素表示クロックとを同期す
べく構成していることを特徴とする。A liquid crystal television according to the present invention divides a reference clock output from a PLL circuit in synchronization with a horizontal synchronizing signal input to the liquid crystal television, and generates a pixel display clock by dividing the reference clock. In a liquid crystal television that is designed to display an image on a liquid crystal panel, the rising edge of the video signal that is input to it and that corresponds to the pixel to be displayed is detected And an edge detection circuit that outputs a pulse, and is configured to synchronize the video signal and the pixel display clock with the pulse.
【０００５】[0005]
【作用】PLL 回路が出力する水平同期信号に同期した基
準クロックを分周器によって分周して液晶パネルに画素
を表示する画素表示クロックを作成する。画素毎に対応
した映像信号の立上りエッジを検出して、そのエッジ検
出時点から所定時間遅れたパルスを作成する。作成した
パルスにより映像信号と画素表示クロックとを同期させ
る。 これにより、画素毎に対応した映像信号と画素表
示クロックとが同期して、表示した画像の輪郭が鮮明に
なる。The reference clock synchronized with the horizontal synchronizing signal output from the PLL circuit is divided by the divider to generate a pixel display clock for displaying pixels on the liquid crystal panel. A rising edge of the video signal corresponding to each pixel is detected, and a pulse delayed by a predetermined time from the edge detection time is created. The created pulse synchronizes the video signal with the pixel display clock. As a result, the video signal corresponding to each pixel is synchronized with the pixel display clock, and the contour of the displayed image becomes clear.
【０００６】[0006]
【実施例】以下本発明をその実施例を示す図面により詳
述する。図１は本発明に係る液晶テレビである液晶プロ
ジェクションテレビの要部構成を示すブロック図であ
る。この液晶プロジェクションテレビは、それに入力さ
れた映像信号の立上り、立下りエッジを検出するエッジ
検出回路18と、入力された水平同期信号９に同期した基
準クロックを作成するPLL(フェイズロックループ)回路1
6と、PLL 回路16が作成したクロックを分周する分周器2
3とを備えている。エッジ検出回路18は、微分回路２、
コンパレータ３及びセットパルス発生回路６により構成
されている。The present invention will be described in detail below with reference to the drawings showing the embodiments thereof. FIG. 1 is a block diagram showing a main configuration of a liquid crystal projection television which is a liquid crystal television according to the present invention. This liquid crystal projection television has an edge detection circuit 18 for detecting rising and falling edges of a video signal input thereto, and a PLL (Phase Lock Loop) circuit 1 for generating a reference clock synchronized with the input horizontal synchronizing signal 9.
6 and divider 2 that divides the clock created by PLL circuit 16
It has 3 and. The edge detection circuit 18 is a differentiation circuit 2,
It is composed of a comparator 3 and a set pulse generation circuit 6.
【０００７】PLL 回路16は、位相比較器10、400 分周回
路12、８分周回路13、VCO(電圧制御発振) 回路14及びロ
ーパスフィルタ15により構成されている。分周器23は、
４分周回路17,18 及びＤフリップフロップ19により構成
されている。液晶メモリの画素毎に対応した映像信号１
はエッジ検出回路18の微分回路２へ入力され、微分回路
２は映像信号１の立上り、立下り時点でトリガパルスを
出力するようになっている。The PLL circuit 16 comprises a phase comparator 10, a 400 divider circuit 12, an 8 divider circuit 13, a VCO (voltage controlled oscillation) circuit 14 and a low pass filter 15. The frequency divider 23 is
It is composed of quarter frequency dividing circuits 17 and 18 and a D flip-flop 19. Video signal 1 corresponding to each pixel of liquid crystal memory
Is inputted to the differentiating circuit 2 of the edge detecting circuit 18, and the differentiating circuit 2 outputs a trigger pulse at the rising and falling points of the video signal 1.
【０００８】微分回路２が出力するトリガパルス３はコ
ンパレータ４へ入力され、コンパレータ４は入力された
トリガパルス３の電圧と基準電圧とを比較し映像信号１
の立上り、立下り時点に同期してワンショットパルス５
を出力するようになっている。このワンショットパルス
５はセットパルス発生回路６へ入力され、セットパルス
発生回路６は水平同期期間毎に１回、映像信号１の立上
り時点に同期したワンショットパルスの出力時点から立
下り時点に同期したワンショットパルスの出力時点まで
の期間の略中央時点でワンショットのセットパルス７を
出力するようになっている。セットパルス発生回路６が
出力するセットパルス７は分周器23における４分周回路
17,18 夫々へ与えられる。The trigger pulse 3 output from the differentiating circuit 2 is input to the comparator 4, and the comparator 4 compares the voltage of the input trigger pulse 3 with the reference voltage, and the video signal 1
One-shot pulse 5 synchronized with the rising and falling points of
Is to be output. The one-shot pulse 5 is input to the set pulse generation circuit 6, and the set pulse generation circuit 6 synchronizes once every horizontal synchronization period from the output time point of the one-shot pulse synchronized with the rising time point of the video signal 1 to the falling time point. The one-shot set pulse 7 is output at approximately the center of the period until the output of the one-shot pulse. The set pulse 7 output from the set pulse generating circuit 6 is a frequency divider circuit in the frequency divider 23.
17,18 given to each.
【０００９】一方、外部から入力される水平同期信号９
は、PLL 回路16の位相比較器10へ入力される。位相比較
器10が位相比較して出力する信号はローパスフィルタ15
を介してVCO(電圧制御発振) 回路14へ入力される。VCO
回路14が出力する基準クロックは８分周回路13及び分周
器23における４分周回路17へ入力される。VCO 回路14が
出力する基準クロックは８分周回路13及び分周器23にお
ける４分周回路17へ入力される。８分周回路13がそれに
入力された基準クロックを８分周して出力する基準クロ
ックは400 分周回路12へ入力される。On the other hand, a horizontal synchronizing signal 9 input from the outside
Is input to the phase comparator 10 of the PLL circuit 16. The signal output by the phase comparator 10 after comparing the phases is a low-pass filter 15
Is input to the VCO (voltage controlled oscillation) circuit 14 via. VCO
The reference clock output from the circuit 14 is input to the divide-by-8 circuit 13 and the divide-by-4 circuit 17 in the divider 23. The reference clock output from the VCO circuit 14 is input to the divide-by-8 circuit 13 and the divide-by-4 circuit 17 in the divider 23. The reference clock that the frequency-dividing circuit 13 divides by 8 the reference clock input thereto and outputs is input to the 400-frequency dividing circuit 12.
【００１０】400 分周回路12がそれに入力された基準ク
ロックを400 分周して出力する基準クロックｆH は、位
相比較器10へ入力される。位相比較器10は水平同期信号
９と400 分周回路12からの基準クロックｆH とを位相比
較し、位相差に応じてVCO 回路14が出力する基準クロッ
クの発振周波数を制御するようになっている。The reference clock f H, which is obtained by dividing the reference clock input to the frequency divider 400 by 400, and outputs the reference clock, is input to the phase comparator 10. The phase comparator 10 compares the phase of the horizontal synchronizing signal 9 with the reference clock f H from the 400 divider circuit 12, and controls the oscillation frequency of the reference clock output from the VCO circuit 14 according to the phase difference. There is.
【００１１】分周器23における４分周回路17が４分周し
て出力する基準クロック22は４分周回路18及びＤフリッ
プフロップ19のクロック端子CLK へ入力される。４分周
回路18が、それに入力された基準クロックを４分周して
出力する画素表示クロックCKH1はＤフリップフロップ19
の入力端子Ｄ及び図示しない液晶パネルの水平方向の奇
数番目の画素表示位置に与えられる。Ｄフリップフロッ
プ19の出力端子Ｑから出力する画素表示クロックCKH1よ
り位相が90°遅れた画素表示クロックCKH2は、図示しな
い前記液晶パネルの水平方向の偶数番目の画素表示位置
へ与えられる。The reference clock 22 divided by 4 and output by the divide-by-4 circuit in the divider 23 is input to the divide-by-4 circuit 18 and the clock terminal CLK of the D flip-flop 19. The pixel display clock CKH1 output from the divide-by-four frequency divider circuit 18 by dividing the reference clock input thereto into four is the D flip-flop 19
Input terminal D and the odd-numbered pixel display position in the horizontal direction of the liquid crystal panel (not shown). The pixel display clock CKH2, whose phase is delayed by 90 ° from the pixel display clock CKH1 output from the output terminal Q of the D flip-flop 19, is applied to the horizontal even-numbered pixel display positions of the liquid crystal panel (not shown).
【００１２】次にこのように構成した液晶プロジェクシ
ョンテレビの動作を、PLL 回路16が出力する基準クロッ
ク及び分周器23から出力される画素表示クロックCKH1,
CKH2を示す図２と、エッジ検出回路８における各部信号
及び分周器23が出力する画素表示クロックCKH1, CKH2を
示す図３とともに説明する。Next, the operation of the liquid crystal projection television thus constructed will be described with reference to the reference clock output from the PLL circuit 16 and the pixel display clock CKH1 output from the frequency divider 23.
A description will be given with reference to FIG. 2 showing CKH2 and FIG. 3 showing the pixel display clocks CKH1 and CKH2 output by the frequency divider 23 and the signals of the respective parts in the edge detection circuit 8.
【００１３】外部から入力される映像信号１の周波数が
例えば25.175MHz とする。いま、周波数が例えば31.47k
Hzの水平同期信号９がPLL 回路16へ入力されると、位相
比較器10は水平同期信号９の位相と、400 分周回路12か
ら入力された基準クロックｆH の位相とを比較し、その
位相差の信号をローパスフィルタ15を介してVCO 回路14
へ入力する。それによりVCO 回路14が出力する基準クロ
ックの周波数が制御され、制御された基準クロックが８
分周回路13で８分周された後、更に400 分周回路12で40
0 分周される。The frequency of the video signal 1 input from the outside is, for example, 25.175 MHz. Now the frequency is, for example, 31.47k
When the Hz horizontal synchronizing signal 9 is input to the PLL circuit 16, the phase comparator 10 compares the phase of the horizontal synchronizing signal 9 with the phase of the reference clock f H input from the 400 frequency dividing circuit 12, and The phase difference signal is passed through the low pass filter 15 to the VCO circuit 14
To enter. As a result, the frequency of the reference clock output from the VCO circuit 14 is controlled, and the controlled reference clock is 8
After the frequency is divided by 8 by frequency divider 13, it is further divided by 400 by frequency divider 12.
It is divided by 0.
【００１４】そして400 分周器12からはVCO 回路14が出
力する基準クロックの周波数を3200分周した基準クロッ
クｆH を出力して位相比較器10へ入力される。このよう
にして、位相比較器10は、水平同期信号９の位相と基準
クロックｆH の位相との比較を繰り返す。そして、VCO
回路14は、映像信号１の周波数25.175MHz の４倍の100.
7MHzでありデューティ50％の図２(a) に示す基準クロッ
クを安定に出力する。なお図２(a) に示す矢符は基準ク
ロックの立上りエッジを示している。The 400 frequency divider 12 outputs a reference clock f H obtained by dividing the frequency of the reference clock output from the VCO circuit 14 by 3200 and inputs the reference clock f H to the phase comparator 10. In this way, the phase comparator 10 repeats the comparison between the phase of the horizontal synchronizing signal 9 and the phase of the reference clock f H. And VCO
The circuit 14 is 100.4 times the frequency 25.175 MHz of the video signal 1.
The reference clock shown in Fig. 2 (a) with 7MHz and 50% duty is output stably. The arrow shown in FIG. 2 (a) indicates the rising edge of the reference clock.
【００１５】またVCO 回路14が出力する基準クロック
は、４分周回路17へ入力されて４分周され、４分周回路
17は図２(b) に示す周波数25.175MHz の基準クロック22
を出力し、４分周回路18及びＤフリップフロップ19のク
ロック端子CLK へ入力させる。４分周回路18は前段の４
分周回路17からの基準クロック22を更に４分周する。そ
れにより４分周回路18は図２(c) に示す基準クロックた
る画素表示クロックCKH1を出力し図示しない液晶パネル
の奇数番目の画素表示位置へ与える。Further, the reference clock output from the VCO circuit 14 is input to the divide-by-four circuit 17 and divided by four to be divided into four.
17 is a reference clock with a frequency of 25.175MHz shown in Fig. 2 (b) 22
Is output and input to the clock terminal CLK of the divide-by-4 circuit 18 and the D flip-flop 19. The divide-by-4 circuit 18 is 4 in the previous stage.
The reference clock 22 from the frequency dividing circuit 17 is further divided by 4. As a result, the divide-by-four circuit 18 outputs the pixel display clock CKH1 which is the reference clock shown in FIG. 2 (c) and supplies it to the odd-numbered pixel display positions of the liquid crystal panel (not shown).
【００１６】そして、Ｄフリップフロップ19は基準クロ
ック22が立上ったときに、画素表示クロックCKH1のデー
タを取込み、基準クロック22が次に立上ったときに取込
んだデータを出力端子Ｑへ出力する。それによりＤフリ
ップフロップ19から図２(d)に示すように画素表示クロ
ックCKH1より基準信号22の１周期遅れた画素表示クロッ
クCKH2を出力し、図示しない液晶パネルの偶数番目の画
素表示位置へ与える。それにより画素表示クロックCKH
1, CKH2に応じて液晶パネルに画素を表示する。The D flip-flop 19 takes in the data of the pixel display clock CKH1 when the reference clock 22 rises and outputs the data taken in when the reference clock 22 rises next time to the output terminal Q. Output to. As a result, the D flip-flop 19 outputs the pixel display clock CKH2 delayed by one cycle of the reference signal 22 from the pixel display clock CKH1 as shown in FIG. 2 (d) and supplies it to the even-numbered pixel display position of the liquid crystal panel (not shown). .. As a result, the pixel display clock CKH
Pixels are displayed on the liquid crystal panel according to 1, CKH2.
【００１７】一方、外部から入力された画素に対応する
アナログの映像信号に同期して作成された図３(a) に示
すデジタルの映像信号１が微分回路２に入力されると、
微分回路２は映像信号１の立上り、立下り時点夫々で図
３(b) に示す如くトリガパルスを出力し、そのトリガパ
ルスをコンパレータ４へ入力する。そうするとコンパレ
ータ４は、映像信号１の立上り時点で発生したトリガパ
ルスの電圧と基準電圧とを比較し、基準電圧を超えたと
きに図３(c) に示す如くワンショットパルスＰ1 を出力
し、映像信号１の立下り時点で発生したトリガパルスの
電圧と基準電圧とを比較し、基準電圧を超えたときに図
３(c) に示す如くワンショットパルスＰ2 を出力する。
更にそのワンショットパルスＰ1 を出力した時点からワ
ンショットパルスＰ2 を出力した時点までの期間の略中
央時点でセットパルス発生回路６は図３(d) に示すセッ
トパルス７を出力する。それにより、このセットパルス
７は図３(a) に示す如く映像信号１の電圧が安定した時
点に同期することになる。On the other hand, when the digital video signal 1 shown in FIG. 3 (a) created in synchronization with the analog video signal corresponding to the pixel input from the outside is input to the differentiating circuit 2,
The differentiating circuit 2 outputs a trigger pulse as shown in FIG. 3B at each of the rising edge and the falling edge of the video signal 1 and inputs the trigger pulse to the comparator 4. Then, the comparator 4 compares the voltage of the trigger pulse generated at the rising edge of the video signal 1 with the reference voltage, and when the reference voltage is exceeded, outputs the one-shot pulse P 1 as shown in FIG. 3 (c), The voltage of the trigger pulse generated at the trailing edge of the video signal 1 is compared with the reference voltage, and when the voltage exceeds the reference voltage, the one-shot pulse P 2 is output as shown in FIG. 3 (c).
Further, the set pulse generating circuit 6 outputs the set pulse 7 shown in FIG. 3 (d) at a substantially central time point of the period from the time when the one shot pulse P 1 is output to the time when the one shot pulse P 2 is output. As a result, the set pulse 7 is synchronized with the time when the voltage of the video signal 1 becomes stable as shown in FIG.
【００１８】このようにセットパルス発生回路６が出力
したセットパルス７は４分周回路17,18 に与えられて、
４分周回路18に入力された４分周回路17からの基準クロ
ックは図３(e) に示す如くセットパルス７に同期する。
またＤフリップフロップ19が出力する画素表示クロック
CKH2は図３(f) に示す如く画素表示クロックCKH1に同期
して出力される。The set pulse 7 output from the set pulse generating circuit 6 is given to the quarter frequency dividing circuits 17 and 18,
The reference clock from the divide-by-four circuit 17 input to the divide-by-four circuit 18 is synchronized with the set pulse 7 as shown in FIG. 3 (e).
Also, the pixel display clock output from the D flip-flop 19
CKH2 is output in synchronization with the pixel display clock CKH1 as shown in FIG. 3 (f).
【００１９】したがって、画素表示クロックCKH1, CKH2
は、映像信号１の電圧レベルが安定している時点に同期
して立上り、映像信号１と画素表示クロックCKH1, CKH2
とが確実に常に同期する。これにより、画素毎に対応し
ている映像信号の電圧が安定している時点に同期して、
画素表示クロックCKH1, CKH2を立上げるから、映像信号
の電圧が不安定なときに画素を表示することがない。ま
た映像信号１の立上りが鈍化していても、その立上りの
途中で画素を表示することがない。そのため、テレビ放
送における映像信号でない、例えばパーソナルコンピュ
ータからの画素毎に対応した映像信号を入力した場合、
あるいは映像信号１の立上りが鈍化している場合でも、
入力された映像信号に基づく画像を液晶パネルに鮮明な
輪郭で表示する。したがってコンピュータグラフィック
をスクリーン上に鮮明な輪郭で再現することができる。Therefore, the pixel display clocks CKH1 and CKH2
Rises in synchronism with the time when the voltage level of the video signal 1 is stable, and the video signal 1 and the pixel display clocks CKH1, CKH2
And are always in sync. As a result, in synchronization with the time when the voltage of the video signal corresponding to each pixel is stable,
Since the pixel display clocks CKH1 and CKH2 are raised, pixels are not displayed when the voltage of the video signal is unstable. Even if the rising edge of the video signal 1 is slowed down, no pixel is displayed during the rising edge. Therefore, when a video signal corresponding to each pixel from a personal computer is input, which is not a video signal in television broadcasting,
Or even if the rise of the video signal 1 is slowed down,
An image based on the input video signal is displayed on the liquid crystal panel with a clear contour. Therefore, computer graphics can be reproduced on the screen with sharp contours.
【００２０】なお、本実施例では映像信号１の周波数を
25.175MHz に、また水平同期信号９の周波数を31.47kHz
にしたが、それは例示であり、その周波数に何ら限定さ
れるものではない。更に本実施例では液晶プロジェクシ
ョンテレビについて説明したが、液晶テレビであっても
同様の効果が得られるのは勿論である。更に、エッジ検
出回路へ入力する映像信号はデジタルの映像信号に限ら
ず、アナログの映像信号であってもよいのは勿論であ
る。In this embodiment, the frequency of the video signal 1 is
In addition to 25.175MHz, the frequency of the horizontal sync signal 9 is 31.47kHz.
However, it is only an example and is not limited to the frequency. Further, although the liquid crystal projection television has been described in the present embodiment, it goes without saying that the same effect can be obtained with the liquid crystal television. Furthermore, it goes without saying that the video signal input to the edge detection circuit is not limited to a digital video signal and may be an analog video signal.
【００２１】[0021]
【発明の効果】以上詳述したように本発明は画素毎に対
応する映像信号の電圧が安定している時点と、液晶パネ
ルに画素を表示する画素表示クロックの立上り時点とを
同期させるようにしたので、周波数が異なる映像信号を
入力しても映像信号の電圧が安定した時点で、画素表示
クロックが立上って画素を表示する。そのため、映像信
号の周波数に関係なく輪郭が鮮明な画像を液晶パネルに
表示でき、例えばパーソナルコンピュータによるコンピ
ュータグラフィックを鮮明な輪郭で再現できる液晶テレ
ビを提供できる優れた効果を奏する。As described in detail above, according to the present invention, the time when the voltage of the video signal corresponding to each pixel is stable and the time when the pixel display clock for displaying the pixel on the liquid crystal panel rises are synchronized. Therefore, even if the video signals having different frequencies are input, the pixel display clock rises and the pixels are displayed when the voltage of the video signal becomes stable. Therefore, it is possible to display an image having a clear contour on the liquid crystal panel regardless of the frequency of the video signal, and it is possible to provide a liquid crystal television capable of reproducing a computer graphic by a personal computer with a sharp contour, for example, which is an excellent effect.
【図１】本発明に係る液晶テレビの要部構成を示すブロ
ック図である。FIG. 1 is a block diagram showing a main configuration of a liquid crystal television according to the present invention.
【図２】VCO 回路の基準クロックと画素表示クロックと
のタイミングチャートである。FIG. 2 is a timing chart of a reference clock of a VCO circuit and a pixel display clock.
【図３】エッジ検出回路の各部信号と画素表示クロック
とのタイミングチャートである。FIG. 3 is a timing chart of signals of respective parts of the edge detection circuit and a pixel display clock.
４ コンパレータ ６ セットパルス発生回路 ８ エッジ検出回路 10 位相比較回路 12 400 分周回路 13 ８分周回路 14 VCO 回路 16 PLL 回路 17,18 ４分周回路 19 Ｄフリップフロップ 23 分周器 4 comparator 6 set pulse generation circuit 8 edge detection circuit 10 phase comparison circuit 12 400 frequency divider circuit 13 8 frequency divider circuit 14 VCO circuit 16 PLL circuit 17,18 4 frequency divider circuit 19 D flip-flop 23 frequency divider
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【手続補正書】[Procedure amendment]
【提出日】平成４年８月２４日[Submission date] August 24, 1992
【手続補正１】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】発明の名称[Name of item to be amended] Title of invention
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【発明の名称】 画素同期装置Patent application title: Pixel synchronizer
【手続補正２】[Procedure Amendment 2]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】特許請求の範囲[Name of item to be amended] Claims
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【特許請求の範囲】[Claims]
【手続補正３】[Procedure 3]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００１[Correction target item name] 0001
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【０００１】[0001]
【産業上の利用分野】本発明は、それに入力された水平
同期信号に同期してPLL 回路が出力する基準クロックを
分周し、分周して作成した画素表示クロックに基づい
て、画素を表示するようにしている画素同期装置に関す
るものである。BACKGROUND OF THE INVENTION The present invention divides a reference clock output from a PLL circuit in synchronism with a horizontal synchronizing signal input to it, and based on a pixel display clock created by the division.
Thus, the present invention relates to a pixel synchronization device that displays pixels .
【手続補正４】[Procedure amendment 4]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００３[Name of item to be corrected] 0003
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【０００３】[0003]
【発明が解決しようとする課題】ところで、この種の液
晶プロジェクションテレビは、それに例えばパーソナル
コンピュータから、テレビ放送における映像信号の周波
数と異なる周波数の画素毎に対応している映像信号を入
力して、コンピュータグラフィックをスクリーン上に再
現する場合、パーソナルコンピュータからの画素毎に対
応した映像信号と、液晶パネルに画素を表示する画素表
示クロックとが同期しない。また液晶パネルの映像信号
入力端子の入力容量が大きく、画素毎に対応している映
像信号の立上り、下りエッジが鈍化する場合がある。そ
のためコンピュータグラフィックを再現する場合には、
表示された画像の輪郭にちらつき、又はぼやけが生じ
て、画像が不鮮明になるという問題がある。本発明は斯
かる問題に鑑み、コンピュータグラフィックを再現する
場合に、画像を鮮明に表示できる画素同期装置を提供す
ることを目的とする。By the way, in this type of liquid crystal projection television, for example, from a personal computer, a video signal corresponding to each pixel of a frequency different from the frequency of the video signal in television broadcasting is input, When a computer graphic is reproduced on a screen, the video signal from the personal computer corresponding to each pixel is not synchronized with the pixel display clock for displaying the pixel on the liquid crystal panel. In addition, the input capacitance of the video signal input terminal of the liquid crystal panel is large, and the rising and falling edges of the video signal corresponding to each pixel may be slowed down. Therefore, when reproducing computer graphics,
There is a problem that the outline of the displayed image flickers or blurs, and the image becomes unclear. In view of such a problem, it is an object of the present invention to provide a pixel synchronization device which can display an image clearly when reproducing computer graphics.
【手続補正５】[Procedure Amendment 5]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００４[Correction target item name] 0004
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【０００４】[0004]
【課題を解決するための手段】本発明に係る画素同期装
置は、それに入力された水平同期信号に同期してPLL回
路が出力する基準クロックを分周し、分周して作成した
画素表示クロックに基づいて画像を表示するようにして
いる画素同期装置において、それに入力された、表示す
べき画素に対応している映像信号の前縁を検出し、その
前縁検出時点から所定時間遅れた時点でパルスを出力す
るエッジ検出回路を備え、前記パルスにより映像信号と
前記画素表示クロックとを同期すべく構成していること
を特徴とする。A pixel synchronizing device according to the present invention
In the pixel synchronization device that divides the reference clock output by the PLL circuit in synchronization with the horizontal synchronization signal input to it, and displays the image based on the pixel display clock created by the division. , Detects the leading edge of the video signal input to it, which corresponds to the pixel to be displayed,
An edge detection circuit that outputs a pulse when a predetermined time is delayed from the time when the leading edge is detected is provided, and the pulse is used to synchronize the video signal with the pixel display clock.
【手続補正６】[Procedure correction 6]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００５[Correction target item name] 0005
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【０００５】[0005]
【作用】PLL 回路が出力する水平同期信号に同期した基
準クロックを分周器によって分周して画素を表示する画
素表示クロックを作成する。画素毎に対応した映像信号
の前縁を検出して、その前縁検出時点から所定時間遅れ
たパルスを作成する。作成したパルスにより映像信号と
画素表示クロックとを同期させる。 これにより、画素
毎に対応した映像信号と画素表示クロックとが同期し
て、表示した画像の輪郭が鮮明になる。[Action] by dividing the reference clock synchronized with the horizontal synchronizing signal from the PLL circuit outputs the divider to create a pixel display clock that displays the pixels. The leading edge of the video signal corresponding to each pixel is detected, and a pulse delayed by a predetermined time from the leading edge detection time is created. The created pulse synchronizes the video signal with the pixel display clock. As a result, the video signal corresponding to each pixel and the pixel display clock are synchronized, and the contour of the displayed image becomes clear.
【手続補正７】[Procedure Amendment 7]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００６[Correction target item name] 0006
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【０００６】[0006]
【実施例】以下本発明をその実施例を示す図面により詳
述する。図１は本発明に係る画素同期装置である液晶プ
ロジェクションテレビの要部構成を示すブロック図であ
る。この液晶プロジェクションテレビは、それに入力さ
れた映像信号の立上り、立下りエッジを検出するエッジ
検出回路18と、入力された水平同期信号９に同期した基
準クロックを作成するPLL(フェイズロックループ) 回路
16と、PLL 回路16が作成したクロックを分周する分周器
23とを備えている。エッジ検出回路18は、微分回路２、
コンパレータ３及びセットパルス発生回路６により構成
されている。The present invention will be described in detail below with reference to the drawings showing the embodiments thereof. FIG. 1 is a block diagram showing a main configuration of a liquid crystal projection television which is a pixel synchronization device according to the present invention. This liquid crystal projection television has an edge detection circuit 18 for detecting rising and falling edges of a video signal input to it, and a PLL (Phase Lock Loop) circuit for creating a reference clock synchronized with the input horizontal synchronization signal 9.
16 and a divider that divides the clock created by the PLL circuit 16.
23 and. The edge detection circuit 18 is a differentiation circuit 2,
It is composed of a comparator 3 and a set pulse generation circuit 6.
【手続補正８】[Procedure Amendment 8]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２０[Correction target item name] 0020
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００２０】なお、本実施例では映像信号１の周波数を
25.175MHz に、また水平同期信号９の周波数を31.47kHz
にしたが、それは例示であり、その周波数に何ら限定さ
れるものではない。更に本実施例では液晶プロジェクシ
ョンテレビについて説明したが、それに限定されること
なく液晶テレビあるいは、液晶、プラズマ、ＥＬ等のデ
ィスプレイであっても同様の効果が得られるのは勿論で
ある。更に、エッジ検出回路へ入力する映像信号はデジ
タルの映像信号に限らず、アナログの映像信号であって
もよいのは勿論である。In this embodiment, the frequency of the video signal 1 is
In addition to 25.175MHz, the frequency of the horizontal sync signal 9 is 31.47kHz.
However, it is only an example and is not limited to the frequency. Further, although the liquid crystal projection television has been described in the present embodiment, it is not limited thereto.
LCD TV or LCD, plasma, EL, etc.
It goes without saying that similar effects can be obtained even with a display . Furthermore, it goes without saying that the video signal input to the edge detection circuit is not limited to a digital video signal and may be an analog video signal.
【手続補正９】[Procedure Amendment 9]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２１[Correction target item name] 0021
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００２１】[0021]
【発明の効果】以上詳述したように本発明は画素毎に対
応する映像信号の電圧が安定している時点と、画素を表
示する画素表示クロックとを同期させるようにしたの
で、周波数が異なる映像信号を入力しても映像信号の電
圧が安定した時点で、画素表示クロックが反転して画素
を表示する。そのため、映像信号の周波数に関係なく輪
郭が鮮明な画像を表示でき、例えばパーソナルコンピュ
ータによるコンピュータグラフィックを鮮明な輪郭で再
現できる画素同期装置を提供できる優れた効果を奏す
る。The present invention as described in detail above, according to the present invention was made to synchronize the time when the voltage of the video signal corresponding to each pixel is stable, and a table <br/> Shimesuru pixel display clock pixel Therefore, even if the video signals having different frequencies are input, the pixel display clock is inverted to display the pixels when the voltage of the video signal becomes stable. Therefore, it is possible to display an image having a clear contour regardless of the frequency of the video signal, and it is possible to provide a pixel synchronization device that can reproduce a computer graphic by a personal computer with a sharp contour, for example.
【手続補正１０】[Procedure Amendment 10]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】図１[Name of item to be corrected] Figure 1
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図１】本発明に係る画素同期装置の要部構成を示すブ
ロック図である。FIG. 1 is a block diagram showing a main configuration of a pixel synchronization device according to the present invention.
Claims (1)
てPLL 回路が出力する基準クロックを分周し、分周して
作成した画素表示クロックに基づいて液晶パネルに画像
を表示するようにしている液晶テレビにおいて、それに
入力された、表示すべき画素に対応している映像信号の
立上りエッジを検出し、そのエッジ検出時点から所定時
間遅れた時点でパルスを出力するエッジ検出回路を備
え、前記パルスにより映像信号と前記画素表示クロック
とを同期すべく構成していることを特徴とする液晶テレ
ビ。1. A reference clock output from a PLL circuit is divided in synchronism with a horizontal synchronizing signal input thereto, and an image is displayed on a liquid crystal panel based on a pixel display clock created by the division. In a liquid crystal television that is provided with an edge detection circuit that detects a rising edge of a video signal that is input to it and corresponds to a pixel to be displayed, and outputs a pulse at a time point delayed by a predetermined time from the edge detection time, A liquid crystal television characterized in that a video signal and a pixel display clock are configured to be synchronized by a pulse.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2743192A JP2714302B2 (en) | 1992-01-17 | 1992-01-17 | Pixel synchronizer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2743192A JP2714302B2 (en) | 1992-01-17 | 1992-01-17 | Pixel synchronizer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05199483A true JPH05199483A (en) | 1993-08-06 |
| JP2714302B2 JP2714302B2 (en) | 1998-02-16 |
Family
ID=12220922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2743192A Expired - Lifetime JP2714302B2 (en) | 1992-01-17 | 1992-01-17 | Pixel synchronizer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2714302B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997005740A1 (en) * | 1995-07-28 | 1997-02-13 | Litton Systems Canada Limited | Method and apparatus for digitizing video signals especially for flat panel lcd displays |
| CN111243470A (en) * | 2018-11-28 | 2020-06-05 | 精工爱普生株式会社 | Circuit device, electro-optical device, electronic apparatus, and moving object |
-
1992
- 1992-01-17 JP JP2743192A patent/JP2714302B2/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997005740A1 (en) * | 1995-07-28 | 1997-02-13 | Litton Systems Canada Limited | Method and apparatus for digitizing video signals especially for flat panel lcd displays |
| CN111243470A (en) * | 2018-11-28 | 2020-06-05 | 精工爱普生株式会社 | Circuit device, electro-optical device, electronic apparatus, and moving object |
| CN111243470B (en) * | 2018-11-28 | 2023-06-27 | 精工爱普生株式会社 | Circuit device, electro-optical device, electronic apparatus, and moving object |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2714302B2 (en) | 1998-02-16 |
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