JP2737859B2 - Manufacturing method of semiconductor chip - Google Patents

Manufacturing method of semiconductor chip

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JP2737859B2
JP2737859B2 JP3143082A JP14308291A JP2737859B2 JP 2737859 B2 JP2737859 B2 JP 2737859B2 JP 3143082 A JP3143082 A JP 3143082A JP 14308291 A JP14308291 A JP 14308291A JP 2737859 B2 JP2737859 B2 JP 2737859B2
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chips
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壽洋 森島
仲栄 中村
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Consejo Superior de Investigaciones Cientificas CSIC
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】 本発明は半導体チップの製造方
法に関し、特にパターン形成されたウェハを切断し、半
導体チップを製造する方法に関する。
The present invention relates to a method for manufacturing a semiconductor chip, and more particularly to a method for manufacturing a semiconductor chip by cutting a patterned wafer.

【0002】[0002]

【従来の技術】 従来より行われている方法を以下に説
明する。図4および図5は従来における半導体チップを
製造方法を説明する図である。ウェハ表面パターン21
が形成されたウェハ20表面に、接着剤22aを介して
ベースフィルム23aを貼り付ける。このベースフィル
ム23aによりウェハ表面パターン21は保護される
〔図4(a) 〕。
2. Description of the Related Art A conventional method will be described below. 4 and 5 are views for explaining a conventional method for manufacturing a semiconductor chip. Wafer surface pattern 21
The base film 23a is attached to the surface of the wafer 20 on which is formed via the adhesive 22a. The wafer surface pattern 21 is protected by the base film 23a [FIG. 4 (a)].

【0003】次に、ウェハ20の裏面側より、一定の厚
さx削り裏面を研磨する。その後、ウェハ20に付着し
ている汚れおよび水を除去する〔図4(b) 〕。次に、ウ
ェハ20の表面に貼られているベースフィルム23aを
取り除いた後、ウェハ20の特性のチェックを行う〔図
4(c) 〕。次に、ウェハ20の裏面に接着材22bを介
してベースフィルム23bを貼り付け、また、ウェハ2
0側の接着材22b上に固定治具24を接着する。この
工程により、ダイシング時にチップが不安定にならない
よう固定される〔図4(d)〕。
Next, the rear surface of the wafer 20 is polished by a predetermined thickness x from the rear surface side. Thereafter, dirt and water adhering to the wafer 20 are removed [FIG. 4 (b)]. Next, after removing the base film 23a stuck on the surface of the wafer 20, the characteristics of the wafer 20 are checked [FIG. 4 (c)]. Next, a base film 23b is attached to the back surface of the wafer 20 via an adhesive 22b.
The fixing jig 24 is bonded on the 0-side adhesive 22b. By this step, the chip is fixed so as not to be unstable during dicing [FIG. 4 (d)].

【0004】次に、ウェハ表面パターン21を認識し、
位置決めしてウェハ表面20の所定位置を刃物25によ
り切断し、個々のチップ30を形成する。その後、ウェ
ハ20に付着している汚れおよび水を除去する〔図4
(e) 〕。次に、ベースフィルム23b側から突き上げ治
具27によりチップ30をベースフィルム23bから剥
がすと同時に、チップ30表面から吸着治具26でその
チップ30を保持する〔図5(a) 〕。
Next, the wafer surface pattern 21 is recognized,
Positioning is performed, and a predetermined position on the wafer surface 20 is cut by the blade 25 to form individual chips 30. Thereafter, dirt and water adhering to the wafer 20 are removed [FIG.
(e)]. Next, the chip 30 is peeled off from the base film 23b by the jig 27 which is pushed up from the base film 23b side, and at the same time, the chip 30 is held by the suction jig 26 from the surface of the chip 30 (FIG. 5 (a)).

【0005】次に、剥がしたチップ30をそのまま吸着
治具26でダイパット29側へ移送し、ダイパット29
にそのチップ30を接合材料28を介して接合する〔図
5(b) 〕。
Next, the peeled chip 30 is transferred to the die pad 29 side by the suction jig 26 as it is,
Then, the chip 30 is joined via a joining material 28 (FIG. 5B).

【0006】[0006]

【発明が解決しようとする課題】 ところで、従来の方
法によれば以下の問題点がある。 (1) ウェハサイズが大きくなるにつれ、裏面研磨された
ウェハを取扱う時にストレスが生じるため、クラック、
ワレ等が発生する。 (2) ウェハ表面を露出させた状態での工程であるから、 A.ウェハ表面の酸化を防止するための保管設備および
条件設定が必要である。 B.ダイシングに発生するSiクズがチップ表面に付着
し、洗浄しても汚れが完全に除去できない為、汚れ不良
となる。 C.ウェハのダイシング中に刃物が破損すると、チップ
の表面側にワレ、カケが発生し、不良となる。 D.ダイシングに残ったSiクズがダイボンドの際にチ
ップ表面および吸着治具に付着し、チップ表面を引っ掻
き、不良とする。 E.ダイボンドミスにより、チップ表面にダメージを与
える。 (3) 吸着治具をチップサイズ毎に必要とするため、切り
換え頻度が高くなり、稼働率が低下する。 (4) 1枚のウェハに対して2枚のテープを使用する必要
がある。 (5) チップ表面検出時に、表面状態のばらつきにより検
出エラーが発生する。 (6) ダイシング時の刃物でチップを完全にカットする場
合、べースフィルムを少し切る必要があるため、刃物の
寿命が短くなり、コストアップとなる。一方、一部切り
残す場合でも、刃物の寿命を長くすることができ、安定
にカットできるが、後処理としてブレイクする工程が必
要があり、Siクズが飛散する。
However, the conventional method has the following problems. (1) As the wafer size increases, stress occurs when handling back-polished wafers.
Cracks etc. occur. (2) Since the process is performed with the wafer surface exposed, Storage facilities and condition setting for preventing oxidation of the wafer surface are required. B. Since dirt generated in dicing adheres to the chip surface and the dirt cannot be completely removed even by washing, dirt is defective. C. If the blade is damaged during dicing of the wafer, cracks and chips are generated on the surface side of the chip, resulting in failure. D. Si scraps remaining in the dicing adhere to the chip surface and the suction jig during die bonding, and scratch the chip surface to cause defects. E. FIG. Damage to the chip surface due to die bond mistakes. (3) Since a suction jig is required for each chip size, the switching frequency increases and the operation rate decreases. (4) It is necessary to use two tapes for one wafer. (5) At the time of chip surface detection, a detection error occurs due to variations in the surface state. (6) In the case of completely cutting the chip with the blade at the time of dicing, it is necessary to slightly cut the base film, so that the life of the blade is shortened and the cost is increased. On the other hand, even if a part is left uncut, the life of the blade can be prolonged and cutting can be performed stably, but a step of breaking is required as post-processing, and Si scraps are scattered.

【0007】本発明は、以上の問題点を解決すべくなさ
れたもので、半導体チップの製造方法を合理化し、不良
率低減をはかることのできる半導体チップの製造方法を
提供することを目的とする。
SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to provide a semiconductor chip manufacturing method capable of streamlining a semiconductor chip manufacturing method and reducing a defective rate. .

【0008】[0008]

【課題を解決するための手段】本発明は以上の問題点を
解決するためになされたものであり、請求項1および請
求項2に対応する発明を以下、それぞれ発明1、発明2
とする。発明1は、表面パターンが形成されたウエハを
個々のチップに切断し、それぞれのチップをダイパット
に接着する工程において、上記ウエハにその表面パター
ン側から所定の深さに切り込みを入れ、その後そのウエ
ハの表面パターン側およびこのウエハの周囲に設けた固
定治具をベースフィルムに接着した後、そのウエハの裏
面を研磨することにより、個々のチップに分割し、その
後それらのチップを各々ダイパット上の接着材料に、上
記ベースフィルムの裏面側から突き上げることにより、
上記ベースフィルムから分離して接着することによって
特徴付けられている。
SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and the inventions corresponding to claims 1 and 2 will be described below as inventions 1 and 2, respectively.
And Invention 1 uses a wafer having a surface pattern formed thereon.
Cut into individual chips and die-pad each chip
In the step of bonding to the wafer, the surface pattern
Cut to a predetermined depth from the side of the
The solid pattern provided on the surface pattern side of c and around the wafer
After attaching the fixture to the base film,
By polishing the surface, it is divided into individual chips and
After that, each chip is put on the adhesive material on the die pad,
By pushing up from the back side of the base film,
By separating and bonding from the base film
It has been characterized.

【0009】また、発明2は、表面パターンが形成され
たウエハを個々のチップに切断し、それぞれのチップを
ダイパットに接着する工程において、上記ウエハの表面
パターン側およびこのウエハの周囲に設けた固定治具を
この固定治具上に形成されているパターンに基づいて位
置決めした状態でこのベースフィルムに接着した後、そ
のウエハの裏面を研磨し、その後上記固定治具上のパタ
ーンに基づいて位置決めした状態でそのウエハ側から所
定位置を切断することにより、個々のチップに分割し、
その後それらのチップを各々ダイパット上の接着材料
に、上記ベースフィルムの裏面側から突き上げることに
より、上記ベースフィルムから分離して接着することに
よって特徴付けられている。
According to a second aspect of the present invention, a surface pattern is formed.
Wafer is cut into individual chips, and each chip is
In the step of bonding to the die pad, the surface of the wafer
Fix the fixing jig provided on the pattern side and around this wafer.
Position based on the pattern formed on this fixture
After bonding to the base film in the fixed state,
Polish the back surface of the wafer, and then
Position from the wafer side with the
By cutting the fixed position, it is divided into individual chips,
Then each of those chips is glued on the die pad
Then, push up from the back side of the base film
From the base film
It is characterized by:

【0010】[0010]

【作用】発明1では、ウエハのカット深さがベースフィ
ルムまで達する必要がなく、ウエハをカットした後の工
程はウエハの表面はベースフィルムが密着しているの
で、その表面はダメージを受けない。発明2では、全工
程においてウエハの表面はベースフィルムが密着した状
態で行われるので、その表面はダメージを受けない。
らに、固定治具上のパターンを検出して、ウエハの貼り
付けおよびダイシングを行える
According to the first aspect of the present invention, the cut depth of the wafer does not need to reach the base film, and the surface after the wafer is cut is not damaged because the base film is in close contact with the surface of the wafer. According to the second aspect of the present invention, since the surface of the wafer is formed in a state in which the base film is in close contact with the entire process, the surface is not damaged. Sa
Furthermore, the pattern on the fixing jig is detected and the wafer
Can attach and dice

【0011】また、発明1および発明2に共通する作用
として、各チップはベースフィルムの裏面側から突き上
げ、ダイパット上の接着剤に接着する工程を設けたか
ら、各チップをベースフィルムから分離し、ダイパット
に接着させる。また、ウエハの大きさ毎の専用のベース
フィルムが不要となる。さらに、後工程の搬送治具の共
有化が可能となる。
In addition, as an operation common to the first and second inventions, a step is provided in which each chip is pushed up from the back side of the base film and adhered to the adhesive on the die pad. Adhere to. Also, a dedicated base for each wafer size
No film is required. In addition, sharing of the post-process
It becomes possible.

【0012】[0012]

【実施例】 図1は本発明1に対応する実施例(以下実
施例1という)を示す経時的断面図である。以下、図面
に基づいて詳細に説明する。まず、ウェハ表面パターン
が形成されているウェハWの特性のチェックをする〔図
1(a) 〕。次に、図に示すように刃物2によりウェハW
を半分程度xを切り残した状態で、個々のチップ形状に
カットする。したがって、全チップはばらばらになら
ず、つながった状態である。その後、ウェハWに付着し
ている汚れと水を除去する〔図1(b) 〕。
FIG. 1 is a temporal sectional view showing an embodiment corresponding to the present invention 1 (hereinafter referred to as embodiment 1). The details will be described below with reference to the drawings. First, the characteristics of the wafer W on which the wafer surface pattern is formed are checked [FIG. 1 (a)]. Next, as shown in FIG.
Is cut into individual chip shapes while leaving about half of x. Therefore, all the chips are not separated but are connected. Thereafter, dirt and water adhering to the wafer W are removed [FIG. 1 (b)].

【0013】次に、次工程で行われる裏面研磨を行う際
にチップを固定するために、ウェハWの表面側に接着剤
3を介して、ベースフィルム4を貼付する。またウェハ
Wの周囲に固定治具5を設けておく〔図1(c) 〕。次
に、ウェハWの裏面側から、一定量ウェハWを削り個々
のチップCにする。その後、ウェハWに付着している汚
れと水を除去する〔図1(d) 〕。
Next, a base film 4 is attached to the front side of the wafer W via an adhesive 3 in order to fix the chips when the back surface is polished in the next step. A fixing jig 5 is provided around the wafer W (FIG. 1 (c)). Next, a predetermined amount of the wafer W is shaved from the rear surface side of the wafer W into individual chips C. Then, dirt and water adhering to the wafer W are removed [FIG. 1 (d)].

【0014】次に、ベースフィルム4上に接着されてい
るチップCの裏面を検出し、チップCをベースフィルム
4側から突上げ治具8により突上げることにより、矢附
の方向に移動するダイパット7に付着している接合材料
6に付着させ、その接合材料6の接着力でチップCをベ
ースフィルム4から剥がし、チップCはダイパット7に
付着した状態で移送される〔図1(e) 〕。
Next, the back surface of the chip C adhered on the base film 4 is detected, and the chip C is pushed up from the base film 4 side by the pushing-up jig 8 so as to move in the direction of the arrow. The chip C is peeled off from the base film 4 by the adhesive force of the bonding material 6 adhered to the bonding material 7, and the chip C is transferred while being bonded to the die pad 7 (FIG. 1 (e)). .

【0015】図2および図3は本発明2に対応する実施
例(以下実施例2という)を示す経時的断面図である。
以下、図面に基づいて詳細に説明する。まず、ウェハ表
面パターンが形成されているウェハWの特性のチェック
をする〔図2(a) 〕。次に、次工程で行われる裏面研磨
およびダイシングを行う際にチップを固定するために、
ウェハWと固定治具5とに接着剤3を介し、パターン9
にしたがって位置決めした状態でベースフィルム4を貼
付する。次に、ウェハW裏面側から、一定量ウェハWを
削る〔図2(b)-1,2 〕。
FIG. 2 and FIG. 3 are sectional views with time showing an embodiment corresponding to the present invention 2 (hereinafter referred to as embodiment 2).
The details will be described below with reference to the drawings. First, the characteristics of the wafer W on which the wafer surface pattern is formed are checked [FIG. 2 (a)]. Next, in order to fix the chip when performing the back surface polishing and dicing performed in the next step,
The pattern 9 is applied to the wafer W and the fixing jig 5 via the adhesive 3.
The base film 4 is affixed in the state where it is positioned according to the above. Next, a predetermined amount of the wafer W is cut from the back side of the wafer W [FIG. 2 (b) -1, 2].

【0016】次に、固定治具5側のパターン9を認識す
ることにより、位置決めして所定位置を刃物2により切
断し、個々のチップCにする。その後、ウェハWに付着
している汚れと水を除去する〔図2(c) 〕。次に、ベー
スフィルム4上に接着されているチップCの裏面を検出
し、チップCをベースフィルム4側から突上げ治具8に
より突上げることにより、矢附の方向に移動するダイパ
ット7に付着している接合材料6に付着させ、その接合
材料6の接着力でチップCをベースフィルム4から剥が
し、チップCはダイパット7に付着した状態で移送され
る〔図3〕。
Next, by recognizing the pattern 9 on the fixing jig 5 side, it is positioned and cut at a predetermined position by the blade 2 to obtain individual chips C. Thereafter, dirt and water adhering to the wafer W are removed [FIG. 2 (c)]. Next, the back surface of the chip C adhered to the base film 4 is detected, and the chip C is pushed up from the base film 4 side by the pushing-up jig 8 so that the chip C adheres to the die pad 7 moving in the direction of arrow. The chip C is peeled off from the base film 4 by the adhesive force of the bonding material 6, and the chip C is transferred while being attached to the die pad 7 (FIG. 3).

【0017】以上述べた実施例1および実施例2は、先
に上げた問題点に対し、従来と比較しての効果を表1に
示す。
Tables 1 and 2 show the effects of the above-described first and second embodiments as compared with the prior art with respect to the above-mentioned problems.

【0018】[0018]

【表1】 [Table 1]

【0019】表1に示すように、特に実施例1ではウェ
ハを半分程度切り残した状態でテープを貼り付け、ウェ
ハを研磨する工程であるから、刃物は従来に比べ長持ち
する点を顕著な効果としてあげることができる。また、
実施例2では最終工程のダイボンドンディングまでチッ
プ表面にベースフィルムが密着し、その表面が保護され
ているから、ウェハにワレ、クラックが発生せず、また
ウェハ表面が酸化されたり、汚染されたりせず、ダイボ
ンド中のトラブルによるワレ、カケ不良が起きない点を
顕著な効果としてあげることができる。
As shown in Table 1, in Example 1, in particular, the tape is attached and the wafer is polished in a state in which about half of the wafer is left uncut, so that the cutting tool lasts longer than before. Can be given as Also,
In Example 2, the base film adheres to the chip surface until the die bonding in the final step, and the surface is protected, so that the wafer does not crack or crack, and the wafer surface is oxidized or contaminated. In addition, a remarkable effect can be obtained in that cracking and chipping failure due to trouble during die bonding do not occur.

【0020】また、実施例1および実施例2の共通した
効果として、チップの大きさ毎の専用の吸着治具および
部品が不要となることから、治具切り換え頻度は低下
し、また稼働率は上昇する点、また、チップ表面がベー
スフィルムと密着している為、移載中にダメージを受け
ないことからダイボンド中のSiクズ付着等によるヒッ
カキ不良が起こらない点をあげることができる。
Further, as a common effect of the first and second embodiments, a dedicated suction jig and a component for each chip size are not required, so that the jig switching frequency is reduced and the operation rate is reduced. As a result, the chip surface is in close contact with the base film, so that the chip surface is not damaged during the transfer, so that cracking due to adhesion of Si scraps in the die bond does not occur.

【0021】以上説明したように、本発明によれば、
エハの表面パターン側および固定治具をベースフィルム
に接着した状態で各々の工程を行う構成としたので、ウ
エハ表面の酸化、汚染を防ぐことができ、また各工程中
に発生する不良を低減することができるとともに、ウエ
ハの大きさ毎の専用のベースフィルムを不要となる。さ
らに、後工程における搬送治具の共有化ができることか
ら、治具の切り換え頻度を抑えることができる。特に、
発明1では、ウエハをカットする刃物の寿命を長くでき
る等、その製造工程を合理化することができるととも
に、コストを低減することができる。また、発明2にお
いても、固定治具上のパターンを検出して、ウエハの貼
り付けおよびダイシングを行えることから、素子の位置
合わせは簡略化され、発明1と同様、製造工程を合理化
することができるとともに、コストを低減することがで
きる。
As described above, according to the present invention, c.
Eha surface pattern side and fixing jig as base film
Since the configuration in which each of the steps in the adhered state, oxidation of the wafer surface, Ki out to prevent contamination, also in the process
Defects that occur during
A dedicated base film for each size of c is not required. Sa
In addition, whether the transfer jig can be shared in the post-process
Therefore, the frequency of switching jigs can be reduced. Especially,
According to the first aspect, the life of the blade for cutting the wafer can be extended.
And can streamline the manufacturing process.
In addition, the cost can be reduced. Invention 2
The pattern on the fixing jig,
Since mounting and dicing can be performed, the position of the element
The alignment is simplified and the manufacturing process is streamlined as in Invention 1.
And reduce costs.
Wear.

【図面の簡単な説明】[Brief description of the drawings]

【図1】 本発明実施例1を説明する図。FIG. 1 illustrates a first embodiment of the present invention.

【図2】 本発明実施例2を説明する図FIG. 2 illustrates a second embodiment of the present invention.

【図3】 本発明実施例2を説明する図FIG. 3 illustrates a second embodiment of the present invention.

【図4】 従来例を説明する図FIG. 4 illustrates a conventional example.

【図5】 従来例を説明する図FIG. 5 illustrates a conventional example.

【符号の説明】[Explanation of symbols]

1・・・・ウェハ表面パターン 2・・・・刃物 3・・・・接着剤 4・・・・ベースフィルム 5・・・・固定治具 6・・・・接合材料 7・・・・ダイパット 8・・・・突上げ治具 9・・・・パターン 1 ··· Wafer surface pattern 2 ··· Cutting blade 3 ··· Adhesive 4 ··· Base film 5 ··· Fixing jig 6 ··· Joining material 7 ··· Die pad 8 .... Push-up jig 9 .... Pattern

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】表面パターンが形成されたウエハを個々の
チップに切断し、それぞれのチップをダイパットに接着
する工程において、上記ウエハにその表面パターン側か
ら所定の深さに切り込みを入れ、その後そのウエハの表
面パターン側およびこのウエハの周囲に設けた固定治具
をベースフィルムに接着した後、そのウエハの裏面を研
磨することにより、個々のチップに分割し、その後それ
らのチップを各々ダイパット上の接着材料に、上記ベー
スフィルムの裏面側から突き上げることにより、上記ベ
ースフィルムから分離して接着することを特徴とする半
導体チップの製造方法。
1. A wafer having a surface pattern formed thereon is individually
Cut into chips and glue each chip to die pad
In the step of performing
A notch to a predetermined depth, and then
Fixing jigs provided on the surface pattern side and around the wafer
After bonding the back surface of the wafer to the base film,
By polishing, split into individual chips and then
Each of these chips is attached to the adhesive material on the die pad,
By pushing up from the back side of the film,
Characterized in that it is separated from the base film and adhered.
A method for manufacturing a conductor chip.
【請求項2】表面パターンが形成されたウエハを個々の
チップに切断し、それぞれのチップをダイパットに接着
する工程において、上記ウエハの表面パターン側および
このウエハの周囲に設けた固定治具をこの固定治具上に
形成されているパターンに基づいて位置決めした状態で
このベースフィルムに接着した後、そのウエハの裏面を
研磨し、その後上記固定治具上のパターンに基づいて位
置決めした状態でそのウエハ側から所定位置を切断する
ことにより、個々のチップに分割し、その後それらのチ
ップを各々ダイパット上の接着材料に、上記ベースフィ
ルムの裏面側から突き上げることにより、上記ベースフ
ィルムから分離して接着することを特徴とする半導体チ
ップの製造方法。
2. A wafer having a surface pattern formed thereon is individually
Cut into chips and glue each chip to die pad
In the step of performing, the surface pattern side of the wafer and
Place the fixing jig around the wafer on this fixing jig.
With positioning based on the pattern being formed
After bonding to this base film, the back side of the wafer is
Polished and then positioned based on the pattern on the fixture
Cut the specified position from the wafer side in the fixed state
By splitting them into individual chips,
Each of the bases is attached to the adhesive material on the die pad,
By pushing up from the back side of the
Semiconductor chip characterized by being separated from and adhered to the film
Manufacturing method.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6337258B1 (en) 1999-07-22 2002-01-08 Kabushiki Kaisha Toshiba Method of dividing a wafer
US6730579B1 (en) 1999-02-05 2004-05-04 Sharp Kabushiki Kaisha Method of manufacturing a semiconductor dice by partially dicing the substrate and subsequent chemical etching

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6184109B1 (en) 1997-07-23 2001-02-06 Kabushiki Kaisha Toshiba Method of dividing a wafer and method of manufacturing a semiconductor device
US6294439B1 (en) 1997-07-23 2001-09-25 Kabushiki Kaisha Toshiba Method of dividing a wafer and method of manufacturing a semiconductor device
EP1026735A3 (en) * 1999-02-03 2004-01-02 Kabushiki Kaisha Toshiba Method of dividing a wafer and method of manufacturing a semiconductor device
JP5148298B2 (en) * 2008-01-10 2013-02-20 株式会社東芝 Manufacturing method of semiconductor device
JP5187075B2 (en) * 2008-08-27 2013-04-24 株式会社デンソー Mounting method of semiconductor device

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53100765A (en) * 1977-02-15 1978-09-02 Toshiba Corp Production of semiconductor device
JPS5552235A (en) * 1978-10-13 1980-04-16 Toshiba Corp Fastening of semiconductor wafer on substrate
JPS618938A (en) * 1984-06-25 1986-01-16 Toshiba Corp Manufacture of semiconductor device
JPS63261851A (en) * 1987-04-20 1988-10-28 Nec Corp Manufacture of semiconductor element

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6730579B1 (en) 1999-02-05 2004-05-04 Sharp Kabushiki Kaisha Method of manufacturing a semiconductor dice by partially dicing the substrate and subsequent chemical etching
US6337258B1 (en) 1999-07-22 2002-01-08 Kabushiki Kaisha Toshiba Method of dividing a wafer

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