JP2630085B2 - 記録装置と再生装置 - Google Patents
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- H04N9/00—Details of colour television systems
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- H04N9/80—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback
- H04N9/804—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback involving pulse code modulation of the colour picture signal components
- H04N9/8042—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback involving pulse code modulation of the colour picture signal components involving data reduction
- H04N9/8047—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback involving pulse code modulation of the colour picture signal components involving data reduction using transform coding
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- G—PHYSICS
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/30—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using hierarchical techniques, e.g. scalability
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- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Television Signal Processing For Recording (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、デジタル化された映像
信号等を記録再生するする記録装置及び再生装置に関す
るものである。
信号等を記録再生するする記録装置及び再生装置に関す
るものである。
【０００２】
【従来の技術】近年、映像信号をアナログ信号のまま磁
気テープに記録するアナログＶＴＲにかわって、高画質
化、ダビング時の劣化防止等を目的とした、映像信号を
アナログからデジタル信号に変換し、デジタル信号のま
ま信号処理を施し記録するデジタルＶＴＲの開発・商品
化が進められている。
気テープに記録するアナログＶＴＲにかわって、高画質
化、ダビング時の劣化防止等を目的とした、映像信号を
アナログからデジタル信号に変換し、デジタル信号のま
ま信号処理を施し記録するデジタルＶＴＲの開発・商品
化が進められている。
【０００３】その動作について、（図８）の信号処理部
のブロック図をもとに説明する。周知の技術でアナログ
／デジタル（Ａ／Ｄ）変換されデジタル化された映像信
号はデータ圧縮のため離散コサイン変換（ＤＣＴ：周波
数変換）を行なうため、ＤＣＴ回路１０１に入力され
る。ＤＣＴ回路１０１では８画素×８画素を１つの単位
（以下ＤＣＴブロックという）としてＤＣＴを行い、周
波数変換した信号を１画素単位で量子化回路１０２に出
力する（１ＤＣＴ当り周波数変換された６４画素分のデ
ータが出力される）。量子化回路１０２では、入力デー
タを１画素毎に量子化し、高能率符号化を行なう可変長
符号化回路１０３に出力する。可変長符号化回路１０３
では、周知の２次元ハフマン符号等のアルゴリズムに従
って、量子化データの０ラン長と振幅値をもとにそれぞ
れ可変長の符号に変換し、エラー訂正符号付加回路１０
４に出力する。ここで、可変長符号化回路１０３の出力
データ列の長さは、量子化された値によって変わり一定
長とはならない。エラー訂正符号付加回路１０４では、
再生時に発生するエラーが訂正可能になるようにリード
ソロモン符号等のエラー訂正符号を加味し、そのデータ
列を変調回路１０５に出力する。出力されたデータ列は
変調回路１０５で変調された後、記録回路１０６で記録
増幅され磁気ヘッド１０７を介して不図示のテープ上に
記録される。
のブロック図をもとに説明する。周知の技術でアナログ
／デジタル（Ａ／Ｄ）変換されデジタル化された映像信
号はデータ圧縮のため離散コサイン変換（ＤＣＴ：周波
数変換）を行なうため、ＤＣＴ回路１０１に入力され
る。ＤＣＴ回路１０１では８画素×８画素を１つの単位
（以下ＤＣＴブロックという）としてＤＣＴを行い、周
波数変換した信号を１画素単位で量子化回路１０２に出
力する（１ＤＣＴ当り周波数変換された６４画素分のデ
ータが出力される）。量子化回路１０２では、入力デー
タを１画素毎に量子化し、高能率符号化を行なう可変長
符号化回路１０３に出力する。可変長符号化回路１０３
では、周知の２次元ハフマン符号等のアルゴリズムに従
って、量子化データの０ラン長と振幅値をもとにそれぞ
れ可変長の符号に変換し、エラー訂正符号付加回路１０
４に出力する。ここで、可変長符号化回路１０３の出力
データ列の長さは、量子化された値によって変わり一定
長とはならない。エラー訂正符号付加回路１０４では、
再生時に発生するエラーが訂正可能になるようにリード
ソロモン符号等のエラー訂正符号を加味し、そのデータ
列を変調回路１０５に出力する。出力されたデータ列は
変調回路１０５で変調された後、記録回路１０６で記録
増幅され磁気ヘッド１０７を介して不図示のテープ上に
記録される。
【０００４】再生時、テープから磁気ヘッド１０７で再
生された信号は再生増幅回路１０８で充分増幅された
後、復調回路１０９によって復調されエラー訂正回路１
１０に入力される。エラー訂正回路１１０では、テープ
上のドロップアウト等で発生したエラーをチェックし訂
正したデータを可変長符号復号回路１１１に出力する。
可変長符号復号回路１１１はエラー訂正回路１１０の信
号から０ラン長と振幅値を復号する。逆量子化回路１１
２は得られた０を含めた振幅値を逆量子化し、ＤＣＴ
（周波数変換）された直後の信号に変換する。この信号
が逆ＤＣＴ回路１１３によって時間軸上の信号に変換さ
れた後、不図示のデジタル／アナログ変換回路を通して
アナログの映像信号を出力し、モニタ等のビデオ機器に
インターフェースされる。
生された信号は再生増幅回路１０８で充分増幅された
後、復調回路１０９によって復調されエラー訂正回路１
１０に入力される。エラー訂正回路１１０では、テープ
上のドロップアウト等で発生したエラーをチェックし訂
正したデータを可変長符号復号回路１１１に出力する。
可変長符号復号回路１１１はエラー訂正回路１１０の信
号から０ラン長と振幅値を復号する。逆量子化回路１１
２は得られた０を含めた振幅値を逆量子化し、ＤＣＴ
（周波数変換）された直後の信号に変換する。この信号
が逆ＤＣＴ回路１１３によって時間軸上の信号に変換さ
れた後、不図示のデジタル／アナログ変換回路を通して
アナログの映像信号を出力し、モニタ等のビデオ機器に
インターフェースされる。
【０００５】
【発明が解決しようとする課題】しかしながら上記した
従来の構成では、可変長符号化した後、直ぐエラー訂正
符号付加回路１０４に入力されるため、１つのＤＣＴブ
ロックの低域成分から高域成分まで連続してテープに記
録されることになる。即ち、データの並びをＤＣＴブロ
ック単位で考えると、 (DCT1:低域→高域)→(DCT2:低域→高域)→(DCT3:低域→高域)→…… となる。
従来の構成では、可変長符号化した後、直ぐエラー訂正
符号付加回路１０４に入力されるため、１つのＤＣＴブ
ロックの低域成分から高域成分まで連続してテープに記
録されることになる。即ち、データの並びをＤＣＴブロ
ック単位で考えると、 (DCT1:低域→高域)→(DCT2:低域→高域)→(DCT3:低域→高域)→…… となる。
【０００６】従って、再生時、エラーの規模が大きくエ
ラー訂正回路１１０で訂正不可能なデータ列が発生した
場合、可変長符号化した信号が記録されているため、デ
ータの区切りを判別することが不可能となり、エラー発
生以後のデータが全く使えなくなる、即ちエラー以降の
正規の再生が全く不可能となる問題が起こると同時に、
このようなエラーが発生する可能性の高い、記録トラッ
クを正規にトレースしない高速再生などの特殊再生は、
実現不可能であるという問題があった。
ラー訂正回路１１０で訂正不可能なデータ列が発生した
場合、可変長符号化した信号が記録されているため、デ
ータの区切りを判別することが不可能となり、エラー発
生以後のデータが全く使えなくなる、即ちエラー以降の
正規の再生が全く不可能となる問題が起こると同時に、
このようなエラーが発生する可能性の高い、記録トラッ
クを正規にトレースしない高速再生などの特殊再生は、
実現不可能であるという問題があった。
【０００７】本発明はこのような点に鑑み、訂正不可能
なエラーが発生しても再生可能で、エラーを伝播しない
可変長符号化された信号を記録する記録装置及びこの記
録された信号を再生する再生装置を提供することを目的
とする。
なエラーが発生しても再生可能で、エラーを伝播しない
可変長符号化された信号を記録する記録装置及びこの記
録された信号を再生する再生装置を提供することを目的
とする。
【０００８】
【課題を解決するための手段】本発明は、デジタルデー
タ化された映像信号を所定単位で符号化する符号化手段
と、前記符号化手段の出力を記憶する第１の記憶手段
と、前記第１の記憶手段の出力データ列を所定のデータ
系列に並び変えるフォーマット手段と、前記フォーマッ
ト手段によってデータが読み書きされる第２の記憶手段
を有した記録装置であり、更に 所定のフォーマットで
入力されるデータ列を記憶する第３の記憶手段と、前記
第３の記憶手段の出力データ列から符号語のデータ列に
並び変えるデフォーマット手段と、前記デフォーマット
手段によってデータが読み書きされる第４の記憶手段を
有した再生装置である。
タ化された映像信号を所定単位で符号化する符号化手段
と、前記符号化手段の出力を記憶する第１の記憶手段
と、前記第１の記憶手段の出力データ列を所定のデータ
系列に並び変えるフォーマット手段と、前記フォーマッ
ト手段によってデータが読み書きされる第２の記憶手段
を有した記録装置であり、更に 所定のフォーマットで
入力されるデータ列を記憶する第３の記憶手段と、前記
第３の記憶手段の出力データ列から符号語のデータ列に
並び変えるデフォーマット手段と、前記デフォーマット
手段によってデータが読み書きされる第４の記憶手段を
有した再生装置である。
【０００９】
【作用】本発明は、上記した構成により、記録装置では
第１の記憶手段を、読み出しアドレスと書き込みアドレ
スを独立に制御してバッファメモリとして動作させ、そ
の１つの単位毎のデータ系列出力を複数のデータ列に分
けて第２の記憶手段に記憶させる。また、再生装置では
上記した構成により、所定のフォーマットで第３の記憶
手段に入力されるデータ列から、１つの有効な単位のデ
ータ列に組み上げ第４の記憶手段に記憶させる。
第１の記憶手段を、読み出しアドレスと書き込みアドレ
スを独立に制御してバッファメモリとして動作させ、そ
の１つの単位毎のデータ系列出力を複数のデータ列に分
けて第２の記憶手段に記憶させる。また、再生装置では
上記した構成により、所定のフォーマットで第３の記憶
手段に入力されるデータ列から、１つの有効な単位のデ
ータ列に組み上げ第４の記憶手段に記憶させる。
【００１０】
【実施例】以下に、本発明の実施例について図面を参照
しながら説明する。
しながら説明する。
【００１１】（図１）は本発明の一実施例における記録
装置の信号処理部のブロック図を示すものである。従来
と同様、周知の技術でアナログ／デジタル（Ａ／Ｄ）変
換されデジタル化された映像信号はデータ圧縮のため離
散コサイン変換（ＤＣＴ：周波数変換）を行なうため、
ＤＣＴ回路１に入力される。ＤＣＴ回路１ではＤＣＴブ
ロック毎にＤＣＴを行い、周波数変換した信号を１画素
単位で低周波領域（低域）のデータから量子化回路２に
出力する（１ＤＣＴ当り周波数変換された６４画素分の
データが出力され、１画素当り８ビットの並列データ列
である）。量子化回路２では、入力データを１画素毎に
量子化し、高能率符号化を行なう可変長符号化回路３に
出力する。可変長符号化回路３では、周知の２次元ハフ
マン符号等のアルゴリズムに従って、量子化値の０ラン
長と振幅値をもとにそれぞれ可変長の符号に変換し、Ｍ
ＡＸ１６ビットの並列データ列を記憶回路４に出力す
る。記憶回路４は（図２）に示すようにアドレス制御回
路１１とこれによって書き込み／読み出しのアドレスが
制御される２つのＲＡＭ、ＲＡＭａ１２、ＲＡＭｂ１３
によって構成され、これらのＲＡＭは１アドレス当り１
６ビット即ち１可変長符号の最大ビット数が割り当てら
れ、その記憶容量はそれぞれ３０個のＤＣＴブロック
（以下１ビデオセグメントという）の可変長符号化デー
タ列が蓄積できる値に設定されている。アドレス制御回
路１１はＲＡＭａ１２の先頭アドレスから入力データ列
を順次書き込むようにアドレスを制御し、ＲＡＭａ１２
のアドレス全てに、即ち１ビデオセグメントのデータが
書き込まれると、次にＲＡＭｂ１３の先頭にアドレスを
移し、この先頭アドレスからＲＡＭｂ１３にデータ列が
順次書き込まれるようにアドレスを制御する。と同時に
ＲＡＭａ１２は書き込みモードから読み出しモードとな
り、アドレス制御回路１１によって、先頭アドレスから
データ列がフォーマット回路５へ出力される。次に、Ｒ
ＡＭｂ１３の全てのアドレスにデータ列が書き込まれる
と、今度はＲＡＭｂが読み出しモードになって先頭アド
レスからデータ列がフォーマット回路５に出力され、Ｒ
ＡＭａ１２は書き込みモードになって可変長符号化回路
３からのデータ列を書き込む。この様な動作が繰り返し
行われ、可変長符号化されたデータがフォーマット回路
５に出力される。ＲＡＭａ１２とＲＡＭｂ１３が交互に
書き込み／読み出しモードになるため、フォーマット回
路５へのデータ転送速度はここで半分になる。
装置の信号処理部のブロック図を示すものである。従来
と同様、周知の技術でアナログ／デジタル（Ａ／Ｄ）変
換されデジタル化された映像信号はデータ圧縮のため離
散コサイン変換（ＤＣＴ：周波数変換）を行なうため、
ＤＣＴ回路１に入力される。ＤＣＴ回路１ではＤＣＴブ
ロック毎にＤＣＴを行い、周波数変換した信号を１画素
単位で低周波領域（低域）のデータから量子化回路２に
出力する（１ＤＣＴ当り周波数変換された６４画素分の
データが出力され、１画素当り８ビットの並列データ列
である）。量子化回路２では、入力データを１画素毎に
量子化し、高能率符号化を行なう可変長符号化回路３に
出力する。可変長符号化回路３では、周知の２次元ハフ
マン符号等のアルゴリズムに従って、量子化値の０ラン
長と振幅値をもとにそれぞれ可変長の符号に変換し、Ｍ
ＡＸ１６ビットの並列データ列を記憶回路４に出力す
る。記憶回路４は（図２）に示すようにアドレス制御回
路１１とこれによって書き込み／読み出しのアドレスが
制御される２つのＲＡＭ、ＲＡＭａ１２、ＲＡＭｂ１３
によって構成され、これらのＲＡＭは１アドレス当り１
６ビット即ち１可変長符号の最大ビット数が割り当てら
れ、その記憶容量はそれぞれ３０個のＤＣＴブロック
（以下１ビデオセグメントという）の可変長符号化デー
タ列が蓄積できる値に設定されている。アドレス制御回
路１１はＲＡＭａ１２の先頭アドレスから入力データ列
を順次書き込むようにアドレスを制御し、ＲＡＭａ１２
のアドレス全てに、即ち１ビデオセグメントのデータが
書き込まれると、次にＲＡＭｂ１３の先頭にアドレスを
移し、この先頭アドレスからＲＡＭｂ１３にデータ列が
順次書き込まれるようにアドレスを制御する。と同時に
ＲＡＭａ１２は書き込みモードから読み出しモードとな
り、アドレス制御回路１１によって、先頭アドレスから
データ列がフォーマット回路５へ出力される。次に、Ｒ
ＡＭｂ１３の全てのアドレスにデータ列が書き込まれる
と、今度はＲＡＭｂが読み出しモードになって先頭アド
レスからデータ列がフォーマット回路５に出力され、Ｒ
ＡＭａ１２は書き込みモードになって可変長符号化回路
３からのデータ列を書き込む。この様な動作が繰り返し
行われ、可変長符号化されたデータがフォーマット回路
５に出力される。ＲＡＭａ１２とＲＡＭｂ１３が交互に
書き込み／読み出しモードになるため、フォーマット回
路５へのデータ転送速度はここで半分になる。
【００１２】フォーマット回路５は１ビデオセグメント
のデータ列を（図４）に示すように、ＤＣＴブロック毎
に低域成分（第１ブロック）と高域成分（第２ブロッ
ク）の２つのブロックに分ける操作を記憶回路６と共に
行う。記憶回路６は（図３）に示すようにアドレス制御
回路１４とこれによって書き込み／読み出しのアドレス
が制御される４つのＲＡＭ、ＲＡＭｃ１５、ＲＡＭｄ１
６、ＲＡＭｅ１７、ＲＡＭｆ１８によって構成され、こ
れらのＲＡＭは１アドレス当たり８ビットが割り当てら
れている。次にこのフォーマット回路５と記憶回路６の
動作について、以下説明する。フォーマット回路５は記
憶回路４から順に出力される１ＤＣＴブロック毎の可変
長データ列のうちそのＤＣＴブロックに対応した先頭ア
ドレスから所定のバイト数（本実施例では１０バイト＝
８０ビット）のデータ列をＲＡＭｃ１５に先頭のアドレ
スから順に書き込む。このとき、フォーマット回路５は
同じＤＣＴブロック内であれば、可変長符号の単位にこ
だわらず、１つのアドレスに対応するメモリ８ビット分
が埋まる毎にＲＡＭｃ１５にデータを出力し、またアド
レス制御回路１４はそれまでアドレスを更新しない、即
ち１ＤＣＴブロック単位内では、（図３）（ｂ）に示す
ように、そのＤＣＴブロックに対応した先頭アドレスの
先頭ビット（ＭＳＢ）から順にデータが埋まっていくこ
とになる。１０バイト分のデータがＲＡＭｃ１５に書き
込まれると、アドレス制御回路１４はＲＡＭｄ１６のま
だ８ビット全てが埋まっていないアドレスを指定し、フ
ォーマット回路５はそのアドレスの空きビットの先頭か
ら現処理中のＤＣＴブロックの残りのデータを最後まで
ＲＡＭｄ１６に書き込んでいく。従って、（図３）
（ｂ）に示すように同じアドレスに異なったＤＣＴブロ
ックのデータが混在する場合が発生する。ただし、各Ｄ
ＣＴブロックの最後には次のブロックと区別するためＥ
ＯＢ（ＥＮＤ ＯＦ ＢＬＯＣＫ）符号が付加されてい
る。ここでアドレス制御回路１４は８ビット分のデータ
が埋まる毎にアドレスを更新する。１つのＤＣＴブロッ
クのデータ列のＲＡＭｄへの書き込みが終わると、アド
レス制御回路１４はアドレスを再びＲＡＭｃ１５の次の
ＤＣＴブロックに対応する先頭に移す。後は前と同様に
フォーマット回路５は１０バイト分のデータを書き込
み、残りのデータをＲＡＭｄに書き込んでいく。このよ
うな動作を繰り返し、１ビデオセグメント分のデータ列
がＲＡＭｃ１５、ＲＡＭｄ１６に書き込まれると、アド
レス制御回路１４は次にＲＡＭｅ１７の先頭にアドレス
を移し、この先頭アドレスからＲＡＭｅ１７にＲＡＭｃ
１５と同様にデータ列が順次書き込まれるようにアドレ
スを制御する。と同時にＲＡＭｃ１５・ＲＡＭｄ１６は
書き込みモードから読み出しモードになり、アドレス制
御回路１４によって、上記のようにフォーマット化され
たデータ列がＲＡＭｃ１５の先頭アドレスから順にエラ
ー訂正符号付加回路７に出力される。ＲＡＭｅ１７は上
記したＲＡＭｃ１５と同様で、ＤＣＴブロックの１０バ
イト分のデータ列が書き込まれると、残りのデータ列は
ＲＡＭｄ１６と同様にＲＡＭｆ１８につめて書き込まれ
る。ＲＡＭｅ１６・ＲＡＭｆ１７に１ビデオセグメント
分のデータ列が書き込まれると、これらのＲＡＭは読み
出しモードになり、エラー訂正符号付加回路７に先のＲ
ＡＭと同様出力され、ＲＡＭｃ１５・ＲＡＭｄ１６は書
き込みモードになり、フォーマット回路５からのデータ
列を上記と同様の動作で書き込んでいく。以上の動作が
繰り返され、１ビデオセグメント内の各ＤＣＴブロック
は、（図４）に示すように低域成分のデータから詰め込
まれた固定長の第１ブロックと、残りの高域成分のデー
タからなる可変長の第２ブロックに分けたフォーマット
がなされる。ここで、第１ブロックと第２ブロックは特
定の周波数によって分けられるのではなく、あくまで第
２ブロックのデータは、低域のデータから順に詰め込ん
だとき第１ブロックに入りきれないデータであって、こ
の結果として第２ブロックの方が第１ブロックより高域
のデータを含むことになる。
のデータ列を（図４）に示すように、ＤＣＴブロック毎
に低域成分（第１ブロック）と高域成分（第２ブロッ
ク）の２つのブロックに分ける操作を記憶回路６と共に
行う。記憶回路６は（図３）に示すようにアドレス制御
回路１４とこれによって書き込み／読み出しのアドレス
が制御される４つのＲＡＭ、ＲＡＭｃ１５、ＲＡＭｄ１
６、ＲＡＭｅ１７、ＲＡＭｆ１８によって構成され、こ
れらのＲＡＭは１アドレス当たり８ビットが割り当てら
れている。次にこのフォーマット回路５と記憶回路６の
動作について、以下説明する。フォーマット回路５は記
憶回路４から順に出力される１ＤＣＴブロック毎の可変
長データ列のうちそのＤＣＴブロックに対応した先頭ア
ドレスから所定のバイト数（本実施例では１０バイト＝
８０ビット）のデータ列をＲＡＭｃ１５に先頭のアドレ
スから順に書き込む。このとき、フォーマット回路５は
同じＤＣＴブロック内であれば、可変長符号の単位にこ
だわらず、１つのアドレスに対応するメモリ８ビット分
が埋まる毎にＲＡＭｃ１５にデータを出力し、またアド
レス制御回路１４はそれまでアドレスを更新しない、即
ち１ＤＣＴブロック単位内では、（図３）（ｂ）に示す
ように、そのＤＣＴブロックに対応した先頭アドレスの
先頭ビット（ＭＳＢ）から順にデータが埋まっていくこ
とになる。１０バイト分のデータがＲＡＭｃ１５に書き
込まれると、アドレス制御回路１４はＲＡＭｄ１６のま
だ８ビット全てが埋まっていないアドレスを指定し、フ
ォーマット回路５はそのアドレスの空きビットの先頭か
ら現処理中のＤＣＴブロックの残りのデータを最後まで
ＲＡＭｄ１６に書き込んでいく。従って、（図３）
（ｂ）に示すように同じアドレスに異なったＤＣＴブロ
ックのデータが混在する場合が発生する。ただし、各Ｄ
ＣＴブロックの最後には次のブロックと区別するためＥ
ＯＢ（ＥＮＤ ＯＦ ＢＬＯＣＫ）符号が付加されてい
る。ここでアドレス制御回路１４は８ビット分のデータ
が埋まる毎にアドレスを更新する。１つのＤＣＴブロッ
クのデータ列のＲＡＭｄへの書き込みが終わると、アド
レス制御回路１４はアドレスを再びＲＡＭｃ１５の次の
ＤＣＴブロックに対応する先頭に移す。後は前と同様に
フォーマット回路５は１０バイト分のデータを書き込
み、残りのデータをＲＡＭｄに書き込んでいく。このよ
うな動作を繰り返し、１ビデオセグメント分のデータ列
がＲＡＭｃ１５、ＲＡＭｄ１６に書き込まれると、アド
レス制御回路１４は次にＲＡＭｅ１７の先頭にアドレス
を移し、この先頭アドレスからＲＡＭｅ１７にＲＡＭｃ
１５と同様にデータ列が順次書き込まれるようにアドレ
スを制御する。と同時にＲＡＭｃ１５・ＲＡＭｄ１６は
書き込みモードから読み出しモードになり、アドレス制
御回路１４によって、上記のようにフォーマット化され
たデータ列がＲＡＭｃ１５の先頭アドレスから順にエラ
ー訂正符号付加回路７に出力される。ＲＡＭｅ１７は上
記したＲＡＭｃ１５と同様で、ＤＣＴブロックの１０バ
イト分のデータ列が書き込まれると、残りのデータ列は
ＲＡＭｄ１６と同様にＲＡＭｆ１８につめて書き込まれ
る。ＲＡＭｅ１６・ＲＡＭｆ１７に１ビデオセグメント
分のデータ列が書き込まれると、これらのＲＡＭは読み
出しモードになり、エラー訂正符号付加回路７に先のＲ
ＡＭと同様出力され、ＲＡＭｃ１５・ＲＡＭｄ１６は書
き込みモードになり、フォーマット回路５からのデータ
列を上記と同様の動作で書き込んでいく。以上の動作が
繰り返され、１ビデオセグメント内の各ＤＣＴブロック
は、（図４）に示すように低域成分のデータから詰め込
まれた固定長の第１ブロックと、残りの高域成分のデー
タからなる可変長の第２ブロックに分けたフォーマット
がなされる。ここで、第１ブロックと第２ブロックは特
定の周波数によって分けられるのではなく、あくまで第
２ブロックのデータは、低域のデータから順に詰め込ん
だとき第１ブロックに入りきれないデータであって、こ
の結果として第２ブロックの方が第１ブロックより高域
のデータを含むことになる。
【００１３】次に記憶回路６から出力されたデータ列は
エラー訂正符号付加回路７によってエラー訂正符号が付
加され、従来と同様変調回路８、記録回路９、磁気ヘッ
ド１０を経て、不図示のテープに記録される。テープに
は各ＤＣＴブロックは低域部と高域部に分かれて記録さ
れることになる。
エラー訂正符号付加回路７によってエラー訂正符号が付
加され、従来と同様変調回路８、記録回路９、磁気ヘッ
ド１０を経て、不図示のテープに記録される。テープに
は各ＤＣＴブロックは低域部と高域部に分かれて記録さ
れることになる。
【００１４】次に上記のように記録された信号を再生す
る再生装置について、以下図面を基に説明する。（図
５）は本発明の一実施例における再生装置の信号処理部
のブロック図を示すものである。再生時、テープから磁
気ヘッド１０で再生された信号は再生増幅回路１９で充
分増幅された後、復調回路２０によって復調されエラー
訂正回路２１に入力される。エラー訂正回路２１では、
テープ上のドロップアウト等で発生したエラーをチェッ
クし訂正した後データを記憶回路２２に出力する。記憶
回路２２は（図６）に示すように、４つのＲＡＭ、ＲＡ
Ｍｇ２９、ＲＡＭｈ３０、ＲＡＭｉ３１、ＲＡＭｊ３２
とそれらのアドレスを制御するアドレス制御回路２８か
ら構成される。記憶回路２２に入力されたデータ列は、
アドレス制御回路２８によるアドレス制御によって、各
ＤＣＴブロックの第１ブロックのデータ（低域データ）
をまずＲＡＭｇ２９に順次書き込まれ、第１ブロックが
書き込まれた後、第２ブロックのデータ（高域データ）
がＲＡＭｈ３０に書き込まれる。１つのビデオセグメン
ト分のデータ列が、ＲＡＭｇ２９・ＲＡＭｈ３０に書き
込まれると、アドレス制御回路２８は次のビデオセグメ
ントの第１ブロックのデータがＲＡＭｉ３１に、第２ブ
ロックのデータがＲＡＭ３２に順次書き込まれるように
アドレスを制御する。と同時にＲＡＭｇ２９・ＲＡＭｈ
３０は書き込みモードから読み出しモードになり、デフ
ォーマット回路２３にデータが出力される。デフォーマ
ット回路２３は記憶回路２２と（図７）に示した２つの
ＲＡＭ、ＲＡＭｋ３４、ＲＡＭｌ３５とそれらのアドレ
スを制御するアドレス制御回路３３から構成され、それ
らのＲＡＭが１アドレス当り１可変長符号の最大ビット
数に等しい１６ビット幅を持った記憶回路２４を使って
２つのブロックにフォーマットされたＤＣＴブロックの
データ列を１つの可変長符号単位のデータ列にデフォー
マットする。この動作について次に説明する。デフォー
マット回路２３はアドレス制御回路２８を制御してまず
ＲＡＭｇ２９から１番目のＤＣＴブロックの低域データ
である１０バイトのデータを順次記憶回路２４のＲＡＭ
ｋ３４の先頭アドレスから入力し、低域部のデータの移
動が終ると、次にデフォーマット回路２３はアドレス制
御回路２８を制御してアドレスをＲＡＭｈ３０の先頭ア
ドレスに移し、このＤＣＴブロックの高域データを順次
出力させる。同時にデフォーマット回路２３は記憶回路
２４のアドレス制御回路３３を制御してＲＡＭｋ３４の
まだ全てのビットが埋まっていないアドレスから順にこ
の高域データを埋めていく。 以上の動作を繰り返し
て、ＲＡＭｇ２９、ＲＡＭｈ３０に蓄えられている１ビ
デオセグメント分のデータ列を記憶回路２４のＲＡＭｋ
３４にＤＣＴブロックの順にデータを入力する。従って
ＲＡＭｋ３４では、低域・高域のデータの区別は無くな
る。次に１ビデオセグメント分のデータがＲＡＭｋ３４
に入力されると、ＲＡＭｋ３４は読みだしモードにな
り、可変長復号化回路２５にこのデータ列をアドレス順
に出力する。と同時に、デフォーマット回路２３は先と
同様な動作で、記憶回路２２のＲＡＭｉ３１、ＲＡＭｊ
３２のデータを記憶回路２４のＲＡＭｌ３５に入力す
る。先と同様１ビデオセグメント分のデータの移動が終
わると、元に戻って新たに更新されたＲＡＭｇ２９、Ｒ
ＡＭｈ３０のデータのＲＡＭｋ３４へのデータの移動が
行なわれる。以後、再生状態が続く限りこの動作が繰り
返される。
る再生装置について、以下図面を基に説明する。（図
５）は本発明の一実施例における再生装置の信号処理部
のブロック図を示すものである。再生時、テープから磁
気ヘッド１０で再生された信号は再生増幅回路１９で充
分増幅された後、復調回路２０によって復調されエラー
訂正回路２１に入力される。エラー訂正回路２１では、
テープ上のドロップアウト等で発生したエラーをチェッ
クし訂正した後データを記憶回路２２に出力する。記憶
回路２２は（図６）に示すように、４つのＲＡＭ、ＲＡ
Ｍｇ２９、ＲＡＭｈ３０、ＲＡＭｉ３１、ＲＡＭｊ３２
とそれらのアドレスを制御するアドレス制御回路２８か
ら構成される。記憶回路２２に入力されたデータ列は、
アドレス制御回路２８によるアドレス制御によって、各
ＤＣＴブロックの第１ブロックのデータ（低域データ）
をまずＲＡＭｇ２９に順次書き込まれ、第１ブロックが
書き込まれた後、第２ブロックのデータ（高域データ）
がＲＡＭｈ３０に書き込まれる。１つのビデオセグメン
ト分のデータ列が、ＲＡＭｇ２９・ＲＡＭｈ３０に書き
込まれると、アドレス制御回路２８は次のビデオセグメ
ントの第１ブロックのデータがＲＡＭｉ３１に、第２ブ
ロックのデータがＲＡＭ３２に順次書き込まれるように
アドレスを制御する。と同時にＲＡＭｇ２９・ＲＡＭｈ
３０は書き込みモードから読み出しモードになり、デフ
ォーマット回路２３にデータが出力される。デフォーマ
ット回路２３は記憶回路２２と（図７）に示した２つの
ＲＡＭ、ＲＡＭｋ３４、ＲＡＭｌ３５とそれらのアドレ
スを制御するアドレス制御回路３３から構成され、それ
らのＲＡＭが１アドレス当り１可変長符号の最大ビット
数に等しい１６ビット幅を持った記憶回路２４を使って
２つのブロックにフォーマットされたＤＣＴブロックの
データ列を１つの可変長符号単位のデータ列にデフォー
マットする。この動作について次に説明する。デフォー
マット回路２３はアドレス制御回路２８を制御してまず
ＲＡＭｇ２９から１番目のＤＣＴブロックの低域データ
である１０バイトのデータを順次記憶回路２４のＲＡＭ
ｋ３４の先頭アドレスから入力し、低域部のデータの移
動が終ると、次にデフォーマット回路２３はアドレス制
御回路２８を制御してアドレスをＲＡＭｈ３０の先頭ア
ドレスに移し、このＤＣＴブロックの高域データを順次
出力させる。同時にデフォーマット回路２３は記憶回路
２４のアドレス制御回路３３を制御してＲＡＭｋ３４の
まだ全てのビットが埋まっていないアドレスから順にこ
の高域データを埋めていく。 以上の動作を繰り返し
て、ＲＡＭｇ２９、ＲＡＭｈ３０に蓄えられている１ビ
デオセグメント分のデータ列を記憶回路２４のＲＡＭｋ
３４にＤＣＴブロックの順にデータを入力する。従って
ＲＡＭｋ３４では、低域・高域のデータの区別は無くな
る。次に１ビデオセグメント分のデータがＲＡＭｋ３４
に入力されると、ＲＡＭｋ３４は読みだしモードにな
り、可変長復号化回路２５にこのデータ列をアドレス順
に出力する。と同時に、デフォーマット回路２３は先と
同様な動作で、記憶回路２２のＲＡＭｉ３１、ＲＡＭｊ
３２のデータを記憶回路２４のＲＡＭｌ３５に入力す
る。先と同様１ビデオセグメント分のデータの移動が終
わると、元に戻って新たに更新されたＲＡＭｇ２９、Ｒ
ＡＭｈ３０のデータのＲＡＭｋ３４へのデータの移動が
行なわれる。以後、再生状態が続く限りこの動作が繰り
返される。
【００１５】次に記憶回路２４から出力されたデータ列
は可変長復号回路２５によってその決められたビットパ
ターンから各符号長さを検出し、周知の技術で０ランと
振幅値に復号され、逆量子化回路２６に出力される。逆
量子化回路２６は得られた０を含めた振幅値を逆量子化
し、記録時ＤＣＴされた直後の信号に変換する。この信
号が逆ＤＣＴ回路２７によって時間軸上の信号に変換さ
れた後、不図示のデジタル／アナログ変換回路を通して
アナログの映像信号を出力し、モニタ等のビデオ機器に
インターフェースされる。
は可変長復号回路２５によってその決められたビットパ
ターンから各符号長さを検出し、周知の技術で０ランと
振幅値に復号され、逆量子化回路２６に出力される。逆
量子化回路２６は得られた０を含めた振幅値を逆量子化
し、記録時ＤＣＴされた直後の信号に変換する。この信
号が逆ＤＣＴ回路２７によって時間軸上の信号に変換さ
れた後、不図示のデジタル／アナログ変換回路を通して
アナログの映像信号を出力し、モニタ等のビデオ機器に
インターフェースされる。
【００１６】以上のように本実施例によれば、可変長符
号化したデータ列を１ＤＣＴブロック単位で２つのブロ
ックに分け、第１ブロックには固定長で低域側のデータ
が、第２ブロックには可変長の高域側のデータが、更に
これらのブロックは１ビデオセグメント単位毎に記録す
ることが可能となる。従って、再生時大きなエラーが発
生しても、エラーが無くなった時点で、第１ブロックの
データは固定長であること、１ビデオセグメント単位で
記録されていることから、この部分が正規に再生可能と
なり、エラーが伝幡することは防げる。また、忠実にト
ラックをトレースしない高速再生などの特殊再生時も、
第１ブロックをトレース出来るようにすれば、信号の低
域部分は再生可能となり、特殊再生時も再生画を見るこ
とが可能となる。
号化したデータ列を１ＤＣＴブロック単位で２つのブロ
ックに分け、第１ブロックには固定長で低域側のデータ
が、第２ブロックには可変長の高域側のデータが、更に
これらのブロックは１ビデオセグメント単位毎に記録す
ることが可能となる。従って、再生時大きなエラーが発
生しても、エラーが無くなった時点で、第１ブロックの
データは固定長であること、１ビデオセグメント単位で
記録されていることから、この部分が正規に再生可能と
なり、エラーが伝幡することは防げる。また、忠実にト
ラックをトレースしない高速再生などの特殊再生時も、
第１ブロックをトレース出来るようにすれば、信号の低
域部分は再生可能となり、特殊再生時も再生画を見るこ
とが可能となる。
【００１７】上記の説明では、記録装置と再生装置を別
々の場合として述べたが、記録と再生を一体化した記録
再生装置では、記録時の記憶回路４と再生時の記憶回路
２４を共用化し、記録時の記憶回路６と再生時の記憶回
路２２を共用化が可能なことは言うまでもない。
々の場合として述べたが、記録と再生を一体化した記録
再生装置では、記録時の記憶回路４と再生時の記憶回路
２４を共用化し、記録時の記憶回路６と再生時の記憶回
路２２を共用化が可能なことは言うまでもない。
【００１８】
【発明の効果】以上説明したように、本発明を用いるこ
とにより、訂正不可能なエラーが発生しても再生可能
で、エラーが伝播することのない、また高速再生も可能
なフォーマットで可変長符号化された信号が記録出来る
記録装置が提供でき、更にこの記録された信号が再生可
能な再生装置、もしくはそれらの信号が１つの装置で記
録再生可能な記録再生装置を提供することができ、その
効果は大なるものがある。
とにより、訂正不可能なエラーが発生しても再生可能
で、エラーが伝播することのない、また高速再生も可能
なフォーマットで可変長符号化された信号が記録出来る
記録装置が提供でき、更にこの記録された信号が再生可
能な再生装置、もしくはそれらの信号が１つの装置で記
録再生可能な記録再生装置を提供することができ、その
効果は大なるものがある。
【図１】本発明の記録装置の一実施例における信号処理
部のブロック図
部のブロック図
【図２】同実施例における記憶回路４の構成図
【図３】（ａ）同実施例における記憶回路６の構成図 （ｂ）同実施例の記憶回路６におけるＲＡＭ上のデータ
配置図
配置図
【図４】同実施例によってフォーマット化されたデータ
配置図
配置図
【図５】本発明の再生装置の一実施例における信号処理
部のブロック図
部のブロック図
【図６】同実施例における記憶回路２２の構成図
【図７】同実施例における記憶回路２４の構成図
【図８】従来装置の信号処理部のブロック図
４ 記憶回路 ５ フォーマット回路 ６ 記憶回路 ２２ 記憶回路 ２３ デフォーマット回路 ２４ 記憶回路
Claims (3)
- 【請求項１】 時間軸上でデジタルデータ化された映像
信号を１×ｍ画素（ＤＣＴブロック）単位で離散コサイ
ン変換（ＤＣＴ）し、その結果を可変長符号に変換する
符号化手段と、１可変長符号毎に１アドレスが割り当て
られ前記符号化手段によって得られた符号データを格納
する第１の記憶手段と、前記各ＤＣＴブロック毎に対応
して割り当てられる固定長の格納領域とその固定長の格
納領域に格納できない符号データを格納する可変長の格
納領域とから構成された第２の記憶手段と、前記第１の
記憶手段に格納された前記符号データを前記各ＤＣＴブ
ロックの符号データ毎に前記固定長の格納領域にまず格
納し前記固定長の格納領域に格納できない前記各ＤＣＴ
ブロックの残りの符号データを前記可変長の格納領域に
格納しまた前記固定長の格納領域から全ての前記ＤＣＴ
ブロックの符号データを出力した後前記可変長の格納領
域から符号データを出力するように前記第１及び第２の
記憶手段のアドレス及びデータを制御する制御手段とを
有したことを特徴とする記録装置。 - 【請求項２】 各ＤＣＴブロック毎の符号データに対応
して割り当てられる固定長の格納領域とその固定長の格
納領域に格納できない前記符号データを格納する可変長
の格納領域とから構成された第３の記憶手段と、１可変
長符号毎に１アドレスが割り当てられ前記ＤＣＴブロッ
ク毎に固定長の格納領域が定められた第４の記憶手段
と、前記各ＤＣＴブロック毎に前記第３の記憶手段の前
記固定長の格納領域に格納された符号データを前記第４
の記憶手段の前記各ＤＣＴブロックに対応する前記固定
長の格納領域に出力し、続いて前記可変長の格納領域か
ら前記第４の記憶手段の前記固定長の格納領域に出力す
るように前記第３及び第４の記憶手段のアドレス及びデ
ータを制御する制御手段とを有したことを特徴とする再
生装置。 - 【請求項３】 請求項１に記載の第１の記憶手段と請求
項２に記載の第４の記憶手段とを共用化するとともに、
請求項１に記載の第２の記憶手段と請求項２に記載の第
３の記憶手段とを共用化したことを特徴とする記録再生
装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3030563A JP2630085B2 (ja) | 1991-02-26 | 1991-02-26 | 記録装置と再生装置 |
| US07/840,755 US5329375A (en) | 1991-02-26 | 1992-02-24 | Information recording/reproducing apparatus |
| DE69225914T DE69225914T2 (de) | 1991-02-26 | 1992-02-25 | Vorrichtung zum Aufzeichnen/Wiedergeben eines Videosignals |
| EP92301582A EP0501755B1 (en) | 1991-02-26 | 1992-02-25 | Video signal recording/reproducing apparatus |
| KR1019920002983A KR960001482B1 (ko) | 1991-02-26 | 1992-02-26 | 정보기록장치 및 재생장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3030563A JP2630085B2 (ja) | 1991-02-26 | 1991-02-26 | 記録装置と再生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04271070A JPH04271070A (ja) | 1992-09-28 |
| JP2630085B2 true JP2630085B2 (ja) | 1997-07-16 |
Family
ID=12307288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3030563A Expired - Fee Related JP2630085B2 (ja) | 1991-02-26 | 1991-02-26 | 記録装置と再生装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5329375A (ja) |
| EP (1) | EP0501755B1 (ja) |
| JP (1) | JP2630085B2 (ja) |
| KR (1) | KR960001482B1 (ja) |
| DE (1) | DE69225914T2 (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2650472B2 (ja) * | 1990-07-30 | 1997-09-03 | 松下電器産業株式会社 | ディジタル信号記録装置およびディジタル信号記録方法 |
| JP3532221B2 (ja) * | 1991-11-05 | 2004-05-31 | ソニー株式会社 | 符号化方法 |
| JP3360844B2 (ja) * | 1992-02-04 | 2003-01-07 | ソニー株式会社 | ディジタル画像信号の伝送装置およびフレーム化方法 |
| JPH05344162A (ja) * | 1992-06-09 | 1993-12-24 | Canon Inc | データ伝送装置 |
| ATE179808T1 (de) * | 1992-10-19 | 1999-05-15 | Koninkl Philips Electronics Nv | Gerät zur speicherung eines datensignals in einem speicher und zur wiedergabe des datensignals aus diesem speicher |
| JPH06153151A (ja) * | 1992-10-31 | 1994-05-31 | Sony Corp | ディジタルビデオ信号記録装置 |
| US7035336B2 (en) * | 1992-12-22 | 2006-04-25 | Canon Kabushiki Kaisha | Coding/decoding apparatus in accordance with an order opposite to the inputting order |
| JP3320125B2 (ja) * | 1992-12-22 | 2002-09-03 | キヤノン株式会社 | 画像復号化装置 |
| KR100285109B1 (ko) * | 1993-04-27 | 2001-03-15 | 윤종용 | 디지탈 영상데이타 처리방법 |
| JPH06292130A (ja) * | 1993-03-30 | 1994-10-18 | Sony Corp | ディジタル信号記録再生方法及び装置 |
| JPH07115647A (ja) * | 1993-10-15 | 1995-05-02 | Canon Inc | 画像符号化装置 |
| JP2930089B2 (ja) * | 1994-03-17 | 1999-08-03 | 日本ビクター株式会社 | 圧縮映像情報記録方法及び圧縮映像情報記録装置 |
| US5576765A (en) * | 1994-03-17 | 1996-11-19 | International Business Machines, Corporation | Video decoder |
| JP3320199B2 (ja) * | 1994-05-25 | 2002-09-03 | キヤノン株式会社 | 画像再生装置 |
| DE69525203T2 (de) * | 1994-08-10 | 2002-09-19 | Matsushita Electric Ind Co Ltd | Aufzeichnungs- und Wiedergabegerät für kodierten Datenstrom |
| US5815634A (en) * | 1994-09-30 | 1998-09-29 | Cirrus Logic, Inc. | Stream synchronization method and apparatus for MPEG playback system |
| KR100186979B1 (ko) * | 1994-12-28 | 1999-05-01 | 김주용 | 영상데이터의 물체별 배경 정보 부호화 방법 및 장치 |
| US6449352B1 (en) * | 1995-06-20 | 2002-09-10 | Matsushita Electric Industrial Co., Ltd. | Packet generating method, data multiplexing method using the same, and apparatus for coding and decoding of the transmission data |
| EP0763943A3 (en) * | 1995-09-12 | 1999-07-14 | Matsushita Electric Industrial Co., Ltd. | Coding method and wavelet transform apparatus |
| JP3355888B2 (ja) * | 1995-09-19 | 2002-12-09 | 松下電器産業株式会社 | 画像符号化記録再生装置 |
| US5778191A (en) * | 1995-10-26 | 1998-07-07 | Motorola, Inc. | Method and device for error control of a macroblock-based video compression technique |
| JP3067628B2 (ja) * | 1996-01-19 | 2000-07-17 | 日本電気株式会社 | 画像符号化装置 |
| JP3168922B2 (ja) * | 1996-08-27 | 2001-05-21 | 日本ビクター株式会社 | デジタル画像情報の記録再生装置 |
| JP4455242B2 (ja) * | 2004-09-15 | 2010-04-21 | 株式会社東芝 | 復号化回路 |
| EP1795014B1 (en) * | 2004-09-20 | 2011-10-26 | Silicon Hive B.V. | Programmable data processor for a variable length encoder/decoder |
| KR100771625B1 (ko) * | 2006-04-20 | 2007-10-30 | 엘지전자 주식회사 | 디지털 방송 송/수신 시스템 및 방법 |
| KR100771631B1 (ko) * | 2006-05-23 | 2007-10-31 | 엘지전자 주식회사 | 방송 시스템 및 방송 시스템에서 데이터를 처리하는 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59200592A (ja) * | 1983-04-27 | 1984-11-13 | Fuji Photo Film Co Ltd | カラ−画像の適応形圧縮方式 |
| DE3702490A1 (de) * | 1987-01-28 | 1988-08-11 | Thomson Brandt Gmbh | Verfahren und vorrichtung zur digitalen nachrichtenuebertragung und/oder -aufzeichnung und -wiedergabe |
| EP0339589A3 (en) * | 1988-04-28 | 1992-01-02 | Sharp Kabushiki Kaisha | Orthogonal transform coding system for image data |
| JP2828997B2 (ja) * | 1988-07-22 | 1998-11-25 | 株式会社日立製作所 | 適応型変換符号化装置 |
| US4984076A (en) * | 1988-07-27 | 1991-01-08 | Kabushiki Kaisha Toshiba | Image compression coding system |
| JPH0810935B2 (ja) * | 1988-12-09 | 1996-01-31 | 富士写真フイルム株式会社 | 画像信号圧縮符号化装置および伸長再生装置 |
| US5073821A (en) * | 1989-01-30 | 1991-12-17 | Matsushita Electric Industrial Co., Ltd. | Orthogonal transform coding apparatus for reducing the amount of coded signals to be processed and transmitted |
| DE69031198T2 (de) * | 1989-06-09 | 1998-03-19 | Matsushita Electric Ind Co Ltd | Einrichtung zur orthogonalen Transformationskodierung |
-
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- 1991-02-26 JP JP3030563A patent/JP2630085B2/ja not_active Expired - Fee Related
-
1992
- 1992-02-24 US US07/840,755 patent/US5329375A/en not_active Expired - Lifetime
- 1992-02-25 EP EP92301582A patent/EP0501755B1/en not_active Expired - Lifetime
- 1992-02-25 DE DE69225914T patent/DE69225914T2/de not_active Expired - Fee Related
- 1992-02-26 KR KR1019920002983A patent/KR960001482B1/ko not_active IP Right Cessation
Also Published As
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| DE69225914T2 (de) | 1998-10-15 |
| DE69225914D1 (de) | 1998-07-23 |
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| EP0501755A2 (en) | 1992-09-02 |
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| KR960001482B1 (ko) | 1996-01-31 |
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