JP2003110461A - マッチドフィルタおよび相関検出方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＩＣに要求される周囲の回路との整合性
等を犠牲にすることなく、マッチドフィルタの低消費電
力化を効率的に達成すること。 【解決手段】 フリップフロップ（１０１ａ〜１０２
ｂ）をオーバーサンプリングの各位相に対応づけて設
け、また、一組の各位相毎にセレクタ（１０７，１０
８）を設ける。そして、相関検出の対象となるデータ
を、各位相毎に区分した形態とした後（データの配置変
換を行ったり、あるいは、一旦、蓄積して読み出しアド
レスを制御することで行う）、そのデータ（Ｄｉｎ）
を、フリップフロップ（１０１ａ〜１０２ｂ）に入力す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スペクトラム拡散
通信（ＣＤＭＡ通信）において、同期獲得に用いられる
マッチドフィルタに関する。

【０００２】

【従来の技術】ＣＤＭＡ通信では、送信側は、拡散符号
（ＰＮ符号）を用いて、情報レートよりも高速なチップ
レートで拡散変調を行い、その拡散信号を送信する。受
信側では、拡散符号のレプリカであるレプリカ符号（逆
拡散符号）を生成し、受信した信号の逆拡散を行う。

【０００３】ここで、レプリカ符号（逆拡散符号）のタ
イミングは、拡散符号のタイミングと正確に一致してい
る必要がある。正確なタイミングのレプリカ符号を生成
するためには、まず、拡散符号のタイミングを厳密に検
出する必要がある。この拡散符号のタイミング検出処理
は、チップレートの数倍（例えば、２倍）で、高速に行
う必要がある。

【０００４】このために、受信側では、オーバーサンプ
リングを行う。つまり、受信信号をＡ／Ｄ変換する際、
チップレートの数倍の高速なレートでオーバーサンプリ
ングし、１つのチップについて、複数のサンプリング結
果から相関値を演算する。これにより、タイミング検出
精度（時間分解能）を高めることができる。

【０００５】

【発明が解決しようとする課題】マッチドフィルタで
は、受信データを一時的に蓄積するためにシフトレジス
タを用いるが、オーバーサンプリングによりデータ数が
ｍ倍となると、これに合わせてシフトレジスタのタップ
数（段数）もｍ倍となり、シフトクロックの周波数もｍ
倍となる。

【０００６】シフトレジスタは、シフトクロックのタイ
ミングで、全タップのデータが一斉にシフトするため、
これに伴って信号線等の充放電が発生し、消費電力が増
大する。

【０００７】消費電力の増大は、携帯電話等の移動体通
信機器に厳しく求められる、低消費電力化の要請に反す
る。

【０００８】かといって、マッチドフィルタの低消費電
力化のみを目的として、特殊な構成に変更するようなこ
とがあると、かえって、既存のクロックの共用化や周辺
回路との整合がとれなくなり、集積回路化の妨げにな
る。

【０００９】本発明はこのような問題点を解決するため
になされたものであり、その目的は、ＩＣに要求される
周囲の回路との整合性等を犠牲にすることなく、マッチ
ドフィルタの低消費電力化を効率的に達成することにあ
る。

【００１０】

【課題を解決するための手段】本発明では、入力データ
を蓄積する手段として、シフトレジスタの代わりに、個
別にリード／ライトを制御できるメモリ（広い意味での
ＲＡＭ；一時記憶素子の集合体を含む）を使用する。こ
れにより、全データを一律にシフトする動作が不要とな
り、消費電力を削減できる。

【００１１】一方、拡散変調信号は、オーバーサンプリ
ングクロックに同期してシリアルに入力される点、ある
いは、周辺回路が、そのようなシリアルなデータ入力に
同期して動作する点からみて、上述のメモリだけを特殊
なタイミングで動作させることはできない。

【００１２】そこで、本発明の一つの態様では、一時記
憶素子をオーバーサンプリングの各位相に対応づけて設
け、また、一組の各位相毎にセレクタを設ける。そし
て、相関検出の対象となるデータを、各位相毎に区分し
た形態とした後（データの配置変換を行ったり、あるい
は、一旦、蓄積して読み出しアドレスを制御することで
行う）、そのデータを、一時記憶素子にパラレルに入力
する。

【００１３】そして、入力データの位相に対応した一時
記憶素子のみをアクティブとしてデータをロードし（そ
してホールドし）、各セレクタが、ホールドされたデー
タを選択して、相関演算を行う部分に供給する。

【００１４】このような構成であると、シフトレジスタ
と同様な動作タイミングで、各一時記憶素子のロードタ
イミングを発生させることができ、従来からの技術を踏
襲することができる。また、セレクタも、各位相に対応
して周期的に切換えることになるので、チップクロック
やオーバーサンプリングクロックをここでも有効に利用
できる。さらに、オーバーサンプリングの倍数を変更す
る場合でも、このような構成であると、その変更に対応
させて、使用する一時記憶素子の数やセレクタの入力数
を切換えるだけでよく、要求される仕様に柔軟に、簡単
に対応することができる。

【００１５】このようにして、ＩＣに要求される周囲の
回路との整合性等を犠牲にすることなく、マッチドフィ
ルタの低消費電力化を効率的に達成することができる。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら具体的に説明する。

【００１７】（実施の形態１）図１は、本発明の実施の
形態１にかかる２倍拡散（ｍ＝２：ｍはオーバーサンプ
リングの倍数）のマッチドフィルタの構成を示したもの
である。

【００１８】ｍ＝２であることから、これに対応させて
２つのフリップフロップ（ＦＦ：一時記憶素子）を基本
単位として、必要な段数（２の倍数）のフリップフロッ
プを配置する。

【００１９】図１では、説明の便宜上、４つのフリップ
フロップ（ＦＦ）１０１ａ，１０１ｂ，１０２ａ，１０
２ｂを設け、これらを並列に接続した形態を示してい
る。４つのフリップフロップ（ＦＦ）１０１ａ，１０１
ｂ，１０２ａ，１０２ｂは、個別にリード／ライトを行
える一種のＲＡＭ１０５を構成する要素である。

【００２０】ここで、参照符号の末尾に付されている
“ａ”，“ｂ”は、２倍のオーバーサンプリングによっ
て生じる２つの位相（これをＡ位相，Ｂ位相とする）
の、いずれの位相に対応しているかを示している。

【００２１】すなわち、各フリップフロップは、１個お
きに異なる位相に対応づけられて配置されている。

【００２２】一方、セレクタはｎ個用意され（図１で
は、参照符号１０７，１０８の２個のみ記載してい
る）、一つのセレクタは、隣接する２つのフリップフロ
ップ（一組のフリップフロップ）毎に配置され、各フリ
ップフロップからの出力を入力とし、いずれかを選択す
る。

【００２３】すなわち、一つのセレクタは、ａ端子，ｂ
端子の２つの入力端子を持つ。ここで、各端子の
“ａ”，“ｂ”は、２倍のオーバーサンプリングによっ
て生じる２つの位相（Ａ位相，Ｂ位相）の、いずれの位
相に対応しているかを示している。図１に示されるよう
に、セレクタ１０７，１０８はそれぞれ、スイッチＳＷ
１，ＳＷ２を内蔵している。

【００２４】各フリップフロップ１０１ａ〜１０２ｂ
は、クロック制御回路１０６から与えられる制御クロッ
クＣＬ０〜ＣＬ３により、ロードタイミングが個別に制
御される。

【００２５】また、各セレクタ１０７，１０８がいずれ
の入力を選択するかは、セレクタ制御回路１０９により
制御される。図１の回路では、セレクタ切換信号ＳＣが
出力される毎に、各セレクタに内蔵されるスイッチ（Ｓ
Ｗ１，ＳＷ２）が切り替わるようになっている。

【００２６】クロック制御回路１０６はおよびセレクタ
制御回路１０９は、オーバーサンプリングクロックＣＫ
を基本動作クロックとして動作し、また、セレクタ制御
回路１０９には、選択信号ＳＥＣが入力される。

【００２７】相関演算部６は、逆拡散符号（図１では、
Ｃ０，Ｃ１の２チップ分のみを示している）を乗算する
ための乗算器７，８と、累積加算器９とを有する。

【００２８】オーバーサンプリングされた拡散変調信号
（オーバーサンプリングデータ系列）は、オーバーサン
プリングクロックＣＫに同期して、入力端子Ｉ０を介し
て与えられる。図２の上側に示すように、オーバーサン
プリングデータは、１Ａ，１Ｂ、２Ａ，２Ｂ、３Ａ，３
Ｂ、４Ａ，４Ｂ、５Ａ，５Ｂ…というように、Ａ位相と
Ｂ位相が交互に現れる形態で入力される。ここで、例え
ば、“１Ａ”は、１サンプル目のＡ位相のデータである
ことを示し、“１Ｂ”は、１サンプル目のＢ位相のデー
タであることを示している。

【００２９】図１のマッチドフィルタでは、このような
入力データを、配置変換回路１００を通すことで、図２
の下側に示すような、各位相毎に区分されたデータ列
（Ｄｉｎ）を得て、この配置変換されたデータを、フリ
ップフロップ１０１ａ〜１０２ｂに供給する。

【００３０】配置変換後のデータは、図２の下側に示さ
れるように、１Ａ，２Ａ、１Ｂ，２Ｂというように、相
関演算処理の順番に適合するように、Ａ位相毎、Ｂ位相
毎に区分されている。

【００３１】このような各位相毎に区分されたデータ列
（Ｄｉｎ）を、図３に示すようなタイミングでフリップ
フロップ１０１ａ〜１０２ｂにロードし、セレクタ１０
７，１０８を切換えて、相関演算部６にデータを供給し
て、逆拡散および相関演算を行わせる。

【００３２】図３に示すように、各回路は、オーバーサ
ンプリングクロックＣＫのポジティブエッジに同期して
動作する。時刻ｔ１にセレクタ切換信号ＳＣが出力さ
れ、これにより、セレクタ１０７，１０８が内蔵するス
イッチＳＷ１，ＳＷ２は共に、ａ端子側に切換えられ
る。

【００３３】一方、時刻ｔ１において、制御クロックＣ
Ｌ２がアクティブとなり、フリップフロップ１０２ａ
に、２倍オーバーサンプリングされた拡散変調信号（Ｄ
ｉｎ）のデータ“１Ａ”（１サンプル目のＡ位相のデー
タ）がロードされ、次の、時刻ｔ２において、乗算器８
にて、１Ａ×Ｃ１の乗算が行われる。

【００３４】時刻ｔ２では、制御クロックＣＬ０がアク
ティブとなり、フリップフロップ１０１ａに、データ
“２Ａ”（２サンプル目のＡ位相のデータ）がロードさ
れ、次の、時刻ｔ３において、乗算器７にて２Ａ×Ｃ０
の乗算が行われると共に、加算器９にて、１Ａ×Ｃ１＋
２Ａ×Ｃ０の乗算が行われ、相関値（演算結果）が出力
される。

【００３５】時刻ｔ３では、セレクタ切換信号ＳＣが出
力され、セレクタ１０７，１０８が内蔵するスイッチＳ
Ｗ１，ＳＷ２は、ｂ端子側に切換えられる。

【００３６】同時に、時刻ｔ３において、制御クロック
ＣＬ３がアクティブとなり、フリップフロップ１０２ｂ
に、データ“１Ｂ”（１サンプル目のＢ位相のデータ）
がロードされる。時刻ｔ４には、データ“２Ｂ”（２サ
ンプル目のＢ位相のデータ）がロードされる。

【００３７】そして、時刻ｔ５に、加算器９から、演算
結果（１Ｂ×Ｃ１＋２Ｂ×Ｃ０）が出力される。

【００３８】以上の動作から明らかなように、各フリッ
プフロップを制御するクロックＣＬ０〜ＣＬ３は、本発
明を用いずに、シフトレジスタを用いる場合（図１１,
図１２）と同様に、オーバーサンプリングクロックに同
期して各フリップフロップ毎に切り替わるため、既存の
クロックをそのまま利用してタイミングを制御ができ、
周辺回路との整合性もよく、設計上有利である。

【００３９】なお、図１１に示される、シフトレジスタ
５を用いたマッチドフィルタは、オーバーサンプリング
クロックＣＬに同期して、データが１タップ毎に右にシ
フトしていく。その動作タイミングは、図１２に示す通
りである。

【００４０】同じく、本発明のセレクタについても、オ
ーバーサンプリングの各位相毎に規則的に切り替えれば
よく、この場合も、既存のクロックをそのまま利用し
て、簡単にタイミングを制御することができる。したが
って、データは、シフトレジスタを用いる場合と同様
に、オーバーサンプリングクロックに同期して、パイプ
ライン的に効率的に流れ、効率的な処理が維持される。
その一方、シフトレジスタによる一連のデータのシフト
が不要であるため、消費電力は格段に低減される。ま
た、図１の構成は、オーバーサンプリングの倍数や、サ
ーチ範囲に含まれるデータの総チップ数などに対応させ
て、構成を柔軟に変更・拡張することができ、回路設計
の柔軟性も高い。

【００４１】（実施の形態２）図４は本発明の実施の形
態２にかかるマッチドフィルタの構成を示す回路図であ
る。

【００４２】基本的な構成と動作は、実施の形態１と同
様である。ただし、図４のマッチドフィルタでは、フリ
ップフロップを、ロード／ホールド機能付きフリップフ
ロップとしている点、クロック制御のかわりにＦＦ制御
機能を有している点、および各々のフリップフロップの
クロックが共通である点で、図１のマッチドフィルタと
は異なる。

【００４３】本実施の形態のマッチドフィルタに備えら
れるレジスタ群２０５には、ロード／ホールド機能付き
フリップフロップ２０１〜２０４を備えている。各々の
フリップフロップ２０１〜２０４のクロックには、クロ
ック信号端ＣＬよりパラレルに入力され、ロード／ホー
ルドはＦＦ制御回路２０６より入力されるＦ０〜Ｆ３で
制御している（１でロード、０でホールド）。

【００４４】図４の回路は、図５のように動作する。こ
の動作は、図３に示したものと、ほぼ同様である。

【００４５】（実施の形態３）図６は、実施の形態３に
かかるマッチドフィルタの構成を示す図である。このマ
ッチドフィルタは、図１の回路構成（図４の回路構成で
あってもよい）をそのまま利用すると共に、オーバーサ
ンプリングデータ（データ配置変換を行わないデータ）
Ｄ０を、一旦、メモリ３０１に蓄積し、読み出し制御回
路３０２によりリードアクセスを制御し、フリップフロ
ップ１０１ａ〜１０２ｂに、サーチ範囲に属するデータ
の総チップ数分だけ、一つの位相のデータを連続的に供
給するものである。

【００４６】前掲の実施の形態における入力データは、
各位相のデータが交互に配置されているため、セレクタ
は、各位相毎に切換える必要があった。例えば、２倍の
オーバーサンプリングなら２クロック毎にセレクタを切
換える必要がある。この切換えに伴って生じる消費電力
も無視できないため、本実施の形態では、セレクタの切
り換え回数を極端に低下させ、消費電力のさらなる削減
を図る。

【００４７】図７（ａ），（ｂ），（ｃ）を用いて、図
６に示されるマッチドフィルタの特徴的な動作を説明す
る。

【００４８】図６のマッチドフィルタのサーチ範囲は、
図７（ｃ）に示すように、例えば、５１２チップ相当で
あるとする。図６のマッチドフィルタでは、まず、図７
（ａ）に示すように、セレクタ１０７，１０８のスイッ
チＳＷ１，ＳＷ２をａ端子側に切換える。

【００４９】そして、メモリ３０１から、５１２チップ
分のＡ位相データのみを連続的に出力させ、Ａ位相デー
タについて、全サーチ範囲における相関値を求める。

【００５０】次に、図７（ｂ）のように、スイッチＳＷ
１，ＳＷ２をｂ端子側に切換え、同じく、メモリ３０１
から、５１２チップ分のＢ位相データのみを連続的に出
力させ、Ｂ位相データについて、全サーチ範囲における
相関値を求める。

【００５１】この場合、セレクタ１０７，１０８の切換
えは、５１２チップに１回でよく、セレクタにおける消
費電力も、著しく低減される。この例では、全サーチ範
囲に相当するチップ数だけ、一つの位相のデータを連続
的に供給したが、これに限定されるものではない。

【００５２】すなわち、データを読み出すタイミング
や、一つの位相のデータを連続的に供給する際の時間幅
は、自由に調整することができる。このことは、通信性
能の向上につながる。

【００５３】図８に、図６のマッチドフィルタの動作タ
イミングを示す。メモリ３０１にスタート信号が入力さ
れると、時刻ｔ１から、供給されるオーバーサンプリン
グデータ（各位相のデータが交互に現れる配置となって
いる）Ｄ０の蓄積が開始される。そして、例えば、サー
チ幅分に相当するデータの蓄積が終了すると、時刻ｔ２
から、リードアドレス（ａｄｄ）を制御し、例えば、Ａ
位相のデータの読み出しを開始し、読み出したデータＤ
Ｘを連続的に、フリップフロップ１０１ａ〜１０２ｂに
供給する。

【００５４】以上、説明した本発明のマッチドフィルタ
の特徴的な動作をまとめると、図９のようになる。

【００５５】すなわち、まず、オーバーサンプリングの
倍数に対応した数の一時記憶素子を設け、各一時記憶素
子を、オーバーサンプリングの各位相に対応づけ、ま
た、オーバーサンプリングの各位相に対応する、隣接す
る複数の一時記憶素子の出力を一組とし、その一組の出
力毎にセレクタを設ける（ステップ４００）。

【００５６】次に、オーバーサンプリングデータ（受信
信号）を、各位相のデータ毎に区切るべくデータを並び
替える処理を行うか、あるいは、一旦、メモリに蓄積
し、リードアドレスを制御することにより、オーバーサ
ンプリングの各位相のデータ毎にデータを取り出して、
一時記憶素子に供給する（ステップ４０１）。メモリ蓄
積後に一つの位相のデータを供給するときは、サーチ範
囲の全区間に渡って、一つの位相のデータのみを連続的
に供給するのが望ましい。

【００５７】一方、供給されるデータの位相に対応する
ようにセレクタを切り替え、また、供給されるデータの
位相に対応する一時記憶素子におけるロードタイミング
をタイミング制御信号により制御し、データを適宜、ロ
ードする。そして、ロードされたデータを用いて、相関
検出演算を行う（ステップ４０２）。

【００５８】一つの位相のデータの処理が終わると、セ
レクタを次の位相に対応するように切り替えて、同様の
ロード動作および相関検出演算を繰り返す（ステップ４
０３）。

【００５９】（実施の形態４）本発明の実施の形態４で
は、前掲の実施形態のマッチドフィルタをＣＤＭＡ受信
装置に適用した例である。

【００６０】図１０は、本発明の実施の形態４にかかる
ＣＤＭＡ受信装置の構成を示す図である。

【００６１】実施の形態４のＣＤＭＡ受信装置は、受信
アンテナ９０１と、所定の周波数でフィルタリング及び
増幅する高周波信号処理部９０２と、アナログ信号をデ
ジタル信号に変換するＡＤ変換部９０３と、受信信号を
復調するデータ復調部９０４と、復号を行なうデータ復
号部９０５と、復号された信号を音声に換えるＣＯＤＥ
Ｃ部９０６と、通信を行うものと同期を獲得もしくは維
持を行なうマッチドフィルタ９０７と、逆拡散符号を発
生するコード発生部９０８と、クロック発生部９０９、
タイミングコントロール部９１０とを備えている。

【００６２】マッチドフィルタ９０７には、ＡＤ変換部
９０３から拡散変調されたデジタル信号からなる拡散変
調信号が与えられ、クロック発生部９０９から与えられ
るクロックＣＬ１が印加され、コード発生部９０８より
発生する逆拡散符号が入力される。タイミングコントロ
ール部９１０では、逆拡散を行なうタイミング等の制御
を行なう。マッチドフィルタ９０７では、コード発生部
９０８より与えられる逆拡散符号とＡＤ変換部９０３か
ら与えられる拡散変調信号との逆拡散演算が行なわれ、
同期獲得もしくは維持した結果として逆拡散演算結果が
データ復調部９０４に出力される。データ復調部９０４
では、マッチドフィルタ９０７より得られたタイミング
結果をもとにデータ復調し、データ復号部９０５にデー
タを与える。

【００６３】マッチドフィルタ９０７の構成は、例え
ば、実施の形態１と同じ構成を有しており、マッチドフ
ィルタの消費電力は大幅に低減されており、このこと
は、受信装置全体の低消費電力化に寄与する。

【００６４】本発明のマッチドフィルタは、ＣＤＭＡ方
式の移動体無線通信を行う基地局装置または移動体装置
の無線受信部に備えてもよいし、その他の通信端末の無
線受信部として使用してもよい。

【００６５】上述の実施の形態における説明では、２倍
オーバーサンプリングの場合について説明したが、これ
に限定されるものではない。

【００６６】

【発明の効果】以上説明したように本発明によれば、Ｉ
Ｃに要求される周囲の回路との整合性等を犠牲にするこ
となく、また、回路の柔軟性を保持しつつ、マッチドフ
ィルタの低消費電力化を効率的に達成することができ
る。

【図面の簡単な説明】

【図１】本発明の実施の形態１にかかるマッチドフィル
タの構成を示す回路図

【図２】２倍オーバーサンプリングされた拡散変調信号
（受信データ系列）の位相について説明するための図

【図３】図１に示したマッチドフィルタの動作を説明す
るためのタイミング図

【図４】本発明の実施の形態２におけるマッチドフィル
タの構成を示す回路図

【図５】図４のマッチドフィルタの動作を説明するため
のタイミング図

【図６】実施の形態３におけるマッチドフィルタの構成
を示す回路図

【図７】（ａ）図６のマッチドフィルタの特徴（Ａ位相
のデータの連続供給）を説明するための図 （ｂ）図６のマッチドフィルタの特徴（Ｂ位相のデータ
の連続供給）を説明するための図 （ｃ）図６のマッチドフィルタのサーチ範囲を示す図

【図８】図６のマッチドフィルタにおけるメモリアクセ
ス動作を説明するためのタイミング図

【図９】本発明のマッチドフィルタの特徴的な動作を示
すフロー図

【図１０】本発明のマッチドフィルタを搭載したＣＤＭ
Ａ受信装置の全体構成を示すブロック図

【図１１】従来のマッチドフィルタの構成を示す回路図

【図１２】図１１のマッチドフィルタの動作を説明する
ためのタイミング図

【符号の説明】

６ 相関演算部 ７，８ 乗算器 ９ 加算器 １００ 配置変換部 １０１ａ〜１０２ｂ フリップフロップ（一時記憶素
子） １０５ データ蓄積部（ＲＡＭ） １０６ クロック制御回路 １０７，１０８ セレクタ １０９ セレクタ制御回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ｍ倍（ｍは２以上の自然数）のオーバー
   サンプリングがなされた、ｍ個のオーバーサンプリング
   位相をもつ拡散変調信号について、マッチドフィルタを
   用いて相関検出を行う場合において、 マッチドフィルタの前段部分に、ｍ×ｎ（ｎは２以上の
   自然数）個の一時記憶素子およびｎ個のセレクタを設
   け、かつ、前記ｍ×ｎ個の一時記憶素子の各々を、前記
   ｍ個のオーバーサンプリング位相の各々に一定の周期で
   対応づけすると共に、前記セレクタを、ｍ個の一時記憶
   素子毎に配置しておき、 前記ｍ個のオーバーサンプリング位相をもつ拡散変調信
   号を、各位相毎のデータに区分けしつつ前記マッチドフ
   ィルタに入力し、その入力されるデータの位相に対応し
   た前記一時記憶素子、および前記ｎ個のセレクタを介し
   て所定の演算を行う部分に各位相のデータを供給し、こ
   れにより相関検出を行うことを特徴とする相関検出方
   法。
2. 【請求項２】 ｍ倍（ｍは２以上の自然数）のオーバー
   サンプリングがなされた拡散変調されたデータ系列につ
   いて相関検出を行うマッチドフィルタであって、 前記オーバーサンプリングの倍数“ｍ”に対応した数の
   一時記憶素子であって、各々の一時記憶素子のデータの
   ロードタイミングが個別に制御され、かつ各々の一時記
   憶素子が、オーバーサンプリングの各々の位相に対応づ
   けられている複数の一時記憶素子と、 前記複数の一時記憶素子の各々から出力される、一組の
   オーバーサンプリングの各位相のデータの中から一つを
   選択的に取り出すべく、前記一組の各位相のデータ毎に
   設けられている複数のセレクタと、 前記複数のセレクタの各々から出力されるデータについ
   て、逆拡散および所定の演算を行う相関演算部と、を有
   し、 前記複数のセレクタの全部は、前記複数の一時記憶素子
   にロードされるデータの位相に対応するように、ｍ個の
   データ毎に周期的に切り替えられることを特徴とするマ
   ッチドフィルタ。
3. 【請求項３】 ｍ倍（ｍは２以上の自然数）のオーバー
   サンプリングがなされた拡散変調されたデータ系列につ
   いて相関検出を行うマッチドフィルタであって、 前記データ系列を蓄積するメモリと、 前記オーバーサンプリングの倍数“ｍ”に対応した数の
   一時記憶素子であって、各々の一時記憶素子のデータの
   ロードタイミングが個別に制御され、かつ各々の一時記
   憶素子が、オーバーサンプリングの各々の位相に対応づ
   けられている複数の一時記憶素子と、 前記複数の一時記憶素子の各々から出力される、一組の
   オーバーサンプリングの各位相のデータの中から一つを
   選択的に取り出すべく、前記一組の各位相のデータ毎に
   設けられている複数のセレクタと、 前記複数のセレクタの各々から出力されるデータについ
   て、逆拡散および所定の演算を行う相関演算部と、を有
   し、 前記メモリから、所定の時間幅に渡る一つの位相のデー
   タを連続的に出力し、その一つの位相のデータを前記一
   時記憶素子およびセレクタを介して前記相関演算部に連
   続的に供給して相関演算処理を行わせると共に、前記一
   つの位相について所定の時間幅分のデータの供給が終わ
   ると、他の位相についての前記所定の時間幅分のデータ
   を連続的に出力し、前記他の位相のデータを前記一時記
   憶素子およびセレクタを介して前記相関演算部に連続的
   に供給して相関演算処理を行わせ、前記処理と同様の処
   理をオーバーサンプリングの全位相のデータについて行
   うことを特徴とするマッチドフィルタ。
4. 【請求項４】 請求項２または請求項３記載のマッチド
   フィルタを搭載したＣＤＭＡ受信機。