EP0667061A1 - Pll system - Google Patents

Pll system

Info

Publication number
EP0667061A1
EP0667061A1 EP94925338A EP94925338A EP0667061A1 EP 0667061 A1 EP0667061 A1 EP 0667061A1 EP 94925338 A EP94925338 A EP 94925338A EP 94925338 A EP94925338 A EP 94925338A EP 0667061 A1 EP0667061 A1 EP 0667061A1
Authority
EP
European Patent Office
Prior art keywords
frequency
pll
pll circuit
divider
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP94925338A
Other languages
German (de)
French (fr)
Inventor
Jens Hansen
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
HuC Elektronik GmbH
Original Assignee
HuC Elektronik GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by HuC Elektronik GmbH filed Critical HuC Elektronik GmbH
Publication of EP0667061A1 publication Critical patent/EP0667061A1/en
Withdrawn legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03J—TUNING RESONANT CIRCUITS; SELECTING RESONANT CIRCUITS
    • H03J5/00—Discontinuous tuning; Selecting predetermined frequencies; Selecting frequency bands with or without continuous tuning in one or more of the bands, e.g. push-button tuning, turret tuner
    • H03J5/02—Discontinuous tuning; Selecting predetermined frequencies; Selecting frequency bands with or without continuous tuning in one or more of the bands, e.g. push-button tuning, turret tuner with variable tuning element having a number of predetermined settings and adjustable to a desired one of these settings
    • H03J5/0245—Discontinuous tuning using an electrical variable impedance element, e.g. a voltage variable reactive diode, in which no corresponding analogue value either exists or is preset, i.e. the tuning information is only available in a digital form
    • H03J5/0272—Discontinuous tuning using an electrical variable impedance element, e.g. a voltage variable reactive diode, in which no corresponding analogue value either exists or is preset, i.e. the tuning information is only available in a digital form the digital values being used to preset a counter or a frequency divider in a phase locked loop, e.g. frequency synthesizer
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/22—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop
    • H03L7/23—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop with pulse counters or frequency dividers

Definitions

  • the invention relates to a PLL system of the type specified in the preamble of claim 1.
  • variable frequency for the mixer stage of the tuner changes the divider ratio of a PLL circuit whose fixed reference frequency is quartz-stabilized.
  • the frequency stabilized by a quartz is lower than the output frequency of the PLL circuit, which thus forms an integral multiple of the reference frequency.
  • the control loop contained in the PLL circuit oscillates, which in each case can last for a few milliseconds. During this time, it is not possible to specifically receive the signal from a particular transmitter.
  • the invention has for its object the possibility in a PLL system of the type mentioned to create, the frequency of which should be set to different transmission frequencies without a substantial time delay, in order to change, in particular, the set frequency of an FM receiver without the user noticing.
  • the invention includes, in particular, the knowledge that in two PLL circuits connected in series, the frequency divider effect is also cascaded, so that the first system acted upon by the quartz-stabilized reference frequency operates in a lower frequency range, while the second system operates at a higher frequency.
  • the higher-frequency system has a short settling time, while the lower-frequency system requires a longer settling time when the divider ratio changes, ie when the frequency changes. Since the higher-frequency system is connected downstream of the low-frequency one, short-term changes in the reception frequency can be made while maintaining the oscillation frequency of the low-frequency circuit and changing the divider frequency of the higher-frequency circuit without a noticeable disturbance in the program presentation (when changing to a transmitter with matching program information or switching back to the short-term one station received first).
  • the lower-frequency system stays steady, while the higher-frequency system always settles in again at short notice.
  • the division ratio of the second frequency divider to the essentially undelayed tuning to a frequency adjacent to the previously received frequency can be changed in particular by such an integer value that produces a frequency jump in the grid of the FM transmitter frequencies. In this way, a change between different predefined transmission frequencies can also take place in a predefined time grid (for example, scanning).
  • the division ratio of the frequency divider of the first PLL circuit is preferably greater than that of the frequency divider of the second PLL circuit, so that the transient range after a frequency change is kept relatively small and the transient process of the relevant PLL circuit is additionally accelerated. It is furthermore advantageous if the division ratio of the frequency divider of the first PLL circuit is essentially a thousand, preferably 1024 (as a corresponding power of two). In an advantageous application, the division ratio in the second PLL circuit is then essentially sixteen.
  • the control loop is not influenced by transition processes when the division ratio changes, but instead provides when the switch is closed again after completing the adjustment processes on the divider, it will be activated in a very short time.
  • two integration elements with different time constants are provided in at least one PLL circuit, the output signals of which can be alternately connected to the voltage-dependent oscillator by switching, control means being provided for the switch in such a way that To change the divider ratio of the frequency divider, the output of the integration element with the small time constant is first connected to the downstream voltage-dependent oscillator. First of all, a rapid settling of the control circuit in relation to the new frequency value is achieved.
  • the regulating voltage that arises (control voltage for the voltage-dependent oscillator) is still subject to disturbances (ripples).
  • the second integration element provided in parallel which was meanwhile still connected on the input side to the output of the phase comparison stage, has also almost reached its final state (corresponding to the steady state), this is - if necessary additionally - connected to the input terminal of the voltage-dependent oscillator, so that an operation free of interference amplitudes quickly sets in.
  • a switch between the output of the integration element and the voltage-dependent oscillator in at least one of the PLL circuits is provided for temporarily interrupting this connection and holding means for holding the input signal of the voltage-dependent oscillator during the change in the divider ratio of the frequency divider of the other PLL circuit and the subsequent transient process.
  • the voltage-controlled oscillator can be isolated from the rest of the circuit for the time of the frequency change, so that the transition and compensation processes associated with the change in the divider frequency of the frequency divider or the changeover of the reference frequency at the input of the PLL circuit do not interfere with the output signal.
  • the reference or control potential for the oscillator is obtained from the sample-and-hold circuit which is then in the "hold state". After the switchover has been completed, this circuit then returns to "sample mode" in order to be prepared for the next frequency change.
  • storage means can be provided for the control variable to be used in each case.
  • the control variable from a previous period of time at which the PLL system was set earlier to the frequency to be set after the frequency change will be recorded. In this way, the transient process will "self-learning" adapt to the current conditions.
  • Storage means are preferably digital storage or analog storage means for electrical voltages in the form of capacitances that take up variable charges.
  • selection means for the control variable in coordination with a selection variable for the control of a frequency divider of the associated PLL circuit are also favorable.
  • Another advantageous embodiment of the invention provides that the output signals of a plurality of first PLL circuits provided for different frequency values can alternatively be connected to the input of the second PLL circuit.
  • the two low-frequency (first) PLL circuits can alternately oscillate to the next frequency to be selected, while the other is active for controlling the second PLL.
  • FIG. 1 shows a block diagram of a first exemplary embodiment of the invention in use with an FM receiver
  • FIG. 2 shows a first time diagram for the exemplary embodiment according to FIG. 1
  • FIG. 3 shows a second time diagram for the same exemplary embodiment
  • FIG. 4 shows a block diagram of a further exemplary embodiment of the invention
  • FIG. 4a shows a detail of one of the exemplary embodiment according to FIG. 4,
  • FIG. 5 shows a first time diagram for the exemplary embodiment according to FIGS. 4 and 4a
  • Figure 6 shows a second timing diagram for the same exemplary embodiment
  • Figure 7 shows a third embodiment of the invention.
  • the PLL system shown in FIG. 1 is used to generate the mixing frequency for the mixing stage of the schematically illustrated FM receiver.
  • the FM receiver consists of a preliminary stage 1, to which the signal from an antenna 2 is fed.
  • the output signal of the preamplifier reaches a mixer 3, the output signal of which forms the intermediate frequency which is processed in the subsequent IF section 4.
  • the output signal of the IF part 4 is in turn fed to a demodulator 5, the de-odulator output signal being amplified in an NF stage 6 and presented to the user.
  • the difference frequency between the signal to be received and the IF frequency is fed to the mixer 3 as the mixing frequency, so that the mixing frequency M f determines the reception frequency.
  • the mixed frequency In order to ensure stable reception conditions, the mixed frequency must have a high stability, otherwise interference and reception distortion would result.
  • the PLL system which is described below, is used for this purpose.
  • the circuit shown here has two stages and consists of a first PLL circuit 7 and a second PLL circuit 8.
  • the two PLL circuits 7 and 8 are connected in series, the PLL circuit Circuit 7 operates in a lower frequency range and the PLL circuit 8 receives the output signal of the PLL circuit 7 at the input and generates the mixed frequency Mf as the output signal.
  • the reference frequency for the first PLL circuit 7 is approximately 6 kHz.
  • the reference frequency f re f is generated by a - not shown - quartz-stabilized oscillator, the higher-lying oscillation frequency of which is divided accordingly.
  • the reference frequency forms the input frequency for a phase comparison stage 71, at the second input of which the output signal of the first PLL circuit 7, which is divided down via a frequency divider 72, is compared with the reference frequency.
  • the output signal of the Pahsen comparator 71 is fed to an integration stage, which consists of a resistor R ⁇ and a capacitor C j .
  • the output signal of the integration stage is supplied as a voltage value to a VCO 73, which oscillates at a frequency that is around the factor n of the span voltage dividing circuit 72 is increased compared to the reference frequency.
  • the factor n is adjustable and determines the tuning frequency of the receiver.
  • the first PLL circuit 71 can be constructed from relatively inexpensive components for a frequency range of the output frequency around 6 MHz, the (changeable) frequency divider 72 in particular not forming a high-speed component needs.
  • the settling time of the PLL circuit 7 in the event of a frequency change by changing the reduction ratio of the frequency divider 72 is approximately 6 ms, so that no frequency change would be audible to the user. This behavior corresponds to that of known FM receivers.
  • the PLL circuit 7 is followed by a further PLL circuit 8, which operates in a higher frequency range.
  • the input frequency of approx. 6 MHz is increased by a fixed factor 16, so that the output frequency corresponds to approx. 100 MHz and is therefore in the VHF radio range, taking the IF frequency into account.
  • the function of a phase comparator 81 of the frequency divider 82 and of the voltage-dependent oscillator 83 corresponds to that of the corresponding components in the PLL circuit 7, the design only having to take into account the higher frequency range.
  • the frequency divider 82 is fixed and can therefore be obtained inexpensively despite the mode of operation in a higher frequency range.
  • the divider ratio is - as mentioned - fixed 16.
  • phase comparator 81 is followed by an integration element with respect to the voltage-dependent oscillator 83, which consists of the resistor R 3 on the capacitor C 3 .
  • a sample and hold circuit 84 which is controlled by a control signal S and a changeover switch 85, which is activated by a control signal S 2 , are switched into the signal path upstream of the voltage-dependent oscillator.
  • the two PLL circuits 7 and 8 could also be used in the cascaded embodiment in the receivers for tuning purposes without further customary use.
  • the settling time would always be noticeable, as is shown in FIG. 2 for a change in frequency from the frequency f ⁇ ⁇ to the frequency f for the PLL circuit 1 with 6 ms.
  • control signals required for this which are also shown in FIGS. 2 and 3, are emitted by a control module 9, which is indicated schematically in FIG.
  • the control signal S ⁇ _ (between times t and t) is activated for the time of the transient process of the first PLL circuit 8, as a result of which the sample and Hold circuit 84 responds and holds the current charging voltage of the capacitor C 3 of the corresponding timing element.
  • the transient response of the first PLL system 7 is not noticeable to the voltage-dependent oscillator 83, so that the mixing frequency Mf and thus the reception frequency is kept constant.
  • the remaining overshoot process can be reduced even further by additional circuit measures, as will now be described. This is to be done with reference to FIG. 3, where the frequency transition from the frequencies f 21 to f 2 of the second PLL system 8 is shown enlarged in time. Since the changeover switch S 2 in FIG. 1 is activated for a short period of time up to the time t 3 during the transient process of the second PLL system, that is to say after the time t according to FIG. 2, the input of the voltage-dependent oscillator 83 is switched over from the integration element R 3 / C 3 to a further integration element R 2 / C 2 , which is also connected on the input side to the output of the phase comparison circuit 81.
  • the above-mentioned circuit can effectively shorten the settling time of a PLL system, so that switching between PLL elements connected in parallel, which each have high-quality modules to cover the entire frequency range, must have rich, can be dispensed with.
  • switching between PLL elements connected in parallel, which each have high-quality modules to cover the entire frequency range, must have rich, can be dispensed with.
  • only a quartz-stabilized oscillator is required.
  • the frequency divider 82 in the second PLL circuit can also be changed in its divider ratio, so that the settling processes can generally be shortened without a sample-and-hold circuit 84.
  • the application of such a measure depends on the frequency ranges in which the output frequency of the PLL circuit is to be changed.
  • a device for the short-term detection of signal trains which are emitted by transmitters whose program is not currently being presented to the user, so that, for example, the reception quality of further transmitters as possible alternate transmitters during the current program can be monitored.
  • the time control device 9 For a jump back and forth to a transmitter of a different frequency, the time control device 9 must be activated for each frequency change, while at the time shown t ⁇ is set to a division ratio n which corresponds to the new frequency. The return occurs to the original frequency value.
  • a 100 kHz grid can be generated in a simple manner.
  • the steps 998 to 1002 of the first frequency divider multiplying these steps with 6.25 kHz and 16 results in the output frequencies 99.8 99.9 100.0 100.1 100.2 MHz.
  • a corresponding result is evidently always obtained when the product of the stabilized input frequency with the division ratio of the second PLL circuit is equal to the raster frequency, namely 100 kHz.
  • a corresponding result can now also be achieved if, when the jump distance of the first frequency divider is graded according to any integer, the product of the input frequency and division ratio of the second PLL circuit is divided by this jump distance.
  • FIG. 4 The block diagram of a further exemplary embodiment of the invention shown in FIG. 4 shows how the settling process of a PLL during the transition from one frequency to the next can be accelerated by specifying a fixed or previously determined offset voltage.
  • the stored offset voltage is added to the output voltage of the phase comparison stage and can preferably have been determined or updated during an earlier tuning process.
  • a variant of the first PLL circuit of the previous embodiment is shown. However, it can also be used as a second PLL in accordance with the respective frequency relationships.
  • the measures reproduced in this exemplary embodiment can, however, also be applied to a single-stage PLL circuit for any type of application where a fast frequency change of the PLL circuit with a short settling time is important.
  • the reference frequency f re f is fed to a phase comparator 101, the output signal of which is fed to a subsequent amplifier 104 via a low-pass filter formed from a series resistor 102 and a transverse capacitance 103, which amplifier is used to improve the signal-to-noise ratio - related to the subsequent sample-and-hold circuit 105 - provides.
  • the sample-and-hold circuit is activated briefly in time coordination with a frequency change for the period of the switching operations of the frequency dividers to be carried out (and described below) in order to avoid undefined transition processes.
  • the output signal of the downstream impedance converter 106 reaches a summing stage 107, the output signal of which in turn forms the input signal for the subsequent voltage-controlled oscillator 108.
  • the voltage controlled oscillator 107 in turn provides the desired phase controlled output frequency. For this purpose, this is fed as usual to the second input of the phase comparator 101 via a frequency divider 109.
  • a control circuit 110 which, on the one hand, emits different control signals n in succession to the frequency divider stage 109, which cause the frequency dividers to reduce the input frequency by a factor of n in each case.
  • a Timer III activates the sap-and-hold circuit 105 so that the subsequent possible detuning of the phase comparator 101 initially does not affect the VCO circuit.
  • the timer circuit is designed in such a way that the compensation processes occurring during frequency switching are kept away from the VCO.
  • the switchover process to a new frequency transmits an offset signal from a memory 116, which corresponds to the optimal - or a corresponding approximately optimal - value associated with this frequency.
  • the divider value n is transmitted to the memory 116 by the control circuit 110, which divider value n (for the sake of simplicity) forms an address in order to read out the associated offset value stored at the relevant address from the memory 116.
  • the read-out signal is emitted by the timing element 111 via a corresponding input of the memory.
  • the PLL-SW system swings to the new frequency in a very short time without overshoots of the output frequency occurring.
  • the reading out of the memory 116 is not activated, it is addressed via the inverter 115 by the output signal of the (also not activated) timer 112 for reading in, likewise at the memory location which is assigned to the current value of the divider ratio n.
  • the transition to the new frequency is carried out via an analog-digital converter 114 a digital data value corresponding to the current control voltage of the VCO 118 is written into the memory 116 and continuously updated, so that the next current frequency and memory location change the last current offset value remains in the addressed memory location and is available as an initial offset, when this frequency is selected again.
  • FIG. 4a shows a variant of a detail of the exemplary embodiment according to FIG. 4, a block being shown in broken lines between the sample-and-hold circuit 105 and the VCO circuit 108, which block practically summarizes the components 106 , 107 and 113 of Figure 4.
  • This block contains a controllable voltage divider, which optionally adds various current components of a positive bias voltage + U to the input signal supplied via the resistor R j or derives corresponding current components to ground, so that - with a corresponding (for example binary in two powers) gradation of the resistance values R 1; L j - ⁇ s
  • R 311 zw * R i2 ⁇ is R 32 - a variety of different (initial) offset values can be selected.
  • the respective resistance is activated by the respectively assigned switches S 1 to S 32 controlled by the control circuit 110 again in association with the selected division ratio of the frequency divider 109.
  • two first PLL circuits of low frequency 201 and 202 are provided, which are alternatively used to guide the downstream second PLL circuit.
  • Their internal frequency divider factors are set in time before the changeover (still in "idle mode") by the control circuit 203 to the value required for the output frequency required later.
  • the divisor value of the still activated PLL remains unchanged.
  • the switchover takes place by means of the switch 206 after the PLL that has settled to the value of the following guide frequency has stabilized, so that the subsequent (high-frequency) PLL can settle immediately and in a very short time with a fixed division ratio.
  • the PLLs 201 and 202 are operated with input frequencies increased by factors NL and N 2 , respectively, which are reduced by the frequency dividers 204 and 205 connected downstream by the PLLs by a corresponding frequency reduction be compensated. That way you can cheaper PLL circuits operating at higher frequencies are used, which also show (in absolute terms) faster transient response. This measure can also be used for the corresponding exemplary embodiments described above.
  • the downstream second PLL circuit works with the usual assemblies: phase comparison circuit 207, low-pass filter 208, 209, VCO 210 and frequency divider 211 of 1:16 at an input frequency of approximately 6 MHz and an output frequency of approximately 100 MHz. This is fed to mixer stage 212 of an FM receiver.
  • the circuit shown enables rapid frequency changes which make it possible to query certain reception criteria of other transmitters, while the signal of the station currently being received is not audibly impaired by the user, since the necessary transient processes of the receive PLL circuit are essential are shortened. In this way, the switchover to a possible alternative transmitter can be prepared in good time in the event of a serious reception disturbance of the currently received transmitter and the switchover can be initiated immediately.
  • the embodiment of the invention is not limited to the preferred exemplary embodiment specified above. Rather, a number of variants are conceivable which make use of the solution shown, even in the case of fundamentally different types.

Abstract

The invention concerns a phase-locked loop (PLL) system, in particular a PLL system for the generation of the combination frequency for the frequency-conversion stage of an FM receiver. Series-connected to a first PLL circuit with a reference or output signal with a first, low, frequency is a second PLL circuit with a reference or output signal with a second, higher, frequency, the output signal of the first PLL circuit being fed as input to the second PLL circuit. The ratio of the output signal of the first PLL circuit to its reference signal is determined by a first frequency divider which produces, from this output signal, a signal for the phase-comparison switching of the first PLL circuit, whose frequency is decreased by an amount corresponding to the ratio determined by the first frequency divider. The ratio of the output signal of the second PLL circuit to its reference signal is determined by a second frequency divider which produces, from this output signal, a signal for the phase-comparison switching of the second PLL circuit, whose frequency is decreased by an amount corresponding to the ratio determined by the second frequency divider.

Description

PLL-System PLL system
B e s c h r e i b u n gDescription
Die Erfindung betrifft ein PLL-System der im Oberbegriff des Anspruchs 1 angegebenen Art.The invention relates to a PLL system of the type specified in the preamble of claim 1.
Bei hochwertigen FM-Empfängern wird zur stabilen Erzeugung einer zur Abstimmung auf unterschiedliche Sendefreguenzen variablen Frequenz für die Mischstufe des Tuners das Tei¬ lerverhältnis einer PLL-Schaltung verändert, deren feste Bezugsfrequenz quarzstabilisiert ist. Dabei ist die durch einen Quarz stabilisierte Frequenz niedriger als die Aus- gangsfrequenz der PLL-Schaltung, welche somit jeweils ein ganzzahliges Vielfaches der Bezugsfrequenz bildet.With high-quality FM receivers, a stable one is used to tune to different transmission frequencies variable frequency for the mixer stage of the tuner changes the divider ratio of a PLL circuit whose fixed reference frequency is quartz-stabilized. The frequency stabilized by a quartz is lower than the output frequency of the PLL circuit, which thus forms an integral multiple of the reference frequency.
Bei Änderung der Abstimmfrequenz erfolgt jeweils ein Ein¬ schwingen des in der PLL-Schaltung enthaltenen Regel- kreises, das jeweils für einige Millisekunden andauern kann. In dieser Zeit ist kein gezielter Empfang des Si¬ gnals eines bestimmten Senders möglich.When the tuning frequency changes, the control loop contained in the PLL circuit oscillates, which in each case can last for a few milliseconds. During this time, it is not possible to specifically receive the signal from a particular transmitter.
Um schnell zwischen zwei Abstimmfrequenzen hin- und her- schalten zu können, ist es bekannt, zwei unterschiedliche PLL-Schaltungen abwechselnd zur Erzeugung der Mischfre¬ quenz heranzuziehen, wobei ein umschalten auf das die neue Mischfrequenz bereitstellendes PLL-System erst dann er¬ folgt, wenn dieses eingeschwungen ist.In order to be able to quickly switch back and forth between two tuning frequencies, it is known to use two different PLL circuits alternately to generate the mixing frequency, with a switch to the PLL system providing the new mixing frequency only taking place then. when it has settled.
Nachteilig ist dabei, daß beide Systeme für die Erzeugung entsprechend hoher Frequenzen ausgelegt sein müssen und daher Bauelemente enthalten, welche bei der Beschaffung kostenaufwendig sind. Dazu kommt, daß wegen des relativ großen Teilerverhältnisses der einstufigen PLL-Schaltungen deren Einschwingdauer jeweils verhältnismäßig groß ist, so daß ein schnell wechselndes Umschalten auf mehrere Em¬ pfangsfrequenzen ebenfalls nicht erfolgen kann.The disadvantage here is that both systems must be designed for the generation of correspondingly high frequencies and therefore contain components that are costly to procure. In addition, because of the relatively large divider ratio of the single-stage PLL circuits, their settling time is relatively long, so that a rapidly changing switchover to several reception frequencies cannot take place either.
Der Erfindung liegt die Aufgabe zugrunde, bei einem PLL- System der eingangs genannten Gattung die Möglichkeit zu schaffen, dessen Frequenz ohne wesentliche Zeitver¬ zögerung auf unterschiedliche Sendefrequenzen einzustel¬ len, um somit insbesondere die eingestellte Frequenz eines FM-Empfängers zu wechseln, ohne daß dies vom Benutzer be- merkt wird.The invention has for its object the possibility in a PLL system of the type mentioned to create, the frequency of which should be set to different transmission frequencies without a substantial time delay, in order to change, in particular, the set frequency of an FM receiver without the user noticing.
Diese Aufgabe wird mit den kennzeichnenden Merkmalen des Anspruchs 1 gelöst.This object is achieved with the characterizing features of claim 1.
Die Erfindung schließt insbesondere die Erkenntnis ein, daß bei zwei in Serie geschalteten PLL-Schaltungen auch die Frequenzteilerwirkung kaskadiert ist, so daß das erste von der quarzstabilisierten Referenzfrequenz beaufschlagte System in einem niedriger frequenten Bereich arbeitet, während das zweite System höherfrequent arbeitet. Das höherfrequente System verfügt über eine kleine Einschwing¬ zeit, während das niedrigerfrequente System bei einem Wechsel des Teilerverhältnisses, d.h. einem Frequenz¬ wechsel eine größere Einschwingzeit benötigt. Da das höherfrequente System dem niederfrequenten nachgeschaltet ist, lassen sich kurzfristige Änderungen der Empfangs¬ frequenz unter Beibehaltung der Schwingfrequenz der niederfrequenten Schaltung und Änderung der Teilerfrequenz der höherfrequenten Schaltung ohne merkbare Störung der Programmdarbietung (bei Wechsel auf einen Sender mit übereinstimmender Programminformation oder kurzfristigem Rückschalten auf den zuerst empfangenen Sender) erzeugen. Das niedrigerfrequente System bleibt dabei eingeschwungen, während das höherfrequente System stets kurzfristig wieder einschwingt. Das Teilerverhältnis des zweiten Frequenzteilers zur im wesentlichen unverzögerten Abstimmung auf eine der zuvor empfangenen Frequenz benachbarte Frequenz ist insbesondere um einen solchen ganzzahligen Wert veränderbar, der einen Frequenzsprung in Raster der FM-Sender-Frequenzen erzeugt. Auf diese Weise kann ein Wechsel zwischen verschiedenen vorgegebenen Sendefrequenzen auch in einem vorgegebenen Zeitraster (beispielsweise scannend) erfolgen.The invention includes, in particular, the knowledge that in two PLL circuits connected in series, the frequency divider effect is also cascaded, so that the first system acted upon by the quartz-stabilized reference frequency operates in a lower frequency range, while the second system operates at a higher frequency. The higher-frequency system has a short settling time, while the lower-frequency system requires a longer settling time when the divider ratio changes, ie when the frequency changes. Since the higher-frequency system is connected downstream of the low-frequency one, short-term changes in the reception frequency can be made while maintaining the oscillation frequency of the low-frequency circuit and changing the divider frequency of the higher-frequency circuit without a noticeable disturbance in the program presentation (when changing to a transmitter with matching program information or switching back to the short-term one station received first). The lower-frequency system stays steady, while the higher-frequency system always settles in again at short notice. The division ratio of the second frequency divider to the essentially undelayed tuning to a frequency adjacent to the previously received frequency can be changed in particular by such an integer value that produces a frequency jump in the grid of the FM transmitter frequencies. In this way, a change between different predefined transmission frequencies can also take place in a predefined time grid (for example, scanning).
Vorzugsweise ist das Teilerverhältnis des Frequenzteilers der ersten PLL-Schaltung größer als die des Frequenz¬ teilers der zweiten PLL-Schaltung, so daß der Einschwing¬ bereich nach einem Frequenzwechsel relativ klein gehalten und der Einschwingvorgang der betreffenden PLL-Schaltung zusätzlich beschleunigt ist. Dabei ist es weiterhin günstig, wenn das Teilerverhältnis des Frequenzteilers der ersten PLL-Schaltung im wesentlichen tausend, vorzugsweise 1024 (als ensprechende Zweier-Potenz), beträgt. Bei einer vorteilhaften Anwendung beträgt dann das Teilerverhältnis bei der zweiten PLL-Schaltung im wesentlichen sechzehn.The division ratio of the frequency divider of the first PLL circuit is preferably greater than that of the frequency divider of the second PLL circuit, so that the transient range after a frequency change is kept relatively small and the transient process of the relevant PLL circuit is additionally accelerated. It is furthermore advantageous if the division ratio of the frequency divider of the first PLL circuit is essentially a thousand, preferably 1024 (as a corresponding power of two). In an advantageous application, the division ratio in the second PLL circuit is then essentially sixteen.
Wenn zwischen dem Ausgang des Integrationsglieds und dem spannungsabhängigem Oszillator in mindestens einer der PLL-Schaltungen ein Schalter zum zeitweisen Unterbrechen dieser Verbindung bei Änderung des Teilerverhältnisses des Frequenzteilers vorgesehen ist, so wird der Regelkreis durch Übergangsvorgänge beim Wechseln des Teilerverhält¬ nisses nicht beeinflußt, sondern stellt sich, wenn der Schalter nach Abschluß der Einstellvorgänge am Teiler wieder geschlossen wird, in kürzester Zeit ein. Bei einer anderen vorteilhaften Weiterbildung der Erfin¬ dung sind in mindestens einer PLL-Schaltung zwei Integra¬ tionsglieder mit unterschiedlichen Zeitkonstanten vorge¬ sehen, deren Ausgangssignale durch Umschaltung abwechselnd mit dem spannungsabhängigen Oszillator verbindbar sind, wobei Steuermittel für den Schalter derart vorgesehen sind, daß nach Änderung des Teilerverhältnisses des Fre¬ quenzteilers zunächst der Ausgang des Integrationsglieds mit der kleinen Zeitkonstante mit dem nachgeschalteten spannungsabhängigen Oszillator verbunden wird. Damit wird zunächst ein schnelles Einschwingen der Regelschaltung in Bezug auf den neuen Frequenzwert erreicht.If a switch is provided between the output of the integration element and the voltage-dependent oscillator in at least one of the PLL circuits in order to temporarily interrupt this connection when the division ratio of the frequency divider changes, the control loop is not influenced by transition processes when the division ratio changes, but instead provides when the switch is closed again after completing the adjustment processes on the divider, it will be activated in a very short time. In another advantageous development of the invention, two integration elements with different time constants are provided in at least one PLL circuit, the output signals of which can be alternately connected to the voltage-dependent oscillator by switching, control means being provided for the switch in such a way that To change the divider ratio of the frequency divider, the output of the integration element with the small time constant is first connected to the downstream voltage-dependent oscillator. First of all, a rapid settling of the control circuit in relation to the new frequency value is achieved.
Wegen der zunächst wirksamen kleinen Zeitkonstanten ist die sich einstellende Regelspannung (Steuerspannung für den spannungsabhängigen Oszillator) aber noch mit Stö¬ rungen (ripples) behaftet. Nachdem auch das parallel vorgesehene zweite Integrationsglied, welches inzwischen eingangsseitig weiterhin mit dem Ausgang der Phasen- vergleichsstufe verbunden war, ebenfalls nahezu seinen (dem eingeschwungenen Zustand entsprechenden) Endzustand erreicht hat, wird dieses - gegebenenfalls zusätzlich -mit dem Eingangsanschluß des spannungsabhängigen Oszillators verbunden, so daß sich schnell ein von Störamplituden freier Betrieb einstellt.Because of the initially effective small time constants, the regulating voltage that arises (control voltage for the voltage-dependent oscillator) is still subject to disturbances (ripples). After the second integration element provided in parallel, which was meanwhile still connected on the input side to the output of the phase comparison stage, has also almost reached its final state (corresponding to the steady state), this is - if necessary additionally - connected to the input terminal of the voltage-dependent oscillator, so that an operation free of interference amplitudes quickly sets in.
Bei einer - auch für sich allein günstig verwendbaren er¬ finderischen Lösung - sind zwischen dem Ausgang des Inte¬ grationsglieds und dem spannungsabhängigen Oszillator in mindestens einer der PLL-Schaltungen ein Schalter zum zeitweisen Unterbrechen dieser Verbindung sowie Halte- mittel zum Festhalten des Eingangssignals des spannungsab¬ hängigen Oszillators während der Änderung des Teilerver¬ hältnisses des Frequenzteilers der anderen PLL-Schaltung und des anschließenden Einschwingvorgangs vorgesehen. Auf diese Weise kann der spannungsgesteuerte Oszillator für die Zeit des Frequenzwechsels von der übrigen Schal¬ tung isoliert werden, so daß sich die mit dem Wechsel der Teilerfrequenz des Frequenzteilers oder der Umschaltung der Referenzfrequenz am Eingang der PLL-Schaltung ver- bundenen Übergangs- und AusgleichsVorgänge nicht störend auf das Ausgangssignal auswirken. Zwischenzeitlich wird das Referenz- oder Steuerpotential für den Oszillator von der dann im "Hold-Zustand" befindlichen Sample-And-Hold- Schaltung bezogen. Nach vollzogender Umschaltung gelangt diese Schaltung dann wieder in den "Sample-Bet ieb", um für den nächsten Frequenzwechsel vorbereitet zu sein.In an inventive solution which can also be used on its own, a switch between the output of the integration element and the voltage-dependent oscillator in at least one of the PLL circuits is provided for temporarily interrupting this connection and holding means for holding the input signal of the voltage-dependent oscillator during the change in the divider ratio of the frequency divider of the other PLL circuit and the subsequent transient process. In this way, the voltage-controlled oscillator can be isolated from the rest of the circuit for the time of the frequency change, so that the transition and compensation processes associated with the change in the divider frequency of the frequency divider or the changeover of the reference frequency at the input of the PLL circuit do not interfere with the output signal. In the meantime, the reference or control potential for the oscillator is obtained from the sample-and-hold circuit which is then in the "hold state". After the switchover has been completed, this circuit then returns to "sample mode" in order to be prepared for the next frequency change.
Besonders günstig ist auch eine Ausführung des erfindungs¬ gemäßen PLL-Systems, bei dem spannungsabhängigen Oszilla- tor nach einem Wechsel der Ausgangsfrequenz des PLL- Systems eine die der beim Frequenzwechsel einzustellenden Frequenz zugeordnete Offsetspannung repräsentierende Steu¬ ergröße zugeführt wird, um ein schnelles Einschwingen auf den neuen Frequenzwert zu ermöglichen. Hierbei können ins- besondere Speichermittel für die jeweils zu benutzende Steuergröße vorgesehen sein. Insbesondere wird dabei die Steuergröße aus einem vorangehenden Zeitraum festzuhalten, zu dem das PLL-System bereits früher auf die nach dem Fre¬ quenzwechsel einzustellende Frequenz eingestellt war. Auf diese Weise wird der Einschwingvorgang sich "selbst¬ lernend" jeweils den aktuellen Bedingungen anpassen. Als Speichermittel kommen bevorzugt digitale Speicher oder analoge Speichermittel für elektrische Spannungen in Form von variable Ladungen aufnehmenden Kapazitäten in Be¬ tracht. Zur vereinfachten Ansteuerung sind ferner Auswahl- mittel für die Steuergröße in Koordination zu einer Aus¬ wahlgröße für die Snsteuerung eines Frequenzteilers der zugehörigen PLL-Schaltung günstig.An embodiment of the PLL system according to the invention in which the voltage-dependent oscillator, after a change in the output frequency of the PLL system, is supplied with a control variable which represents the offset voltage assigned to the frequency to be set when the frequency changes, is supplied in a particularly favorable manner in order to quickly settle to enable the new frequency value. In particular, storage means can be provided for the control variable to be used in each case. In particular, the control variable from a previous period of time at which the PLL system was set earlier to the frequency to be set after the frequency change will be recorded. In this way, the transient process will "self-learning" adapt to the current conditions. As Storage means are preferably digital storage or analog storage means for electrical voltages in the form of capacitances that take up variable charges. For simplified control, selection means for the control variable in coordination with a selection variable for the control of a frequency divider of the associated PLL circuit are also favorable.
Weiterhin ist bei einer anderen vorteilhaften Ausführung der Erfindung vorgesehen, daß die Ausgangssignale mehrerer für unterschiedliche Frequenzwerte vorgesehener erster PLL-Schaltungen alternativ mit dem Eingang der zweiten PLL-Schaltung verbindbar sind. Auf diese Weise können die beiden niederfrequenten (ersten) PLL-Schaltungen abwech- selnd jeweils auf die nächste auszuwählende Frequenz ein¬ schwingen, während sich die andere aktiv zur Ansteuerung der zweiten PLL ist.Furthermore, another advantageous embodiment of the invention provides that the output signals of a plurality of first PLL circuits provided for different frequency values can alternatively be connected to the input of the second PLL circuit. In this way, the two low-frequency (first) PLL circuits can alternately oscillate to the next frequency to be selected, while the other is active for controlling the second PLL.
Andere vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet bzw. werden nachstehend zusammen mit der Beschreibung der bevorzugten Ausführung der Erfindung anhand der Figuren näher dargestellt. Es zeigen:Other advantageous developments of the invention are characterized in the subclaims or are shown below together with the description of the preferred embodiment of the invention with reference to the figures. Show it:
Figur 1 ein Blockschaltbild eines ersten Ausführungsbei- spiels der Erfindung in der Anwendung bei einem FM- Empfänger,FIG. 1 shows a block diagram of a first exemplary embodiment of the invention in use with an FM receiver,
Figur 2 ein erstes Zeitdiagramm zu dem Ausführungsbeispiel gemäß Figur 1, Figur 3 ein zweites Zeitdiagramm zu demselben Ausführungs¬ beispiel,FIG. 2 shows a first time diagram for the exemplary embodiment according to FIG. 1, FIG. 3 shows a second time diagram for the same exemplary embodiment,
Figur 4 ein Blockschaltbild eines weiteren Ausführungsbei- spiels der Erfindung,FIG. 4 shows a block diagram of a further exemplary embodiment of the invention,
Figur 4a ein Detail einer des Ausführungsbeispiels gemäß Figur 4,FIG. 4a shows a detail of one of the exemplary embodiment according to FIG. 4,
Figur 5 ein erstes Zeitdiagramm zu dem Ausführungsbeispiel gemäß Figur 4 bzw. 4a,FIG. 5 shows a first time diagram for the exemplary embodiment according to FIGS. 4 and 4a,
Figur 6 ein zweites Zeitdiagramm zu demselben Ausführungs¬ beispiel sowieFigure 6 shows a second timing diagram for the same exemplary embodiment and
Figur 7 ein drittes Ausführungsbeispiel der Erfindung.Figure 7 shows a third embodiment of the invention.
Das in Figur 1 dargestellte PLL-System dient zur Erzeu¬ gung der Mischfrequenz für die Mischstufe des schematisch dargestellten FM-Empfängers. Der FM-Empfänger besteht da¬ bei aus einer Vorstufe 1, der das Signal einer Antenne 2 zugeführt wird. Das Ausgangssignal der Vorstufe gelangt zu einem Mischer 3, dessen Ausgangssignal die Zwischenfre¬ quenz bildet, welche in dem nachfolgenden Zf-Teil 4 verar- beitet wird.The PLL system shown in FIG. 1 is used to generate the mixing frequency for the mixing stage of the schematically illustrated FM receiver. The FM receiver consists of a preliminary stage 1, to which the signal from an antenna 2 is fed. The output signal of the preamplifier reaches a mixer 3, the output signal of which forms the intermediate frequency which is processed in the subsequent IF section 4.
Das Ausgangssignal des Zf-Teils 4 wird seinerseits einem Demodulator 5 zugeführt, wobei das De odulatorausgangssi- gnal in einer Nf-Stufe 6 verstärkt und dem Benutzer darge- boten wird. Dem Mischer 3 wird als Mischfrequenz die Differenzfrequenz zwischen dem zu empfangenden Signal und der Zf-Frequenz zugeführt, so daß die Mischfrequenz Mf die Empfangsfre¬ quenz bestimmt. Um stabile Empfangsverhältnisse zu gewähr- leisten, muß die Mischfrequenz eine hohe Stabilität aufweisen, da sonst Störungen und Empfangsverzerrungen die Folge wären. Hierzu dient das PLL-System, welches nach¬ folgend beschrieben wird.The output signal of the IF part 4 is in turn fed to a demodulator 5, the de-odulator output signal being amplified in an NF stage 6 and presented to the user. The difference frequency between the signal to be received and the IF frequency is fed to the mixer 3 as the mixing frequency, so that the mixing frequency M f determines the reception frequency. In order to ensure stable reception conditions, the mixed frequency must have a high stability, otherwise interference and reception distortion would result. The PLL system, which is described below, is used for this purpose.
Im Gegensatz zu bekannten PLL-Systemen ist die hier darge¬ stellte Schaltung zweistufig und besteht aus einer ersten PLL-Schaltung 7 und einer zweiten PLL-Schaltung 8. Die beiden PLL-Schaltungen 7 und 8 sind hintereinander ge¬ schaltet, wobei die PLL-Schaltung 7 in einem niedrigeren Frequenzbereich arbeitet und die PLL-Schaltung 8 das Aus¬ gangssignal der PLL-Schaltung 7 am Eingang zugeführt er¬ hält und als Ausgangssignal die Mischfrequenz Mf erzeugt. Die Referenzfrequenz für die erste PLL-Schaltung 7 beträgt ca. 6 kHz. Die Referenzfrequenz fref wird durch einen - nicht dargestellten - quarzstabilisierten Oszillator er¬ zeugt, dessen höher gelegene Schwingfrequenz entsprechend heruntergeteilt wird. Die Referenzfrequenz bildet die Ein¬ gangsfrequenz für eine Phasenvergleichsstufe 71, an deren zweiten Eingang das über einen Frequenzteiler 72 herunter- geteilte Ausgangssignal der ersten PLL-Schaltung 7 mit der Referenzfrequenz verglichen wird. Das Ausgangssignal des Pahsenvergleichers 71 wird einer Integratipnsstufe zuge¬ führt, welche aus einem Widerstand Rλ und einem Kondensa¬ tor Cj besteht. Das Ausgangssignal der Integrationsstufe wird als Spannungswert einem VCO 73 zugeführt, welcher auf einer Frequenz schwingt, die um den Faktor n der Span- nungsteilerschaltung 72 gegenüber der Referenzfrequenz heraufgesetzt ist. Der Faktor n ist einstellbar und be¬ stimmt die Abstimmfrequenz des Empfängers.In contrast to known PLL systems, the circuit shown here has two stages and consists of a first PLL circuit 7 and a second PLL circuit 8. The two PLL circuits 7 and 8 are connected in series, the PLL circuit Circuit 7 operates in a lower frequency range and the PLL circuit 8 receives the output signal of the PLL circuit 7 at the input and generates the mixed frequency Mf as the output signal. The reference frequency for the first PLL circuit 7 is approximately 6 kHz. The reference frequency f re f is generated by a - not shown - quartz-stabilized oscillator, the higher-lying oscillation frequency of which is divided accordingly. The reference frequency forms the input frequency for a phase comparison stage 71, at the second input of which the output signal of the first PLL circuit 7, which is divided down via a frequency divider 72, is compared with the reference frequency. The output signal of the Pahsen comparator 71 is fed to an integration stage, which consists of a resistor R λ and a capacitor C j . The output signal of the integration stage is supplied as a voltage value to a VCO 73, which oscillates at a frequency that is around the factor n of the span voltage dividing circuit 72 is increased compared to the reference frequency. The factor n is adjustable and determines the tuning frequency of the receiver.
Es ist ersichtlich, daß bei einem Untersetzungsverhältnis von ca. 1:1000 die erste PLL-Schaltung 71 für einen Fre¬ quenzbereich der Ausgangsfrequenz um 6 MHz aus relativ preisgünstigen Bauelementen aufgebaut werden kann, wobei insbesondere der (veränderbare) Frequenzteiler 72 kein Hochgeschwindigkeitsbauteil zu bilden braucht. Die Ein¬ schwingzeit der PLL-Schaltung 7 bei einem Frequenzwechsel durch Veränderung des Untersetzungsverhältnisses des Fre¬ quenzteilers 72 beträgt ca. 6 ms, so daß kein Frequenz¬ wechsel für den Benutzer hörbar wäre. Dieses Verhalten entspricht demjenigen bekannter FM-Empfänger.It can be seen that at a reduction ratio of approximately 1: 1000, the first PLL circuit 71 can be constructed from relatively inexpensive components for a frequency range of the output frequency around 6 MHz, the (changeable) frequency divider 72 in particular not forming a high-speed component needs. The settling time of the PLL circuit 7 in the event of a frequency change by changing the reduction ratio of the frequency divider 72 is approximately 6 ms, so that no frequency change would be audible to the user. This behavior corresponds to that of known FM receivers.
Der PLL-Schaltung 7 nachgeschaltet ist eine weitere PLL- Schaltung 8, welche in einem höheren Frequenzbereich arbeitet. Die Eingangsfrequenz von ca. 6 MHz wird um einen festen Faktor 16 heraufgesetzt, so daß die Ausgangsfre¬ quenz ca. 100 MHz entspricht und damit unter Berücksich¬ tung der Zf-Frequenz im UKW-Rundfunkbereich gelegen ist. Die Funktion eines Phasenvergleichers 81 des Frequenztei¬ lers 82 und des spannungsabhängigen Oszillators 83 ent- sprechen denjenigen der entsprechenden Bauelemente bei der PLL-Schaltung 7, wobei die Auslegung lediglich auf den hö¬ heren Frequenzbereich Rücksicht nehmen muß. Bei dem darge¬ stellten Ausführungsbeispiel ist der Frequenzteiler 82 fest und daher trotz der Arbeitsweise in einem höheren Frequenzbereicht kostengünstig erhältlich. Das Teilerverhältnis beträgt - wie erwähnt - fest 16. Bei Normalbetrieb ist der Phasenvergleicherstufe 81 ein Integrationsglied in bezug auf den spannungsabhängigen Os¬ zillator 83 nachgeschaltet, welches aus dem Widerstand R3 auf dem Kondensator C3 besteht. Eine Sample- and Hold- Schaltung 84, welche durch ein Steuersignal S angesteuert wird und ein Umschalter 85, welcher durch ein Steuersignal S2 aktiviert wird, sind in den Signalweg vor dem span¬ nungsabhängigen Oszillator eingeschaltet. Die beiden PLL- Schaltungen 7 und 8 könnten auch in der kaskadierten Aus¬ führung ohne weiteres üblicher Weise in den Empfängern zu Abstimmzwecken verwendet werden.The PLL circuit 7 is followed by a further PLL circuit 8, which operates in a higher frequency range. The input frequency of approx. 6 MHz is increased by a fixed factor 16, so that the output frequency corresponds to approx. 100 MHz and is therefore in the VHF radio range, taking the IF frequency into account. The function of a phase comparator 81 of the frequency divider 82 and of the voltage-dependent oscillator 83 corresponds to that of the corresponding components in the PLL circuit 7, the design only having to take into account the higher frequency range. In the exemplary embodiment shown, the frequency divider 82 is fixed and can therefore be obtained inexpensively despite the mode of operation in a higher frequency range. The divider ratio is - as mentioned - fixed 16. During normal operation, the phase comparator 81 is followed by an integration element with respect to the voltage-dependent oscillator 83, which consists of the resistor R 3 on the capacitor C 3 . A sample and hold circuit 84, which is controlled by a control signal S and a changeover switch 85, which is activated by a control signal S 2 , are switched into the signal path upstream of the voltage-dependent oscillator. The two PLL circuits 7 and 8 could also be used in the cascaded embodiment in the receivers for tuning purposes without further customary use.
Hierbei würde sich immer die Einschwingzeit bemerkbar ma- chen, wie sie in Figur 2 bei einem Frequenzwechsel von der Frequenz f→^ zu der Frequenz f für die PLL-Schaltung 1 mit 6 ms dargestellt ist.In this case, the settling time would always be noticeable, as is shown in FIG. 2 for a change in frequency from the frequency f → ^ to the frequency f for the PLL circuit 1 with 6 ms.
Da derartige Einschwingzeiten, welche keinen stabilen Emp- fang ermöglichen, von dem Benutzer als störend empfunden werden, ist nun die erfindungsgemäße Betriebsweise der bei¬ den Schaltungen vorgesehen, welche anhand der Schaltung gemäß Figur 1 und der Diagramme gemäß Figuren 2 und 3 be¬ schrieben werden soll.Since such settling times, which do not allow stable reception, are perceived by the user as disturbing, the inventive mode of operation of the two circuits is now provided, which are described with reference to the circuit in accordance with FIG. 1 and the diagrams in accordance with FIGS. 2 and 3 shall be.
Die dazu erforderlichen Steuersignale, welche ebenfalls in den Figuren 2 und 3 dargestellt sind, werden von einer Steuerbaugruppe 9 abgegeben, welche in Figur 1 schematisch angedeutet ist. Für die Zeit des Einschwingvorgangs der ersten PLL-Schaltung 8 wird das Steuersignal Sτ_ (zwischen den Zeiten t und t ) aktiviert, wodurch die Sample- and Hold-Schaltung 84 anspricht und die aktuelle Ladespannung des Kondensators C3 des entsprechenden Zeitgliedes fest¬ hält. Damit macht sich während dieser Zeit der Einschwing¬ vorgang des ersten PLL-Systems 7 nicht für den spannungs- abhängigen Oszillator 83 bemerkbar, so daß die Mischfre- quenz Mf und damit die Empfangsfrequenz konstant beibehal¬ ten wird. Erst wenn sich die Ausgangsfrequenz der ersten PLL-Schaltung 7 stabil eingestellt hat und auf dem Wert f2 verharrt, wird die Sample- and Hold-Schaltung entaktiviert und schaltet die veränderte Ladespannung des Kondensators C3, die sich dadurch ergibt, daß der Phasenregelkreis der zweiten PLL-Schaltung 8 außer Takt geraten ist, auf den spannungsgesteuerten Oszillator 83 durch. Da das zweite PLL-System 8 ein wesentlich schnelleres Einschwingvermögen als das erste PLL-System hat, geht damit die Ausgangsfre¬ quenz des spannungsabhängigen Oszillators 83 mit einer Einschwingzeit im Bereich von 6 ns in die zweite Frequenz¬ lage über, wie es in Figur 2 im unteren Schaubild darge¬ stellt ist. Da nur dieser Frequenzübergang den Mischer be- einflußt, wird damit der Frequenzwechsel ohne störende Un¬ terbrechung des Empfangs vom Benutzer nicht mehr wahrge¬ nommen, wenn beispielsweise die beiden Sender, zwischen deren Frequenz gewechselt wurde, eine übereinstimmende Programminformation übertragen.The control signals required for this, which are also shown in FIGS. 2 and 3, are emitted by a control module 9, which is indicated schematically in FIG. The control signal Sτ_ (between times t and t) is activated for the time of the transient process of the first PLL circuit 8, as a result of which the sample and Hold circuit 84 responds and holds the current charging voltage of the capacitor C 3 of the corresponding timing element. During this time, the transient response of the first PLL system 7 is not noticeable to the voltage-dependent oscillator 83, so that the mixing frequency Mf and thus the reception frequency is kept constant. Only when the output frequency of the first PLL circuit 7 has stabilized and remains at the value f 2 is the sample and hold circuit deactivated and switches the changed charging voltage of the capacitor C 3 , which results from the fact that the phase locked loop second PLL circuit 8 is out of cycle, on the voltage controlled oscillator 83 through. Since the second PLL system 8 has a much faster settling capacity than the first PLL system, the output frequency of the voltage-dependent oscillator 83 thus transitions to the second frequency position with a settling time in the range of 6 ns, as shown in FIG. 2 is shown in the lower diagram. Since only this frequency transition influences the mixer, the frequency change is no longer perceived by the user without interfering interruption of the reception, for example if the two transmitters, between which the frequency was switched, transmit matching program information.
Bei noch höheren Anforderungen kann der verbleibende Über- schwingvorgang durch zusätzliche Schaltungsmaßnahmen noch weiter herabgesetzt werden, wie sie nunmehr beschrieben werden sollen. Dies soll anhand von Figur 3 erfolgen, wo der Frequenzübergang von den Frequenzen f21 nach f 2 des zweiten PLL-Systems 8 zeitlich vergrößert dargestellt ist. Dadurch daß während des Einschwingvorgangs des zweiten PLL-Systems, also im Anschluß an die Zeit t gemäß Figur 2 der Umschalter S2 in Figur 1 für eine kurze Zeitdauer bis zur Zeit t3 aktiviert wird, erfolgt eine Umschaltung des Eingangs des spannungsabhängigen Oszillators 83 von dem Integrationsglied R3/C3 auf ein weiteres Integrationsglied R2/C2, das ebenfalls eingangsseitig mit dem Ausgang der Phasenvergleichsschaltung 81 verbunden ist. Dieses weist jedoch eine kleinere Zeitkonstante auf, so daß der Ein- schwingvorgang der zweiten PLL-Schaltung noch schneller erfolgt und somit auf einen Zeitraum von ca. 1 ns redu¬ ziert ist. Die Siebung durch dieses Glied erfolgt jedoch nicht ganz frei von überlagerten Störungen (Rütteln) , so daß nach dem Zeitraum von wenigen Mikrosekunden, im darge- stellten Beispiel ca. 6 μs, nachdem das Integrationsglied R3/C3 mit größerer Zeitkonstante ebenfalls seinen stabilen Endwert erreicht hat, durch Zurücksetzen des Umschalters 85 in seine Ausgangslage, der Eingang der spannungsabhän¬ gigen Oszillators wiederum nur mit dem Integrationsglied R3 C3 verbunden wird und somit frei von unerwünschten Stö¬ rungen ist. Hierbei kann die Schaltung auch so ausgeschal¬ tet sein, daß die beiden Integrationsglieder R3/C3 und R2/C2 im Normalbetrieb parallel geschaltet werden, während für die Zeitdauer des Steuersignals S2 lediglich das Inte- grationsglied R /C2 in Funktion ist.In the case of even higher requirements, the remaining overshoot process can be reduced even further by additional circuit measures, as will now be described. This is to be done with reference to FIG. 3, where the frequency transition from the frequencies f 21 to f 2 of the second PLL system 8 is shown enlarged in time. Since the changeover switch S 2 in FIG. 1 is activated for a short period of time up to the time t 3 during the transient process of the second PLL system, that is to say after the time t according to FIG. 2, the input of the voltage-dependent oscillator 83 is switched over from the integration element R 3 / C 3 to a further integration element R 2 / C 2 , which is also connected on the input side to the output of the phase comparison circuit 81. However, this has a smaller time constant, so that the settling process of the second PLL circuit takes place even faster and is therefore reduced to a period of approximately 1 ns. The sieving through this member is however not entirely free of superimposed disturbances (shaking), so that after a period of a few microseconds, in the example shown, about 6 μs after the integrating member R 3 / C 3 also has a stable time with a larger time constant Has reached the final value, by resetting the switch 85 to its initial position, the input of the voltage-dependent oscillator is in turn only connected to the integration element R 3 C 3 and is therefore free of undesired disturbances. The circuit can also be switched off in such a way that the two integration elements R 3 / C 3 and R 2 / C 2 are connected in parallel in normal operation, while only the integration element R / C 2 in for the duration of the control signal S 2 Function is.
Es ist ersichtlich, daß mit der vorgenannten Schaltung die Zeit des Einschwingens eines PLL-Systems wirkungsvoll ver¬ kürzt werden kann, so daß auf die Umschaltung zwischen parallel geschalteten PLL-Gliedern, welche jeweils hoch¬ wertige Baugruppen zum Abdecken des gesamten Frequenzbe- reiches aufweisen müssen, verzichtet werden kann. Insbe¬ sondere ist auch nur ein quarzstabilisierter Oszillator erforderlich.It can be seen that the above-mentioned circuit can effectively shorten the settling time of a PLL system, so that switching between PLL elements connected in parallel, which each have high-quality modules to cover the entire frequency range, must have rich, can be dispensed with. In particular, only a quartz-stabilized oscillator is required.
Je nach Einsatzgebiet der Schaltung kann gegebenenfalls auch der Frequenzteiler 82 in der zweiten PLL-Schaltung in seinem Teilerverhältnis verändert werden, so daß ohne Sample-and-Hold-Schaltung 84 die Einschwingvorgänge gene¬ rell verkürzt werden können. Die Anwendung einer derarti- gen Maßnahme hängt jedoch davon ab, in welchen Frequenzbe¬ reichen eine Veränderung der Ausgangsfrequenz der PLL- Schaltung erfolgen soll.Depending on the field of application of the circuit, the frequency divider 82 in the second PLL circuit can also be changed in its divider ratio, so that the settling processes can generally be shortened without a sample-and-hold circuit 84. However, the application of such a measure depends on the frequency ranges in which the output frequency of the PLL circuit is to be changed.
Bei einer bevorzugten Anwendung bei einem FM-Empfänger ist eine Vorrichtung zum kurzzeitigen Erfassen von Signalzü¬ gen, welche von Sendern ausgesendet werden, deren Programm derzeit nicht dem Benutzer kontinuierlich dargeboten wird, vorgesehen, so daß beispielsweise die Empfangsqualität weiterer Sender als mögliche Ausweichsender während des laufenden Programms überwacht werden kann. Für einen Hin- und Rücksprung zu einem Sender anderer Frequenz ist hierzu die Zeitsteuervorrichtung 9 für jeden Frequenzwechsel zu aktivieren, während zu der dargestellten Zeit t^ jeweils auf ein Teilerverhältnis n gesetzt wird, welches der neuen Frequenz entspricht. Die Rücksprung erfolgt dabei auf den ursprünglichen Frequenzwert.In a preferred application for an FM receiver, a device is provided for the short-term detection of signal trains which are emitted by transmitters whose program is not currently being presented to the user, so that, for example, the reception quality of further transmitters as possible alternate transmitters during the current program can be monitored. For a jump back and forth to a transmitter of a different frequency, the time control device 9 must be activated for each frequency change, while at the time shown t ^ is set to a division ratio n which corresponds to the new frequency. The return occurs to the original frequency value.
Bei dem dargestellten Ausführungsbeispiel kann beispiels¬ weise bei einer Eingangsfrequenz von 6,25 kHz und einem in Einerschritten veränderbaren Frequenzteiler der ersten PLL-Schaltung, dessen Ausgangs-Teilerverhältnis 1000 ist und einem Teilerverhältnis der Teilerstufe der zweiten PLL-Schaltung von 16, auf einfache Weise ein 100 kHz-Ra¬ ster erzeugt werden. Ausgehend für die Stufungen 998 bis 1002 des ersten Frequenzteilers ergeben sich durch Multi- plikation dieser Stufungen mit 6,25 kHz sowie 16 die Aus¬ gangsfrequenzen 99,8 99,9 100,0 100,1 100,2 MHz. Ein ent¬ sprechendes Ergebnis wird ersichtlicherweise immer dann erhalten, wenn das Produkt der stabilisierten Eingangsfre¬ quenz mit dem Teilungsverhältnis der zweiten PLL-Schaltung gleich der Rasterfrequenz, nämlich 100 kHz, ist. Nun kann ein entsprechendes Ergebnis auch erzielt werden, wenn bei einer Stufung der Sprungweite des ersten Frequenzteilers entsprechend einer beliebigen ganzen Zahl das genannte Produkt aus Eingangsfrequenz und Teilerverhältnis der zweiten PLL-Schaltung durch diese Sprungweite dividiert wird.In the illustrated embodiment, for example at an input frequency of 6.25 kHz and a frequency divider of the first PLL circuit which can be changed in steps, the output divider ratio of which is 1000 and a division ratio of the division stage of the second PLL circuit of 16, a 100 kHz grid can be generated in a simple manner. Starting with the steps 998 to 1002 of the first frequency divider, multiplying these steps with 6.25 kHz and 16 results in the output frequencies 99.8 99.9 100.0 100.1 100.2 MHz. A corresponding result is evidently always obtained when the product of the stabilized input frequency with the division ratio of the second PLL circuit is equal to the raster frequency, namely 100 kHz. A corresponding result can now also be achieved if, when the jump distance of the first frequency divider is graded according to any integer, the product of the input frequency and division ratio of the second PLL circuit is divided by this jump distance.
Bei dem in Figur 4 dargestellten Blockschaltbild eines weiteren Ausführungsbeispiels der Erfindung ist wiederge- geben, wie der Einschwingvorgang einer PLL beim Übergang von einer Frequenz auf die nächste durch Vorgabe einer fe¬ sten oder bereits früher ermittelten Offsetspannung be¬ schleunigt werden kann. Die gespeicherte Offsetspannung wird der Ausgangsspannung der Phasenvergleichsstufe zuge- setzt und kann bevorzugt bei einem früheren Abstimmvorgang ermittelt bzw. aktualisiert worden sein. In der Zeichnung ist eine Variante der ersten PLL-Schaltung des vorherigen Ausführungsbeispiels dargestellt. Sie kann aber - entspre¬ chend den jeweiligen Frequenzverhältnissen auch als zweite PLL Verwendung finden. Die bei diesem Ausführungsbeispiel wiedergegebenen Maßnahmen lassen sich aber auch bei einer einstufigen PLL-Schaltung für jegliche Art von Anwendung, bei der es auf einen schnellen Frequenzwechsel der PLL- Schaltung mit kurzer Einschwingzeit ankommt, vorteilhaft verwenden.The block diagram of a further exemplary embodiment of the invention shown in FIG. 4 shows how the settling process of a PLL during the transition from one frequency to the next can be accelerated by specifying a fixed or previously determined offset voltage. The stored offset voltage is added to the output voltage of the phase comparison stage and can preferably have been determined or updated during an earlier tuning process. In the drawing, a variant of the first PLL circuit of the previous embodiment is shown. However, it can also be used as a second PLL in accordance with the respective frequency relationships. The measures reproduced in this exemplary embodiment can, however, also be applied to a single-stage PLL circuit for any type of application where a fast frequency change of the PLL circuit with a short settling time is important.
Die Referenzfrequenz fref wird wie üblich einem Phasenkom- parator 101 zugeführt, dessen Ausgangsignal über einen aus einem Längswiderstand 102 und einer Querkapazität 103 ge¬ bildeten Tiefpass einem nachfolgenden Verstärker 104 zuge- führt wird, der für eine Verbesserung des Signal-Rausch- Verhältnisses - bezogen auf die nachfolgende Sample-and- Hold-Schaltung 105 - sorgt. Die Sample-And-Hold-Schaltung wird in zeitlicher Koordination mit einem Frequenzwechsel für den Zeitraum der durchzuführenden (und nachfolgend zu beschreibenden) Umschaltungsvorgänge der Frequenzteiler kurzfristig aktiviert, um Undefinierte Übergangsvorgänge zu vermeiden. Das Ausgangssignal des nachgeschalteten Im¬ pedanzwandlers 106 gelangt zu einer Summierstufe 107, de¬ ren Ausgangssignal wiederum das Eingangssignal für den nachfolgenden spannungsgesteuerten Oszillator 108 bildet. Der spannungsgesteuerte Oszillator 107 liefert seinerseits die gewünschte phasengesteuert geregelte Ausgangsfrequenz. Diese wird dazu über einen Frequenzteiler 109 wie üblich dem zweiten Eingang des Phasenkomparators 101 zugeleitet.As usual, the reference frequency f re f is fed to a phase comparator 101, the output signal of which is fed to a subsequent amplifier 104 via a low-pass filter formed from a series resistor 102 and a transverse capacitance 103, which amplifier is used to improve the signal-to-noise ratio - related to the subsequent sample-and-hold circuit 105 - provides. The sample-and-hold circuit is activated briefly in time coordination with a frequency change for the period of the switching operations of the frequency dividers to be carried out (and described below) in order to avoid undefined transition processes. The output signal of the downstream impedance converter 106 reaches a summing stage 107, the output signal of which in turn forms the input signal for the subsequent voltage-controlled oscillator 108. The voltage controlled oscillator 107 in turn provides the desired phase controlled output frequency. For this purpose, this is fed as usual to the second input of the phase comparator 101 via a frequency divider 109.
Zusätzlich vorgesehen ist eine Steuerschaltung 110, welche einerseits an die Frequenzteilerstufe 109 nacheinander un¬ terschiedliche Steuersignale n in zeitlicher Folge aussen¬ det, die die Frequenzteiler dazu veranlassen, die Ein- gangsfrequenz jeweils um den Faktor n herabzusetzen. Während des Umschaltvorgangs wird, gesteuert durch einen Zeitgeber lll, die Sa ple-And-Hold-Schaltung 105 akti¬ viert, so daß die nachfolgende mögliche Verstimmung des Phasenkomparators 101 zunächst die VCO-Schaltung nicht beeinflußt. Die Zeitgeberschaltung ist bezüglich der Breite des auszugebenden Impulses so ausgelegt, daß die während der Frequenzumschaltung auftretenden Ausgleichs¬ vorgänge vom VCO ferngehalten werden. Statt dessen wird diesem mit dem Umschaltvorgang auf eine neue Frequenz aus einem Speicher 116 ein Offset-Signal übermittelt, welches dem zu dieser Frequenz gehörigen optimalen - oder einem entsprechenden angenähert optimalen - Wert entspricht. Hierzu wird dem Speicher 116 von der Steuerschaltung 110 der Teilerwert n übertragen, welcher hier (der Einfachheit halber) gleichzeitig eine Adresse bildet, um aus dem Speicher 116 den zugehörigen, bei der betreffenden Adresse abgelegten Offset-Wert auszulesen.In addition, a control circuit 110 is provided which, on the one hand, emits different control signals n in succession to the frequency divider stage 109, which cause the frequency dividers to reduce the input frequency by a factor of n in each case. During the switching process is controlled by a Timer III activates the sap-and-hold circuit 105 so that the subsequent possible detuning of the phase comparator 101 initially does not affect the VCO circuit. With regard to the width of the pulse to be output, the timer circuit is designed in such a way that the compensation processes occurring during frequency switching are kept away from the VCO. Instead, the switchover process to a new frequency transmits an offset signal from a memory 116, which corresponds to the optimal - or a corresponding approximately optimal - value associated with this frequency. For this purpose, the divider value n is transmitted to the memory 116 by the control circuit 110, which divider value n (for the sake of simplicity) forms an address in order to read out the associated offset value stored at the relevant address from the memory 116.
Das Auslesesignal wird über einen entsprechenden Eingang des Speichers von dem Zeitglied 111 abgegeben. Auf diese Weise schwingt nach Freigabe (und erneuter Durchschaltung) der Sample-and-Hold-Schaltung 105 das PLL-SWystem in kür¬ zester Zeit auf der neuen Frequenz ein, ohne daß erst Überschwinger der Ausgangsfrequenz auftreten.The read-out signal is emitted by the timing element 111 via a corresponding input of the memory. In this way, after the sample-and-hold circuit 105 has been enabled (and switched through again), the PLL-SW system swings to the new frequency in a very short time without overshoots of the output frequency occurring.
Wenn das Auslesen des Speichers 116 nicht aktiviert ist, wird dieser über den Inverter 115 vom Ausgangssignal des (ebenfalls nicht aktivierten) Zeitgebers 112 zum Einlesen adressiert, und zwar ebenfalls bei dem Speicherplatz, der dem aktuellen Wert des Teilerverhältnisses n zugeordnet ist. Auf diese Weise wird unmittelbar mit dem Übergang auf die neue Frequenz die über einen Analog-Digital-Wandler 114 ein der aktuellen SteuerSpannung des VCO 118 entspre¬ chender digitaler Datenwert dem Speicher 116 einbeschrie¬ ben und laufend aktualisiert, so daß bei nächsten Fre¬ quenz- und Speicherplatzwechsel der letzte aktuelle Offset-Wert im adressierten Speicherplatz verbleibt und als Anfangsoffset zur Verfügung steht, wenn diese Frequenz erneut ausgewählt wird.If the reading out of the memory 116 is not activated, it is addressed via the inverter 115 by the output signal of the (also not activated) timer 112 for reading in, likewise at the memory location which is assigned to the current value of the divider ratio n. In this way, the transition to the new frequency is carried out via an analog-digital converter 114 a digital data value corresponding to the current control voltage of the VCO 118 is written into the memory 116 and continuously updated, so that the next current frequency and memory location change the last current offset value remains in the addressed memory location and is available as an initial offset, when this frequency is selected again.
In Figur 4a ist als Variante ein Detail des Ausführungs- beispiels gemäß Figur 4 wiedergegeben, wobei zwischen der Sample-And-Hold-Schaltung 105 und der VCO-Schaltung 108 ein gestrichelt dargestellter Block dargestellt ist, wel¬ cher praktisch die Zusammenfassung der Bauelemente 106, 107 und 113 von Figur 4 bildet. Dieser Block enthält einen steuerbaren Spannungsteiler, der dem über den Widerstand Rj zugeführten Eingangssignal wahlweise verschiedene Stromkomponenten einer positiven Vorspannung +U zusetzt oder entsprechende Stromkomponenten nach Masse ableitet, so daß - bei entsprechender (beispielsweise binär in Zwei- potenzen) gewählter Stufung der Widerstandswerte R1;L j-^s FIG. 4a shows a variant of a detail of the exemplary embodiment according to FIG. 4, a block being shown in broken lines between the sample-and-hold circuit 105 and the VCO circuit 108, which block practically summarizes the components 106 , 107 and 113 of Figure 4. This block contains a controllable voltage divider, which optionally adds various current components of a positive bias voltage + U to the input signal supplied via the resistor R j or derives corresponding current components to ground, so that - with a corresponding (for example binary in two powers) gradation of the resistance values R 1; L j - ^ s
R311 zw* Ri2 ^is R32 - eine Vielzahl unterschiedlicher (Anfangs-)Offset-Werte auswählbar ist. Die Aktivierung des jeiligen Widerstands erfolgt durch den jeweils zugeordne¬ ten der Schalter Sχι bis S32^ gesteuert durch die Steuer¬ schaltung 110 wiederum in Zuordnung zu dem gewählter Tei¬ lerverhältnis des Frequenzteilers 109. R 311 zw * R i2 ^ is R 32 - a variety of different (initial) offset values can be selected. The respective resistance is activated by the respectively assigned switches S 1 to S 32 controlled by the control circuit 110 again in association with the selected division ratio of the frequency divider 109.
Aus dem in Figur 5 dargestellten ersten Zeitdiagramm von Einschwingvorgängen des PLL-Systems zu dem Ausführungsbei- spiel gemäß Figur 4 bzw. 4a ohne und dem in Figur 6 zum Vergleich dargestellten zweiten Zeitdiagramm zu denselben Ausführungsbeispielen mit vorgegebener Offset-Spannung wird deutlich, wie sich die Einstellgeschwindigkeit des PLL-Systems durch die vorgegebene Offset-Korrektur sowohl in zeitlicher als auch in absoluter Hinsicht verbessern läßt. Der Einschwingvorgang gemäß Figur 7 ist nach Vorgabe des zugehörigen Offset-Wertes zur Einstellung des VCO we¬ sentlich verkürzt. Außerdem ist auch die Amplitude der Überschwingvorgänge kleiner.From the first time diagram shown in FIG. 5 of transient processes of the PLL system for the exemplary embodiment according to FIGS. 4 and 4a without and the second time diagram shown for comparison in FIG. 6 for the same Embodiments with a given offset voltage make it clear how the setting speed of the PLL system can be improved both in terms of time and in absolute terms by the given offset correction. The transient process according to FIG. 7 is significantly shortened after the associated offset value has been specified for setting the VCO. In addition, the amplitude of the overshoot is also smaller.
Bei dem in Figur 7 dargestellten dritten Ausführungsbei¬ spiel der Erfindung sind zwei erste PLL-Schaltungen nie¬ driger Frequenz 201 und 202 vorgesehen, die alternativ zur Führung der nachgeschalteten zweiten PLL-Schaltung heran¬ gezogen werden. Ihre interne Frequenzteilerfaktoren werden jeweils rechtzeitig vor der Umschaltung (noch im "Leer¬ laufbetrieb") durch die Steuerschaltung 203 auf den Wert zu der später benötigten Ausgangsfrequenz benötigten Wert gesetzt. Dabei bleibt der Teilerwert der noch aktivierten PLL unverändert. Die Umschaltung erfolgt mittels des Schalters 206, nachdem die jeweils auf den Wert der nach¬ folgenden Führungsfrequenz eingeschwungene PLL sich stabi¬ lisiert hat, so daß die nachfolgende (hochfrequente) PLL mit einem festen Teilerverhältnis unmittelbar und in. kür¬ zester Zeit einschwingen kann.In the third exemplary embodiment of the invention shown in FIG. 7, two first PLL circuits of low frequency 201 and 202 are provided, which are alternatively used to guide the downstream second PLL circuit. Their internal frequency divider factors are set in time before the changeover (still in "idle mode") by the control circuit 203 to the value required for the output frequency required later. The divisor value of the still activated PLL remains unchanged. The switchover takes place by means of the switch 206 after the PLL that has settled to the value of the following guide frequency has stabilized, so that the subsequent (high-frequency) PLL can settle immediately and in a very short time with a fixed division ratio.
Bei dem zuletzt dargestellten Ausführungsbeispiel ist noch von Bedeutung, daß die PLLs 201 und 202 mit einer um Fak¬ toren N-L bzw. N2 erhöhten Eingangsfrequenzen betrieben werden, welche durch den PLLs nachgeschaltete Frequenz- teiler 204 bzw. 205 durch eine entsprechende Frequenz¬ herabsetzung kompensiert werden. Auf diese Weise können preisgünstigere, auf höhren Frequenzen arbeitende PLL- Schaltungen verwendet werden, die auch ein (absolut gesehen) schnelleres Einschwingverhalten zeigen. Diese Maßnahme läßt sich auch für die entsprechenden zuvor dargestellten Ausführungsbeispiele anwenden.In the exemplary embodiment shown last, it is also important that the PLLs 201 and 202 are operated with input frequencies increased by factors NL and N 2 , respectively, which are reduced by the frequency dividers 204 and 205 connected downstream by the PLLs by a corresponding frequency reduction be compensated. That way you can cheaper PLL circuits operating at higher frequencies are used, which also show (in absolute terms) faster transient response. This measure can also be used for the corresponding exemplary embodiments described above.
Die nachgeschaltete zweite PLL-Schaltung arbeitet mit den üblichen Baugruppen: Phasenvergleichsschaltung 207, Tief¬ paß 208, 209, VCO 210 sowie Frequenzteiler 211 von 1:16 bei einer Eingangsfrequenz von ca. 6 MHz und einer Aus¬ gangsfrequenz von ca. 100 MHz. Diese wird der Mischstufe 212 eines UKW-Empfängers zugeführt. Durch die dargestellte Schaltung sind schnelle Frequenzwechsel möglich, die die Abfrage bestimmter Empfangskriterien anderer Sender er- möglichen, während das Signal der derzeit empfangenen Sta¬ tion für den Benutzer nicht hörbar beeinträchtigt wird, da die notwendigen Einschwingvorgänge der Empfangs-PLL-Schal- tung wesentliche verkürzt sind. Damit kann die Umschaltung auf einen möglichen Alternativsender für den Fall einer ernsteren Empfangsstörung des aktuell empfangenen Senders rechtzeitig vorbereitet und die Umschaltung unmittelbar eingeleitet werden.The downstream second PLL circuit works with the usual assemblies: phase comparison circuit 207, low-pass filter 208, 209, VCO 210 and frequency divider 211 of 1:16 at an input frequency of approximately 6 MHz and an output frequency of approximately 100 MHz. This is fed to mixer stage 212 of an FM receiver. The circuit shown enables rapid frequency changes which make it possible to query certain reception criteria of other transmitters, while the signal of the station currently being received is not audibly impaired by the user, since the necessary transient processes of the receive PLL circuit are essential are shortened. In this way, the switchover to a possible alternative transmitter can be prepared in good time in the event of a serious reception disturbance of the currently received transmitter and the switchover can be initiated immediately.
Die Erfindung beschränkt sich in ihrer Ausführung nicht auf das vorstehend angegebene bevorzugte Ausführungsbei- spiel. Vielmehr ist eine Anzahl von Varianten denkbar, welche von der dargestellten Lösung auch bei grundsätzlich anders gearteten Ausführungen Gebrauch macht.The embodiment of the invention is not limited to the preferred exemplary embodiment specified above. Rather, a number of variants are conceivable which make use of the solution shown, even in the case of fundamentally different types.
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Claims

A n s p r ü c h e Expectations
1. PLL-System zur Anwendung in einem Funkempfänger, ins- besondere zur Erzeugung der der Mischstufe eines FM- Empfängers zuzuführenden Mischfrequenz,1. PLL system for use in a radio receiver, in particular for generating the mixing frequency to be supplied to the mixing stage of an FM receiver,
d a d u r c h g e k e n n z e i c h n e t ,characterized ,
daß einer ersten PLL-Schaltung mit einem Bezugs- bzw. Aus¬ gangssignal einer ersten niedrigeren Frequenz eine zweite PLL-Schaltung mit einem Bezugs- bzw. Ausgangssignal einer zweiten höheren Frequenz nachgeschaltet ist, der das Aus¬ gangssignal der ersten PLL-Schaltung als Eingangssignal zugeführt wird, wobeithat a first PLL circuit with a reference or output signal of a first lower frequency is followed by a second PLL circuit with a reference or output signal of a second higher frequency, which has the output signal of the first PLL circuit as an input signal is supplied, whereby
das Verhältnis des Ausgangssignals der ersten PLL- Schaltung zu seinem Bezugssignal durch einen ersten Frequenzteiler bestimmt wird, der aus diesem Aus- gangssignal ein Vergleichssignal für die Phasenver¬ gleichsschaltung der ersten PLL-Schaltung erzeugt, die in ihrer Frequenz um das Teilerverhältnis des ersten Frequenzteilers herabgesetzt ist undthe ratio of the output signal of the first PLL circuit to its reference signal is determined by a first frequency divider, which uses this output signal to generate a comparison signal for the phase comparison circuit of the first PLL circuit, the frequency of which is reduced by the divider ratio of the first frequency divider is and
das Verhältnis des Ausgangssignals der zweiten PLL- Schaltung zu seinem Bezugssignal durch einen zweiten Frequenzteiler bestimmt wird, der aus diesem Aus¬ gangssignal ein Vergleichssignal für die Phasenver¬ gleichsschaltung der zweiten PLL-Schaltung erzeugt, die in ihrer Frequenz um das Teilerverhältnis des zweiten Frequenzteilers herabgesetzt ist. the ratio of the output signal of the second PLL circuit to its reference signal is determined by a second frequency divider, which uses this output signal to generate a comparison signal for the phase comparison circuit of the second PLL circuit, the frequency of which is reduced by the division ratio of the second frequency divider is.
2. PLL-System nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß zwischen dem erstem und dem zweitem PLL-System ein zusätzlicher Frequenzteiler vorgesehen ist.2. PLL system according to one of the preceding claims, d a d u r c h g e k e n n z e i c h n e t that an additional frequency divider is provided between the first and the second PLL system.
3. PLL-System nach Anspruch 1, d a d u r c h , g e ¬ k e n n z e i c h n e t , daß Schaltmittel vorgesehen sind, um das Teilerverhältnis des Frequenzteilers in der ersten und/oder in der zweiten PLL-Schaltung und/oder zwischen der ersten und der zweiten PLL-Schaltung um einen ganzzahligen Wert zu verändern.3. PLL system according to claim 1, characterized in that ¬ indicates that switching means are provided to the divider ratio of the frequency divider in the first and / or in the second PLL circuit and / or between the first and the second PLL circuit change an integer value.
4. PLL-System nach einem der vorangehenden Ansprüche, zur Anwendung bei einem FM-Empfänger, d a d u r c h g e ¬ k e n n z e i c h n e t , daß das Teilerverhältnis des zweiten Frequenzteilers zur im wesentlichen unverzögerten Abstimmung auf eine der zuvor empfangenen Frequenz benach- barte Frequenz um einen solchen ganzzahligen Wert verän¬ derbar ist, der einem Frequenzsprung im FM-Kanalraster um eine Stufe entspricht.4. PLL system according to one of the preceding claims, for use in an FM receiver, dadurchge ¬ indicates that the divider ratio of the second frequency divider for essentially instantaneous tuning to a frequency adjacent to the previously received frequency changes by such an integer value ¬ is derbar, which corresponds to a frequency jump in the FM channel grid by one level.
5. PLL-System nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß das Teilerverhältnis des Frequenzteilers der ersten PLL-Schal¬ tung oder das Produkt der Teilerverhältnisse der ersten PLL-Schaltung und des zwischen der ersten und der zweiten PLL-Schaltung eingeschalteten zusätzlichen Frequenzteilers größer ist als die des Frequenzteilers der zweiten PLL- Schaltung. 5. PLL system according to one of the preceding claims, characterized in that the divider ratio of the frequency divider of the first PLL circuit device or the product of the divider ratios of the first PLL circuit and the additional frequency divider switched between the first and the second PLL circuit is larger is than that of the frequency divider of the second PLL circuit.
6. PLL-System nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß das Tei¬ lerverhältnis der ersten PLL-Schaltung oder das Produkt der Teilerverhältnisse der ersten PLL-Schaltung und des zwischen der ersten und der zweiten PLL-Schaltung einge¬ schalteten zusätzlichen Frequenzteilers im wesentlichen tausend und/oder das Teilerverhältnis der zweiten PLL- Schaltung im wesentlichen sechzehn beträgt.6. PLL system according to one of the preceding claims, characterized in that the Tei¬ ler Ratio of the first PLL circuit or the product of the divider ratios of the first PLL circuit and the additional frequency divider switched between the first and the second PLL circuit in the essentially a thousand and / or the division ratio of the second PLL circuit is essentially sixteen.
7. PLL-System insbesondere nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß zwischen dem Ausgang des Integrationsglieds und dem spannungsabhängigen Oszillator in mindestens einer der PLL-Schaltungen ein Schalter zum zeitweisen Unterbrechen dieser Verbindung und/oder Haltemittel zum Festhalten des Eingangssignals des spannungsabhängigen Oszillators während der Änderung des Teilerverhältnisses des Frequenz¬ teilers der anderen PLL-Schaltung und des anschließenden Einschwingvorgangs vorgesehen ist.7. PLL system in particular according to one of the preceding claims, characterized in that between the output of the integration element and the voltage-dependent oscillator in at least one of the PLL circuits, a switch for temporarily interrupting this connection and / or holding means for holding the input signal of the voltage-dependent oscillator during the change in the divider ratio of the frequency divider of the other PLL circuit and the subsequent transient process is provided.
8. PLL-System nach einem der vorangehenden Ansprüche, g e k e n n z e i c h n e t d u r c h Schaltmittel, welche dem spannungsabhängigen Oszillator nach einem Wechsel der Ausgangsfrequenz des PLL-Systems eine die der beim Frequenzwechsel einzustellenden Frequenz zugeordnete Offsetspannung repräsentierende Steuergröße zuführen.8. PLL system according to one of the preceding claims, g e k e n n z e i c h n e t d u r c h switching means which supply the voltage-dependent oscillator after a change in the output frequency of the PLL system with a control variable representing the offset voltage to be set when the frequency changes.
9. PLL-System nach Anspruch 8, d a d u r c h g e ¬ k e n n z e i c h n e t , daß Speichermittel für die Steuergröße vorgesehen sind. 9. PLL system according to claim 8, dadurchge ¬ indicates that storage means are provided for the control variable.
10. PLL-System nach einem der Ansprüche 8 oder 9, d a - d u r c h g e k e n n z e i c h n e t , daß Speichermit¬ tel vorgesehen sind, um die Steuergröße aus einem vorangehenden Zeitraum festzuhalten, zu dem das PLL-System bereits früher auf die nach dem Frequenzwechsel ein¬ zustellende Frequenz eingestellt war.10. PLL system according to one of claims 8 or 9, since - characterized in that Speicherermit¬ tel are provided to hold the control variable from a previous period at which the PLL system already earlier on the frequency to be set after the frequency change was set.
11. PLL-System nach einem der Ansprüche 8 bis 10, d a - d u r c h g e k e n n z e i c h n e t , daß die11. PLL system according to one of claims 8 to 10, d a - d u r c h g e k e n n z e i c h n e t that the
Speichermittel als digitale Speicher oder als analoge Speichermittel für elektrische Spannungen in Form von variable Ladungen aufnehmenden Kapazitäten ausgebildet sind.Storage means are designed as digital memories or as analog storage means for electrical voltages in the form of capacitances which take up variable charges.
12. PLL-System nach einem der vorangehenden Ansprüche, g e k e n n z e i c h n e t d u r c h Schalter oder Auswahlmittel für die Steuergröße in Koordination zu einer Auswahlgröße für die Snsteuerung eines Frequenzteilers der zugehörigen PLL-Schaltung.12. PLL system according to one of the preceding claims, g e k e n n z e i c h n e t d u r c h switch or selection means for the control variable in coordination with a selection variable for sn control of a frequency divider of the associated PLL circuit.
13. PLL-System nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß in der zweiten, höherfrequenten PLL-Schaltung zwei Integra¬ tionsglieder mit unterschiedlichen Zeitkonstanten vorgese¬ hen sind, deren Ausgangssignale durch Umschaltung abwechselnd bzw. einzeln und gemeinsam mit dem span- nungsabhängigen Oszillator verbindbar sind, wobei Steuer¬ mittel für einen Umschalter derart vorgesehen sind, daß nach Änderung des Teilerverhältnisses des Frequenzteilers für einen vorgegebenen Zeitraum zunächst der Ausgang des Integrationsglieds mit der kleinen Zeitkonstante mit dem nachgeschalteten spannungsabhängigen Oszillator verbunden ist.13. PLL system according to one of the preceding claims, characterized in that in the second, higher-frequency PLL circuit two integrating elements with different time constants are provided, the output signals of which are alternately or individually and together with the voltage-dependent oscillator by switching are connectable, control means being provided for a changeover switch such that after changing the divider ratio of the frequency divider for a predetermined period of time, the output of the integration element with the small time constant is first connected to the downstream voltage-dependent oscillator.
14. PLL-System nach Anspruch 13, d a d u r c h g e ¬ k e n n z e i c h n e t , daß die Zeitgebermittel vorge- sehen sind zu Auslösen eines kurzzeitigen Frequenzwechsels auf eine Alternativfrequenz.14. PLL system according to claim 13, so that the timing means are provided for triggering a brief frequency change to an alternative frequency.
15. PLL-System nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß die Aus¬ gangssignale mehrerer für unterschiedliche Frequenzwerte vorgesehener erster PLL-Schaltungen alternativ mit dem Eingang der zweiten. PLL-Schaltung verbindbar sind.15. PLL system according to one of the preceding claims, d a d u r c h g e k e n n z e i c h n e t that the output signals of a plurality of first PLL circuits provided for different frequency values alternatively with the input of the second. PLL circuit can be connected.
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