DE3534356C2

DE3534356C2 - Halbleiter-Speichervorrichtung

Info

Publication number: DE3534356C2
Application number: DE3534356A
Authority: DE
Inventors: Hidetoshi Iwai; Kazuyuki Miyazawa
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-09-26
Filing date: 1985-09-26
Publication date: 1995-03-16
Anticipated expiration: 2005-09-27
Also published as: DE3534356A1; US5047983A; GB2165378A; JPS6177946A; GB2165378B; GB8523059D0; KR930004623B1; KR860002824A; HK40590A

Description

Die Erfindung betrifft eine Halbleiter-Speichervorrich tung mit einer Speicheranordnung, einem Adreßdecoder, der ein der Speicheranordnung zuzuführendes Auswahlsignal bildet, einer ersten Schaltung, die ein Eingangs-Adreßsignal empfängt, einer zweiten Schaltung, die auf ein Ausgangssignal der ersten Schaltung anspricht und die ein der Speicheranordnung zuzuführen des Signal bildet, einem Ersatzspeicher, einer Adreß- Vergleicherschaltung, die ein Ausgangssignal der ersten Schaltung aufnimmt und einen Vergleich mit einer Fehler adresse durchführt, und mit einer Schaltung, die auf das Ausgangssignal der Adreß-Vergleicherschaltung anspricht und die ein Auswahlsignal für den Ersatzspeicher bildet. Eine solche Speichervorrichtung ist aus der US 4 428 068 bekannt.

Bei einem Halbleiterspeicher wie beispielsweise einem RAM wird die Ausbeute durch Fehlerbits oder das Auftreten von Feh lern an einer Wortleitung wie z. B. einer Unterbrechung oder einem Kurzschluß mit dem Ansteigen der Kapazität des Speichers immer geringer. Um die Ausbeute zu verbessern, wurde bereits vorgeschlagen, eine Redundanzschaltung vorzusehen, die das Problem der Fehlerbits oder der defekten Wortleitung dadurch löst, daß an die Stelle der fehlerbehafteten Elemente eine Ersatz-Speicherspalte oder eine Ersatz-Speicherzeile tritt, die speziell für diesen Zweck im Speicher vorgesehen werden.

Ein von den Erfindern früher entwickeltes System mit einem derartigen Redundanzaufbau enthält eine Einrichtung für das Einstellen einer Adresse einer Speicherspalte oder einer Speicherzeile, die ein Fehlerbit enthält (im folgenden "Feh leradresse" genannt), und eine Adreß-Vergleicherschaltung, die die Fehleradresse mit einer Eingabeadresse vergleicht.

Wenn die beiden Adressen miteinander übereinstimmen, wird statt der regulären Speicherspalte oder Speicherzeile eine Ersatz-Speicherspalte oder eine Ersatz-Speicherzeile ange wählt.

Die Fig. 1 zeigt schematisch den Aufbau dieses Systems.

In Fig. 1 bezeichnet Bezugsziffer 1 einen Adreß puffer, der interne Adreßsignale axi und bildet, die auf einem von einer externen Einrichtung eingegebenen Adreßsignal Axi basieren, und Bezugsziffer 2 einen Adreß decoder, der die von dem Adreßpuffer 1 zugeführten inter nen Adreßsignale axi und decodiert. Bezugsziffer 3 bezeichnet eine Adreß-Vergleicherschaltung, die eine Ein richtung zum Setzen einer Fehleradresse beinhaltet. Diese Schaltung vergleicht die vom Adreßpuffer 1 zugeführten internen Adreßsignale axi und mit einer Fehleradresse, die im Vorhinein in der Einrichtung zum Setzen der Fehler adresse gesetzt wurde, und liefert ein Koinzidenzsignal Φsj, wenn die Adreßsignale und die Fehleradresse vollständig miteinander übereinstimmen. Eine Schaltung 4 zum Bilden eines Auswahlsignals liefert ein Redundanz-Auswahlsignal Φsj für die Wahl einer Ersatz-Speicherzeile, wenn ihr das Koinzidenzsignal Φsj zugeführt wird. Zu diesem Zeit punkt wird kein Auswahlsignal Φxÿ ausgegeben. Ein Wort leitungs-Treiber 5s, der in Entsprechung zu der für die Speicherzeile der Fehleradresse einzusetzenden Ersatz- Speicherzeile ausgelegt ist, wird von dem Redundanz- Auswahlsignal Φxsj angesteuert. Als Folge davon wird eine Wortleitung der Ersatz-Speicherzeile gewählt.

Wenn keine Koinzidenz der Adressen erfaßt wird, wird das Signal Φxsj nicht ausgegeben. In diesem Falle liefert die Schaltung 4 zur Bildung eines Auswahlsignals das Auswahlsignal Φxÿ. Dabei wird ein von dem Decoder 2 ge wählter Wortleitungstreiber 5 angesteuert. Als Folge davon wird eine reguläre Wortleitung gewählt.

In dem Redundanzschaltung eines derartigen Adreß- Vergleichssystems wird die Vergleichsoperation für die vom Adreßpuffer 1 zugeführten internen Adreßsignale axi, nicht nur dann durchgeführt, wenn eine Ersatz-Speicher zeile gewählt wird, sondern auch, wenn eine reguläre Spei cherzeile gewählt wird. Dadurch wird die Zugriffszeit um die Zeitspanne verlängert, die für den Vergleich der Adressen erforderlich ist.

Bei der aus der eingangs genannten Druckschrift bekannten Halbleiter-Speichervorrichtung wird zur Schaffung eines Zustandsindika tors für die Speicheranordnung nur ein Teil des Ausgangssignal der ersten Schaltung über die zweite Schaltung der Speicher anordnung zugeführt. Der andere Teil der Signale wird direkt zum Adreßdecoder geführt. Wenigstens ein Teil der Eingangssignale für die Adreß-Vergleicherschaltung wird hier somit durch die Eingangssignale für den Adreßdecoder gebildet. Das Ver gleichsergebnis aus der Adreß-Vergleicherschaltung kann jedoch erst nach der Verarbeitung aller Eingangssignale aus gegeben werden, so daß sich auch hier wieder der bereits oben genannte Nachteil der Verlängerung der Zugriffszeit ergibt.

Aufgabe der vorliegenden Erfindung ist es, in einer mit einer Redundanzschaltung versehenen Halbleiter-Speichervor richtung die Zugriffszeit zu verkürzen.

Diese Aufgabe wird, ausgehend von dem eingangs genannten Stand der Technik, erfindungsgemäß mit den im Patentanspruch 1 genannten Merkmalen gelöst.

Erfindungsgemäß werden somit alle Eingangssignale der Adreß-Vergleicherschaltung bereits von einer Vorstufe des Adressenpuffers abgenommen. Parallel zur weiteren Verarbeitung und Verstärkung des Adressensignals im Adressenpuffer bzw. zur Verarbeitung in einem Vordecoder kann daher bereits der Ver gleich der Adressensignale mit den Adressen für fehlerhafte Speicherplätze erfolgen, so daß dieser Vergleich keine Verzö gerung bedingt.

Die Abnahme der Eingangssignale von einer Vorstufe des Adressenpuffers ist auch deshalb besonders wirkungsvoll, da der Ausgang des Adressenpuffers mit einer relativ großen Last verbunden ist. Der Adressenpuffer ist daher so ausgelegt, daß seine Endstufe ein großes Lastansteuervermögen aufweist. Im Gegensatz dazu können die der Adreß-Vergleicherschaltung zugeführten internen Adreßsignale von einer Schaltung kommen, die nicht für ein derartig hohes Ansteuervermögen ausgelegt ist.

Bevorzugte Ausführungsformen der erfindungsgemäßen Spei chervorrichtung sind in den Unteransprüchen beschrieben.

Ausführungsbeispiele der Erfindung werden im folgenden unter Bezugnahme auf die anliegenden Zeichnungen im einzelnen erläutert. Es zeigen

Fig. 1 ein Blockdiagramm eines bekannten Beispiels für den Aufbau eines Zugriffssystems einer mit einer Redundanz schaltung versehenen Halbleiter-Speichervorrichtung;

Fig. 2 ein Blockdiagramm eines Ausführungsbeispiels der vorliegenden Erfindung in Anwendung auf einen mit der Redundanzschaltung versehenen dynamischen RAM;

Fig. 3 ein Schaltbild einer Adreß-Vergleicherschaltung;

Fig. 4 ein Schaltbild eines beispielhaften Aufbaus eines Adreßpuffers;

Fig. 5 ein Ablaufdiagramm zur Darstellung des zeitlichen Verlaufes eines Diskriminierungssignals und eines Wortleitungs-Auswahlsignals, wie sie von der Adreß- Vergleicherschaltung ausgegeben werden;

Fig. 6 ein Schaltbild eines Beispiels eines Adreßdecoders;

Fig. 7 ein Blockschaltbild eines zweiten Ausführungsbeispiels der Erfindung;

Fig. 8 ein Schaltbild für ein Beispiel eines Vor-Decoders;

Fig. 9 ein Blockschaltbild eines dritten Ausführungsbeispiels der vorliegenden Erfindung; und

Fig. 10 den Schaltungsaufbau eines konkreten Beispiels davon.

Ausführungsbeispiel 1

Fig. 2 zeigt ein erstes Ausführungsbeispiel der Erfindung, in dem diese auf einen dynamischen RAM mit peripheren CMOS-Schaltungen Anwendung findet.

In dieser Figur bezeichnen die Bezugsziffern 1a und 1b einen Zeilen- bzw. Spalten-Adreßpuffer, die die in einem Multiplex-System von einer externen Einrichtung zugeführ ten Adreßsignale Axi und Ayi empfangen und interne komple mentäre Adreßsignale axi, bzw. ayi, bilden. Die Bezugs ziffern 2a und 2b bezeichnen einen Zeilen- bzw. einen Spalten-Adreßdecoder, die für den Empfang der vom Zeilen-Adreßpuffer 1a und vom Spalten-Adreßpuffer 1b zugeführten internen komplementären Adreßsignale axi, und ayi, vorgesehen sind und ein Wortleitungs-Auswahl signal bzw. ein Datenleitungs-Auswahlsignal bilden.

Die von dem Zeilen-Adreßdecoder 2a gebildeten Wort leitungs-Auswahlsignale werden einem Wortleitungstreiber 5 zugeführt, wodurch der in Entsprechung zur Adresse Axi aus gelegte Wortleitungstreiber ausgewählt und seine An steuerung ermöglicht wird. Die von dem Spalten-Adreß decoder 2b gebildeten Datenleitungs-Auswahlsignale werden einem Spaltenschalter und Leseverstärker 7 zugeführt, die für jede Datenleitung in einer Speicheranordnung 6 vorgesehen sind.

Die Speicheranordnung 6 ist aus den bekannten MOS- Speicherzellen aufgebaut, die jeweils aus einem Speicher kondensator und einem Adreßauswahl-MOSFET (Feldeffekt transistor mit isolierter Gateelektrode) gebildet sind (dieser Aufbau ist in der Figur nicht detailliert darge stellt), wobei die Speicherzellen in Form einer Matrix an geordnet sind. Für jede Datenleitung in dieser Speicheran ordnung 6 sind ein Leseverstärker, ein Datenleitungs-Vorlade schaltkreis, der in der Figur nicht gezeigt ist, sowie ein Spaltenschalter 7 vorgesehen.

Beim Lesen der Daten wird jede Datenleitung der Speicher anordnung 6 durch den nicht gezeigten Vorladeschaltkreis auf einen Vorladepegel gesetzt. In anderen Worten wird jeder Datenleitung ein Referenzpotential gegeben, das für die Operation des Leseverstärkers 7 erforderlich ist. Im fol genden werden mit einer gewählten Wortleitung die Daten in einer Speicherzelle auf die jeweilige Datenleitung gegeben. Die auf die Datenleitung gegebenen Daten werden durch den Betrieb des Leseverstärkers 7 verstärkt. Ein vom Lese verstärker verstärktes Datensignal von der Datenleitung wird einem Hauptverstärker 9 durch den Spaltenschalter 7 zugeführt, der durch das vom Spalten-Adreßdecoder 2b ge lieferte Auswahlsignal auf EIN geschaltet wird. Die aus der Speicheranordnung 6 gelesenen Daten werden vom Haupt verstärker 9 verstärkt und durch einen Ausgangspuffer 10 an einen Eingangs/Ausgangs-Anschluß 11 geliefert. Beim Schreiben werden die an den Eingangs/Ausgangs-Anschluß 11 gelieferten Daten von einem Eingangspuffer 12 angenommen und in eine von den Adreßdecodern 2a und 2b gewählte Speicherzelle in der Speicheranordnung 6 geschrieben.

Auf einer Seite der Speicheranordnung 6 sind Ersatz- Speicherzeilen 6s vorgesehen. Obwohl für den vorgesehenen Zweck auch eine Ersatz-Speicherzeile 6s genügen könnte, ist in diesem Ausführungsbeispiel eine Vielzahl derartiger Zeilen angeordnet.

Die Ersatz-Speicherzeilen 6s bilden im wesentlichen einen Teil der Speicheranordnung 6. Jede Wortleitung der Ersatz-Speicherzeile 6s, die in der Figur nicht gezeigt ist, ist von den jeweiligen Wortleitungen der Speicheran ordnung 6 getrennt, während jede Datenleitung der Ersatz- Speicherzeile 6s gemeinsam mit den jeweiligen Datenleitungen der Speicheranordnung 6 ausgebildet ist.

Bezugsziffer 3 bezeichnet eine Adreß-Vergleicher schaltung, in der eine Speichereinrichtung vorgesehen ist, die die Adresse einer Wortleitung mit einem Defekt, bei spielsweise einem Fehlerbit oder Unterbrechung, speichern kann. Diese Schaltung vergleicht ein von außen eingegebenes Adreßsignal mit einem im Inneren gespeicherten Adreßsignal und erfaßt, ob die Eingabeadresse mit der Fehleradresse übereinstimmt oder nicht. Die in dieser Adreß-Vergleicher schaltung 3 vorgesehene Adreß-Speichereinrichtung hat den gleichen Aufbau wie eine bekannte Adreß-Speichereinrichtung, die mit einem Programmelement, beispielsweise einem Schmelz element, versehen und so ausgelegt ist, daß die Fehleradresse durch Trennen des Programmelements oder durch Veränderung seines Widerstandswerts gesetzt werden kann. Darüber hinaus ist diese Adreß-Vergleicherschaltung 3 so aufgebaut, daß die Eingabeadresse Bit für Bit mit der Fehleradresse ver glichen wird und daß von dieser Schaltung ein Diskriminierungs signal Φsj auf niedrigem Pegel geliefert wird, wenn alle Bits mit den Bits der gesetzten Fehleradresse übereinstimmen.

Fig. 3 zeigt ein konkretes Beispiel der Adreß-Ver gleicherschaltung 3 zusammen mit dem eines Schaltkreises 4, der ein Auswahlsignal bildet und später beschrieben wird.

Die Adreß-Vergleicherschaltung 3 weist Adreßsignal- Auswahlschaltungen 3a₁ bis 3a_n und eine Decoder-Schaltung 3b auf.

Die Adreßsignal-Auswahlschaltung 3a₁ umfaßt beispiels weise ein Schmelzelement FU, das aus einer Polysilizium schicht gebildet ist und als ein Programmelement dient, einen MOSFET Q1 für das Programm, ein Widerstandselement R, eine Schaltung CFC zur Bildung eines komplementären Signals und Adreßsignal-Auswahl-MOSFETs Q2 und Q3. Die Programmierung durch das Schmelzelement FU wird so durchgeführt, daß eine Spannung, die im Grunde gleich einer Quellenspannung Vcc ist, auf einem gemeinsamen Programmanschluß PD eingeprägt wird, während auf dem Gate-Anschluß des MOSFET Q1 ein Adreßsignal eingeprägt wird. Die Schaltung CFC gibt komple mentäre Signale PO, aus, die dem Leitungszustand des Schmelzelements FU entsprechen. Die komplementären Signale PO und setzen einen der MOSFETs Q2 und Q3 in den EIN-Zustand und den anderen in den AUS-Zustand. Durch diese MOSFETs Q2 und Q3 wird eines der komplementären Adreßsignale ax₁ oder gewählt. Ist beispielsweise das Schmelzelement FU getrennt, wird das Signal PO hoch, und der MOSFET Q2 schaltet auf EIN. Dadurch wählt die Auswahl schaltung 3a₁ das Adreßsignal ax₁. Die Adreßsignal-Auswahl schaltung 3a_n hat denselben Aufbau wie die eben beschriebene Schaltung.

Die Ausgaben der Adreßsignal-Auswahlschaltungen 3a₁ bis 3a_n nehmen alle einen hohen Wert an, wenn die Adreß signale ax₁, bis ax_n, abzusetzende Adressen angeben, während zumindest eine von ihnen einen niedrigen Pegel an nimmt, wenn dies nicht der Fall ist.

Wie in der Figur gezeigt, umfaßt die Decoderschaltung 3b einen Vorlade-MOSFET Q4, Eingangs-MOSFETs Q5 bis Q6, die im wesentlichen eine NAND-Schaltung bilden, sowie eine CMOS- Inverterschaltung IV1. Die Ausgabe Φs dem Decoder-Schaltung 3b wird hoch, wenn die Adreßsignale ax₁, bis ax_n, abzusetzende Adressen angeben, da alle Eingangs-MOSFETs Q5 bis Q6 in Antwort darauf auf EIN schalten. Im Gegensatz dazu nimmt die Ausgabe Φs den niedrigen Pegel an, wenn die Adreßsignale nicht die genannte Adresse angeben, da zumindest einer der MOSFETs Q5 bis Q6 auf AUS schaltet.

Nach diesem Ausführungsbeispiel wird die beschriebene Adreß-Vergleicherschaltung 3 nicht mit der Ausgabe der Endstufe des Zeilen-Adreßpuffers 1a, sondern mit komple mentären Adreßsignalen axi′ und versorgt, die durch die Pegelkonversion des Adreßsignals Axi gebildet und der Vorstufe des Puffers 1a entnommen werden. Die Adreß- Vergleicherschaltung 3 führt den Vergleich mit einer Fehler adresse auf Grundlage dieser komplementären Adreßsignale axi′ und durch.

Der Adreßpuffer 1a nach diesem Ausführungsbeispiel umfaßt entsprechend Fig. 4 eine Vielzahl von CMOS-Invertern IV1 bis IV7, die in Kaskade geschaltet sind, obwohl die Erfindung nicht auf diese Konfiguration beschränkt ist.

Eine derartige Kaskadenschaltung aus einer Vielzahl von Schaltungen wurde aus folgenden Gründen gewählt:

Der in Fig. 2 gezeigte Zeilen-Adreßdecoder 2a weist eine Vielzahl von Decoder-Schaltungseinheiten auf, die beispielsweise jeweils aus einer NAND-Schaltung und einer Inverterschaltung als einem Puffer aufgebaut sind, dem eine Ausgabe von der vorhergehenden Einheit empfängt. Dies ist jedoch nicht im Detail in der Figur dargestellt. Jede Decoder-Schaltungseinheit decodiert die von dem Zeilen- Adreßpuffer 1a zugeführten Adreßsignale axi, , die aus mehreren Bits bestehen, und liefert ein darauf basierendes Decoder-Signal. Die Anzahl der Decoder-Schaltungseinheiten ist proportional zur Anzahl der Wortleitungen der Speicher anordnung 6 ausgelegt und erhöht sich damit mit einem Anstieg der Kapazität der Speicheranordnung 6. Entsprechend diesem Anstieg wird die Anzahl der Decoder-Schaltungsein heiten erhöht, die durch den Zeilen-Adreßpuffer 1a anzu steuern sind. Selbst wenn die Ausgabe einer Decoder-Schal tungseinheit durch den Wortleitungstreiber 5 auf vier Wort leitungen verteilt wird, um die Anzahl der Decoder- Schaltungseinheiten zu verringern, ist eine große Anzahl von Decoder-Schaltungseinheiten erforderlich, beispiels weise 128 für eine Anzahl von 512 Wortleitungen in der Speicheranordnung 6.

Jede Decoder-Schaltungseinheit ist über den Gate- Anschluß mit einer Vielzahl von Eingangs-MOSFETs versehen, die Adreßsignale empfangen, obwohl diese in der Figur nicht gezeigt sind, da die Schaltung selbst in keinem direkten Zusammenhang mit der Erfindung steht. Jeder Ein gangs-MOSFET weist eine nicht vernachlässigbare Gate- Kapazität auf. Aus diesem Grund ist mit der Ausgangsleitung des Zeilen-Adreßpuffers eine große Kapazität verbunden, die auf der Gate-Kapazität der zahlreichen Eingangs-MOSFETs besteht. Zusätzlich ist die Leiterbahn für die Zuführung des Adreßsignals an jede Decoder-Schaltungseinheit sehr lang, da die auf einem Halbleiter-Chip gebildete Speicher anordnung 6 relativ große Abmessungen aufweist, und jede Decoder-Schaltungseinheit im Zeilen-Adreßdecoder 2a ent sprechend einer Wortleitung angeordnet ist. Daraus ergibt sich eine sehr lange Ausgangs-Leiterbahn für den Zeilen- Adreßpuffer 1a. Eine derartig lange Leiterbahn hat natur gemäß eine große Streukapazität.

Der Zeilen-Adreßpuffer 1a erfordert daher eine beträcht liche Ansteuerkapazität, so daß er eine durch die genannten Gate-Kapazitäten sowie die Leiterbahn-Kapazität gebildete, sehr hohe kapazitive Last im ausreichenden Maße ansteuern kann.

Die MOSFETs Q21 und Q22, die eine als Endstufe des Puffers in Fig. 4 arbeitende Inverter-Schaltung IV9 bilden, müssen einen hinreichend niedrigen EIN-Widerstand haben, um trotz der genannten großen Last eine ausreichend hohe Veränderungsgeschwindigkeit eines Adreßsignals zu erzielen. Infolgedessen wird die jeweilige Kanal-Breite und Abmessung der MOSFETs Q21 und Q22 vergrößert. Die MOSFETs Q21 und Q22 werden in anderen Worten relativ groß ausgelegt.

In dieser Schaltung ist eine Inverterschaltung IV6 so ausgelegt, daß sie nachteilig eine hohe Eingangskapazität aufweist, die zu ihrer Ansteuerkapazität proportional ist.

Eine Inverterschaltung IV3, die als eine Schaltung zur Pegelunterscheidung und zur Wellenformbildung arbeitet, ist so ausgelegt, daß sie eine relativ kleine Kapazität hat, um die Veränderungsgeschwindigkeit des Adreßsignals Axi nicht zu beschränken, das daran als ein Eingangssignal anliegt. Die MOSFETs Q9 und Q10, die die Inverterschaltung IV3 aufbauen, sind in anderen Worten klein. Die Inverter schaltung IV3 hat folglich nur eine relativ niedrige An steuerkapazität.

Wenn in der Schaltungsanordnung nach Fig. 4 auf die Inverterschaltungen IV4 bis IV7 verzichtet wird, so daß die Inverterschaltung IV3 direkt eine Inverterschaltung IV8 ansteuert, wird die Veränderungsgeschwindigkeit eines Ausgangssignals der Inverterschaltung IV3 in hohem Maße durch die große Eingangskapazität der Inverterschaltung IV8 be schränkt. Als Folge davon wird es schwierig, Adreßsignale axi und zu erhalten, die mit hoher Geschwindigkeit auf das Adreßsignal Axi ansprechen.

Daher werden die Inverterschaltungen IV4 bis IV7 vor gesehen, so daß ein Signal mit einer hohen Ansprechge schwindigkeit auf das Eingangssignal Axi an die Inverter schaltung IV8 angelegt werden kann, selbst wenn die An steuerkapazität der Inverterschaltung IV3 relativ klein ist.

Die Inverterschaltung IV7 ist so aufgebaut, daß sie die Inverterschaltung IV8 in hinreichendem Maße ansteuern kann, und daß sie an der Inverterschaltung IV6, die in der Stufe vor ihr liegt, eine relativ niedrige Last bildet.

Die Inverterschaltung IV6 ist so aufgebaut, daß sie die Inverterschaltung IV7 in der Stufe hinter ihr in hin reichendem Maße ansteuern kann und daß sie eine relativ niedrige Last an der Inverterschaltung IV5 in der Stufe vor ihr bildet.

Die Inverterschaltungen IV5 und IV4 sind entsprechend aufgebaut.

Der p-Kanal-MOSFET Q21, der eine Komponente der als ein Ausgangspuffer arbeitenden Inverterschaltung IV9 ist, ist mit relativ großen Abmessungen ausgelegt, beispiels weise einer Kanalbreite von 150 µm und einer Kanallänge von 2 µm (im folgenden als 150/2 bezeichnet). Der n-Kanal- MOSFET Q22 hat beispielsweise Abmessungen von 75/2, obwohl die Erfindung nicht auf diese Konfiguration beschränkt ist. Die die Inverterschaltung IV8 bildenden MOSFETs Q19 und Q20 müssen in der Lage sein, die Inverterschaltung IV9 sowie die Decoderschaltung anzusteuern, und sind deshalb mit größeren Abmessungen als die MOSFETs Q21 und Q22 ausgelegt. Die Abmessungen der MOSFETs Q19 und Q20 betragen daher beispielsweise 200/2 bzw. 100/2. Die die Inverterschaltung IV7 bildenden MOSFETs Q17 und Q18 haben beispielsweise die Abmessungen 80/2 bzw. 40/2, die die Inverterschaltung IV6 bildenden MOSFETs Q15 und Q16 die Abmessungen 100/2 bzw. 50/2 und die die Inverterschaltung IV5 bildenden MOSFETs Q13 und Q14 die Abmessungen 150/2 bzw. 75/2. Die die Inver terschaltung IV3 aufbauenden MOSFETs Q9 und Q10 sind mit den Abmessungen 20/2 bzw. 50/2 ausgelegt, um die Eingabe eines Adreßsignals Axi beispielsweise auf TTL-Pegel (Tran sistor-Transistor-Logik) zu ermöglichen. Die die Inverter schaltung IV4 bildenden MOSFETs Q11 und Q12 haben beispiels weise die Abmessungen 50/2 bzw. 25/2.

Durch das Vorsehen einer Vielzahl von Inverterschal tungen, deren Ansteuerkapazität im wesentlichen in dieser Weise aufeinanderfolgend erhöht wird, wird die Ansprech geschwindigkeit der Adreßpufferschaltung 1a auf Signale verbessert.

Die Ausgaben der Inverter IV8 und IV9 der oben be schriebenen CMOS-Inverter IV3 bis IV9, die die höchste Ansteuerkapazität aufweisen, werden als interne komplementäre Adreßsignale axi und dem Zeilen-Adreßdecoder 2a zuge führt. Der in Fig. 1 gezeigten Adreß-Vergleicherschaltung 3 werden andererseits als komplementäre Adreßsignale axi′ und die Ausgaben der Inverter IV5 und IV6 zugeführt, die die Vorstufe des Zeilen-Adreßpuffers 1a bilden.

In der obigen Schaltkreisanordnung ist der Zeilen- Adreßdecoder 2a mit den jeweiligen Ausgängen der die End stufe des Zeilen-Adreßpuffers 1a bildenden Inverter IV8 und IV9 durch eine relativ lange Leiterbahn verbunden, wie sie oben beschrieben wurde. Diese Inverter erfordern daher eine relativ große Ansteuerkapazität. Die Adreß-Vergleicher schaltung 3 erfordert im Gegensatz dazu nicht die Ausgabe einer Schaltung mit einer großen Ansteuerkapazität, wie der Inverter IV8 und IV9, da die Schaltung 3 selbst eine relativ niedrige Last bildet. Wie oben beschrieben, können daher die Ausgaben der Inverter IV5 und IV6, die die Vor stufe des Zeilen-Adreßpuffers 1a bilden, der Adreß-Ver gleicherschaltung 3 zugeführt werden. Obwohl die Inverter IV5 und IV6 eine geringere Ansteuerleistung als die Inverter IV8 und IV9 haben, ist die Verzögerungszeit der jeweiligen Ausgaben zum Adreßsignal Axi gering. Wie durch die gestrich elte Linie in Fig. 5C dargestellt, wird daher die Veränderung des Diskriminierungssignals Φsj und ebenso die Lieferung der Auswahlsignale Φxsj und Φxÿ, wie in Fig. 5D gestrichelt dargestellt, im Vergleich zu dem Fall beschleunigt, in dem die Ausgaben axi und der Inverter IV8 und IV9 als Eingangssignale für die Adreß-Vergleicherschaltung 3 ver wendet werden. Wenn das Auswahlsignal Φxsj ausgegeben wird, wird der zu diesem Zeitpunkt durch den Decoder 2a gewählte Wortleitungstreiber 5 angesteuert. Wird das Auswahlsignal Φxÿ ausgegeben, wird der Ersatz-Wortleitungstreiber 5s angesteuert, und dadurch eine Ersatz-Speicherzeile gewählt. Da die Lieferung der Signale Φsj und Φxÿ entsprechend obiger Beschreibung nach diesem Ausführungsbeispiel be schleunigt wird, erfolgt auch die Auswahl der Ersatz- Speicherzeile mit hoher Geschwindigkeit. Als Folge davon wird die Zugriffszeit des Speichers verkürzt.

Während im oben beschriebenen Ausführungsbeispiel eine Zusatz-Speicherzeile 6s parallel zu einer Wortleitung vorgesehen ist, die an die Stelle einer ein Fehlerbit enthaltenden Speicherzeile treten kann, ist es ebenso möglich, eine Ersatz-Speicherspalte und einen Leseverstärker parallel zu einer Datenleitung vorzusehen, so daß die Ersatz- Speicherspalte für eine das Fehlerbit oder ähnliches ent haltende Datenleitung substituiert werden kann. Daneben können auch die Ersatz-Speicherspalte und die Ersatz-Speicher zeile zusammen vorgesehen werden.

Im obigen Ausführungsbeispiel werden zusätzlich auf Grundlage eines -Signals (Row Addreß Strobe/Zeilen adreß-Strobesignal) und eines -Signals (Spaltenadreß- Strobesignal) entsprechende interne Steuersignale gebildet, die von der externen Vorrichtung zugeführt werden. Durch diese internen Steuersignale werden die Adreßpuffer 1a und 1b so betrieben, daß sie die Signale Axi und Ayi annehmen, die von einem Multiplexsystem eingegeben werden und daß die den Takt der Auswahlsignale Φxÿ und Φxsj setzen, die von der Schaltung 4 zur Bildung eines Auswahlsignals ausgegeben werden.

Ausführungsbeispiel 2

Im folgenden wird ein zweites Ausführungsbeispiel der Erfindung beschrieben, wobei auf die Fig. 6 bis 8 Bezug genommen wird.

Ein dynamischer RAM nach diesem Ausführungsbeispiel wird durch dieselbe CMOS-Technologie für integrierte Schal tungen wie im ersten Ausführungsbeispiel gebildet.

Nach diesem Ausführungsbeispiel ist in einem peripheren dynamischen CMOS-RAM eine Decoderschaltung aus einer dyna mischen Schaltung aufgebaut, um die Anzahl der Schaltungs elemente zu verringern, wie beispielhaft in Fig. 6 darge stellt. Die Decoderschaltung besteht konkret aus n-Kanal- MOSFETs Q24, Q25, Q26, . . ., die in Serie geschaltet sind, und an deren Gate-Anschlüssen interne Adreßsignale axi, () eingeprägt werden, sowie aus einem p-Kanal-Vorlade- MOSFET Q23, auf dessen Gate-Anschluß ein Taktsignal gegeben wird. In diesem Aufbau werden durch das Taktsignal die Ausgaben einer Vielzahl von Decoderschaltungen auf einen Vorladepegel (im wesentlichen den Pegel einer Quellen spannung Vcc) gesetzt. Da der Pegel jeder Eingabe axi () hoch ist, nachdem durch das Taktsignal eine Vorlade- Operation bewirkt wurde, ist nur der Ausgabepegel der Deco derschaltung niedrig, die gewählt werden soll. Aus diesem Grund ist der Leistungsverbrauch in diesem Ausführungsbei spiel erheblich geringer als in einem NMOS-Decoder.

Wenn jedoch ein derartiger CNOS-Decoder Anwendung findet, wird die Geschwindigkeit der Ladungsabführung von einem Ausgangsschaltungspunkt verringert, da die n-Kanal-MOSFETs Q24, Q25, . . . in Serie geschaltet sind. Als Folge davon kann sich die Zugriffszeit verlängern.

Wie in Fig. 7 gezeigt, ist daher in diesem Ausführungs beispiel vor dem Adreßdecoder 2 ein Vordecoder 13 vorge sehen, um im Voraus ein Paar von internen Adreßsignalen axi, axj (, ) zu decodieren. Ein dadurch erhaltenes Signal axÿ wird als ein Eingangssignal für den Haupt decoder 2 verwendet. Durch diese Anordnung wird die Anzahl der Eingangsanschlüsse für den Hauptdecoder 2 halbiert, wodurch sich die Anzahl der in Serie geschalteten MOSFETs verringert. Der Abfall der Decoderausgabe kann daher ver bessert werden.

Der oben genannte Vordecoder 13 ist beispielsweise entsprechend Fig. 8 aufgebaut.

In diesem Ausführungsbeispiel werden vom Adreßpuffer 1 ausgegebene interne komplementäre Adreßsignale axi, statt der Ausgabe axÿ des Vordecoders 13 als Eingangssignale für die Adreß-Vergleicherschaltung 3 verwendet. Die zeit liche Veränderung des von der Adreß-Vergleicherschaltung 3 gelieferten Diskriminierungssignals Φsj wird daher im Vergleich zu dem Fall beschleunigt, in dem die Ausgabe axÿ des Vordecoders 13 als Eingangssignal dient, wodurch die Zugriffszeit verkürzt wird.

Ausführungsbeispiel 3

Die Fig. 9 und 10 zeigen ein drittes Ausführungs beispiel der vorliegenden Erfindung.

Danach ist ein dynamischer RAM mit einer Vielzahl von Ersatz-Speicherzeilen versehen. Diese Ersatz-Speicher zeilen werden durch einen Redundanz-Decoder 14 gewählt.

Auch in diesem Ausführungsbeispiel ist, wie im oben beschriebenen zweiten Ausführungsbeispiel, der Vordecoder 13 vorgesehen. Die Ausgaben axi, des Adreßpuffers 1a werden als Eingangssignale für den Vordecoder 13 und die Adreß-Vergleicherschaltung 3 verwendet. Ein von der Adreß-Vergleicherschaltung 3 ausgegebenes Diskriminierungs signal Φs wird zusammen mit dem Signal axÿ des Vordecoders 13 dem Redundanzdecoder 14 zugeführt, der für die Auswahl einer aus der Vielzahl von Ersatz-Speicherzeilen vorgesehen ist. Auf Grundlage der Ausgabe dieses Redundanzdecoders 14 wird ein Ersatz-Wortleitungstreiber 5s gewählt, der die Wortleitung der Ersatz-Speicherzeile ansteuert.

Ein durch Invertieren des Diskriminierungssignals Φs durch einen Inverter 15 erhaltenes Signal wird jedem regulären Adreßdecoder 2a zugeführt. Dadurch wird jede Decoderausgabe veranlaßt, den hohen Pegel anzunehmen, wenn sich das Entscheidungssignal Φs auf einem hohen Pegel be findet. Der reguläre Wortleitungstreiber 5 wird in anderen Worten nicht gewählt.

Wie in Fig. 10 gezeigt, umfaßt jeder Adreßdecoder 2ai und der Redundanzdecoder 14 eine Serienschaltung mit MOSFETs Q36, Q37, . . . und Q40, Q41, . . ., auf die die Ausgabe axÿ vom Vordecoder 13 gegeben wird, mit MOSFETs Q35 und Q39, auf die das Taktsignal gegeben wird, sowie mit MOSFETs Q38 und Q42, auf die das Entscheidungssignal Φs oder das dazu invertierte Signal als Ausgabe der Adreß- Vergleicherschaltung 3 gegeben wird.

Wenn die Ausgabe (Entscheidungssignal) Φs der Adreß- Vergleicherschaltung 3 aufgrund der Übereinstimmung zwischen der Eingangsadresse Axi mit einer gesetzten Fehleradresse den hohen Pegel annimmt, bildet der Redun danzdecoder 14 ein Auswahlsignal Φxs, wodurch der Ersatz- Wortleitungstreiber 5s gewählt wird. Anschließend wird der Ersatz-Wortleitungstreiber 5s durch ein Signal Φx angesteuert, um eine Ersatz-Speicherzeile 6s zu wählen.

Wenn das Diskriminierungssignal Φs den hohen Pegel annimmt, schaltet der im regulären Adreßdecoder 2ai vor gesehene MOSFET Q38 auf AUS. Als Folge davon bleibt die Ausgabe jedes Decoders 2ai auf dem hohen Pegel, so daß der reguläre Wortleitungstreiber 5 nicht gewählt wird.

Stimmt eine Eingabeadresse nicht mit einer Fehler adresse überein, d. h. nimmt das Diskriminierungssignal Φs den niedrigen Pegel an, wird der Redundanzdecoder 14 nicht betrieben, während ein regulärer Decoder 2ai aktiviert wird. Dabei wird von einem Decoder 2ai ein Auswahlsignal ausgegeben, das einer Ausgabe aÿ vom Vordecoder 13 ent spricht. Aufgrund dieses Auswahlsignals wird der reguläre Wortleitungstreiber 5 gewählt und durch das Ansteuersignal Φs so betrieben, daß er eine Wortleitung auf einen Auswahl pegel setzt.

In diesem Ausführungsbeispiel sowie in den vorher gehenden zwei Ausführungsbeispielen wird die Bildung des Diskriminierungssignals beschleunigt und damit die Zugriffs zeit verkürzt, im Vergleich zu dem Fall, in dem die Ausgabe des Vordecoders 13 als Eingangssignal für die Adreß-Ver gleicherschaltung 3 dient.

Nach vorliegender Erfindung lassen sich folgende Wir kungen erzielen:

(1) In einem mit einer Redundanzschaltung versehenen RAM, der eine Einrichtung zum Setzen einer Fehleradresse, eine Adreß-Vergleicherschaltung usw. aufweist, wird die Adreß- Vergleicherschaltung mit dem Ausgangssignal der Vorstufe eines mehrstufigen Adreßpuffers versorgt. Dieser Aufbau ermöglicht die Beschleunigung des Ausgangstaktes des von der Adreß-Vergleicherschaltung gelieferten Diskriminierungs signals, was die Wirkungen hat, daß der Anstieg eines Aus wahlsignals beschleunigt sowie die Zugriffszeit verkürzt wird, und daß das Lesen mit hoher Geschwindigkeit erfolgt.
(2) In einem RAM, in dem ein Vordecoder vor dem Adreß decoder und zusätzlich eine Redundanzschaltung vorgesehen ist, wird die Adreß-Vergleicherschaltung mit der Ausgabe eines Adreßpuffers versorgt, der in der Stufe vor dem Vordecoder vorgesehen ist. Dieser Aufbau ermöglicht die Beschleunigung des Ausgangstaktes des von der Adreß-Ver gleicherschaltung gelieferten Entscheidungssignals und zeigt die Wirkungen, daß der Anstieg eines Auswahlsignals be schleunigt sowie die Zugriffszeit verkürzt wird, und daß das Lesen mit hoher Geschwindigkeit erfolgt.

In den oben beschriebenen Ausführungsbeispielen wurde die Anwendung eines dynamischen CMOS-RAM gezeigt. Die Erfindung ist jedoch beispielsweise auch auf einen vollständigen dynamischen NMOS-RAM anwendbar, wenn der Adreßpuffer aus mehrstufigen Schaltungen aufgebaut oder der Vordecoder vor dem Adreß decoder vorgesehen ist.

Daneben kann die Erfindung nicht nur auf dynamische RAMs entsprechend obiger Beschreibung, sondern auf alle Halb leiterspeichervorrichtungen, beispielsweise statische RAMs Anwendung finden, die mit einer Redundanzschaltung versehen sind.

Claims

1. Halbleiter-Speichervorrichtung, mit
einer Speicheranordnung (6);
einem Adreßdecoder (2), der mit der Speicheranordnung verbunden ist und der ein der Speicheranordnung (6) zuzu führendes Auswahlsignal bildet;
einer ersten Schaltung (1a/IV3-IV6 in Fig. 4; 1 in Fig. 7), die ein Eingangs-Adreßsignal (Axi) empfängt;
einer zweiten Schaltung (1a/IV7-IV9 in Fig. 4; 13 in Fig. 7), die auf ein Ausgangssignal der ersten Schaltung anspricht und die ein dem Adreßdecoder (2) zuzuführendes Adreßsignal (axi, ; axÿ) bildet;
einem Ersatzspeicher (6s);
einer Adreß-Vergleicherschaltung (3), die ein Ausgangs signal der ersten Schaltung aufnimmt und einen Vergleich mit einer Fehleradresse durchführt; und mit
einer Schaltung (4), die auf das Ausgangssignal (Φsj) der Adreß-Vergleicherschaltung (3) anspricht und die ein Auswahl signal (Φxsj) für den Ersatzspeicher (6s) bildet.

2. Speichervorrichtung nach Anspruch 1, dadurch gekennzeich net, daß die erste Schaltung aus einer Vorstufe (IV3-IV6) und die zweite Schaltung aus einer nachfolgenden Stufe (IV7-IV9) einer Adreß-Pufferschaltung (1a) gebildet ist.

3. Speichervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß ein Wortleitungstreiber (5) vorgesehen ist, der ein von dem Adreßdecoder (2) ausgegebenes Auswahlsignal empfängt und auf der Grundlage dieses Signals ein einer Wortleitung der Speicheranordnung zuzuführendes Auswahlsignal bildet; daß der Ersatzspeicher (6s) Wortleitungen aufweist, die durch das von der Schaltung (4) zur Bildung eines Auswahlsi gnals gelieferte Auswahlsignal (Φxsj) gewählt werden; und daß die Schaltung (4) zur Bildung eines Auswahlsignals in Antwort auf das Ausgangssignal (Φsj) der Adreß-Vergleicher schaltung (3) ein Signal (Φxÿ), das den Betrieb des Wort leitungstreibers (5) unterbricht, sowie das Signal (Φxsj) liefert, das die Wortleitungen des Ersatzspeichers (6s) ansteuert.

4. Speichervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß jede der ersten und zweiten Schal tungen aus mehreren Inverterschaltungen (IV3-IV6/IV7-IV9) gebildet ist.

5. Speichervorrichtung nach Anspruch 4, dadurch gekennzeich net,
daß die die ersten und zweiten Schaltungen aufbauenden Inverterschaltungen (IV3-IV9) aus Feldeffekttransistoren mit isolierten Gate-Elektroden (Q9-Q22) gebildet sind, und daß die Feldeffekttransistoren (Q17-Q22), die das Aus gangssignal (axi, ) der zweiten Schaltung (IV7-IV9) bilden, größer als die Feldeffekttransistoren (Q9-Q16) sind, die das Ausgangssignal (axi′, ) der ersten Schaltung (IV3-IV6) bilden.

6. Speichervorrichtung nach Anspruch 4 oder 5, dadurch ge kennzeichnet, daß jede Inverterschaltung (IV3-IV9) aus einem CMOS-Inverter gebildet ist.

7. Speichervorrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet,
daß die erste Schaltung eine Adreßpufferschaltung (1) ist; und
daß die zweite Schaltung ein Vordecoder (13) ist, der ein von der Adreßpufferschaltung (1) zugeführtes Adreßsignal (axi, ) decodiert und auf der Grundlage dieses Signals ein dem Adreßdecoder (2) zuzuführendes decodiertes Signal (axÿ) bildet.