DE3247538C2 - - Google Patents

Description

Die Erfindung betrifft einen integrierten dynamischen Halbleiterspeicher nach dem Oberbegriff des PA 1.

Bei einem typischen D-RAM-Speicher umfaßt die Speicheranordnung eine Vielzahl von Speicherzellen, die in Form einer Matrix angeordnet sind, Datenleitungen und Wortleitungen. Beim Auslesen der Daten liegt eine kleine Potentialänderung an der Datenleitung von einer Speicherzelle, die beispielsweise einen einzelnen Transistor umfaßt. Um eine derartige kleine Potentialänderung verstärken zu können, sind zwei Daten­ leitungen paarweise bei üblichen D-RAM-Speichern vorgesehen. Wenn die gespeicherten Daten in der Speicherzelle, die mit einer der paarweise vorgesehenen Datenleitungen, die im folgenden als Datenleitungspaar bezeichnet werden, verbunden ist, ausge­ lesen werden, liegt ein Bezugspotential an der anderen Leitung des Datenleitungspaares über eine geeignete Einrichtung, beispielsweise eine Scheinspeicherzelle. Der Potentialunter­ schied zwischen den Leitungen, die das Datenleitungspaar bilden, wird über einen Leseverstärker verstärkt.

Beim Auslesen der Daten von den Speicherzellen wird von einer Wortleitung über eine unerwünschte Kapazität, beispiels­ weise eine parasitäre Kapazität, eine Potentialschwankung an jede Datenleitung angelegt, was als eine Störung anzusehen ist.

Die Auswirkungen einer derartigen Potentialschwankung können relativ gut mittels einer Doppelbitleitungsan­ ordnung verringert werden. D. h. mit anderen Worten, daß eine einzelne Wortleitung jede Leitung eines Datenleitungs­ paares kreuzt, so daß dadurch gleichzeitig eine derartige Störung, die als Gleichtaktstörung anzusehen ist, an beiden Leitungen anliegt, die das Datenleitungspaares bilden. Die Gleichtaktstörung kann im wesentlichen mittels eines Differentialleseverstärkers vernachlässigt werden. Es wird daher möglich, die Daten von den Speicherzellen im wesent­ lichen fehlerfrei unabhängig von der unerwünschten Potential­ schwankung auszulesen, die von der Wortleitung an den Daten­ leitungen liegt. Eine solche Anordnung ist beispielsweise in DE 27 39 276 B2 beschrieben.

Untersuchungen haben jedoch gezeigt, daß eine relativ große Differenzstörung an demjenigen Datenleitungspaar liegt, das am Endabschnitt der Speicheranordnung angeordnet ist.

Die oben erwähnte Differenzstörung wird infolge der Wort­ leitungswahl und der Substratvorspannungsschwankung erzeugt.

Durch die Erfindung soll daher ein integrierter dynamischer Halbleiterspeicher geschaffen werden, bei dem die Kopplungs­ störungen, die in den ein Datenleitungspaar bildenden Lei­ tungen jeweils aufgrund der Wortleitungswahl und der Substrat­ vorspannungsschwankung erzeugt werden, einander im wesent­ lichen gleich sind.

Bei dem erfindungsgemäßen integrierten dynamischen Halbleiterspeicher (D-RAM-Schaltungsvorrichtung) ist eine zusätzliche Leitung (Scheindatenleitung) außerhalb der von den Datenleitungen äußersten Datenleitung vorgesehen, wobei die Scheindatenlei­ tung dieselbe Anordnung wie die obenerwähnten Datenlei­ tungen hat. Das hat zur Folge, daß es möglich ist, die zu­ sammengesetzten zwischen den Datenleitungen bestehenden para­ sitären Kapazitäten einander gleich zu machen. Die Kopplungsstörungen von den Wortleitungen und den Scheinwortleitungen und die Kopplungsstörungen aufgrund der Schwankungen der Substratvor­ spannung -V_BB werden daher in gleichem Maße in den Lei­ tungen erzeugt, die jedes Datenleitungspaar bilden. Folglich ist es möglich, die Kopplungsstörungen in den Leitungen, die ein Datenleitungspaar bilden, jeweils mittels eines Differentialleseverstärkers zu unterdrücken, der für jedes Datenleitungspaar vorgesehen ist.

Es ist daher möglich, eine Fehlfunktion zu vermeiden und den Eingangspegelstörabstand zu erhöhen, da der kleine Spannungsunterschied, der am Differentialleseverstärker liegt, durch die obenerwähnten Kopplungsstörungen nicht beeinflußt wird.

Im folgenden werden anhand der zugehörigen Zeichnung be­ sonders bevorzugte Ausführungsbeispiele der Erfindung näher beschrieben.

Fig. 1 zeigt in einem Blockschaltbild eine früher untersuchte D-RAM-Schaltung.

Fig. 2A zeigt in einem Blockschaltbild ein Beispiel einer Schaltung, die einen wesentlichen Teil eines Ausführungsbeispiels der erfindungsge­ mäßen D-RAM-Schaltungsvorrichtung bildet.

Fig. 2B zeigt das Schaltbild eines in die Praxis umge­ setzten Beispiels des wesentlichen Teils.

Fig. 2C zeigt in einem Zeitdiagramm die Arbeitsweise des wesentlichen Teils.

Fig. 2D zeigt ein Blockschaltbild eines weiteren Bei­ spiels der Schaltung, die einen wesentlichen Teil eines Ausführungsbeispiels der erfindungs­ gemäßen D-RAM-Schaltungsvorrichtung bildet.

Fig. 2E zeigt das Schaltbild eines in die Praxis umge­ setzten Beispiels des wesentlichen Teils.

Fig. 3A zeigt das Schaltbild eines bevorzugten Aus­ führungsbeispiels der Erfindung.

Fig. 3B zeigt in einem Zeitdiagramm die Arbeitsweise des bevorzugten Ausführungsbeispiels.

Fig. 4A zeigt das Layout-Muster eines Beispiels einer Speicheranordnung M-ARY und einer Scheinspeicher­ anordnung D-ARY gemäß eines Ausführungsbei­ spiels der Erfindung.

Fig. 4B zeigt das Layout-Muster eines Beispiels eines Teils eines Leseverstärkers gemäß eines Aus­ führungsbeispiels der Erfindung.

Fig. 4C zeigt das Layout-Muster eines weiteren Beispiels der Speicheranordnung und der Scheinspeicher­ anordnung.

Fig. 4D zeigt das Layout-Muster eines weiteren Beispiels eines Teils des Leseverstärkers.

Fig. 5 zeigt das Grundmuster eines Feldisolierfilmes gemäß eines Ausführungsbeispiels der Erfindung.

Fig. 6 zeigt das Grundmuster einer polykristallinen Siliciumschicht gemäß eines Ausführungsbeispiels der Erfindung.

Fig. 7 zeigt Schnittansichten des integrierten Schaltungs­ aufbaues längs der Linien X₁-X₁, X₂-X₂ und X₃-X₃ der Layout-Muster, die in den Fig. 4A, 4B und 4C jeweils dargestellt sind.

Bevor ein bevorzugtes Ausführungsbeispiel der Erfindung beschrieben wird, wird im folgenden zum leichteren Ver­ ständnis der erfindungsgemäßen Ausbildung eine integrierte D-RAM-Schaltung mit Doppelbitleitungsanordnung beschrieben, die vorher untersucht wurde.

Fig. 1 zeigt in einem Blockschaltbild einen Teil der D-RAM- Schaltungsvorrichtung mit Doppelbitleitungsanordnung, die vorher untersucht wurde. Die D-RAM-Schaltungsvorrichtung weist eine Speicheranordnung auf, die eine Vielzahl von Speicherzellen M-CEL, die in Matrixform angeordnet sind, Scheinspeicherzellen D-CEL, Datenleitungen , Wortleitungen WL_1-1 ∼ WL_1-m und Scheinwortleitungen DWL_1-1, DWL_1-2 umfaßt. Jede Speicherzelle besteht aus einer Eintransistorzelle und ist mit ihrem Eingangs-/Ausgangs­ anschluß mit einer Datenleitung und mit ihrem Wählan­ schluß mit einer Wortleitung verbunden. Datenleitungspaare, beispielsweise die Datenleitungen DL_1-1 und , sind mit den Eingangs-/Ausgangsanschlüssen eines Differentialleseverstärkers SA₁ verbunden.

Der Datenauslesevorgang in der D-RAM-Schaltungsanordnung läuft in Grundzügen in der folgenden Weise ab.

Zunächst werden das Potential einer zu wählenden Wortleitung, beispielsweise der Wortleitung WL_1-1, und das Potential der dieser Wortleitung entsprechenden Scheinwortleitung DWL_1-2 gleichzeitig vom niedrigen Pegel auf den hohen Pegel jeweils geändert. Wenn das Potential der Wortleitung WL_1-1 einen hohen Pegel hat, sind die Speicherzellen M-CEL in der ersten Zeile gewählt, deren Wählanschlüsse mit der Wortleitung WL_1-1 verbunden sind. Folglich wird das Potential jeder Da­ tenleitung DL_1-1, DL_1-2 . . . , das vorher auf einen geeigneten Anfangswert gesetzt ist, auf eine Spannung geändert, die den Daten "1" oder "0" entspricht, die vorher in den Speicher­ zellen gespeichert sind, die durch die Wortleitung WL_1-1 ausgewählt sind.

Gleichzeitig werden die Scheinspeicherzellen D-CEL in der zweiten Zeile gewählt, deren Wählanschlüsse mit der Scheinwortleitung DWL_1-2 verbunden sind. Folglich ändert sich die Anfangsspannung jeder Datenleitung , . . . auf eine gegebene Bezugsspannung.

Als Folge davon liegt ein kleiner Spannungsunterschied mit einer Polarität, die den vorher in den angewählten Speicher­ zellen gespeicherten Daten entspricht, zwischen den Lei­ tungen, die jedes Datenleitungspaar bilden, beispielsweise zwischen den Leitungen DL_1-1 und .

Der kleine Spannungsunterschied, der zwischen jedem Daten­ leitungspaar liegt, wird mittels eines entsprechenden Differentialleseverstärkers SA₁, SA₂, . . . SA_n, der für das Datenleitungspaar jeweils vorgesehen ist, verstärkt, bis er einen ausreichend großen Wert hat.

Als nächstes wird ein Datenleitungspaar aus den Datenlei­ tungspaaren mittels eines Spaltenschalters C-SW ausgewählt. Das Signal auf dem gewählten Datenleitungspaar wird über einen nicht dargestellten Datenausgangspuffer DOB zur Außen­ seite der D-RAM-Schaltungsvorrichtung übertragen. In dieser Weise werden die in irgendeiner Speicherzelle gespeicherten Daten ausgelesen.

Die Wahl der Wortleitungen und der Scheinwortleitungen er­ folgt mit Hilfe einer Zeilendekodierschaltung R-DCR, während der Spaltenschalter mittels einer nicht dargestellten Spaltendekodierschaltung C-DCR gesteuert wird.

Selbst bei dem Aufbau einer tatsächlichen Schaltungsvor­ richtung kreuzen die Wortleitungen WL_1-1, WL_1-2, . . . WL_1-m und die Scheinwortleitungen DWL_1-1, DWL_1-2 alle Datenleitungen DL_1-1, . . . DL_1-n, . Eine parasitäre Kapazität zwischen einer Datenleitung und einer Wortleitung C_dw′ oder C_dw′′ (C_dw′ < C_dw′′) ist an jeder Schnittstelle zwischen den Wortleitungen und den Datenleitungen gebildet. Die parasitäre Kapazität zwischen einer Datenleitung und einer Wortleitung C_dw′ gibt im wesentlichen diejenige para­ sitäre Kapazität wieder, die an einer Schnittstelle auftritt, an der eine Speicherzelle angeordnet ist. Andererseits gibt die parasitäre Kapazität zwischen einer Datenleitung und einer Wortleitung C_dw′′ diejenige parasitäre Kapazität wieder, die an einer Schnittstelle auftritt, an der sich keine Speicherzelle befindet.

Einschließlich der Gate-Drain-Kapazität eines nicht darge­ stellten Schalt-MISFET in jeder Speicherzelle M-CEL hat die parasitäre Kapazität C_dw′ einen Kapazitätswert, der größer als der der parasitären Kapazität C_dw′′ ist, die einfach aufgrund der sich kreuzenden Verdrahtungsanordnung auftritt.

Da die dargestellten parasitären Kapazitäten C_dw′, C_dw′′ auf­ treten, liegt eine Kopplungsstörung an jeder Datenleitung, wenn das Potential einer Wortleitung von einem niedrigen Pegel auf einen hohen Pegel ansteigt.

Bei einer D-RAM-Schaltungsvorrichtung mit Doppelbitleitungs­ anordnung ist zu erwarten, daß die Kopplungsstörung, die an jeder Leitung eines Datenleitungspaares von einer Wort­ leitung und von einer Scheinwortleitung liegt, eine Gleich­ taktstörung ist. Die Störungen, die an den Leitungen liegen, die ein Datenleitungspaar jeweils bilden, können daher er­ wartungsgemäß im wesentlichen mittels eines Differential­ leseverstärkers vernachlässigt werden.

Wenn beispielsweise die Wortleitung WL_1-1 gewählt ist, liegt eine Kopplungsstörung an der Datenleitung DL_1-1 von der Wortleitung WL_1-1 über die parasitäre Kapazität C_dw′, während eine Kopplungsstörung an der Datenleitung von der Wortleitung WL_1-1 über die parasitäre Kapazität C_dw′′ liegt. Da zu diesem Zeitpunkt die Scheinwortleitung DWL_1-2, die der Wortleitung WL_1-1 entspricht, gleichfalls gewählt ist, liegt eine Kopplungsstörung an jeder Datenleitung DL_1-1, gleichfalls von der Scheinwortleitung. Das kann daher so betrachtet werden, als bildeten die parasitären Kapazitäten, beispielsweise zwischen der Datenleitung DL_1-1 und der gewählten Wortleitung WL_1-1 und der parasitäre Kapazität zwischen der Datenleitung DL_1-1 und der Schein­ wortleitung DWL_1-2 im wesentlichen eine einzige zusammenge­ setzte parasitäre Kapazität, die eine Kopplungsstörung an die Datenleitung DL_1-1 legt.

Wenn die parasitäre Kapazität C_ddw′′ zwischen der Schein­ wortleitung DWL_1-2 und der Datenleitung DL_1-1 gleich der parasitären Kapazität C_dw′′ zwischen der Wortleitung WL_1-1 und der Datenleitung ist und wenn die parasitäre Kapazität C_ddw′ zwischen der Scheinwortleitung DWL_1-2 und der Datenleitung gleich der parasitären Kapazität C_dw′ zwischen der Wortleitung WL_1-1 und der Datenleitung DL_1-1 ist, wird die zusammengesetzte parasitäre Kapazität (C_dw′ + C_ddw′′ = C_dw), die mit der Datenleitung DL_1-1 verbunden ist, wenn die Wortleitung WL_1-1 gewählt ist, gleich der zusammengesetzten parasitären Kapazität (C_dw′′ + C_ddw′ = C_dw′), die mit der Datenleitung verbunden ist.

Das hat zur Folge, daß zu erwarten ist, daß die Störung, die an der Datenleitung DL_1-1 liegt, wenn die Wortleitung WL_1-1 gewählt ist, einen Pegel haben wird, der im wesentlichen gleich der Störung ist, die an der Datenleitung liegt.

Es ist darüber hinaus zu erwarten, daß die Störung, die an jeder Leitung des Datenleitungspaares DL_1-1 und liegt, durch den Differentialleseverstärker SA₁ vernach­ lässigt werden kann, da die Störung im wesentlichen eine Gleichtaktstörung ist.

Wie es oben beschrieben wurde, hat es sich jedoch gezeigt, daß die Störung, die an einer Leitung des Datenleitungs­ paares, beispielsweise an der Leitung DL_1-1 liegt, die sich am Endabschnitt der Speicheranordnung befindet, nicht genau mit der Störung zusammenfällt, die an der anderen Leitung des Datenleitungpaares, d. h. an der Leitung liegt.

Die Datenleitungen DL_1-1, , in der D-RAM-Schaltungsvorrichtung werden mit anderen Worten von beispielsweise derselben Verdrahtungsschicht gebildet und sind in im wesentlichen gleichen Abständen nebeneinander angeordnet.

Dementsprechend tritt eine parasitäre Kapazität zwischen Datenleitungen C_dd mit einem nicht vernachlässigbaren Wert zwischen einander benachbarten Datenleitungen auf.

In Fig. 1 ist die parasitäre Kapazität zwischen Datenleitungen, die mit jeder der Datenleitungen im Inneren der Speicheranordnung, d. h. mit allen anderen Datenleitungen als den Datenleitungen DL_1-1 und verbunden sind, die sich an den Endabschnitten der Speicheranordnung jeweils befinden, gleich 2 C_dd, da die parasitäre Kapazität an bei­ den Seiten angeordnete Datenleitungen hat.

Die parasitäre Kapazität zwischen Datenleitungen, die mit jeder der Datenleitungen DL_1-1 und verbunden sind, die sich an den Endabschnitten der Speicheranordnung jeweils befinden, ist andererseits gleich C_dd, da die parasitäre Kapazität nur eine an einer Seite angeordnete Datenleitung aufweist.

Die Kopplungsstörungen, die am Datenleitungspaar DL_1-1 und liegen, das sich am Endabschnitt der Speicher­ anordnung befindet, sind daher einander nicht gleich. In ähnlicher Weise sind die Kopplungsstörungen, die an dem Datenleitungspaar am untersten Endabschnitt liegen, jeweils einander nicht gleich.

Wenn insbesondere die Elemente extrem klein gemacht werden, da die Speicherkapazität erhöht werden soll, d. h. die Speicheranordnungsdichte höher gemacht werden soll, wird die parasitäre Kapazität C_dd in derselben Verdrahtungs­ schicht größer. Das Ungleichgewicht zwischen den Kopplungs­ störungen, die in dem oben erwähnten Datenleitungspaar erzeugt werden, wird daher immer größer.

Wenn das Potential sowohl einer Wortleitung als auch einer Scheinwortleitung von einem niedrigen Pegel (0 V) auf einen hohen Pegel (V_cc) in der D-RAM-Schaltungsein­ richtung ansteigt, ergeben sich die angenäherten Werte der Kopplungsstörungen (Spannungsänderungswerte) ΔV_N, ΔV_N′, die an dem Datenleitungspaar DL_1-1, durch den Einfluß der zusammengesetzten parasitären Kapazität zwischen einer Datenleitung und einer Wortleitung C_dw′ der parasitären Kapazität zwischen den Datenleitungen C_dd und der anderen parasitären Kapazität der Datenleitung C₀ liegen nach den folgenden Gleichungen (1) und (2):

Es versteht sich gleichfalls, daß die parasitäre Kapazität C₀ die Sperrschichtkapazität zwischen dem Drain des MISFET, der die Speicherzelle bildet, und dem Substrat ent­ hält. Die Schwankung in der Substratvorspannung -V_BB, die am Substrat liegt, führt dementsprechend dazu, daß ähnliche Kopplungsstörungen in den Datenleitungen erzeugt werden.

Auch in diesem Fall werden nicht ausgeglichene Kopplungs­ störungen in den äußersten Datenleitungspaaren DL_1-1, und DL_1-1, erzeugt.

Wenn somit die Kopplungsstörungen nicht im gleichen Maße in den Leitungen erzeugt werden, die ein Datenleitungs­ paar bilden, arbeitet der Differentialleseverstärker leicht fehlerhaft, der mit dem Signal auf dem Datenleitungspaar als Eingangssignal versorgt wird.

Wenn daher die in einer Speicherzelle gespeicherten Daten auf dem Datenleitungspaar in Form eines kleinen Spannungs­ unterschiedes auftreten, können die Kopplungsstörungen dazu führen, daß der kleine Spannungsunterschied abnimmt, so daß der Störabstand des aufzunehmenden Signales so weit abnehmen kann, daß das Ausmaß der Abnahme nicht außer acht gelassen werden kann.

Ein derartiges Problem tritt beispielsweise dann auf, wenn das Signal, das den Daten "0" entspricht, die in einer Speicherzelle gespeichert sind, zur obersten Enddatenlei­ tung DL_1-1 ausgelesen wird.

In diesem Fall ist die Spannung der Datenleitung DL_1-1 niedriger als die Spannung (Bezugsspannung) der ihr paar­ weise zugeordneten Datenleitung .

Aus den Gleichungen (1) und (2) ist jedoch ersichtlich, daß die in der obersten Enddatenleitung DL_1-1 erzeugte Kopplungs­ störung größer als die Störung ist, die in der paarweisen zugeordneten Datenleitung erzeugt wird.

Der kleine Spannungsunterschied zwischen den Datenleitungen DL_1-1, nimmt folglich aufgrund der Unausgeglichen­ heit zwischen den Kopplungsstörungen ab.

Ein derartiges Problem tritt auch in den folgenden Fällen auf:

• (A) Wenn das Signal, das den Daten "0" entspricht, die in einer Speicherzelle gespeichert sind, zur untersten Enddatenleitung ausgelesen wird.
• (B) Wenn das Signal, das den Daten "1" entspricht, die in einer Speicherzelle gespeichert sind, zur Datenleitung oder ausgelesen wird.

Im folgenden wird im einzelnen ein bevorzugtes Ausführungs­ beispiel der Erfindung näher beschrieben.

Fig. 2A zeigt das Blockschaltbild eines Beispiels einer Schaltung, die einen wesentlichen Teil des Ausführungsbei­ spiels der Erfindung bildet.

Leseverstärker SA₁, SA₂ . . . SA_n sind für die Datenleitungs­ paare DL_1-1, ; DL_1-2, . . . DL_1-n, jeweils vorgesehen. Jede Datenleitung DL_1-1 . . . ist mit den Eingangs-/Ausgangsanschlüssen der Speicherzellen M-CEL, die in einer gegebenen Matrix vorgesehen sind, und der Schein­ speicherzellen D-CEL jeweils verbunden. Darüber hinaus sind Wortleitungen WL_1-1, WL_1-2 . . . WL_1-m und Scheinwortleitungen DWL_1-1, DWL_1-2 so vorgesehen, daß sie die Datenleitungen im rechten Winkel kreuzen. Jede Wortleitung und jede Schein­ wortleitung ist mit den Wählanschlüssen der Speicherzellen M-CEL, die in einer gegebenen Matrix vorgesehen sind, und der Scheinspeicherzellen C-CEL jeweils verbunden. Die Datenleitungspaare DL_1-1, , DL_1-2, . . . DL_1-n, sind mit einem Paar gemeinsamer Datenleitungen CDL₁, über MISFET-Paare Q₁₁, , Q₁₂, . . . Q_1n, verbunden, um einen Spaltenschalter C-SW jeweils zu bilden. Die gemeinsamen Datenleitungen CDL₁, sind mit dem Eingang eines Datenausgangspuffers DOB und dem Ausgang eines Dateneingangspuffers DIB jeweils verbunden. Die Signalübertragung und -aufnahme zwischen der D-RAM- Schaltungsvorrichtung und einer externen Schaltung, d. h. die Übertragung der ausgelesenen Daten und der einzuschreibenden Daten erfolgt über den Datenausgangspuffer DOB und den Dateneingangspuffer DIB.

Ein Zeilenspaltendekodierer RC-DCR führt die Wahlvorgänge zum Auswählen einer Wortleitung und einer Scheinwortleitung aus den Wortleitungen WL_1-1, WL_1-2 . . . WL_1-m und den Schein­ wortleitungen DWL_1-1, DWL_1-2 aus. Darüber hinaus führt der Zeilenspaltendekodierer RC-DCR die Wahlvorgänge zum Aus­ wählen eines MISFET-Paares aus den MISFET-Paaren Q₁₁, , Q₁₂, . . . Q_1n, durch.

Ein Adressenpuffer ADB verabreicht zwei Arten von externen Multiplexadressensignalen, d. h. verarbeitet Zeilenadressen­ signale A₀-A₇ und Spaltenadressensignale A₈-A₁₅ in Paare komplementärer Adressensignale (a₀, - (a₇, ) und (a₈, ) - (a₁₅, ) jeweils und sendet diese Signale dem Zeilenspaltendekodierer RC-DCR zu Zeitpunkten Φ_AR, Φ_AC ent­ sprechend der Arbeit im IC-Plättchen.

Der Zeilenspaltendekodierer RC-DCR dekodiert die Paare komplementärer Adressensignale zum Durchführen des oben­ erwähnten Wählvorganges.

Bei dem dargestellten Ausführungsbeispiel sind Scheindaten­ leitungspaare DDL_1-1, und DDL_1-2, vorge­ sehen, um die oben beschriebenen Ungleichförmigkeit in den parasitären Kapazitäten zwischen den Leitungen, die ein Datenleitungspaar DL_1-1, bilden, das am obersten Ende des Speicheranordnungsteils M-ARY (oder des Schein­ speicheranordnungsteils D-ARY) angeordnet ist, und zwischen den Leitungen zu beseitigen, die ein Datenleitungspaar DL_1-n, bilden, das am untersten Ende der Speicher­ anordnung angeordnet ist.

Das Scheindatenleitungspaar DDL_1-1, ist über dem obersten Datenleitungspaar DL_1-1, in derselben An­ ordnung wie die anderen Datenleitungen vorgesehen.

Andererseits ist ein Scheindatenleitungspaar DDL_1-n, unter dem untersten Enddatenleitungspaar DL_1-n, in derselben Anordnung wie die anderen Datenleitungen vorge­ sehen.

Um die parasitäre Kapazität C₀ gleich der der Datenleitungen DL_1-1, DL_1-2 . . . DL_1-n zu machen, ist jede dieser Schein­ datenleitungen DDL_1-1, , DDL_1-2, mit einer Viel­ zahl von Speicherzellen M-CEL, einer einzigen Scheinspeicher­ zelle D-CEL, einem Scheinleseverstärker DSA₁ oder DSA₂ und dem entsprechenden einen MOS-Transistor Q₁, , Q₂ und verbunden, um einen Spaltenschalter zu bilden, wie es in Fig. 2A dargestellt ist.

Die tatsächliche Ausbildung und Anordnung jedes Scheinlese­ verstärkers DSA₁, DSA₂ sind die gleichen wie die der Lese­ verstärker SA₁, SA₂ . . . SA_n.

Darüber hinaus ist jede Wortleitung so ausgebildet, daß sie die Scheindatenleitungen kreuzt, um die parasitäre Kapazität C_dw zwischen einer Datenleitung und einer Wort­ leitung jeder Scheindatenleitung gleich der der anderen Datenleitungen zu machen.

Das Scheindatenleitungspaar ist dazu vorgesehen, die parasitäre Kapazität zwischen Datenleitungen der äußersten Datenleitungen DL_1-1 und jeweils gleich der der anderen Datenleitungen, d. h. gleich 2C_dd zu machen. Es ist daher nicht notwendig, die Daten in einem Schein­ datenleitungspaar auszulesen. Dementsprechend bleiben die MOS-Transistorpaare Q₁, und Q₂, , die einen Spaltenschalter bilden, der mit dem Scheindatenleitungs­ paaren DDL_1-1, und DDL_1-2 jeweils verbunden ist im gesperrten Zustand.

Fig. 2B zeigt das Schaltbild eines in die Praxis umge­ setzten Beispiels der Schaltung, die den wesentlichen Teil der D-RAM-Schaltungsvorrichtung in Fig. 2A bildet. Fig. 2C zeigt in einem Zeitdiagramm deren Arbeitsweise. Das Schaltbild des Beispiels wird im folgenden im einzelnen beschrieben.

Aufbau der Speicherzelle M-CEL

Jede 1-Bit-Speicherzelle M-CEL umfaßt einen Kondensator C_S zum Speichern der Daten und einen MISFET Q_M für die Adressenwahl. Die Daten "1" oder "0" werden danach ge­ speichert, ob der Kondensator C_S eine elektrische Ladung hat oder nicht.

Höhe des Signals, das auszulesen ist

Daten werden dadurch ausgelesen, daß der MISFET Q_M durch­ geschaltet wird, um den Kondensator C_S mit der Datenleitung DL_1-1 zu verbinden, und daß die Änderung im Potential der Datenleitung DL_1-1 mit der Menge an elektrischer Ladung, die im Kondensator C_S gespeichert ist, wahrge­ nommen wird. In der folgenden Beschreibung wird ange­ nommen, daß jede Datenleitung nur eine parasitäre Kapazi­ tät C₀ hat, um das qualitative Verständnis der Höhe des auszulesenden Signals zu erleichtern. Angenommen, daß das vorher in der parasitären Kapazität C₀ der Datenleitung DL_1-1 gespeicherte Potential ein Versorgungs­ potential V_CC ist, wenn im Kondensator C_S die Daten "1" gespeichert sind (das Potential der Versorgungsspan­ nung V_CC), so wird das Potential (V_DL) "1" der Datenleitung DL_1-1 auf der Versorungsspannung V_CC beim Adressieren gehalten, während andererseits dann, wenn die Daten "0" gespeichert sind (0 V), das Potential (V_DL) "0" gleich {C₀ · V_CC - C_S (V_W - V_th)}/C₀ wird, wobei V_W die Gatespannung des MISFET Q_M und V_th die Schwellenspannung des MISFET Q_M bezeichnen. Der Unterschied zwischen dem logischen Wert "1" und dem logischen Wert "0", d. h. die Höhe des wahrzunehmenden Signals ΔV_S ist dann gleich:

ΔV_S = (V_DL)"1" - (V_DL)"0" = (V_W - V_th) · C_S/C₀

Wenn V_W = V_CC ist, ist die Höhe des Signals ΔV_S gleich:

ΔV_S = (V_CC - V_th) · C_S/C₀

Da die Speicherzellen immer kleiner ausgebildet werden und eine große Anzahl von Speicherzellen mit jeder Daten­ leitung verbunden wird, um eine Speichermatrix mit einem höheren Integrationsgrad sowie einer größeren Kapazität zu bilden, ist C_S«C₀, d. h. hat C_S/C₀ einen extrem kleinen Wert. Folglich ist ΔV_S ein extrem kleines Signal.

Bezugssignal beim Lesen

Die Scheinspeicherzellen D-CEL dienen als Bezug beim Aufnehmen derartiger kleiner Signale. Jede Scheinspeicherzelle D-CEL ist unter denselben Herstellungsbedingungen und mit der­ selben Auslegungskonstanten wie die Speicherzellen M-CEL mit der Ausnahme hergestellt, daß der Kapazitätswert ihres Kondensators C_ds etwa die Hälfte des Wertes des Kondensators C_S beträgt. Der Kondensator C_ds wird mittels eines MISFET Q_D2 vor dem Adressieren auf das Massepotential aufgeladen (wobei die andere Elektrode fest auf der Versorgungsspannung V_CC liegt). Der Signaländerungswert ΔV_R, der durch die Scheinspeicherzelle beim Adressieren an der Datenleitung liegt, wird ähnlich wie der Signaländerungswert ΔV_S an der Datenleitung DL_1-1 durch die Speicherzelle durch die folgende Gleichung wiedergegeben:

ΔV_R = (V_DW - V_th′) · C_ds/C₀

wobei V_DW die Gatespannung des MISFET Q_D2 und V_th′ die Schwel­ lenspannung des MISFET Q_D2 bezeichnen.

Wenn V_DW = V_CC ist, wird ΔV_R durch die folgende Gleichung wiedergegeben:

ΔV_R = (V_CC - V_th′) · C_ds/C₀

Da C_ds so festgelegt ist, daß ihr Wert nahezu die Hälfte des Wertes von C_S beträgt, ist der Wert von ΔV_R nahezu gleich der Hälfte des Wertes von ΔV_S. Es ist daher möglich, die Daten "1" und "0" darüber zu unterscheiden, ob der Signaländerungswert ΔV_S der Datenleitung DL_1-1 kleiner oder größer als der Signaländerungswert ΔV_R der Datenleitung ist.

Aufbau und Anordnung der Schaltungen

Der Leseverstärker SA₁ dient dazu, den Potentialänderungs­ unterschied beim Adressieren in einem Leseintervall zu verstärken, das durch ein Zeitsteuersignal (Lesever­ stärkersteuersignal) Φ_PA bestimmt ist (dessen Funktion später beschrieben wird), und weist Eingangs-/Ausgangs­ knotenpunkte auf, die mit einem Paar komplementärer Datenleitungen DL_1-1, verbunden sind, die parallel zueinander angeordnet sind. Die Anzahl der Speicherzellen, die mit den Datenleitungen DL_1-1, jeweils ver­ bunden sind, ist gleich groß, um das Maß der Wahrnehmungs­ genauigkeit zu erhöhen, und eine Scheinspeicherzelle ist mit jeder Datenleitung DL_1-1, verbunden. Darüber hinaus ist jede Speicherzelle M-CEL zwischen eine Wort­ leitung und eine Leitung eines Paares komplementärer Datenleitungen geschaltet. Da jede Wortleitung beide Leitungen kreuzt, die ein Datenleitungspaar bilden, werden dann, wenn der in der Wortleitung erzeugte Störungsanteil auf eine Datenleitung über die elektrostatische Kopplung übertragen wird, Störungsanteile in gleicher Weise auf beiden Datenleitungen auftreten und durch den Differential­ leseverstärker SA₁ unterdrückt werden.

Insbesondere sind Scheindatenleitungen bei dem oben be­ schriebenen Beispiel vorgesehen. Die parasitäre Kapazität zwischen den Datenleitungen kann bei jeder Datenleitung daher gleich 2C_dd bezüglich aller Datenleitungen sein. Folglich ist es möglich, die Kopplungsstörung von einer Wortleitung sowie die Kopplungsstörung, die aus einer Schwankung in der Substratvorspanung -V_BB resultiert, bezüglich aller Datenleitungen gleich zu machen. Somit kann jeder Leseverstärker zuverlässig die Kopplungsstörungen unterdrücken.

Wenn die Speicherzelle gewählt ist, die mit einer Leitung des Paares von komplementären Datenleitungen DL_1-1, verbunden ist, ist eine Leitung des Paares von Schein­ wortleitungen DL_1-1, gewählt, so daß eine Schein­ speicherzelle unvermeidlich mit der anderen Datenleitung verbunden ist.

Arbeit des Leseverstärkers

Der Leseverstärker SA₁ weist zwei MISFETs Q_S8, Q_S9 auf, die kreuzweise geschaltet sind, und verstärkt differential ein kleines Signal über seine Mitkopplung. Die Mitkopplung be­ ginnt zum selben Zeitpunkt, an dem ein MISFET Q_S10 auf ein Zeitsteuersignal (Leseverstärkersteuersignal) Φ_PA ansprechend durchschaltet, und das höhere Datenleitungspotential V_H nimmt mit einer geringen Geschwindigkeit ab, während das niedrigere Datenleitungspotential V_L mit einer hohen Ge­ schwindigkeit abnimmt, während der Unterschied dazwischen nach Maßgabe des Potentialunterschiedes, der beim Adressieren anliegt, vergrößert wird. Wenn das niedrigere Datenleitungs­ potential V_L die Schwellenspannung V_th der über Kreuz geschalteten MISFETs erreicht, endet die Mitkopplung, so daß das höhere Datenleitungspotential V_H auf einem Potential bleibt, das kleiner als die Versorgungsspannung V_CC, jedoch größer als die Schwellenspannung V_th ist, und das niedrigere Datenleitungspotential V_L schließlich 0 V erreicht.

Die in der Speicherzelle gespeicherte Daten, die beim Adressieren zerstört werden, werden über dem Empfang des höheren Datenleitungspotentials V_H oder des niedrigeren Datenleitungspotentials V_L, das beim Lesen erhalten wird, unverändert regeneriert, d. h. wieder gespeichert oder neu geschrieben.

Kompensation des logischen Pegels "1"

Wenn das höhere Datenleitungspotentials V_H stärker als in einem gegebenen Maß bezüglich der Versorgungsspannung V_CC abnimmt, tritt jedoch eine Fehlfunktion derart ein, daß dieser Zustand als logischer Wert "0" gelesen wird, während das Lesen und Neuschreiben mehrmals in einer be­ stimmten Anzahl wiederholt werden. Eine aktive Regenerations­ schaltung AR₁ ist dazu vorgesehen, die Fehlfunktion dieser Art zu vermeiden. Die aktive Regenerationsschaltung AR₁ hat die Funktion, daß die wahlweise nur das höhere Datenleitungs­ potential V_H auf das Versorgungsspannungspotential V_CC verstärkt, ohne einen Einfluß auf das niedrigere Datenleitungspotential V_L auszuüben. Jedes MIS-Element C_B11 und CB₁₂ mit variabler Kapazität ändert seine elektro­ statische Kapazität mit der Spannung, die an den Anschlüssen auf der linken Seite in Fig. 2B anliegt. Es ist daher logisch, daß ein Kondensator bei einer Spannung über der Schwellenspannung V_th gebildet wird und daß kein Kondensator bei einer Spannung unter dieser Schwellenspannung V_th ge­ bildet wird.

Wenn die MISFETs Q_S4, Q_S5 auf ein Zeitsteuersignal (Steuer­ signal für die aktive Regenerierung) Φ_rg ansprechend durch­ geschaltet werden, wird das Element C_B mit variabler Kapazität aufgeladen, das zu der Datenleitung auf dem Potential V_H gehört. Wenn anschließend ein Zeitsteuersignal (Steuer­ signal für die aktive Regenerierung) Φ_rs auf einen hohen Pegel kommt, wird das Gatepotential eines MISFET Q_S6 oder Q_S7, der zu der Datenleitung gehört, ausreichend höher als die Versorgungsspannung V_CC, so daß das Potential V_H wieder auf die Versorgungsspannung V_CC zurückgeführt wird. In diesem Fall sind die Schwellenspannungen V_th der MISFETs Q_S6, Q_S7 so ausgelegt, daß sie kleiner als die der MISFETs ohne * in Fig. 2B sind, um den Energieverlust in den MISFETs Q_S6, Q_S7 herabzusetzen.

Auslesevorgang Vorladeintervall

Wenn ein Zeitsteuersignal Φ_PC einen hohen Pegel hat (höher als der der Versorgungsspannung V_CC), werden die MISFETs Q_S2, Q_S3 durchgeschaltet, so daß die freie Kapazität C₀ jedes Paares komplementärer Datenleitung DL_1-1, auf die Versorgungsspannung V_CC voraufgeladen wird. Da der MISFET Q_S1 gleichzeitig damit durchgeschaltet, sind dann, wenn zwischen dem Vorladen durch die MISFETs Q_S2 und Q_S3 jeweils ein Ungleichgewicht besteht, die beiden komplementären Datenleitungen DL_1-1, miteinander kurzgeschlossen, so daß sie dieselben Potentialverhältnisse haben. Die Schwellenspannung V_th jedes MISFET Q_S1 bis Q_S3 ist so festgelegt, daß sie niedriger als die der MISFETs ohne * in der Zeichnung ist, um die Erzeugung eines Spannungs­ verlustes zwischen Source und Drain dieser Transistoren zu vermeiden.

Zu diesem Zeitpunkt schaltet der MISFET Q_d2 auf ein Zeit­ steuersignal (Entladesteuersignal) Φ_dc ansprechend durch und wird auch die Scheinspeicherzelle D-CEL in einen gegebenen Zustand rückgesetzt.

Zeilenadressierintervall

Zeilenadressensignale A₀ bis A_i, die von einem Adressen­ puffer ADB zum Zeitpunkt eines Zeitsteuersignals (Adressen­ puffersteuersignal) Φ_AR kommen, werden durch einen Zeilen­ spaltendekodierer RC-DCR dekodiert und die Adressierung einer Speicherzelle M-CEL und einer Scheinspeicherzelle D-DEL beginnt gleichzeitig mit dem Anstieg eines Wortlei­ tungssteuersignals Φ_X.

Das hat zur Folge, daß ein Spannungsunterschied von annähernd ΔV_S/2 zwischen dem Paar der komplementären Datenleitungen DL_1-1, entsprechend dem gespeicherten Inhalt der Speicherzelle erzeugt wird, wie es oben beschrieben wurde.

Lesen

Zur gleichen Zeit, zu der die MISFET Q_S10 auf das Zeit­ steuersignal (Leseverstärkersteuersignal) Φ_PA ansprechend zu leiten beginnt, beginnt der Leseverstärker SA₁ mit dem Mitkopplungsbetrieb und verstärkt der Verstärker SA₁ das beim Adressieren erzeugte Wahrnehmungssignal ΔV_S/2. Nachdem der Verstärkungsvorgang nahezu beendet ist, regeneriert die aktive Regenerationsschaltung AR₁ den Pegel des logischen Wertes "1" wieder auf die Ver­ sorgungsspannung V_CC synchron mit dem Zeitsteuersignal (aktives Regenerationssteuersignal) Φ_rs.

Datenausgabe

Spaltenadressensignale A_i+1 bis A_j, die vom Adressenpuffer ADB synchron mit einem Zeitsteuersignal (Adressenpuffer­ steuersignal) Φ_AC kommen, werden durch den Zeilenspalten­ dekodierer RC-DCR dekodiert, und anschließend werden die in der Speicherzelle M-CEL an der durch ein Zeitsteuer­ signal (Spaltenschaltsteuersignal) Φ_Y gewählten Spalten­ adresse gespeicherten Daten auf die gemeinsamen Datenleitungen CDL₁ über einen Spaltenschalter C-SW übertragen.

Als nächstes wird ein Hauptverstärker und Datenausgangs­ puffer AO & DOB auf ein Zeitsteuersignal (Datenausgangs­ puffer- und Hauptverstärkersteuersignal) Φ_OP ansprechend in Betrieb gesetzt, so daß die gelesenen gespeicherten Daten einem Ausgang D_out des Plättchens zugeführt werden.

Der Hauptverstärker und Datenausgangspuffer AO & DOB wird auf ein Zeitsteuersignal (Datenausgangspuffersteuersignal) Φ_RW beim Einschreiben außer Betrieb gesetzt.

Einschreiben Zeilenadressierintervall

Die Vorauflade-, Adressier- und Lesearbeitsvorgänge sind vollkommen die gleichen wie beim oben beschriebenen Auslese­ vorgang. Folglich werden die in der Speicherzelle gespeicher­ ten Daten, die im wesentlichen zu schreiben sind, zu dem Paar der komplementären Datenleitungen DL_1-1, unab­ hängig vom logischen Wert der Eingangsschreibdaten D_in ausge­ lesen. Da die ausgelesenen Daten durch den später beschriebenen Einschreibvorgang zu vernachlässigen sind, kann der Arbeits­ vorgang insoweit als im wesentlichen die Wahl einer Zeilen­ adresse angesehen werden.

Einschreibintervall

Das Paar der Datenleitungen DL_1-1, , das sich auf der synchron mit dem Zeitsteuersignal (Spaltenschaltsteuer­ signal) Φ_Y gewählten Spalte befindet, wird ähnlich wie beim Lesevorgang über den Spaltenschalter C-SW mit den gemeinsamen Datenleitungen CDL₁, jeweils verbunden.

Als nächstes werden die komplementären Schreibeingangssignale d_in, , die vom Dateneingangspuffer DIB synchron mit dem Zeitsteuersignal (Dateneingangspuffersteuersignal) Φ_RW kommen, in die Speicherzelle M-CEL über den Spalten­ schalter C-SW eingeschrieben. Obwohl der Leseverstärker SA₁ zu diesem Zeitpunkt gleichfalls arbeitet, sind die Daten, die an dem Paar der Spaltendatenleitungen DL_1-1, auftreten, nach Maßgabe der Daten des Eingangssignals D_in bestimmt, da die Ausgangsimpedanz des Dateneingangspuffers DIB niedrig ist.

Regeneration

Die Regeneration erfolgt derart, daß die in der Speicher­ zelle M-CEL gespeicherten und verlorengegangenen Daten einmal zur gemeinsamen Spaltendatenleitung DL ausge­ lesen werden und die ausgelesenen Daten auf einen gegebenen Pegel mittels des Leseverstärkers SA₁ sowie der aktiven Regenerationsschaltung AR₁ zurückgebracht und wieder in die Speicherzelle M-CEL eingeschrieben werden. Dement­ sprechend ist die Regeneration der gleiche Vorgang wie beim Zeilenadressier- und Leseintervallarbeitsvorgang, der in Verbindung mit dem Auslesen beschrieben wurde. In diesem Fall arbeitet jedoch der Spaltenschalter C-SW nicht und erfolgt die Regeneration für alle Spalten gleichzeitig sowie der Reihe nach Zeile für Zeile.

Fig. 2D zeigt in einem Blockschaltbild ein weiteres Beispiel der Schaltung, die einen wesentlichen Teil des Ausführungs­ beispiels der Erfindung bildet.

Im Gegensatz zu dem in Fig. 2A dargestellten Beispiel um­ faßt bei diesem Beispiel jede Scheindatenleitung, die außer­ halb der äußersten Datenleitungen DL_1-1, im Speicher­ anordnungsteil M-ARY (oder Scheinspeicheranordnungsteil D-ARY) vorgesehen ist, eine einzelne Scheindatenleitung DDL_1-1, DDL_1-2. Diese Scheindatenleitungen DDL_1-1, DDL_1-2 ermöglichen es, daß die zusammengesetzten Kapazitäten zwischen Daten­ leitungen aller Datenleitungen DL_1-1, DL_1-2 . . . DL_1-n im wesentlichen einander gleich sind. Ähnlich wie die Schein­ datenleitungen und DDL_1-2 in Fig. 2A ist darüber hinaus jede der oben beschriebenen Scheindatenleitungen DDL_1-1, DDL_1-2 mit einer Vielzahl von Speicherzellen M-CEL, einer einzelnen Scheinspeicherzelle D-CEL und dem entsprechenden einen MOS-Transistor Q₁, Q₂ verbunden, um einen Spalten­ schalter zu bilden, wie es in der Zeichnung dargestellt ist. Die Scheindatenleitungen DDL_1-1, DDL_1-2 sind darüber hinaus mit Scheinleseverstärkern DSA′₁, DSA′₂ verbunden, von denen jeder einen Teil der Schaltungselemente umfaßt, die den Leserverstärker bilden, wie es in der Zeichnung dargestellt ist. Die parasitäre Kapazität C₀ jeder Schein­ datenleitung DDL_1-1, DDL_1-2 ist daher gleich der der Daten­ leitungen DL_1-1, DL_1-2 . . . DL_1-n.

Die Scheindatenleitungen DDL_1-1, DDL_1-2 sind dazu vorge­ sehen, damit die parasitäre Kapazität zwischen Datenleitungen jeder äußersten Datenleitung DL_1-1, gleich der der anderen Datenleitungen, d. h. gleich 2C_dd sein kann. Es ist daher nicht notwendig, Signale von den Scheindaten­ leitungen DDL_1-1, DDL_1-2 auszulesen. Die Scheindatenlei­ tungen sind folglich nicht mit den gemeinsamen Datenleitungen CDL₁, verbunden.

Fig. 2E zeigt das Schaltbild eines in die Praxis umge­ setzten Beispiels der Schaltung, die den wesentlichen Teil der D-RAM-Schaltungsvorrichtung in Fig. 2D bildet. Bei diesem Beispiel ist eine in die praktische Verwirklichung umgesetzte Schaltung des Scheinleseverstärkers DSA′₁ dar­ gestellt, der mit der Scheindatenleitung DDL_1-1 verbunden ist.

D. h. mit anderen Worten, daß der Scheinleseverstärker DSA′₁ aus Schaltungsbauelementen aufgebaut ist, die mit einer Datenleitung in den Schaltungsbauelementen verbunden ist, die den Differentialleseverstärker SA₁ bildeten. Der Schein­ leseverstärker DSA′₁ besteht folglich aus etwa der Hälfte der Schaltungsbauelemente, die den Differentiallesever­ stärker SA₁ bilden.

Da die Arbeitsweise der Schaltung dieses Ausführungsbei­ spiels die gleiche ist, wie sie anhand der Fig. 2B und 2C beschrieben wurde, wird sie nicht nochmals erläutert.

Fig. 3A zeigt das Schaltbild einer D-RAM-Schaltungsvor­ richtung mit etwa 64-Kbit-Speicherzellen, die getrennt in zwei Speicherzellenmatrizen (Speicheranordnung M-ARY₁, M-ARY₂) angeordnet sind, von denen jede eine Speicher­ kapazität von 128 Zeilen × 256 Spalten = 32 768 Bits (32 Kbits) hat. Die Hauptblöcke in Fig. 3A sind ent­ sprechend der tatsächlichen geometrischen Anordnung ge­ zeichnet.

2⁷=128 Arten von Dekodierausgangssignalen, die entsprechend der Zeilenadressiersignale A₀-A₆ erhalten werden, liegen an Adressenwählleitungen (Wortleitungen WL) im Zeilensystem jeder Speicheranordnung M-ARY₁, M-ARY₂ von Zeilendekodierern R-DCR₁, R-DCR₂ jeweils (die auch als Worttreiber dienen).

Ein Spaltendekodierer C-DCR liefert 128 Arten von Dekodier­ ausgangssignalen entsprechend den Spaltenadressiersignalen A₉-A₁₅. Die Spaltenwähldekodierausgangssignale sind der rechten und linken Speicheranordnung sowie den oberen und unteren benachbarten Spalten in jeder Speicheranordnung, d. h. insgesamt vier Spalten gemeinsam.

Die Adressensignale A₇ und A₈ werden der Reihe nach abge­ rufen, um eine dieser vier Spalten auszuwählen. Beispielsweise wird das Adressensignal A₇ abgerufen, um eine der rechten und linken Spalten zu wählen, während das Adressensignal A₈ abgerufen wird, um eine der oberen und unteren Spalten zu wählen.

Eine ein Signal Φ_yÿ erzeugende Schaltung Φ_yÿ-SG dekodiert die Daten in vier Arten von Kombinationen entsprechend den Adressensignalen A₇, A₈. Spaltenschaltwähler CSW-S₁, CSW-S₂ schalten die Spalten entsprechend den Ausgangssignalen Φ_y00, Φ_y01, Φ_y10, Φ_y11 der das Signal Φ_yÿ erzeugenden Schaltung Φ_yÿ-SG um.

Der Dekodierer zum Wählen der Spalten der Speicheran­ ordnungen ist somit in zwei Stufen, den Spaltendekodierer C-DCR und die Spaltenschaltwähler CSW-S₁, CSW-S₂ unter­ teilt. Die Teilung des Dekodierers in zwei Stufen ist zunächst hilfreich, um eine Platzverschwendung im IC- Plättchen zu vermeiden. D. h. mit anderen Worten, daß sie die Übereinstimmung zwischen der Längsanordnungshöhe der NOR-Glieder mit einem relativ großen Flächenbereich zum Tragen eines Paares von rechten und linken Ausgangs­ signalleitungen des Spaltendekodierers C-DCR und der Speicherzellenspaltenanordnungshöhe unterstützt. Die Unterteilung des Dekodierers in zwei Stufen erlaubt nämlich eine Verringerung der Anzahl der Transistoren, die notwendig sind, um die NOR-Glieder zu bilden, so daß der dadurch eingenommene Flächenbereich kleiner wird.

Der zweite Vorteil der Unterteilung des Dekodierers in zwei Stufen besteht darin, die Last an jeder Adressensignal­ leitung herabzusetzen und die Schaltgeschwindigkeit dadurch zu verbessern, daß die Anzahl der NOR-Glieder herabgesetzt wird, die mit einer Adressensignalleitung verbunden sind.

Der Adressenpuffer ADB verarbeitet die acht externen Multi­ plexadressensignale A₀-A₇, A₈-A₁₅ in acht Arten von Paaren komplementärer Adressensignale a₀, - a₇, , a₈, - a₁₅, jeweils und überträgt diese Signale zu Zeitpunkten Φ_AR, Φ_AC auf die Dekodierschaltung, die mit der Arbeit im Inneren des IC-Plättchens synchronisiert sind.

Bei dem bevorzugten Ausführungsbeispiel sind Scheindaten­ leitungen DDL_1-1, DDL_1-2, DDL_2-1, DDL_2-2 an den äußersten Teilen der Speicheranordnungen M-ARY₁ und M-ARY₂, d. h. den obersten und untersten Teilen jeweils vorgesehen. Zusätzlich sind MOS-Transistoren Q₁, Q₂, Q₃, Q₄, die Spaltenschalter bilden, und Scheinleseverstärker DSA′₁, DSA′₂, DSA′₃, DSA′₄ vorgesehen, die diesen jeweils ent­ sprechen.

Die Arbeit der Schaltung bei der Festlegung der Adressen in dem 2-Mat-System 64-K-D-RAM wird im folgenden anhand von Fig. 3A und Fig. 3B beschrieben.

Wenn zunächst das Adressenpuffersteuersignal Φ_AR des Zeilensystems auf einen hohen Pegel ansteigt, liegen 7 Arten von Paaren komplementärer Zweiadressensignale a₀, - a₆, entsprechend den Zeilenadressensignalen A₀-A₆ an den Zeilendekodierern R-DCR₁, R-DCR₂ von dem Adressenpuffer ADB über die Zeilenadressenleitung R-ADL.

Wenn anschließend das Wortleitungssteuersignal Φ_X auf einen hohen Pegel ansteigt, beginnen die Zeilendekodierer R-DCR₁, R-DCR₂ zu arbeiten und wird eine der Wortlei­ tungen in jeder Speicheranordnung M-ARY₁, M-ARY₂ ausge­ wählt und auf einen hohen Pegel gebracht.

Wenn dann das Adressenpuffersteuersignal Φ_AC des Spalten­ systems auf einen hohen Pegel ansteigt, werden 7 Arten von Paaren komplementärer Spaltenadressensignale a₉, - a₁₅, entsprechend den Spaltenadressensignalen A₉-A₁₅ von dem Adressenuffer ADB über die Spaltenadressen­ leitung C-ADL an den Spaltendekodierer C-DR gelegt.

Das hat zur Folge, daß eines der 128 Paare von Ausgangssignalleitungen des Spaltendekodierers C-DCR auf einen hohen Pegel kommt und daß das Hochpegelsignal an den Spaltenschaltwählern CSW-S₁, CSW-S₂ liegt.

Wenn anschließend das Spaltenschaltsteuersignal Φ_Y auf einen hohen Pegel ansteigt, kommt die das Signal Φ_yÿ erzeugende Schaltung Φ_yÿ erzeugende Schaltung Φ_yÿ-SG in Betrieb.

Andererseits wurde das Paar der komplementären Signale a₇, , das dem Adressensignal A₇ entspricht, vorher an die das Signal Φ_yÿ erzeugende Schaltung Φ_yÿ-SG gelegt, als das Adressenpuffersteuersignal Φ_AR auf einen hohen Pegel kam, während dasjenige Paar der komplementären Signale a₈, , das dem Adressensignal A₈ entspricht, vorher an die das Signal Φ_yÿ erzeugende Schaltung Φ_yÿ-SG gelegt wurde, als das Adressensteuerpuffersignal Φ_AC auf einen hohen Pegel kam. Wenn folglich das Spaltenschaltsteuersignal Φ_Y auf einen hohen Pegel kommt, überträgt nahezu gleich­ zeitig damit die das Signal Φ_yÿ erzeugende Schaltung Φ_yÿ-SG ein Signal auf jeden Spaltenschaltwähler CSR-S₁, CSW-S₂.

Somit wird ein Paar aus insgesamt 512 Paaren von Transistoren in den Spaltenschaltern C-SW₁, C-SW₂ ausgewählt und wird ein Paar der Datenleitungen DL in der Speicheranordnung mit der gemeinsamen Datenleitung CDL verbunden.

Fig. 4A zeigt ein Layout-Muster der Speicheranordnung M-ARY und der Scheinspeicheranordnung D-ARY, die bei den Beispielen in Fig. 2A und Fig. 2B dargestellt sind.

Die in Fig. 4A dargestellte Speicheranordnung M-ARY weist eine Vielzahl von Speicherzellen M-CEL auf, die auf einem Halbleitersubstrat 1 angeordnet sind, während die in Fig. 4A dargestellte Scheinspeicheranordnung D-ARY eine Vielzahl von Scheinspeicherzellen D-CEL aufweist, die auf dem Halb­ leitersubstrat 1 angeordnet sind.

Die Speicheranordnung M-ARY, die in Fig. 4A dargestellt ist, wird zunächst in der folgenden Weise ausgebildet.

Auf der Oberfläche des Halbleitersubstrats 1 wird ein Feldisolierfilm 2 mit dem in Fig. 5 dargestellten Grund­ muster ausgebildet, um die Speicherzellen M-CEL voneinander zu trennen, wobei jede Speicherzelle einen MISFET Q_M und einen Kondensator C_S zum Speichern umfaßt.

Im Gegensatz zum Feldisolierfilm 2, der einem Grundmuster­ gesetz folgt, ist ausnahmsweise ein Feldisolierfilm 2a unter einem Kontaktloch CH₀ vorgesehen, um die Versorgungs­ spannung V_CC an eine erste polykristalline Silicium­ schicht 6 zu legen. Es ist daher möglich, den Fehler zu vermeiden, daß die Aluminiumsiliciumlegierung, die ent­ sprechend der Wechselwirkung zwischen der Aluminiumschicht und der polykristallinen Siliciumschicht in der Nähe des Kontaktloches CH₀ gebildet wird, durch den Isolierfilm unter dem Kontaktloch CH₀ hindurchdringt und in uner­ wünschter Weise die Oberfläche des Halbleitersubstrates 1 erreicht.

Die erste polykristalline Siliciumschicht 6, die als eine der Elektroden des Speicherkondensators C_S in jeder Speicher­ zelle M-CEL dient, wird mit dem in Fig. 6 dargestellten Grundmuster auf dem Feldisolierfilm 2 und einem Gate-Isolier­ film 3 ausgebildet.

Weiterhin erstrecken sich die Wortleitungen WL_1-1 - WL_1-6′, die aus einer zweiten polykristallinen Siliciumschicht 8 gebildet sind, über der ersten polykristallinen Silicium­ schicht 6 in vertikaler Richtung, gesehen in Fig. 4A.

Darüber hinaus verläuft eine Energieversorgungsleitung V_CC-L zum Liefern der Versorgungsspannung V_CC zur poly­ kristallinen Siliciumschicht 6 als einer Elektrode des Speicherkondensators C_S in horizontaler Richtung, ge­ sehen in Fig. 4A.

Andererseits verlaufen die Scheindatenleitungen DDL_1-1, und die Datenleitungen DL_1-1, , die aus einer Aluminiumschicht 10 gebildet sind, im wesentlichen parallel zur Energieversorgungsleitung V_CC-L, wie es in Fig. 4A dargestellt ist. Die Scheindatenleitung DDL_1-1 ist mit der Drainzone des MISFET Q_M in der Speicherzelle M-CEL über ein Kontaktloch CH₁ verbunden, während die Schein­ datenleitung mit der Drainzone des MISFET Q_M in einer anderen Speicherzelle M-CEL über ein Kontaktloch CH₂ verbunden ist. Darüber hinaus verläuft jede Datenleitung DL_1-1, in Fig. 4A in horizontaler Richtung ähnlich wie die Scheindatenleitungen DDL_1-1, und ist jede Datenleitung DL_1-1, mit der Drainzone des MISFET Q_M in einer Speicherzelle über ein Kontaktloch an einem gegebenen Teil verbunden.

Die in Fig. 4A dargestellte Scheinspeicherzelle D-CEL wird in der folgenden Weise ausgebildet.

Der Feldisolierfilm 2 wird an einem Teil der Oberfläche des Halbleitersubstrates 1 ausgebildet, während der Gate- Isolierfilm 3 am anderen Teil der Oberfläche des Halb­ leitersubstrates 1 ausgebildet wird.

Auf dem Feldisolierfilm 2 erstrecken sich erste polykristalline Siliciumschichten 15a, 15b voneinander getrennt in vertikaler Richtung, gesehen in Fig. 4A. Die Breite jeder der ersten polykristallinen Siliciumschichten 15a, 15b ist außer­ ordentlich wichtig zur Bestimmung des Kapazitätswertes des Kondensators C_ds in jeder Scheinspeicherzelle D-CEL. Ein N⁺ leitender Halbleiterbereich 14 ist zwischen den ersten polykristallinen Siliciumschichten 15a und 15b angeordnet und dient als Masseleitung, die für die Scheinspeicher­ zellen D-CEL gemeinsam ist.

Die Scheinwortleitung DWL_1-1, die aus einer zweiten poly­ kristallinen Siliciumschicht gebildet ist, verläuft darüber hinaus über der ersten polykristallinen Siliciumschicht 15a. Die Scheinwortleitung DWL_1-1 bildet die Gateelektrode eines MISFET Q_D1 jeder Scheinspeicherzelle D-CEL. Andererseits ist eine Steuersignalleitung Φ_dc-L1, die aus der zweiten polykristallinen Siliciumschicht gebildet ist, um das Entladesteuersignal Φ_dc anzulegen, wie es in Fig. 2B darge­ stellt ist, von der Scheinwortleitung DWL_1-1 getrennt und parallel dazu vorgesehen. Die Steuersignalleitung Φ_dc-L1 bildet die Gateelektrode eines MISFET Q_D2 in jeder Schein­ speicherzelle D-CEL.

In ähnlicher Weise verlaufen eine Scheinwortleitung DWL_1-2 und eine Steuersignalleitung Φ_dc-L2 parallel zur Schein­ wortleitung DWL_1-1 und der Steuersignalleitung Φ_dc-L1.

Darüber hinaus gehen Scheindatenleitungen DDL_1-1, und Datenleitungen DL_1-1, von der Speicheranordnung M-ARY aus, wie es in Fig. 4A dargestellt ist. Die Schein­ datenleitung ist mit der Drainzone des MISFET Q_D1 eine Scheinspeicherzelle D-CEL über ein Kontaktloch CH₃ verbunden und in ähnlicher Weise ist die Datenleitung DL_1-1 mit der Drainzone des MISFET Q_D1 in einer anderen Scheinspeicherzelle D-CEL über ein Kontaktloch CH₄ verbunden.

Fig. 7 zeigt eine Schnittansicht des IC-Aufbaues längs einer Linie X₁-X₁ des oben beschriebenen Layout-Musters.

Fig. 4B zeigt ein Layout-Muster eines Teils einer peri­ pheren Schaltung, beispielsweise des Leseverstärkers SA₁ und des Scheinleseverstärkers DSA₁, die in Fig. 2B dargestellt sind.

In Fig. 4B sind ein aktiver Regenerierungsteil AR und ein Datenleitungsvorladeschaltungsteil PC dargestellt.

Der aktive Regenerierungsteil AR hat zwei aktive Regene­ rierungsschaltungen AR₁, die in Fig. 2B dargestellt sind. D. h. mit anderen Worten, daß eine aktive Regenerierungs­ schaltung auf einer Seite eines Pfeiles A in Fig. 4B ausgebildet ist, während die andere aktive Regenerierungs­ schaltung auf der Seite eines Pfeiles B gebildet ist. Im aktiven Regenerierungsteil AR sind aktive Regenerierungs­ steuersignalleitungen Φ_rg-L, Φ_rg-L und eine Energiever­ sorgungsleitung V_CC-L, die beiden aktiven Regenerierungs­ schaltungen gemeinsam ist, angeordnet, wie es in Fig. 4B dargestellt ist.

Der Vorladeschaltungsteil PC hat zwei Datenleitungsvor­ ladeschaltungen, die den zwei aktiven Regenerierungsschaltungen entsprechend angeordnet sind. Im Vorladeschaltungs­ teil PC verlaufen eine Potentialleitung V_DP-L, eine Vor­ ladesteuersignalleitung Φ_PC-L und Scheindatenleitungen DDL_1-1, sowie Datenleitungen DL_1-1, zur Speicheranordnung M-ARY in Fig. 4A, wie es in Fig. 4B dargestellt ist.

Die MISFETs Q_S1-Q_S7 und die Kondensatoren C_B11, CB₁₂ in Fig. 2B sind in der in Fig. 4B dargestellten Weise ausge­ bildet und angeordnet.

Fig. 7 zeigt Schnittansichten des IC-Aufbaues längs der Linien X₂-X₂, X₃-X₃ im Layout-Muster jeweils.

Fig. 4C zeigt ein Layout-Muster der Speicheranordnung M-ARY und der Scheinspeicheranordnung D-ARY gemäß des in Fig. 2D und Fig. 2E dargestellten Beispiels.

Das Grundlayout bei diesem Beispiel ist dasselbe wie es in Fig. 4A dargestellt ist. Bei dem in Fig. 2D und Fig. 2E dargestellten Beispiel ist jedoch die Daten­ leitung DL_1-1 in der zweiten Zeile angeordnet, da die Scheindatenleitung DDL_1-1 von einer einzigen Scheindaten­ leitung gebildet wird.

Fig. 4D zeigt ein Layout-Muster eines Teils einer peri­ pheren Schaltung, beispielsweise des Scheinleseverstärkers DSA′₁ und des Leseverstärkers SA₁, die in Fig. 2E darge­ stellt sind.

Da bei diesem Beispiel die Scheindatenleitung von einer einzigen Leitung ähnlich wie die Scheindatenleitung DDL_1-1 gebildet ist, sind der Vorladeschaltungsteil PC des Scheinleseverstärkers DSA′₁ verkleinert, so daß der da­ durch eingenommene Flächenbereich verglichen mit dem in Fig. 4B dargestellten Layout oder dem in derselben Figur dargestellten Leseverstärker SA₁ kleiner ist. Mit dieser Ausnahme ist das Layout grundsätzlich ähnlich dem in Fig. 4B dargestellten Layout.

Bei dem oben beschriebenen bevorzugten Ausführungsbeispiel der Erfindung können die zusammengesetzten parasitären Kapazitäten zwischen den Datenleitungen aller Datenleitungen einander gleich, d. h. gleich 2C_dd gemacht werden, da die Scheindatenleitungen außerhalb der äußersten Datenleitungen DL_1-1, jeweils vorgesehen sind. Die Kopplungsstörungen von einer Wortleitung und einer Scheinwortleitung und die Kopplungsstörungen, die aus der Schwankung in der Substratvorspannung -V_BB resultieren, werden daher in gleichem Maße in den Leitungen erzeugt, die ein Datenleitungspaar DL_1-1, bilden, so daß sie mittels eines Differentialleseverstärkers SA₁ unter­ drückt werden können.

Da somit der kleine Spannungsunterschied, der am Lesever­ stärker SA₁ liegt, nicht durch die Kopplungsstörungen beeinflußt wird, ist es möglich, eine Fehlfunktion des Leseverstärkers SA₁ zu verhindern und den Eingangspegel­ störabstand zu erhöhen.

Bei einer Vergrößerung der Speicherkapazität, beispielsweise auf 1 M Bit, verhindert darüber hinaus die Anwendung der erfindungsgemäßen Ausbildung das Auftreten der oben be­ schriebenen nachteiligen Einflüsse, selbst wenn der Ab­ stand zwischen benachbarten Datenleitungen so klein wie möglich gemacht wird und der Kapazitätswert der parasitären Kapazität C_dd zwischen Datenleitungen vergrößert wird. Dementsprechend ist der technische Grundgedankte gemäß der Erfindung für eine Speicheranordnung mit hoher Dichte, d. h. zum Vergrößern der Speicherkapazität unabdingbar.

Die vorliegende Erfindung ist nicht auf das oben beschriebene bevorzugte Ausführungsbeispiel beschränkt.

Die Ausbildung der Speicheranordnung kann neben dem oben beschriebenen zweiteiligen 2-Mat-System in einer Vielzahl verschiedener Formen, beispielsweise in Form eines 8teiligen 8-Mat-Systems abgewandelt werden, bei dem der Speicher mit etwa 64 K Bit in 8 Speicheranordnungen M-ARY_1-8 unterteilt ist, von denen jede eine Speicherkapazität von 128 Zeilen × 54 Spalten = 8192 Bit (8 K Bit) hat.

Die parasitäre Kapazität C₀ der Scheindatenleitung kann darüber hinaus durch eine Kapazitätseinrichtung ersetzt werden, die den oben beschriebenen Speicherzellen, der Scheinspeicherzelle und dem Scheinleseverstärker äquivalent ist.

Die erfindungsgemäße Ausbildung kann bei einem dynamischen RAM-Speicher angewandt werden, der Redundanzspeicherzellen hat. Die Redundanzspeicherzellen sind beispielsweise mit jeder Leitung eines zusätzlichen Datenleitungspaares ver­ bunden. Das Scheindatenleitungspaar ist weiterhin mit Schein­ speicherzellen und einem Leseverstärker verbunden. Folglich sind die Redundanzspeicherzellen, das zusätzliche Daten­ leitungspaar, die Scheinspeicherzellen und der Lesever­ stärker ähnlich wie beispielsweise das Datenleitungspaar DL_1-1, in Fig. 2A und die Speicherzellen, die Schein­ speicherzellen und der Leseverstärker SA₁ angeordnet, die damit verbunden sind. Das zusätzliche Datenleitungspaar und die ähnlichen weiteren Einrichtungen sind an einem Endabschnitt der Speicheranordnung beispielsweise angeordnet. Das zusätzliche Datenleitungspaar ist mit den gemeinsamen Datenleitungen CDL₁, über Redundanzspaltenschalt- MISFETs verbunden, die ähnlich den Spaltenschalt-MISFETs Q₁₁, in Fig. 2A ausgebildet und angeordnet sind. Ein Redundanzadressendekodierer ist für die Schaltsteuerung der Redundanzspaltenschalt-MISFETs vorgesehen. Wenn daher ein Datenleitungspaar mit einer fehlerhaten Speicher­ zelle verbunden ist oder ein fehlerhaftes Datenleitungs­ paar vorhanden ist, wird das Datenleitungspaar durch das zu­ sätzliche Datenleitungspaar ersetzt. D. h. mit anderen Worten, daß dann, wenn ein Adressensignal das fehlerhafte Daten­ leitungspaar wiedergibt, auf das zusätzliche Datenleitungs­ paar zugegriffen wird.

Wenn das zusätzliche Datenleitungspaar an einem Endab­ schnitt der Speicheranordnung angeordnet ist, besteht die Möglichkeit, daß nicht ausgeglichene Kopplungs­ störungen an den Leitungen liegen, die das zusätzliche Datenleitungspaar jeweils bilden. Scheindatenleitungen und Scheinleseverstärker, die ähnlich wie bei den oben beschriebenen Ausführungsbeispielen angeordnet sind, können dazu vorgesehen sein, die Kopplungsstörungen mit­ einander auszugleichen.

Darüber hinaus ist es dann, wenn mehrere zusätzliche Datenleitungs­ paare, beispielsweise eine Vielzahl von Datenleitungs­ paaren zum Beheben von Fehlern vorgesehen sind, möglich, eine solche Anordnung zu wählen, daß ein anderes zusätzliches Datenleitungspaar als das zusätzliche Datenleitungs­ paar, das an den äußersten Enden der Speicher­ anordnung jeweils vorgesehen ist, vorzugsweise gewählt wird, um ein fehlerhaftes Datenleitungspaar zu ersetzen. In diesem Fall hat jedes Datenleitungspaar, das sich an den äußersten Enden der Speicheranordnung jeweils be­ findet, eine Funktion, die ähnlich der der Scheindaten­ leitungen bei den oben beschriebenen Beispielen ist, wenn es nicht ein fehlerhaftes Datenleitungspaar durch eine Adressenänderung zum Beheben von Fehlern ersetzt.

Claims (10)

1. Integrierter dynamischer Halbleiterspeicher mit einer Speicheranordnung (M-ARY) mit Speicherzellen (M-CEL), die mit gefaltet angeordneten Datenleitungspaaren (DL_1-1, , . . . DL_1-n, ) und Wortleitungen (WL_1-1 . . . WL_1-m) verbunden sind, und
einen Ein-/Ausgabe-Schaltkreis (DIB, DOB),
gekennzeichnet durch
eine nicht an den Ein-/Ausgabe-Schaltkreis (DIB, DOB) gekoppelte zusätzliche Leitung (DDL_1-1, DDL_1-2), die nahe bei und parallel zu der äußersten Datenleitung (DL_1-1, . . . DL_1-n, ) der Speicheranordnung (M-ARY) verläuft.

2. Halbleiterspeicher nach Anspruch 1, da­ durch gekennzeichnet, daß die zusätzliche Leitung (DDL_1-1, DDL_1-2) von derselben Verdrahtungs­ schicht wie die Datenleitungspaare (DL_1-1 - DL_1-n) gebildet ist.

3. Halbleiterspeicher nach Anspruch 1, da­ durch gekennzeichnet, daß jede der Wortleitungen (WL_1-1 - WL_1-m) jedes der Datenleitungspaare (DL_1-1 - DL_1-n) und die zusätzliche Leitung (DDL_1-1, DDL_1-2) kreuzt.

4. Halbleiterspeicher nach Anspruch 1, da­ durch gekennzeichnet, daß die zusätzliche Leitung (DDL_1-1, DDL_1-2) mit einem Anschluß einer Speicherzelle (M-CEL) verbunden ist, deren anderer Anschluß mit einer Wortleitung (WL_1-1 - WL_1-m) verbunden ist.

5. Halbleiterspeicher nach Anspruch 1, da­ durch gekennzeichnet, daß der Abstand zwi­ schen der zusätzlichen Leitung (DDL_1-1, DDL_1-2) und der Datenleitung (DL_1-1, DL_1-n), die am Endabschnitt der Speicheranordnung (M-ARY) befindet, im wesentlichen gleich dem Abstand zwischen den Datenleitungen (DL_1-1, ) ist, die eines der Datenleitungs­ paare bilden.

6. Halbleiterspeicher nach Anspruch 1, da­ durch gekennzeichnet, daß die zusätzliche Leitung (DDL_1-1, DDL_1-2) mit Schaltungsbauelementen verbunden ist, die im wesentlichen den Bauelementen äquiva­ lent sind, die mit jeder Datenleitung (DL_1-1 - DL_1-n) verbunden sind, um es dadurch zu ermöglichen, daß die parasitäre Kapazität, die mit der zusätzlichen Leitung (DDL_1-1, DDL_1-2) verbunden ist, im wesentlichen gleich der ist, die mit jeder Datenleitung (DL_1-1 - DL_1-n) verbunden ist.

7. Halbleiterspeicher nach Anspruch 6, dadurch gekennzeichnet, daß unter den mit der zusätzlichen Leitung (DDL_1-1, DDL_1-2) verbundenen Schaltungsbauelementen solche sind, die den Bauelementen eines mit der Vielzahl von Datenleitungspaaren (DL_1-1 - DL_1-n) verbundenen Leseverstärkers SA₁-SA_n, und eines zur Auswahl einer Datenleitung aus der Vielzahl von Datenleitungspaaren (DL_1-1 - DL_1-n) vorgesehenen Spalten­ schalters äquivalent sind.

8. Halbleiterspeicher nach Anspruch 1, 2, 3 oder 4, dadurch gekennzeichnet, daß die zusätzliche Leitung als zusätzliches Leitungspaar (DDL_1-1, , DDL_1-2, ) ausge­ bildet ist, dessen Leitungen auf einem Halbleitersubstrat nebeneinander sowie parallel zueinander verlaufen.

9. Halbleiterspeicher nach Anspruch 8, da­ durch gekennzeichnet, daß der Abstand zwi­ schen den Leitungen, die das zusätzliche Leitungspaar (DDL_1-1, , DDL_1-2, ) bilden, im wesentlichen gleich dem Abstand zwischen den Datenlei­ tungen (DL_1-1, ) ist, die die Daten­ leitungspaare bilden, und daß der Abstand zwischen der Datenleitung (DL_1-1, DL_1-n), die sich am Endabschnitt der Speicheranordnung (M-ARY) befindet, und der daneben angeordneten Leitung des zusätzlichen Leitungspaares (DDL_1-1, , DDL_1-2, ) im wesentlichen gleich dem zwischen be­ nachbarten Datenleitungs­ paaren (DL_1-1 - DL_1-n) ist.

10. Halbleiterspeicher nach Anspruch 9, da­ durch gekennzeichnet, daß jede der zusätz­ lichen Leitungen, die das zusätzliche Leitungs­ paar (DDL_1-1, , DDL_1-2, ) bilden, mit Schal­ tungsbauelementen verbunden ist, die im wesentlichen den­ jenigen Bauelementen äquivalent sind, die mit jeder Daten­ leitung (DL_1-1 - DL_1-n) der Datenleitungspaare verbunden sind, um es dadurch zu ermöglichen, daß die parasitäre Kapazität, die mit jeder zusätzlichen Leitung (DDL_1-1, , DDL_1-2, ) verbunden ist, die das zusätzliche Leitungspaar bilden, im wesentlichen gleich der parasitären Kapazität ist, die mit jeder Datenleitung (DL_1-1 - DL_1-n) der Datenleitungspaare ver­ bunden ist.