DE3724509A1 - Dynamischer ram - Google Patents

Description

Die Erfindung betrifft einen dynamischen RAM-Speicher gemäß Oberbegriff des Patentanspruchs 1.

Bei einer integrierten Speicherschaltung kann ein einziger Defekt in irgendeinem Teil der Speicherzellenanordnung den ganzen Speicher wertlos machen. Mit der zunehmenden Ver­ größerung der Anzahl von Speicherplätzen je Halbleiterbau­ stein nimmt natürlich auch die Wahrscheinlichkeit zu, daß die eine oder andere Speicherzelle fehlerhaft ist, was dann den gesamten Speicher wertlos macht. Man hat daher bereits auf einem Speicherbaustein zusätzliche Speicherzellen vorgesehen, die an die Stelle von fehlerhaften Speicherzellen treten sollen. Hierzu benötigt der integrierte Speicher jedoch Dekodier-Schaltungen, und zwar normale Dekodierer, die durch Adressensignale, welche eine Reihe oder Spalte auswählen, die zu der fehlerhaften Speicherzelle gehört, und Reservedekodie­ rer, die eine zu einer fehlerfreien Speicherzelle gehörende Reihe oder Spalte mit diesen Adressensignalen ansteuern.

Unmittelbar nach der Herstellung einer integrierten Speicher­ schaltung wird eine Prüfung vorgenommen, ob irgendwelche normalen Speicherzellen fehlerhaft sind. Wenn dies festge­ stellt wird, dann wird die integrierte Schaltung so program­ miert, daß ein Reservedekodierer zusammen mit einer fehler­ freien Reservespeicherzelle von den gleichen Adressenbefehlen angesteuert wird, welche an sich die fehlerhafte normale Speicherzelle ansteuern, und außerdem wird die Ansteuerung der fehlerhaften normalen Speicherzelle durch die Adressen­ signale und den normalen Dekodierer unterbunden.

Es gibt zwei Wege, wie diese Programmierung erreicht werden kann: Der eine Weg besteht in der Verwendung von Festwert­ speicherelementen und der andere im Wegschmelzen von Poly­ silicium-Schutzschichten oder Sicherungen. Letzteres kann entweder durch Laserstrahlen oder durch elektrischen Strom erreicht erfolgen.

Man hat aber auch bereits redundante Systeme entwickelt, bei denen Blöcke, die fehlerhafte normale Speicherzellen enthal­ ten, durch Reserveblöcke ohne fehlerhafte Reservespeicherzel­ len ersetzt werden. Beispielsweise wird ein Speicher, der 64 K normale Speicherzellen aufweist, in vier Blöcke mit je 16 K Speicherzellen unterteilt. Wenn nun eine Speicherzelle in einem der 16 K Blöcke fehlerhaft ist, dann wird der gesamte fehlerhafte Block durch einen fehlerfreien 16 K Reserveblock ausgetauscht.

Bei dynamischen Speichern mit wahlfreiem Zugriff, die auch in Deutschland bereits als "RAM"-Speicher bezeichnet werden, kann eine Reihenredundanz ohne größere Schwierigkeiten er­ reicht werden, indem eine fehlerhafte normale Reihe durch eine fehlerfreie Reservereihe ausgetauscht wird. Hinsichtlich der Spaltenredundanz bestehen jedoch Probleme. Dies gilt insbesondere für solche Schaltungen, bei denen der in der US-PS 42 28 528 beschriebene Reservedekodierer verwendet wird, da ein solcher Speicher eine Schaltung zur Feststellung erfordert, ob ein Spaltenadressenübergang im Betriebszustand als statische Spalte erfolgt ist. Aus diesem Grund haben solche integrierten Speicherschalter den Nachteil, daß sich die Chip-Größe durch das Hinzufügen von Spaltenadressen-Über­ gangserkennungsschaltungen vergrößert.

Die Fig. 4 und 5 zeigen Schaltbilder mit einem normalen Dekodierer und einem Reservedekodierer, wie dies beim Stand der Technik üblich ist. Die Spaltenredundanz wird dabei durch Laserschmelzung erreicht.

In Fig. 4 ist eine Spalten- oder Bitleitung der normalen Speicherzellenanordnung an eine Leitung 8 angeschlossen. Eine Spaltenleitung der Reservezellenanordnung ist gemäß Fig. 5 an eine Leitung 18 angeschlossen.

Wenn nun die Spaltenleitung für die normale Speicherzellen­ anordnung durch die Spaltenleitung der Reservezellenanordnung ersetzt werden soll, dann wird eine Sicherung 7 in Fig. 4 weggeschmolzen und außerdem werden in Fig. 5 die Sicherun­ gen 15 und 16 durch Schmelzen so programmiert, daß der Reservedekodierer von den einlaufenden Spaltenadressensigna­ len aktiviert wird, die in den normalen Dekodierer eingegeben werden. Zu diesem Zweck wird aber auch noch die Sicherung 17 im Reservedekodierer weggenommen.

Fig. 6 zeigt den Signalverlauf für die Ansteuerung einer Reservespaltenleitung mit Hilfe des Reservedekodierers von Fig. 5.

Bei dynamischen RAMs, die auch als DRAMs bezeichnet werden, wird beim Übergang von (Reihenadressentakt) auf einen niederen logischen Zustand (Erdpotential) die Reihenadressen eingegeben. Im niederen Zustand von werden dann, wenn auch das Spaltentaktsignal nieder ist, die Spaltenadres­ sen in den Spaltenreservedekodierer eingegeben. Immer dann, wenn bei den Spaltenadressensignalen ein Übergang erfolgt, dann wird ein Rückstellimpuls RST gemäß Fig. 6 erzeugt. Dieser Rückstellimpuls RST wird an die Steuerelektrode eines N-Kanals MOS-Übertragungstransistors 12 von Fig. 5 gelegt.

Um solche Taktimpulse zu erzeugen, muß die Spaltenadressen- Übertragungserkennungsschaltung zwangsläufig auf dem gleichen Chip angeordnet sein. Dies vergrößert jedoch die Chip-Größe.

Ein weiteres Problem liegt in der Leistungsaufnahme, denn immer dann, wenn der Rückstellimpuls RST an die Steuerelek­ trode des Übertragungstransistors 12 gelegt wird, dann werden der Übertragungstransistor 12 und mindestens einer der Über­ tragungstransistoren 10 A (oder 10 B) bis 11 A (oder 11 B) lei­ tend.

Es ist Aufgabe der Erfindung, eine integrierte CMOS-Schaltung zu schaffen, die auf einfache Weise eine Spaltenredundanz besitzt.

Es ist auch Ziel der Erfindung, eine integrierte CMOS-Schal­ tung zu schaffen, mit der eine Spaltenredundanz bei sta­ tischem Spaltentrieb einfach durchführbar ist.

Zweck der Erfindung ist auch die Schaffung einer integrierten CMOS-Schaltung, mit der eine Spaltenredundanz durch Aus­ tausch eines Blocks erreicht wird.

Ein weiteres Ziel der Erfindung besteht darin, eine redun­ dante CMOS-Schaltung zu schaffen, die eine geringere Leistungsaufnahme und eine geringere Chip-Größe als vergleich­ bare bekannte Schaltungen besitzt.

Zur Lösung dieser Aufgabe dient der dynamische RAM gemäß Patentanspruch 1.

Die Erfindung wird im folgenden anhand von Figuren näher erläutert; es zeigt

Fig. 1 ein Schaltbild für eine dynamische RAM-Halbleiter­ schaltung, bei der eine Spaltenblockredundanz vor­ gesehen ist;

Fig. 2 ein detailliertes Schaltbild von einem Ziwschenspei­ cher, einer Reserve-Dekodier- und Logikschaltung und von einem normalen Spaltendekodierer, wie er in der Schaltung gemäß Fig. 1 verwendet wird;

Fig. 3 ein Impulsdiagramm zur Verdeutlichung der zeitlichen Abstimmung für einen Rückstellimpuls;

Fig. 4 ein Schaltbild eines bekannten normalen Dekodierers;

Fig. 5 ein Schaltbild eines bekannten Reserve-Dekodierers; und

Fig. 6 ein Impulsdiagramm der Zeitbeziehungen für die Rück­ stellimpulse bei einem statischen Spaltenbetrieb.

Fig. 1 zeigt ein Schaltbild für eine Block-Spaltenredundanz für einen dynamischen Haltleiterspeicher mit wahlfreiem Zu­ griff, also einen DRAM. Darin sind R 1 und R 2 die Reihen- oder Wortleitungen, MC sind Speicherzellen, S/A Leseverstärker 71-78, während mit den Bezugszeichen 81 bis 84 Eingabe/Aus­ gabe-Schalter bezeichnet sind. Es sind ferner Eingabe/Aus­ gabe-Leseverstärker 91 und 92, ein Zwischenspeicher 100, ein Reserve-Spaltendekodierer mit Logikschaltung 200 und ein nor­ maler Spaltendekodierer 47 vorgesehen, der an die Ausgangs­ klemme des Reserve-Spaltendekodierers 200 angeschlossen ist und Spaltenadressensignale CA 1 (oder ) bis CAn-1 (oder ) eingibt. Die Speicherzellen MC sind mit jedem Lesever­ stärker 71 bis 78 in bekannter Doppel- oder Faltbitleitung verbunden. Der Leseverstärker 71 in dem normalen Block BL 1 ist an die jeweiligen Eingabe/Ausgabe-Busleitungen I/01 und über ein Paar von Übertragungstransistoren 101 und 102 angeschlossen. Der andere Leseverstärker 72 im Block BL 1 ist an die jeweiligen Eingabe/Ausgabe-Busleitungen I/O 0 und bis I/O 3 und durch Übertragungstransistoren 105 bis 116 angeschlossen. Die Eingabe/Ausgabe-Busleitungspaare I/O 0 und bis I/O 3 und sind an die jeweiligen Eingabe/Ausgabe-Schalter 81 bis 84 angeschlossen. Die Aus­ gabeleitungen der Eingabe/Ausgabe-Schalter 81 und 82 und die der Eingabe/Ausgabe-Schalter 83 und 84 sind jeweils an Ein­ gabe/Ausgabe-Leseverstärker 91 und 92 gelegt.

Die Ausgangsklemme des Zwischenspeichers 100 ist mit dem Reserve-Spaltendekodierer 200 verbunden. Dessen Ausgabeklemme ist mit einer Reserve-Spaltenleitung 60 verbunden, die an die Reserveblöcke SBL und angeschlossen ist. Die Ausgabeklem­ me des Reserve-Spaltendekodierers 200 ist außerdem mit dem normalen Dekodierer 47 verbunden, der an die normalen Blöcke BL 1 und angeschlossen ist. Der Reserve-Spaltendekodie­ rer 200 ist außerdem mit weiteren, nicht dargestellten nor­ malen Dekodierern verbunden. Jeder normale Block BL 1, . . ., weist ein Paar von Leseverstärkern und zwei Paare von Übertragungstransistoren auf. Die Reserve-Blöcke SBL und sind ebenso aufgebaut.

Es sei nun angenommen, die normalen Blöcke von Fig. 1 haben jeweils 256 Speicherzellen, wofür 8 Bit Reihenadressen und 10 Bit Spaltenadressen CA 0 bis CA 9 erforderlich sind.

Eine der Spaltenadressen CA 0 bis CA 9 und eines seiner Komplemente bis werden jeweils an die Eingabe/Ausga­ be-Schalter 81 bis 84 gelegt und dienen als Schaltersteuer­ befehle zur Übertragung von Datensignalen zwischen den Ein­ gabe/Ausgabe-Paaren I/O 0 und bis I/O 3 und und den Eingabe/Ausgabe-Leseverstärkern 91 bzw. 92. Daher gibt es 512 normale Blöcke, nämlich 28 × 2, wobei die Anordnung in zwei Hälften unterteilt ist, bei denen die linke Hälfte und die rechte Hälfte jeweils 256 Blöcke hat. Jeder normale Block besitzt 512, nämlich 28 × 2 Speicherzellen. In jedem unteren Teil der linken und rechten Hälften sind jeweils entsprechen­ de Reserveblöcke SBL und vorgesehen.

In der Speicheranordnung sind 256 normale Spaltendekodierer an die jeweiligen normalen Spaltenleitungen 70 zum gleich­ zeitigen Auswählen von normalen Blöcken von zwei Hälften und ein Reservespaltendekodierer 200 an die Reservespaltenleitung 60 zum Auswählen von Reserveblöcken SBL und angeschlossen. Der Zwischenspeicher 100 speichert vorübergehend ein Tief- oder Hoch-Signal in Abhängigkeit von dem Impuls RST, worauf später eingegangen wird, wenn RAS in statischem Spaltenmodus­ zustand tief ist.

Wenn nun eine oder mehrere Speicherzellen eines der normalen Blöcke, beispielsweise des normalen Blocks BL 1 versagt, dann werden die normalen Blöcke BL 1 und durch die Reserve­ blöcke SBL und mit fehlerfreien Speicherzellen ersetzt, wenn der normale Spaltendekodierer 47 eine tief Ausgabe und der Reserve-Spaltendekodierer eine hohe Ausgabe liefert.

Fig. 2 zeigt Einzelheiten des normalen Spaltendekodierers 47, des Reserve-Spaltendekodierers 200 und des Zwischenspeichers 100, die gemäß Fig. 1 eine spaltenredundante Schaltung bilden.

In Fig. 2 ist der Zwischenspeicher 100 aus einem Paar Treiber-N-Kanal MOS-Transistoren 31 und 32 aufgebaut, deren Gate jeweils an den Drain-Anschluß 400 oder 500 des jeweils anderen Transistors angeschlossen ist, während ihr Source-An­ schluß auf Erde liegt. Ein N-Kanal MOS-Transistor 30 liegt mit einem Drain-Source Strompfad zwischen der Drain 400 und Erde, eine Hauptsicherung MF zwischen Vcc Versorgungsspannung und der Drain 400. Ein P-Kanal MOS-Transistor 33 ist mit seinem Source-Drain Strompfad zwischen die Vcc Versorgungs­ spannung und die Drain 500 geschaltet und mit seinem Gate an die Drain 400 angeschlossen. Ein Inverter 34 liegt an der Drain 500. Ein Gate-Anschluß 48 des N-Kanal MOS-Transistors 30 nimmt die Rückstellimpulse RST auf.

Der Reserve-Spaltendekodierer 200 mit zugehöriger Logikschal­ tung weist Übertragungsgates T 1 bis T 8 zum Übertragen der Spaltenadressen CA 1 bis CA 8 auf. Die Übertragungsgates bis dienen zur Übertragung der Spaltenadressen bis . Die Sicherungen F 1 bis F 8 sind jeweils an die Ausgänge der Übertragungsgates T 1 bis T 8 angeschlossen, während die Siche­ rungen bis jeweils an die Ausgabeleitungen der Über­ tragungsgates bis angeschlossen sind. Ein NAND-Gate 45 ist an seinen Eingängen mit den Sicherungspaaren F 1 und bis F 8 und jeweils verbunden. N-Kanal MOS-Transisto­ ren 43 bis 44 liegen mit ihren Drain-Anschlüssen an den Eingangsklemmen des NAND-Gate 45 und mit ihren Source-An­ schlüssen an Erde. Ein Inverter 46 ist mit seinem Eingang an den Ausgang des NAND-Gates 45 angeschlossen. Die Übertra­ gungs-Gate-Paare T 1 und bis T 8 und werden aus N-Kanal und P-Kanal MOS-Transistorpaaren 35 und 36 bis 41 und 42 ausgebildet. Die Gates der P-Kanal MOS-Transistoren sind an eine Leitung 50 und die Gates der N-Kanal MOS-Transistoren an eine Leitung 49 angeschlossen. Die Leitungen 49 und 50 sind an den Eingang bzw. den Ausgang des Inverters 34 angeschlos­ sen.

Der Ausgang des Inverters 46 ist an die Reservespaltenlei­ tung 60 und an den Eingang des normalen Spaltendekodieres 47 angeschlossen, der von einem bekannten NOR-Gate gebildet wird. Es wird darauf hingewiesen, daß der Ausgang des Inverters 46 ebenfalls an die Eingänge der übrigen normalen Spaltendekodierer angeschlossen sein kann. Der normale Spal­ tendekodierer 47 nimmt die Spaltenadressensignale CA 1 (oder bis CA 8 (oder und das Ausgangssignal des Inver­ ters 46 auf; sein Ausgang ist an die normale Spaltenlei­ tung 70 angeschlossen, die mit den Gates der Übertragungs­ transistoren 101 bis 108 verbunden ist.

Fig. 3 zeigt ein Zeitdiagramm für den Rückstellimpuls RST, der an die Eingangsklemme 48 im statischen Spaltenbetrieb gelegt wird. Der Rückstellimpuls RST ist hoch, wenn tief wird, jedoch bevor die Spaltenadressen COL ADD in den Spal­ tendekodierern aufgenommen werden.

Wenn keine Reserveblöcke und SBL ausgewählt werden, sind keine Sicherungen unterbrochen. Selbst wenn der Rückstellim­ puls RST von Fig. 3 an die Klemme 48 des Zwischenspeichers 100 von Fig. 2 gelegt wird, dann wird das Potential am Kno­ ten 400 immer hochgehalten. Aus diesem Grund bleiben der P-Kanal MOS-Transistor 33 gesperrt und der N-Kanal MOS-Tran­ sistor 32 durchgesteuert, wodurch am Knoten 500 ein tiefer Zustand gespeichert wird und die Ausgabeleitung 50 des Inver­ ters 34 hoch bleibt. Dadurch werden die Übertragungsgates T 12 bis T 8 und bis gesperrt.

Wenn jedoch alle N-Kanal MOS-Transistoren 43, 44 durchge­ steuert werden, dann liefert das NAND-Gate 45 ein hohes Signal an seinem Ausgang zum Inverter 46, der ein tiefes Signal weitergibt. Dadurch wird die Reservespaltenleitung 60 tief und die Übertragungstransistoren 109 bis 116 werden gesperrt, so daß die Reservespeicherzellen der Reserveblöcke SBL und nicht angesteuert werden.

Die Ausgaben des Inverters 46 werden außerdem an den normalen Spaltendekodierer 47 gelegt, der von einem NOR-Gate gebildet wird. An dieses werden auch die Spaltenadressensignale CA 1 (oder f (oder ) gelegt. Wenn die normale Spaltenleitung 70 von den Eingangssignalen des normalen Spal­ tendekodieres 47 angesteuert wird, dann wird die Leitung 70 hoch und die Übertragungstransistoren 101 bis 108 von Fig. 1 werden allen durchgesteuert. Auf diese Weise kann eine normale Speicherzelle des normalen Blocks BL 1 und durch ein Reihenauswahlsignal auf einer Reihenleitung R 1 oder R 2 ausgewählt werden.

Nachfolgend wird nun die Situation beschrieben, wenn eine Spaltenredundanz aufgrund von ein oder mehreren defekten normalen Speicherzellen vorgenommen wird. Hierzu sei angenom­ men, daß eine oder mehrere der Speicherzellen der normalen Blöcke BL 1 und/oder fehlerhaft sind und daß die Spalten­ adressensignale CA 1 bis CA 8 alle tief sind, während die komplementären Adressensignale bis hoch sind. In diesem Zustand sind die Sicherungen F 1 bis F 8, die den Leitungen für die Übertragung der Spaltenadressensignale in niederem Zustand und die Hauptsicherung MF alle durch Laser­ impuls weggeschmolzen. Daher hängt der Knoten 40 in der Luft und der Knoten 500 befindet sich in unbekanntem Zustand. Wenn der hohe RST-Impuls nach dem Abfall von an die Klemme 48 des Zwischenspeichers 100 in Fig. 2 gelegt wird, wird der Knoten 400 auf niederes Potential gebracht, da der N-Kanal MOS-Transistor 30 leitend und hierauf der P-Kanal MOS-Tran­ sistor 33 leitend wird, während der N-Kanal MOS-Transistor 32 sperrt. Dadurch wird der Knoten 500 auf hohem Potential gehalten und die am Ausgang des Inverters 34 liegende Lei­ tung 50 wird auf niederes Potential gebracht. Wenn die Spannung auf der Leitung 49 hoch und auf der Leitung 50 nieder ist, dann werden alle Übertragungsgates T 1 bis T 8 leitend und die N-Kanal Transistoren 43 bis 44 werden gesperrt.

Aus diesem Grunde werden die komplementären Spaltenadressen­ signale bis , die alle hohe Zustände sind, über die Übertragungsgates bis und die nicht zerstörten Siche­ rungen bis an das NAND-Gate 45 gelegt. Dadurch liefert der Inverter 46 hohe Ausgangssignale.

Auf diese Weise werden die Übertragungstransistoren 109 bis 116, die an die Reservespaltenleitung 60 angeschlossen sind, leitend und die Reserveblöcke SBL und werden angesteuert. Andererseits wird durch die hohen oder positiven Impulse, die der Inverter 46 ausgibt, alle Ausgaben von den normalen Dekodierern auf Null oder niederes Potential gebracht und dadurch werden alle Übertragungstransistoren in den jeweili­ gen normalen Blöcken gesperrt. Beim Lesen, wenn die Spalten­ adressensignale CA 0 bis CA 9 tief oder Null sind und eine Reihen- (oder Wort-)Leitung gespeichertes Datensignal über den Leseverstärker 77 an den Eingabe/Ausga­ be-Leseverstärker 92 übertragen, wobei die Übertragung außer­ dem über den Übertragungstransistor 114, die Eingabe/Ausgabe- Busleitung und den Eingabe/Ausgabe-Schalter 84 erfolgt.

Die Erfindung wurde anhand eines dynamischen 256 K RAM mit Spaltenredundanz beschrieben, es ist jedoch klar, daß sie ebenso auf einen dynamischen 1 M RAM unter Verwendung von vier dynamischen 256 K RAMs gemäß Fig. 1 anwendbar ist.

Die Erfindung bewirkt somit eine reduzierte Chip-Größe, da die früher erwähnten Adressenübertragungs-Erkennungsschaltun­ gen nicht gebraucht werden und sie erreicht einen geringeren Leistungsbedarf, weil ein Zwischenspeicher und Übertragungs­ gates verwendet werden.

Claims (8)

1. Dynamischer RAM mit einer Anzahl von normalen Speicher­ blöcken , von denen jeder eine Anzahl von normalen Speicherzellen (MC) aufweist, die in Reihen und Spalten angeordnet sind, mit normalen Leseverstärkern (71-74), die jeweils an zwei Spalten angeschlossen sind und mit normalen Übertragungstransistoren (101-108), die je eine Source, eine Drain und ein Gate aufweisen, wobei von jedem Transistor (101-108) die Source mit einer Spalte verbunden ist;
mit einer Eingabe-/Ausgabeeinrichtung zur Übertragung von Dateninformation, die an jede Drain (oder Source) der Übertragungstransistoren angeschlossen ist;
mit einer Anzahl von normalen Spaltenleitungen (70), von denen jede die Gates der normalen Übertragungstransisto­ ren (101-108) jedes normalen Blocks (BL 1, ) verbindet; und
mit einem normalen Spaltendekodierer (47), der mit den normalen Spaltenleitungen (70) verbunden ist und zum Adressieren eines bestimmten normalen Blocks (BL 1, ) dient,
gekennzeichnet durch einen Reservespeicherblock (SBL, ) mit einer Anzahl von Reservespeicherzellen (MC) in gleicher Zahl und Anordnung in Reihen und Spalten wie die normalen Speicherzellen;
durch Reserve-Leseverstärker (75-78), die jeweils an die Paare von Spalten angeschlossen sind;
mit Reserve-Übertragungstransistoren (109 -116), die je eine Source, eine Drain und ein Gate haben, wobei jedes Source (oder Drain) der Transistoren (109-116) an je eine Spalte angeschlossen ist;
durch eine Reservespaltenleitung (60), welche die Gates der Reserve-Übertragungstransistoren (109-116) eines Re­ serveblocks (SBL, ) verbindet;
durch einen Zwischenspeicher (100), der eine erste Ein­ gangsklemme für die Zufuhr von Versorgungsspannung, eine an die erste Eingabeklemme angeschlossene Hauptsicherung und eine zweite Eingabeklemme für einen Rückstelltakt aufweist, bei dem ein Impuls nach der Eingabe eines Reihenadressentaktes jedoch vor der Eingabe eines Spal­ tenadressensignals auftritt, um ein erstes Logiksignal in Abhängigkeit von der Eingabe der Versorgungsspannung ohne Schmelzen der Hauptsicherung (MF) zu liefern, wenn die normalen Blöcke (BL 1, ) als fehlerfrei erkannt werden und um ein zweites logisches Signal in Abhängigkeit von dem Rückstellimpuls zu liefern, nachdem die Hauptsiche­ rung (MF) geschmolzen wurde, wenn ein normaler Block (BL 1, ) als fehlerhaft erkannt ist;
durch einen Reserve-Spaltendekodierer (200), der mit dem Zwischenspeicher (100) und der Reservespaltenleitung (60) verbunden ist, um ein Reserveblock-Abschaltsignal bei der Eingabe des ersten Logiksignals zu liefern, wenn keine defekten normalen Blöcke vorhanden sind und um ein Reserveblock-Freigabesignal mit dem zweiten Logiksignal und der Eingabe der wahren und komplementären Spalten­ adressensignale zu liefern, wenn defekte normale Blöcke vorhanden sind; und
durch Reservespaltendekodierer zum Adressieren eines be­ stimmten normalen Blocks mit der Eingabe der Spalten­ adressensignale unter Steuerung durch das Reserveblock- Abschaltsignal, wenn keine defekten normalen Blöcke vor­ liegen und Abschalten des normalen Spaltendekodierers in dem Fall, wenn defekte normale Blöcke vorliegen, damit nicht die normalen Blöcke von der Eingabe des Reserve­ block-Freigabesignals angesteuert werden.

2. Dynamischer RAM nach Anspruch 1, dadurch gekennzeichnet, daß der Zwischenspeicher (100) einen mit der Hauptsiche­ rung (MF) verbundenen Halteknoten (400), einen Ausgabe­ knoten (500), einen Erdknoten, einen ersten Transistor (30), dessen Kanal zwischen dem Halteknoten (400) und Erde liegt und dessen Gate an die zweite Eingangsklemme (48) angeschlossen ist, einen ersten Inverter (31), der zwi­ schen den Halteknoten (400) und den Ausgabeknoten (500) geschaltet ist, und einen zweiten Transistor (31) auf­ weist, dessen Kanal zwischen dem Halteknoten (400) und Erde liegt und dessen Gate an den Ausgabeknoten (500) angeschlossen ist.

3. Dynamischer RAM nach Anspruch 2, dadurch gekennzeichnet, daß die ersten und zweiten Transistoren N-Kanal MOS-Tran­ sistoren (30 und 31) sind und daß der erste Inverter ein CMOS-Inverter ist.

4. Dynamischer RAM nach Anspruch 2, dadurch gekennzeichnet, daß die Reservespaltendekodiereinrichtung aufweist:
eine Anzahl von wahren und komplementären Spaltenadressen- Eingabeklemmen für die Eingabe von wahren und komplemen­ tären Spaltenadressensignalen für jede Spaltenadresse;
eine Anzahl von wahren und komplementären Übertragungs­ pfaden, die jeweils an die wahren und komplementären Spaltenadressen-Eingabeklemmen angeschlossen sind;
eine Anzahl von Übertragungsmitteln, die mit den Übertra­ gungspfaden in Reihe liegen und die zur Übertragung von wahren und/oder komplementären Spaltenadressensignalen in Abhängigkeit von dem logischen Ausgabesignal des Zwi­ schenspeichers (100) dienen;
eine Anzahl von in Reihe liegenden Sicherungen in den jeweiligen Übertragungspfaden, die bei keinen defekten normalen Blöcken unzerstört sind, die jedoch im anderen Fall zerstört werden, um ausgewählte Signale in Form der wahren oder komplementären Spaltenadressensignale zu über­ tragen, wenn fehlerhafte normale Blöcke vorliegen;
eine Anzahl von Verbindungsknoten, die gemeinsam an die Endklemmen der wahren und komplementären Übertragungs­ pfade für jedes Spaltenadressensignal angeschlossen sind;
eine Anzahl von Transistoren, deren Kanäle parallel zwischen den Anschlußknoten und dem Erdknoten liegen und deren Gates gekoppelt sind, um das logische Ausgangs­ signal des Zwischenspeichers (100) zu ergänzen; und
durch ein logisches Gate, das an die Verbindungsknoten angeschlossen ist.

5. Dynamischer RAM nach Anspruch 4, dadurch gekennzeichnet, daß das Übertragungsmittel ein Paar von P-Kanal MOS-Tran­ sistoren und von N-Kanal MOS-Transistoren aufweist, deren Kanäle parallel liegen; und daß ein Gate des P-Kanal MOS- Transistors an ein Komplement des logischen Ausgabesi­ gnals des Zwischenspeichers (100) und ein Gate des N-Kanal MOS-Transistors an das logische Ausgangssignal des Zwischenspeichers (100) gekoppelt ist.

6. Dynamischer RAM nach Anspruch 5, dadurch gekennzeichnet, daß normale und Reserve-Speicherzellen (MC) in einer Faltbit-Leitungsanordnung angeordnet sind.

7. Dynamischer RAM nach Anspruch 5, dadurch gekennzeichnet, daß die Hauptsicherung (MF) und die übrigen Sicherungen (F 1-F 8) aus polykristallinem Silicium gebildet sind.

8. Dynamischer RAM nach Anspruch 5, dadurch gekennzeichnet, daß das logische Gate ein UND-Gate ist und daß jeder Übertragungspfad derart programmiert ist, daß er das wahre Spaltenadressensignal überträgt.