Gegenstand
der Erfindungobject
the invention
Diese
Erfindung betrifft integrierte Speicherschaltungsbausteine und Betriebsverfahren
hierfür, insbesondere
Schaltungen und Verfahren zum Testen integrierter Schaltungsbausteine.These
The invention relates to integrated memory circuit devices and operating methods
for this, in particular
Circuits and methods for testing integrated circuit devices.
Hintergrund
der Erfindungbackground
the invention
Integrierte
Speicherschaltungsbausteine sind in vielen kommerziellen und Verbraucherapplikationen
weit verbreitet. Ein weit verbreiteter integrierter Speicherschaltungsbaustein
ist ein dynamischer Speicherbaustein mit direktem Zugriff (DRAM). Zudem
wurden synchrone DRAM-Bausteine (SDRAM-Bausteine)
entwickelt, die in der Lage sind, das Lesen und Schreiben von Daten
synchronisiert mit der ansteigenden oder abfallenden Flanke eines Taktsignals
durchzuführen. Überdies
wurden SDRAM-Bausteine mit doppelter Datenrate (DDR) entwickelt,
die durch Lesen und/oder Schreiben von Daten in Reaktion auf die
ansteigende und die abfallende Flanke eines Taktsignals mit einer
höheren Frequenz
als herkömmliche
SDRAM arbeiten können,
die auch als SDRAM mit einfacher Datenrate (SDR) bezeichnet werden.
Wie dem hier maßgeblichen
Fachmann allgemein bekannt ist, meint der Begriff „Datenrate" die Anzahl von an
oder von einem externen Eingabe-/Ausgabeanschluss
durch einen Speicherbaustein während
einer Taktperiode übertragenen
Bits.integrated
Memory chips are available in many commercial and consumer applications
widespread. A widely used integrated memory chip
is a dynamic memory device with direct access (DRAM). moreover
were synchronous DRAM devices (SDRAM devices)
which are capable of reading and writing data
synchronized with the rising or falling edge of a clock signal
perform. moreover
SDRAM devices have been developed with double data rate (DDR),
by reading and / or writing data in response to the
rising and falling edge of a clock signal with a
higher frequency
as conventional
SDRAM can work,
which are also referred to as SDRAM with simple data rate (SDR).
As the relevant here
As is well known to those skilled in the art, the term "data rate" means the number of times
or from an external input / output port
through a memory chip during
a clock period transmitted
Bits.
1 zeigt ein Zeitablaufdiagramm,
das den Betrieb eines herkömmlichen
SDR-SDRAM mit demjenigen eines herkömmlichen DDR-SDRAM vergleicht.
Diese beiden SDRAM umfassen eine Bündellänge (BL) von vier und eine
Spaltenadressenabtastlatenz (CAS-Latenz) (CL) von zwei. Daher werden,
wie aus 1 ersichtlich
ist, bei dem SDRAM mit BL=4 und CL=2 vier Datenbits Q0, Q1, Q2 und Q3
in Reaktion auf einen Lesebefehl R gelesen, wobei jedes Datenbit
Q0 bis Q3 in Reaktion auf die ansteigende Flanke eines Taktsignals
CLK ausgegeben wird. Analog werden in Reaktion auf einen Schreibbefehl
W vier Datenbits sequentiell in Reaktion auf die ansteigende Flanke
des Taktsignals CLK eingegeben. 1 Fig. 10 is a timing chart comparing the operation of a conventional SDR SDRAM with that of a conventional DDR SDRAM. These two SDRAMs have a burst length (BL) of four and a column address latency (CAS) latency (CL) of two. Therefore, how are out 1 4, in the SDRAM having BL = 4 and CL = 2, four data bits Q0, Q1, Q2 and Q3 are read in response to a read command R, each data bit Q0 to Q3 being output in response to the rising edge of a clock signal CLK. Similarly, in response to a write command W, four data bits are input sequentially in response to the rising edge of the clock signal CLK.
Im
Gegensatz dazu werden, wie ebenfalls aus 1 ersichtlich ist, bei dem DDR-SDRAM
gespeicherte Daten Q0 bis Q3 in Reaktion auf die ansteigende und
die abfallende Flanke eines Datenabtastsignals (DQS), das seinerseits
aus dem Taktsignal CLK erzeugt wird, aus dem Speicherbaustein ausgegeben.
Ebenso werden Daten D0 bis D3 in Reaktion auf einen Schreibbefehl
in den Speicherbaustein in Reaktion auf die ansteigende und die
abfallende Flanke des DQS geschrieben, so dass eine doppelte Datenrate
im Vergleich mit dem SDR-SDRAM erhalten wird. Auslegung und Funktionsweise
von SDRAM-Bausteinen, welche SDR-SDRAM-Bausteine und DDR-SDRAM-Bausteine
umfassen, sind dem Fachmann allgemein bekannt und brauchen hier
nicht weiter beschrieben werden.In contrast, as well as out 1 it can be seen, data stored in the DDR-SDRAM Q0 to Q3 in response to the rising and falling edge of a Datenabtastsignals (DQS), which in turn is generated from the clock signal CLK, output from the memory module. Also, data D0 to D3 are written in response to a write command to the memory device in response to the rising and falling edges of the DQS, so that a double data rate is obtained in comparison with the SDR SDRAM. Design and operation of SDRAM devices comprising SDR SDRAM devices and DDR SDRAM devices are well known to those skilled in the art and need not be further described here.
Durch
die hohen Datenraten kann es schwierig sein, einen Hochfrequenzspeicherbaustein,
wie einen DDR-SDRAM, zu testen. Zudem kann es insbesondere schwierig
sein, einen Hochfrequenzspeicherbaustein, wie einen DDR-SDRAM, mit
einer Testausrüstung
zu testen, die eine relativ niedrige Frequenz benutzt, wie eine
Testausrüstung,
die zum Testen eines SDR-SDRAM-Bausteins ausgelegt ist. Das US-Patent
5.933.379 von Park et al., das auf die Anmelderin der vorliegenden
Anmeldung übertragen ist,
stellt beispielsweise ein „Verfahren
und Schaltung zum Testen eines Halbleiterspeicherbausteins bei hoher
Frequenz" zur Verfügung, wie
aus dem Titel des Patents von Park et al. ersichtlich ist. Wie in
der Zusammenfassung des Patents von Park et al. beschrieben wird,
umfasst eine Testschaltung für
einen Halbleiterspeicherbaustein eine Latenzsteuerschaltung zum
Steuern der Latenz des externen Taktsignals, einen internen Spaltenadressengenerator
zum Erzeugen eines Spaltenadressensignals im Speicherbaustein und
ein Modusregister zum Erzeugen eines Modussignals. Zudem umfasst
die Schaltung zum Testen von Halbleiterspeicherbausteinen einen
Spaltenadressendecoder zum Decodieren des Ausgabeadressensignals
des internen Spaltenadressengenerators, eine Speicherzelle zum Lesen
und Schreiben von Daten, eine Eingabe-/Ausgabesteuereinheit zum
Steuern der Dateneingabe/-ausgabe für die Speicherzelle gemäß dem Ausgabesignal
der Latenzsteuerschaltung, einen Dateneingabepuffer und einen Datenausgabepuffer.
Zusätzlich
wird ein Frequenzmultiplizierer zum Erzeugen eines internen Taktsignals
zur Verfügung
gestellt, dessen Frequenz gleich „n" Mal der Frequenz des externen Taktsignals ist.
Durch das Bereitstellen der oben erwähnten Verbesserungen kann das
herkömmliche
Testgerät
zum Testen von Hochfrequenzspeicherbausteinen benutzt werden.By
the high data rates can make it difficult to use a high frequency memory device,
like a DDR SDRAM, to test. In addition, it can be particularly difficult
be a high-frequency memory device, such as a DDR-SDRAM, with
a test equipment
to test that uses a relatively low frequency, like one
Test equipment,
which is designed to test an SDR SDRAM device. The US patent
5,933,379 to Park et al., Assigned to the assignee of the present application
Registration is transferred,
For example, set a "procedure
and circuit for testing a semiconductor memory device at high
Frequency "available, like
from the title of the Park et al patent. is apparent. As in
the abstract of the Park et al. is described
includes a test circuit for
a semiconductor memory device, a latency control circuit for
Controlling the latency of the external clock signal, an internal column address generator
for generating a column address signal in the memory module and
a mode register for generating a mode signal. It also includes
the circuit for testing semiconductor memory devices a
Column address decoder for decoding the output address signal
the internal column address generator, a memory cell for reading
and writing data, an input / output control unit for
Controlling the data input / output for the memory cell according to the output signal
the latency control circuit, a data input buffer, and a data output buffer.
additionally
becomes a frequency multiplier for generating an internal clock signal
to disposal
whose frequency is equal to "n" times the frequency of the external clock signal.
By providing the above-mentioned improvements, the
conventional
tester
be used for testing radio frequency memory devices.
Das
US-Patent 6.163.491 von Iwotomo et al. beschreibt einen „synchronen
Halbleiterspeicherbaustein, der sogar mit einem Testgerät niedriger
Geschwindigkeit überprüft werden
kann", wie aus dem Titel
des Patentes von Iwotomo et al. ersichtlich ist. Wie in der Zusammenfassung
des Patents von Iwotomo et al. erwähnt wird, umfasst ein synchroner Halbleiterspeicherbaustein
eine Vorabrufauswahlschaltung, die erste und zweite Daten empfängt, die aus
ersten bzw. zweiten Speicherzellen gelesen werden, die mit geradzahligen
und ungeradzahligen Adressen korrespondieren, um sie an einen Eingabe-/Ausgabeanschluss
auszugeben. Die Vorabrufauswahlschaltung gibt in einer normalen
Betriebsart die ersten und zweiten Daten sequentiell während einer
Periode eines Taktsignals an den Eingabe-/Ausgabeanschluss aus,
bestimmt in einer Testbetriebsart, ob die ersten und zweiten Daten übereinstimmen, und
gibt das Bestimmungsergebnis in einer Periode des Taktsignals an
den Eingabe-/Ausgabe-anschluss aus.U.S. Patent 6,163,491 to Iwotomo et al. describes a "synchronous semiconductor memory device that can be tested even with a low speed tester," as evidenced by the title of the Iwotomo et al. patent As mentioned in the abstract of the Iwotomo et al patent, a synchronous semiconductor memory device is included a prefetch selector circuit receiving first and second data read from first and second memory cells that are even and odd-numbered Addresses correspond to output to an input / output port. The prefetch selecting circuit sequentially outputs the first and second data to the input / output terminal during a period of a clock signal in a normal mode, determines whether the first and second data are coincident in a test mode, and outputs the determination result in one period of the clock signal Input / output connection off.
Schließlich beschreibt
das US-Patent 6.212.113 von Mader eine „Halbleiterspeicherbaustein-Eingabeschaltung", wie aus dem Titel
des Mader-Patents
ersichtlich ist. In der Zusammenfassung des Mader-Patents wird ein
Speicherbaustein mit doppelter Datenrate (DDR) beschrieben, der
zum Testen mit einem normalen Speichertester konfiguriert sein kann.
Der DDR-Speicher kann eine DDR-Eingabeschaltung, eine Eingabe schaltung
mit einfacher Datenrate, eine Wortleitungssteuerschaltung, eine
Bitleitungssteuerschaltung und ein Speicherzellenfeld umfassen.
Normale Schreibvorgänge können durch
Auswahl der DDR-Eingabeschaltung ausgeführt werden. Testschreibvorgänge können durch
Auswahl der SDR-Eingabeschaltung ausgeführt werden. Eine solche Anordnung
kann es einem DDR-Speicherbaustein ermöglichen, mit einem gewöhnlichen
SDR-Speichertester überprüft zu werden.Finally describes
US Patent 6,212,113 to Mader discloses a "semiconductor memory device input circuit" as disclosed in the title
of the Mader patent
is apparent. The abstract of the Mader patent becomes a
Memory chip with double data rate (DDR) described, the
may be configured for testing with a normal memory tester.
The DDR memory may be a DDR input circuit, an input circuit
at a simple data rate, a word line control circuit, a
Bit line control circuit and a memory cell array include.
Normal writes can be done through
Selection of DDR input circuit to be executed. Test writing can be done by
Selection of the SDR input circuit are executed. Such an arrangement
can make it possible for a DDR memory chip, with a common one
SDR memory tester to be checked.
Zudem
kann es schwierig sein, einen Hochfrequenzspeicherbaustein, wie
einen DDR-SDRAM, zu testen, da der Hochfrequenzspeicherbaustein
einen relativ kleinen gültigen
Datenfensterspielraum haben kann, was durch Prozessschwankungen
in der Bauelement-Fabrikationslinie verursacht werden kann. Daher
kann es, selbst wenn ein Hochfrequenzbaustein, wie ein DDR-SDRAM,
mit einer Hochfrequenztestausrüstung
für einen
DDR-SDRAM getestet werden kann, schwierig sein, tatsächlich mehrere DDR-SDRAM-Bausteine
parallel zu testen.moreover
It may be difficult to use a high frequency memory device, such as
a DDR SDRAM, because of the high-frequency memory chip
a relatively small valid
Data window travel may have something due to process variations
can be caused in the device fabrication line. Therefore
can it, even if a high-frequency component, such as a DDR-SDRAM,
with a high frequency test equipment
for one
DDR SDRAM can be tested to be difficult, actually several DDR SDRAM building blocks
to test in parallel.
Kurzfassung
der Erfindungshort version
the invention
Einige
Ausführungsbeispiele
der vorliegenden Erfindung stellen integrierte Speicherschaltungsbausteine
zur Verfügung,
die ein Speicherzellenfeld umfassen, das dafür ausgeführt ist, eine Mehrzahl von
Datenbits mit einer ersten Datenrate parallel auszugeben. Eine Ausgabeschaltung
ist dazu ausgeführt,
in einer normalen Betriebsart die Mehrzahl von Datenbits an einen
externen Anschluss seriell mit der ersten Datenrate auszugeben und
in einer Testbetriebsart die Mehrzahl von Datenbits an den externen Anschluss
seriell mit einer zweiten Datenrate auszugeben, die niedriger als
die erste Datenrate ist. In einigen Ausführungsformen reagiert das Speicherzellenfeld
auf ein Taktsignal, das eine ansteigende und eine abfallende Flanke
hat, wobei die erste Datenrate in Reaktion auf die ansteigende und
die abfallende Flanke des Taktsignals erzeugt wird und die zweite Datenrate
in Reak tion auf die ansteigende Flanke oder die abfallende Flanke
des Taktsignals erzeugt wird. In anderen Ausführungsformen ist das Speicherzellenfeld
dazu ausgeführt,
die Mehrzahl von Datenbits parallel mit der ersten Datenrate über eine korrespondierende
Mehrzahl von ersten Datenleitungen auszugeben, wobei die Ausgabeschaltung
dazu ausgeführt
ist, die Mehrzahl von Datenbits in der normalen Betriebsart mit
der ersten Datenrate über
eine korrespondierende Mehrzahl von zweiten Datenleitungen seriell
an den externen Anschluss auszugeben und in der Testbetriebsart
die Mehrzahl von Datenbits mit der zweiten Datenrate, die niedriger
als die erste Datenrate ist, über
die korrespondierende Mehrzahl von zweiten Datenleitungen seriell
an den externen Anschluss auszugeben.Some
embodiments
The present invention provides integrated memory circuit devices
to disposal,
comprising a memory cell array adapted to receive a plurality of
Output data bits in parallel at a first data rate. An output circuit
is designed to
in a normal mode, the plurality of data bits to one
output external port serially at the first data rate and
in a test mode, the plurality of data bits to the external port
serially output at a second data rate lower than
the first data rate is. In some embodiments, the memory cell array is responsive
to a clock signal that has a rising and a falling edge
has, where the first data rate in response to the rising and
the falling edge of the clock signal is generated and the second data rate
in response to the rising edge or the falling edge
of the clock signal is generated. In other embodiments, the memory cell array is
to do so
the plurality of data bits in parallel with the first data rate over a corresponding one
Issue a plurality of first data lines, wherein the output circuit
to do so
is, the plurality of data bits in the normal mode with
the first data rate over
a corresponding plurality of second data lines serially
to the external terminal and in the test mode
the plurality of data bits having the second data rate lower
than the first data rate is over
the corresponding plurality of second data lines serially
to the external connection.
Einige
Ausführungsbeispiele
der vorliegenden Erfindung können
es demgemäß dem Speicherzellenfeld
ermöglichen,
mit einer ersten Datenrate zu arbeiten, während der Ausgabeschaltung
in einer Testbetriebsart ermöglicht
wird, Daten mit einer zweiten Datenrate, die kleiner als die erste
Datenrate ist, an einen externen Anschluss auszugeben. Ein DDR-SDRAM
kann dadurch beispielsweise von einer Testausrüstung für einen SDR-SDRAM überprüft werden
und/oder es können
mehrere SDR-SRAM-Bausteine parallel auf einer SDR-SDRAM-Testausrüstung überprüft werden,
da das Datenfenster vergrößert ist.Some
embodiments
of the present invention
it accordingly the memory cell array
enable,
to work at a first data rate during the output circuit
in a test mode
will, data at a second data rate, which is smaller than the first
Data rate is to output to an external terminal. A DDR SDRAM
For example, this can be checked by a test equipment for an SDR SDRAM
and / or it can
multiple SDR-SRAM devices are tested in parallel on an SDR-SDRAM test equipment,
because the data window is enlarged.
In
einigen Ausführungsformen
der vorliegenden Erfindung ist die Ausgabeschaltung dazu ausgeführt, in
der Testbetriebsart einen ersten Teil der Mehrzahl von Datenbits,
die vom Speicherzellenfeld parallel ausgegeben werden, zu replizieren,
um dadurch den ersten Teil der Mehrzahl von Datenbits seriell mit
der zweiten Datenrate, die niedriger als die erste Datenrate ist,
an den externen Anschluss auszugeben, und einen zweiten Teil der
Mehrzahl von Datenbits, die vom Speicherzellenfeld parallel ausgegeben
werden, zu replizieren, um dadurch den zweiten Teil der Mehrzahl
von Datenbits seriell mit der zweiten Daten rate, die niedriger als
die erste Datenrate ist, an den externen Anschluss auszugeben. Insbesondere
ist in einigen dieser Ausführungsformen das
Speicherzellenfeld dazu ausgeführt,
die Mehrzahl von Datenbits mit der ersten Datenrate parallel über eine
entsprechende Mehrzahl von ersten Datenleitungen auszugeben, und
die Ausgabeschaltung weist einen Multiplexer, der ausgeführt ist,
Lesedaten auf den ersten Datenleitungen auf eine korrespondierende
Mehrzahl von zweiten Datenleitungen zu multiplexen, und einen Ausgabepuffer
auf, der dazu ausgeführt
ist, Ausgabedaten auf den zweiten Datenleitungen seriell an den
externen Anschluss auszugeben.In some embodiments of the present invention, in the test mode, the output circuit is adapted to replicate a first portion of the plurality of data bits output in parallel by the memory cell array to thereby serially lower the first portion of the plurality of data bits at the second data rate as the first data rate is to output to the external terminal, and to replicate a second part of the plurality of data bits output from the memory cell array in parallel to thereby serially lower the second part of the plurality of data bits with the second data lower than the first data rate is to output to the external port. In particular, in some of these embodiments, the memory cell array is configured to output the plurality of data bits at the first data rate in parallel via a corresponding plurality of first data lines, and the output circuit comprises a multiplexer that is configured to read data on the first data lines to a corresponding plurality of multiplexing second data lines, and an output buffer configured to output output data on the second data lines serially to the external terminal ben.
In
einigen dieser Ausführungsformen
ist der Multiplexer dazu ausgeführt,
in der normalen Betriebsart eine jeweilige erste Datenleitung mit
einer entsprechenden zweiten Datenleitung zu koppeln, in einer ersten
Unterbetriebsart der Testbetriebsart jeweilige geradzahlige erste
Datenleitungen mit entsprechenden geradzahligen zweiten Datenleitungen und
entsprechenden benachbarten ungeradzahligen zweiten Datenleitungen
zu koppeln und in einer zweiten Unterbetriebsart der Testbetriebsart
jeweilige ungeradzahlige erste Datenleitungen mit entsprechenden
ungeradzahligen zweiten Datenleitungen und entsprechenden benachbarten
geradzahligen zweiten Datenleitungen zu koppeln. Es versteht sich, dass
die hier verwendeten Begriffe „geradzahlig" und „ungeradzahlig" benutzt werden,
um abwechselnde Datenleitungen zu bezeichnen, unabhängig von
der Datenleitungsnummernbezeichnung, die benutzt wird, um die Datenleitung
zu bezeichnen. In einigen Ausführungsformen
umfasst der Multiplexer einen ersten Schalter, der dazu ausgeführt ist,
in der ersten Unterbetriebsart eine jeweilige geradzahlige erste Datenleitung
mit einer entsprechenden geradzahligen zweiten Datenleitung zu koppeln,
einen zweiten Schalter, der dazu ausgeführt ist, in der zweiten Unterbetriebsart
eine jeweilige ungeradzahlige erste Datenleitung mit einer entsprechende
ungeradzahligen zweiten Datenleitung zu koppeln, und eine Ausgleichsschaltung,
die dazu ausgeführt ist,
in der ersten und zweiten Unterbetriebsart eine jeweilige ungeradzahlige
zweite Datenleitung mit einer entsprechenden benachbarten geradzahligen
zweiten Datenleitung zu koppeln. Ein Modusregistersatz kann ebenfalls
zur Verfügung
gestellt werden, der auf eine Mehrzahl von Befehlssignalen reagiert
und dazu ausgeführt
ist, erste und zweite Testbetriebsartsignale zu erzeugen, um den
Multiplexer jeweils in die erste bzw. zweite Unterbetriebsart der
Testbetriebsart zu setzen.In
some of these embodiments
is the multiplexer designed to
in the normal mode with a respective first data line with
to couple to a corresponding second data line, in a first
Sub-mode of the test mode respective even-numbered first
Data lines with corresponding even-numbered second data lines and
corresponding adjacent odd-numbered second data lines
in a second sub-mode of the test mode
respective odd-numbered first data lines with corresponding
odd-numbered second data lines and corresponding adjacent ones
even-numbered second data lines. It is understood that
the terms "even" and "odd" used herein are used,
to designate alternate data lines, regardless of
the data line number designation used to connect the data line
to call. In some embodiments
the multiplexer comprises a first switch designed to
in the first sub-mode, a respective even-numbered first data line
to couple with a corresponding even-numbered second data line,
a second switch designed to be in the second sub-mode
a respective odd-numbered first data line with a corresponding one
uncoupled second data line, and a balancing circuit,
which is executed
in the first and second sub-modes, a respective odd-numbered one
second data line with a corresponding adjacent even-numbered
to couple the second data line. A mode register set may also be
to disposal
which responds to a plurality of command signals
and executed
is to generate first and second test mode signals to the
Multiplexer respectively in the first and second sub-mode of
Set test mode.
In
anderen Ausführungsformen
ist der Multiplexer dazu ausgeführt,
in der normalen Betriebsart eine jeweilige erste Datenleitung mit
einer entsprechenden zweiten Datenleitung zu koppeln, in einer ersten
Unterbetriebsart der Testbetriebsart eine jeweilige erste Datenleitung
mit einer entsprechenden zweiten Datenleitung zu koppeln und in
einer zweiten Unterbetriebsart der Testbetriebsart jeweilige ungeradzahlige
und geradzahlige erste Datenleitungen mit entsprechenden geradzahligen
bzw. ungeradzahligen zweiten Datenleitungen über Kreuz zu koppeln. In diesen
Ausführungsformen
kann vorgesehen sein, dass der Ausgabepuffer in der normalen Betriebsart auf
ein erstes internes Taktsignal, welches in Reaktion auf die ansteigende
Flanke des Taktsignals erzeugt wird, und auf ein zweites internes
Taktsignal reagiert, welches in Reaktion auf die abfallende Flanke des
Taktsignals erzeugt wird, und in der ersten und zweiten Unterbetriebsart
der Testbetriebsart nur auf das erste interne Taktsignal oder auf
das zweite interne Taktsignal reagiert. Es versteht sich, dass die
hier verwendeten Begriffe „ansteigend" und „abfallend" benutzt werden,
um unterschiedliche Flanken eines Taktsignals zu bezeichnen, und
auch vertauscht werden können.In
other embodiments
is the multiplexer designed to
in the normal mode with a respective first data line with
to couple to a corresponding second data line, in a first
Sub-mode of the test mode, a respective first data line
to couple with a corresponding second data line and in
a second sub-mode of the test mode respective odd-numbered
and even-numbered first data lines with corresponding even-numbered ones
or odd-numbered second data lines to cross over. In these
embodiments
can be provided that the output buffer in the normal mode on
a first internal clock signal, which in response to the rising
Edge of the clock signal is generated, and on a second internal
Clock signal responds, which in response to the falling edge of the
Clock signal is generated, and in the first and second sub-mode
the test mode only on the first internal clock signal or on
the second internal clock signal responds. It is understood that the
here used terms "ascending" and "descending",
to designate different edges of a clock signal, and
can also be reversed.
Überdies
kann in diesen Ausführungsformen der
Multiplexer einen ersten Schalter, der dazu ausgeführt ist,
in der normalen Betriebsart und in der ersten Unterbetriebsart eine
jeweilige erste Datenleitung mit einer entsprechenden zweiten Datenleitung
zu koppeln, und einen zweiten Schalter umfassen, der dazu ausgeführt ist,
in der zweiten Unter betriebsart jeweilige ungeradzahlige und geradzahlige
erste Datenleitungen mit entsprechenden geradzahligen und ungeradzahligen
zweiten Datenleitungen über
Kreuz zu koppeln. In einigen Ausführungsformen umfasst der Ausgabepuffer
des Weiteren eine korrespondierende Mehrzahl von Registern, von
denen ein jeweiliges dazu ausgeführt
ist, Lesedaten von einer entsprechenden ersten Datenleitung zu speichern,
und einen Zwischenspeicher, der einem entsprechenden Paar benachbarter
Register zugeordnet ist, wobei ein jeweiliger Zwischenspeicher dazu
ausgeführt
ist, Daten von einem ersten benachbarten Register in Reaktion auf
das erste interne Taktsignal zwischenzuspeichern und Daten von einem
zweiten benachbarten Register in Reaktion auf das zweite interne
Taktsignal zwischenzuspeichern. Der Ausgabepuffer kann außerdem einen
Parallel/Seriell-Wandler umfassen, der auf die Zwischenspeicher
sowie auf das erste und zweite interne Taktsignal während der
normalen Betriebsart und während
der ersten und zweiten Unterbetriebsart nur auf das erste oder zweite
interne Taktsignal reagiert.moreover
can in these embodiments of
Multiplexer a first switch designed to
in the normal mode and in the first sub-mode one
respective first data line with a corresponding second data line
couple and include a second switch designed to
in the second sub-mode, respective odd-numbered and even-numbered modes
first data lines with corresponding even and odd numbers
second data lines over
Pair the cross. In some embodiments, the output buffer includes
furthermore, a corresponding plurality of registers, from
which each carried out to do so
is to store read data from a corresponding first data line,
and a cache corresponding to a corresponding pair of adjacent ones
Register is assigned, with a respective latch to
accomplished
is, data from a first adjacent register in response to
to cache the first internal clock signal and data from one
second adjacent register in response to the second internal
Caching clock signal. The output buffer may also have a
Parallel / serial converters are included on the latches
as well as the first and second internal clock signals during the
normal mode and during
the first and second sub-modes only on the first or second
internal clock signal responds.
In
noch anderen Ausführungsformen
der vorliegenden Erfindung reagiert die Ausgabeschaltung in der
normalen Betriebsart auf ein erstes internes Taktsignal, das in
Reaktion auf die ansteigende Flanke des Taktsignals erzeugt wird,
und auf ein zweites internes Taktsignal, das in Reaktion auf die
abfallende Flanke des Taktsignals erzeugt wird, und reagiert in
der Testbetriebsart alternativ auf das erste interne Taktsignal
und das zweite interne Taktsignal. Insbesondere ist das Speicherzellenfeld
in einigen Ausführungsformen
dazu ausgeführt,
die Mehrzahl von Datenbits mit der ersten Datenrate über eine
korrespondierende Mehrzahl von ersten Datenleitungen auszugeben,
und die Ausgabeschaltung umfasst einen Ausgabepuffer, der dazu ausgeführt ist,
Daten seriell an den externen Anschluss auszugeben.In
still other embodiments
According to the present invention, the output circuit responds in the
normal mode to a first internal clock signal, which in
Response to the rising edge of the clock signal is generated,
and a second internal clock signal responsive to
falling edge of the clock signal is generated, and responds in
the test mode alternatively to the first internal clock signal
and the second internal clock signal. In particular, the memory cell array
in some embodiments
to do so
the plurality of data bits at the first data rate over one
output a corresponding plurality of first data lines,
and the output circuit comprises an output buffer designed to
Output data serially to the external port.
In
einigen Ausführungsformen
reagiert der Ausgabepuffer in der normalen Betriebsart auf ein erstes
internes Taktsignal, welches in Reaktion auf die ansteigende Flanke
des Taktsignals erzeugt wird, und auf ein zweites internes Taktsignal,
welches in Reaktion auf die abfallende Flanke des Taktsignals erzeugt
wird, in einer ersten Unterbetriebsart der Testbetriebsart auf nur
eines der beiden internen Taktsignale und in einer zweiten Unterbetriebsart
der Testbetriebsart nur auf das andere der beiden internen Taktsignale.
In einigen Ausführungsformen
umfasst der Ausgabepuffer eine korrespondierende Mehrzahl von Registern,
von denen ein jeweiliges dazu ausgeführt ist, Lesedaten von einer
entsprechenden ersten Datenleitung zu speichern, und einen Zwischenspeicher,
der einem jeweiligen Paar benachbarter Register zugeordnet ist,
wobei ein entsprechender Zwischenspeicher dazu ausgeführt ist, Daten
von einem ersten benachbarten Register in Reaktion auf das erste
interne Taktsignal zwischenzuspeichern und Daten von einem zweiten
benachbarten Register in Reaktion auf das zweite interne Taktsignal
zwischenzuspeichern. Ein Parallel/Seriell-Wandler reagiert auf die
Zwischenspeicher und auf das erste und zweite interne Taktsignal
während der
normalen Betriebsart, während
der ersten Unterbetriebsart nur auf eines der beiden internen Taktsignale
und während
der zweiten Unterbetriebsart nur auf das andere der beiden internen
Taktsignale.In some embodiments, in the normal mode of operation, the output buffer responds to a first internal clock signal generated in response to the rising edge of the clock signal and to a second internal clock signal included in In response to the falling edge of the clock signal is generated in a first sub-mode of the test mode on only one of the two internal clock signals and in a second sub-mode of the test mode only to the other of the two internal clock signals. In some embodiments, the output buffer includes a corresponding plurality of registers, each of which is configured to store read data from a corresponding first data line, and a buffer associated with a respective pair of adjacent registers, with a corresponding buffer configured thereto; Latch data from a first adjacent register in response to the first internal clock signal and latch data from a second adjacent register in response to the second internal clock signal. A parallel / serial converter responds to the latches and to the first and second internal clock signals during normal mode, during the first sub-mode to only one of the two internal clock signals, and during the second sub-mode only to the other of the two internal clock signals.
Gemäß noch anderen
Ausführungsformen der
vorliegenden Erfindung reagiert die Ausgabeschaltung in der normalen
Betriebsart auf ein erstes internes Taktsignal, welches in Reaktion
auf die ansteigende Flanke des Taktsignals erzeugt wird, und auf
ein zweites internes Taktsignal, welches in Reaktion auf die abfallende
Flanke des Taktsignals erzeugt wird, und in der Testbetriebsart
auf ein geteiltes erstes internes Taktsignal, welches aus dem ersten internen
Taktsignal erzeugt wird, und auf ein geteiltes zweites internes
Taktsignal, welches aus dem zweiten internen Taktsignal erzeugt
wird. Insbesondere reagiert der Ausgabepuffer in einigen Ausführungsformen
in der normalen Betriebsart auf ein erstes internes Taktsignal,
welches in Reaktion auf die ansteigende Flanke des Taktsignals erzeugt
wird, und auf ein zweites internes Taktsignal, welches in Reaktion auf
die abfallende Flanke des Taktsignals erzeugt wird, und in der Testbetriebsart
auf ein geteiltes erstes internes Taktsignal und auf ein geteiltes
zweites internes Taktsignal. In einigen Ausführungsformen haben das geteilte
erste interne Taktsignal und das geteilte zweite interne Taktsignal
jeweils die halbe Frequenz des ersten internen Taktsignals und des zweiten
internen Taktsignals.According to others
Embodiments of
present invention, the output circuit reacts in the normal
Operating mode to a first internal clock signal, which in response
is generated on the rising edge of the clock signal, and on
a second internal clock signal, which is in response to the falling
Edge of the clock signal is generated, and in the test mode
to a shared first internal clock signal, which from the first internal
Clock signal is generated, and on a shared second internal
Clock signal generated from the second internal clock signal
becomes. In particular, the output buffer is responsive in some embodiments
in the normal mode to a first internal clock signal,
which generates in response to the rising edge of the clock signal
and a second internal clock signal, which is in response to
the falling edge of the clock signal is generated, and in the test mode
on a shared first internal clock signal and on a shared one
second internal clock signal. In some embodiments, this has been shared
first internal clock signal and the divided second internal clock signal
each half the frequency of the first internal clock signal and the second
internal clock signal.
Überdies
kann eine erste Teilerschaltung zur Verfügung gestellt werden, die dazu
ausgeführt
ist, das geteilte erste interne Taktsignal in Reaktion auf die ansteigende
Flanke des Taktsignals und auf das Testbetriebsartauswahlsignal
zu erzeugen. Eine zweite Teilerschaltung kann zur Verfügung gestellt werden,
die dazu ausgeführt
ist, das geteilte erste interne Taktsignal in Reaktion auf die abfallende
Flanke des Taktsignals und auf das Testbetriebsartauswahlsignal
zu erzeugen. In einigen Ausführungsformen umfasst
die erste Teilerschaltung einen ersten Teiler, der auf die ansteigende
Flanke des Taktsignals und das Testbetriebsartsignal reagiert. Die
zweite Teilerschaltung umfasst einen zweiten Teiler, der auf die abfallende
Flanke des Taktsignals und auf das Testbetriebsartsignal reagiert,
und ein Verzögerungselement,
das auf den zweiten Teiler reagiert.moreover
For example, a first divider circuit can be made available
accomplished
is the divided first internal clock signal in response to the rising one
Edge of the clock signal and the test mode selection signal
to create. A second divider circuit can be provided
who executed it
is the divided first internal clock signal in response to the falling one
Edge of the clock signal and the test mode selection signal
to create. In some embodiments, it includes
the first divider circuit has a first divider which is responsive to the rising divider
Edge of the clock signal and the test mode signal responds. The
second divider circuit comprises a second divider which is connected to the falling
Edge of the clock signal and reacts to the test mode signal,
and a delay element,
that responds to the second divisor.
Andere
Ausführungsformen
der vorliegenden Erfindung stellen Betriebsverfahren für einen
integrierten Speicherschaltungsbaustein mit einem Speicherzellenfeld
zur Verfügung,
der dazu ausgeführt
ist, eine Mehrzahl von Datenbits mit einer ersten Datenrate parallel
auszugeben. Gemäß einigen
Ausführungsformen
der vorliegenden Erfindung wird die Mehrzahl von Datenbits seriell
aus dem Speicherzellenfeld an einen externen Anschluss mit der ersten Datenrate
in einer normalen Betriebsart ausgegeben. In einer Testbetriebsart
wird die Mehrzahl von Daten bits seriell aus dem Speicherzellenfeld
an den externen Anschluss mit einer zweiten Datenrate ausgegeben,
die niedriger als die erste Datenrate ist. Zu den oben beschriebenen
können
auch analoge Ausführungrungsformen
von erfindungsgemäßen Verfahren zur
Verfügung
gestellt werden.Other
embodiments
The present invention provides operating methods for a
integrated memory circuit module with a memory cell array
to disposal,
who executed it
is a plurality of data bits having a first data rate in parallel
issue. According to some
embodiments
According to the present invention, the plurality of data bits become serial
from the memory cell array to an external terminal at the first data rate
output in a normal mode. In a test mode
the plurality of data bits are serially extracted from the memory cell array
output to the external port at a second data rate,
which is lower than the first data rate. To the above described
can
also analogue versions
of inventive method for
disposal
be put.
Kurzbeschreibung
der ZeichnungenSummary
the drawings
1 ist ein Zeitablaufdiagramm
von Vorgängen,
die von herkömmlichen
Speicherbausteinen mit doppelter und einfacher Datenrate ausführbar sind, 1 FIG. 10 is a timing diagram of operations that are executable by conventional dual and single data rate memory devices. FIG.
2 ist ein Blockschaltbild
integrierter Speicherschaltungsbausteine und Betriebsverfahren gemäß Ausführungsformen
der vorliegenden Erfindung, 2 FIG. 4 is a block diagram of integrated memory circuit devices and method of operation according to embodiments of the present invention. FIG.
3 ist ein Blockschaltbild
integrierter Speicherschaltungsbausteine und Betriebsverfahren gemäß anderen
Ausführungsformen
der vorliegenden Erfindung, 3 FIG. 12 is a block diagram of integrated memory circuit devices and method of operation according to other embodiments of the present invention. FIG.
4 ist eine schematische
Darstellung von Multiplexern, die in Ausführungsformen aus 3 gemäß anderen Ausführungsformen
der vorliegenden Erfindung benutzbar ist, 4 is a schematic representation of multiplexers, which in embodiments of 3 according to other embodiments of the present invention is usable,
5 und 6 sind Zeitablaufdiagramme von Vorgängen, die
von Ausführungsformen
aus 3 und 4 gemäß verschiedenen Ausführungsformen
der vorliegenden Erfindung ausführbar
sind, 5 and 6 are timing diagrams of operations performed by embodiments 3 and 4 according to various embodiments of the present invention are executable,
7 ist ein Blockschaltbild
integrierter Speicherschaltungsbausteine und Betriebsverfahren gemäß anderen
Ausführungsformen
der Erfindung, 7 FIG. 12 is a block diagram of integrated memory circuit devices and method of operation according to other embodiments of the invention. FIG.
8 ist eine schematische
Darstellung eines Multiplexers, der in Ausführungsformen aus 7 gemäß anderen Ausführungsformen
der vorliegenden Erfindung benutzbar ist, 8th is a schematic representation of a multiplexer, which in embodiments of 7 according to other embodiments of the present invention is usable,
9 ist eine schematische
Darstellung eines Ausgabepuffers, der in Ausführungsformen aus 7 gemäß anderen Ausführungsformen
der vorliegenden Erfindung benutzbar ist, 9 FIG. 12 is a schematic representation of an output buffer used in embodiments. FIG 7 according to other embodiments of the present invention is usable,
10 ist ein Zeitablaufdiagramm
von Vorgängen,
die von Ausführungsformen
aus 7 bis 9 gemäß anderen Ausführungsformen
der vorliegenden Erfindung ausführbar
sind, 10 FIG. 13 is a timing diagram of operations that are exemplary of embodiments. FIG 7 to 9 according to other embodiments of the present invention are executable,
11 ist ein Blockschaltbild
integrierter Speicherschaltungsbausteine und Betriebsverfahren gemäß noch weiteren
Ausführungsformen
der vorliegenden Erfindung, 11 FIG. 12 is a block diagram of integrated memory circuit devices and method of operation according to still further embodiments of the present invention. FIG.
12 ist eine schematische
Darstellung eines Ausgabepuffers, der in Ausführungsformen aus 11 gemäß weiteren Ausführungsformen
der vorliegenden Erfindung benutzbar ist, 12 FIG. 12 is a schematic representation of an output buffer used in embodiments. FIG 11 According to further embodiments of the present invention is usable,
13 ist ein Zeitablaufdiagramm
von Vorgängen,
die von Ausführungsformen
aus 11 und 12 gemäß anderen Ausführungsformen
der vorliegenden Erfindung ausführbar
sind, 13 FIG. 13 is a timing diagram of operations that are exemplary of embodiments. FIG 11 and 12 according to other embodiments of the present invention are executable,
14 ist ein Blockschaltbild
integrierter Schaltungsbausteine und Betriebsverfahren gemäß noch weiteren
Ausführungsformen
der vorliegenden Erfindung, 14 FIG. 12 is a block diagram of integrated circuit devices and method of operation according to still further embodiments of the present invention. FIG.
15A und 15B sind Blockschaltbilder von Teilerschaltungen,
die in Ausführungsformen
aus 14 gemäß weiteren
Ausführungsformen
der vorliegenden Erfindung benutzbar sind, 15A and 15B FIG. 13 are block diagrams of divider circuits used in embodiments 14 according to further embodiments of the present invention are usable,
16 ist ein Zeitablaufdiagramm
von Vorgängen,
die von Ausführungsformen
aus 14, 15A und 15B gemäß noch weiteren
Ausführungsformen
der vorliegenden Erfindung ausführbar
sind, 16 FIG. 13 is a timing diagram of operations that are exemplary of embodiments. FIG 14 . 15A and 15B according to still further embodiments of the present invention are executable,
17 ist ein Flussdiagramm
von Vorgängen,
die gemäß verschiedenen
Ausführungsformen der
vorliegenden Erfindung ausführbar
sind. 17 FIG. 10 is a flowchart of operations that may be performed in accordance with various embodiments of the present invention. FIG.
Detaillierte
Beschreibungdetailed
description
Nachfolgend
wird die Erfindung unter Bezugnahme auf die zugehörigen Zeichnungen
ausführlicher
beschrieben, die Ausführungsformen
der Erfindung zeigen. Die Erfindung kann jedoch in vielen verschiedenen
Formen ausgeführt
werden und ist nicht auf die dargestellten Ausführungsformen beschränkt. Diese
Ausführungsformen
werden vielmehr für
eine gründliche
und ausführliche
Offenbarung zur Verfügung
gestellt, so dass sich der Gegenstand der Erfindung für den Fachmann
vollständig
erschließt.
In den Zeichnungen können
Abmessungen und relative Abmessungen von Elementen zur Klarheit übertrieben dargestellt
sein. Überdies
umfasst jede hier dargestellte und beschriebene Ausführungsform
auch ihre Ausführungsform
mit komplementärem
Leitfähigkeitstyp.
Gleiche Bezugszeichen beziehen sich durchgängig auf gleiche Elemente.following
the invention will be with reference to the accompanying drawings
in more detail
described the embodiments
of the invention show. However, the invention can be in many different
Molds executed
are and is not limited to the illustrated embodiments. These
embodiments
be rather for
a thorough
and detailed
Revelation available
so that the subject of the invention for the expert
Completely
opens.
In the drawings can
Dimensions and relative dimensions of elements exaggerated for clarity
be. moreover
includes each embodiment shown and described herein
also their embodiment
with complementary
Conductivity type.
Like reference numerals refer to like elements throughout.
2 zeigt ein Blockschaltbild
integrierter Speicherschaltungsbausteine und Betriebsverfahren gemäß verschiedenen
Ausführungsformen
der vorliegenden Erfindung. Wie aus 2 ersichtlich
ist, umfasst ein integrierter Speicherschaltungsbaustein 200 ein
Speicherzellenfeld 211, das dazu ausgeführt ist, eine Mehrzahl von
Datenbits parallel mit einer ersten Datenrate DR1 auszugeben. Der
Entwurf des Speicherzellenfeldes 211 ist dem Fachmann allgemein
bekannt und braucht hier nicht weiter beschrieben werden. 2 FIG. 12 is a block diagram of integrated memory circuit devices and method of operation according to various embodiments of the present invention. FIG. How out 2 can be seen, comprises an integrated memory circuit module 200 a memory cell array 211 which is adapted to output a plurality of data bits in parallel with a first data rate DR1. The design of the memory cell array 211 is well known to those skilled in the art and need not be further described here.
Wie
weiter aus 2 ersichtlich
ist, ist eine Ausgabeschaltung 213 so ausgeführt, dass
sie die Mehrzahl von Datenbits seriell an einen externen Anschluss 217 mit
der ersten Datenrate DR1 in einer normalen Betriebsart und die Mehrzahl
von Datenbits mit einer zweiten Datenrate DR2, die niedriger als
die erste Datenrate ist, in einer Testbetriebsart seriell an den
externen Anschluss 217 ausgibt. In anderen Worten ausgedrückt, ist,
wie aus 2 ersichtlich, DR2
kleiner als DR1. Wie dem Fachmann klar ist, können in einigen Ausführungsformen
der vorliegenden Erfindung eine Mehrzahl von Speicherzellenfeldern 211,
eine Mehrzahl von Ausgabeschaltungen 213 und/oder eine
Mehrzahl von externen Anschlüssen 217 in
einem einzelnen integrierten Speicherschaltungsbaustein 200 vorgesehen
sein. Überdies können die
Funktionalität
und der Schaltungsaufbau der Ausgabeschaltung 213 für jedes
Speicherzellenfeld 211 und/oder für jeden externen Anschluss 217 repliziert
sein und/oder wenigstens von einem Teil der Mehrzahl von Speicherzellenfeldern 211 und/oder
externen Anschlüssen 217 gemeinsam
genutzt werden.How farther 2 is apparent, is an output circuit 213 designed to serially connect the plurality of data bits to an external port 217 with the first data rate DR1 in a normal mode and the plurality of data bits with a second data rate DR2 lower than the first data rate, in a test mode, serially to the external terminal 217 outputs. In other words, how is out 2 can be seen, DR2 smaller than DR1. As will be appreciated by those skilled in the art, in some embodiments of the present invention, a plurality of memory cell arrays may be included 211 , a plurality of output circuits 213 and / or a plurality of external terminals 217 in a single integrated memory chip 200 be provided. Moreover, the functionality and circuitry of the output circuit 213 for each memory cell array 211 and / or for each external connection 217 be replicated and / or at least from a part of the plurality of memory cell arrays 211 and / or external connections 217 be shared.
Wie
weiter aus 2 ersichtlich
ist, ist in einigen Ausführungsformen
der vorliegenden Erfindung das Speicherzellenfeld 211 dazu
ausgeführt, die
Mehrzahl von Datenbits parallel mit der ersten Datenrate DR1 über eine
korrespondierende Mehrzahl von ersten Datenleitungen 212 auszugeben.
Daher gibt es für
jedes Bit, das parallel vom Speicherzellenfeld ausgegeben wird,
eine erste Datenleitung 212. Mehr noch ist in einigen Ausführungsbeispielen die
Ausgabeschaltung 213 dazu ausgeführt, seriell die Mehrzahl von
Datenbits an den externen Anschluss 217 mit der ersten
Datenrate in einer normalen Betriebsart durch Benutzen einer korrespondierenden
Mehrzahl von zweiten Datenleitungen 214 in der Ausgabeschaltung 213 auszugeben
und seriell die Mehrzahl von Datenbits an den externen Anschluss 217 mit
der zweiten Datenrate DR2, die niedriger als die erste Datenrate
DR1 ist, in der Testbetriebsart durch Benutzen der korrespondierenden Mehrzahl
von zweiten Datenleitungen 214 in der Ausgabeschaltung
auszugeben. Daher können
beispielsweise vier erste Datenleitungen 212 und vier zweite
Datenleitungen 214 benutzt werden.How farther 2 5, in some embodiments of the present invention, the memory cell array is 211 to do so, the plurality of data bits in parallel with the first data rate DR1 over a corresponding plurality of first data lines 212 issue. Therefore, for each bit output in parallel from the memory cell array, there is a first data line 212 , Even more, in some embodiments, the output circuit is 213 to do this, serial the plurality of data bits to the external port 217 at the first data rate in a normal mode by using a corresponding plurality of second data lines 214 in the output circuit 213 output and serial the majority of data bits to the external port 217 at the second data rate DR2, which is lower than the first data rate DR1, in the test mode by using the corresponding plurality of second data lines 214 in the output circuit. Therefore, for example, four first data lines 212 and four second data lines 214 to be used.
3 zeigt ein Blockschaltbild
integrierter Speicherschaltungsbausteine und Betriebsverfahren gemäß einigen
Ausführungsformen
der vorliegenden Erfindung. Wie allgemein aus 3 ersichtlich ist, ist eine Ausgabeschaltung 313 dazu
ausgeführt,
einen ersten Teil der Mehrzahl von Datenbits, die vom Speicherzellenfeld 211 parallel
ausgegeben werden, zu replizieren, um so den ersten Teil der Mehrzahl
von Datenbits seriell an den externen Anschluss 217 mit der
zweiten Datenrate, die niedriger als die erste Datenrate ist, in
der Testbetriebsart auszugeben. Die Ausgabeschaltung 313 ist
zudem dazu ausgeführt, einen
zweiten Teil der Mehrzahl von Datenbits, die vom Speicherzellenfeld 211 parallel
ausgegeben werden, zu replizieren, um so den zweiten Teil der Mehrzahl
von Datenbits seriell an den externen Anschluss mit der zweiten
Datenrate, die niedriger als die erste Datenrate DR1 ist, in der
Testbetriebsart auszugeben. 3 FIG. 12 is a block diagram of integrated memory circuit devices and method of operation according to some embodiments of the present invention. FIG. How general 3 is apparent, is an output circuit 313 to do this, a first part of the plurality of data bits coming from the memory cell array 211 in parallel, to replicate so as to serially connect the first part of the plurality of data bits to the external terminal 217 at the second data rate, which is lower than the first data rate, in the test mode. The output circuit 313 is also designed to carry a second part of the plurality of data bits from the memory cell array 211 in parallel, to output so as to serially output the second part of the plurality of data bits to the external terminal at the second data rate lower than the first data rate DR1 in the test mode.
Insbesondere
ist das Speicherzellenfeld 211, wie aus 3 ersichtlich, dazu ausgeführt, die
Mehrzahl von Datenbits parallel mit der ersten Datenrate über eine
entsprechende Mehrzahl von ersten Datenleitungen 212 auszugeben.
In 3 sind die ersten
Datenleitungen 212 mit RDIO_0 bis RDIO_3 bezeichnet. Es
kann jedoch bei anderen Ausführungsformen
eine größere oder
kleinere Anzahl von ersten Datenleitungen 212 benutzt werden. Überdies
umfasst, wie aus 3 ersichtlich
ist, die Ausgabeschaltung 313 einen Multiplexer 313a,
der dazu ausgeführt ist,
Lesedaten auf den ersten Datenleitungen 212 auf eine korrespondierende
Mehrzahl von zweiten Datenleitungen 214 zu multiplexen,
die in 3 mit DO_0 bis
DO_3 bezeichnet sind. Die Ausgabeschaltung 313 umfasst
außerdem
einen Ausgabepuffer 313b, der dazu ausgeführt ist,
die Daten auf den zweiten Datenleitungen DO_0 bis DO_3 seriell an den
externen Anschluss 217 auszugeben. Wiederum sind in 3 nur vier zweite Datenleitungen 214 dargestellt.
Es kann jedoch eine größere oder
kleinere Anzahl von zweiten Datenleitungen benutzt werden.In particular, the memory cell array 211 , like out 3 can be seen, executed, the plurality of data bits in parallel with the first data rate over a corresponding plurality of first data lines 212 issue. In 3 are the first data lines 212 denoted by RDIO_0 to RDIO_3. However, in other embodiments, a larger or smaller number of first data lines may be used 212 to be used. Moreover, it includes how out 3 it can be seen, the output circuit 313 a multiplexer 313a which is designed to read data on the first data lines 212 to a corresponding plurality of second data lines 214 to multiplex in 3 denoted by DO_0 to DO_3. The output circuit 313 also includes an output buffer 313b which is adapted to serially connect the data on the second data lines DO_0 to DO_3 to the external terminal 217 issue. Again, in 3 only four second data lines 214 shown. However, a larger or smaller number of second data lines may be used.
Wie
aus 3 noch spezieller
ersichtlich ist, ist der Multiplexer 313 dazu ausgeführt, in
der normalen Betriebsart eine jeweilige erste Datenleitung 212 mit
einer entsprechenden zweiten Datenleitung 214 zu koppeln,
wie aus dem oberen Drittel des Multiplexers 313a ersichtlich
ist, jeweilige geradzahlige erste Datenleitungen mit entsprechenden
geradzahligen zweiten Datenleitungen und entsprechenden benachbarten
ungeradzahligen zweiten Datenleitungen in einer ersten Unterbetriebsart
der Testbetriebsart zu koppeln, die auch als Testmodus 1 bezeichnet
und im mittleren Drittel des Multiplexers 313a dargestellt ist,
und jeweilige ungeradzahlige erste Datenleitungen mit entsprechenden
ungeradzahligen zweiten Datenleitungen und entsprechenden benachbarten geradzahligen
zweiten Datenleitungen in einer zweiten Unterbetriebsart der Testbetriebsart
zu koppeln, die auch als Testmodus 2 bezeichnet und im unteren Drittel
des Multiplexers 313a dargestellt ist. Es versteht sich,
dass auch mehr als zwei Testbetriebsarten unterstützt werden
können.How out 3 More particularly apparent is the multiplexer 313 to do so, in the normal mode of operation, a respective first data line 212 with a corresponding second data line 214 to couple, as from the upper third of the multiplexer 313a it can be seen to couple respective even-numbered first data lines to corresponding even-numbered second data lines and corresponding adjacent odd-numbered second data lines in a first sub-mode of the test mode, also referred to as test mode 1, and in the middle third of the multiplexer 313a and coupling respective odd-numbered first data lines to respective odd-numbered second data lines and corresponding adjacent even-numbered second data lines in a second sub-mode of the test mode, also referred to as test mode 2, and in the lower third of the multiplexer 313a is shown. It is understood that more than two test modes can be supported.
Wie
aus 3 ersichtlich ist,
werden dementsprechend in einer normalen Betriebsart erste Datenleitungen
RDIO mit korrespondierenden zweiten Datenleitungen DO gekoppelt,
um eine Ausgabe des Ausgabepuffers 313 mit einer ersten
Datenrate, wie der Datenrate eines DDR-SDRAM, zur Verfügung zu stellen. Während des
ersten Testmodus oder der ersten Unterbetriebsart werden Daten von
geradzahligen ersten Datenleitungen RDIO_0 und RDIO_2 auf die geradzahligen
und ungeradzahligen zweiten Datenleitungen DO_0 bis DO_3 repliziert,
so dass diese Daten dem Ausgabepuffer 313b in replizierter
Form zur Verfügung
gestellt und dadurch an den externen Anschluss 217 mit
einer zweiten Datenrate ausgegeben werden, die niedriger als die
erste Datenrate ist, wie einer Datenrate eines SDR-SDRAM. Schließlich werden
während
eines zweiten Testmodus oder einer zweiten Unterbetriebsart Daten
von ungeradzahligen ersten Datenleitungen RDIO_1 und RDIO_3 auf
die ungeradzahligen und geradzahligen zweiten Datenleitungen DO_0
bis DO_3 repliziert, so dass diese Daten dem Ausgabepuffer 313b mit
der zweiten Datenrate zur Verfügung
gestellt werden, die niedriger als die erste Datenrate ist. Dadurch
wird in der Testbetriebsart das Datenfenster der Ausgabedaten DOUT
des Ausgabepuffers 313b gegenüber dem Datenfenster der aus
dem Speicherzellenfeld 211 ausgelesenen Daten vergrößert, in
einigen Ausführungsformen
verdoppelt. Ein DDR-SDRAM
kann somit durch eine DDR-SDRAM-Testausrüstung und/oder durch mehrere
SDR-SDRAM-Testausrüstungen
getestet werden, da das Datenfenster vergrößert wurde.How out 3 can be seen, accordingly, in a normal mode, first data lines RDIO are coupled to corresponding second data lines DO to output the output buffer 313 at a first data rate, such as the data rate of a DDR SDRAM. During the first test mode or the first sub-mode, data from even-numbered first data lines RDIO_0 and RDIO_2 are replicated to the even-numbered and odd-numbered second data lines DO_0 to DO_3, so that these data are sent to the output buffer 313b provided in replicated form and thereby to the external terminal 217 at a second data rate lower than the first data rate, such as a data rate of an SDR SDRAM. Finally, during a second test mode or a second sub-mode, data from odd-numbered first data lines RDIO_1 and RDIO_3 are replicated to the odd-numbered and even-numbered second data lines DO_0 to DO_3, such that these data are presented to the output buffer 313b be provided at the second data rate, which is lower than the first data rate. Thereby, in the test mode, the data window of the output data DOUT of the output buffer becomes 313b opposite the data window of the memory cell array 211 read out data, in some embodiments doubled. A DDR SDRAM can thus be tested by a DDR-SDRAM test equipment and / or by several SDR-SDRAM test equipment since the data window has been enlarged.
Wie
weiter aus 3 ersichtlich
ist, reagiert ein Modusregistersatz (MRS) 315 auf eine
Mehrzahl von Befehlssignalen und ist dazu ausgeführt, ein erstes und ein zweites
Testmodussignal TM1, TM2 zu erzeugen, um den Multiplexer 313a in
die erste bzw. zweite Unterbetriebsart der Testbetriebsart zu versetzen.
Die Befehlssignale können
ein Zeilenadressenabtastsignal RASB, ein Spaltenadressenabtastsignal
CASB, ein Schreibfreigabesignal WEB und Adressensignale umfassen.
Da der MRS 315 im integrierten Speicherschaltungsbaustein 300 gemäß einiger
Ausführungsformen
der vorliegenden Erfindung zur Verfügung gestellt wird, kann die Überprüfung nach
dem Packen ausgeführt
werden.How farther 3 can be seen, a mode register set (MRS) responds 315 to a plurality of command signals and is adapted to generate a first and a second test mode signal TM1, TM2 to the multiplexer 313a in the first and second sub-modes of the test mode. The command signals may include a row address strobe signal RASB, a column address strobe signal CASB, a write enable signal WEB, and address signals. Since the MRS 315 in the integrated memory circuit module 300 according to some embodiments of the present invention is provided, the review can be performed after packing.
4 zeigt eine schematische
Darstellung eines Multiplexers 313, der gemäß einiger
Ausführungsformen
der vorliegenden Erfindung zur Verfügung gestellt werden kann,
wie der Multiplexer 313a aus 3.
Wie aus 4 ersichtlich
ist, umfasst der Multiplexer 313a einen ersten Schalter 420,
der ausgeführt
ist, um eine jeweilige geradzahlige erste Datenleitung RDIO_0, RDIO_2
mit einer entsprechenden geradzahligen zweiten Datenleitung DO_0, DO_2
in der ersten Unterbetriebsart TM1 zu koppeln. Ein zweiter Schalter 430 ist
ausgeführt,
um eine jeweilige ungeradzahlige erste Datenleitung RDIO_1, RDIO_3
mit einer entsprechenden ungeradzahligen zweiten Datenleitung DO_1,
DO_3 in der zweiten Unterbetriebsart TM2 zu koppeln. Eine Ausgleichsschaltung 440 ist
ausgeführt,
um eine jeweilige ungeradzahlige zweite Datenleitung DO_0, DO_3
mit einer entsprechenden benachbarten geradzahligen zweiten Datenleitung
DO_0, DO_2 in der ersten und zweiten Unterbetriebsart zu koppeln.
Entsprechend werden, wie in 4 dargestellt
ist, erste Lesedaten RDIO_0, RDIO_2, die vom Speicherzellenfeld 211 erzeugt
werden, auf den ersten Datenleitungen 212 in Reaktion auf
das erste Testmodussignal TM1 jeweils zu zweiten Lesedaten DO_0,
DO_2 auf den zweiten Datenleitungen 214 transferiert. Gleichzeitig wird
die Ausgleichsschaltung 440 aktiviert, so dass jedes Paar
von geradzahligen/ungeradzahligen zweiten Lesedaten (DO_0/1, DO_2/3)
auf dem gleichen Pegel gehalten wird, während der zweite Schalter 430,
der ein zweites Testmodussignal TM2 empfängt, deaktiviert ist. Die ungeradzahligen
Lesedaten RDIO_1, RDIO_3 können
in gleicher Weise verarbeitet werden, so dass das gültige Datenfenster
der Ausgabedaten DOUT gegenüber
der normalen Betriebsart verdoppelt werden kann. In der normalen Betriebsart
ist die Ausgleichsschaltung 440 deaktiviert. 4 shows a schematic representation of a multiplexer 313 which may be provided in accordance with some embodiments of the present invention, such as the multiplexer 313a out 3 , How out 4 is apparent, the multiplexer includes 313a a first switch 420 which is adapted to couple a respective even-numbered first data line RDIO_0, RDIO_2 to a corresponding even-numbered second data line DO_0, DO_2 in the first sub-mode TM1. A second switch 430 is configured to couple a respective odd-numbered first data line RDIO_1, RDIO_3 to a corresponding odd-numbered second data line DO_1, DO_3 in the second sub-mode TM2. A compensation circuit 440 is configured to couple a respective odd-numbered second data line DO_0, DO_3 to a corresponding adjacent even-numbered second data line DO_0, DO_2 in the first and second sub-modes. Accordingly, as in 4 is shown, first read data RDIO_0, RDIO_2, from the memory cell array 211 be generated on the first data lines 212 in response to the first test mode signal TM1 respectively to second read data DO_0, DO_2 on the second data lines 214 transferred. At the same time the equalization circuit 440 is activated so that each pair of even / odd second read data (DO_0 / 1, DO_2 / 3) is maintained at the same level while the second switch 430 receiving a second test mode signal TM2 is disabled. The odd-numbered read data RDIO_1, RDIO_3 can be processed in the same way, so that the valid data window of the output data DOUT can be doubled compared to the normal mode of operation. In normal mode, the equalizer is 440 disabled.
5 zeigt ein Zeitablaufdiagramm
der normalen Betriebsart und der Testbetriebsart zum Lesen von Daten
aus einem Speicherbaustein gemäß einigen
Ausführungsformen
der vorliegenden Erfindung, wie den in Verbindung mit den 3 und 4 beschriebenen. Wie aus 5 ersichtlich ist, werden in der normalen
Betriebsart Lesedaten D0 bis D3 in Reaktion auf die ansteigenden
und abfallenden Flanken eines Taktsignals CLK mit einem gültigen Datenfenster W1
zum externen Anschluss DOUT übertragen. Überdies
werden, wie auch aus 5 ersichtlich
ist, die geradzahligen bzw. ungeradzahligen Daten (DO_0/2, DO_1/3)
zum externen Anschluss DOUT mit einem vergrößerten Datenfester W2 in der
Testbetriebsart in Reaktion auf die ansteigende Flanke eines externen
Taktsignals übertragen. 5 FIG. 12 is a timing diagram of the normal mode and test mode for reading data from a memory device according to some embodiments of the present invention, as described in connection with FIG 3 and 4 . described How out 5 is apparent, in the normal mode, read data D0 to D3 are transmitted to the external terminal DOUT in response to the rising and falling edges of a clock signal CLK having a valid data window W1. Moreover, as well as out 5 4, the even-numbered data (DO_0 / 2, DO_1 / 3) is transmitted to the external terminal DOUT with an enlarged data solid W2 in the test mode in response to the rising edge of an external clock signal.
6 zeigt ein detaillierteres
Zeitablaufdiagramm, das Vorgänge
darstellt, die von Ausgabeschaltungen gemäß Ausführungsformen der vorliegenden
Erfindung ausführbar
sind, die beispielsweise im Zusammenhang mit den 3 bis 5 beschrieben
wurden. Wie aus 6 ersichtlich
ist, wird ein erstes internes Taktsignal CDQ_F in Reaktion auf die ansteigende
Flanke des Taktsignals CLK erzeugt. Ein zweites internes Taktsignal
CDQ_S wird in Reaktion auf die abfallende Flanke des Taktsignals
CLK erzeugt. In der normalen Betriebsart werden die Ausgabedaten
D0 bis D3 in Reaktion auf die Signale CDQ_F und CDQ_S korrespondierend
mit den ansteigenden und abfallenden Flanken des Taktsignals CLK
zum externen Anschluss DOUT übertragen.
Im Testmodus 1 werden die Ausgabedaten D0 und D2 an den externen
Anschluss DOUT mit einem vergrößerten Datenfenster übertragen,
da die geradzahligen und ungeradzahligen Daten auf dem gleichen Pegel
gehalten werden. Analoge Vorgänge
sind im Testmodus 2 für
die Ausgabedaten D1 und D3 vorgesehen. 6 FIG. 12 is a more detailed timing diagram illustrating operations that may be performed by output circuits according to embodiments of the present invention, for example, those described in conjunction with FIGS 3 to 5 have been described. How out 6 As can be seen, a first internal clock signal CDQ_F is generated in response to the rising edge of the clock signal CLK. A second internal clock signal CDQ_S is generated in response to the falling edge of the clock signal CLK. In the normal mode, the output data D0 to D3 are transmitted to the external terminal DOUT in response to the signals CDQ_F and CDQ_S corresponding to the rising and falling edges of the clock signal CLK. In the test mode 1, the output data D0 and D2 are transmitted to the external terminal DOUT with an enlarged data window since the even and odd data are kept at the same level. Analogous operations are provided in test mode 2 for the output data D1 and D3.
Dem
Fachmann ist klar, dass die Ausgabe am DOUT im Testmodus 1 und im
Testmodus 2 allgemein in versetzten Taktzyklen statt in der gleichen oder
in überlappenden
Taktzyklen erfolgt, wie in 5 und 6 dargestellt ist. In 5 und 6 sind überlappende Taktzyklen dargestellt,
um einen Vergleich zwischen der normalen Betriebsart und der Testbetriebsart
machen zu können,
ohne die Breite der Zeitablaufdiagramme weiter zu vergrößern.It will be understood by those skilled in the art that output to the DOUT in test mode 1 and in test mode 2 is generally in offset clock cycles rather than in the same or overlapping clock cycles as in FIG 5 and 6 is shown. In 5 and 6 overlapping clock cycles are shown to make a comparison between the normal mode and the test mode, without further increasing the width of the timing diagrams.
Die 7 bis 10 zeigen integrierte Speicherschaltungsbausteine
und Betriebsverfahren gemäß anderer
Ausführungsformen
der Erfindung. Allgemein reagiert bei diesen Ausführungsformen
das Speicherzellen feld auf ein Taktsignal mit ansteigenden und abfallenden
Flanken. Die Ausgabeschaltung reagiert in der normalen Betriebsart
auf ein erstes internes Taktsignal, das in Reaktion auf die ansteigende
Flanke des Taktsignals erzeugt wird, und auf ein zweites internes
Taktsignal, das in Reaktion auf die abfallende Flanke des Taktsignals
erzeugt wird. In der Testbetriebsart reagiert die Ausgabeschaltung
jedoch nur entweder auf das erste interne Taktsignal oder auf das
zweite interne Taktsignal. Die Datenbits können dadurch in der Testbetriebsart
mit einer zweiten Datenrate ausgegeben werden, die niedriger als die
erste Datenrate ist.The 7 to 10 show integrated memory circuit modules and operating methods according to other embodiments of the invention. In general, in these embodiments, the memory cell array responds to a clock signal with rising and falling edges. The output circuit responds in the normal mode to a first internal clock signal generated in response to the rising edge of the clock signal and to a second internal clock signal generated in response to the falling edge of the clock signal. However, in the test mode, the output circuit only responds to either the first internal clock signal or the second internal clock signal. The data bits may thereby be output in the test mode at a second data rate that is lower than the first data rate.
Insbesondere
umfasst bei diesen Ausführungsformen,
wie aus 7 ersichtlich
ist, die Ausgabeschaltung 733 einen Multiplexer 733a,
der ausgeführt
ist, um in der normalen Betriebsart eine jeweilige erste Datenleitung 212 mit
einer entsprechenden zweiten Datenleitung 214 zu koppeln,
wie beispielsweise im oberen Drittel des Multiplexers 733a gezeigt ist.
In einer ersten Unterbetriebsart der Testbetriebsart, die in 7 auch als Testmodus 1 bezeichnet
ist, wird eine jeweilige erste Datenleitung 212 mit einer entsprechenden
zweiten Datenleitung gekoppelt, wie im mittleren Drittel des Multiplexers 733a dargestellt ist.
Schließlich
werden in einer zweiten Unterbetriebsart der Testbetriebsart, die
in 7 auch als Testmodus
2 bezeichnet ist, jeweilige ungeradzahlige und geradzahlige erste
Datenleitungen 212 über Kreuz
mit entsprechenden geradzahligen und ungeradzahligen zweiten Datenleitungen 214 gekoppelt, wie
es im unteren Drittel des Multiplexers 733a dargestellt
ist.In particular, in these embodiments, as shown in FIG 7 it can be seen, the output circuit 733 a multiplexer 733a , which is designed to be in the normal mode of operation, a respective first data line 212 with a corresponding second data line 214 to couple, such as in the upper third of the multiplexer 733a is shown. In a first sub-mode of the test mode, which in 7 Also referred to as test mode 1, a respective first data line 212 with a corresponding second data line coupled, as in the middle third of the multiplexer 733a is shown. Finally, in a second sub-mode, the test mode, which in 7 also referred to as test mode 2, respective odd-numbered and even-numbered first data lines 212 crosswise with corresponding even and odd second data lines 214 coupled, as it is in the lower third of the multiplexer 733a is shown.
Weiter
mit der Beschreibung von 7 fortsetzend,
wird in der Ausgabeschaltung 733 auch ein Ausgabepuffer 733b zur
Verfügung
gestellt. Der Ausgabepuffer 733b reagiert in der normalen
Betriebsart auf ein erstes internes Taktsignal CDQ_F, das in Reaktion
auf die ansteigende Flanke des Taktsignals erzeugt wird, und auf
ein zweites internes Taktsignal CDQ_S, das in Reaktion auf die abfallende
Flanke des Taktsignals CLK erzeugt wird. In der Testbetriebsart
und insbesondere in der ersten und zweiten Unterbetriebsart der
Testbetriebsart reagiert der Ausgabepuffer 733b entweder
auf das erste interne Taktsignal CDQ_F oder auf das zweite interne
Taktsignal CDQ_S. In einigen Ausführungsformen reagiert der Ausgabepuffer,
wie aus 7 ersichtlich
ist, in der Testbetriebsart nur auf das erste interne Taktsignal CDQ_F
und das zweite interne Taktsignal CDQ_S ist in der ersten und zweiten
Unterbetriebsart der Testbetriebsart gesperrt.Continue with the description of 7 continuing in the output circuit 733 also an output buffer 733b made available. The output buffer 733b In the normal mode, it responds to a first internal clock signal CDQ_F which is generated in response to the rising edge of the clock signal and to a second internal clock signal CDQ_S which is generated in response to the falling edge of the clock signal CLK. In the test mode, and especially in the first and second sub-modes of the test mode, the output buffer responds 733b either the first internal clock signal CDQ_F or the second internal clock signal CDQ_S. In some embodiments, the output buffer responds as shown 7 can be seen, in the test mode only on the first internal clock signal CDQ_F and the second internal clock signal CDQ_S is disabled in the first and second sub-mode of the test mode.
Entsprechend
zeigt 7, wie ein gültiges Datenfenster
für Ausgabedaten
DOUT des Ausgabepuffers 733b durch Sperren des zweiten
internen Taktsignals CDQ_S während
der Testbetriebsart um einen vorbestimmten Wert vergrößert werden
kann, beispielsweise verdoppelt, im Vergleich zu dem gültigen Datenfenster
der Lesedaten RDIO_0 bis RDIO_3, die vom Speicherzellenfeld 211 ausgegeben
werden. Daher wird der Ausgabepuffer 733b nicht durch das
zweite interne Taktsignal CDQ_S betrieben, so dass die Lesedaten
DO_0 bis DO_3 mit einem vergrößerten gültigen Datenfenster
an den externen Anschluss 217 ausgegeben werden können.According to shows 7 as a valid output data window DOUT of the output buffer 733b can be increased by a predetermined value, for example doubled, by locking the second internal clock signal CDQ_S during the test mode, for example, compared to the valid data window of the read data RDIO_0 to RDIO_3, which is from the memory cell array 211 be issued. Therefore, the output buffer becomes 733b is not operated by the second internal clock signal CDQ_S, so that the read data DO_0 to DO_3 with an enlarged valid data window to the external terminal 217 can be issued.
8 zeigt eine schematische
Darstellung von Ausführungsformen
eines Multiplexers, wie eines Multiplexers 733a aus 7, gemäß diesen Ausführungsformen
der vorliegenden Erfindung. Wie aus 8 ersichtlich
ist, umfasst der Multiplexer einen ersten Schalter 820,
der ausgeführt
ist, um eine jeweilige erste Datenleitung RDIO_0 bis RDIO_3 mit einer
entsprechenden zweiten Datenleitung DO_0 bis DO_3 in der normalen
Betriebsart und in der ersten Unterbetriebsart TM1 zu koppeln. Ein
zweiter Schalter 830 ist ausgeführt, um jeweilige ungeradzahlige
und geradzahlige erste Datenleitungen mit entsprechenden geradzahligen
und ungeradzahligen zweiten Datenleitungen in der zweiten Unterbetriebsart
TM2 über
Kreuz zu koppeln. Entsprechend werden die ersten Lesedaten RDIO_0
bis RDIO_3, die vom Speicherzellenfeld erzeugt werden, auf den ersten
Datenleitungen 212 zu entsprechenden zweiten Datenleitungen 214 (DO_0
bis DO_3) in Reaktion auf das erste Testmodussignal TM1 übertragen.
Ebenso werden alle ersten Lesedaten RDIO_0 bis RDIO_3, die vom Speicherzellenfeld
erzeugt werden, auf den ersten Datenleitungen 212 zu entsprechenden
benachbarten zweiten Datenleitungen 214 (DO_1/DO_0, DO_3/DO_2)
in Reaktion auf das zweite Testmodussignal TM2 übertragen. 8th shows a schematic representation of embodiments of a multiplexer, such as a multiplexer 733a out 7 , according to these embodiments of the present invention. How out 8th As can be seen, the multiplexer comprises a first switch 820 which is adapted to couple a respective first data line RDIO_0 to RDIO_3 to a corresponding second data line DO_0 to DO_3 in the normal mode and in the first sub mode TM1. A second switch 830 is configured to cross-couple respective odd and even first data lines with corresponding even and odd second data lines in the second sub-mode TM2. Accordingly, the first read data RDIO_0 to RDIO_3, which are generated from the memory cell array, on the first data lines 212 to corresponding second data lines 214 (DO_0 to DO_3) in response to the first test mode signal TM1. Likewise, all the first read data RDIO_0 to RDIO_3 generated from the memory cell array become on the first data lines 212 to corresponding adjacent second data lines 214 (DO_1 / DO_0, DO_3 / DO_2) in response to the second test mode signal TM2.
9 zeigt eine schematische
Darstellung eines Ausgabepuffers, wie beispielsweise des Ausgabepuffers 733b aus 7, gemäß diesen Ausführungsformen
der vorliegenden Erfindung. Insbesondere umfasst der Ausgabepuffer 733b,
wie aus 9 ersichtlich
ist, eine korrespondierende Mehrzahl von Registern 910a bis 910d,
die jeweils so ausgeführt sind,
dass sie Lesedaten von einer entsprechenden ersten Datenleitung 212 speichern.
Ein Zwischenspeicher 920a, 920b ist einem entsprechenden
Paar von benachbarten Registern 910a/910b, 910c/910d zugeordnet.
Ein jeweiliger Zwischenspeicher 920a bis 920b ist
so ausgeführt,
dass er Daten von einem ersten benachbarten Register in Reaktion
auf das erste interne Taktsignal (1. F CLK, 2. F CLK) zwischenspeichert
und Daten von einem zweiten benachbarten Register in Reaktion auf
das zweite interne Taktsignal (1. S CLK, 2. S CLK) zwischenspeichert.
Ein Parallel/Seriell-Wandler umfasst einen Multiplexer 930,
der auf die Zwischenspeicher 920a, 920b und das
erste und zweite interne Taktsignal in der normalen Betriebsart
reagiert. Der Multiplexer 930 reagiert in der ersten und
zweiten Unterbetriebsart nur auf entweder das erste oder das zweite
interne Taktsignal. 9 shows a schematic representation of an output buffer, such as the output buffer 733b out 7 , according to these embodiments of the present invention. In particular, the output buffer comprises 733b , like out 9 it can be seen, a corresponding plurality of registers 910a to 910d , each configured to receive read data from a corresponding first data line 212 to save. A cache 920a . 920b is a corresponding pair of adjacent registers 910a / 910b . 910c / 910d assigned. A respective cache 920a to 920b is configured to latch data from a first adjacent register in response to the first internal clock signal (1.F CLK, 2.F CLK) and data from a second adjacent register in response to the second internal clock signal (1.S CLK , 2. S CLK). A parallel / serial converter comprises a multiplexer 930 that on the cache 920a . 920b and the first and second internal clock signals are responsive in the normal mode. The multiplexer 930 In the first and second sub-modes, it responds only to either the first or the second internal clock signal.
Detaillierter
gesagt, werden die zweiten Lesedaten DO_0 bis DO_3 auf den zweiten
Lesedatenleitungen 214 parallel in Reaktion auf das interne Taktsignal
INTCLK zu den Registern 910a bis 910d übertragen.
In der normalen Betriebsart werden die in den oberen zwei Registern 910a, 910b aus 9 gespeicherten Daten DO_0
und DO_1 in Reaktion auf das Auftreten der ersten ansteigenden und
der ersten abfallenden Taktflanke (1. F CLK, 1. S CLK) sequentiell
zum ersten Zwischenspeicher 920a übertragen, während die
in den unteren zwei Registern 910c, 910d gespeicherten
Daten DO_2 und DO_3 in Reaktion auf das Auftreten der zweiten ansteigenden
und der zweiten abfallenden Taktflanke (2. F CLK, 2. S CLK) ebenfalls
sequentiell zum zweiten Zwischenspeicher 920b übertragen
werden. Daher werden in der normalen Betriebsart alle Daten DO_0
bis DO_3 in Reaktion auf das erste und zweite interne Taktsignal
CDQ_F, CDQ_S, die sequentiell aktiviert werden, an den externen
Anschluss 217 ausgegeben.In more detail, the second read data DO_0 to DO_3 become on the second read data lines 214 in parallel in response to the internal clock signal INTCLK to the registers 910a to 910d transfer. In the normal operating mode, those in the upper two registers 910a . 910b out 9 stored data DO_0 and DO_1 in response to the occurrence of the first rising and the first falling clock edge (1st F CLK, 1st S CLK) sequentially to the first latch 920a while in the lower two registers 910c . 910d stored data DO_2 and DO_3 in response to the occurrence of the second rising and the second falling clock edge (2nd F CLK, 2nd S CLK) also sequentially to the second buffer 920b be transmitted. Therefore, in the normal mode, all data DO_0 to DO_3 are input to the external terminal in response to the first and second internal clock signals CDQ_F, CDQ_S being sequentially activated 217 output.
In
der Testbetriebsart jedoch werden, obwohl die in den oberen zwei
Registern 910a, 910b aus 9 gespeicherten Daten DO_0 und DO_1 in
Reaktion auf das Auftreten der ersten ansteigenden und der ersten
abfallenden Taktflanke (1. F CLK, 1. S CLK) sequentiell zum ersten
Zwischenspeicher 920a übertragen
werden, nur die Daten DO_0 zum externen Anschluss 217 mit
der zweiten Datenrate übertragen,
die niedriger als die erste Datenrate DR1 ist, da nur das erste
interne Taktsignal CDQ_F aktiviert ist. Überdies werden, obwohl die
in den unteren zwei Registern 910c, 910d gespeicherten
Daten DO_2 und DO_3 in Reaktion auf das Auftreten der zweiten ansteigenden
und der zweiten abfallenden Taktflanke (2. F CLK, 2. S CLK) ebenfalls
sequentiell zum zweiten Zwischenspeicher 920b übertragen
werden, nur die Daten DO_2 zum externen Anschluss 217 mit
der zweiten Datenrate übertragen,
die niedriger als die erste Datenrate DR1 ist. Das bedeutet, dass
die Daten DO_0 ausgegeben werden, bis die nächste ansteigende Taktflanke
CDQ_F für
die Daten DO_2 eingegeben wird. Dadurch wird das gültige Datenfenster vergrößert. Alle
ersten Lesedaten RDIO_1, 3 werden ebenfalls zu zweiten Lesedaten
DO_0, 2 im zweiten Testmodus TM2 transferiert. Dann werden die Daten DO_0,
2 mit einem vergrößerten Datenfester
an den externen Anschluss 217 übertragen. Daher können alle
Lesedaten RDIO_0 bis RDIO_3 in den beiden Test betriebsarten TM1,
TM2 nach extern ausgegeben werden. 9 zeigt
auch eine Logikschaltung 940, die benutzt werden kann,
um die abfallende Taktflanke CDQ_S während der ersten und zweiten Testbetriebsart
zu sperren.However, in test mode, though those in the top two registers 910a . 910b out 9 stored data DO_0 and DO_1 in response to the occurrence of the first rising and the first falling clock edge (1st F CLK, 1st S CLK) sequentially to the first latch 920a only the data DO_0 to the external connection 217 at the second data rate, which is lower than the first data rate DR1, since only the first internal clock signal CDQ_F is activated. Moreover, although those in the bottom two registers 910c . 910d stored data DO_2 and DO_3 in response to the occurrence of the second rising and the second falling clock edge (2nd F CLK, 2nd S CLK) also sequentially to the second buffer 920b be transferred, only the data DO_2 to the external terminal 217 at the second data rate, which is lower than the first data rate DR1. That is, the data DO_0 is output until the next rising clock edge CDQ_F for the data DO_2 is input. This enlarges the valid data window. All first read data RDIO_1, 3 are also transferred to second read data DO_0, 2 in the second test mode TM2. Then, the data DO_0, 2 with an enlarged data fixed to the external terminal 217 transfer. Therefore, all read data RDIO_0 to RDIO_3 can be externally output in the two test modes TM1, TM2. 9 also shows a logic circuit 940 , which can be used to disable the falling clock edge CDQ_S during the first and second test modes.
10 zeigt ein Zeitablaufdiagramm,
das die Erzeugung von Ausgabedaten während normalen Betriebsvorgängen und
während
der Testbetriebsart darstellt, beispielsweise unter Verwendung von
Ausführungsformen
aus 7 bis 9. Wie aus der oberen Hälfte der 10 ersichtlich ist, reagiert
die Ausgabeschaltung 733 während einer normalen Betriebsart
auf ein erstes internes Taktsignal CDQ_F, das in Reaktion auf die
ansteigende Flanke des Taktsignals CLK erzeugt wird, und auf ein
zweites internes Taktsignal CDQ_S, das in Reaktion auf die abfallende
Flanke des Taktsignals CLK erzeugt wird, um die Mehrzahl von Datenbits
D0 bis D3 seriell an den externen Anschluss mit der ersten Datenrate
auszugeben. 10 FIG. 12 is a timing diagram illustrating the generation of output data during normal operations and during the test mode, for example, using embodiments. FIG 7 to 9 , Like from the upper half of the 10 it can be seen, the output circuit reacts 733 during a normal mode, to a first internal clock signal CDQ_F which is generated in response to the rising edge of the clock signal CLK, and to a second internal clock signal CDQ_S which is generated in response to the falling edge of the clock signal CLK by the plurality of data bits D0 to D3 serially output to the external port at the first data rate.
Während der
Testbetriebsart reagiert, wie aus der unteren Hälfte der 10 ersichtlich ist, die Ausgabeschaltung 733 nur
auf entweder das erste interne Taktsignal oder das zweite interne
Taktsignal, hier wie dargestellt auf das erste interne Taktsignal CDQ_F.
Während
der Testbetriebsart Testmodus 1 werden, wie aus der unteren Hälfte der 10 ersichtlich ist, Daten
auf geradzahligen der zweiten Datenleitungen DO_0 und DO_2 mit der
zweiten Datenrate ausgegeben, die niedriger als die erste Datenrate
ist. Obwohl in 10 nicht
dargestellt, können ähnliche
Vorgänge
im Testmodus 2 ausgeführt
werden, außer
dass die Daten auf den ungeradzahligen zweiten Datenleitungen DO_1
und DO_3 zu den geradzahligen Testleitungen übertragen werden. Entsprechend
können
die Vorgänge
während
des Testmodus 2 die gleichen sein, wie sie im Testmodus 1 dargestellt
sind, außer
dass die Daten D1 und D3 ausgegeben werden.While the test mode is responding, as from the lower half of the 10 it can be seen, the output circuit 733 only to either the first internal clock signal or the second internal clock signal, here as shown, to the first internal clock signal CDQ_F. During the test mode test mode 1, as from the lower half of 10 3, data is output on even-numbered second data lines DO_0 and DO_2 at the second data rate lower than the first data rate. Although in 10 not shown, similar operations may be performed in the test mode 2, except that the data on the odd-numbered second data lines DO_1 and DO_3 are transferred to the even-numbered test lines. Accordingly, the operations during the test mode 2 may be the same as those shown in the test mode 1 except that the data D1 and D3 are output.
Die 11 bis 13 zeigen integrierte Speicherschaltungsbausteine
und Betriebsverfahren gemäß noch anderen
Ausführungsformen
der vorliegenden Erfindung. Wie nachfolgend beschrieben wird, reagiert
bei diesen Ausführungsformen
die Ausgabeschaltung in der normalen Betriebsart auf ein erstes
internes Taktsignal, das in Reaktion auf die ansteigende Flanke
des Taktsignals erzeugt wird, und auf ein zweites internes Taktsignal,
das in Reaktion auf die abfallende Flanke des Taktsignals erzeugt wird.
In der Testbetriebsart reagiert die Ausgabeschaltung alternativ
auf das erste interne Taktsignal und auf das zweite interne Taktsignal.
Insbesondere ist das Speicherzellenfeld 211, wie aus 11 ersichtlich ist, dazu
ausgeführt,
die Mehrzahl von Datenbits parallel mit der ersten Datenrate über eine korrespondierende
Mehrzahl von ersten Datenleitungen 212 auszugeben. Die
Ausgabeschaltung umfasst einen Ausgabepuffer 1143, der
dazu ausgeführt ist,
Daten seriell an den externen Anschluss auszugeben.The 11 to 13 show integrated memory circuit devices and method of operation according to still other embodiments of the present invention. As will be described below, in these embodiments the output circuit in the normal mode of operation responds to a first internal clock signal generated in response to the rising edge of the clock signal and to a second internal clock signal generated in response to the falling edge of the clock signal becomes. In the test mode, the output circuit alternatively responds to the first internal clock signal and the second internal clock signal. In particular, the memory cell array 211 , like out 11 it can be seen, executed, the plurality of data bits in parallel with the first data rate over a corresponding plurality of first data lines 212 issue. The output circuit includes an output buffer 1143 which is designed to output data serially to the external port.
Wie
noch weiter aus der 11 ersichtlich ist,
reagiert das Speicherzellenfeld 211 auf ein Taktsignal
mit ansteigenden und abfallenden Flanken. Der Ausgabepuffer 1143 reagiert
in der normalen Betriebsart auf ein erstes internes Taktsignal CDQ_F, das
in Reaktion auf die ansteigende Flanke des Taktsignals erzeugt wird,
und auf ein zweites internes Taktsignal CDQ_S, das in Reaktion auf
die abfallende Flanke des Taktsignals CLK erzeugt wird. In der ersten
Unterbetriebsart TM1 der Testbetriebsart reagiert der Ausgabepuffer 1143 nur
auf entweder das erste interne Taktsignal CDQ_F oder auf das zweite interne
Taktsignal CDQ_S, im gezeigten Fall nur auf das erste interne Taktsignal
CDQ_F. In der zweiten Unterbetriebsart der Testbetriebsart, die
in 11 als Testmodus
2 bezeichnet ist, reagiert der Ausgabepuffer 1143 nur auf
das andere der beiden internen Taktsignale, im gezeigten Fall nur
auf das zweite interne Taktsignal CDQ_S.How even further from the 11 As can be seen, the memory cell array responds 211 to a clock signal with rising and falling edges. The output buffer 1143 In the normal mode, it responds to a first internal clock signal CDQ_F which is generated in response to the rising edge of the clock signal and to a second internal clock signal CDQ_S which is generated in response to the falling edge of the clock signal CLK. In the first sub-mode TM1 of the test mode, the output buffer responds 1143 only on either the first internal clock signal CDQ_F or on the second internal clock signal CDQ_S, in the case shown only on the first internal clock signal CDQ_F. In the second sub-mode of the test mode, which in 11 is called test mode 2, the output buffer responds 1143 only to the other of the two internal clock signals, in the case shown only to the second internal clock signal CDQ_S.
Daher
kann in 11 das gültige Datenfenster
für die
Ausgabedaten DOUT eines Ausgabepuffers 1143 durch alternatives
Sperren der Signale CDQ_F und CDQ_S in der Testbetriebsart vergrößert werden.
In einigen Ausführungsformen
ist das erste interne Taktsignal CDQ_F in der zweiten Testbetriebsart
gesperrt, während
das zweite interne Taktsignal CDQ_S in der ersten Testbetriebsart
gesperrt ist. Daher können
die Lesedaten mit einem vergrößerten Fenster ausgegeben werden.Therefore, in 11 the valid data window for the output data DOUT of an output buffer 1143 be increased by alternatively blocking the signals CDQ_F and CDQ_S in the test mode. In some embodiments, the first internal clock signal CDQ_F is disabled in the second test mode while the second internal clock signal CDQ_S is disabled in the first test mode. Therefore, the read data with a magnö bert windows are output.
12 zeigt ein Blockdiagramm
eines Ausgabepuffers, wie beispielsweise des Ausgabepuffers 1143 aus 11, gemäß einigen Ausführungsformen
der vorliegenden Erfindung. Wie aus 12 ersichtlich
ist, umfasst der Ausgabepuffer 1143 eine korrespondierende
Mehrzahl von Registern 1210a bis 1210d, die jeweils
so konfiguriert sind, dass sie Lesedaten von einer entsprechenden
ersten Datenleitung speichern. Ein Zwischenspeicher 1220a, 1220b ist
einem entsprechenden Paar von benachbarten Registern 1210a/1210b, 1210c/1210d zugeordnet.
Ein Zwischenspeicher 1220a ist dazu ausgeführt, Daten
von einem ersten benachbarten Register 1210a, 1210b in
Reaktion auf das erste ansteigende und das erste abfallende Taktsignal
(1. F CLK, 1. S CLK) zwischenzuspeichern, und ein Zwischenspeicher 1220b ist
ausgeführt,
um Daten von einem zweiten benachbarten Register 1210c, 1210d in
Reaktion auf das zweite ansteigende und das zweite abfallende Taktsignal
(2. F CLK, 2. S CLK) zwischenzuspeichern. Ein Parallel/Seriell-Wandler 1230 reagiert
in der normalen Betriebsart auf die Zwischenspeicher 1220a, 1220b und
das erste und zweite interne Taktsignal CDQ_F und CDQ_S, in der
ersten Unterbetriebsart nur auf entweder das erste oder das zweite interne
Taktsignal, wie auf das Signal CDQ_F, und während der zweiten Unterbetriebsart
nur auf das andere der beiden internen Taktsignale, wie auf das
Signal CDQ_S. Zudem zeigt 12 Logikschaltungen 1240 und 1250,
die jeweils ausgeführt
sind, das erste Taktsignal CDQ_F während der zweiten Betriebsart und
das zweite Taktsignal CDQ_S während
der ersten Testbetriebsart zu sperren. 12 Figure 12 shows a block diagram of an output buffer, such as the output buffer 1143 out 11 in accordance with some embodiments of the present invention. How out 12 can be seen, includes the output buffer 1143 a corresponding plurality of registers 1210a to 1210d each configured to store read data from a corresponding first data line. A cache 1220a . 1220b is a corresponding pair of adjacent registers 1210a / 1210b . 1210c / 1210d assigned. A cache 1220a is designed to receive data from a first adjacent register 1210a . 1210b in response to the first rising and falling first clock signals (1st F CLK, 1st S CLK) and a latch 1220b is executed to receive data from a second adjacent register 1210c . 1210d in response to the second rising and the second falling clock signal (2nd F CLK, 2nd S CLK). A parallel / serial converter 1230 responds to the buffers in the normal mode 1220a . 1220b and the first and second internal clock signals CDQ_F and CDQ_S, in the first sub-mode, only one of the first and second internal clock signals, such as signal CDQ_F, and during the second sub-mode, only the other of the two internal clock signals, such as the signal CDQ_S. In addition shows 12 logic circuits 1240 and 1250 each configured to disable the first clock signal CDQ_F during the second mode and the second clock signal CDQ_S during the first test mode.
13 zeigt ein Zeitablaufdiagramm
von Vorgängen,
die gemäß diesen
Ausführungsformen der
vorliegenden Erfindung ausgeführt
werden können,
beispielsweise von den Ausgabeschaltungen aus 11 und 12.
Wie aus dem oberen Drittel der 13 ersichtlich
ist, reagiert die Ausgabeschaltung während der normalen Betriebsart
auf das erste und das zweite interne Taktsignal CDQ_F', CDQ_S'. Das erste interne
Taktsignal CDQ_F oder CDQ_F' reagiert
auf die ansteigende Flanke des Taktsignals CLK und das zweite internes
Taktsignal CDQ_S oder CDQ_S' reagiert
auf die abfallende Flanke des Taktsignals CLK. Während der ersten Testbetriebsart
ist, wie aus dem mittleren Drittel der 13 ersichtlich ist, das zweite interne
Taktsignal CDQ_S' gesperrt und
die Ausgabeschaltung reagiert nur auf das erste interne Taktsignal
CDQ_F'. Während der
zweiten Testbetriebsart reagiert, wie aus dem unteren Drittel der 13 ersichtlich ist, die
Ausgabeschaltung nur auf das zweite interne Taktsignal CDQ_S'. Daher werden, wie
zu 12 beschrieben wurde,
die in den Registerschaltungen 1210a, 1210c gespeicherten Daten
DO_0 und DO_2 in Reaktion auf das erste und zweite ansteigende Taktsignal
(1. F CLK, 2. F CLK) in die Zwischenspeicherschaltungen 1220a und 1220b übertragen.
Danach werden die Daten DO_0 ausgegeben, bis die nächste ansteigende
Flanke des ersten internen Taktsignals CDQ_F' auftritt, und zu diesem Zeitpunkt werden
die nächsten
Daten DO_2 ausgegeben, so dass das gültige Datenfenster vergrößert ist.
Im Testmodus 2 werden die in den Registerschaltungen 1210b, 1210d gespeicherten
ungeradzahligen Daten DO_1 und DO_3 in Reaktion auf das erste und
zweite abfallende Taktsignal (1. S CLK, 2. S CLK) in die Zwischenspeicherschaltungen 1220a und 1220b übertragen.
Danach werden die Daten DO_1 ausgegeben, bis die nächste ansteigende
Flanke des zweiten internen Taktsignals CDQ_S' auftritt, und zu diesem Zeitpunkt werden
die Daten DO_3 ausgegeben. 13 FIG. 12 shows a timing diagram of operations that may be performed in accordance with these embodiments of the present invention, for example, from the output circuits. FIG 11 and 12 , As from the upper third of the 13 can be seen, the output circuit responds during the normal mode to the first and the second internal clock signal CDQ_F ', CDQ_S'. The first internal clock signal CDQ_F or CDQ_F 'responds to the rising edge of the clock signal CLK and the second internal clock signal CDQ_S or CDQ_S' responds to the falling edge of the clock signal CLK. During the first test mode, as out of the middle third of the 13 it can be seen, the second internal clock signal CDQ_S 'disabled and the output circuit only responds to the first internal clock signal CDQ_F'. During the second test mode reacts as from the lower third of the 13 it can be seen, the output circuit only to the second internal clock signal CDQ_S '. Therefore, how to 12 described in the register circuits 1210a . 1210c stored data DO_0 and DO_2 in response to the first and second rising clock signals (1st F CLK, 2nd F CLK) into the latch circuits 1220a and 1220b transfer. Thereafter, the data DO_0 is output until the next rising edge of the first internal clock signal CDQ_F 'occurs, at which time the next data DO_2 is output, so that the valid data window is increased. In test mode 2, those in the register circuits 1210b . 1210d stored odd-numbered data DO_1 and DO_3 in response to the first and second falling clock signal (1st S CLK, 2nd S CLK) in the latch circuits 1220a and 1220b transfer. Thereafter, the data DO_1 is output until the next rising edge of the second internal clock signal CDQ_S 'occurs, and at this time, the data DO_3 is output.
Daher
wird das gültige
Datenfenster auch für die
ungeradzahligen Daten vergrößert.Therefore
becomes the valid one
Data window also for the
odd-numbered data.
Die 14 bis 16 zeigen noch weitere integrierte Speicherschaltungsbausteine
und Betriebsverfahren gemäß noch weiteren
Ausführungsformen der
vorliegenden Erfindung. Allgemein reagiert bei diesen Ausführungsformen
die Ausgabeschaltung in der normalen Betriebsart auf ein erstes
internes Taktsignal, das in Reaktion auf die ansteigende Flanke des
Taktsignals erzeugt wird, und auf ein zweites internes Taktsignal,
das in Reaktion auf die abfallende Flanke des Taktsignals erzeugt
wird. In einer Testbetriebsart reagiert die Ausgabeschaltung auf
ein geteiltes erstes internes Taktsignal, das aus dem ersten internen
Taktsignal erzeugt wird, und auf ein geteiltes zweites internes
Taktsignal, das aus dem zweiten internen Taktsignal erzeugt wird.
In einigen Ausführungsformen
entspricht die Frequenz des geteilten ersten internen Taktsignals
und des geteilten zweiten internen Taktsignals der halben Frequenz
des ersten internen Taktsignals und des zweiten internen Taktsignals.The 14 to 16 show still further integrated memory circuit modules and operating methods according to still further embodiments of the present invention. Generally, in these embodiments, the output circuit in the normal mode of operation responds to a first internal clock signal generated in response to the rising edge of the clock signal and to a second internal clock signal generated in response to the falling edge of the clock signal. In a test mode, the output circuit is responsive to a divided first internal clock signal generated from the first internal clock signal and to a divided second internal clock signal generated from the second internal clock signal. In some embodiments, the frequency of the divided first internal clock signal and the divided second internal clock signal is equal to half the frequency of the first internal clock signal and the second internal clock signal.
Insbesondere
kann in einigen Ausführungsformen
der vorliegenden Erfindung, wie aus 14 ersichtlich
ist, ein Durchlauf(FIFO-)Register 1460 benutzt werden,
um die Daten von den ersten Datenleitungen 212 zu speichern.
Ein Ausgabepuffer 1463 reagiert in der normalen Betriebsart
auf das erste und das zweite interne Taktsignal. In einer Testbetriebsart TM
reagiert der Ausgabepuffer jedoch auf die geteilten ersten und zweiten
internen Taktsignale. Daher kann die Frequenz des Taktsignals in
der Testbetriebsart geteilt werden, beispielsweise halbiert werden.In particular, in some embodiments of the present invention, as can be appreciated 14 it can be seen a FIFO register 1460 used to get the data from the first data lines 212 save. An output buffer 1463 In the normal mode, it responds to the first and second internal clock signals. However, in a test mode TM, the output buffer responds to the divided first and second internal clock signals. Therefore, the frequency of the clock signal in the test mode can be divided, for example, halved.
Daher
kann ein gültiges
Datenfenster für
die Ausgabedaten DOUT eines Ausgabepuffers 1463 durch Teilen
der Frequenz von jedem der Signale CDQ_F und CDQ_S in der Testbetriebsart
vergrößert werden.
Das be deutet, dass die Frequenz von jedem der internen Taktsignale
CDQ_F und CDQ_S in Reaktion auf das Testmodussignal TM in eine kleinere Frequenz
geteilt werden kann. Das Testmodussignal kann von einem Modusregistersatz
(MRS) erzeugt werden, der eine Mehrzahl von Befehlssignalen RASB,
CASB, WEB und Adressensignale empfängt. Daher kann während der
Testbetriebsart das Datenfenster der Ausgabedaten vergrößert werden.Therefore, a valid data window for the output data DOUT of an output buffer 1463 by dividing the frequency of each of the signals CDQ_F and CDQ_S in the test mode. This means that the frequency of each of the internal clock signals CDQ_F and CDQ_S in Re action on the test mode signal TM can be divided into a smaller frequency. The test mode signal may be generated by a mode register set (MRS) receiving a plurality of command signals RASB, CASB, WEB, and address signals. Therefore, during the test mode, the data window of the output data can be increased.
Die 15A und 15B zeigen Blockdiagramme von Teilerschaltungen,
die benutzt werden können,
um während
der Testbetriebsart die geteilten internen Taktsignale aus den internen
Taktsignalen zu erzeugen, gemäß diesen
Ausführungsformen
der vorliegenden Erfindung. Insbesondere ist, wie aus 15A ersichtlich ist, eine
erste Teilerschaltung 1500a ausgeführt, um das geteilte erste
interne Taktsignal CDQ_F' in
Reaktion auf das erste interne Taktsignal CDQ_F und ein Testmodusauswahlsignal
TM zu erzeugen. Wie aus 15B ersichtlich
ist, ist eine zweite Teilerschaltung 1500b ausgeführt, um
das geteilte zweite interne Taktsignal CDQ_S' in Reaktion auf das zweite interne
Taktsignal CDQ_S und das Testmodusauswahlsignal TM zu erzeugen.The 15A and 15B 12 show block diagrams of divider circuits that may be used to generate the divided internal clock signals from the internal clock signals during the test mode according to these embodiments of the present invention. In particular, how is out 15A it can be seen, a first divider circuit 1500a to generate the divided first internal clock signal CDQ_F 'in response to the first internal clock signal CDQ_F and a test mode selection signal TM. How out 15B is apparent, is a second divider circuit 1500b to generate the divided second internal clock signal CDQ_S 'in response to the second internal clock signal CDQ_S and the test mode selection signal TM.
Insbesondere
umfasst in einigen Ausführungsformen,
wie in 15A ersichtlich
ist, die erste Teilerschaltung 1500a einen ersten Teiler 1510,
der auf die ansteigende Flanke des Taktsignals und auf das Testmodussignal
reagiert. In einigen Ausführungsformen
umfasst zudem die zweite Teilerschaltung 1500b einen zweiten
Teiler 1520, der auf die abfallende Flanke des Taktsignals
und auf das Testmodussignal reagiert, und ein Verzögerungselement 1530,
das auf den zweiten Teiler 1520 reagiert. Das Verzögerungselement 1530 kann
benutzt werden, um das Zeitintervall der ansteigenden Flanke zwischen
dem ersten und zweiten geteilten Taktsignal zu vergrößern, so
dass in einigen Ausführungsformen die
Ausgabedaten am externen Anschluss 217 mit dem vergrößerten gültigen Datenfenster
ausgegeben werden können.In particular, in some embodiments, as in FIG 15A it can be seen, the first divider circuit 1500a a first divider 1510 which responds to the rising edge of the clock signal and to the test mode signal. In some embodiments, the second divider circuit further comprises 1500b a second divider 1520 which responds to the falling edge of the clock signal and to the test mode signal, and a delay element 1530 that on the second divider 1520 responding. The delay element 1530 can be used to increase the time interval of the rising edge between the first and second divided clock signals, so that in some embodiments the output data is at the external terminal 217 can be output with the enlarged valid data window.
16 zeigt ein Zeitablaufdiagramm
von Vorgängen,
die gemäß Ausführungsformen
der 14, 15A und 15B ausgeführt werden
können. Wie
aus den 14, 15A, 15B und 16 ersichtlich
ist, werden die Daten RDIO_0 bis RDIO_3 im FIFO-Register 1460 gespeichert
und dann an einen Ausgabepuffer 1463 in Reaktion auf das
interne Taktsignal übertragen.
Danach werden alle Daten im Ausgabepuffer 1463 in Reaktion
auf das erste und zweite interne Taktsignal CDQ_F und CDQ_S in der
normalen Betriebsart ausgegeben, wie in der oberen Hälfte der 16 dargestellt ist. Wie
in der unteren Hälfte
der 16 dargestellt ist,
gibt der Ausgabepuffer 1463 in der Testbetriebsart Lesedaten
D0 bis D3 in Reaktion auf die geteilten ersten und zweiten internen
Taktsignale CDQ_F',
CDQ_S' nach extern
aus, so dass das gültige
Datenfenster vergrößert werden
kann. Daher kann bei diesen Ausführungsformen
der Ausgabepuffer mit halber Geschwindigkeit arbeiten, während das
Speicherzellenfeld mit voller Geschwindigkeit wie in der normalen
Betriebsart arbeitet. 16 FIG. 12 is a timing diagram of operations performed in accordance with embodiments of the present invention 14 . 15A and 15B can be executed. Like from the 14 . 15A . 15B and 16 As can be seen, the data RDIO_0 to RDIO_3 in the FIFO register 1460 stored and then to an output buffer 1463 in response to the internal clock signal. Thereafter, all data in the output buffer 1463 outputted in response to the first and second internal clock signals CDQ_F and CDQ_S in the normal mode, as in the upper half of FIG 16 is shown. As in the lower half of 16 is shown, gives the output buffer 1463 in the test mode read data D0 to D3 in response to the divided first and second internal clock signals CDQ_F ', CDQ_S' externally so that the valid data window can be increased. Therefore, in these embodiments, the output buffer may operate at half speed while the memory cell array is operating at full speed as in the normal mode.
17 zeigt ein Flussdiagramm
von Vorgängen,
die ausgeführt
werden können,
um einen integrierten Speicherschaltungsbaustein mit einem Speicherzellenfeld
zu betreiben, der ausgeführt
ist, eine Mehrzahl von Datenbits parallel mit einer ersten Datenrate
auszugeben, gemäß verschiedener
Ausführungsformen
der vorliegenden Erfindung. Diese Vorgänge können durch Benutzen irgendeiner
der Ausführungsformen
aus den 2 bis 16 ausgeführt werden, die oben beschrieben
wurden. Wie aus 17 ersichtlich
ist, wird, wenn im Block 1710 eine normale Betriebsart
ausgewählt
wird, im Block 1720 die Mehrzahl von Datenbits mit der
ersten Datenrate seriell aus dem Speicherzellenfeld an einen externen Anschluss
ausgegeben. Wenn im Block 1730 eine Testbetriebsart ausgewählt wird,
wird im Block 1740 die Mehrzahl von Datenbits vom Speicherzellenfeld mit
einer zweiten Datenrate, die niedriger als die erste Datenrate ist,
an den externen Anschluss ausgegeben. 17 FIG. 12 shows a flowchart of operations that may be performed to operate an integrated circuit memory device having a memory cell array configured to output a plurality of data bits in parallel at a first data rate, in accordance with various embodiments of the present invention. These operations can be accomplished by using any of the embodiments of the 2 to 16 to be performed as described above. How out 17 is apparent, when in the block 1710 a normal operating mode is selected, in the block 1720 the plurality of data bits having the first data rate are serially output from the memory cell array to an external terminal. If in the block 1730 a test mode is selected is in the block 1740 the plurality of data bits from the memory cell array are output to the external terminal at a second data rate lower than the first data rate.
Diese
Vorgänge
können
durch Benutzen von Ausführungsformen
der 2, 3 bis 6, 7 bis 10, 11 bis 13 und/oder 14 bis 16 ausgeführt werden,
gemäß irgendeinem
der oben beschriebenen Ausführungsbeispiele
der Erfindung.These operations can be accomplished by using embodiments of the 2 . 3 to 6 . 7 to 10 . 11 to 13 and or 14 to 16 according to any of the above-described embodiments of the invention.
In
den Zeichnungen und der Beschreibung sind Ausführungsformen der Erfindung
beschrieben und diese werden, obwohl spezielle Begriffe verwendet
werden, nur in einer übergeordneten
und beschreibenden Weise und nicht zur Einschränkung benutzt, während der
Umfang der Erfindung durch die folgenden Ansprüche beschrieben wird.In
The drawings and the description are embodiments of the invention
described and these are used although special terms
be, only in a parent
and descriptive manner and not used for limitation during the
Scope of the invention is described by the following claims.