DD234512A1

DD234512A1 - INTELLIGENT COMPUTER ARRANGEMENT

Info

Publication number: DD234512A1
Application number: DD83252232A
Authority: DD
Inventors: Karl Hess; Johannes Wieland
Original assignee: Numerik Karl Marx Veb
Priority date: 1983-06-22
Filing date: 1983-06-22
Publication date: 1986-04-02
Also published as: DE3422561C2; DE3422561A1

Abstract

Intelligente Rechneranordnung zur selbsttaetigen und optimalen Gestaltung ihrer internen Verarbeitungsablaeufe. Frei waehlbare, in grossem Umfang diskontinuierlich anfallende Eingabeinformationen, wie sie beispielsweise bei der Steuerung umfangreicher Prozesse anfallen, lassen sich Zeit- und Genauigkeitsoptimal bearbeiten. Zweck der Erfindung ist eine Verbesserung des Ausnutzungsgrades und die Erweiterung der Anwendungsmoeglichkeiten von Rechneranordnungen fuer die Verarbeitung unterschiedlicher Eingabebedingungen. Die Rechneranordnung ermoeglicht eine freie, an Hand bestimmter auswaehlbarer Regeln und Befehle unterschiedlicher Wertigkeit eine selbst erstellbare, flexible Programmierung und die Aktivierung des fuer die Abarbeitung des so erstellten Programmes notwendigen Hardwareumfanges. Dazu sind ein Eingangsinterface ueber einen Bewerter an einen Systembus, an dem ein Analysator, ein Speicher fuer die waehlbaren Regeln und Befehle, ein Modellgenerator als Verarbeitungseinheit, an den ueber einen Programmoptimierer ein Ergebnisstapelspeicher angeschlossen ist, einer Mastereinheit angeschlossen. Die Mastereinheit erstellt eine Programmfolge, die von dem Modellgenerator an einen Aktivierer in einer Slaveeinheit mit einem Prozessor, einem Speicher fuer waehlbare Befehle und Regeln und Ein-Ausgabe-Interfaces an einem Systembus, weitergegeben werden. Die Rechneranordnung ist bis zur Lernfaehigkeit erweiterbar. Fig. 1Intelligent computer arrangement for the automatic and optimal design of their internal processing sequences. Freely selectable, largely discontinuous input information, as obtained, for example, in the control of large-scale processes, can be processed optimally in terms of time and accuracy. Purpose of the invention is an improvement of the utilization and the extension of the application possibilities of computer arrangements for the processing of different input conditions. The computer arrangement enables a free, on the basis of certain selectable rules and commands of different valence, a self-created, flexible programming and the activation of the necessary hardware for the execution of the program created so. For this purpose, an input interface via an evaluator to a system bus to which an analyzer, a memory for the selectable rules and commands, a model generator as a processing unit to which a program optimizer a result stack is connected to a master unit connected. The master unit builds a program sequence passed from the model generator to an activator in a slave unit with a processor, a memory for selectable instructions, and rules and input / output interfaces on a system bus. The computer arrangement can be extended to the learning ability. Fig. 1

Description

Titel der Erfindung Intelligente Rechneranordnung Anwendungsgebiet der ErfindungTitle of the Invention Intelligent Computer Assembly Field of the Invention

Die Erfindung betrifft eine Rechneranordnung .zur selbstätigen und optimalen Gestaltung ihrer internen Verarbeitungsabläufe bei der Behandlung frei wählbarer Eingabeinformationen, Derartige ftechneranordnungen können zur Verarbeitung umfangreicher, diskontinuierlich anfallender Eingabeinformationen, beispielsweise zur Überwachung und Steuerung umfangreicher Prozesse, eingesetzt werden.The invention relates to a computer arrangement for automatic and optimal design of its internal processing sequences in the treatment of freely selectable input information. Such ftechneranordnungen can be used for processing extensive, discontinuous input information, for example, for monitoring and controlling large-scale processes.

Charakteristik der bekannten technischen LösungenCharacteristic of the known technical solutions

Es ist bekannt, in einem modularen Steuersystem mit wenigstens zwei über einen Systembus gekoppelten, in Hierarchieebenen angeordneten, Verarbeitungseinheiten digitale Informationen entsprechend ihrem Umfang in darauf angepaßtenIt is known that in a modular control system with at least two processing units coupled via a system bus and arranged in hierarchical levels, digital information is adapted to its extent in accordance therewith

modularen Einheiten zu verarbeiten. Dazu ist eine aus einem Variablenspeicher, einer eine Koordinatorsteuereinheit und ein Koordinatorinterface umfassende Koordinatoreinheit und einer Generatoreinheit bestehende Mastereinheit gemeinsam mit einer Anzahl Slave-Einheiten an einen Systembus angeschlossen. Die Slave-Einheiten beinhalten eine Operatoreinheit mit einem Operativspeicher sowie ein' internes Interface zur Ankopplung an den Systembus und ein externes Interface zum Informationsaustausch mit dem Prozeß. Die Operatoreinheiten beinhalten Untereinheiten, die asynchron und simultan für verschiedene, ihnen angepaßte Aufgaben aktiviert werden. Damit wird sowohl eine hard- als auch eine softwaremäßige Modularität erreicht (DD-WP G 05 B/241 386 6). Der Nachteil eines solchen modularen-Steuersystems ist darin zu sehen, daß, wie auch.bei allen anderen bisher bekanntgewordenen Rechneranordnungen, der Verarbeitungsablauf in Form eines festliegenden, der Rechenlage gemäß ihrem mit der Inbetriebnahme eingegebenen internen Verarbeitungsprogramm mit allen für die jeweils betreffende Routine notwendigen Schritten abgearbeitet werden muß. Eine optimale Anpassung der Verarbeitungsroutinen an die sich durch die Eingabeinformationen stellenden Aufgaben durch die Rechneranordnung selbst, ist bei einem solchen Aufbau nicht möglich. Außerdem sind solche Rechneranordnungen durch ihre fest programmierte Verarbeitungsweise stets auf einen begrenzten Verarbeitungsumfang eingeschränkt.to process modular units. For this purpose, a master unit comprising a variable memory, a coordinator control unit and a coordinator interface and a generator unit are connected to a system bus together with a number of slave units. The slave units include an operator unit with an operational memory and an internal interface for coupling to the system bus and an external interface for exchanging information with the process. The operator units include sub-units that are activated asynchronously and simultaneously for various tasks adapted to them. This achieves both a hardware and a software-based modularity (DD-WP G 05 B / 241 386 6). The disadvantage of such a modular control system is the fact that, as auch.bei all other previously known computer arrangements, the processing flow in the form of a fixed, the computing position according to their entered with the commissioning internal processing program with all the necessary routine for each routine steps must be processed. An optimal adaptation of the processing routines to the tasks that provide the input information by the computer system itself is not possible with such a structure. In addition, such computer arrangements are always limited to a limited amount of processing by their fixed programmed processing.

Ziel der ErfindungObject of the invention

Zweck der Erfindung "ist eine Verbesserung des Ausnutzungsgrades und die Erweiterung der Anwendungsmöglichkeiten von Rechneranordnungen für die Verarbeitung unterschiedlichster Eingabebedingungen.Purpose of the invention "is an improvement in the degree of utilization and the extension of the application possibilities of computer arrangements for processing a wide variety of input conditions.

Wesen der ErfindungEssence of the invention

Zur optimalen Nutzung von Rechneranordnungen entsprechend zuverarbeitender Eingabeinformationen ist es Aufgabe der Erfindung, eine Schaltungsanordnung zu schaffen, die eine freie, an Hand bestimmter auswählbarer Regeln und Befehle unterschiedlicher Wertigkeit, von. der Rechneranordnung selbst erstellbare und auf die jeweilige Aufgabe abgestimmte, flexible Programmierung, bei selbst aktivierbarem, notwendigem Hardwareaufwand und wählbarer Verarbeitungsgeschwindigkeit, ermöglicht.For optimal use of computer arrangements according to zuverarbeitender input information, it is an object of the invention to provide a circuit arrangement, a free, on the basis of certain selectable rules and commands of different significance, of. the computer arrangement itself can be created and adapted to the task, flexible programming, self-activatable, necessary hardware and selectable processing speed allows.

Erfindungsgemäß wird diese Aufgabe dadurch gelöst, daß ein Eingangsinterface über einen Bewerter an einen Systembus, an dem außerdem ein Analysator, ein Speicher für die wählbaren Regeln und Befehle, ein iViodellgenerator als Verarbeitungseinheit, an den über einen Programmoptimierer ein Ergebnisstapelspeicher angeschlossen ist, einer Mastereinheit angeschlossen sind. Der Modellgenerator ist mit einem Aktivierungseingang an einen mit dem Analysator verbundenen Zeitmodul angeschlossen. Der Mastereinheit ist eine Slaveeinhiet mit einem weiteren Systembus, an'den eine Prozessoreinheit, ein Speicher für wählbare Regeln und Befehle und Ein-/Ausgabeeinheiten ange-^ schlossen sind, und die über einen Aktivierer, der mit seinem Eingang an den Ausgang des Modellgenerators zur Übernahme von Bearbeitungsinstruktionen und,mit seinem Ausgang an das Steuerwerk der Prozessoreinheit gekoppelt ist, untergeordnet. Der Aktivierer ist aus einem Eingangsregister mit nachgeschaltetem Dekoder und einem daran angeschlossenen Steuerwerk aufgebaut. Der Systembus der Mastereinheit und der Systembus der Slaveeinheit sind zum Zugriff der Mastereinheit auf die Ein-/Ausgabeeinheiten der Slaveeinheif über eine Koppeleinrichtung verbindbar. Für mehrere Mastereinheiten sind die Ausgänge, deren Modellgeneratoren durch eine Sammelleitung untereinanderAccording to the invention, this object is achieved in that an input interface via an evaluator to a system bus to which an analyzer, a memory for the selectable rules and commands, an iViodellgenerator as a processing unit is connected to the via a program optimizer a result stack, a master unit connected are. The model generator is connected to an activation input to a time module connected to the analyzer. The master unit is a slave unit with a further system bus, to which a processor unit, a store for selectable rules and commands and input / output units are connected, and which via an activator, with its input to the output of the model generator for Submission of machining instructions and, with its output coupled to the control unit of the processor unit subordinate. The activator is composed of an input register with a downstream decoder and a control unit connected thereto. The system bus of the master unit and the system bus of the slave unit are connectable to the input of the master unit to the input / output units of the slave unit via a coupling device. For several master units are the outputs whose model generators are interconnected by a bus

und mit dem Aktivierer der Slaveeinheit verbunden. In einer weiteren Ausgestaltung sind mehrere Mastereinheiten durch einen gemeinsamen Koppelbus über die Koppeleinrichtung mit dem Systembus der Slaveeinheit verbunden. In der Mastereinheit ist eine weitere Verarbeitungseinheit als Modelleröffner für erstmalig eingegebene Informationen, ein dafür vorgesehener, zusätzlicher Ergebnisspeicher und eine Verarbeitungseinheit als Modellbildner zur Bildung neuer Befehle und Regeln nach einer Fehlerprufung. solcher Eingabeinformationen angeschlossen.- Ebenso ist ein weiterer Speicher zur Aufnahme neuer, auf Fehlersicherheit zu prüfender, Befehle und Regeln angeschlossen. Die aktiven Baugruppen der Master- und der Slaveeinheit sind in einer intelligenten Prozessoreinheit an einen Systembus gemeinsam mit dem Steuerwerk des Aktivierers zur sequentiellen Abarbeitung der Master-Slave-Prozeduren angeschlossen. Die intelligente Prozessoreinheit ist durch Koppeleinrichtungen für Adressen und Daten über eine Sammelleitung mit den in Sektionen unterteilten Speichern und den ebenso angeordneten Ein- und Ausgabeeinheiten verbunden. Das Steuerwerk des Aktivierers ist zur Steuerung des Speicherbetriebes und der Abfrage der Eingabeeinheiten und zur Ausgabe an die Ausgabeeinheiten über die Sammelleitung mit den Speichersektionen und mit den Eingabe- und den Ausgabeeinheiten verbunden. Für die Pro.zessoreinheit der Slaveeinheit ist ein vereinfachtes Operatorwerk eingesetzt.and connected to the activator of the slave unit. In a further embodiment, a plurality of master units are connected to the system bus of the slave unit via a common coupling bus via the coupling device. In the master unit, another processing unit is a model opener for information input for the first time, an additional result memory provided therefor, and a processing unit as a model builder for forming new instructions and rules after an error check. Likewise, another memory is connected to accommodate new commands and rules to be checked for fail-safety. The active modules of the master and the slave unit are connected in an intelligent processor unit to a system bus together with the controller of the activator for the sequential processing of the master-slave procedures. The intelligent processor unit is connected by coupling means for addresses and data via a bus to the sectioned memories and the likewise arranged input and output units. The activator control unit is connected to the memory sections and to the input and output units for control of memory operation and interrogation of the input units and output to the output units via the bus. For the Pro.zessoreinheit the slave unit, a simplified operator work is used.

Über das Eingangsinterface gelangen Informationen an den Bewerter, der diese entsprechend ihrer Dringlichkeit in eine Warteschlange einordnet. Der Analysator setzt diese Informationen in die maschineninterne Form um und über den Zeitmodul wird der Modellgenerator aktiviert, der aus den im Speicher enthaltenen Befehlen und Regeln und den eingegebenen Informationen zusammen mit dem Optimierer eine bestimmte Verarbeitungsanweisung für die Slaveeinheit errechnet und deren Aktivierer damit beaufschlagt. Die Prozessoreinheit der Slaveein-Information is passed to the assessor via the input interface, which puts it in a queue according to its urgency. The analyzer translates this information into the machine-internal form, and via the time module, activates the model generator which, from the instructions and rules contained in the memory and the information entered together with the optimizer, calculates a specific processing instruction for the slave unit and acts upon its activator. The processor unit of the slave

heit wird dadurch für eine Verarbeitungsroutine nach bestimmten in ihrem Speicher abgelegten Instruktionen aufgerufen. Die an ihrer Eingabeeinheit anstehenden Informationen werden durch die so aufgestellte Verarbeitungsroutine oder in einfacheren Fällen nach den im Speicher der Slaveeinheit abge- . legten und von der Prozessoreinheit ausgewählten Instruktionen verrechnet und die daraus resultierenden Ergebnisse werden an die Ausgabeeinheit ausgegeben. Werden dem Eingabeinterface Informationen zugeführt, für die im Speicher der Mastereinheit keine Befehle und Regeln zur Verarbeitung aufgefunden werden, so werden für diese Informationen durch den Modellöffner neue Befehle und Regeln aufgestellt und in dem weiteren Speicher der Mastereinheit vorläufig abgelegt. Bei Wiederholungen solcher neuer Informationen werden die dafür in dem weiteren Speicher abgelegten Befehle und Regeln durch den Modellbildner geprüft und überrechnet und als allgemeingültige Befehle und Regeln in den ersten Speicher der Mastereinheit eingegeben. Die gleiche Verfahrensweise ist in der Slaveeinheit für neue, an der Eingabeeinheit anliegende, Informationen durch die Prozessoreinheit mit deren weiteren Speicher möglich. Bei der Zusammenfassung der aktiven Verarbeitungseinheiten zu einem intelligenten Prozessor, werden die von der Master- und der Slaveeinheit durchzuführenden Operationen von diesen sequentiell abgearbeitet.This is called by a processing routine for certain instructions stored in its memory. The pending on their input unit information is abge by the established processing routine or in simpler cases after the stored in the memory of the slave unit. and instructions selected by the processor unit, and the resulting results are output to the output unit. If the input interface is supplied with information for which no instructions and rules for processing are found in the memory of the master unit, new commands and rules are set up for this information by the model opener and stored provisionally in the further memory of the master unit. For repetitions of such new information, the commands and rules stored in the further memory are checked and calculated by the modeler and entered into the first memory of the master unit as generally valid commands and rules. The same procedure is possible in the slave unit for new, applied to the input unit, information by the processor unit with the other memory. When combining the active processing units into an intelligent processor, the operations to be performed by the master and slave units are sequentially executed by them.

Ausfuhrungsbeispielexemplary

Die Erfindung soll nachstehen an einem Ausführungsbeispiel näher erläutert werden. In der dazugehörigen Zeichnung zeigen:The invention will be explained below with reference to an exemplary embodiment. In the accompanying drawing show:

Fig. 1: Das Blockschaltbild mit einer Mastereinheit und einer Slaveeinheit Fig. 1: The block diagram with a master unit and a slave unit

Fig. 2: Das Blockschaltbild für eine lernfähige Master-Slave-Recheneinheit -2: The block diagram for an adaptive master-slave arithmetic unit -

Fig. 3: Das Blockschaltbild für drei Mastereinheiten mit einer SlaveeinheitFig. 3: The block diagram for three master units with a slave unit

Fig. 4: Das Blockschaltbild mit einem intelligenten Prozessor4 shows the block diagram with an intelligent processor

In Fig. 1 ist ein Eingangsinterface IF mit einem nachgeschalteten Bewerter WR an einen Systembus SB 1 angeschlossen. An diesen Systembus SB 1 ist weiterhin ein Analysator AN in Form eines asynchronen Interpreters, ein Speicher S und als Verarbeitungseinheit ein Modellgenerator MG angeschlossen. Mit dem Analysator AN ist ein Zeitmodul ZM verbunden, dessen Ausgang auf einen Aktivierungseingang des Modellgenerators MG geführt ist. An den Modellgenerator MG ist über einen Optimierer O ein Stapelspeicher SP angeschlossen. Diese Einheiten bilden eine Mastereinheit M, der eine Slaveeinheit S untergeordnet ist. Diese Slaveeinheit S besteht aus einem Aktivierer AK, der eingangsseitig mit dem Modellgenerator MG und ausgangsseitig mit dem Steuerwerk SW eines Prozessors P verbunden ist. Der Prozessor P ist gemeinsam mit einem Speicher S 3 für wählbare Regeln und Befehle der Slaveeinheit S und Ein- und Ausgabeeinheiten EI; AI an einen weiteren Systembus SB 2 angeschlossen. Über eine Koppeleinrichtung KE ist der Systembus SB 1 der Mastereinheit M mit dem Systembus SB 2 der Slaveeinheit S verbindbar. Dadurch erlangt die Mastereinheit M Zugriff zu den passiven Einheiten der Slaveeinheit S.In FIG. 1, an input interface IF with a downstream evaluator WR is connected to a system bus SB 1. An analyzer AN in the form of an asynchronous interpreter, a memory S and as a processing unit a model generator MG are also connected to this system bus SB 1. Connected to the analyzer AN is a time module ZM whose output is routed to an activation input of the model generator MG. A stack memory SP is connected to the model generator MG via an optimizer O. These units form a master unit M, to which a slave unit S is subordinate. This slave unit S consists of an activator AK, which is connected on the input side to the model generator MG and on the output side to the control unit SW of a processor P. The processor P is in common with a memory S 3 for selectable rules and commands of the slave unit S and input and output units EI; AI connected to another system bus SB 2. The system bus SB 1 of the master unit M can be connected to the system bus SB 2 of the slave unit S via a coupling device KE. As a result, the master unit M gains access to the passive units of the slave unit S.

In der Slaveeinheit S werden in mikroskopischem Sinne komplexe Operationen ausgeführt. Die Einzeloperationen sind nebeneinander ohne gegenseitige Verkettungen in dem Speicher S 3 der Slaveeinheit S. unter ihnen zugeordneten kernen als Adressen abgelegt. In dem Speicher S 1 der Mastereinheit M sind ebenso nebeneinander Befehle und Regeln enthalten, dieIn the slave unit S complex operations are performed in a microscopic sense. The individual operations are stored side by side without mutual links in the memory S 3 of the slave unit S among them assigned cores as addresses. In the memory S 1 of the master unit M commands and rules are also side by side containing the

zur Berechnung für Anweisungen von Einzeloperationen in der Slaveeinheit S dienen. Es werden dabei in makroskopischem Sinne die Verkopplung, der Ablauf oder eine Lösung als Anweisung zur Operation in der Slaveeinheit S mit dem Verweis auf bestimmte Einzeloperationen errechnet und an diese übergeben. Diese Einzeloperationen sind unterschiedlicher Be- . deutung und können als nebenläufig angeordneteto calculate for instructions of individual operations in the slave unit S. In this case, in a macroscopic sense, the coupling, the sequence or a solution is calculated as instruction for the operation in the slave unit S with the reference to specific individual operations and transferred to them. These individual operations are different. interpretation and can be arranged as concurrent

- Aktivierungsbedingungen B in Form von Prädikatenausdrücken, binären Gleichungen oder Differentialgleichungen,Activation conditions B in the form of predicate expressions, binary equations or differential equations,

- taktische Regeln T, die Aktivierungsbedingungen'als Quantor-Variablen, die meßbare Fakten darstellen, den Ausgangszustand des Prozessors oder taktische Regeln T für das lokale Verhalten einer Einzeloperation enthalten und alsTactical rules T, the activation conditions as quantifier variables representing measurable facts, the output state of the processor or tactical rules T for the local behavior of a single operation and

-strategische Regeln R, die die Zuordnung der Regeln zu Aktivierungsbedingungen, den Ausgangszustand des Prozessors oder die Übergangsbedingungen zwischen den Regeln enthalten,-strategic rules R, which contain the assignment of the rules to activation conditions, the initial state of the processor or the transition conditions between the rules,

in dem Speicher S 1 der lYlastereinheit M abgelegt, durch die Mastereinheit M bearbeitet und an den ,Aktivierer AK ausgegeben werden. In gleicher Weise sind in dem Speicher S 3 Instruktionen C; ähnlich einem Bibliotheksreservoir als Elemente von Instruktionsfolgen C für Lösungsberechnungen abgelegt.stored in the memory S 1 of the load unit M, processed by the master unit M and output to the activator AK. Likewise, in the memory S 3, instructions C; similar to a library reservoir stored as elements of instruction sequences C for solution calculations.

An dem Eingansinterface IF anliegende Informationen werden durch den Bewerter WR zunächst entsprechend ihrer Bedeutung und Dringlichkeit in eine Warteschlange eingeordnet und danach von dem Analysator AN übernommen, der einen Zeitmodul ZM anstößt und die Informationen für den durch den Zeitmodul ZM aufgerufenen Modellgenerator MG in eine für diesen verarbeitbare Kodierung aufbereitet. Der Modellgenerator MG übernimmt die aufbereiteten Informationen von dem Analysator AN undInformation present at the input interface IF is first queued by the evaluator WR in accordance with its importance and urgency, and then taken over by the analyzer AN, which triggers a time module ZM and the information for the model generator MG invoked by the time module ZM into one of these processable coding processed. The model generator MG accepts the edited information from the analyzer AN and

wählt zu deren Verarbeitung aus dem Speicher S 1 der Mastereinheit M nach bestimmten Aktivierungsbedingungen B geeignete Regeln T;R aus und erarbeitet geeignete Teilverhalten TV und deren Folge als Anweisungen für eine Lösungsberechnung durch die Slaveeinheit S. Mit dem Aufruf durch den Zeitmodul Zivi wird entsprechend der Dauer des Aufrufsignals die Genauigkeit der Verarbeitung für den Modellgenerator MG bestimmt. In Verbindung mit dem Optimierer 0 kann der Modellgenerator MG unter Berücksichtigung der geforderten Güte eine optimale Folge von Bearbeitungsschritten für die Slaveeinheit S bestimmen. Die von dem Modellgenerator MG erarbeiteten Anweisungen werden den) Aktivierer AK in der Slaveeinheit S übermittelt, der daraus Verarbeitungsbedingungen an das Steuer-' werk SVV des Prozessors P weiterleitet. Der Prozessor wählt unter Einhaltung dieser vorgegebenen Verarbeitungsbedingungen geeignete Instruktionen Ci aus dem Speicher S 3 aus und führt damit die Verarbeitung der an der Eingabeeinheit EI anstehenden Informationen X₁ bis x. durch und gibt das erzielte Ergebnis als Informationen y„ bis y an' der Ausgabeeinheit AI aus. " -selects from the memory S 1 of the master unit M for certain activation conditions B suitable rules T; R and prepares suitable partial behavior TV and its sequence as instructions for a solution calculation by the slave unit S. With the call by the time module Zivi is according to the Duration of the call signal determines the accuracy of the processing for the model generator MG. In conjunction with the optimizer 0, the model generator MG, taking into account the required quality, can determine an optimal sequence of processing steps for the slave unit S. The instructions prepared by the model generator MG are transmitted to the activator AK in the slave unit S, which forwards therefrom processing conditions to the control unit SVV of the processor P. The processor selects appropriate instructions Ci from the memory S 3 in compliance with these predetermined processing conditions and thus performs the processing of the pending on the input unit EI information X ₁ to x. and outputs the obtained result as information y "to y an 'of the output unit AI. "-

In Fig. 2 sind an den Systembus SB 1 der Mastereinheit M zusätzlich eine Verarbeitungseinheit als Modelleröffner ME und eine weitere Verarbeitungseinheit als Modellbildner MB und ein zusätzlicher Speicher S 2 angeschlossen. Am Systembus SB der Slaveeinheit S ist ein weiterer Speicher S 4 angeschlossen. ,In FIG. 2, a processing unit as a model opener ME and a further processing unit as a model former MB and an additional memory S 2 are additionally connected to the system bus SB 1 of the master unit M. On the system bus SB of the slave unit S, a further memory S 4 is connected. .

Der Modelleröffner ME berechnet aus unbekannten Einqabeinformationen x- bis x. durch Vergleich mit im Speicher S 2 gespeicherten Realwerten für Aktivierungsbedingungen BM und Regeln TM; RM vorläufige Aktivierungsbedingungen -GB, vorläufige' taktische Regeln GT und vorläufige strategische Regeln GR.The model opener ME calculates x- to x from unknown input information . by comparison with real values for activation conditions BM and rules TM stored in the memory S 2; RM Preliminary Activation Conditions -GB, Preliminary Tactical Rules GT and Preliminary Strategic Rules GR.

Für solche Fälle sind in dem Speicher S 4 der Slaveeinheit S analog zu den nebenläufig in Speicher S 3 abgelegten Instruktionsfolgen Bearbeitungsrichtlinien SM gespeichert. Unter Berücksichtigung der Häufigkeit/ der zeitlichen Folge und einer bestimmten, in mehreren Bearbeitungen erweiterbaren ,· Fehlertoleranz werden neue Aktivierungsbedingungen und Regeln - auf gestellt , die nach einem Test durch den Modellbildner MB in den Speichern S 3 und S 4 abgelegt werden, um dann für weitere Bearbeitungen dem Modellgenerator MG zur Verfugung zu stehen.For such cases, processing instructions SM are stored in the memory S 4 of the slave unit S analogously to the instruction sequences stored concurrently in the memory S 3. Taking account of the frequency / chronological sequence and a specific error tolerance which can be expanded in several processing modes, new activation conditions and rules are set up which are stored in the memories S 3 and S 4 after a test by the modeler MB, in order then to Further processing the model generator MG available.

In Fig. 3 sind drei Mastereinheiten Μ 1 bis iVl 3 und eine Slaveeinheit S mit ihrer Koppeleinrichtung KE und ihrem Aktivierer AK an einen Koppelbus KB angeschlossen. Dem Aktivierer AK der Slaveeinheit S ist dazu eine Warteraumsteuerung WRS zum konfliktfreien Zugriff der Mastereinheiten i\! bis M 3 zur Slaveeinheit S zugeordnet,In Fig. 3, three master units Μ 1 to iVl 3 and a slave unit S with its coupling device KE and its activator AK are connected to a coupling bus KB. The activator AK of the slave unit S is to a waiting room control WRS for conflict-free access of the master units i \! assigned to M 3 to the slave unit S,

fviit einem solchen Aufbau ist es möglich, sehr verschiedenartige Einqanqsinformationen X₁ bis χ durch die iviasterein- ° ° IpWith such a structure, it is possible to obtain very different input information X ₁ to χ through the iviereiner ° ° Ip

heiten M i bis M 3 zu Verarbeitungsmodellvorgaben für die Slaveeinheit S aufzustellen. Dieser Aufbau zeichnet sich durch eine hohe Redundanz bezüglich der verarbeitbaren Einqanqsinformationen x. bis χ aus, ^b ° Ipestablish M i to M 3 to processing model specifications for the slave unit S. This structure is characterized by a high degree of redundancy with regard to the processable input information x. to χ off, ^b ° Ip

In Fig, 4 sind die aktiven Einheiten der Mastereinheit.M und der Slaveeinheit S zu einem intelligenten Prozessor IP zusammengefaßt. An einem internen BUS IBP sind ein Modellgenerator MG, ein Modelleröffner ME,- ein Modellbildner MB, ein Operatorwerk OW und ein Aktivierer AK angeschlossen. Der Aktivierer AK ist in einen Registerteil RG und in einen Steuerwerksteil SlV unterteilt. Der Regisiserteil RG ist mit dem Daten- und¹ Adressteil des internen BUSSES IBP und der4, the active units of the master unit M and the slave unit S are combined to form an intelligent processor IP. Connected to an internal BUS IBP are a model generator MG, a model opener ME, a modeler MB, an operator OW and an activator AK. The activator AK is subdivided into a register part RG and a control part SlV. The register part RG is connected to the data and ¹ address part of the internal BUS IBP and the

Steuerwerksteil SlV ist mit dessen Steuerleitungsteil verbindbar. Der Steuerwerksteil SW ist außerdem mit den Steuerleitungen eines äußeren BUSSES AB an den Ein- und Ausgabeeinheiten EI, AI und Speicherbaugruppen 'S₀, die entsprechend ihrer Bestimmung in Sektionen unterteilt sind, angeschlossen. Der äußere BUS'AB ist mit seinen Datenleitungen über einen Ein-/ Ausgabemodul EAD für Daten und mit seinen Adressleitungen über eine Adreßeinheit AE mit dem internen BUS IBP verbunden.Control unit part SlV can be connected to its control line part. The control part SW is also connected to the control lines of an outer BUS AB to the input and output units EI, AI and memory modules' S ₀ , which are divided according to their destination in sections. The outer BUS'AB is connected to its data lines via an input / output module EAD for data and its address lines via an address unit AE with the internal BUS IBP.

Gesteuert durch das Steuerwerk SW des Aktivierers AK werden die anstehenden Eingangsinformationen X der E'ingabeeinheit EI über den Ein-/Ausgabemodul EAD in den Registerteil RG übernommen. Das Steuerwerk SW bewertet diese Eingangsinformationen X und ordnet diese in eine Warteschlange ein und übernimmt ebenso die Funktionen des Analysators.AN und des Zeitmoduls ZM und beaufschlagt den Modellgenerator MG diese Eingangsinformationen zu übernehmen, der über den Steuerwerksteil SW und die Adreßeinheit AE aus der betreffenden Sektion in den Speicherbaugruppen die geeigneten Aktivierungsbedingungen B und Regeln T; R zur Bildung eines Verarbeitungsmodells auswählt. Sobald das Bearbeitungsmodul erstellt ist, wird dieses im Registerteil RG des Aktivierers AK abgelegt und dient dem Operatorwerk OW als Befehlsfolge zur entgültigen Bearbeitung der Eingangsinformationen X. Das erzielte Ergebnis wird gesteuert durch den Steuerwerksteil SW auf die durcfi die Adreßeinheit AE bestimmte Sektion der Ausgabeeinheit AI über den Ein-/Ausgabemodul EAD ausgegeben. -Controlled by the control unit SW of the activator AK, the pending input information X of the input unit EI is taken over the input / output module EAD in the register part RG. The control unit SW evaluates this input information X and arranges this in a queue and also takes over the functions of the analyzer AN and the time module ZM and acts on the model generator MG to take over this input information via the control unit part SW and the address unit AE from the respective section in the memory modules, the appropriate activation conditions B and rules T; R selects to form a processing model. Once the processing module is created, this is stored in the register part RG of the activator AK and the operator OW serves as a command sequence for final processing of the input information X. The result is controlled by the control part SW on the durcfi the address unit AE certain section of the output unit AI on the input / output module EAD output. -

Die Arbeitsweise des iVlodelleröffners ME und des Modellbildners MB ist analog zu der anhand der Fig. 2 beschrieben. Anstelle des zusätzlichen Speichers S 2 und des Speichers S 4 sind dafrr einzelne Speichersektionen im Speicher S vorgesehen.The mode of operation of the opener opener ME and of the modeler MB is analogous to that described with reference to FIG. 2. Instead of the additional memory S 2 and the memory S 4, individual memory sections are provided in the memory S for this purpose.

Claims

Claim (

1. Intelligent computer arrangement with flexible according to certain freely programmable rules and commands of different circumference and different valence, stored in memories in the form of a program library, to the input information to be processed of automatically adaptable internal programming characterized by an input interface (IF) via an evaluator (WR) to a system bus (SB 1), to which also an analyzer (AN) ,, a memory (S 1) for the selectable rules and commands, a model generator (MG) as a processing unit, to which via a program optimizer (0) a result stack ( SP), - a master unit (M) are connected, and that the model generator (MG) with an activation input to a connected to the analyzer (AN) time module (ZM) is connected., And that the master unit (M) is a slave unit (S) with a further system bus (SB 2) to which a processor unit (P), - a memory (S 3) for r selectable rules and commands and input / output units (EI, AI) are connected and via an activator (AK). which is coupled with its input to the output of the model generator (MG) for the acceptance of processing instructions and with its output to the control unit (SlV) of the processor unit (P) ,, is subordinated.

2- Intelligent computer arrangement according to item 1 ,. characterized in that the activator (AK) is composed of an input register (RG) with a downstream decoder (DC) and a control unit (SWA) connected thereto.

3. Intelligent computer arrangement according to item 1 or 2, characterized in that the system bus (SB 1) of the master unit (M) and.The system bus (SB 2) of the slave unit (S) for

Access of the master unit (M) to the input / output units (EI; AI) of the slave unit (S) via a coupling device (KE) are connectable.

4. Intelligent computer arrangement according to item 1 to 3, characterized in that the outputs of the model generators (MG) of a plurality of master units (M 1 to M 3) are connected by a bus line connection (KB 1) with the activator (AK) of the slave unit (S) ,

5. Intelligent computer arrangement according to item 1 to 4, characterized in that a plurality of master units (M 1 to M 3). are connected by a common Koppe'lbus (KB 2) via the coupling device (KE) with the system bus (SB 2) "of the slave unit.

6. Intelligent computer arrangement according to item 1 to 5 /, characterized in that in the master unit (M), a further processing unit as a model opener (ME) for the first time input information, a dedicated, additional result memory (S 2) and a processing unit as a modeler (MB ) to form new commands and rules after an error check such. Input information and on the system bus (SB 2) of the slave unit (S) also another memory (S 4) for receiving new, to be checked for error security commands and rules is connected.

7. Intelligent computer arrangement according to item 1, "2 and 6, characterized in that the active assemblies (MG; ME; MB; P; AK) of the master (M) and the slave unit (S) in a smart processor unit (IP) to a system bus (SB 3) together with the control unit (SVVA) of the activator (AK) for ^, sequential processing of .Master-slave procedures are connected by coupling means (AE; EAD) for

Addresses and data are connected via a bus (KBSI) to the memories (S 1 to S 3) subdivided into sections and to the likewise arranged input and output units (IR; EI; AI); and that the control unit (SWA) of the activator (AK) for controlling the memory operation and the query of the input units (IR; EI) and for output ah the output units (AI) via the bus (KBSI) with the memories (S 1 to S 3 ) and connected to the input (IR; EI) and the output units (AI).

8. An intelligent computer arrangement according to item 7 , characterized in that for the processor unit (P) of the slave unit (S) a simplified operator work (OVV) is provided.

- For this 4 sheets drawings -