DE3422561C2

DE3422561C2 -

Info

Publication number: DE3422561C2
Application number: DE3422561A
Authority: DE
Inventors: Karl Dr.Sc.Techn. Ddr 9047 Karl-Marx-Stadt Dd Hess; Johannes Ddr 9031 Karl-Marx-Stadt Dd Wieland
Original assignee: VEB NUMERIK "KARL MARX" KARL-MARX-STADT DDR 9010 KARL-MARX-STADT DD
Current assignee: NUMERIK GMBH, O-9084 CHEMNITZ, DE
Priority date: 1983-06-22
Filing date: 1984-06-18
Publication date: 1989-07-06
Also published as: DD234512A1; DE3422561A1

Description

Die Erfindung betrifft eine Rechneranordnung gemäß dem Oberbegriff des Anspruchs 1.The invention relates to a computer arrangement according to the preamble of claim 1.

Es ist bekannt, den augenblicklichen und den zukünftigen Zu stand eines technischen Prozesses mit Hilfe von nichtlinearen Prozeßmodellen unter Verwendung eines ersten Prozeßsimulators der parallel zum Prozeß in Echtzeit betrieben wird, einem Korrekturrechner, der berechnete und gemessene Prozeßparameter miteinander vergleicht und bei Abweichungen die Eingangsgrößen der Prozeßalgorithmen des ersten Prozeßsimulators korrigiert, zu ermitteln. Mit einem schneller rechnenden Prozeßsimulator werden in vorgebbaren Zeitabständen aus den vom ersten Prozeß simulator und vom Korrekturrechner erzielten Ergebnissen unter Berücksichtigung vorgegebener Kriterien, wie Grenzwerte und Op timierungsparameter, Prozeßdaten für einen zukünftigen Zeitpunkt vorausberechnet (DE-OS 31 33 222). Die Arbeitsweise der Prozeß simulatoren und des Korrekturrechners ist dabei durch ihren internen Verarbeitungsalgorithmus bestimmt. Eine dynamische An passung desselben auf Grund veränderter Eingangsbedingungen er folgt in diesem System nicht. Die feste Programmierung für die interne Verarbeitung erfordert die Abarbeitung aller Programm schritte wodurch Grenzen für die Anwendungsmöglichkeiten der An ordnung gesetzt sind.
It is known that the current and future state of a technical process with the help of non-linear process models using a first process simulator that is operated in parallel with the process in real time, a correction computer that compares calculated and measured process parameters with one another and, in the event of deviations, the input variables of the process algorithms of the first process simulator corrected. With a faster computing process simulator, process data for a future point in time are predefined at predefinable time intervals from the results obtained by the first process simulator and by the correction computer, taking into account predetermined criteria, such as limit values and optimization parameters (DE-OS 31 33 222). The way the process simulators and the correction computer work is determined by their internal processing algorithm. This system does not dynamically adapt due to changing input conditions. The fixed programming for internal processing requires the execution of all program steps, which places limits on the application possibilities of the arrangement.

Aufgabe der Erfindung ist es, eine Rechneranordnung zu schaf fen, die eine freie, anhand bestimmter auswählbarer Regeln und Befehle unterschiedlicher Wertigkeit, von der Rechneranordnung selbst erstellbare und auf die jeweilige Aufgabe abgestimmte, flexible Programmierung, bei selbst aktivierbarem, notwendigem Hardwareaufwand und wählbarer Verarbeitungsgeschwindigkeit, er möglicht.The object of the invention is to create a computer arrangement fen, which is a free, based on certain selectable rules and Commands of different values, from the computer arrangement self-created and tailored to the respective task, flexible programming, with self-activating, necessary Hardware effort and selectable processing speed, he possible.

Erfindungsgemäß wird diese Aufgabe dadurch gelöst, daß ein Eingangsinterface über einen Bewerter an einen Systembus, an dem außerdem ein Analysator, ein Speicher für die wählbaren Regeln und Befehle, ein Modellgenerator als Verarbeitungseinheit angeschlossen sind, daß an den Modellgenerator über einen Programmoptimierer ein Ergebnisstapel-Speicher angeschlossen ist, daß der Modellgenerator mit einem Aktivierungs eingang an einen mit dem Analysator verbundenen Zeitmodul ange schlossen ist, daß diese Baugruppen eine Mastereinheit bilden, und daß eine Slaveeinheit mit einem weiteren Systembus unterge ordnet ist an den eine Prozessoreinheit, ein Speicher für wähl bare Regeln und Befehle und Ein-/Ausgabeeinheiten angeschlossen sind, und daß ein Aktivierer, dessen Eingang der Ausgang des Modellgenerators ist, zur Übernahme von Bearbeitungsin struktionen mit seinem Ausgang an das Steuerwerk der Prozessor einheit gekoppelt ist. Der Aktivierer ist aus einem Eingangsre gister mit nachgeschaltetem Dekoder und einem daran angeschlos senen Steuerwerk aufgebaut. Der Systembus der Mastereinheit und der Systembus der Slaveeinheit sind zum Zugriff der Mastereinheit auf die Ein-/Ausgabeeinheiten der Slaveeinheit über eine Koppel einrichtung verbindbar. Für mehrere Mastereinheiten sind die Ausgänge, deren Modellgeneratoren durch eine Sammelleitung unter einander und mit dem Aktivierer der Slaveeinheit verbunden. In einer weiteren Ausgestaltung sind mehrere Mastereinheiten durch einen gemeinsamen Koppelbus über die Koppeleinrichtung mit dem Systembus der Slaveeinheit verbunden. In der Mastereinheit ist eine weitere Verarbeitungseinheit als Modelleröffner für erst malig eingegebene Informationen, ein dafür vorgesehener, zu sätzlicher Ergebnisspeicher und eine Verarbeitungseinheit als Modellbildner zur Bildung neuer Befehle und Regeln, nach einer Fehlerprüfung solcher Eingabeinformationen, angeschlossen. Ebenso ist ein weiterer Speicher zur Aufnahme neuer, auf Fehler sicherheit zu prüfender, Befehle und Regeln angeschlossen. Die aktiven Baugruppen der Master- und der Slaveeinheit sind in einer intelligenten Prozessoreinheit an einen Systembus gemein sam mit dem Steuerwerk des Aktivierers zur sequentiellen Abar beitung der Master-Slave-Prozeduren angeschlossen. Die intelli gente Prozessoreinheit ist durch Koppeleinrichtungen für Adres sen und Daten über eine Sammelleitung mit den in Sektionen unter teilten Speichern und den ebenso angeordneten Ein- und Ausgabe einheiten verbunden. Das Steuerwerk des Aktivierers ist zur Steue rung des Speicherbetriebes und der Abfrage der Eingabeeinheiten und zur Ausgabe an die Ausgabeeinheiten über die Sammelleitung mit den Speichersektionen und mit den Eingabe- und den Ausgabe einheiten verbunden. Für die Prozessoreinheit der Slaveeinheit ist ein vereinfachtes Operatorwerk eingesetzt.According to the invention this object is achieved in that a Input interface via an evaluator to a system bus on which also an analyzer, a memory for the selectable rules and commands that a model generator are connected as a processing unit to that the model generator via a program optimizer, a result stack is connected that the model generator with an activation input to a time module connected to the analyzer it is concluded that these modules form a master unit, and that a slave unit with another system bus is assigned a processor unit, a memory for dialing bare rules and commands and input / output units connected are, and that an activator, the input of which The output of the model generator is to take over processing structures with its output to the control unit of the processor unit is coupled. The activator is from an entrance door gister with downstream decoder and one connected to it set up its control unit. The system bus of the master unit and the system bus of the slave unit are for access by the master unit to the input / output units of the slave unit via a coupling furnishing connectable. For several master units, the Outputs whose model generators are under a manifold each other and connected to the activator of the slave unit. In In a further embodiment, several master units are used a common coupling bus via the coupling device with the System bus of the slave unit connected. In the master unit is another processing unit as a model opener for first entered information, a designated one, to additional result storage and a processing unit as Model builder to form new commands and rules, according to a Error check of such input information, connected. There is also another memory for recording new errors security checkers, commands and rules connected. The active modules of the master and slave units are in an intelligent processor unit common to a system bus sam with the control unit of the activator for sequential Abar connected to the master-slave procedures. The intelli Gent processor unit is by coupling devices for addresses and data via a manifold with the in sections below shared memories and the equally arranged input and output units connected. The control unit of the activator is at control Storage operation and query of the input units and for output to the output units via the manifold with the storage sections and with the input and output units connected. For the processor unit of the slave unit a simplified operator plant is used.

Eine solche Rechneranordnung ist in der Lage, über das Eingangsinterface Informationen an den Bewerter, der diese entsprechend ihrer Dringlichkeit in eine Warteschlange einordnet, und den Analysator der diese Informationen in die maschineninterne Form umsetzt und über den Zeitmodul den Modellgenerator aktiviert, aus den im Speicher enthaltenen Befehlen und Regeln und den ein gegebenen Informationen zusammen mit dem Optimierer eine bestimmte Verarbeitungsanweisung für die Slaveeinheit zu errechnen und deren Aktivierer damit zu beaufschlagen. Die Prozessoreinheit der Slaveeinheit wird dadurch für eine Verarbeitungsroutine nach bestimmten in ihrem Speicher abgelegten Instruktionen aufgerufen. Die an ihrer Eingabeeinheit anstehenden Informationen werden durch die so aufgestellte Verarbeitungsroutine oder in einfacheren Fäl len nach den im Speicher der Slaveeinheit abgelegten und von der Prozessoreinheit ausgewählten Instruktionen verrechnet und die daraus resultierenden Ergebnisse werden an die Ausgabeeinheit ausgegeben. Dadurch werden die internen Verarbeitungsroutinen durch die Rechneranordnung selbst, in einer den Eingabebedingungen optimal angepaßten Form, bestimmt. Such a computer arrangement is able to the input interface provides information to the evaluator who made this queues according to their urgency, and the analyzer of this information in the machine Implements the form and activates the model generator via the time module, from the commands and rules contained in the memory and the one given information together with the optimizer a certain Calculate processing instructions for the slave unit and to charge their activators with it. The processor unit the slave unit is thereby followed for a processing routine certain instructions stored in their memory. The information pending on your input unit is indicated by the processing routine set up in this way or in simpler cases len according to those stored in the slave unit's memory and by the Processor unit selected instructions and the Resulting results are sent to the output unit spent. This will make the internal processing routines through the computer arrangement itself, in one of the input conditions optimally adapted shape, determined.

Werden dem Eingabeinterface Informationen zugeführt, für die im Speicher der Mastereinheit keine Befehle und Regeln zur Verarbeitung aufgefunden werden, so werden für die Informa tionen durch den Modelleröffner neue Befehle und Regeln auf gestellt und in dem weiteren Speicher der Mastereinheit vor läufig abgelegt. Bei Wiederholungen solcher neuer Informa tionen werden die dafür in dem weiteren Speicher abgelegten Befehle und Regeln durch den Modellbildner geprüft und über rechnet und als allgemeingültige Befehle und Regeln in den er sten Speicher der Mastereinheit eingegeben. Die gleiche Verfah rensweise ist in der Slaveeinheit für neue, an der Eingabeein heit anliegende, Informationen durch die Prozessoreinheit mit deren weiteren Speicher möglich. Dadurch lassen sich Programme verschiedensten Umfanges ohne großen Programmieraufwand zeit optimal und ohne Zusatzoperationen bearbeiten.Are the input interface fed information for which no commands and rules in the memory of the master unit Processing can be found, so for the informa open new commands and rules through the model opener and presented in the further memory of the master unit commonly filed. When such new information is repeated tions are stored in the other memory for this purpose Commands and rules checked by the model builder and over calculates and as general commands and rules in which he Most memory of the master unit entered. The same procedure Note is in the slave unit for new, at the input pending information by the processor unit their further storage possible. This allows programs of various sizes without great programming effort optimally and without additional operations.

Die Erfindung soll nachstehend an einem Ausführungsbeispiel näher erläutert werden. In der Zeichnung zeigtThe invention will be described in more detail below using an exemplary embodiment are explained. In the drawing shows

Fig. 1 das Blockschaltbild mit einer Mastereinheit und einer Slaveeinheit, Fig. 1 is a block diagram of a master unit and a slave unit,

Fig. 2 das Blockschaltbild für eine lernfähige Master-Slave- Recheneinheit, Fig. 2 shows the block diagram for a master-slave adaptive arithmetic unit,

Fig. 3 das Blockschaltbild für drei Mastereinheiten mit einer Slaveeinheit, Fig. 3 shows the block circuit diagram for three master units to a slave unit,

Fig. 4 das Blockschaltbild mit einem intelligenten Prozessor. Fig. 4 shows the block diagram with an intelligent processor.

In Fig. 1 ist ein Eingangsinterface IF mit einem nachgeschalteten Bewerter WR an einen Systembus SB 1 angeschlossen. An diesen Systembus SB 1 ist weiterhin ein Analysator AN in Form eines asynchronen Interpreters, ein Speicher S 1 und als Verarbeitungs einheit ein Modellgenerator MG angeschlossen. Mit dem Analysa tor AN ist ein Zeitmodul ZM verbunden, dessen Ausgang auf einen Aktivierungseingang des Modellgenerators MG geführt ist. An den Modellgenerator MG ist über einen Optimierer O ein Stapel speicher SP angeschlossen. Diese Einheiten bilden eine Masterein heit M, der eine Slaveeinheit S untergeordnet ist. Diese Slave einheit S besteht aus einem Aktivierer AK, der eingangsseitig mit dem Modellgenerator MG und ausgangsseitig mit dem Steuer werk SW eines Prozessors P verbunden ist. Der Prozessor P ist gemeinsam mit einem Speicher S 3 für wählbare Regeln und Be fehle der Slaveeinheit S und Ein- und Ausgabeeinheiten EI; AI an einen weiteren Systembus SB 2 angeschlossen. Über eine Koppel einrichtung KE ist der Systembus SB 1 der Mastereinheit M mit dem Systembus SB 2 der Slaveeinheit S verbindbar. Dadurch er langt die Mastereinheit M Zugriff zu den passiven Einheiten der Slaveeinheit S. In der Slaveeinheit S werden in mikroskopischem Sinne durch Bearbeitung von letztlich nicht weiter unterteil baren Einzeloperationen, nach einem von der Mastereinheit M vorgegebenen Modell komplexe Operationen, zur Bearbeitung eines in sich geschlossenen Vorganges oder Teiles eines solchen, aus geführt. Die Einzeloperationen sind nebeneinander ohne gegensei tige Verkettungen in dem Speicher S 3 der Slaveeinheit S unter ihren zugeordneten Namen als Adressen abgelegt. In dem Speicher S 1 der Mastereinheit M sind ebenso nebeneinander Befehle und Regeln enthalten, die zur Berechnung für Anweisungen von Ein zeloperationen in der Slaveeinheit S dienen. Es werden dabei in makroskopischem Sinne, der die mögliche Vielfalt der, von der Slaveeinheit S zu bearbeitenden Operationen umfaßt, die Verkopp lung, der Ablauf oder eine Lösung als Anweisung zur Operation in der Slaveeinheit S mit dem Verweis auf bestimmte Einzelopera tionen errechnet und an diese übergeben. Auf diese Weise werden Vorgaben für die Einleitung und für den Ablauf der, von der Slaveeinheit S auszuführenden, unterschiedlichen Operationen, von der Mastereinheit M erstellt und vorgegeben. Diese Einzelope rationen sind unterschiedlicher Bedeutung und können als nebenläu fig angeordneteIn Fig. 1, an input interface IF with a downstream Reviewer WR to a system bus SB 1 is connected. An analyzer AN in the form of an asynchronous interpreter, a memory S 1 and as a processing unit a model generator MG are also connected to this system bus SB 1 . A time module ZM is connected to the analyzer AN , the output of which is led to an activation input of the model generator MG . A stack memory SP is connected to the model generator MG via an optimizer O. These units form a master unit M , to which a slave unit S is subordinate. This slave unit S consists of an activator AK , which is connected on the input side to the model generator MG and on the output side to the control unit SW of a processor P. The processor P is together with a memory S 3 for selectable rules and commands of the slave unit S and input and output units EI ; AI connected to another SB 2 system bus. The system bus SB 1 of the master unit M can be connected to the system bus SB 2 of the slave unit S via a coupling device KE . This gives the master unit M access to the passive units of the slave unit S. In the slave unit S , in the microscopic sense, complex operations are ultimately performed by processing individual operations that cannot ultimately be subdivided, according to a model specified by the master unit M , for processing a self-contained process or part of such a process. The individual operations are stored next to one another without mutual links in the memory S 3 of the slave unit S under their assigned names as addresses. In the memory S 1 of the master unit M , commands and rules are also contained alongside one another, which are used to calculate instructions for individual operations in the slave unit S. It is in a macroscopic sense, which includes the possible variety of operations to be processed by the slave unit S , the coupling, the sequence or a solution as an instruction for the operation in the slave unit S with reference to certain individual operations and to these to hand over. In this way, specifications for the initiation and for the execution of the different operations to be carried out by the slave unit S are created and specified by the master unit M. These individual operations have different meanings and can be arranged as a concurrent arrangement

Activation conditions B in the form of predicate expressions, binary equations or differential equations,
- Tactical rules T , the activation conditions as quantifier variables, which represent measurable facts, the initial state of the processor or tactical rules T for the local behavior of a single operation and as
strategic rules R which contain the assignment of the rules to activation conditions, the initial state of the processor or the transition conditions between the rules,

In dem Speicher S 1 der Mastereinheit M abgelegt, durch die Mastereinheit M bearbeitet und an den Aktivierer AK angegeben werden. In gleicher Weise sind in dem Speicher S 3 Instruktionen C, ähnlich einem Bibliotheksreservoir als Elemente von Instruk tionsfolgen C für Lösungsberechnungen abgelegt.Stored in the memory S 1 of the master unit M , processed by the master unit M and specified to the activator AK . In the same way, 3 instructions C , similar to a library reservoir, are stored in the memory S as elements of instruction sequences C for solution calculations.

An dem Eingangsinterface IF anliegende Informationen werden durch den Bewerter WR zunächst entsprechend ihrer Bedeutung und Dringlichkeit in eine Warteschlange eingeordnet und danach von dem Analysator AN übernommen, der einen Zeitmodul ZM an stößt und die Informationen für den durch den Zeitmodul ZM auf gerufenen Modellgenerator MG in eine für diesen verarbeitbare Kodierung aufbereitet. Der Modellgenerator MG übernimmt die aufbereiteten Informationen von dem Analysator AN und wählt zu deren Verarbeitung aus dem Speicher S 2 der Mastereinheit M nach bestimmten Aktivierungsbedingungen B geeignete Regeln T; R aus und erarbeitete geeignete Teilverhalten TV und deren Folge als Anweisungen für eine Lösungsberechnung durch die Slaveeinheit S. Mit dem Aufruf durch den Zeitmodul ZM wird entsprechend der Dauer des Aufrufsignals die Genauigkeit der Verarbeitung für den Modellgenerator MG bestimmt. In Verbindung mit dem Optimierer O kann der Modellgenerator MG unter Berücksichtigung der geforder ten Güte eine optimale Folge von Bearbeitungsschritten für die Slaveeinheit S bestimmen. Die von dem Modellgenerator MG erar beiteten Anweisungen werden dem Aktivierer AK in der Slaveeinheit S übermittelt, der daraus Verarbeitungsbedingungen an das Steuer werk SW des Prozessors P weiterleitet. Der Prozessor wählt unter Einhaltung dieser vorgegebenen Verarbeitungsbedingungen geeig nete Instruktionen Ci aus dem Speicher S 3 aus und führt damit die Verarbeitung der an der Eingabeeinheit EI anstehenden In formationen x ₁ bis x _L durch und gibt das erzielte Ergebnis als Informationen y ₁ bis y _m an der Ausgabeeinheit AI aus. Information present at the input interface IF is first put into a queue by the evaluator WR according to its importance and urgency and then taken over by the analyzer AN , which triggers a time module ZM and the information for the model generator MG called by the time module ZM prepared for this processable coding. The model generator MG takes over the processed information from the analyzer AN and selects suitable rules T for its processing from the memory S 2 of the master unit M according to certain activation conditions B ; R and developed suitable partial behavior TV and its sequence as instructions for a solution calculation by the slave unit S. With the call by the time module ZM , the accuracy of the processing for the model generator MG is determined according to the duration of the call signal. In conjunction with the optimizer O the model generator MG can determine an optimal sequence of operations for the slave unit S considering the geforder th grade. The instructions worked out by the model generator MG are transmitted to the activator AK in the slave unit S , which in turn forwards processing conditions to the control unit SW of the processor P. The processor selects suitable instructions Ci from the memory S 3 in compliance with these predetermined processing conditions and thus carries out the processing of the information pending at the input unit EI x ₁ to x _L and indicates the result obtained as information y ₁ to y _m the output unit AI .

In Fig. 2 sind an dem Systembus SB 1 der Mastereinheit M zu sätzlich eine Verarbeitungseinheit als Modelleröffner ME und eine weitere Verarbeitungseinheit als Modellbildner MB und ein zusätzlicher Speicher S 2 angeschlossen. Am Systembus SB 2 der Slaveeinheit S ist ein weiterer Speicher S 4 angeschlossen.In FIG. 2, a processing unit as a model opener ME and a further processing unit as a model former MB and an additional memory S 2 are additionally connected to the system bus SB 1 of the master unit M. Another memory S 4 is connected to the system bus SB 2 of the slave unit S.

Der Modelleröffner ME berechnet aus unbekannten Eingabeinforma tionen x ₁ bis x _L durch Vergleich mit im Speicher S 2 gespeicher ten Realwerten für Aktivierungsbedingungen BM und Regeln TM; RM vorläufige Aktivierungsbedingungen GB, vorläufige taktische Re geln GT und vorläufige strategische Regeln GR.The model opener ME calculates x ₁ to x _L from unknown input information by comparison with real values for activation conditions BM and rules TM stored in the memory S 2 ; RM provisional activation conditions GB , provisional tactical rules GT and provisional strategic rules GR .

Für solche Fälle sind in dem Speicher S 4 der Slaveeinheit S ana log zu den nebenläufig in Speicher S 3 abgelegten Instruktionsfol gen Bearbeitungsrichtlinien SM gespeichert. Unter Berücksichti gung der Häufigkeit, der zeitlichen Folge und einer bestimmten, in mehreren Bearbeitungen erweiterbaren, Fehlertoleranz werden neue Aktivierungsbedingungen und Regeln aufgestellt, die nach einem Test durch den Modellbildner MB in den Speichern S 3 und S 4 abgelegt werden, um dann für weitere Bearbeitungen dem Mo dellgenerator MG zur Verfügung zu stehen.For such cases, processing guidelines SM are stored in the memory S 4 of the slave unit S analog to the instruction instructions stored in parallel in the memory S 3 . Taking into account the frequency, the time sequence and a certain fault tolerance, which can be expanded in several processing steps, new activation conditions and rules are set up, which are stored in the memories S 3 and S 4 after a test by the model builder MB , and then for further processing the model generator MG to be available.

In Fig. 3 sind drei Mastereinheiten M 1 bis M 3 und eine Slave einheit 3 mit ihrer Koppeleinrichtung KE und ihrem Aktivierer AK an einen Koppelbus KB angeschlossen. Dem Aktivierer AK der Slave einheit S ist dazu eine Warteraumsteuerung WRS zum konfliktfreien Zugriff der Mastereinheiten M 1 bis M 3 zur Slaveeinheit S zuge ordnet.In Fig. 3 three master units M 1 to M 3 and a slave unit 3 with its coupling device KE and its activator AK are connected to a coupling bus KB . The activator AK of the slave device S to a waiting room control WRS for conflict-free access of the master units M 1 to M 3 is assigned to the slave unit S supplied.

Mit einem solchen Aufbau ist es möglich, sehr verschiedenartige Eingangsinformationen x ₁ bis x _p durch die Mastereinheiten M 1 bis M 3 zu Verarbeitungsmodellvorgaben für die Slaveeinheit S aufzu stellen. Dieser Aufbau zeichnet sich durch eine hohe Redundanz be züglich der verarbeitbaren Eingangsinformationen x ₁ bis x _p aus. With such a structure, it is possible to set up very different types of input information x ₁ to x _p by the master units M 1 to M 3 for processing model specifications for the slave unit S. This structure is characterized by a high level of redundancy with regard to the processable input information x ₁ to x _p .

In Fig. 4 sind die aktiven Einheiten der Mastereinheit M und der Slaveeinheit S zu einem intelligenten Prozessor IP zusam mengefaßt. An einem internen BUS IBP sind ein Modellgenerator MG, ein Modelleröffner ME, ein Modellbildner MB, ein Operator werk OW und ein Aktivierer AK angeschlossen. Der Aktivierer AK ist in einen Registerteil RG und in einen Steuerwerksteil SW unterteilt. Der Registerteil RG ist mit dem Daten- und Adreß teil des internen BUSSES IBP und der Steuerwerksteil SW ist mit dessen Steuerleitungsteil verbindbar. Der Steuerwerksteil SW ist außerdem mit den Steuerleitungen eines äußeren BUSSES AB an den Ein- und Ausgabeeinheiten EI, AI und Speicherbaugruppen S _O, die entsprechend ihrer Bestimmung in Sektionen unterteilt sind, an geschlossen. Der äußere BUS AB ist mit seinen Datenleitungen über einen Ein-/Ausgabemodul EAD für Daten und mit seinen Adreß leitungen über eine Adreßeinheit AE mit dem internen BUS IBP verbunden.In FIG. 4 the active units of the master unit M and the slave unit S to an intelligent processor IP are quantitatively interpreted together. A model generator MG , a model opener ME , a model builder MB , an operator plant OW and an activator AK are connected to an internal bus IBP . The activator AK is divided into a register part RG and a control unit part SW . The register part RG is connected to the data and address part of the internal BUSSES IBP and the control unit part SW can be connected to its control line part. The control unit part SW is also connected to the control lines of an outer BUS AB on the input and output units EI, AI and memory modules S _O , which are divided into sections according to their purpose. The outer bus AB is connected with its data lines via an input / output module EAD for data and with its address lines via an address unit AE to the internal bus IBP .

Gesteuert durch das Steuerwerk SW des Aktivierers AK werden die entsprechenden Eingangsinformationen X der Eingabeeinheit EI über den Ein-/Ausgabemodul EAD in den Registerteil RG übernom men. Das Steuerwerk SW bewertet diese Eingangsinformationen X und ordnet diese in eine Warteschlange ein und übernimmt ebenso die Funktionen des Analysators AN und des Zeitmoduls ZM und be aufschlagt den Modellgenerator MG diese Eingangsinformationen zu übernehmen, der über den Steuerwerksteil SW und die Adreß einheit AE aus der betreffenden Sektion in den Speicherbaugruppen die geeigneten Aktivierungsbedingungen B und Regeln T, R zur Bildung eines Verarbeitungsmodells auswählt. Sobald das Bearbei tungsmodell erstellt ist, wird dieses im Registerteil RG des Aktivierers AK abgelegt und dient dem Operatorwerk OW als Be fehlsfolge zur entgültigen Bearbeitung der Eingangsinformatio nen X. Das erzielte Ergebnis wird gesteuert durch den Steuerwerks teil SW auf die durch die Adreßeinheit AE bestimmte Sektion der Ausgabeeinheit AI über den Ein-/Ausgabemodul AED ausgegeben.Controlled by the control unit SW of the activator AK , the corresponding input information X of the input unit EI is transferred to the register part RG via the input / output module EAD . The control unit SW evaluates this input information X and places it in a queue and also takes over the functions of the analyzer AN and the time module ZM and loads the model generator MG to take over this input information, which is generated via the control unit part SW and the address unit AE from the relevant unit Section in the memory modules selects the suitable activation conditions B and rules T, R to form a processing model. As soon as the machining model has been created, it is stored in the register part RG of the activator AK and is used by the operator plant OW as a sequence of instructions for the final processing of the input information X. The result obtained is controlled by the control unit SW on the section of the output unit AI determined by the address unit AE via the input / output module AED .

Die Arbeitsweise des Modelleröffners ME und des Modellbildners MB ist analog zu der anhand der Fig. 2 beschrieben. Anstelle des zusätzlichen Speichers S 2 und des Speichers S 4 sind dafür einzelne Speichersektionen im Speicher S _O vorgesehen.The mode of operation of the model opener ME and the model builder MB is described analogously to that with reference to FIG. 2. Instead of the additional memory S 2 and the memory S 4 , individual memory _{sections are} provided in the memory S _O for this purpose.

Claims

1. Computer arrangement with flexible, according to certain, stored in memory in the form of a program library, freely selectable rules and commands of different scope and different value and to the input information to be processed automatically adaptable, internal programming, characterized in that an input interface (IF) Via an evaluator (WR) to a system bus (SB 1 ) to which an analyzer (AN) , a memory (S 1 ) for the selectable rules and commands, a model generator (MG) are connected as a processing unit that to the model generator (MG) via a program optimizer (O) is connected to a result stack (SP) that the model generator (MG) is connected with an activation input to a time module (ZM) connected to the analyzer (AN) that these modules are a master form unit (M) , and that the master unit (M) has a slave unit (S) with another system bus (SB 2 ) subordinate to it, to which a processor unit (P) , a memory (S 3 ) for selectable rules and commands and input / output units (EI, AI) are connected, and that an activator (AK) whose input is the output of the model generator (MG) is to take over processing instructions, with its output coupled to the control unit (SW) of the processor unit (P) .

2. Computer arrangement according to claim 1, characterized in that the activator (AK) is constructed from an input register (RG) with a connected decoder (DC) and a control unit (SW) connected thereto.

3. Computer arrangement according to claim 1 or 2, characterized in that the system bus (SB 1 ) of the master unit (M) and the system bus (SB 2 ) of the slave unit (S) for access by the master unit (M) to the input / output units (EI, AI) of the slave unit (S) can be connected via a coupling unit (KE) .

4. Computer arrangement according to claim 1 to 3, characterized in that the outputs of the model generators (MG) several Masterein units (M 1 to M 3 ) by a bus line connection (KB 1 ) with the activator ( AK) of the slave unit (S) are connected .

5. Computer arrangement according to claim 1 to 4, characterized in that several master units (M 1 to M 3 ) through a common coupling bus (KB 2 ) via the coupling device (KE) with the system bus (SB 2 ) of the slave unit (S) are.

6. Computer arrangement according to claim 1 to 5, characterized in that in the master unit (M) a further processing unit as a model opener (ME) for information entered for the first time, a dedicated additional result memory (S 2 ) and a processing unit as a model builder (MB) to form new commands and rules after an error check of such input information and to the system bus (SB 2 ) of the slave unit (S) also another memory (S 4 ) for receiving new commands and rules to be checked for error safety is.

7. Computer arrangement according to claim 1; 2 and 6, characterized in that the active modules (MG, ME, MB, P, AK) of the master (M) and the slave unit (S) in an intelligent processor unit (IP) to a system bus (SB 3 ) together are connected to the control unit (SW) of the activator (AK) for the sequential processing of the master-slave procedures, which are provided by coupling devices (AE; EAD) for addresses and data via a bus (KBSI) with the memories divided into sections (S 1 to S 3 ) and the likewise arranged input and output units (IR, EI, AI) are connected, and that the control unit (SW) of the activator (AK) for controlling the storage operation and the query of the input units (IR, EI) and for output to the output units (AI) via the bus (KBSI) with the memories (S 1 to S 3 ) and with the input (IR, EI) and the output units (AI) is connected.

8. Computer arrangement according to claim 1, characterized in that a simplified operator work (OW) is provided for the processor unit (P) of the slave unit (S) .