DE3422561A1 - Intelligent computer arrangement - Google Patents
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Abstract
Description
Intelligente RechneranordnungIntelligent computer arrangement
Die riung betrifft eine Rechneranordnung zur selbstätigen und optimalen Gestaltung ihrer internen Verarbeitungsabläufe bei der Behandlung frei wählbarer Eingabeinformationen.The riung relates to a computer arrangement for automatic and optimal Design of your internal processing procedures in the treatment of freely selectable Input information.
Derartige Fíechneranordnungen können zur Verarbeitung umfangreicher diskontinuierlich anfallender Eingabeinformationen.Such filing arrangements can be more extensive for processing discontinuously occurring input information.
beispielsweise zur Überwachung und Steuerung umfangreicher Prozesse eingesetzt werden.for example, for monitoring and controlling extensive processes can be used.
Ls ist bekannt den augenblicklichen und den zukünftigen Zustand eines technischen Prozesses mit Hilfe von nichtlinearen Prozeßmodellen unter Verwendung eines ersten Prozeßsimulators der parallel zum Prozeß in Echtzeit betrieben wird einem Korrekturrechner der berechnete und gemessene Prozeßparameter miteinander vergleicht und bei Abweichungen die Eingangsgrößen der Prozeßalgorithmen des ersten Prozeßsimulators korrigiert.Ls is known the current and future state of one technical process with the help of non-linear process models a first process simulator which is operated in real time parallel to the process a correction computer of the calculated and measured process parameters together compares and, in the event of deviations, the input variables of the process algorithms of the first Process simulator corrected.
zu ermitteln. Mit einem schneller rechnenden Prozeßsimulator werden in vorgebbaren Zeitabständen aus den vom ersten Proeßsimulator und vom Korrekturrechner erzielten Ergebnissen unter Berücksichtigung vorgegebener Kriterien wie Grenzwerte und Optimierungsparameter. Prozeßdaten für einen zukünftigen Zeitpunkt vorausberechnet (DE-OS 31 33 222). Die Arbeits- weise der Prozeßsimulatoren und des Korrekturrechners ist dcibei durch ihren internen Verarbeitungsalgorithmus bestimmt.to investigate. With a faster computing process simulator at predeterminable time intervals from the first process simulator and the correction computer achieved results taking into account specified criteria such as limit values and optimization parameters. Process data calculated in advance for a future point in time (DE-OS 31 33 222). The working way of process simulators and of the correction computer is determined by its internal processing algorithm.
Eine dynamische Anpassung desselben auf Grund veränderter Eingangsbedingungen erfolgt in diesem System nicht. Die feste Programmierung für die interne Verarbeitung erfordert die Abarbeitung aller Programmschritte wodurch Grenzen für die Anwendungsmöglichkeiten der Anordnung gesetzt sind Aufgabe der Erfindung ist es eine Schaltungsanordnung zu schaffen die eine freie an hand bestimmter auswählbarer Regeln und Befehle unterschiedlicher Wertigkeit von der Rechneranordnung selbst erstellbare und auf die jeweilige Aufgabe abgestimmte. flexible Programmierung bei selbst aktivierbarem notwendigem Hardwareaufwand und wählbarer Verarbeitungsgeschwindigkeit ermöglicht Erfindungsgemäß wird diese Aufgabe dadurch gelöst daß ein Eingangsinterface über einen Bewerter an einen Systembus an dem außerdem ein Analysator ein Speicher für die wählbaren Regeln und Befehle: ein Modellgenerator als Verarbeitungseir.-heit. an den über einen Programmoptimierer ein Ergebnisstapel-Speicher angeschlossen ist einer Mastereinheit angeschlossen sind. Der Modellgenerator ist mit einem Aktivierungseingang an einen mit dem Analysator verbundenen Zeitmodul angeschlossen.A dynamic adaptation of the same due to changed input conditions does not take place in this system. Fixed programming for internal processing requires the processing of all program steps, which limits the application possibilities The object of the invention is a circuit arrangement to create the one free on the basis of certain selectable rules and commands of different Value of the computer arrangement which can be created by the user and is based on the respective task coordinated. flexible programming with necessary hardware expenditure that can be activated by yourself and selectable processing speed is made possible according to the invention The object is achieved in that an input interface is connected to a system bus via an evaluator In addition, an analyzer has a memory for the selectable rules and commands: a model generator as a processing unit. to the via a program optimizer a result stack memory is connected is connected to a master unit are. The model generator has an activation input to one with the analyzer connected time module.
Der Mastereinheit ist eine Slaveeinheit mit einem weiteren Systembus an den eine Prozessoreinheit ein Speicher für wählbare Regeln und Befehle und Ein-/Ausgabeeinh£iten angeschlossen sind und die über einen Aktivierer der mit einem Eingang an den Ausgang des Modellgenrators zur Übernahme von Bearbeitungsinstruktionen und mit seinem Ausgang an das Steuerwerk der Prozessoreinheit gekoppelt ist untergeordnet Der Aktivierer ist aus einem Eingangsregister mit nachgeschaltetem Dekoder und einem daran angeschlossenen Steuerwerk aufgebaut Der Systembus der Nastereinheit und der Systembus der Slaveeinheit sind zum Zugriff der Mastereinheit auf die Ein-/Aus- gabeeinheiten der Slaveeinheit über eine Koppeleinrichtung verbindbar. Für mehrere Mastereinheiten sind die Ausgänge.The master unit is a slave unit with an additional system bus one processor unit has a memory for selectable rules and commands and input / output units are connected and via an activator with an input to the output of the model generator for taking over processing instructions and with its output coupled to the control unit of the processor unit is subordinate to the activator consists of an input register with a downstream decoder and one connected to it Control unit installed The system bus of the master unit and the system bus of the slave unit are to access the master unit on the on / off dispensing units the slave unit can be connected via a coupling device. For several master units are the exits.
deren Modellgeneratoren durch eine Sammelleitung untereinander und mit dem Aktivierer der Slaveeinheit verbunden. In einer weiteren Ausgestaltung sind mehrere Mastereinheiten durch einen gemeinsamen Koppelbus über die Koppeleinrichtung mit dem Systembus der Slaveeinheit verbunden. In der Mastereinheit ist eine weitere Verarbeitungseinheit als Modelleröffner für erstmalig eingegebene Informationen ein dafür vorgesehener zusätzlicher Ergebnisspeicher und eine Verarbeitungseinheit Is Modellbildner zur Bildung neuer Befehle und hegeln, nach einer Fehlerprüfung solcher Eingabeinformationen, angeschlossen. Ebenso ist ein weiterer Speicher zur Aufnahme neuer auf Fehlersicherheit zu prüfender Befehle und Regeln angeschlossen. Die aktiven Baugruppen der Master- und der Slaveeinheit sind in einer intelligenten Prozessoreinheit an einen Systembus gemeinsam mit dem Steuerwerk des Aktivierers zur sequentiellen Abarbeitung der Master-Slave-Prozeduren angeschlossen. Die intelligente Prozessoreinheit ist durch Koppeleinrichtungen für Adressen und Daten über eine Sammelleitung mit den in Sektionen unterteilten Speichern und den ebenso angeordneten Ein- und Ausgabeeinheiten verbunden. Das Steuerwerk des Aktivierers ist zur Steuerung des Speicherbetriebes untf der Abfrage der Eingabe einheiten und zur Ausgabe an die Ausgabeeinheiten über die Sammelleitung mit den Speichersektionen und mit den Eingabe- und den Ausgabeeinheiten verbunden. Für die Prozessoreinheit der Slaveeinheit ist ein vereinfachtes Operatorwerk eingesetzt.their model generators through a collecting line with each other and connected to the activator of the slave unit. In a further embodiment are several master units through a common coupling bus via the coupling device connected to the system bus of the slave unit. There is another in the master unit Processing unit as model opener for information entered for the first time an additional results memory provided for this purpose and a processing unit Is model builder to create new commands and control, after an error check such input information, connected. There is also another memory for Incorporation of new commands and rules to be checked for error safety connected. The active assemblies of the master and slave units are in an intelligent one Processor unit to a system bus together with the control unit of the activator connected for the sequential processing of the master-slave procedures. The intelligent one Processor unit is through coupling devices for addresses and data via a Collecting line with the storage tanks divided into sections and those arranged in the same way Input and output units connected. The control unit of the activator is used to control the memory operation and the query of the input units and for the output the output units via the collecting line with the storage sections and with the Input and output units connected. For the processor unit of the slave unit a simplified operator work is used.
Eine solche intelligente Rechneranordnung ist in der Lage.Such an intelligent computer arrangement is capable.
über das Eingangsinterface Informationen an den Bewerter: der diese entsprechend ihrer Dringlichkeit in eine Warteschlange einordnet und den Analysator der diese Informationen in die niaschineninterne Form umsetzt und über den Zeitmodul den Modellgenerator aktiviert aus den im Speicher enthaltenen Befehlen und Regeln und den eingegebenen Informa- tionen zusammen mit dem Optimierer eine bestimmte Verarbeitungsanweisung für die Slaveeinheit zu errechnen und deren Aktivierer damit zu beaufschlagen. Die Prozessoreinheit der Slaveeinheit wird dadurch für eine Verarbeitungsroutine nach bestimmten in ihrem Speicher abgelegten Instruktionen aufgerufen. Die an ihrer Eingabeeinheit anstehenden In'formationen werden durch die so aufgestellte Verarbeitungsroutine oder in einfacheren Fällen nach den im Speicher der Slaveeinheit abgelegten und von der Prozessoreinheit ausgewählten Instruktionen verrechnet und die daraus resultierenden Ergebnisse werden an die Ausgabeeinheit ausgegeben. Dadurch werden die internen Verarbeitungsroutinen durch die PLechnor.nordrJunl; selbst in einer den Eingabebedingungen optimal angepaßten Form bestimmt.Information to the evaluator via the input interface: who this queues according to their urgency and the analyzer which converts this information into the machine's internal form and via the time module activates the model generator from the commands and rules contained in the memory and the information entered functions together with the optimizer to calculate a specific processing instruction for the slave unit and their Activate activator with it. The processor unit becomes the slave unit for a processing routine according to certain instructions stored in its memory called. The information pending on your input unit is indicated by the processing routine set up in this way or, in simpler cases, according to the im Storage of the slave unit and instructions selected by the processor unit offset and the resulting results are sent to the output unit issued. This means that the internal processing routines are carried out by the PLechnor.nordrJunl; determined even in a form optimally adapted to the input conditions.
Werden dem Eingabeinterface Informationen zugeführt für die im Speicher der Mastereinheit keine Befehle und Regeln zur Verarbeitung aufgefunden werden so werden für diese Informationen durch den Modelleröffner neue Befehle und Regeln aufgestellt und in dem weiteren Speicher der Mastereinheit vorläufig abgelegt. Bei Wiederholungen solcher neuer Informationen werden die dafür in dem weiteren Speicher abgelegten Befehle und Regeln durch den Modellbildner geprüft und überrechnet und als allgemeingültige Befehle und Regeln in den ersten Speicher der Mastereinheit eingegeben.. Die gleiche Verfahrensweise ist in der Slaveeinheit für neue all der Eingabeeinheit anliegende Informationen durch die Prozessoreinheit mit deren weiteren Speicher möglich. Dadurch lassen sich Programme verschiedensten Umfanges ohne großen Programmieraufwand zeitoptimal und ohne Zusatzoperationen bearbeiten.Information is supplied to the input interface for those in the memory the master unit no commands and rules for processing are found so the model opener creates new commands and rules for this information set up and temporarily stored in the other memory of the master unit. at Repetitions of such new information are stored for this in the further memory stored commands and rules checked and calculated by the model builder and as general commands and rules in the first memory of the master unit entered .. The same procedure is in the slave unit for new all of the Information pending input unit through the processor unit with its other Memory possible. This allows programs of the most varied of scope without large Process the programming effort in a time-optimized manner and without additional operations.
Die Erfindung soll nachstehend an einem Ausführungsbeispiel näher erläutert werden. In der dazugehörigen Zeichnung zeigen: Fig. 1: Das Blockschaltbild mit einer Mastereinheit und einer Slaveeinheit Fig. 2 : Das Dlockschaltbild für eine lernfähige Master Slave-Recheneinheit Fig. 3: Das Blockschaltbild für drei Mastereinheiten mit einer Slaveeinheit Fig. 4: Das Blockschaltbild mit einem intelligenten Prozessor.The invention is to be described in more detail below using an exemplary embodiment explained. In the accompanying drawing show: Fig. 1: The block diagram with a master unit and a slave unit Fig. 2: The Block diagram for a master-slave arithmetic unit capable of learning Fig. 3: The block diagram for three master units with one slave unit Fig. 4: The block diagram with an intelligent processor.
In Fig. 1 ist ein Eingangsinterface IF mit einem nachgeschalteten Bewerter WR an einen Systembus SB 1 angeschlossen.In Fig. 1 is an input interface IF with a downstream Evaluator WR connected to a system bus SB 1.
An diesen Systembus SB 1 ist weiterhin ein Analysator AN in Form eines asynchronen Interpreters ein Speicher S 1 und al Verarbeitungseinheit ein Modellgenerator MG angeschlossen. illit dem Analysator AN ist ein Zeitmodul ZM verbunden dessen Ausgan auf einen Aktivierungseingang des Modellgenerators kG geführt ist. An den Modellgenerator MG ist über einen Optimierer 0 ein Stapelspeicher SP angeschlossen. Diese Einheiten bilden eine Mastereinheit M. der eine Slaveeinheit S untergeordnet ist Diese Slaveeinheit S besteht aus einem Aktivierer AK. der eingangsseitig mit dem Modellgenerator MG und ausgangsseitig mit dem Steuerwerk SW eines Prozessors P verbunden ist.An analyzer AN in the form of a is also connected to this system bus SB 1 asynchronous interpreter a memory S 1 and al processing unit a model generator MG connected. A time module ZM is connected to the analyzer AN Output is led to an activation input of the model generator kG. To the Model generator MG is connected to a stack memory SP via an optimizer 0. These units form a master unit M, which is subordinate to a slave unit S. This slave unit S consists of an activator AK. the input side with the model generator MG and on the output side with the control unit SW of a processor P is connected.
Der Prozessor P ist gemeinsam mit einem Speicher S 3 für wählbare Regeln und Befehle der Slaveeinheit S und Ein- und Ausgabe einheiten LI : AI an einen weiteren Systembus SB 2 angeschlossen Über eine Koppeleinrichtung KE ist der Systembus SB 1 der Mastereinheit tt mit dem Systembu SB 2 der Slaveeinheit S verbindbar. Dadurch erlangt die Mastereinheit M Zugriff zu den passiven Einheiten der Slaveeinheit S.The processor P is shared with a memory S 3 for selectable Rules and commands of the slave unit S and input and output units LI: AI another system bus SB 2 connected via a coupling device KE is the System bus SB 1 of the master unit tt can be connected to the system bus SB 2 of the slave unit S. This gives the master unit M access to the passive units of the slave unit S.
In der Slaveeinheit S werden in mikroskopischem Sinne komplexe Operationen ausreführt. Die Einzeloperationen sind nebeneinander ohne gegenseitige Verkettungen in dem Speicher S 3 der Slaveeinheit S unter ihren zugeordneten Namen als Adressen abgelegt. in dem Speicher S 1 der Mastereinheit M sind ebenso nebeneinander Befehle und Regeln enthalten die zur Berechnung für Anweisungen von Einzeloperationen in der Slaveeinheit S dienen. Es werden dabei in makroskopischem Sinne die Verkopplung der Ablauf oder eine Lösung als Anweisung zur Operation in der Slaveeinheit S mit dem Verweis auf bestimmte Einzeloperationen errechnet und an diese übergeben. Diese Einzeloperationen sind unterschiedlicher Bedeutung und können als nebenläufig angeordnete - Aktivierungsbedingungen B in Form von Prädikatenausdrücken binären Gleichungen oder Differentialgleichungen - taktische Regeln T die Aktivierungsbedingungen als Quantor-Variablen die meßbare Fakten darstellen den Ausgang.In the slave unit S, operations are complex in a microscopic sense executes. The individual operations are next to each other without being linked to one another in the memory S 3 of the slave unit S under their assigned names as addresses filed. In the memory S 1 of the master unit M there are also commands next to one another and rules contain those for calculation for instructions of individual operations serve in the slave unit S. It is the coupling in a macroscopic sense the sequence or a solution as an instruction for the operation in the slave unit S with based on the reference to certain individual operations and transferred to them. These Individual operations have different meanings and can be arranged in parallel - Activation conditions B in the form of predicate expressions binary equations or differential equations - tactical rules T the activation conditions as Quantifier variables that represent measurable facts represent the outcome.
zustand des Prozessors oder taktische Regeln T für das lokale Verhalten einer Einzeloperation enthalten und als - strategische Regeln R die die Zuordnung der Regeln zu Aktivierungsbedingungen. den Ausgangszustand des Prozessors oder die Übergangsbedingungen zwischen den Regeln enthalten in dem Speicher S 1 der Mastereinheit M abgelegt durch die Mastereinheit M bearbeitet und an den Aktivierer AR ausgegeben werden. In gleicher Weise sind in dem Speicher S 3 Instruktionen C; ähnlich einem Bibliotheksreservoir als Elemente von Instruktionsfolgen C für Lösungsberechnungen abgelegt An dem Eingangsinterface IF anliegende Informationen werden durch den Bewerter WR zunächst entsprechend ihrer Bedeutung und Dringlichkeit in eine Warteschlange eingeordnet und danach von dem Analysator AN übernommen der einen Zeitmodul ZU anstößt und die Informationen für den durch den Zeitmodul ZU aufgerufenen Modellgenerator MG in eine für diesen verarbeitbare Kodierung aufbereitet. Der Modellgenerator MG übernimmt die aufbereiteten Informationen von dem Analysator AN und wählt zu deren Verarbeitung aus dem Speicher S 2 der Mastereinheit M nach bestimmten Aktivierungsbedingen B geeignete Regeln T; R aus und erarbeitet geeignete Teilverhalten TV und deren Folge als Anweisungen für eine Lösungsberechnung durch die Slaveeinheit S. Mit dem Aufruf durch den Zeitmodul ZM wird entsprechend der Dauer des Aufrufsignals die Genauigkeit der Verarbeitung für den Modellgenerator MG bestimmt. state of the processor or tactical rules T for local behavior contain a single operation and as - strategic rules R the assignment of the rules for activation conditions. the initial state of the processor or the Transitional conditions between the rules contained in the memory S 1 of the master unit M filed processed by the master unit M and output to the activator AR will. In the same way, instructions C; similar to one Library reservoir as elements of instruction sequences C for solution calculations stored Information pending on the input interface IF is stored by the evaluator WR first in a queue according to their importance and urgency classified and then taken over by the analyzer AN which triggers a time module ZU and the information for the model generator called by the time module ZU MG prepared in a code that can be processed by this. The model generator MG accepts the processed information from the analyzer AN and chooses for their processing from the memory S 2 of the master unit M according to certain activation conditions B appropriate rules T; R and elaborates suitable partial behavior TV and their Follow as instructions for a solution calculation by the slave unit S. With the Call by the time module ZM is according to the duration of the call signal Processing accuracy for the model generator MG is determined.
In Verbindung mit dem Optimierer 0 kann der Modellgenerator MG unter Berücksichtigung der geforderten Güte eine optimale Folge von Bearbeitungsschritten für die Slaveeinheit S bestimmen. Die von dem Modellgenerator MG erarbeiteten Anweiungen werden dem Aktivierer AK in der Slaveeinheit S übermittelt der daraus Verarbeitungsbedingungen an das Steuerwerk SW des Prozessors P weiterleitet. Der Prozessor wählt unter Einhaltung dieser vorgegebenen Verarbeitungsbedingungen geeignete Instruktionen Ci aus dem Speicher S 3 aus und führt damit die Verarbeitung der an der Eingabeeinheit EI anstehenden Informationen x1 bis XL durch und gibt das erzielte Ergebnis als Informationen y1 bis y @ an der Ausgabeeinheit AI m i Fig 2 sind an den Systembus SB 1 der Mastereinheit M zuätzlich eine Verarbeitungseinheit als Modelleröffner ME und eine weitere Verarbeitungseinheit als Modellbildner MB und in zusätzlicher Speicher S 2 angeschlossen. Am Systembus SB 2 er Slaveeinheit S ist ein weiterer Speicher S 4 angeschlossen.In connection with the optimizer 0, the model generator MG can under Taking into account the required quality, an optimal sequence of processing steps for the slave unit S. The instructions developed by the model generator MG are transmitted to the activator AK in the slave unit S of the processing conditions to the control unit SW of the processor P forwards. The processor chooses in compliance Instructions Ci suitable for these predetermined processing conditions from the Memory S 3 and thus carries out the processing of the pending at the input unit EI Information x1 to XL through and gives the obtained result as information y1 to y @ on the output unit AI m i Fig 2 are on the system bus SB 1 of the master unit M additionally a processing unit as model opener ME and a further processing unit connected as model maker MB and in additional memory S 2. On the system bus SB 2 he slave unit S, a further memory S 4 is connected.
Der Modelleröffner ME berechnet aus unbekannten Eingabeinformationeii x1 bis xL durch Vergleich mit im Speicher S 2 gepeicherten Realwerten für Aktivierungsbedingungen BM und Regeln TM ; RM vorläufige Aktivierungsbedingungen GB. vorläufige taktische Regeln GT und vorläufige strategische Regeln GR.The model opener ME calculates from unknown input informationeii x1 to xL by comparison with real values stored in memory S 2 for activation conditions BM and rules TM; RM preliminary activation conditions GB. preliminary tactical Rules GT and preliminary strategic rules GR.
Für solche Fälle sind in dem Speicher S 4 der Slaveeinheit S analog zu den nebenläufig in Speicher S 3 abgelegten Instruktionsfolgen Bearbeitungsrichtlinien SM gespeichert. Unter Berücksichtigung der Häufigkeit, der zeitlichen Folge und einer bestimmten, in mehreren Bearbeitungen erweiterbaren Fehlertoleranz werden neue Aktivierungsbedingungen und Regeln aufgestellt. die nach einem Test durch den Modellbildner MB in den Speichern S 3 und S 4 abgelegt werden um dann für weitere Bearbeitungen dem Modellgenerator MG zur Verfügung zu stehen.For such cases, the slave unit S is analogous in the memory S 4 to the instruction sequences simultaneously stored in memory S 3, processing guidelines SM saved. Taking into account the frequency, the time sequence and a certain fault tolerance that can be expanded in several machining operations new activation conditions and rules established. which after a test by the Model builder MB are stored in the memories S 3 and S 4 in order to then be used for others Edits to be available to the model generator MG.
In Fig. 3 sind drei Mastereinheiten M 1 bis M 3 und eine Slaveeinheit 3 mit ihrer Koppeleinrichtung KE und ihrem Aktivierer AK an einen Koppelbus KB angschlossen. Dem Aktivierer AK der Slaveeinheit S ist dazu eine Warteraumsteuerung WRS zum konfliktfreien Zugriff der Mastereinheiten M 1 bis M 3 zur Slaveeinheit S zugeordnet Mit einem solchen Aufbau ist es möglich sehr verschiedenartige Eingangsinformationen x1 bis x durch die Plastereinp heiten M 1 bis M 3 zu Verarbeitungsmodellvorgaben für die Slaveeinheit S aufzustellen. Dieser Aufbau zeichnet sich durch eine hohe Redundanz bezüglich der verarbeitbaren Eingangsinformationen x1 bis x aus.In Fig. 3, there are three master units M 1 to M 3 and one slave unit 3 with its coupling device KE and its activator AK connected to a coupling bus KB. For this purpose, the activator AK of the slave unit S is provided with a waiting room control WRS for conflict-free purposes Access of the master units M 1 to M 3 to the slave unit S assigned with a Such a structure makes it possible to have very different types of input information x1 bis x through the plastic units M 1 to M 3 to processing model specifications for the Set up slave unit S. This structure is characterized by a high level of redundancy with respect to the processable input information x1 to x.
p In Fig. 4 sind die aktiven Einheiten der Mastereinheit M und der Slaveeinheit S zu einem intelligenten Prozessor IP zusammengefaßt An einem internen BUS IBP sind ein Modellgenerator MG, ein Modelleröffner ME ein Modellbildner ME ein Operatorwerk OW und ein Aktivierer AK angeschlossen. p In Fig. 4 are the active units of the master unit M and the Slave unit S combined to form an intelligent processor IP on an internal one BUS IBP are a model generator MG, a model opener ME and a model maker ME an operator unit OW and an activator AK connected.
Der Aktivierer AK ist in einen Registerteil RG und in einen Steuerwerksteil SW unterteilt. Der Registerteil RG ist mit dem Daten- und Adressteil des internen BUSSES IBP und der Steuerwerksteil SW ist mit dessen Steuerleitungsteil verbindbar. Der Steuerwerksteil SW ist außerdem mit den Steuerleibuiigen eines äußeren BUSSES AB an den Ein- und Ausgabeeinheiten EI Al und Speicherbaugruppen SO, die entsprechend ihrer bestimmung in Sektionen unterteilt sind. angeschlossen. Der äußere BUS AB ist mit seinen Datenleitungen über einen Ein-/ Ausgabemodul EAD für Daten und mit seinen Adressleitungen über eine Adreßeinheit AE mit dem internen BUS IBP verbunden.The activator AK is in a register part RG and a control unit part SW divided. The register part RG is with the data and address part of the internal BUSSES IBP and the Control unit part SW is with its control line part connectable. The control unit part SW is also with the Steuerleibuiigen an external BUSSES AB on the input and output units EI Al and memory modules SO, the are divided into sections according to their intended use. connected. The outer one BUS AB is with its data lines via an input / output module EAD for data and with its address lines via an address unit AE to the internal BUS IBP tied together.
Gosteuert durch das Steuerwerk SW des Aktivierers AK werden die entsprechenden Eingangsinformationen X der Eingabeeinheit EI Über den Ein-/Ausgabemodul EAD in den Registerteil RG übernormen. Das Steuerwerk SW bewertet diese Eingangsinformationen und ordnet diese in eine Warteschlange ein und übernimmt ebenso die Funktionen des Analysators AN und des Zeitmoduls ZM und beaufschlagt den Modellgenerator MG diese Eingangsinforkationen zu Übernehmen der über den Steuerwerksteil SW und die Adreßeinheit AE aus der betreffenden Sektion in den Speicherbaugruppen die geeigneten Aktivierungsbedingungen B und Regeln T; R zur Bildung eines Verarbeitungsmodells auswählt.The corresponding ones are controlled by the control unit SW of the activator AK Input information X of the input unit EI Via the input / output module EAD in Standardize the register part RG. The control unit SW evaluates this input information and places them in a queue and also takes over the functions of the Analyzer AN and the time module ZM and applies this to the model generator MG Input information to be accepted via the control unit SW and the address unit AE the appropriate activation conditions from the relevant section in the memory modules B and rules T; Selects R to form a processing model.
Sobald das Bearbeitungsmodell erstellt ist wird dieses im Registerteil R(x des Aktivierers AK abgelegt und dient dem Operatorwerk OW als Befehlsfolge zur entgültigen Bearbeitung der l,i ngangsinformationen X Das erzielte Ergebnis wird gesteuert durch den Steuerwerksteil SW auf die durch die Adreßeinheit AE Destimmte Sektion der Ausgabeeinheit AI über den Ein-/Ausgabemodul EAD ausgegeben.As soon as the machining model has been created, it is shown in the register section R (x of the activator AK stored and serves the operator OW as a command sequence for final processing of the initial information X The result obtained is controlled by the control unit SW to the destination determined by the address unit AE Output section of the output unit AI via the input / output module EAD.
Die Arbeitsweise des fiodelleröffners ME und des Modellbildners RB ist analog zu der anhand der Fig. 2 beschrieben. Anstelle des zusätzlichen Speichers S 2 und des Speicher S 4 sind dazur einzelne Speichersektionen im Speicher SO vorgesehen.How the fiodelleröffner ME and the model builder RB work is described analogously to that with reference to FIG. 2. Instead of the additional storage S 2 and the memory S 4 are provided for this purpose in individual memory sections in the memory SO.
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Claims (8)
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DD83252232A DD234512A1 (en) | 1983-06-22 | 1983-06-22 | INTELLIGENT COMPUTER ARRANGEMENT |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE3422561A1 true DE3422561A1 (en) | 1985-01-03 |
| DE3422561C2 DE3422561C2 (en) | 1989-07-06 |
Family
ID=5548374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19843422561 Granted DE3422561A1 (en) | 1983-06-22 | 1984-06-18 | Intelligent computer arrangement |
Country Status (2)
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| DD (1) | DD234512A1 (en) |
| DE (1) | DE3422561A1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0370327A2 (en) * | 1988-11-24 | 1990-05-30 | Wolfhard Prof. Dr.-Ing. Lawrenz | Optimizer for a parameter-dependent network system |
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| DE3133222A1 (en) * | 1981-08-21 | 1983-03-03 | Kraftwerk Union AG, 4330 Mülheim | Method for determining the instantaneous state and the future state of a technical process with the aid of nonlinear process models |
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1983
- 1983-06-22 DD DD83252232A patent/DD234512A1/en not_active IP Right Cessation
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1984
- 1984-06-18 DE DE19843422561 patent/DE3422561A1/en active Granted
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| EP0370327A3 (en) * | 1988-11-24 | 1991-01-09 | Wolfhard Prof. Dr.-Ing. Lawrenz | Optimizer for a parameter-dependent network system |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3422561C2 (en) | 1989-07-06 |
| DD234512A1 (en) | 1986-04-02 |
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Legal Events
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| D2 | Grant after examination | ||
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Owner name: NUMERIK GMBH, O-9084 CHEMNITZ, DE |
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| 8327 | Change in the person/name/address of the patent owner |
Owner name: SIEMENS AG, 8000 MUENCHEN, DE |
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