DD234512A1

DD234512A1 - Intelligente rechneranordnung

Info

Publication number: DD234512A1
Application number: DD83252232A
Authority: DD
Inventors: Karl Hess; Johannes Wieland
Original assignee: Numerik Karl Marx Veb
Priority date: 1983-06-22
Filing date: 1983-06-22
Publication date: 1986-04-02
Also published as: DE3422561C2; DE3422561A1

Abstract

Intelligente Rechneranordnung zur selbsttaetigen und optimalen Gestaltung ihrer internen Verarbeitungsablaeufe. Frei waehlbare, in grossem Umfang diskontinuierlich anfallende Eingabeinformationen, wie sie beispielsweise bei der Steuerung umfangreicher Prozesse anfallen, lassen sich Zeit- und Genauigkeitsoptimal bearbeiten. Zweck der Erfindung ist eine Verbesserung des Ausnutzungsgrades und die Erweiterung der Anwendungsmoeglichkeiten von Rechneranordnungen fuer die Verarbeitung unterschiedlicher Eingabebedingungen. Die Rechneranordnung ermoeglicht eine freie, an Hand bestimmter auswaehlbarer Regeln und Befehle unterschiedlicher Wertigkeit eine selbst erstellbare, flexible Programmierung und die Aktivierung des fuer die Abarbeitung des so erstellten Programmes notwendigen Hardwareumfanges. Dazu sind ein Eingangsinterface ueber einen Bewerter an einen Systembus, an dem ein Analysator, ein Speicher fuer die waehlbaren Regeln und Befehle, ein Modellgenerator als Verarbeitungseinheit, an den ueber einen Programmoptimierer ein Ergebnisstapelspeicher angeschlossen ist, einer Mastereinheit angeschlossen. Die Mastereinheit erstellt eine Programmfolge, die von dem Modellgenerator an einen Aktivierer in einer Slaveeinheit mit einem Prozessor, einem Speicher fuer waehlbare Befehle und Regeln und Ein-Ausgabe-Interfaces an einem Systembus, weitergegeben werden. Die Rechneranordnung ist bis zur Lernfaehigkeit erweiterbar. Fig. 1

Description

Titel der Erfindung Intelligente Rechneranordnung Anwendungsgebiet der Erfindung

Die Erfindung betrifft eine Rechneranordnung .zur selbstätigen und optimalen Gestaltung ihrer internen Verarbeitungsabläufe bei der Behandlung frei wählbarer Eingabeinformationen, Derartige ftechneranordnungen können zur Verarbeitung umfangreicher, diskontinuierlich anfallender Eingabeinformationen, beispielsweise zur Überwachung und Steuerung umfangreicher Prozesse, eingesetzt werden.

Charakteristik der bekannten technischen Lösungen

Es ist bekannt, in einem modularen Steuersystem mit wenigstens zwei über einen Systembus gekoppelten, in Hierarchieebenen angeordneten, Verarbeitungseinheiten digitale Informationen entsprechend ihrem Umfang in darauf angepaßten

modularen Einheiten zu verarbeiten. Dazu ist eine aus einem Variablenspeicher, einer eine Koordinatorsteuereinheit und ein Koordinatorinterface umfassende Koordinatoreinheit und einer Generatoreinheit bestehende Mastereinheit gemeinsam mit einer Anzahl Slave-Einheiten an einen Systembus angeschlossen. Die Slave-Einheiten beinhalten eine Operatoreinheit mit einem Operativspeicher sowie ein' internes Interface zur Ankopplung an den Systembus und ein externes Interface zum Informationsaustausch mit dem Prozeß. Die Operatoreinheiten beinhalten Untereinheiten, die asynchron und simultan für verschiedene, ihnen angepaßte Aufgaben aktiviert werden. Damit wird sowohl eine hard- als auch eine softwaremäßige Modularität erreicht (DD-WP G 05 B/241 386 6). Der Nachteil eines solchen modularen-Steuersystems ist darin zu sehen, daß, wie auch.bei allen anderen bisher bekanntgewordenen Rechneranordnungen, der Verarbeitungsablauf in Form eines festliegenden, der Rechenlage gemäß ihrem mit der Inbetriebnahme eingegebenen internen Verarbeitungsprogramm mit allen für die jeweils betreffende Routine notwendigen Schritten abgearbeitet werden muß. Eine optimale Anpassung der Verarbeitungsroutinen an die sich durch die Eingabeinformationen stellenden Aufgaben durch die Rechneranordnung selbst, ist bei einem solchen Aufbau nicht möglich. Außerdem sind solche Rechneranordnungen durch ihre fest programmierte Verarbeitungsweise stets auf einen begrenzten Verarbeitungsumfang eingeschränkt.

Ziel der Erfindung

Zweck der Erfindung "ist eine Verbesserung des Ausnutzungsgrades und die Erweiterung der Anwendungsmöglichkeiten von Rechneranordnungen für die Verarbeitung unterschiedlichster Eingabebedingungen.

Wesen der Erfindung

Zur optimalen Nutzung von Rechneranordnungen entsprechend zuverarbeitender Eingabeinformationen ist es Aufgabe der Erfindung, eine Schaltungsanordnung zu schaffen, die eine freie, an Hand bestimmter auswählbarer Regeln und Befehle unterschiedlicher Wertigkeit, von. der Rechneranordnung selbst erstellbare und auf die jeweilige Aufgabe abgestimmte, flexible Programmierung, bei selbst aktivierbarem, notwendigem Hardwareaufwand und wählbarer Verarbeitungsgeschwindigkeit, ermöglicht.

Erfindungsgemäß wird diese Aufgabe dadurch gelöst, daß ein Eingangsinterface über einen Bewerter an einen Systembus, an dem außerdem ein Analysator, ein Speicher für die wählbaren Regeln und Befehle, ein iViodellgenerator als Verarbeitungseinheit, an den über einen Programmoptimierer ein Ergebnisstapelspeicher angeschlossen ist, einer Mastereinheit angeschlossen sind. Der Modellgenerator ist mit einem Aktivierungseingang an einen mit dem Analysator verbundenen Zeitmodul angeschlossen. Der Mastereinheit ist eine Slaveeinhiet mit einem weiteren Systembus, an'den eine Prozessoreinheit, ein Speicher für wählbare Regeln und Befehle und Ein-/Ausgabeeinheiten ange-^ schlossen sind, und die über einen Aktivierer, der mit seinem Eingang an den Ausgang des Modellgenerators zur Übernahme von Bearbeitungsinstruktionen und,mit seinem Ausgang an das Steuerwerk der Prozessoreinheit gekoppelt ist, untergeordnet. Der Aktivierer ist aus einem Eingangsregister mit nachgeschaltetem Dekoder und einem daran angeschlossenen Steuerwerk aufgebaut. Der Systembus der Mastereinheit und der Systembus der Slaveeinheit sind zum Zugriff der Mastereinheit auf die Ein-/Ausgabeeinheiten der Slaveeinheif über eine Koppeleinrichtung verbindbar. Für mehrere Mastereinheiten sind die Ausgänge, deren Modellgeneratoren durch eine Sammelleitung untereinander

und mit dem Aktivierer der Slaveeinheit verbunden. In einer weiteren Ausgestaltung sind mehrere Mastereinheiten durch einen gemeinsamen Koppelbus über die Koppeleinrichtung mit dem Systembus der Slaveeinheit verbunden. In der Mastereinheit ist eine weitere Verarbeitungseinheit als Modelleröffner für erstmalig eingegebene Informationen, ein dafür vorgesehener, zusätzlicher Ergebnisspeicher und eine Verarbeitungseinheit als Modellbildner zur Bildung neuer Befehle und Regeln nach einer Fehlerprufung. solcher Eingabeinformationen angeschlossen.- Ebenso ist ein weiterer Speicher zur Aufnahme neuer, auf Fehlersicherheit zu prüfender, Befehle und Regeln angeschlossen. Die aktiven Baugruppen der Master- und der Slaveeinheit sind in einer intelligenten Prozessoreinheit an einen Systembus gemeinsam mit dem Steuerwerk des Aktivierers zur sequentiellen Abarbeitung der Master-Slave-Prozeduren angeschlossen. Die intelligente Prozessoreinheit ist durch Koppeleinrichtungen für Adressen und Daten über eine Sammelleitung mit den in Sektionen unterteilten Speichern und den ebenso angeordneten Ein- und Ausgabeeinheiten verbunden. Das Steuerwerk des Aktivierers ist zur Steuerung des Speicherbetriebes und der Abfrage der Eingabeeinheiten und zur Ausgabe an die Ausgabeeinheiten über die Sammelleitung mit den Speichersektionen und mit den Eingabe- und den Ausgabeeinheiten verbunden. Für die Pro.zessoreinheit der Slaveeinheit ist ein vereinfachtes Operatorwerk eingesetzt.

Über das Eingangsinterface gelangen Informationen an den Bewerter, der diese entsprechend ihrer Dringlichkeit in eine Warteschlange einordnet. Der Analysator setzt diese Informationen in die maschineninterne Form um und über den Zeitmodul wird der Modellgenerator aktiviert, der aus den im Speicher enthaltenen Befehlen und Regeln und den eingegebenen Informationen zusammen mit dem Optimierer eine bestimmte Verarbeitungsanweisung für die Slaveeinheit errechnet und deren Aktivierer damit beaufschlagt. Die Prozessoreinheit der Slaveein-

heit wird dadurch für eine Verarbeitungsroutine nach bestimmten in ihrem Speicher abgelegten Instruktionen aufgerufen. Die an ihrer Eingabeeinheit anstehenden Informationen werden durch die so aufgestellte Verarbeitungsroutine oder in einfacheren Fällen nach den im Speicher der Slaveeinheit abge- . legten und von der Prozessoreinheit ausgewählten Instruktionen verrechnet und die daraus resultierenden Ergebnisse werden an die Ausgabeeinheit ausgegeben. Werden dem Eingabeinterface Informationen zugeführt, für die im Speicher der Mastereinheit keine Befehle und Regeln zur Verarbeitung aufgefunden werden, so werden für diese Informationen durch den Modellöffner neue Befehle und Regeln aufgestellt und in dem weiteren Speicher der Mastereinheit vorläufig abgelegt. Bei Wiederholungen solcher neuer Informationen werden die dafür in dem weiteren Speicher abgelegten Befehle und Regeln durch den Modellbildner geprüft und überrechnet und als allgemeingültige Befehle und Regeln in den ersten Speicher der Mastereinheit eingegeben. Die gleiche Verfahrensweise ist in der Slaveeinheit für neue, an der Eingabeeinheit anliegende, Informationen durch die Prozessoreinheit mit deren weiteren Speicher möglich. Bei der Zusammenfassung der aktiven Verarbeitungseinheiten zu einem intelligenten Prozessor, werden die von der Master- und der Slaveeinheit durchzuführenden Operationen von diesen sequentiell abgearbeitet.

Ausfuhrungsbeispiel

Die Erfindung soll nachstehen an einem Ausführungsbeispiel näher erläutert werden. In der dazugehörigen Zeichnung zeigen:

Fig. 1: Das Blockschaltbild mit einer Mastereinheit und einer Slaveeinheit

Fig. 2: Das Blockschaltbild für eine lernfähige Master-Slave-Recheneinheit -

Fig. 3: Das Blockschaltbild für drei Mastereinheiten mit einer Slaveeinheit

Fig. 4: Das Blockschaltbild mit einem intelligenten Prozessor

In Fig. 1 ist ein Eingangsinterface IF mit einem nachgeschalteten Bewerter WR an einen Systembus SB 1 angeschlossen. An diesen Systembus SB 1 ist weiterhin ein Analysator AN in Form eines asynchronen Interpreters, ein Speicher S und als Verarbeitungseinheit ein Modellgenerator MG angeschlossen. Mit dem Analysator AN ist ein Zeitmodul ZM verbunden, dessen Ausgang auf einen Aktivierungseingang des Modellgenerators MG geführt ist. An den Modellgenerator MG ist über einen Optimierer O ein Stapelspeicher SP angeschlossen. Diese Einheiten bilden eine Mastereinheit M, der eine Slaveeinheit S untergeordnet ist. Diese Slaveeinheit S besteht aus einem Aktivierer AK, der eingangsseitig mit dem Modellgenerator MG und ausgangsseitig mit dem Steuerwerk SW eines Prozessors P verbunden ist. Der Prozessor P ist gemeinsam mit einem Speicher S 3 für wählbare Regeln und Befehle der Slaveeinheit S und Ein- und Ausgabeeinheiten EI; AI an einen weiteren Systembus SB 2 angeschlossen. Über eine Koppeleinrichtung KE ist der Systembus SB 1 der Mastereinheit M mit dem Systembus SB 2 der Slaveeinheit S verbindbar. Dadurch erlangt die Mastereinheit M Zugriff zu den passiven Einheiten der Slaveeinheit S.

In der Slaveeinheit S werden in mikroskopischem Sinne komplexe Operationen ausgeführt. Die Einzeloperationen sind nebeneinander ohne gegenseitige Verkettungen in dem Speicher S 3 der Slaveeinheit S. unter ihnen zugeordneten kernen als Adressen abgelegt. In dem Speicher S 1 der Mastereinheit M sind ebenso nebeneinander Befehle und Regeln enthalten, die

zur Berechnung für Anweisungen von Einzeloperationen in der Slaveeinheit S dienen. Es werden dabei in makroskopischem Sinne die Verkopplung, der Ablauf oder eine Lösung als Anweisung zur Operation in der Slaveeinheit S mit dem Verweis auf bestimmte Einzeloperationen errechnet und an diese übergeben. Diese Einzeloperationen sind unterschiedlicher Be- . deutung und können als nebenläufig angeordnete

- Aktivierungsbedingungen B in Form von Prädikatenausdrücken, binären Gleichungen oder Differentialgleichungen,

- taktische Regeln T, die Aktivierungsbedingungen'als Quantor-Variablen, die meßbare Fakten darstellen, den Ausgangszustand des Prozessors oder taktische Regeln T für das lokale Verhalten einer Einzeloperation enthalten und als

-strategische Regeln R, die die Zuordnung der Regeln zu Aktivierungsbedingungen, den Ausgangszustand des Prozessors oder die Übergangsbedingungen zwischen den Regeln enthalten,

in dem Speicher S 1 der lYlastereinheit M abgelegt, durch die Mastereinheit M bearbeitet und an den ,Aktivierer AK ausgegeben werden. In gleicher Weise sind in dem Speicher S 3 Instruktionen C; ähnlich einem Bibliotheksreservoir als Elemente von Instruktionsfolgen C für Lösungsberechnungen abgelegt.

An dem Eingansinterface IF anliegende Informationen werden durch den Bewerter WR zunächst entsprechend ihrer Bedeutung und Dringlichkeit in eine Warteschlange eingeordnet und danach von dem Analysator AN übernommen, der einen Zeitmodul ZM anstößt und die Informationen für den durch den Zeitmodul ZM aufgerufenen Modellgenerator MG in eine für diesen verarbeitbare Kodierung aufbereitet. Der Modellgenerator MG übernimmt die aufbereiteten Informationen von dem Analysator AN und

wählt zu deren Verarbeitung aus dem Speicher S 1 der Mastereinheit M nach bestimmten Aktivierungsbedingungen B geeignete Regeln T;R aus und erarbeitet geeignete Teilverhalten TV und deren Folge als Anweisungen für eine Lösungsberechnung durch die Slaveeinheit S. Mit dem Aufruf durch den Zeitmodul Zivi wird entsprechend der Dauer des Aufrufsignals die Genauigkeit der Verarbeitung für den Modellgenerator MG bestimmt. In Verbindung mit dem Optimierer 0 kann der Modellgenerator MG unter Berücksichtigung der geforderten Güte eine optimale Folge von Bearbeitungsschritten für die Slaveeinheit S bestimmen. Die von dem Modellgenerator MG erarbeiteten Anweisungen werden den) Aktivierer AK in der Slaveeinheit S übermittelt, der daraus Verarbeitungsbedingungen an das Steuer-' werk SVV des Prozessors P weiterleitet. Der Prozessor wählt unter Einhaltung dieser vorgegebenen Verarbeitungsbedingungen geeignete Instruktionen Ci aus dem Speicher S 3 aus und führt damit die Verarbeitung der an der Eingabeeinheit EI anstehenden Informationen X₁ bis x. durch und gibt das erzielte Ergebnis als Informationen y„ bis y an' der Ausgabeeinheit AI aus. " -

In Fig. 2 sind an den Systembus SB 1 der Mastereinheit M zusätzlich eine Verarbeitungseinheit als Modelleröffner ME und eine weitere Verarbeitungseinheit als Modellbildner MB und ein zusätzlicher Speicher S 2 angeschlossen. Am Systembus SB der Slaveeinheit S ist ein weiterer Speicher S 4 angeschlossen. ,

Der Modelleröffner ME berechnet aus unbekannten Einqabeinformationen x- bis x. durch Vergleich mit im Speicher S 2 gespeicherten Realwerten für Aktivierungsbedingungen BM und Regeln TM; RM vorläufige Aktivierungsbedingungen -GB, vorläufige' taktische Regeln GT und vorläufige strategische Regeln GR.

Für solche Fälle sind in dem Speicher S 4 der Slaveeinheit S analog zu den nebenläufig in Speicher S 3 abgelegten Instruktionsfolgen Bearbeitungsrichtlinien SM gespeichert. Unter Berücksichtigung der Häufigkeit/ der zeitlichen Folge und einer bestimmten, in mehreren Bearbeitungen erweiterbaren ,· Fehlertoleranz werden neue Aktivierungsbedingungen und Regeln - auf gestellt , die nach einem Test durch den Modellbildner MB in den Speichern S 3 und S 4 abgelegt werden, um dann für weitere Bearbeitungen dem Modellgenerator MG zur Verfugung zu stehen.

In Fig. 3 sind drei Mastereinheiten Μ 1 bis iVl 3 und eine Slaveeinheit S mit ihrer Koppeleinrichtung KE und ihrem Aktivierer AK an einen Koppelbus KB angeschlossen. Dem Aktivierer AK der Slaveeinheit S ist dazu eine Warteraumsteuerung WRS zum konfliktfreien Zugriff der Mastereinheiten i\! bis M 3 zur Slaveeinheit S zugeordnet,

fviit einem solchen Aufbau ist es möglich, sehr verschiedenartige Einqanqsinformationen X₁ bis χ durch die iviasterein- ° ° Ip

heiten M i bis M 3 zu Verarbeitungsmodellvorgaben für die Slaveeinheit S aufzustellen. Dieser Aufbau zeichnet sich durch eine hohe Redundanz bezüglich der verarbeitbaren Einqanqsinformationen x. bis χ aus, ^b ° Ip

In Fig, 4 sind die aktiven Einheiten der Mastereinheit.M und der Slaveeinheit S zu einem intelligenten Prozessor IP zusammengefaßt. An einem internen BUS IBP sind ein Modellgenerator MG, ein Modelleröffner ME,- ein Modellbildner MB, ein Operatorwerk OW und ein Aktivierer AK angeschlossen. Der Aktivierer AK ist in einen Registerteil RG und in einen Steuerwerksteil SlV unterteilt. Der Regisiserteil RG ist mit dem Daten- und¹ Adressteil des internen BUSSES IBP und der

Steuerwerksteil SlV ist mit dessen Steuerleitungsteil verbindbar. Der Steuerwerksteil SW ist außerdem mit den Steuerleitungen eines äußeren BUSSES AB an den Ein- und Ausgabeeinheiten EI, AI und Speicherbaugruppen 'S₀, die entsprechend ihrer Bestimmung in Sektionen unterteilt sind, angeschlossen. Der äußere BUS'AB ist mit seinen Datenleitungen über einen Ein-/ Ausgabemodul EAD für Daten und mit seinen Adressleitungen über eine Adreßeinheit AE mit dem internen BUS IBP verbunden.

Gesteuert durch das Steuerwerk SW des Aktivierers AK werden die anstehenden Eingangsinformationen X der E'ingabeeinheit EI über den Ein-/Ausgabemodul EAD in den Registerteil RG übernommen. Das Steuerwerk SW bewertet diese Eingangsinformationen X und ordnet diese in eine Warteschlange ein und übernimmt ebenso die Funktionen des Analysators.AN und des Zeitmoduls ZM und beaufschlagt den Modellgenerator MG diese Eingangsinformationen zu übernehmen, der über den Steuerwerksteil SW und die Adreßeinheit AE aus der betreffenden Sektion in den Speicherbaugruppen die geeigneten Aktivierungsbedingungen B und Regeln T; R zur Bildung eines Verarbeitungsmodells auswählt. Sobald das Bearbeitungsmodul erstellt ist, wird dieses im Registerteil RG des Aktivierers AK abgelegt und dient dem Operatorwerk OW als Befehlsfolge zur entgültigen Bearbeitung der Eingangsinformationen X. Das erzielte Ergebnis wird gesteuert durch den Steuerwerksteil SW auf die durcfi die Adreßeinheit AE bestimmte Sektion der Ausgabeeinheit AI über den Ein-/Ausgabemodul EAD ausgegeben. -

Die Arbeitsweise des iVlodelleröffners ME und des Modellbildners MB ist analog zu der anhand der Fig. 2 beschrieben. Anstelle des zusätzlichen Speichers S 2 und des Speichers S 4 sind dafrr einzelne Speichersektionen im Speicher S vorgesehen.

Claims

Erfindungsanspruch (

1. Intelligente Rechneranordnung mit flexibler nach bestimmten in Speichern in Form einer Programmbibliothek abgelegten frei wählbaren Regeln und Befehlen unterschiedlichenUmfanges und unterschiedlicher Wertigkeit,, an die zu verarbeitenden Eingabeinformationen selbsttätig adaptierbarer interner Programmierung gekennzeichnet dadurch/ daß ein Eingangsinterface (IF) über einen Bewerter (WR) an einen Systembus (SB 1), an dem außerdem ein Analysator (AN),, ein Speicher (S 1) für die wählbaren Regeln und Befehle, ein Modellgenerator (MG) als Verarbeitungseinheit, an den über einen Programmoptimierer (0) ein Ergebnisstapelspeicher (SP) angeschlossen ist,- einer Mastereinheit (M) angeschlossen sind, und daß der Modellgenerator (MG) mit einem Aktivierungseingang an einen mit dem Analysator (AN) verbundenen Zeitmodul (ZM) angeschlossen ist., und daß der Mastereinheit (M) eine Slaveeinheit (S) mit einem weiteren Systembus (SB 2), an den eine Prozessoreinheit (P),-ein Speicher (S 3) für wählbare Regeln und Befehle und Ein-/Ausgabeeinheiten (EI, AI) angeschlossen sind und die über einen Aktivierer (AK). der mit seinem Eingang an den Ausgang des Modellgenerators (MG) zur Übernahme von Bearbeitungsinstruktionen und mit seinem Ausgang an das Steuerwerk (SlV) der Prozessoreinheit (P) gekoppelt ist,, untergeordnet ist.

2- Intelligente Rechneranordnung nach Punkt 1,. gekennzeichnet dadurch,, daß der Aktivierer (AK) aus einem Eingangsregister (RG) mit nachgeschaltetem Dekoder (DC) und einem daran angeschlossenen Steuerwerk (SWA) aufgebaut ist.

3. Intelligente Rechneranordnung nach Punkt 1 oder 2, gekennzeichnet dadurch, daß der Systembus (SB 1) der Mastereinheit (M) und.der Systembus (SB 2) der Slaveeinheit (S) zum

Zugriff der Mastereinheit (M) auf die Ein-/Ausgabeeinheiten (EI; AI) der Slaveeinheit (S) über eine Koppeleinrichtung (KE) verbindbar sind.

4. Intelligente Rechneranordnung nach Punkt 1 bis 3, gekennzeichnet dadurch, daß die Ausgänge der Modellgeneratoren (MG) mehrerer Mastereinheiten (M 1 bis M 3) durch eine Sammelleitungsverbindung (KB 1) mit dem Aktivierer (AK) der Slaveeinheit (S) verbunden sind.

5. Intelligente Rechneranordnung nach Punkt 1 bis 4, gekennzeichnet dadurch, daß mehrere Mastereinheiten (M 1 bis M 3). durch einen gemeinsamen Koppe'lbus (KB 2) über die Koppeleinrichtung (KE) mit dem Systembus (SB 2)"der Slaveeinheit verbunden sind. . .

6. Intelligente Rechneranordnung nach Punkt 1 bis 5/ gekennzeichnet dadurch, daß in der Mastereinheit (M) eine weitere Verarbeitungseinheit als Modelleröffner (ME) für erstmalig eingegebene Informationen, ein dafür vorgesehener, zusätzlicher Ergebnisspeicher (S 2) und eine Verarbeitungseinheit als Modellbildner (MB) zur Bildung neuer Befehle und Regeln nach einer Fehlerprüfung solcher. Eingabeinformationen und an dem Systembus (SB 2) der Slaveeinheit (S) ebenfalls ein weiterer Speicher (S 4) zur Aufnahme neuer, auf Fehlersicherheit zu prüfender Befehle und Regeln angeschlossen ist.

7. Intelligente Rechneranordnung nach Punkt 1;"2 und 6, gekennzeichnet dadurch, daß die aktiven Baugruppen (MG; ME; MB; P; AK) der Master- (M) und der Slaveeinheit (S) in einer intelligenten Prozessoreinheit (IP) an einen Systembus (SB 3) gemeinsam mit dem Steuerwerk (SVVA) des Aktivierers (AK) zur^ ,sequentiellen Abarbeitung der .Master-Slave-Prozeduren angeschlossen sind, die durch Koppeleinrichtungen (AE; EAD) für

Adressen und Daten über eine Sammelleitung (KBSI) mit den in Sektionen unterteilten Speichern (S 1 bis S 3) und den ebenso angeordneten Ein- und Ausgabeeinheiten (IR; EI; AI) verbunden ist; und daß das Steuerwerk (SWA) des Aktivierers (AK) zur Steuerung des Speicherbetriebes und der Abfrage der Eingabeeinheiten (IR; EI) und zur Ausgabe ah die Ausgabeeinheiten (AI) über die Sammelleitung (KBSI) mit den Speichern (S 1 bis S 3) und mit den Eingabe- (IR; EI) und den Ausgabeeinheiten (AI) verbunden ist.

8. Intelligente Rechneranordnung nach Punkt 7, gekennzeichnet dadurch, daß für die Prozessoreinheit (P) der Slaveeinheit (S) ein vereinfachtes Operatorwerk (OVV) vorgesehen ist.

- Hierzu 4 Blatt Zeichnungen -