WO2026029009A1 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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WO2026029009A1
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concentration
trench
gate
gate trench
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PCT/JP2025/026719
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English (en)
French (fr)
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秀史 高谷
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Denso Corp
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Denso Corp
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies

Definitions

  • This disclosure relates to a semiconductor device and a manufacturing method thereof.
  • SiC silicon carbide
  • MOSFET metal oxide semiconductor field effect transistor
  • the source region is formed so as to contact one of the opposing side surfaces of the gate trench. Furthermore, in this semiconductor device, a p-type breakdown voltage improving layer is formed so as to contact the other opposing side surface of the gate trench, extending below the trench gate structure.
  • the breakdown voltage improvement layer is formed deeper than the trench gate structure. Therefore, in the off state, the depletion layer formed between the breakdown voltage improvement layer and the drift layer prevents equipotential lines from rising due to the influence of the drain voltage, making it difficult for high electric fields to penetrate the gate insulating film. This prevents the gate insulating film from being destroyed, and increases the DS breakdown voltage between the drain and source.
  • a p-type breakdown voltage improvement layer is formed within an n-type drift layer, and the depletion layer formed between the drift layer and the breakdown voltage improvement layer expands, narrowing the current path and potentially increasing the on-resistance.
  • the purpose of this disclosure is to provide a semiconductor device that can reduce on-resistance and a method for manufacturing the same.
  • a semiconductor device includes a first impurity region of a first conductivity type or a second conductivity type, a drift layer of the first conductivity type disposed on the first impurity region and having a lower impurity concentration than the first impurity region, a body layer of the second conductivity type formed on the drift layer, a second impurity region of the first conductivity type formed in a surface portion of the body layer, a plurality of gate trenches penetrating the second impurity region and the body layer, a gate insulating film formed on the inner wall surface of the gate trench, a gate electrode formed on the gate insulating film, and a gate electrode electrically connected to the second impurity region and the body layer.
  • the first impurity region is formed so as to contact only one of the opposing side surfaces of the gate trench, and is formed deeper than the bottom surface of the gate trench while contacting the other of the opposing side surfaces of the gate trench, and is electrically connected to the first electrode; and a high-concentration layer of the first conductivity type, which has a higher impurity concentration than the drift layer and is formed so as to contact a portion of the bottom surface of the voltage improvement layer opposite the gate trench with which the voltage improvement layer is in contact.
  • a high-concentration layer of the first conductivity type is arranged on the underside of the second conductivity type breakdown voltage improvement layer, which is located deeper than the gate trench, so as to contact the portion of the second conductivity type breakdown voltage improvement layer on the opposite side of the gate trench with which this breakdown voltage improvement layer is in contact. This prevents the depletion layer caused by the breakdown voltage improvement layer from extending too far when in the on state, thereby reducing the on-resistance.
  • the above-mentioned method for manufacturing a semiconductor device includes preparing a semiconductor substrate having an epitaxial layer grown on a first impurity region, forming a high-concentration layer in the semiconductor substrate, and, after forming the high-concentration layer, forming a gate trench.
  • FIG. 1 is a plan view showing a semiconductor device according to a first embodiment
  • FIG. 2 is a cross-sectional view taken along line II-II in FIG.
  • FIG. 10 is a diagram showing the relationship between the impurity concentration of a high-concentration layer, the on-resistance, and the DS breakdown voltage.
  • FIG. 10 is a cross-sectional view showing a semiconductor device without a heavily doped layer.
  • FIG. 10 is a cross-sectional view showing a semiconductor device according to a modified example of the first embodiment.
  • FIG. 10 is a cross-sectional view showing a semiconductor device according to a second embodiment.
  • FIG. 10 is a cross-sectional view showing a semiconductor device according to a modified example of the second embodiment.
  • FIG. 10 is a cross-sectional view showing a semiconductor device according to a modified example of the second embodiment.
  • FIG. 10 is a cross-sectional view showing a semiconductor device according to a modified example of the second embodiment.
  • FIG. 10 is a cross-sectional view showing a semiconductor device according to a modified example of the second embodiment.
  • FIG. 10 is a cross-sectional view showing a semiconductor device according to a modified example of the second embodiment.
  • FIG. 10 is a cross-sectional view showing a semiconductor device according to a modified example of the second embodiment.
  • FIG. 10 is a cross-sectional view showing a semiconductor device according to a modified example of the second embodiment.
  • FIG. 10 is a cross-sectional view showing a semiconductor device according to a modified example of the second embodiment.
  • FIG. 10 is a cross-sectional view showing a semiconductor device according to a third embodiment.
  • FIG. 10 is a cross-sectional view showing a semiconductor device according to a third embodiment.
  • FIG. 11 is a cross-sectional view showing a semiconductor device according to a modified example of the third embodiment.
  • FIG. 10 is a cross-sectional view showing a semiconductor device according to a fourth embodiment.
  • FIG. 13 is a cross-sectional view showing a semiconductor device according to a modification of the fourth embodiment.
  • FIG. 13 is a cross-sectional view showing a semiconductor device according to a modification of the fourth embodiment.
  • FIG. 13 is a cross-sectional view showing a semiconductor device according to a modification of the fourth embodiment.
  • FIG. 13 is a cross-sectional view showing a semiconductor device according to a modification of the fourth embodiment.
  • FIG. 13 is a cross-sectional view showing a semiconductor device according to a modification of the fourth embodiment.
  • FIG. 13 is a cross-sectional view showing a semiconductor device according to a modification of the fourth embodiment.
  • FIG. 13 is a cross-sectional view showing a semiconductor device according to a modification of the fourth embodiment.
  • FIG. 13 is a cross-sectional view showing a semiconductor device according to a modification of the fourth embodiment.
  • FIG. 13 is a cross-sectional view showing a semiconductor device according to a modification of the fourth embodiment.
  • FIG. 10 is a cross-sectional view showing a semiconductor device according to a fifth embodiment.
  • FIG. 13 is a cross-sectional view showing a semiconductor device according to a modification of the fifth embodiment.
  • FIG. 13 is a cross-sectional view showing a semiconductor device according to a modification of the fifth embodiment.
  • FIG. 13 is a cross-sectional view showing a semiconductor device according to a sixth embodiment.
  • FIG. 13 is a cross-sectional view showing a semiconductor device according to a seventh embodiment.
  • FIG. 13 is a cross-sectional view showing a semiconductor device according to a seventh embodiment.
  • the semiconductor device has an active region Ra and a peripheral region Rb surrounding the active region Ra.
  • the active region Ra is the region where a MOSFET is formed and current flows, as described below.
  • the specific configuration of the peripheral region Rb is omitted, but it is a region that is arranged to surround the active region Ra and in which an FLR (short for Field Limiting Ring) structure and the like are formed.
  • the peripheral region Rb is formed with a pad portion 1 and the like that is connected to a gate electrode 17, which will be described below.
  • the semiconductor device is constructed using a semiconductor substrate 10 having one surface 10a and the other surface 10b.
  • Figure 2 is a cross-sectional view taken along line II-II in Figure 1, and is a cross-sectional view of the active region Ra.
  • the depth (i.e., thickness) direction of the semiconductor substrate 10 is referred to as the Z-axis direction
  • a direction parallel to one surface 10a of the semiconductor substrate 10 i.e., a direction perpendicular to the Z-axis direction
  • a direction perpendicular to the X-axis and Z-axis directions is referred to as the Y-axis direction.
  • the length in the Z-axis direction from one surface 10a of the semiconductor substrate 10 to the other surface 10b is also referred to simply as the depth.
  • the Z-axis direction can also be said to be the stacking direction of the substrate 11 and drift layer 12, which will be described later.
  • the portion of each part located on the other surface 10b side is also referred to as the bottom surface.
  • the semiconductor substrate 10 is made of SiC.
  • the semiconductor substrate 10 may also be made of gallium nitride, gallium oxide, or the like.
  • the semiconductor substrate 10 includes an n + type substrate 11 made of SiC.
  • the substrate 11 has an off-angle of 0 to 8° with respect to the (0001) Si-plane, an n-type impurity concentration of nitrogen, phosphorus, or the like of 1.0 ⁇ 10 19 /cm 3 , and a thickness of approximately 300 ⁇ m.
  • the substrate 11 constitutes a drain region and corresponds to a first impurity region.
  • n - type drift layer 12 having an n-type impurity concentration of, for example, 8.5 ⁇ 10 15 /cm 3 , which is lower than that of the substrate 11, is formed on the surface of the substrate 11.
  • the semiconductor substrate 10 may be provided with an n-type buffer layer between the substrate 11 and the drift layer 12, which has an impurity concentration lower than that of the substrate 11 and a higher impurity concentration than that of the drift layer 12.
  • n-type impurity concentration i.e., surface concentration
  • one surface 10a is formed on the surface on the source region 14 side
  • the other surface 10b is formed on the surface on the substrate 11 side.
  • the source region 14 corresponds to a second impurity region.
  • Gate trenches 15 are formed in the semiconductor substrate 10, penetrating from one surface 10a through the source region 14 and the body layer 13. In this embodiment, the gate trenches 15 extend with their longitudinal direction in the Y-axis direction. Note that while only one gate trench 15 is shown in Figure 1, in reality, multiple gate trenches 15 extend with their longitudinal direction in the Y-axis direction, and are arranged at equal intervals in the X-axis direction to form a stripe pattern.
  • the inner wall surface of the gate trench 15 is covered with a gate insulating film 16, and a gate electrode 17 is disposed on the gate insulating film 16.
  • Each gate electrode 17 is insulated from the semiconductor substrate 10 by the gate insulating film 16. In this manner, the trench gate structure of this embodiment is formed.
  • the semiconductor substrate 10 is formed with breakdown voltage trenches 18 that extend from one surface 10a through the source region 14 and body layer 13 to reach the drift layer 12.
  • the breakdown voltage trenches 18 extend longitudinally in the Y-axis direction, and multiple breakdown voltage trenches 18 are formed in a striped pattern along the X-axis direction.
  • the breakdown voltage trenches 18 are formed so that the gate trenches 15 are located between adjacent breakdown voltage trenches 18 in the X-axis direction.
  • the voltage trench 18 is formed so that its lower surface is located closer to the other surface 10b than the lower surface of the gate trench 15.
  • the voltage trench 18 in this embodiment is formed so that its lower surface is deeper than the lower surface of the gate trench 15.
  • the lower surface of the gate trench 15 refers to the surface of the gate trench 15 facing the other surface 10b
  • the lower surface of the voltage trench 18 refers to the surface of the voltage trench 18 facing the other surface 10b.
  • the inner wall surface of the voltage trench 18 is covered with an insulating film 25 made of an oxide film or the like.
  • a p-type trench lower layer 19 is formed in the semiconductor substrate 10 so as to face the lower surface of the voltage trench 18.
  • the trench lower layer 19 is formed so as to extend longitudinally along the longitudinal direction of the corresponding voltage trench 18 (i.e., the Y-axis direction in this embodiment).
  • the trench lower layer 19 may be formed so as to have a divided portion between one end and the other end of the voltage trench 18 in the longitudinal direction.
  • the trench lower layer 19 is formed so as to contact the lower surface of the voltage trench 18, but it may also be formed slightly away from the lower surface of the voltage trench 18. Note that when the semiconductor substrate 10 is viewed from the first surface 10a side, it can also be referred to as when viewed from the Z-axis direction or in the stacking direction of the substrate 11 and drift layer 12.
  • the semiconductor substrate 10 also includes a p-type trench-side layer 20 formed along the side of the breakdown-voltage trench 18, connected to the trench lower layer 19.
  • the breakdown-voltage trench 18 of this embodiment has a portion protruding from the source region 14 that is covered by the trench lower layer 19 and the trench-side layer 20.
  • the semiconductor substrate 10 also includes a contact region 26 formed on the opposite side of the source region 14 from the gate trench 15, and connected to the trench-side layer 20.
  • the trench-side layer 20 is formed from the bottom surface of the contact region 26 along the side of the breakdown-voltage trench 18.
  • the specific shape of the contact region 26 can be modified as needed, as long as the trench lower layer 19, trench-side layer 20, and body layer 13 are electrically connected to the upper electrode 23 (described later) and the potential is fixed.
  • the contact region 26 may be formed to extend elongated in the Y-axis direction, or may be separated and selectively formed.
  • the contact region 26 may also be formed above the body layer 13.
  • the lower surface of the contact region 26 refers to the surface of the contact region 26 on the other surface 10b side.
  • the trench-side layer 20 is selectively formed in the Y-axis direction. In areas where the trench-side layer 20 is not formed, the body layer 13 contacts the side surface of the voltage-resistant trench 18. However, the trench-side layer 20 may be formed so as to extend longitudinally along the longitudinal direction of the gate trench 15 (i.e., the Y-axis direction in this embodiment). In addition, although the trench-side layer 20 is formed so as to contact the side surface of the voltage-resistant trench 18 in this embodiment, it may also be formed slightly away from the side surface of the voltage-resistant trench 18.
  • the breakdown voltage trench 18 is formed so that its lower surface is located closer to the other surface 10b than the lower surface of the gate trench 15. Therefore, the trench lower layer 19 can be said to be formed closer to the other surface 10b (i.e., at a deeper position) than the lower surface of the gate trench 15. Furthermore, the trench side layer 20 can be said to have a portion formed closer to the other surface 10b (i.e., at a deeper position) than the lower surface of the gate trench 15. In this embodiment, the trench lower layer 19 and the trench side layer 20 correspond to breakdown voltage improving layers.
  • an n-type high-concentration layer 21 having a higher n-type impurity concentration than the drift layer 12 is formed in the trench lower layer 19 and the trench-side layer 20 at a position closer to the other surface 10b than the bottom surface of the gate trench 15 (i.e., a deeper position).
  • the high-concentration layer 21 is formed to contact the bottom surface of the body layer 13, cover the trench lower layer 19 and the trench-side layer 20, and further cover the portion of the gate trench 15 that protrudes from the body layer 13 toward the other surface 10b.
  • the high-concentration layer 21 is formed throughout the area between the drift layer 12 and the body layer 13.
  • the high-concentration layer 21 is also formed so that its bottom surface is approximately parallel to the other surface 10b. Note that the bottom surface of the body layer 13 refers to the surface of the body layer 13 facing the other surface 10b, and the bottom surface of the high-concentration layer 21 refers to the surface of the high-concentration layer 21 facing the other surface 10b.
  • the n-type impurity concentration of the high-concentration layer 21 is higher than that of the drift layer 12, but is equal to or less than half the p-type impurity concentration of the p-type trench lower layer 19 and the p-type trench-side layer 20.
  • the p-type impurity concentrations of the trench lower layer 19 and the trench-side layer 20 are, for example, about 2.0 ⁇ 10 17 to 5.0 ⁇ 10 18 /cm 3 .
  • An interlayer insulating film 22 is disposed on one surface 10a of the semiconductor substrate 10 so as to cover the gate electrode 17.
  • the interlayer insulating film 22 is made of BPSG (short for borophosphosilicate glass) or the like.
  • Contact holes 22a are formed in the interlayer insulating film 22 to expose the source region 14 and the voltage-resistant trench 18.
  • An upper electrode 23 is disposed on the interlayer insulating film 22. Specifically, the upper electrode 23 is formed so as to be electrically connected to the source region 14 and the contact region 26 through a contact hole 22a formed in the interlayer insulating film 22. The upper electrode 23 is also disposed within the voltage-resistant trench 18. However, because an insulating film 25 is disposed within the voltage-resistant trench 18, the upper electrode 23 disposed within the voltage-resistant trench 18 is not directly electrically connected to the trench lower layer 19 and the trench-side layer 20. This configuration prevents breakdown and increases in drain-source DS leakage.
  • the trench-side layer 20 is electrically connected to the upper electrode 23 via the contact region 26, and the trench lower layer 19 and the body layer 13 are electrically connected to the upper electrode 23 via the trench-side layer 20 and the contact region 26.
  • the upper electrode 23 corresponds to the first electrode.
  • the upper electrode 23 is made of multiple metals, such as Ni/Al.
  • the portion of the multiple metals that comes into contact with the portion that makes up the n-type SiC (i.e., the source region 14) is made of a metal that can make ohmic contact with the n-type SiC.
  • the portion of the multiple metals that comes into contact with at least the p-type SiC (i.e., the contact region 26) is made of a metal that can make ohmic contact with the p-type SiC.
  • a lower electrode 24 electrically connected to the substrate 11 is formed on the other surface 10b of the semiconductor substrate 10.
  • the lower electrode 24 corresponds to the second electrode.
  • n-type corresponds to the first conductivity type
  • p-type corresponds to the second conductivity type.
  • the semiconductor device has an active region Ra and a peripheral region Rb surrounding the active region Ra.
  • the high-concentration layer 21 in this embodiment is formed only in the active region Ra.
  • the semiconductor device of this embodiment in the off state before a gate voltage equal to or greater than the threshold voltage is applied to the gate electrode 17, no inversion layer is formed in the body layer 13. Therefore, even if a positive voltage, for example 1600 V, is applied to the bottom electrode 24, electrons do not flow from the source region 14 into the body layer 13, and the semiconductor device enters an off state in which no current flows between the top electrode 23 and bottom electrode 24.
  • a positive voltage for example 1600 V
  • the semiconductor device When the semiconductor device is in the off state, an electric field is applied between the gate and drain, which can cause electric field concentration on the underside of the gate insulating film 16.
  • the trench lower layer 19 and part of the trench-side layer 20 are formed closer to the other surface 10b (i.e., deeper) than the gate trench 15. Therefore, the depletion layer formed between the p-type trench lower layer 19 and trench-side layer 20 and the n-type high-concentration layer 21 suppresses the rise of equipotential lines due to the influence of the drain voltage, making it difficult for a high electric field to penetrate the gate insulating film 16. Therefore, in this embodiment, breakdown of the gate insulating film 16 can be suppressed, and the DS breakdown voltage between the drain and source can be improved.
  • an inversion layer i.e., a channel
  • the threshold voltage for example 20 V
  • a high-concentration layer 21 is formed in contact with the trench lower layer 19 and trench-side layer 20 at a position closer to the other surface 10b than the gate trench 15. This prevents the depletion layer from extending too far, thereby reducing the on-resistance.
  • the depletion layer resulting from the trench lower layer 19 and trench-side layer 20 will be less likely to extend, raising concerns about a decrease in DS breakdown voltage.
  • the inventors conducted extensive research into the relationship between the n-type impurity concentration of the high-concentration layer 21, the on-resistance Ron, and the DS breakdown voltage, and obtained the results shown in Figure 3.
  • the "no impurity concentration in the high-concentration layer 21" in Figure 3 refers to a semiconductor device in which the high-concentration layer 21 is not formed and the drift layer 12 is in contact with the trench lower layer 19 and trench-side layer 20, as shown in Figure 4.
  • increasing the impurity concentration of the high-concentration layer 21 reduces the on-resistance Ron, but also reduces the DS breakdown voltage.
  • the n-type impurity concentration of the high-concentration layer 21 is 5 ⁇ 10 16 /cm 3 , it is confirmed that the on-resistance Ron can be reduced by approximately 30% compared to when the high-concentration layer 21 is not provided.
  • the n-type impurity concentration of the high-concentration layer 21 is 5 ⁇ 10 16 /cm 3 , it is confirmed that the DS breakdown voltage is reduced by approximately 11% compared to when the high-concentration layer 21 is not provided.
  • the high-concentration layer 21 reduces the DS breakdown voltage, but also reduces the on-resistance Ron. In other words, it is confirmed that forming the high-concentration layer 21 reduces the on-resistance Ron more than the DS breakdown voltage.
  • the impurity concentration of the high-concentration layer 21 is too high, it becomes difficult for the depletion layer to extend, which may significantly reduce the DS breakdown voltage.
  • the n-type impurity concentration of the high-concentration layer 21 is equal to or less than half the p-type impurity concentration of the trench lower layer 19 and the trench-side layer 20.
  • the n-type impurity concentration of the high-concentration layer 21 is equal to or less than half the p-type impurity concentration of the p-type trench lower layer 19 and the p-type trench-side layer 20. This makes it possible to make the rate of decrease in the on-resistance Ron greater than the rate of decrease in the DS breakdown voltage.
  • Such a semiconductor device is manufactured, for example, as follows. First, an epitaxial layer that constitutes the drift layer 12 and the like is grown on the substrate 11 to form the semiconductor substrate 10. Next, n-type impurities are ion-implanted to form the high-concentration layer 21.
  • the high-concentration layer 21 is formed from one surface 10a of the semiconductor substrate 10 to a deep position by, for example, ion-implanting n-type impurities while changing the acceleration voltage. At this time, the maximum acceleration voltage is set to approximately 2500 KeV.
  • the high-concentration layer 21 may also be formed by increasing the impurity concentration in the portion that will become the high-concentration layer 21 when growing the epitaxial layer.
  • the ion implantation that forms the high-concentration layer 21 may be omitted.
  • the body layer 13, source region 14, and contact region 26 are formed, and then the gate trench 15, the voltage-resistant trench, and the like are formed.
  • an appropriate mask is placed and p-type impurities are ion-implanted to form the trench lower layer 19 and trench-side layer 20, and the gate insulating film 16, gate electrode 17, etc. are formed in that order.
  • the trench lower layer 19 and trench-side layer 20 are formed along the voltage-resistant trench 18 by ion-implanting p-type impurities into the wall surfaces of the voltage-resistant trench 18.
  • the upper electrode 23 and lower electrode 24 are fabricated, thereby completing the above-mentioned semiconductor device.
  • an n-type high-concentration layer 21 with a higher impurity concentration than the drift layer 12 is arranged so as to be in contact with the p-type trench lower layer 19 and trench-side layer 20, which are located deeper than the gate trench 15.
  • the depletion layer caused by the trench lower layer 19 and trench-side layer 20 can be prevented from extending too far, thereby reducing the on-resistance.
  • the breakdown voltage improvement layer is configured to include the trench lower layer 19. This makes it easier to place the p-type layer deeper than the gate trench 15, making it easier to increase the DS breakdown voltage.
  • the high-concentration layer 21 is formed in contact with the underside of the body layer 13, covering the portion of the gate trench 15 that protrudes from the body layer 13, the trench lower layer 19, and the trench-side layer 20.
  • Such a high-concentration layer 21 is formed by ion-implanting n-type impurities throughout the gate trench 15 or by adjusting the n-type impurity concentration when growing the epitaxial layer. This simplifies the manufacturing process compared to when the high-concentration layer 21 is selectively formed.
  • the high-concentration layer 21 is formed to cover the trench lower layer 19 and the trench-side layer 20, the depletion layer resulting from the trench lower layer 19 and the trench-side layer 20 can be prevented from extending excessively in the surface and depth directions. This further reduces the on-resistance.
  • the breakdown voltage trench 18 is formed so that its lower surface is located closer to the other surface 10b than the lower surface of the gate trench 15. This makes it easier to form the trench lower layer 19, which is formed so as to face the lower surface of the breakdown voltage trench 18, at a deeper position. This makes it easier to increase the DS breakdown voltage.
  • the portion of the high-concentration layer 21 on the substrate 11 side (i.e., the portion on the other surface 10b side) is parallel to the surface direction of the substrate 11. This makes it easier for the depletion layer to spread evenly toward the substrate 11 side when the device is off, making it easier to increase the DS breakdown voltage.
  • the high-concentration layer 21 is formed only in the active region Ra. This makes it easier to prevent the equipotential lines from rising due to the influence of the drain voltage from the peripheral region Rb. This makes it possible to prevent a decrease in the DS breakdown voltage.
  • the n-type impurity concentration of the high-concentration layer 21 is set to be half or less of the p-type impurity concentration of the trench lower layer 19 and the trench-side layer 20. This prevents a significant decrease in the DS breakdown voltage.
  • the gate trench 15 and the voltage-resistant trench 18 are formed after the high-concentration layer 21 is formed. This makes alignment easier and simplifies the manufacturing process compared to when the high-concentration layer 21 is formed after the gate trench 15 and the voltage-resistant trench 18 are formed.
  • the detailed shape of the body layer 13 can be modified as appropriate as long as it is electrically connected to the upper electrode 23.
  • the body layer 13 may be formed so as to be exposed from the one surface 10a of the semiconductor substrate 10 together with the source region 14, and may be electrically connected to the upper electrode 23 on the one surface 10a side.
  • a portion of the trench-side layer 20 is located closer to the other surface 10b than the lower surface of the gate trench 15, and this portion can also improve the DS breakdown voltage. Therefore, the trench lower layer 19 does not need to be formed.
  • the high-concentration layer 21 is configured by stacking a first high-concentration layer 21a and a second high-concentration layer 21b in the Z-axis direction (i.e., the depth direction), and the n-type impurity concentrations of the first high-concentration layer 21a and the second high-concentration layer 21b may be different.
  • the n-type impurity concentration of the high-concentration layer 21 does not have to be constant in the depth direction.
  • the n-type impurity concentration of the high-concentration layer 21 does not have to be constant in the surface direction of the semiconductor substrate 10 (i.e., the X-axis direction and the Y-axis direction).
  • the n-type impurity concentration of the high-concentration layer 21 may be set to be higher than half the p-type impurity concentration of the p-type trench lower layer 19 and the p-type trench-side layer 20. This type of semiconductor device can also reduce on-resistance.
  • the high-concentration layer 21 is formed along the voltage-resistant trenches 18.
  • the high-concentration layer 21 is formed along the trench lower layer 19 and the trench-side layer 20.
  • the high-concentration layer 21 has a divided portion covering each voltage-resistant trench 18.
  • the lower surface of the gate trench 15 is exposed from the high-concentration layer 21, and the exposed portion is in contact with the drift layer 12.
  • Such a high-concentration layer 21 is manufactured by growing an epitaxial layer that constitutes the drift layer 12 and the like on the substrate 11 to form the semiconductor substrate 10, and then performing ion implantation using a mask to form the high-concentration layer 21.
  • the high-concentration layer 21 is formed so as to contact the p-type trench lower layer 19 and trench-side layer 20, which are located deeper than the gate trench 15. Therefore, the same effects as those of the first embodiment can be obtained.
  • the gate trench 15 is exposed from the high-concentration layer 21.
  • the area in which the high-concentration layer 21 is formed is reduced. This makes it easier to prevent a decrease in the DS breakdown voltage.
  • the high-concentration layer 21 may be formed so as to contact only the trench-side layer 20, and not so as to contact the trench lower layer 19.
  • the high-concentration layer 21 may be formed so as to contact only a portion of the trench-side layer 20 located on the other surface 10b side of the gate trench 15.
  • the high-concentration layer 21 may be formed so as to contact only a portion of the trench-side layer 20 located on the other surface 10b side of the gate trench 15, and further on the other surface 10b side.
  • FIG. 7A the high-concentration layer 21 may be formed so as to contact only the trench-side layer 20, and not so as to contact the trench lower layer 19.
  • the high-concentration layer 21 may be formed so as to contact only a portion of the trench-side layer 20 located on the other surface 10b side of the gate trench 15.
  • the high-concentration layer 21 may be formed so as to contact only a portion of the trench-side layer 20 located on the other surface 10b side of the gate trench 15, and further on the other surface 10b side.
  • the high-concentration layer 21 may not have a portion in contact with the trench lower layer 19. 7E , the high-concentration layer 21 may be formed in contact with only a portion of the trench-side layer 20 located closer to the other surface 10b than the gate trench 15, as compared to the configuration of FIG. 7D , so that the lower surface of the gate trench 15 is exposed from the high-concentration layer 21. Alternatively, the high-concentration layer 21 may be formed in contact with a portion of the trench-side layer 20 located below the gate trench 15 and in contact with the trench lower layer 19, as shown in FIG. 7F , so that the lower surface of the gate trench 15 is exposed from the high-concentration layer 21. In this case, as shown in FIG.
  • the high-concentration layer 21 may be connected to adjacent trench lower layers 19 and trench-side layers 20 in the X-axis direction.
  • the high-concentration layer 21 may be formed in contact with only a portion of the trench-side layer 20 located closer to the other surface 10b than the gate trench 15, as compared to the configuration of FIG. 7D , so that the lower surface of the gate trench 15 is exposed from the high-concentration layer 21.
  • a third embodiment will be described. This embodiment is different from the first embodiment in that the depth of the breakdown voltage trench 18 is changed. As the rest of the configuration is the same as the first embodiment, a description thereof will be omitted here.
  • the bottom surface of the voltage trench 18 is the same depth as the bottom surface of the gate trench 15. In other words, the depth of the voltage trench 18 and the depth of the gate trench 15 are the same.
  • the trench lower layer 19 is formed so as to face the bottom surface of the voltage trench 18, and is formed deeper than the gate trench 15.
  • the trench lower layer 19 and trench side layer 20 are formed along the voltage trench 18, as in the first embodiment described above.
  • Such a semiconductor device is manufactured by forming the gate trenches 15 and the voltage-resistant trenches 18 to the same depth.
  • the high-concentration layer 21 is formed so as to contact the p-type trench lower layer 19 and trench-side layer 20, which are located deeper than the gate trench 15. Therefore, the same effects as those of the first embodiment can be obtained.
  • the bottom surface of the voltage-resistant trench 18 is the same depth as the bottom surface of the gate trench 15. This allows the voltage-resistant trench 18 and the gate trench 15 to be formed in the same process, simplifying the manufacturing process.
  • the high-concentration layer 21 has a configuration in which a first high-concentration layer 21a and a second high-concentration layer 21b are stacked in the Z-axis direction (i.e., the depth direction), similar to the modification of the first embodiment.
  • the first high-concentration layer 21a and the second high-concentration layer 21b may have different n-type impurity concentrations. That is, the high-concentration layer 21 does not need to have a constant n-type impurity concentration in the depth direction.
  • the high-concentration layer 21 does not need to have a constant n-type impurity concentration in the surface direction of the semiconductor substrate 10 (i.e., the X-axis direction and the Y-axis direction).
  • the bottom surface of the voltage-resistant trench 18 may be located closer to the one surface 10a than the bottom surface of the gate trench 15.
  • the high-concentration layer 21 is formed along the voltage-resistant trenches 18, as in the second embodiment.
  • the high-concentration layer 21 is formed along the trench lower layer 19 and the trench-side layer 20.
  • the high-concentration layer 21 has a divided portion covering each voltage-resistant trench 18.
  • the lower surface of the gate trench 15 is exposed from the high-concentration layer 21, and the exposed portion is in contact with the drift layer 12.
  • the high-concentration layer 21 is formed so as to contact the p-type trench lower layer 19 and trench-side layer 20, which are located deeper than the gate trench 15. Therefore, the same effects as those of the first embodiment can be obtained.
  • the gate trench 15 is exposed from the high-concentration layer 21.
  • the area in which the high-concentration layer 21 is formed is reduced. This makes it easier to prevent a decrease in the DS breakdown voltage.
  • the shape of the high-concentration layer 21 may be changed as in the modification of the second embodiment. That is, as shown in FIG. 11A , the high-concentration layer 21 may be formed so as to contact only the trench-side layer 20, and not so as to contact the trench lower layer 19. In this case, the high-concentration layer 21 may be formed so as to contact only a portion of the trench-side layer 20 located on the other surface 10b side of the gate trench 15, as shown in FIG. 11B . Alternatively, the high-concentration layer 21 may be formed so as to contact only a portion of the trench-side layer 20 located on the other surface 10b side of the gate trench 15, as shown in FIG. 11C .
  • the high-concentration layer 21 may not be formed so as to contact the trench lower layer 19, unlike the fourth embodiment. 11E , the high-concentration layer 21 may be formed in contact with only a portion of the trench-side layer 20 located on the other surface 10b side of the gate trench 15, as compared to the configuration of FIG. 11D , so that the lower surface of the gate trench 15 is exposed from the high-concentration layer 21.
  • the high-concentration layer 21 may be formed in contact with a portion of the trench-side layer 20 located below the gate trench 15 and in contact with the trench lower layer 19, so that the lower surface of the gate trench 15 is exposed from the high-concentration layer 21. In this case, as shown in FIG.
  • the high-concentration layer 21 may be connected to the trench lower layer 19 and the trench-side layer 20 adjacent to each other in the X-axis direction.
  • the high-concentration layer 21 may be formed in contact with only a portion of the trench-side layer 20 located on the other surface 10b side of the gate trench 15, as compared to the configuration of FIG. 11D , so that the lower surface of the gate trench 15 is exposed from the high-concentration layer 21.
  • the source region 14 is disposed only on one side of the gate trench 15, unlike the first embodiment. As the rest of the configuration is the same as the first embodiment, a description thereof will be omitted here.
  • the semiconductor device of this embodiment has a drift layer 12 formed on a substrate 11, and a body layer 13 formed on the drift layer 12.
  • a source region 14 is formed in the surface layer of the body layer 13.
  • Gate trenches 15 are formed in the semiconductor substrate 10, penetrating from one surface 10a through the source region 14 and body layer 13. As in the first embodiment, multiple gate trenches 15 are formed extending longitudinally in the Y-axis direction and aligned at equal intervals in the X-axis direction to form a stripe pattern. In this embodiment, no breakdown voltage trenches 18 are formed in the semiconductor substrate 10. The source region 14 and body layer 13 are formed so as to contact only one of the opposing side surfaces of the gate trench 15.
  • a p + type breakdown voltage improving layer 30 is formed in the semiconductor substrate 10 so as to be in contact with the other of the opposing side surfaces of the gate trench 15 and to extend deeper than the gate trench 15.
  • the source region 14 and the body layer 13 are formed so as to be in contact with the side surface of the gate trench 15 on the left side of the page, and the breakdown voltage improving layer 30 is formed so as to be in contact with the side surface of the gate trench 15 on the right side of the page.
  • An n-type high-concentration layer 21 having a higher impurity concentration than the drift layer 12 is formed in the semiconductor substrate 10 so as to contact the end of the lower surface of the voltage-resistant layer 30 opposite the gate trench 15 with which the voltage-resistant layer 30 is in contact.
  • the high-concentration layer 21 is formed so as to contact the lower surface of the body layer 13 and cover the portions of the voltage-resistant layer 30 and the gate trench 15 that protrude from the body layer 13 toward the other surface 10b.
  • the high-concentration layer 21 is formed so that its lower surface is approximately parallel to the other surface 10b. In other words, the portion of the high-concentration layer 21 on the substrate 11 side is parallel to the surface direction of the substrate 11.
  • the high-concentration layer 21 has a higher impurity concentration than the drift layer 12, but the n-type impurity concentration is preferably equal to or less than half the p-type impurity concentration of the voltage-resistant layer 30.
  • the breakdown voltage improving layer 30 has a p-type impurity concentration of, for example, about 2.0 ⁇ 10 17 to 5.0 ⁇ 10 18 /cm 3 .
  • an interlayer insulating film 22 is disposed on one surface 10a of the semiconductor substrate 10 so as to cover the gate electrode 17. Furthermore, a contact hole 22b is formed in the interlayer insulating film 22, exposing the source region 14 and the breakdown voltage improving layer 30.
  • An upper electrode 23 is disposed on the interlayer insulating film 22. Specifically, the upper electrode 23 is formed so as to be electrically connected to the source region 14 and the breakdown voltage improving layer 30 through a contact hole 22b formed in the interlayer insulating film 22. The body layer 13 is electrically connected to the upper electrode 23 via the breakdown voltage improving layer 30.
  • the upper electrode 23 is made of multiple metals, such as Ni/Al.
  • the portion of the multiple metals that comes into contact with the portion that makes up the n-type SiC (i.e., the source region 14) is made of a metal that can make ohmic contact with the n-type SiC.
  • the portion of the multiple metals that comes into contact with at least the p-type SiC i.e., the breakdown voltage improvement layer 30
  • a lower electrode 24 electrically connected to the substrate 11 is formed on the other surface 10b of the semiconductor substrate 10.
  • the lower electrode 24 corresponds to the second electrode.
  • n-type corresponds to the first conductivity type
  • p-type corresponds to the second conductivity type
  • the semiconductor device has an active region Ra and a peripheral region Rb surrounding the active region Ra.
  • the high-concentration layer 21 in this embodiment is formed only in the active region Ra.
  • the breakdown voltage improvement layer 30 is formed at a position deeper than the gate trench 15. Therefore, in the off state, the depletion layer formed between the p-type breakdown voltage improvement layer 30 and the n-type high-concentration layer 21 suppresses the rise of equipotential lines due to the influence of the drain voltage, making it difficult for a high electric field to penetrate the gate insulating film 16. Therefore, in this embodiment, breakdown of the gate insulating film 16 can be suppressed, and the DS breakdown voltage between the drain and source can be improved.
  • an inversion layer i.e., a channel
  • the depletion layer caused by the breakdown voltage improvement layer 30 extends too far at a position closer to the other surface 10b than the gate trench 15, the current path narrows and the on-resistance increases.
  • the depletion layer extends in the portion of the underside of the breakdown voltage improvement layer 30 opposite the gate trench 15, the current path is likely to narrow.
  • the high-concentration layer 21 is formed so as to contact the portion of the underside of the breakdown voltage improvement layer 30 opposite the gate trench 15 with which the breakdown voltage improvement layer 30 contacts. This prevents the depletion layer from extending into the portion that forms the current path, thereby preventing the on-resistance from increasing.
  • Such a semiconductor device is manufactured, for example, as follows. First, an epitaxial layer that constitutes the drift layer 12 and the like is grown on the substrate 11 to form the semiconductor substrate 10. Next, n-type impurities are ion-implanted to form the high-concentration layer 21.
  • the high-concentration layer 21 is formed from one surface 10a of the semiconductor substrate 10 to a deep position by, for example, implanting n-type impurities while changing the acceleration voltage.
  • the maximum acceleration voltage is approximately 2500 KeV.
  • the high-concentration layer 21 may also be formed by increasing the impurity concentration of the portion that will become the high-concentration layer 21 when growing the epitaxial layer. In other words, the ion implantation that forms the high-concentration layer 21 may be omitted.
  • the body layer 13, source region 14, breakdown voltage improvement layer 30, and the like are formed, followed by the formation of the gate trench 15, and the formation of the gate insulating film 16, gate electrode 17, and the like.
  • the upper electrode 23 and lower electrode 24 are then manufactured to complete the semiconductor device.
  • an n-type high-concentration layer 21 is arranged on the underside of the p-type breakdown voltage improvement layer 30, which is located deeper than the gate trench 15, so as to contact the portion on the opposite side of the gate trench 15 to which the breakdown voltage improvement layer 30 contacts.
  • the depletion layer caused by the breakdown voltage improvement layer 30 can be prevented from extending too far, thereby reducing the on-resistance.
  • miniaturization has been achieved by narrowing the spacing between adjacent gate trenches 15 in the X-axis direction, but the semiconductor device of this embodiment can fully accommodate miniaturization because it suppresses the extension of the depletion layer caused by the breakdown voltage improvement layer 30.
  • the high-concentration layer 21 is formed in contact with the underside of the body layer 13, covering the portion of the gate trench 15 that protrudes from the body layer 13, and the breakdown voltage improvement layer 30.
  • Such a high-concentration layer 21 is formed by ion-implanting n-type impurities throughout the gate trench 15, or by adjusting the n-type impurity concentration when growing the epitaxial layer. This simplifies the manufacturing process compared to when the high-concentration layer 21 is selectively formed.
  • the underside of the gate trench 15 is also in contact with the high-concentration layer 21, it is possible to prevent the depletion layer from extending from the breakdown voltage improvement layer 30 downward into the gate trench 15, and this portion can also serve as a current path. This allows for an expansion of the channel width and a reduction in on-resistance.
  • the portion of the high-concentration layer 21 on the substrate 11 side (i.e., the portion on the other surface 10b side) is parallel to the surface direction of the substrate 11. This makes it easier for the depletion layer to spread evenly toward the substrate 11 side when the device is off, thereby improving the breakdown voltage.
  • the high-concentration layer 21 is formed only in the active region Ra. This makes it easier to prevent the equipotential lines from rising due to the influence of the drain voltage from the peripheral region Rb. This makes it possible to prevent a decrease in the DS breakdown voltage.
  • the n-type impurity concentration of the high-concentration layer 21 is less than half the p-type impurity concentration of the breakdown voltage improvement layer 30. This prevents the DS breakdown voltage from decreasing significantly.
  • the gate trench 15 is formed after the high-concentration layer 21, the breakdown voltage improvement layer 30, etc. are formed. This makes alignment easier and simplifies the manufacturing process compared to when the high-concentration layer 21 is formed after the gate trench 15 is formed.
  • the detailed shape of the body layer 13 can be modified as appropriate as long as it is electrically connected to the upper electrode 23.
  • the body layer 13 may be formed so as to be exposed from the one surface 10a of the semiconductor substrate 10 together with the source region 14, and may be electrically connected to the upper electrode 23 on the one surface 10a side.
  • the high-concentration layer 21 has a configuration in which a first high-concentration layer 21a and a second high-concentration layer 21b are stacked in the Z-axis direction (i.e., the depth direction), and the n-type impurity concentrations of the first high-concentration layer 21a and the second high-concentration layer 21b may differ.
  • the n-type impurity concentration of the high-concentration layer 21 does not have to be constant in the depth direction.
  • the n-type impurity concentration of the high-concentration layer 21 does not have to be constant in the surface direction of the semiconductor substrate 10 (i.e., the X-axis direction and the Y-axis direction). Note that even when the n-type impurity concentration is partially different, it is preferable that the highest n-type impurity concentration in the high-concentration layer 21 be no more than half the p-type impurity concentration of the breakdown voltage improvement layer 30.
  • the high-concentration layer 21 may be formed so as to expose the bottom surface of the gate trench 15, as shown in FIG. 13B.
  • the n-type impurity concentration of the high-concentration layer 21 may be set to be higher than half the p-type impurity concentration of the breakdown voltage improvement layer 30. This type of semiconductor device can also reduce the on-resistance.
  • Sixth Embodiment A sixth embodiment will be described. This embodiment is different from the fifth embodiment in that the shape of the high concentration layer 21 is changed. As the rest of the configuration is the same as the fifth embodiment, a description thereof will be omitted here.
  • the high-concentration layer 21 is formed along the breakdown voltage improvement layer 30.
  • the high-concentration layer 21 has divided portions covering each breakdown voltage improvement layer 30.
  • the lower surface of the gate trench 15, on the side opposite the breakdown voltage improvement layer 30 that contacts the gate trench 15, is exposed from the high-concentration layer 21, and the exposed portion contacts the drift layer 12.
  • Such a high-concentration layer 21 is manufactured by growing an epitaxial layer that constitutes the drift layer 12 and the like on the substrate 11 to form the semiconductor substrate 10, and then performing ion implantation using a mask to form the high-concentration layer 21.
  • the high-concentration layer 21 is arranged on the underside of the breakdown voltage improvement layer 30, which is located deeper than the gate trench 15, so as to contact the portion of the underside of the breakdown voltage improvement layer 30 opposite the gate trench 15 with which the breakdown voltage improvement layer 30 is in contact. Therefore, the same effects as those of the fifth embodiment can be obtained.
  • the gate trench 15 is exposed from the high-concentration layer 21.
  • the area in which the high-concentration layer 21 is formed is reduced. This makes it easier to prevent a decrease in the DS breakdown voltage.
  • the n-type impurity concentration of the high-concentration layer 21 may be varied in different portions.
  • the source region 14 and the body layer 13 are disposed so as to contact one of the gate trenches 15, and the breakdown voltage improving layer 30 is disposed so as to contact the other gate trench 15.
  • a current flows from the source region 14 that contacts one of the gate trenches 15 between the two adjacent gate trenches 15 in the X-axis direction.
  • the high-concentration layer 21 is preferably configured as follows.
  • the high-concentration layer 21 preferably has a higher concentration in a portion of the voltage-resistance improving layer 30 that contacts the portion of the voltage-resistance improving layer 30 opposite the gate trench 15 with which the voltage-resistance improving layer 30 contacts than in a portion of the voltage-resistance improving layer 30 that contacts the lower surface of the voltage-resistance improving layer 30 and the portion of the voltage-resistance improving layer 30 that contacts the gate trench 15.
  • Adjusting the n-type impurity concentration of the high-concentration layer 21 in this manner makes it difficult for a depletion layer to extend to the gate trench 15 side located opposite the gate trench 15 with which the voltage-resistance improving layer 30 contacts, thereby further reducing the narrowing of the current path and the increase in on-resistance. Adjusting the n-type impurity concentration of the high-concentration layer 21 in this manner also makes it difficult for a high electric field to penetrate the gate insulating film 16, thereby reducing the reduction in the DS breakdown voltage. Note that when the n-type impurity concentrations of the high-concentration layer 21 are varied in the fifth embodiment, the same effect can be achieved by maintaining the relationship between the n-type impurity concentrations of the high-concentration layer 21 as described above.
  • Seventh Embodiment A seventh embodiment will be described. This embodiment is different from the fifth embodiment in that the shape of the high concentration layer 21 is changed. As the rest of the configuration is the same as the fifth embodiment, a description thereof will be omitted here.
  • the high-concentration layer 21 is a portion of the breakdown voltage improvement layer 30 located on the other surface 10b side of the gate trench 15, and is arranged so as to contact the portion of the breakdown voltage improvement layer 30 opposite the gate trench 15 with which it contacts.
  • the high-concentration layer 21 is formed so as not to contact the bottom surface of the breakdown voltage improvement layer 30 and the portion of the breakdown voltage improvement layer 30 on the gate trench 15 side with which it contacts.
  • the bottom surface of the breakdown voltage improvement layer 30 and the portion of the breakdown voltage improvement layer 30 on the gate trench 15 side with which it contacts are in contact with the drift layer 12.
  • a high-concentration layer 21 having a higher impurity concentration than the drift layer 12 is arranged so as to contact the portion of the breakdown voltage improvement layer 30 that is located closer to the other surface 10b than the gate trench 15.
  • the high-concentration layer 21 is arranged so as to contact a portion of the breakdown voltage improvement layer 30 that is located closer to the other surface 10b than the gate trench 15, and that is located on the opposite side of the gate trench 15 that is in contact with the breakdown voltage improvement layer 30. This makes it easier to prevent the depletion layer from extending from the gate trench 15 side that is in contact with the breakdown voltage improvement layer 30 to the gate trench 15 side that is in contact with the source region 14 between two gate trenches 15 adjacent to each other in the X-axis direction, making it easier to reduce the on-resistance.
  • the high-concentration layer 21 may be formed so as to contact only a portion of the breakdown voltage improving layer 30 on the side opposite the gate trench 15 with which the breakdown voltage improving layer 30 is in contact, that is, a portion located closer to the other surface 10b than the gate trench 15.
  • the high-concentration layer 21 may be formed so as to contact only a portion of the breakdown voltage improving layer 30 on the side of the gate trench 15 with which the breakdown voltage improving layer 30 is in contact.
  • the high-concentration layer 21 may be formed so that the lower surface and a portion of the breakdown voltage improving layer 30 on the side opposite the gate trench 15 with which the breakdown voltage improving layer 30 is in contact with the drift layer 12.
  • the high-concentration layer 21 may be formed so that the lower surface of the breakdown voltage improving layer 30 is in contact with the drift layer 12, and so that the high-concentration layer 21 is in contact only with the portion of the breakdown voltage improving layer 30 opposite the gate trench 15 and the portion on the gate trench 15 side.
  • the high-concentration layer 21 may be arranged to connect adjacent breakdown voltage improving layers 30 in the X-axis direction.
  • the high-concentration layer 21 may be formed so that the lower surface of the breakdown voltage improving layer 30 is exposed. In this configuration, the high-concentration layer 21 may be formed away from the lower surface of the body layer 13 and the lower surface of the gate trench 15, as shown in FIG. 16E.
  • a semiconductor device has been described in which an n-channel MOSFET having an n-type first conductivity type and a p-type second conductivity type is formed.
  • the semiconductor device may also have a p-channel MOSFET formed therein, in which the conductivity types of the components of the n-channel MOSFET are reversed.
  • the semiconductor device may also have a configuration in which an IGBT having a similar structure is formed therein, in addition to a MOSFET.
  • the IGBT is the same as the MOSFET described in the above embodiments, except that the n + type substrate 11 in the above embodiments is changed to a p + type substrate 11.
  • the high-concentration layer 21 may also be formed in the peripheral region Rb.
  • a semiconductor device a first impurity region (11) of a first conductivity type or a second conductivity type; a drift layer (12) of a first conductivity type disposed on the first impurity region and having a lower impurity concentration than the first impurity region; a body layer (13) of a second conductivity type formed on the drift layer; a second impurity region (14) of the first conductivity type formed in a surface layer portion of the body layer; a plurality of gate trenches (15) penetrating the second impurity region and the body layer; a gate insulating film (16) formed on the inner wall surface of the gate trench; a gate electrode (17) formed on the gate insulating film; a first electrode (23) electrically connected to the second impurity region and the body layer; a second electrode (24) electrically connected to the first impurity region; the second impurity region is formed to contact only one
  • [Second viewpoint] 10 The semiconductor device according to claim 1, wherein the high concentration layer is formed in contact with a lower surface of the body layer and covers a portion of the gate trench protruding from the body layer and the breakdown voltage improving layer.
  • the high concentration layer has a portion on the first impurity region side that is parallel to a surface direction of the first impurity region.
  • the high concentration layer is formed so that the gate trench is in contact with the drift layer.
  • a semiconductor device wherein the high concentration layer is formed so as to cover a portion of the breakdown voltage improving layer that is formed deeper than a bottom surface of the gate trench.
  • a second impurity region formed on the first impurity region side of the first impurity region and a second impurity region formed on the second impurity region side of the first impurity region, the second impurity region being formed on the first impurity region side of the first impurity region, and the third impurity region being formed on the second impurity region side of the first impurity region.
  • the semiconductor device according to any one of the first to sixth aspects, wherein the high concentration layer has a first conductivity type impurity concentration that is equal to or less than half of the second conductivity type impurity concentration in the breakdown voltage improvement layer.
  • the gate trench is disposed in an active region (Ra) through which a current flows by controlling a voltage applied to the gate electrode, and an outer peripheral region (Rb) surrounding the active region,
  • the semiconductor device according to any one of the first to seventh aspects, wherein the high concentration layer is formed only in the active region.
  • a first impurity region (11) of a first conductivity type or a second conductivity type a drift layer (12) of a first conductivity type disposed on the first impurity region and having a lower impurity concentration than the first impurity region; a body layer (13) of a second conductivity type formed on the drift layer; a second impurity region (14) of the first conductivity type formed in a surface layer portion of the body layer; a plurality of gate trenches (15) penetrating the second impurity region and the body layer; a gate insulating film (16) formed on the inner wall surface of the gate trench; a gate electrode (17) formed on the gate insulating film; a first electrode (23) electrically connected to the second impurity region and the body layer; a second electrode (24) electrically connected to the first impurity region; the second impurity region is formed to contact only one of opposing side surfaces of the gate trench, a second conductivity type breakdown voltage improving layer (30) that is formed deeper than the

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Abstract

第１不純物領域（１１）と、第１不純物領域（１１）上に配置されたドリフト層（１２）と、ドリフト層（１２）上に形成されたボディ層（１３）と、ボディ層（１３）の表層部に形成された第２不純物領域（１４）と、第２不純物領域（１４）およびボディ層（１３）を貫通する複数のゲート用トレンチ（１５）とを備え、第２不純物領域（１４）は、ゲート用トレンチ（１５）の相対する側面の一方の側面のみに接するように形成され、ゲート用トレンチ（１５）の相対する側面の他方の側面に接しつつ、ゲート用トレンチの下面よりも深くまで形成された耐圧向上層（３０）と、耐圧向上層（３０）の下面のうち、当該耐圧向上層（３０）が接するゲート用トレンチ（１５）と反対側の部分と接するように形成され、ドリフト層（１２）よりも高不純物濃度とされた第１導電型の高濃度層（２１）と、を有するようにする。

Description

半導体装置およびその製造方法 関連出願への相互参照
　本出願は、２０２４年７月３０日に出願された日本特許出願番号２０２４－１２３４４７号に基づくもので、ここにその記載内容が参照により組み入れられる。
　本開示は、半導体装置およびその製造方法に関するものである。
　従来より、トレンチゲート構造を有するＭＯＳＦＥＴ（metal oxide semiconductor field effect transistorの略）が形成された炭化珪素（以下では、単にＳｉＣともいう）で構成される半導体装置が提案されている（例えば、特許文献１参照）。具体的には、この半導体装置では、ｎ＋型のドレイン層上にｎ型のドリフト層が形成され、ドリフト層上にｐ型のボディ層が形成されている。また、この半導体装置では、ボディ層上にｎ＋型のソース領域が形成されている。そして、この半導体装置では、ソース領域およびボディ領域を貫通してドリフト層に達するようにトレンチゲート構造が形成されている。なお、トレンチゲート構造は、ゲート用トレンチにゲート絶縁膜を介してゲート電極が配置されることで構成されている。また、ソース領域は、ゲート用トレンチの相対する側面の一方の側面と接するように形成されている。そして、この半導体装置では、ゲート用トレンチの相対する側面の他方の側面と接するように、トレンチゲート構造よりも下方まで伸びるｐ型の耐圧向上層が形成されている。
　このような半導体装置では、トレンチゲート構造よりも深い位置に耐圧向上層が形成されているため、オフ状態では、耐圧向上層とドリフト層との間に構成される空乏層により、ドレイン電圧の影響による等電位線のせり上がりが抑制され、高電界がゲート絶縁膜に入り込み難くなる。したがって、ゲート絶縁膜が破壊されることを抑制でき、ドレイン－ソース間のＤＳ耐圧を高くできる。
特開２０１３－１２５９０号公報
　しかしながら、上記のような半導体装置では、ｎ型のドリフト層内にｐ型の耐圧向上層を形成しており、ドリフト層と耐圧向上層との間に構成される空乏層が広がって電流経路が狭くなることでオン抵抗が増加する可能性がある。
　本開示は、オン抵抗を低くできる半導体装置およびその製造方法を提供することを目的とする。
　本開示の１つの観点によれば、半導体装置は、第１導電型または第２導電型とされた第１不純物領域と、第１不純物領域上に配置され、第１不純物領域よりも低不純物濃度とされた第１導電型のドリフト層と、ドリフト層上に形成された第２導電型のボディ層と、ボディ層の表層部に形成された第１導電型の第２不純物領域と、第２不純物領域およびボディ層を貫通する複数のゲート用トレンチと、ゲート用トレンチの内壁面に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、第２不純物領域およびボディ層と電気的に接続される第１電極と、第１不純物領域と電気的に接続される第２電極と、を備え、第２不純物領域は、ゲート用トレンチの相対する側面の一方の側面のみに接するように形成され、ゲート用トレンチの相対する側面の他方の側面に接しつつ、ゲート用トレンチの下面よりも深くまで形成され、第１電極と電気的に接続される第２導電型の耐圧向上層と、耐圧向上層の下面のうち、当該耐圧向上層が接するゲート用トレンチと反対側の部分と接するように形成され、ドリフト層よりも高不純物濃度とされた第１導電型の高濃度層と、を有している。
　これによれば、ゲート用トレンチより深い位置に配置されている第２導電型の耐圧向上層の下面において、この耐圧向上層が接するゲート用トレンチと反対側の部分と接するように第１導電型の高濃度層が配置されている。このため、オン状態である際、耐圧向上層に起因する空乏層が伸び過ぎることを抑制でき、オン抵抗を低くできる。
　また、本開示の別の観点によれば、上記の半導体装置の製造方法では、第１不純物領域上にエピタキシャル層が成長された半導体基板を用意することと、半導体基板に高濃度層を形成することと、高濃度層を形成した後、ゲート用トレンチを形成することと、を行う。
　これによれば、高濃度層を形成した後にゲート用トレンチを形成するため、ゲート用トレンチを形成した後に高濃度層を形成する場合と比較して、位置合わせを行い易くなり、製造工程の簡略化を図ることができる。
第１実施形態における半導体装置を示す平面図である。 図１中のII－II線に沿った断面図である。 高濃度層の不純物濃度、オン抵抗、ＤＳ耐圧の関係を示す図である。 高濃度層無しの半導体装置を示す断面図である。 第１実施形態の変形例における半導体装置を示す断面図である。 第２実施形態における半導体装置を示す断面図である。 第２実施形態の変形例における半導体装置を示す断面図である。 第２実施形態の変形例における半導体装置を示す断面図である。 第２実施形態の変形例における半導体装置を示す断面図である。 第２実施形態の変形例における半導体装置を示す断面図である。 第２実施形態の変形例における半導体装置を示す断面図である。 第２実施形態の変形例における半導体装置を示す断面図である。 第２実施形態の変形例における半導体装置を示す断面図である。 第３実施形態における半導体装置を示す断面図である。 第３実施形態の変形例における半導体装置を示す断面図である。 第４実施形態における半導体装置を示す断面図である。 第４実施形態の変形例における半導体装置を示す断面図である。 第４実施形態の変形例における半導体装置を示す断面図である。 第４実施形態の変形例における半導体装置を示す断面図である。 第４実施形態の変形例における半導体装置を示す断面図である。 第４実施形態の変形例における半導体装置を示す断面図である。 第４実施形態の変形例における半導体装置を示す断面図である。 第４実施形態の変形例における半導体装置を示す断面図である。 第５実施形態における半導体装置を示す断面図である。 第５実施形態の変形例における半導体装置を示す断面図である。 第５実施形態の変形例における半導体装置を示す断面図である。 第６実施形態における半導体装置を示す断面図である。 第７実施形態における半導体装置を示す断面図である。 第７実施形態の変形例における半導体装置を示す断面図である。 第７実施形態の変形例における半導体装置を示す断面図である。 第７実施形態の変形例における半導体装置を示す断面図である。 第７実施形態の変形例における半導体装置を示す断面図である。 第７実施形態の変形例における半導体装置を示す断面図である。
　以下、本開示の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
　（第１実施形態）
　第１実施形態について、図面を参照しつつ説明する。本実施形態では、半導体装置として、ＳｉＣで構成された半導体装置を例に挙げて説明する。なお、以下では、ＭＯＳＦＥＴが形成された半導体装置を例に挙げて説明する。
　図１に示されるように、半導体装置は、アクティブ領域Ｒａと、アクティブ領域Ｒａを囲む外周領域Ｒｂとを有している。アクティブ領域Ｒａは、後述するようにＭＯＳＦＥＴが形成されて電流が流れる領域である。外周領域Ｒｂは、具体的な構成は省略するが、アクティブ領域Ｒａを囲むように配置され、ＦＬＲ（Field Limiting Ringの略）構造等が形成された領域である。そして、外周領域Ｒｂには、後述するゲート電極１７と接続されるパッド部１等が形成されている。
　半導体装置は、図２に示されるように、一面１０ａおよび他面１０ｂを有する半導体基板１０を用いて構成されている。なお、図２は、図１中のII－II線に沿った断面図であり、アクティブ領域Ｒａの断面図である。以下、半導体基板１０の深さ（すなわち、厚み）方向をＺ軸方向とし、半導体基板１０の一面１０ａに平行な一方向（すなわち、Ｚ軸方向に直交する一方向）をＸ軸方向とし、Ｘ軸方向およびＺ軸方向に直交する方向をＹ軸方向として説明する。また、以下では、半導体基板１０の一面１０ａから他面１０ｂに向かうＺ軸方向の長さを単に深さともいう。Ｚ軸方向は、後述する基板１１とドリフト層１２との積層方向であるともいえる。さらに、以下では、後述する各部のうちの他面１０ｂ側に位置する部分を下面ともいう。
　半導体基板１０は、本実施形態ではＳｉＣで構成されている。但し、半導体基板１０は、窒化ガリウムや酸化ガリウム等で構成されていてもよい。半導体基板１０は、ＳｉＣからなるｎ＋型の基板１１を備えている。本実施形態では、基板１１として、例えば、（０００１）Ｓｉ面に対して０～８°のオフ角を有し、窒素やリン等のｎ型不純物濃度が１．０×１０１９／ｃｍ３とされ、厚さが３００μｍ程度とされたものが用いられる。なお、基板１１は、本実施形態ではドレイン領域を構成するものであり、第１不純物領域に相当している。
　基板１１の表面上には、例えばｎ型不純物濃度が８．５×１０１５／ｃｍ３とされ、基板１１よりも低不純物濃度とされたｎ－型のドリフト層１２が形成されている。なお、半導体基板１０は、基板１１とドリフト層１２との間に、基板１１よりも低不純物濃度とされ、ドリフト層１２よりも高不純物濃度とされたｎ型のバッファ層が備えられていてもよい。ドリフト層１２上には、例えばｐ型不純物濃度が５．０×１０１６～２．０×１０１９／ｃｍ３とされたｐ型のボディ層１３が形成されている。ボディ層１３上には、例えばｎ型不純物濃度（すなわち、表面濃度）が１．０×１０２１／ｃｍ３とされ、ドリフト層１２よりも高不純物濃度とされたｎ＋型のソース領域１４が形成されている。そして、本実施形態の半導体基板１０は、ソース領域１４側の面で一面１０ａが構成され、基板１１側の面で他面１０ｂが構成されている。なお、本実施形態では、ソース領域１４が第２不純物領域に相当している。
　半導体基板１０には、一面１０ａからソース領域１４およびボディ層１３を貫通するゲート用トレンチ１５が形成されている。本実施形態のゲート用トレンチ１５は、Ｙ軸方向を長手方向として延設されている。なお、図１中では、１つのゲート用トレンチ１５のみを示しているが、ゲート用トレンチ１５は、実際には、Ｙ軸方向を長手方向として複数本が延設されると共に、これらがＸ軸方向に等間隔で並べられてストライプ状となるように形成されている。
　ゲート用トレンチ１５の内壁面は、ゲート絶縁膜１６によって覆われており、ゲート絶縁膜１６上には、ゲート電極１７が配置されている。そして、各ゲート電極１７は、ゲート絶縁膜１６によって半導体基板１０から絶縁された状態となっている。このようにして本実施形態のトレンチゲート構造が形成されている。
　また、半導体基板１０には、一面１０ａからソース領域１４およびボディ層１３を貫通してドリフト層１２に達する耐圧用トレンチ１８が形成されている。耐圧用トレンチ１８は、ゲート用トレンチ１５と同様に、Ｙ軸方向を長手方向として延設されていると共にＸ軸方向に沿ってストライプ状となるように複数本形成されている。また、耐圧用トレンチ１８は、Ｘ軸方向にて隣合う耐圧用トレンチ１８の間にゲート用トレンチ１５が配置されるように形成されている。
　本実施形態の耐圧用トレンチ１８は、下面がゲート用トレンチ１５の下面よりも他面１０ｂ側に位置するように形成されている。言い換えると、本実施形態の耐圧用トレンチ１８は、下面がゲート用トレンチ１５の下面よりも深くなるように形成されている。なお、ゲート用トレンチ１５の下面とは、ゲート用トレンチ１５における他面１０ｂ側の面のことであり、耐圧用トレンチ１８の下面とは、耐圧用トレンチ１８における他面１０ｂ側の面のことである。そして、耐圧用トレンチ１８の内壁面は、酸化膜等で構成される絶縁膜２５で覆われている。
　半導体基板１０には、耐圧用トレンチ１８の下面と対向するように、ｐ型のトレンチ下層１９が形成されている。トレンチ下層１９は、半導体基板１０を一面１０ａ側から視た際、対応する耐圧用トレンチ１８の長手方向（すなわち、本実施形態ではＹ軸方向）に沿って長く伸びるように形成されている。但し、トレンチ下層１９は、耐圧用トレンチ１８の長手方向の一方端から他方端の間で分断された部分を有するように形成されていてもよい。また、トレンチ下層１９は、本実施形態では耐圧用トレンチ１８の下面と接するように形成されているが、耐圧用トレンチ１８の下面から少し離れて形成されていてもよい。なお、半導体基板１０を一面１０ａ側から視た際とは、Ｚ軸方向から視たときということもできるし、基板１１とドリフト層１２との積層方向においてということもできる。
　また、半導体基板１０には、トレンチ下層１９と接続され、耐圧用トレンチ１８の側面に沿って形成されたｐ型のトレンチ側層２０が形成されている。そして、本実施形態の耐圧用トレンチ１８は、ソース領域１４から突き出した部分において、トレンチ下層１９およびトレンチ側層２０で覆われた部分を有する形状となっている。さらに、半導体基板１０には、ソース領域１４を挟んでゲート用トレンチ１５と反対側に配置され、トレンチ側層２０と接続されるコンタクト領域２６が形成されている。そして、トレンチ側層２０は、コンタクト領域２６の下面から耐圧用トレンチ１８の側面に沿って形成されている。なお、コンタクト領域２６は、トレンチ下層１９、トレンチ側層２０、およびボディ層１３が後述する上部電極２３と電気的に接続されて電位が固定されれば、詳細な形状は適宜変更可能である。例えば、コンタクト領域２６は、Ｙ軸方向に長く伸びるように形成されていてもよいし、分断されて選択的に形成されていてもよい。また、コンタクト領域２６は、ボディ層１３の上方に形成されていてもよい。コンタクト領域２６の下面とは、コンタクト領域２６における他面１０ｂ側の面のことである。
　なお、本実施形態のトレンチ側層２０は、Ｙ軸方向において選択的に形成されている。そして、トレンチ側層２０が形成されていない部分では、ボディ層１３が耐圧用トレンチ１８の側面と接している。但し、トレンチ側層２０は、ゲート用トレンチ１５の長手方向（すなわち、本実施形態ではＹ軸方向）に沿って長く伸びるように形成されていてもよい。また、トレンチ側層２０は、本実施形態では耐圧用トレンチ１８の側面と接するように形成されているが、耐圧用トレンチ１８の側面から少し離れて形成されていてもよい。
　そして、上記のように、耐圧用トレンチ１８は、下面がゲート用トレンチ１５の下面よりも他面１０ｂ側に位置するように形成されている。このため、トレンチ下層１９は、ゲート用トレンチ１５の下面よりも他面１０ｂ側（すなわち、深い位置）に形成されているといえる。また、トレンチ側層２０は、ゲート用トレンチ１５の下面よりも他面１０ｂ側（すなわち、深い位置）に形成された部分を有するといえる。そして、本実施形態では、トレンチ下層１９およびトレンチ側層２０が耐圧向上層に相当する。
　さらに、半導体基板１０には、トレンチ下層１９およびトレンチ側層２０のうちのゲート用トレンチ１５の下面よりも他面１０ｂ側となる位置（すなわち、深い位置）に、ドリフト層１２よりもｎ型不純物濃度が高くされたｎ型の高濃度層２１が形成されている。本実施形態では、高濃度層２１は、ボディ層１３の下面と接しつつ、トレンチ下層１９およびトレンチ側層２０を覆い、さらにゲート用トレンチ１５のうちのボディ層１３から他面１０ｂ側に突き出した部分を覆うように形成されている。つまり、高濃度層２１は、ドリフト層１２とボディ層１３との間の全体に形成されている。また、高濃度層２１は、下面が他面１０ｂとほぼ平行となるように形成されている。なお、ボディ層１３の下面とは、ボディ層１３における他面１０ｂ側の面のことであり、高濃度層２１の下面とは、高濃度層２１における他面１０ｂ側の面のことである。
　また、高濃度層２１のｎ型不純物濃度は、ドリフト層１２よりも高くされているが、ｐ型のトレンチ下層１９およびｐ型のトレンチ側層２０のｐ型不純物濃度の１／２以下とされている。なお、トレンチ下層１９およびトレンチ側層２０は、例えば、ｐ型不純物濃度が２．０×１０１７～５．０×１０１８／ｃｍ３程度とされる。
　半導体基板１０の一面１０ａ側には、ゲート電極１７を覆うように層間絶縁膜２２が配置されている。層間絶縁膜２２は、ＢＰＳＧ（Borophosphosilicate Glassの略）等で構成されている。そして、層間絶縁膜２２には、ソース領域１４および耐圧用トレンチ１８を露出させるコンタクトホール２２ａが形成されている。
　層間絶縁膜２２上には、上部電極２３が配置されている。具体的には、上部電極２３は、層間絶縁膜２２に形成されたコンタクトホール２２ａを通じてソース領域１４およびコンタクト領域２６と電気的に接続されるように形成されている。上部電極２３は、耐圧用トレンチ１８内にも配置されている。但し、耐圧用トレンチ１８には絶縁膜２５が配置されているため、耐圧用トレンチ１８内に配置された上部電極２３は、直接的にトレンチ下層１９およびトレンチ側層２０とは電気的に接続されない。このような構成とすることにより、ブレークダウンが発生したり、ドレイン－ソース間のＤＳリークが増加することを抑制できる。なお、トレンチ側層２０は、コンタクト領域２６を介して上部電極２３と電気的に接続され、トレンチ下層１９およびボディ層１３は、トレンチ側層２０およびコンタクト領域２６を介して上部電極２３と電気的に接続されている。また、本実施形態では、上部電極２３が第１電極に相当している。
　本実施形態の上部電極２３は、例えば、Ｎｉ／Ａｌ等の複数の金属にて構成されている。そして、複数の金属のうちのｎ型ＳｉＣ（すなわち、ソース領域１４）を構成する部分と接触する部分は、ｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうちの少なくともｐ型ＳｉＣ（すなわち、コンタクト領域２６）と接触する部分は、ｐ型ＳｉＣとオーミック接触可能な金属で構成されている。
　半導体基板１０の他面１０ｂ側には、基板１１と電気的に接続される下部電極２４が形成されている。なお、本実施形態では、下部電極２４が第２電極に相当している。
　以上が本実施形態における半導体装置の構成である。なお、本実施形態では、ｎ型が第１導電型に相当し、ｐ型が第２導電型に相当する。また、半導体装置は、上記のようにアクティブ領域Ｒａとアクティブ領域Ｒａを囲む外周領域Ｒｂとを有している。そして、本実施形態の高濃度層２１は、アクティブ領域Ｒａのみに形成されている。次に、上記半導体装置の作動および効果について説明する。
　本実施形態の半導体装置は、ゲート電極１７に閾値電圧以上のゲート電圧が印加される前のオフ状態では、ボディ層１３に反転層が形成されない。このため、下部電極２４に正の電圧、例えば１６００Ｖが印加されたとしても、ソース領域１４からボディ層１３内に電子が流れず、半導体装置は、上部電極２３と下部電極２４との間に電流が流れないオフ状態となる。
　そして、半導体装置がオフ状態である場合には、ゲート－ドレイン間に電界がかかり、ゲート絶縁膜１６の下面側に電界集中が発生し得る。しかしながら、本実施形態の半導体装置では、ゲート用トレンチ１５よりも他面１０ｂ側（すなわち、深い位置）にトレンチ下層１９およびトレンチ側層２０の一部が形成されている。このため、ｐ型のトレンチ下層１９およびトレンチ側層２０とｎ型の高濃度層２１との間に構成される空乏層により、ドレイン電圧の影響による等電位線のせり上がりが抑制され、高電界がゲート絶縁膜１６に入り込み難くなる。したがって、本実施形態では、ゲート絶縁膜１６が破壊されることを抑制でき、ドレイン－ソース間のＤＳ耐圧の向上を図ることができる。
　そして、ゲート電極１７に、閾値電圧以上のゲート電圧、例えば２０Ｖが印加されると、ボディ層１３のうちのゲート用トレンチ１５に接している表面に反転層（すなわち、チャネル）が形成される。これにより、ソース領域１４から、反転層、高濃度層２１、ドリフト層１２を経由して基板１１へ電子が流れ、オン状態となる。
　この際、ゲート用トレンチ１５よりも他面１０ｂ側となる位置において、トレンチ下層１９およびトレンチ側層２０に起因する空乏層が伸び過ぎると、電流経路が狭くなり、オン抵抗が大きくなる。このため、本実施形態では、ゲート用トレンチ１５よりも他面１０ｂ側となる位置において、トレンチ下層１９およびトレンチ側層２０と接するように高濃度層２１が形成されている。このため、空乏層が伸びすぎることを抑制でき、オン抵抗を低くすることができる。
　ここで、本実施形態のように高濃度層２１を形成した場合、トレンチ下層１９およびトレンチ側層２０に起因する空乏層が伸び難くなるため、ＤＳ耐圧が低下することが懸念される。このため、本発明者らは、高濃度層２１のｎ型不純物濃度、オン抵抗Ｒｏｎ、ＤＳ耐圧の関係について鋭意検討を行い、図３に示される結果を得た。なお、図３中の高濃度層２１の不純物濃度無しとは、図４に示されるように、高濃度層２１が形成されておらず、ドリフト層１２がトレンチ下層１９およびトレンチ側層２０と接している半導体装置のことである。
　図３に示されるように、高濃度層２１の不純物濃度を高くすると、オン抵抗Ｒｏｎを低くできるが、ＤＳ耐圧も低くなることが確認される。しなしながら、例えば、高濃度層２１のｎ型不純物濃度を５×１０１６／ｃｍ３とした場合、高濃度層２１を配置しない場合と比較して、オン抵抗Ｒｏｎを約３０％低くできることが確認される。一方、高濃度層２１のｎ型不純物濃度を５×１０１６／ｃｍ３とした場合、ＤＳ耐圧は、高濃度層２１を配置しない場合と比較して約１１％低くなることが確認される。つまり、高濃度層２１を形成することにより、ＤＳ耐圧も低くなるが、オン抵抗Ｒｏｎをより低くできることが確認される。言い換えると、高濃度層２１を形成すると、ＤＳ耐圧の低減よりもオン抵抗Ｒｏｎの低減の方が大きくなることが確認される。但し、高濃度層２１の不純物濃度を高くし過ぎると、空乏層が伸び難くなり、ＤＳ耐圧の低下が大きくなる可能性がある。そして、本発明者らの検討によれば、高濃度層２１は、ｎ型不純物濃度がトレンチ下層１９およびトレンチ側層２０のｐ型不純物濃度の１／２以下とされることが好ましいことが確認されている。したがって、本実施形態では、高濃度層２１のｎ型不純物濃度は、ｐ型のトレンチ下層１９およびｐ型のトレンチ側層２０のｐ型不純物濃度の１／２以下とされている。これにより、ＤＳ耐圧の低下割合よりもオン抵抗Ｒｏｎの低下割合を大きくできる。
　なお、このような半導体装置は、例えば、次のように製造される。すなわち、まず、基板１１上にドリフト層１２等を構成するエピタキシャル層を成長させて半導体基板１０を構成する。次に、ｎ型不純物をイオン注入して高濃度層２１を形成する。高濃度層２１は、例えば、加速電圧を変化させながらｎ型不純物をイオン注入することで半導体基板１０の一面１０ａから深い位置まで形成する。この際、加速電圧の最大電圧は、２５００ＫｅＶ程度とされる。なお、高濃度層２１は、エピタキシャル層を成長させる際に高濃度層２１となる部分の不純物濃度を予め高くすることによって形成するようにしてもよい。すなわち、高濃度層２１を構成するイオン注入を省略するようにしてもよい。続いて、ボディ層１３、ソース領域１４、およびコンタクト領域２６を形成した後にゲート用トレンチ１５および耐圧用トレンチ等を形成する。そして、適宜マスクを配置してｐ型不純物をイオン注入することでトレンチ下層１９およびトレンチ側層２０を形成すると共に、ゲート絶縁膜１６、ゲート電極１７等を順に形成する。トレンチ下層１９およびトレンチ側層２０は、耐圧用トレンチ１８の壁面に対してｐ型不純物がイオン注入されることで耐圧用トレンチ１８に沿って形成される。その後、上部電極２３および下部電極２４を製造することにより、上記の半導体装置が製造される。
　以上説明した本実施形態によれば、ゲート用トレンチ１５より深い位置に配置されているｐ型のトレンチ下層１９およびトレンチ側層２０と接するように、ドリフト層１２よりも高不純物濃度とされているｎ型の高濃度層２１が配置されている。このため、オン状態である際、トレンチ下層１９およびトレンチ側層２０に起因する空乏層が伸び過ぎることを抑制でき、オン抵抗を低くできる。
　（１）本実施形態では、トレンチ下層１９を含んで耐圧向上層が構成されている。このため、ゲート用トレンチ１５より深い位置にｐ型層を配置し易くでき、ＤＳ耐圧を高くし易くできる。
　（２）本実施形態では、高濃度層２１は、ボディ層１３の下面と接しつつ、ゲート用トレンチ１５のうちのボディ層１３から突き出した部分、トレンチ下層１９、トレンチ側層２０を覆うように形成されている。このような高濃度層２１は、全体的にｎ型不純物をイオン注入するか、またはエピタキシャル層を成長させる際のｎ型不純物濃度を調整することによって形成される。このため、高濃度層２１が選択的に形成されている場合と比較して、製造工程の簡略化を図ることができる。また、高濃度層２１がトレンチ下層１９、トレンチ側層２０を覆うように形成されているため、トレンチ下層１９およびトレンチ側層２０に起因する空乏層が面方向および深さ方向に伸び過ぎることを抑制できる。したがって、さらにオン抵抗を低くできる。
　（３）本実施形態では、耐圧用トレンチ１８は、下面がゲート用トレンチ１５の下面よりも他面１０ｂ側に位置するように形成されている。このため、耐圧用トレンチ１８の下面と対向するように形成されているトレンチ下層１９を深い位置に形成し易くできる。したがって、ＤＳ耐圧を高くし易くできる。
　（４）本実施形態では、高濃度層２１は、基板１１側の部分（すなわち、他面１０ｂ側の部分）が基板１１の面方向と平行とされている。このため、オフ時に空乏層が基板１１側に均等に広がり易くなり、ＤＳ耐圧を高くし易くできる。
　（５）本実施形態では、高濃度層２１は、アクティブ領域Ｒａのみに形成されている。このため、外周領域Ｒｂからのドレイン電圧の影響による等電位線のせり上がりを抑制し易くできる。したがって、ＤＳ耐圧が低下することを抑制できる。
　（６）本実施形態では、高濃度層２１は、ｎ型不純物濃度がトレンチ下層１９およびトレンチ側層２０のｐ型不純物濃度の１／２以下とされている。このため、ＤＳ耐圧が大きく低下することを抑制できる。
　（７）本実施形態では、高濃度層２１を形成した後にゲート用トレンチ１５および耐圧用トレンチ１８を形成する。このため、ゲート用トレンチ１５および耐圧用トレンチ１８を形成した後に高濃度層２１を形成する場合と比較して、位置合わせを行い易くなり、製造工程の簡略化を図ることができる。
　（第１実施形態の変形例）
　上記第１実施形態の変形例について説明する。上記第１実施形態において、ボディ層１３は、上部電極２３と電気的に接続されるのであれば、詳細な形状は適宜変更可能である。例えば、ボディ層１３は、ソース領域１４と共に半導体基板１０の一面１０ａから露出するように形成され、一面１０ａ側で上部電極２３と電気的に接続されるようにしてもよい。さらに、上記第１実施形態では、トレンチ側層２０の一部がゲート用トレンチ１５の下面よりも他面１０ｂ側に位置しており、この部分でもＤＳ耐圧の向上を図ることができる。このため、トレンチ下層１９が形成されていなくてもよい。
　また、上記第１実施形態において、高濃度層２１は、図５に示されるように、Ｚ軸方向（すなわち、深さ方向）において、第１高濃度層２１ａと第２高濃度層２１ｂとが積層された構成とされ、第１高濃度層２１ａと第２高濃度層２１ｂとのｎ型不純物濃度が異なっていてもよい。つまり、高濃度層２１は、深さ方向において、ｎ型不純物濃度が一定とされていなくてもよい。また、高濃度層２１は、特に図示しないが、半導体基板１０の面方向（すなわち、Ｘ軸方向およびＹ軸方向）において、ｎ型不純物濃度が一定とされていなくてもよい。さらに、高濃度層２１は、特に図示しないが、例えば、トレンチ下層１９およびトレンチ側層２０と接する部分のｎ型不純物濃度を、トレンチ下層１９およびトレンチ側層２０と接しない部分のｎ型不純物濃度より高くするようにしてもよい。なお、ｎ型不純物濃度を部分的に異ならせる場合においても、高濃度層２１のうちの最も高い部分のｎ型不純物濃度は、トレンチ下層１９およびトレンチ側層２０のｐ型不純物濃度の１／２以下とされることが好ましい。
　さらに、上記第１実施形態において、高濃度層２１のｎ型不純物濃度は、ｐ型のトレンチ下層１９およびｐ型のトレンチ側層２０のｐ型不純物濃度の１／２より高くされていてもよい。このような半導体装置としても、オン抵抗の低減を図ることができる。
　（第２実施形態）
　第２実施形態について説明する。本実施形態は、第１実施形態に対し、高濃度層２１の形状を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
　本実施形態の半導体装置では、図６に示されるように、高濃度層２１は、耐圧用トレンチ１８に沿って形成されている。言い換えると、高濃度層２１は、トレンチ下層１９およびトレンチ側層２０に沿って形成されている。また、高濃度層２１は、各耐圧用トレンチ１８を覆う部分が分断された状態となっている。そして、ゲート用トレンチ１５は、下面が高濃度層２１から露出した状態となっており、露出した部分がドリフト層１２と接している。
　なお、このような高濃度層２１は、基板１１上にドリフト層１２等を構成するエピタキシャル層を成長させて半導体基板１０を構成した後、マスクを用いたイオン注入を行って高濃度層２１を形成することで製造される。
　以上説明した本実施形態によれば、高濃度層２１は、ゲート用トレンチ１５より深い位置に配置されているｐ型のトレンチ下層１９およびトレンチ側層２０と接するように形成されている。このため、上記第１実施形態と同様の効果を得ることができる。
　（１）本実施形態では、ゲート用トレンチ１５が高濃度層２１から露出した状態となっている。つまり、上記第１実施形態と比較すると、高濃度層２１を形成する領域を少なくしている。このため、ＤＳ耐圧が低下することを抑制し易くできる。
　（第２実施形態の変形例）
　上記第２実施形態の変形例について説明する。上記第２実施形態において、高濃度層２１は、図７Ａに示されるように、トレンチ側層２０のみに接するように形成され、トレンチ下層１９と接するように形成されていなくてもよい。この場合、高濃度層２１は、図７Ｂに示されるように、トレンチ側層２０のうちのゲート用トレンチ１５より他面１０ｂ側に位置する部分のみに接するように形成されていてもよい。また、高濃度層２１は、図７Ｃに示されるように、トレンチ側層２０のうちのゲート用トレンチ１５より他面１０ｂ側に位置する部分であって、さらに他面１０ｂ側の部分のみに接するように形成されていてもよい。さらに、高濃度層２１は、図７Ｄに示されるように、上記第１実施形態に対し、トレンチ下層１９と接する部分が形成されていなくてもよい。そして、高濃度層２１は、図７Ｅに示されるように、図７Ｄの構成に対し、トレンチ側層２０のうちのゲート用トレンチ１５より他面１０ｂ側に位置する部分のみと接するように形成され、ゲート用トレンチ１５の下面が高濃度層２１から露出した状態となるように形成されていてもよい。また、高濃度層２１は、図７Ｆに示されるように、ゲート用トレンチ１５の下面が高濃度層２１から露出した状態となるように、トレンチ側層２０のうちのゲート用トレンチ１５より下方に位置する部分と接するように形成されていると共にトレンチ下層１９と接するように形成されていてもよい。この場合、図７Ｇに示されるように、高濃度層２１は、Ｘ軸方向にて隣合うトレンチ下層１９およびトレンチ側層２０と接する部分が繋がっていてもよい。言い換えると、図７Ｇに示されるように、上記第１実施形態に対し、高濃度層２１は、ゲート用トレンチ１５の下面が高濃度層２１から露出した状態となるように形成されていてもよい。
　（第３実施形態）
　第３実施形態について説明する。本実施形態は、第１実施形態に対し、耐圧用トレンチ１８の深さを変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
　本実施形態の半導体装置では、図８に示されるように、耐圧用トレンチ１８の下面がゲート用トレンチ１５の下面と同じ深さとされている。言い換えると、耐圧用トレンチ１８の深さとゲート用トレンチ１５の深さとが同じとされている。但し、トレンチ下層１９は、耐圧用トレンチ１８の下面と対向するように形成されており、ゲート用トレンチ１５よりも深くまで形成されている。そして、トレンチ下層１９およびトレンチ側層２０は、上記第１実施形態と同様に、耐圧用トレンチ１８に沿って形成されている。
　なお、このような半導体装置は、ゲート用トレンチ１５および耐圧用トレンチ１８を形成する際、ゲート用トレンチ１５および耐圧用トレンチ１８の深さを同じにすることで製造される。
　以上説明した本実施形態によれば、高濃度層２１は、ゲート用トレンチ１５より深い位置に配置されているｐ型のトレンチ下層１９およびトレンチ側層２０と接するように形成されている。このため、上記第１実施形態と同様の効果を得ることができる。
　（１）本実施形態では、耐圧用トレンチ１８は、下面がゲート用トレンチ１５の下面と同じ深さとされている。このため、耐圧用トレンチ１８およびゲート用トレンチ１５を同じ工程で形成でき、製造工程の簡略化を図ることができる。
　（第３実施形態の変形例）
　上記第３実施形態の変形例について説明する。上記第３実施形態において、高濃度層２１は、図９に示されるように、上記第１実施形態の変形例と同様に、Ｚ軸方向（すなわち、深さ方向）において、第１高濃度層２１ａと第２高濃度層２１ｂとが積層された構成とされ、第１高濃度層２１ａと第２高濃度層２１ｂとのｎ型不純物濃度が異なっていてもよい。つまり、高濃度層２１は、深さ方向において、ｎ型不純物濃度が一定とされていなくてもよい。また、高濃度層２１は、特に図示しないが、半導体基板１０の面方向（すなわち、Ｘ軸方向およびＹ軸方向）において、ｎ型不純物濃度が一定とされていなくてもよい。
　また、上記第３実施形態において、トレンチ下層１９がゲート用トレンチ１５よりも他面１０ｂ側に位置する部分を有するのであれば、耐圧用トレンチ１８は、下面がゲート用トレンチ１５の下面よりも一面１０ａ側に位置していてもよい。
　（第４実施形態）
　第４実施形態について説明する。本実施形態は、第３実施形態に対し、高濃度層２１の形状を変更したものである。その他に関しては、第３実施形態と同様であるため、ここでは説明を省略する。
　本実施形態の半導体装置では、図１０に示されるように、上記第２実施形態と同様に、高濃度層２１は、耐圧用トレンチ１８に沿って形成されている。言い換えると、高濃度層２１は、トレンチ下層１９およびトレンチ側層２０に沿って形成されている。また、高濃度層２１は、各耐圧用トレンチ１８を覆う部分が分断された状態となっている。そして、ゲート用トレンチ１５は、下面が高濃度層２１から露出した状態となっており、露出した部分がドリフト層１２と接している。
　以上説明した本実施形態によれば、高濃度層２１は、ゲート用トレンチ１５より深い位置に配置されているｐ型のトレンチ下層１９およびトレンチ側層２０と接するように形成されている。このため、上記第１実施形態と同様の効果を得ることができる。
　（１）本実施形態では、ゲート用トレンチ１５が高濃度層２１から露出した状態となっている。つまり、上記第３実施形態と比較すると、高濃度層２１を形成する領域を少なくしている。このため、ＤＳ耐圧が低下することを抑制し易くできる。
　（第４実施形態の変形例）
　上記４実施形態の変形例について説明する。上記第４実施形態において、上記第２実施形態の変形例のように高濃度層２１の形状を変更してもよい。すなわち、高濃度層２１は、図１１Ａに示されるように、トレンチ側層２０のみに接するように形成され、トレンチ下層１９と接するように形成されていなくてもよい。この場合、高濃度層２１は、図１１Ｂに示されるように、トレンチ側層２０のうちのゲート用トレンチ１５より他面１０ｂ側に位置する部分のみに接するように形成されていてもよい。また、高濃度層２１は、図１１Ｃに示されるように、トレンチ側層２０のうちのゲート用トレンチ１５より他面１０ｂ側に位置する部分であって、さらに他面１０ｂ側の部分のみに接するように形成されていてもよい。さらに、高濃度層２１は、図１１Ｄに示されるように、上記第４実施形態に対し、トレンチ下層１９と接する部分が形成されていなくてもよい。そして、高濃度層２１は、図１１Ｅに示されるように、図１１Ｄの構成に対し、トレンチ側層２０のうちのゲート用トレンチ１５より他面１０ｂ側に位置する部分のみと接するように形成され、ゲート用トレンチ１５の下面が高濃度層２１から露出した状態となるように形成されていてもよい。また、高濃度層２１は、図１１Ｆに示されるように、ゲート用トレンチ１５の下面が高濃度層２１から露出した状態となるように、トレンチ側層２０のうちのゲート用トレンチ１５より下方に位置する部分と接するように形成されていると共にトレンチ下層１９と接するように形成されていてもよい。この場合、図１１Ｇに示されるように、高濃度層２１は、Ｘ軸方向にて隣合うトレンチ下層１９およびトレンチ側層２０と接する部分が繋がっていてもよい。言い換えると、図１１Ｇに示されるように、上記第４実施形態に対し、高濃度層２１は、ゲート用トレンチ１５の下面が高濃度層２１から露出した状態となるように形成されていてもよい。
　（第５実施形態）
　第５実施形態について説明する。本実施形態は、第１実施形態に対し、ゲート用トレンチ１５の片側のみにソース領域１４を配置したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
　本実施形態の半導体装置は、図１２に示されるように、基板１１上にドリフト層１２が形成され、ドリフト層１２上にボディ層１３が形成されている。そして、ボディ層１３の表層部には、ソース領域１４が形成されている。
　半導体基板１０には、一面１０ａからソース領域１４およびボディ層１３を貫通するゲート用トレンチ１５が形成されている。なお、ゲート用トレンチ１５は、上記第１実施形態と同様に、Ｙ軸方向を長手方向として複数本が延設されると共に、これらがＸ軸方向に等間隔で並べられてストライプ状となるように形成されている。また、本実施形態では、半導体基板１０に耐圧用トレンチ１８が形成されていない。そして、ソース領域１４およびボディ層１３は、ゲート用トレンチ１５の相対する側面の一方の側面のみに接するように形成されている。
　また、半導体基板１０には、ゲート用トレンチ１５の相対する側面の他方の側面と接し、ゲート用トレンチ１５よりも深くまで形成されたｐ＋型の耐圧向上層３０が形成されている。なお、図１２では、ゲート用トレンチ１５のうちの紙面左側の側面に接するようにソース領域１４およびボディ層１３が形成され、ゲート用トレンチ１５のうちの紙面右側の側面に接するように耐圧向上層３０が形成されている。
　そして、半導体基板１０には、耐圧向上層３０の下面のうち、この耐圧向上層３０が接するゲート用トレンチ１５と反対側の端部と接するように、ドリフト層１２よりも高不純物濃度とされたｎ型の高濃度層２１が形成されている。本実施形態では、高濃度層２１は、ボディ層１３の下面と接しつつ、耐圧向上層３０およびゲート用トレンチ１５のうちのボディ層１３から他面１０ｂ側に突き出した部分を覆うように形成されている。また、高濃度層２１は、下面が他面１０ｂとほぼ平行となるように形成されている。言い換えると、高濃度層２１は、基板１１側の部分が基板１１の面方向と平行となるように形成されている。なお、高濃度層２１は、ドリフト層１２よりも不純物濃度が高くされているが、ｎ型不純物濃度が耐圧向上層３０のｐ型不純物濃度の１／２以下とされることが好ましい。耐圧向上層３０は、例えば、ｐ型不純物濃度が２．０×１０１７～５．０×１０１８／ｃｍ３程度とされる。
　半導体基板１０の一面１０ａ側には、上記第１実施形態と同様に、ゲート電極１７を覆うように層間絶縁膜２２が配置されている。そして、層間絶縁膜２２には、ソース領域１４および耐圧向上層３０を露出させるコンタクトホール２２ｂが形成されている。
　層間絶縁膜２２上には、上部電極２３が配置されている。具体的には、上部電極２３は、層間絶縁膜２２に形成されたコンタクトホール２２ｂを通じてソース領域１４および耐圧向上層３０と電気的に接続されるように形成されている。なお、ボディ層１３は、耐圧向上層３０を介して上部電極２３と電気的に接続されている。
　本実施形態の上部電極２３は、例えば、Ｎｉ／Ａｌ等の複数の金属にて構成されている。そして、複数の金属のうちのｎ型ＳｉＣ（すなわち、ソース領域１４）を構成する部分と接触する部分は、ｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうちの少なくともｐ型ＳｉＣ（すなわち、耐圧向上層３０）と接触する部分は、ｐ型ＳｉＣとオーミック接触可能な金属で構成されている。
　半導体基板１０の他面１０ｂ側には、基板１１と電気的に接続される下部電極２４が形成されている。なお、本実施形態では、下部電極２４が第２電極に相当している。
　以上が本実施形態における半導体装置の構成である。なお、本実施形態では、ｎ型が第１導電型に相当し、ｐ型が第２導電型に相当する。また、半導体装置は、上記第１実施形態と同様に、アクティブ領域Ｒａとアクティブ領域Ｒａを囲む外周領域Ｒｂとを有している。そして、本実施形態の高濃度層２１は、アクティブ領域Ｒａのみに形成されている。次に、上記半導体装置の作動および効果について説明する。
　本実施形態の半導体装置は、ゲート用トレンチ１５よりも深い位置に耐圧向上層３０が形成されているため、オフ状態では、ｐ型の耐圧向上層３０とｎ型の高濃度層２１との間に構成される空乏層により、ドレイン電圧の影響による等電位線のせり上がりが抑制され、高電界がゲート絶縁膜１６に入り込み難くなる。したがって、本実施形態では、ゲート絶縁膜１６が破壊されることを抑制でき、ドレイン－ソース間のＤＳ耐圧の向上を図ることができる。
　また、ゲート電極１７に、閾値電圧以上のゲート電圧が印加されてオン状態となると、ボディ層１３のうちのゲート用トレンチ１５に接している表面に反転層（すなわち、チャネル）が形成され、ソース領域１４から、反転層、高濃度層２１、ドリフト層１２を経由して基板１１へ電子が流れる。この際、ゲート用トレンチ１５よりも他面１０ｂ側となる位置において、耐圧向上層３０に起因する空乏層が伸び過ぎると、電流経路が狭くなり、オン抵抗が大きくなる。特に、耐圧向上層３０の下面のうちのゲート用トレンチ１５と反対側の部分の空乏層が伸びると、電流経路が狭くなり易い。このため、本実施形態では、耐圧向上層３０の下面のうち、この耐圧向上層３０が接するゲート用トレンチ１５と反対側の部分と接するように高濃度層２１が形成されている。したがって、電流経路となる部分に空乏層が伸びることを抑制でき、オン抵抗が高くなることを抑制できる。
　なお、このような半導体装置は、例えば、次のように製造される。すなわち、まず、基板１１上にドリフト層１２等を構成するエピタキシャル層を成長させて半導体基板１０を構成する。次に、ｎ型不純物をイオン注入して高濃度層２１を形成する。高濃度層２１は、例えば、加速電圧を変化させながらｎ型不純物をイオン注入することで半導体基板１０の一面１０ａから深い位置まで形成する。この際、加速電圧の最大電圧は、２５００ＫｅＶ程度とされる。なお、高濃度層２１は、エピタキシャル層を成長させる際に高濃度層２１となる部分の不純物濃度を予め高くすることによって形成するようにしてもよい。すなわち、高濃度層２１を構成するイオン注入を省略するようにしてもよい。続いて、ボディ層１３、ソース領域１４、耐圧向上層３０等を形成した後にゲート用トレンチ１５を形成し、ゲート絶縁膜１６、ゲート電極１７等を順に形成する。その後、上部電極２３および下部電極２４を製造することにより、上記の半導体装置が製造される。
　以上説明した本実施形態によれば、ゲート用トレンチ１５より深い位置に配置されているｐ型の耐圧向上層３０の下面において、この耐圧向上層３０が接するゲート用トレンチ１５と反対側の部分と接するようにｎ型の高濃度層２１が配置されている。このため、オン状態である際、耐圧向上層３０に起因する空乏層が伸び過ぎることを抑制でき、オン抵抗を低くできる。また、近年では、Ｘ軸方向にて隣合うゲート用トレンチ１５の間隔を狭くすることで微細化が図られているが、本実施形態の半導体装置では、耐圧向上層３０に起因する空乏層の伸びを抑制しているため、微細化にも十分に対応することができる。
　（１）本実施形態では、高濃度層２１は、ボディ層１３の下面と接しつつ、ゲート用トレンチ１５のうちのボディ層１３から突き出した部分、および耐圧向上層３０を覆うように形成されている。このような高濃度層２１は、全体的にｎ型不純物をイオン注入するか、またはエピタキシャル層を成長させる際のｎ型不純物濃度を調整することによって形成される。このため、高濃度層２１が選択的に形成されている場合と比較して、製造工程の簡略化を図ることができる。また、ゲート用トレンチ１５の下面も高濃度層２１と接するため、耐圧向上層３０からゲート用トレンチ１５の下方側に空乏層が伸びることを抑制でき、この部分も電流経路とすることができる。したがって、チャネル幅の拡張を図ることができ、さらにオン抵抗の低減を図ることができる。
　（２）本実施形態では、高濃度層２１は、基板１１側の部分（すなわち、他面１０ｂ側の部分）が基板１１の面方向と平行とされている。このため、オフ時に空乏層が基板１１側に均等に広がり易くなり、耐圧の向上を図ることができる。
　（３）本実施形態では、高濃度層２１は、アクティブ領域Ｒａのみに形成されている。このため、外周領域Ｒｂからのドレイン電圧の影響による等電位線のせり上がりを抑制し易くできる。したがって、ＤＳ耐圧が低下することを抑制できる。
　（４）本実施形態では、高濃度層２１は、ｎ型不純物濃度が耐圧向上層３０のｐ型不純物濃度の１／２以下とされている。このため、ＤＳ耐圧が大きく低下することを抑制できる。
　（５）本実施形態では、高濃度層２１や耐圧向上層３０等を形成した後にゲート用トレンチ１５を形成する。このため、ゲート用トレンチ１５を形成した後に高濃度層２１を形成する場合と比較して、位置合わせを行い易くなり、製造工程の簡略化を図ることができる。
　（第５実施形態の変形例）
　上記第５実施形態の変形例について説明する。上記第５実施形態において、ボディ層１３は、上部電極２３と電気的に接続されるのであれば、詳細な形状は適宜変更可能である。例えば、ボディ層１３は、ソース領域１４と共に半導体基板１０の一面１０ａから露出するように形成され、一面１０ａ側で上部電極２３と電気的に接続されるようにしてもよい。
　また、上記第５実施形態において、高濃度層２１は、図１３Ａに示されるように、Ｚ軸方向（すなわち、深さ方向）において、第１高濃度層２１ａと第２高濃度層２１ｂとが積層された構成とされ、第１高濃度層２１ａと第２高濃度層２１ｂとのｎ型不純物濃度が異なっていてもよい。つまり、高濃度層２１は、深さ方向において、ｎ型不純物濃度が一定とされていなくてもよい。また、高濃度層２１は、特に図示しないが、半導体基板１０の面方向（すなわち、Ｘ軸方向およびＹ軸方向）において、ｎ型不純物濃度が一定とされていなくてもよい。なお、ｎ型不純物濃度を部分的に異ならせる場合においても、高濃度層２１のうちの最も高いｎ型不純物濃度は、耐圧向上層３０のｐ型不純物濃度の１／２以下とされることが好ましい。
　また、高濃度層２１は、図１３Ｂに示されるように、ゲート用トレンチ１５の下面を露出させるように形成されていてもよい。
　さらに、上記第５実施形態において、高濃度層２１のｎ型不純物濃度は、耐圧向上層３０のｐ型不純物濃度の１／２より高くされていてもよい。このような半導体装置としても、オン抵抗の低減を図ることができる。
　（第６実施形態）
　第６実施形態について説明する。本実施形態は、第５実施形態に対し、高濃度層２１の形状を変更したものである。その他に関しては、第５実施形態と同様であるため、ここでは説明を省略する。
　本実施形態の半導体装置では、図１４に示されるように、高濃度層２１は、耐圧向上層３０に沿って形成されている。また、高濃度層２１は、各耐圧向上層３０を覆う部分がそれぞれ分断された状態となっている。そして、ゲート用トレンチ１５は、下面のうち、このゲート用トレンチ１５と接する耐圧向上層３０側と反対側の部分が高濃度層２１から露出した状態となっており、露出した部分がドリフト層１２と接している。
　なお、このような高濃度層２１は、基板１１上にドリフト層１２等を構成するエピタキシャル層を成長させて半導体基板１０を構成した後、マスクを用いたイオン注入を行って高濃度層２１を形成することで製造される。
　以上説明した本実施形態によれば、高濃度層２１は、ゲート用トレンチ１５より深い位置に配置されている耐圧向上層３０の下面において、この耐圧向上層３０が接するゲート用トレンチ１５と反対側の部分と接するように配置されている。このため、上記第５実施形態と同様の効果を得ることができる。
　（１）本実施形態では、ゲート用トレンチ１５が高濃度層２１から露出した状態となっている。つまり、上記第５実施形態と比較すると、高濃度層２１を形成する領域を少なくしている。このため、ＤＳ耐圧が低下することを抑制し易くできる。
　（第６実施形態の変形例）
　上記第６実施形態の変形例について説明する。上記第６実施形態において、上記第５実施形態のように、高濃度層２１のｎ型不純物濃度を部分毎に異ならせるようにしてもよい。ここで、本実施形態の半導体装置では、Ｘ軸方向にて隣合う２つのゲート用トレンチ１５の間において、ソース領域１４およびボディ層１３が一方のゲート用トレンチ１５と接するように配置され、耐圧向上層３０が他方のゲート用トレンチ１５と接するように配置されている。そして、半導体装置がオン状態である際、Ｘ軸方向にて隣合う２つのゲート用トレンチ１５の間では、一方のゲート用トレンチ１５に接しているソース領域１４から電流が流れる。このため、Ｘ軸方向にて隣合う２つのゲート用トレンチ１５の間において、他方のゲート用トレンチ１５側から一方のゲート用トレンチ１５側に空乏層が伸びると、電流経路が狭くなることでオン抵抗が高くなり易い。このため、高濃度層２１のｎ型不純物濃度を部分的に異ならせる場合、高濃度層２１は、次のように構成とされると好ましい。すなわち、高濃度層２１は、耐圧向上層３０のうち、この耐圧向上層３０が接するゲート用トレンチ１５と反対側の部分と接する部分が、耐圧向上層３０における下面、およびこの耐圧向上層３０が接するゲート用トレンチ１５側に位置する部分と接する部分よりも高濃度とされることが好ましい。このように高濃度層２１のｎ型不純物濃度を調整することにより、耐圧向上層３０を挟んでこの耐圧向上層３０が接するゲート用トレンチ１５と反対側に位置するゲート用トレンチ１５側に空乏層が伸び難くなり、電流経路が狭くなることでオン抵抗が増加することをさらに抑制し易くできる。また、このように高濃度層２１のｎ型不純物濃度を調整することにより、高電界がゲート絶縁膜１６に入り込み難くなり、ＤＳ耐圧が低下することを抑制できる。なお、上記第５実施形態において高濃度層２１のｎ型不純物濃度を異ならせる場合、高濃度層２１のｎ型不純物濃度の関係を上記とすることにより、同様の効果を得ることができる。
　（第７実施形態）
　第７実施形態について説明する。本実施形態は、第５実施形態に対し、高濃度層２１の形状を変更したものである。その他に関しては、第５実施形態と同様であるため、ここでは説明を省略する。
　本実施形態の半導体装置では、図１５に示されるように、高濃度層２１は、耐圧向上層３０のうち、ゲート用トレンチ１５より他面１０ｂ側に位置する部分であって、耐圧向上層３０が接するゲート用トレンチ１５と反対側の部分と接するように配置されている。但し、高濃度層２１は、耐圧向上層３０のうち、下面、およびこの耐圧向上層３０が接するゲート用トレンチ１５側の部分と接しないように形成されている。つまり、耐圧向上層３０は、下面、およびこの耐圧向上層３０が接するゲート用トレンチ１５側の部分がドリフト層１２と接している。
　以上説明した本実施形態によれば、耐圧向上層３０のうち、ゲート用トレンチ１５より他面１０ｂ側に位置する部分と接するように、ドリフト層１２よりも高不純物濃度とされている高濃度層２１が配置されている。このため、オン状態である際、耐圧向上層３０に起因する空乏層が伸び過ぎることを抑制でき、オン抵抗を低くできる。
　（１）本実施形態では、高濃度層２１は、耐圧向上層３０のうち、ゲート用トレンチ１５より他面１０ｂ側に位置する部分であって、耐圧向上層３０が接するゲート用トレンチ１５と反対側の部分に位置する部分と接するように配置されている。このため、Ｘ軸方向にて隣合う２つのゲート用トレンチ１５の間において、耐圧向上層３０が接するゲート用トレンチ１５側から、ソース領域１４と接するゲート用トレンチ１５側に空乏層が伸びることを抑制し易くなり、オン抵抗を低くし易くできる。
　（第７実施形態の変形例）
　上記第７実施形態の変形例について説明する。上記第７実施形態において、高濃度層２１は、図１６Ａに示されるように、耐圧向上層３０のうち、耐圧向上層３０が接するゲート用トレンチ１５と反対側の部分であって、ゲート用トレンチ１５より他面１０ｂ側に位置する部分のみと接するように形成されていてもよい。また、高濃度層２１は、図１６Ｂに示されるように、耐圧向上層３０のうち、この耐圧向上層３０が接するゲート用トレンチ１５側の部分のみと接するように形成されていてもよい。つまり、高濃度層２１は、耐圧向上層３０のうち、下面、およびこの耐圧向上層３０が接するゲート用トレンチ１５側と反対側の部分がドリフト層１２と接するように形成されていてもよい。
　また、高濃度層２１は、図１６Ｃ示されるように、耐圧向上層３０の下面がドリフト層１２と接するように、この耐圧向上層３０が接するゲート用トレンチ１５と反対側の部分、およびゲート用トレンチ１５側の部分のみと接するように形成されていてもよい。この場合、高濃度層２１は、図１６Ｄに示されるように、Ｘ軸方向にて隣合う耐圧向上層３０の間を繋ぐように配置されていてもよい。つまり、上記第５実施形態と比較すると、高濃度層２１は、耐圧向上層３０の下面が露出するように形成されていてもよい。そして、この構成では、図１６Ｅに示されるように、高濃度層２１がボディ層１３の下面およびゲート用トレンチ１５の下面から離れて形成されていてもよい。
　（他の実施形態）
　本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
　例えば、上記各実施形態では、第１導電型をｎ型とし、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴが形成された半導体装置を説明した。しかしながら、半導体装置は、例えば、ｎチャネルタイプに対して各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴが形成されていてもよい。さらに、半導体装置は、ＭＯＳＦＥＴ以外に、同様の構造のＩＧＢＴが形成された構成とされていてもよい。ＩＧＢＴの場合、上記各実施形態におけるｎ＋型の基板１１をｐ＋型の基板１１に変更する以外は、上記各実施形態で説明したＭＯＳＦＥＴと同様である。
　また、上記各実施形態において、高濃度層２１は、外周領域Ｒｂにも形成されるようにしてもよい。
　［本発明の開示］
　上記した本開示については、例えば以下に示す観点として把握することができる。
　［第１の観点］
　半導体装置であって、
　第１導電型または第２導電型とされた第１不純物領域（１１）と、
　前記第１不純物領域上に配置され、前記第１不純物領域よりも低不純物濃度とされた第１導電型のドリフト層（１２）と、
　前記ドリフト層上に形成された第２導電型のボディ層（１３）と、
　前記ボディ層の表層部に形成された第１導電型の第２不純物領域（１４）と、
　前記第２不純物領域および前記ボディ層を貫通する複数のゲート用トレンチ（１５）と、
　前記ゲート用トレンチの内壁面に形成されたゲート絶縁膜（１６）と、
　前記ゲート絶縁膜上に形成されたゲート電極（１７）と、
　前記第２不純物領域および前記ボディ層と電気的に接続される第１電極（２３）と、
　前記第１不純物領域と電気的に接続される第２電極（２４）と、を備え、
　前記第２不純物領域は、前記ゲート用トレンチの相対する側面の一方の側面のみに接するように形成され、
　前記ゲート用トレンチの相対する側面の他方の側面に接しつつ、前記ゲート用トレンチの下面よりも深くまで形成され、前記第１電極と電気的に接続される第２導電型の耐圧向上層（３０）と、
　前記耐圧向上層の下面のうち、当該耐圧向上層が接する前記ゲート用トレンチと反対側の部分と接するように形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型の高濃度層（２１）と、を有する半導体装置。
　［第２の観点］
　前記高濃度層は、前記ボディ層の下面と接しつつ、前記ゲート用トレンチの前記ボディ層から突き出した部分および前記耐圧向上層を覆うように形成されている第１の観点に記載の半導体装置。
　［第３の観点］
　前記高濃度層は、前記第１不純物領域側の部分が前記第１不純物領域の面方向と平行とされている第２の観点に記載の半導体装置。
　［第４の観点］
　前記高濃度層は、前記ゲート用トレンチが前記ドリフト層と接するように形成されている第１の観点に記載の半導体装置。
　［第５の観点］
　前記高濃度層は、前記耐圧向上層のうち、前記ゲート用トレンチの下面よりも深くまで形成された部分を覆うように形成されている第４の観点に記載の半導体装置。
　［第６の観点］
　前記高濃度層は、前記耐圧向上層のうち、当該耐圧向上層が接する前記ゲート用トレンチと反対側の部分と接する部分が、前記耐圧向上層における前記第１不純物領域側の部分、および当該耐圧向上層が接する前記ゲート用トレンチ側に位置する部分と接する部分よりも高濃度とされている第５の観点に記載の半導体装置。
　［第７の観点］
　前記高濃度層は、第１導電型の不純物濃度が前記耐圧向上層における第２導電型の不純物濃度の１／２以下とされている第１ないし第６の観点のいずれか１つに記載の半導体装置。
　［第８の観点］
　前記ゲート用トレンチが配置され、前記ゲート電極に印加される電圧が制御されることで電流が流れるアクティブ領域（Ｒａ）と、前記アクティブ領域を囲む外周領域（Ｒｂ）とを有し、
　前記高濃度層は、前記アクティブ領域のみに形成されている第１ないし第７の観点のいずれか１つに記載の半導体装置。
　［第９の観点］
　第１導電型または第２導電型とされた第１不純物領域（１１）と、
　前記第１不純物領域上に配置され、前記第１不純物領域よりも低不純物濃度とされた第１導電型のドリフト層（１２）と、
　前記ドリフト層上に形成された第２導電型のボディ層（１３）と、
　前記ボディ層の表層部に形成された第１導電型の第２不純物領域（１４）と、
　前記第２不純物領域および前記ボディ層を貫通する複数のゲート用トレンチ（１５）と、
　前記ゲート用トレンチの内壁面に形成されたゲート絶縁膜（１６）と、
　前記ゲート絶縁膜上に形成されたゲート電極（１７）と、
　前記第２不純物領域および前記ボディ層と電気的に接続される第１電極（２３）と、
　前記第１不純物領域と電気的に接続される第２電極（２４）と、を備え、
　前記第２不純物領域は、前記ゲート用トレンチの相対する側面の一方の側面のみに接するように形成され、
　前記ゲート用トレンチの相対する側面の他方の側面に接しつつ、前記ゲート用トレンチの下面よりも深くまで形成され、前記第１電極と電気的に接続される第２導電型の耐圧向上層（３０）と、
　前記耐圧向上層の下面のうち、当該耐圧向上層が接する前記ゲート用トレンチと反対側の部分と接するように形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型の高濃度層（２１）と、を有する半導体装置の製造方法であって、
　前記第１不純物領域上にエピタキシャル層が成長された半導体基板（１０）を用意することと、
　前記半導体基板に前記高濃度層を形成することと、
　前記高濃度層を形成した後、前記ゲート用トレンチを形成することと、を行う半導体装置の製造方法。

Claims (9)

  1. 　半導体装置であって、
    　第１導電型または第２導電型とされた第１不純物領域（１１）と、
    　前記第１不純物領域上に配置され、前記第１不純物領域よりも低不純物濃度とされた第１導電型のドリフト層（１２）と、
    　前記ドリフト層上に形成された第２導電型のボディ層（１３）と、
    　前記ボディ層の表層部に形成された第１導電型の第２不純物領域（１４）と、
    　前記第２不純物領域および前記ボディ層を貫通する複数のゲート用トレンチ（１５）と、
    　前記ゲート用トレンチの内壁面に形成されたゲート絶縁膜（１６）と、
    　前記ゲート絶縁膜上に形成されたゲート電極（１７）と、
    　前記第２不純物領域および前記ボディ層と電気的に接続される第１電極（２３）と、
    　前記第１不純物領域と電気的に接続される第２電極（２４）と、を備え、
    　前記第２不純物領域は、前記ゲート用トレンチの相対する側面の一方の側面のみに接するように形成され、
    　前記ゲート用トレンチの相対する側面の他方の側面に接しつつ、前記ゲート用トレンチの下面よりも深くまで形成され、前記第１電極と電気的に接続される第２導電型の耐圧向上層（３０）と、
    　前記耐圧向上層の下面のうち、当該耐圧向上層が接する前記ゲート用トレンチと反対側の部分と接するように形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型の高濃度層（２１）と、を有する半導体装置。
  2. 　前記高濃度層は、前記ボディ層の下面と接しつつ、前記ゲート用トレンチの前記ボディ層から突き出した部分および前記耐圧向上層を覆うように形成されている請求項１に記載の半導体装置。
  3. 　前記高濃度層は、前記第１不純物領域側の部分が前記第１不純物領域の面方向と平行とされている請求項２に記載の半導体装置。
  4. 　前記高濃度層は、前記ゲート用トレンチが前記ドリフト層と接するように形成されている請求項１に記載の半導体装置。
  5. 　前記高濃度層は、前記耐圧向上層のうち、前記ゲート用トレンチの下面よりも深くまで形成された部分を覆うように形成されている請求項４に記載の半導体装置。
  6. 　前記高濃度層は、前記耐圧向上層のうち、当該耐圧向上層が接する前記ゲート用トレンチと反対側の部分と接する部分が、前記耐圧向上層における前記第１不純物領域側の部分、および当該耐圧向上層が接する前記ゲート用トレンチ側に位置する部分と接する部分よりも高濃度とされている請求項５に記載の半導体装置。
  7. 　前記高濃度層は、第１導電型の不純物濃度が前記耐圧向上層における第２導電型の不純物濃度の１／２以下とされている請求項１に記載の半導体装置。
  8. 　前記ゲート用トレンチが配置され、前記ゲート電極に印加される電圧が制御されることで電流が流れるアクティブ領域（Ｒａ）と、前記アクティブ領域を囲む外周領域（Ｒｂ）とを有し、
    　前記高濃度層は、前記アクティブ領域のみに形成されている請求項１ないし７のいずれか１つに記載の半導体装置。
  9. 　第１導電型または第２導電型とされた第１不純物領域（１１）と、
    　前記第１不純物領域上に配置され、前記第１不純物領域よりも低不純物濃度とされた第１導電型のドリフト層（１２）と、
    　前記ドリフト層上に形成された第２導電型のボディ層（１３）と、
    　前記ボディ層の表層部に形成された第１導電型の第２不純物領域（１４）と、
    　前記第２不純物領域および前記ボディ層を貫通する複数のゲート用トレンチ（１５）と、
    　前記ゲート用トレンチの内壁面に形成されたゲート絶縁膜（１６）と、
    　前記ゲート絶縁膜上に形成されたゲート電極（１７）と、
    　前記第２不純物領域および前記ボディ層と電気的に接続される第１電極（２３）と、
    　前記第１不純物領域と電気的に接続される第２電極（２４）と、を備え、
    　前記第２不純物領域は、前記ゲート用トレンチの相対する側面の一方の側面のみに接するように形成され、
    　前記ゲート用トレンチの相対する側面の他方の側面に接しつつ、前記ゲート用トレンチの下面よりも深くまで形成され、前記第１電極と電気的に接続される第２導電型の耐圧向上層（３０）と、
    　前記耐圧向上層の下面のうち、当該耐圧向上層が接する前記ゲート用トレンチと反対側の部分と接するように形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型の高濃度層（２１）と、を有する半導体装置の製造方法であって、
    　前記第１不純物領域上にエピタキシャル層が成長された半導体基板（１０）を用意することと、
    　前記半導体基板に前記高濃度層を形成することと、
    　前記高濃度層を形成した後、前記ゲート用トレンチを形成することと、を行う半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
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JP2019046908A (ja) * 2017-08-31 2019-03-22 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP2019195081A (ja) * 2017-06-06 2019-11-07 三菱電機株式会社 半導体装置および電力変換装置
JP2020512682A (ja) * 2016-12-08 2020-04-23 クリー インコーポレイテッドＣｒｅｅ Ｉｎｃ． イオン注入側壁を有するゲート・トレンチを備えるパワー半導体デバイス及び関連方法

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