WO2026014362A1 - Δς変調器 - Google Patents

Δς変調器

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WO2026014362A1
WO2026014362A1 PCT/JP2025/024081 JP2025024081W WO2026014362A1 WO 2026014362 A1 WO2026014362 A1 WO 2026014362A1 JP 2025024081 W JP2025024081 W JP 2025024081W WO 2026014362 A1 WO2026014362 A1 WO 2026014362A1
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WO
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signal
gain
capacitance
output
quantizer
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English (en)
French (fr)
Inventor
平裕 中島
宏晃 竹鼻
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Mitsumi Electric Co Ltd
Original Assignee
Mitsumi Electric Co Ltd
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/02—Delta modulation, i.e. one-bit differential modulation

Definitions

  • the present invention relates to a ⁇ modulator.
  • Patent Document 1 discloses technology in which a fully differential amplifier is shared by multiple stages of integrator circuits in a ⁇ modulator.
  • Patent Document 1 cannot be applied to a ⁇ modulator that can operate as both a second-order incremental AD converter and a first-order incremental AD converter.
  • a ⁇ modulator comprises an input terminal to which an analog signal is input, an output terminal to which a digital signal is output, a first integrator circuit, a second integrator circuit provided downstream of the first integrator circuit, a first adder provided on the input side of the first integrator circuit, a second adder provided on the output side of the second integrator circuit, a quantizer, and a digital-to-analog converter; in a first step, the digital-to-analog converter converts the first digital signal output from the quantizer into a first feedback analog signal, and the first adder converts the analog signal with a first gain.
  • a first integration circuit integrating the first integration signal to generate and output a first integration signal
  • a second integration circuit integrating a signal obtained by amplifying the first integration signal with a third gain to generate and output a second integration signal
  • a second adder amplifying the analog signal, the first integration signal, and the second integration signal with predetermined gains, and then adding them together, and outputting the first signal to a quantizer; converts the first signal into a first digital signal and outputs it to an output terminal; in a second step after the first step, the digital-to-analog converter converts the second digital signal output from the quantizer into a second feedback analog signal; the second integrator outputs a fourth integrated signal; the first adder generates a second summed signal by adding a signal obtained by amplifying the second feedback analog signal with a fourth gain and a signal obtained by amplifying the fourth integrated signal with a fifth gain; and the first integrator integrates the second summed signal to generate a third integrated signal.
  • the second adder amplifies the fourth integrated signal and the third integrated signal by a predetermined gain and then adds them together to generate a second signal, which is output to the quantizer.
  • the quantizer converts the second signal into a second digital signal and outputs it to the output terminal.
  • the ⁇ modulator which can operate as both a second-order incremental AD converter and a first-order incremental AD converter, it is possible to achieve a small circuit area and low power consumption, and obtain conversion results with low error.
  • FIG. 1 is a block diagram showing an example of a functional configuration of a ⁇ modulator according to an embodiment in a first step.
  • FIG. 1 is a block diagram showing an example of a functional configuration of a ⁇ modulator according to an embodiment in a second step.
  • FIG. 1 is a diagram showing an example of a circuit configuration of a ⁇ modulator according to an embodiment;
  • FIG. 1 is a diagram showing an example of a circuit state during a first operation ⁇ 1 in a first step of a ⁇ modulator according to an embodiment;
  • FIG. 10 is a diagram illustrating an example of a circuit state during a second operation ⁇ 2 in the first step of a ⁇ modulator according to an embodiment.
  • FIG. 10 is a diagram illustrating an example of a circuit state during a first operation ⁇ 1 in a second step of a ⁇ modulator according to an embodiment.
  • FIG. 10 is a diagram illustrating an example of a circuit state during a second operation ⁇ 2 in a second step of a ⁇ modulator according to an embodiment.
  • FIG. 1 is a block diagram showing an example of the functional configuration of a delta-sigma modulator 100 according to an embodiment in a first step.
  • FIG. 2 is a block diagram showing an example of the functional configuration of a delta-sigma modulator 100 according to an embodiment in a second step.
  • the delta-sigma modulator 100 shown in FIGS. 1 and 2 can convert an analog signal (e.g., an output signal from a current detection resistor, a sensor, etc.) into a digital signal.
  • the delta-sigma modulator 100 has different functional configurations in the first step and the second step.
  • the ⁇ modulator 100 includes input terminals Vin+ and Vin-, an output terminal Q, a first integrator circuit 10, a second integrator circuit 20, a second adder 30, a quantizer 40, and a digital-to-analog converter DAC.
  • the first integrator circuit 10 includes a first adder 11 and a delay integrator 12.
  • the second integrator circuit 20 includes a switch 21 and a zero-delay integrator 22.
  • Figures 1 and 2 show the relationship between each of the multiple gains used to amplify each signal and each capacitance in the circuit configuration shown in Figure 3. In other words, each of the multiple gains shown in Figures 1 and 2 is determined by each capacitance in the circuit configuration shown in Figure 3.
  • An analog signal U (e.g., an output signal from a current detection resistor, sensor, etc.) is input to the input terminals Vin+ and Vin-.
  • the output terminal Q is connected to the output side of the quantizer 40.
  • the first digital signal V1 output from the quantizer 40 is output from the output terminal Q
  • the second digital signal V2 output from the quantizer 40 is output from the output terminal Q.
  • the output signal from the output terminal Q is also output to, for example, a digital filter (not shown).
  • the digital-to-analog converter DAC is connected between the output side of the quantizer 40 and the output terminal Q. As shown in FIG. 1, in a first step, the digital-to-analog converter DAC converts the first digital signal V1 output from the quantizer 40 into a first feedback analog signal UF1 and outputs the first feedback analog signal UF1. As shown in FIG. 2, in a second step, the digital-to-analog converter DAC converts the second digital signal V2 output from the quantizer 40 into a second feedback analog signal UF2 and outputs the second feedback analog signal UF2.
  • the first adder 11 is provided on the input side of the delay integrator 12.
  • the first adder 11 in the first step, the first adder 11 generates a first sum signal X0 by adding a signal obtained by amplifying the analog signal U input from the input terminals Vin+ and Vin- with a first gain b1 and a signal obtained by amplifying the first feedback analog signal UF1 output from the digital-to-analog converter DAC with a second gain c1, and outputs the first sum signal X0 to the delay integrator 12.
  • the first gain b1 is determined by the capacitance of capacitor Cs1/capacitor Cf1 in the circuit configuration shown in FIG. 3, and the second gain c1 is determined by the capacitance of capacitor Cdac/capacitor Cf1.
  • the first adder 11 has an output terminal to which multiple signal lines are connected, and may be a circuit that controls signals input to multiple signal lines using, for example, a switch.
  • the first adder 11 generates a second sum signal X0' by adding together a signal obtained by amplifying the second feedback analog signal UF2 output from the digital-to-analog converter DAC with a fourth gain c1' and a signal obtained by amplifying the fourth integrated signal X2' output from the second integration circuit 20 with a fifth gain b1', and outputs the second sum signal X0' to the delay integrator 12.
  • the delay integrator 12 is provided after the first adder 11.
  • the delay integrator 12 in the first step, the delay integrator 12 generates a first integrated signal X1 by integrating the first sum signal X0 output from the first adder 11, and outputs the first integrated signal X1.
  • the first integration circuit 10 integrates the second sum signal X0' output from the first adder 11 to generate a third integration signal X1' and outputs the third integration signal X1'.
  • the switch 21 is provided between the delay integrator 12 and the no-delay integrator 22. As shown in Figure 1, in the first step, the switch 21 is switched on. As shown in Figure 2, in the second step, the switch 21 is switched off.
  • the non-delay integrator 22 is located after the delay integrator 12.
  • the delay-free integrator 22 receives the first integrated signal X1 output from the delay integrator 12, amplifies it by a third gain c2, integrates the signal, and generates a second integrated signal X2, which it then outputs to the second adder 30.
  • non-delay integrator 22 functions as a hold amplifier that holds a signal proportional to the quantization error E of the first step (the error when quantizer 40 converts first signal S1 into first digital signal V1 in the first step), generates fourth integrated signal X2' as the quantization error of the first step, and outputs this second integrated signal X2' to second adder 30.
  • operations are performed M2 times consecutively. That is, in the second step, the fourth integrated signal X2' output from the second integration circuit is the same in all M2 operations performed in the second step.
  • the second adder 30 is provided after the zero-delay integrator 22.
  • the second adder 30 outputs an output signal generated by adding multiple signals to the quantizer 40.
  • the second adder 30 in the first step, the second adder 30 generates a first signal S1 by adding the analog signal U amplified by the gain b3, the first integrated signal X1 amplified by the gain a1, and the second integrated signal X2 amplified by the gain a2, and outputs the first signal S1 to the quantizer 40.
  • the second adder 30 in the second step, the second adder 30 generates a second signal S2 by adding the fourth integrated signal X2' amplified by the gain a2' and the third integrated signal X1' amplified by the gain a1', and outputs the second signal S2 to the quantizer 40.
  • a signal Sth that changes the threshold level of the first digital signal V1 output from the quantizer 40 is input to the second adder 30.
  • the signal Sth is a signal obtained by amplifying the reference voltage VREF with a sixth gain Kth.
  • a signal Sth' that changes the threshold level of the second digital signal V2 output from the quantizer 40 is input to the second adder 30.
  • the signal Sth' is a signal obtained by amplifying the reference voltage VREF with a seventh gain Kth'.
  • the quantizer 40 is located after the second adder 30.
  • the quantizer 40 converts the first signal S1 output from the second adder 30 into a first digital signal V1 with, for example, three levels (-1, 0, +1), and outputs the first digital signal V1 to the output terminal Q.
  • the threshold value of this quantization level can be changed by the signal Sth.
  • the quantizer 40 converts the second signal S2 output from the second adder 30 into a second digital signal V2 with, for example, three levels (-1, 0, +1), and outputs the second digital signal V2 to the output terminal Q.
  • the threshold value of this quantization level can be changed by the signal Sth'.
  • the ⁇ modulator 100 further includes a control unit.
  • the control unit is configured as a digital circuit (ASIC).
  • ASIC digital circuit
  • the control unit switches the switch 21 on and off, resets the delay integrator 12, and resets the no-delay integrator 22.
  • the control unit may also be configured as a microcontroller (MCU).
  • FIG. 3 is a diagram showing an example of a circuit configuration of a ⁇ modulator 100 according to an embodiment.
  • the first integrator circuit 10 the second integrator circuit 20, the second adder 30, and the digital-to-analog converter DAC each include multiple switches.
  • the first integration circuit 10 includes switches SW11 to SW16.
  • the second integration circuit 20 includes switches SW22 to SW27.
  • the second adder 30 includes switches SW31 to SW39.
  • the digital-to-analog converter DAC includes switches SW41 to SW45.
  • the switch marked "S2 ⁇ 1" is a switch that switches on during the first operation ⁇ 1 in the second step of FIG. 4, which will be described later.
  • the switch marked "S2 ⁇ 2” is a switch that switches on during the second operation ⁇ 2 in the second step of FIG. 4, which will be described later.
  • switch SW22 in FIG. 3 corresponds to switch 21 in FIGS. 1 and 2.
  • the first integration circuit 10 also has a first variable capacitor Cs1 and a third variable capacitor Cf1.
  • the digital-to-analog converter DAC also has a second variable capacitor Cdac.
  • capacitor Cf2 is an example of a configuration that holds the charge of the eighth capacitance, and can continue to hold the fourth integrated signal output from the second integration circuit 20 in the second step.
  • the first integrating circuit 10 has a capacitor Cs1, a switch SW13, a capacitor Cf1, and a switch SW14 provided in this order on the output side of a switch SW11 to which the output of the second integrating circuit 20 is input, and a switch SW12 to which the input voltage Vin is input.
  • a switch SW15 is provided between the switches SW11 and SW12 and the capacitor Cs1.
  • a switch SW16 to which a voltage VICM is input is provided between the capacitor Cs1 and the switch SW13.
  • the output of the digital-to-analog converter DAC and the input terminal of an operational amplifier OP are connected between the switch SW13 and the capacitor Cf1, and the output side of the switch SW14 is connected to the output terminal of the operational amplifier OP.
  • a capacitor Cth is provided on the output side of switches SW36 and SW37 in the threshold setting circuit 31, to which a reference voltage V R (reference voltage VREF in FIGS. 1 and 2 ) is input.
  • a capacitor Cb3 is provided on the output side of switch SW31, to which input voltage Vin is input.
  • a switch SW32 to which voltage Vcm is input, is provided between switch SW31 and capacitor Cb3.
  • a capacitor Ca1a2 is provided on the output side of switch SW33, to which the output of second integrating circuit 20 is input, and switch SW34, to which the output of first integrating circuit 10 is input.
  • a kickback prevention circuit 32 is connected to the output sides of capacitors Cth, Cb3, and Ca1a2.
  • a switch SW35, to which voltage Vcm is input, is provided between capacitors Cth, Cb3, and Ca1a2 and the kickback prevention circuit 32.
  • the ⁇ modulator 100 has an operational amplifier OP shared by the first integrating circuit 10 and the second integrating circuit 20.
  • the first integration circuit 10 is composed of switches SW11 to SW16, a first variable capacitor Cs1, a third variable capacitor Cf1, and a shared operational amplifier OP.
  • the second integration circuit 20 is composed of switches SW22 to SW27, capacitors Cs2 and Cf2, and a shared operational amplifier OP.
  • the ⁇ modulator 100 can be applied to an incremental ADC in a configuration in which the number of operational amplifiers for the integration circuit is one, thereby achieving the advantages of incremental ADCs, such as simplified digital filters and reduced conversion time, and thus enabling further reductions in current consumption in such incremental ADCs.
  • the ⁇ modulator 100 is provided with a first variable capacitor Cs1, a second variable capacitor Cdac, and a third variable capacitor Cf1 so as to satisfy the equation (2) described below, and the capacitance of each of these variable capacitors can be changed between the first step and the second step.
  • the second integration circuit 20 has a seventh capacitance Cs2 and an eighth capacitance Cf2.
  • the second gain c1 in the first step is proportional to the third capacitance Cdac/fifth capacitance Cf1, as shown in FIG. 1. Furthermore, the third gain c2 in the first step is proportional to the seventh capacitance Cs2/eighth capacitance Cf2, as shown in FIG. 1.
  • the ⁇ modulator 100 by appropriately setting each of the first capacitance Cs1, second capacitance Cs1', third capacitance Cdac, fourth capacitance Cdac', fifth capacitance Cf1, sixth capacitance Cf1', seventh capacitance Cs2, and eighth capacitance Cf2, it is possible to satisfy the equation (2) described below, thereby obtaining conversion results with little error.
  • the capacitor symbols used in the calculation formulas for each gain shown in Figures 1 and 2 match the symbols described above.
  • the ⁇ modulator 100 when the ⁇ modulator 100 operates as a second-order incremental AD converter, it outputs one output signal with a first operation ⁇ 1 and a second operation ⁇ 2.
  • the first operation ⁇ 1 and the second operation ⁇ 2 together constitute one cycle.
  • the first step is performed M1 consecutive cycles (where M1 is a natural number).
  • the first cycle 0 is an initial operation, in which the first integrating circuit 10 and the second integrating circuit 20 are reset, etc.
  • the amplification factor for the output of each integrator circuit is omitted.
  • the switch 21 is turned on.
  • the first integrator circuit 10 samples a signal obtained by adding the input voltage Vin of the analog signal U and the first feedback analog signal UF1 output from the digital-to-analog converter DAC, and the second integrator circuit 20 performs an integration operation using the output of the first integrator circuit 10 sampled in the previous second operation ⁇ 2.
  • the second adder 30 adds the input voltage Vin and the output of the second integrator circuit 20 to the output of the first integrator circuit 10 sampled in the previous second operation ⁇ 2.
  • the first integrator circuit 10 performs an integration operation, and the second adder 30 and the second integrator circuit 20 sample the output of the first integrator circuit 10.
  • the first integrator circuit 10 and the second integrator circuit 20 are reset by the first reset signal reset1 in the 0th cycle.
  • each cycle includes a first operation ⁇ 1 and a second operation ⁇ 2.
  • the switch 21 is turned off.
  • the second integrator circuit 20 performs an integration operation using the output of the first integrator circuit 10 in the second operation ⁇ 2 of the first step. Then, in the second operation ⁇ 2 of cycle 1, the second integrator circuit 20 does not sample because the switch 21 is off. In subsequent cycles, the second integrator circuit 20 performs an integration operation without sampling, resulting in a hold operation to hold the output result.
  • the first integrator circuit 10 samples a signal obtained by adding the held output of the second integrator circuit 20 to the first feedback analog signal UF1 output from the digital-to-analog converter DAC, and the second adder 30 adds the held output of the second integrator circuit 20 to the output of the first integrator circuit 10 sampled in the previous second operation ⁇ 2. Furthermore, a signal Sth' that determines the quantization level threshold is added to the second adder 30 to generate a second signal S2, which is then output to the quantizer 40.
  • the first integrator circuit 10 performs an integration operation
  • the second integrator circuit 20 does not perform sampling
  • the second adder 30 samples the output of the first integrator circuit 10.
  • the first integrator circuit 10 is reset by the second reset signal reset2 in the 0th cycle.
  • the second adder 30 outputs the second signal S2 to the quantizer 40 in each of the M2 cycles. Therefore, in the second step, M2 second digital signals V2 are obtained from the quantizer 40.
  • the output of the second integrator circuit 20 at the first clock in the second step is expressed by the following equation (1), where the quantization error E1 in the first step is multiplied by -c1c2 and output.
  • the applicants have discovered that it is preferable to set the relationship between the fourth gain c1' and fifth gain b1' in the second step and the second gain c1 and third gain c2 in the first step so that it satisfies the following formula (2) when the quantizer has three quantization levels, and the following formula (3) when the quantizer has two quantization levels.
  • the quantization level is the number of values output, with level 2 outputting two digital values of (-1, +1), and level 3 outputting three digital values of (-1, 0, +1).
  • the fourth gain c1' and fifth gain b1' of the second step and the second gain c1 and third gain c2 of the first step are set so as to satisfy the above formula (2) or (3).
  • the ⁇ modulator 100 satisfies the above formula (2) or (3), and is therefore able to obtain conversion results with minimal error.
  • FIG. 5 is a diagram showing an example of the state of the circuit during the first operation ⁇ 1 in the first step of the ⁇ modulator 100 according to one embodiment.
  • switches SW12, SW16, SW23, SW26, SW27, SW31, SW33, SW37, SW38, SW42, and SW43 are switched on.
  • switches SW12 and SW16 are switched on, causing the analog signal U input from the input terminal Vin+ to be sampled by the first variable capacitor Cs1.
  • switches SW23, SW26, and SW27 are switched on, causing the charge in capacitor Cs2 to be transferred to capacitor Cf2 and causing integration to occur.
  • FIG. 6 is a diagram showing an example of the state of the circuit during the second operation ⁇ 2 in the first step of the ⁇ modulator 100 according to one embodiment.
  • switches SW13, SW14, SW15, SW22, SW25, SW32, SW34, SW35, SW36, SW39, and SW41 are switched on. Furthermore, SW44 and SW45 are selectively switched on according to the quantizer output Q. Specifically, as the calculation circuit 46 indicates the result of calculating the quantizer output Q, the result of ANDing Q[0] and Q[1] is Q +1 , and the result of ANDing barQ[0] and barQ[1] is Q -1 . When Q +1 is at a high level, SW44 is switched on, and when Q -1 is at a high level, SW45 is switched on. Note that "bar" refers to negative logic.
  • switches SW15, SW13, and SW14 are switched on, causing the charge in the first variable capacitor Cs1 to be transferred to the third variable capacitor Cf1, and integration operation begins.
  • switch SW14 in the first integrating circuit 10 is turned on, and switches SW22 and SW25 in the second integrating circuit 20 are turned on, causing the output of the first integrating circuit 10 to be sampled by capacitor Cs2 of the second integrating circuit 20.
  • FIG. 7 is a diagram showing an example of the state of the circuit during the first operation ⁇ 1 in the second step of the ⁇ modulator 100 according to one embodiment.
  • switches SW11, SW16, SW23, SW26, SW27, SW33, SW37, SW38, SW42, and SW43 are switched on.
  • switch SW27 in the second integration circuit 20 is turned on, and switches SW11 and SW16 in the first integration circuit 10 are turned on, causing the output of the second integration circuit 20 to be sampled by the first variable capacitor Cs1.
  • the output of the second integration circuit 20 (fourth integration signal X2') is the result of the hold operation of the second integration circuit 20, and is therefore the same for all M2 cycles of the second step.
  • switches SW23, SW26, and SW27 are switched on, so the charge sampled on capacitor Cs2 is transferred to capacitor Cf2 and an integration operation is performed.
  • nothing is sampled on capacitor Cs2, so no charge is transferred to Cf2 and a hold operation is performed in which the charge on Cf2 is kept constant.
  • the second integration circuit 20 generates and outputs a fourth integration signal X2' by integrating the first integration signal X1 output by the first integration circuit 10 in the second operation ⁇ 2 of the M1th time in the first step, and the signal amplified by the third gain c2 in the first operation ⁇ 1 of the second step. This signal is held in capacitor Cf2.
  • the first integration circuit 10 generates and outputs a third integration signal X1' by integrating the signal held in capacitor Cf2 (fourth integration signal X2') in the first operation ⁇ 1 after cycle 1 of the second step, and the signal amplified by the fifth gain b1' in the second operation ⁇ 2.
  • the above-mentioned control unit changes the capacitance of each of the first variable capacitor Cs1, the second variable capacitor Cdac, and the third variable capacitor Cf1 (areas surrounded by dotted lines in the figure) so as to satisfy the above formula (2) or (3).
  • the relationship between the fourth gain c1' and fifth gain b1' used in the second step and the second gain c1 and third gain c2 used in the first step can satisfy the above formula (2) or (3), thereby making it possible to obtain a conversion result with a small error.
  • FIG. 8 is a diagram showing an example of the state of the circuit during the second operation ⁇ 2 in the second step of the ⁇ modulator 100 according to one embodiment.
  • switches SW13, SW14, SW15, SW25, SW34, SW35, SW36, SW39, and SW41 are switched on.
  • SW44 and SW45 are selectively switched on by the quantizer output Q.
  • the calculation circuit 46 indicates the result of calculating the quantizer output Q
  • the result of ANDing Q[0] and Q[1] is Q +1
  • the result of ANDing barQ[0] and barQ[1] is Q -1 .
  • Q +1 is at a high level
  • SW44 is on
  • Q -1 is at a high level
  • SW45 is on.
  • "bar" means negative logic.
  • switches SW15, SW13, and SW14 are switched on, causing the charge in the first variable capacitor Cs1 to be transferred to the third variable capacitor Cf1, and integration operation begins.
  • capacitor Cf2 continues to hold the output of the second integration circuit 20 (fourth integration signal X2').
  • the second adder 30 samples the output of the first integrator circuit 10 by switching switches SW34 and SW35 on.
  • the second adder 30 receives the input voltage Vin when switch SW31 is turned on, and receives the output of the second integrator circuit 20 when switch SW33 is turned on.
  • the second adder 30 then adds the output of the first integrator circuit 10, the input voltage Vin, and the output of the second integrator circuit 20, and outputs the result to the quantizer 40.
  • the switch SW33 is turned on, and the output of the second integrator circuit 20 is input to the second adder 30.
  • the second adder 30 then adds the output of the first integrator circuit 10 and the output of the second integrator circuit 20, and outputs the result to the quantizer 40.

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  • Theoretical Computer Science (AREA)
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Abstract

第１のステップにおいて、第１の加算器は、アナログ信号を第１の利得で増幅した信号と、第１の帰還アナログ信号を第２の利得で増幅した信号とを加算することにより、第１の加算信号を生成し、第１の積分回路は、第１の加算信号を積分することにより、第１の積分信号を生成および出力し、第２の積分回路は、第１の積分信号を第３の利得で増幅した信号を積分することにより、第２の積分信号を生成および出力し、第２のステップにおいて、第１の加算器は、第２の帰還アナログ信号を第４の利得で増幅した信号と、第２の積分信号を第５の利得で増幅した信号とを加算することにより、第２の加算信号を生成し、第１の積分回路と第２の積分回路とで共有のオペアンプを有し、量子化器の量子化レベルが３レベルの場合は、第４の利得／第５の利得＝第２の利得×第３の利得を満たし、量子化器の量子化レベルが２レベルの場合は、第４の利得／第５の利得＝４×第２の利得×第３の利得を満たす。

Description

ΔΣ変調器
　本発明は、ΔΣ変調器に関する。
　下記特許文献１には、ΔΣ変調器において、複数段の積分回路で、完全差動アンプを共有する技術が開示されている。
特開２０１６－１８４７９２号公報
　しかしながら、特許文献１の技術は、２次インクリメンタルＡＤコンバータと１次インクリメンタルＡＤコンバータとの双方として動作可能なΔΣ変調器に適用できるものではない。
　したがって、従来、２次インクリメンタルＡＤコンバータと１次インクリメンタルＡＤコンバータとの双方として動作可能なΔΣ変調器において、２つの積分回路の各々にオペアンプを設ける必要があり、回路の低面積化および低消費電力化を実現することができなかった。
　一実施形態に係るΔΣ変調器は、アナログ信号が入力される入力端子と、デジタル信号が出力される出力端子と、第１の積分回路と、第１の積分回路の後段に設けられた第２の積分回路と、第１の積分回路の入力側に設けられた第１の加算器と、第２の積分回路の出力側に設けられた第２の加算器と、量子化器と、デジタルアナログ変換器とを備え、第１のステップにおいて、デジタルアナログ変換器は、量子化器から出力された第１のデジタル信号を第１の帰還アナログ信号に変換し、第１の加算器は、アナログ信号を第１の利得で増幅した信号と、第１の帰還アナログ信号を第２の利得で増幅した信号とを加算することにより、第１の加算信号を生成し、第１の積分回路は、第１の加算信号を積分することにより、第１の積分信号を生成および出力し、第２の積分回路は、第１の積分信号を第３の利得で増幅した信号を積分することにより、第２の積分信号を生成および出力し、第２の加算器は、アナログ信号と、第１の積分信号と、第２の積分信号とを、それぞれ所定の利得で増幅した後に加算することによって生成された第１の信号を量子化器に出力し、量子化器は、第１の信号を第１のデジタル信号に変換して出力端子に出力し、第１のステップ後の第２のステップにおいて、デジタルアナログ変換器は、量子化器から出力された第２のデジタル信号を第２の帰還アナログ信号に変換し、前記第２の積分回路は、第４の積分信号を出力し、第１の加算器は、第２の帰還アナログ信号を第４の利得で増幅した信号と、第４の積分信号を第５の利得で増幅した信号とを加算することにより、第２の加算信号を生成し、第１の積分回路は、第２の加算信号を積分することにより、第３の積分信号を生成および出力し、第２の加算器は、第４の積分信号と、第３の積分信号とを、それぞれ所定の利得で増幅した後に加算することによって生成された第２の信号を量子化器に出力し、量子化器は、第２の信号を第２のデジタル信号に変換して出力端子に出力し、第１の積分回路と第２の積分回路とで共有のオペアンプを有し、量子化器の量子化レベルが３レベルの場合は、第４の利得／第５の利得＝第２の利得×第３の利得を満たし、量子化器の量子化レベルが２レベルの場合は、第４の利得／第５の利得＝４×第２の利得×第３の利得を満たす。
　一実施形態に係るΔΣ変調器によれば、２次インクリメンタルＡＤコンバータと１次インクリメンタルＡＤコンバータとの双方として動作可能なΔΣ変調器において、回路の低面積化および低消費電力化を実現することができ、且つ、誤差の小さい変換結果を得ることができる。
一実施形態に係るΔΣ変調器の第１のステップにおける機能構成の一例を示すブロック図 一実施形態に係るΔΣ変調器の第２のステップにおける機能構成の一例を示すブロック図 一実施形態に係るΔΣ変調器の回路構成の一例を示す図 一実施形態に係るΔΣ変調器における各制御信号の動作タイミングの一例を示すタイミングチャート 一実施形態に係るΔΣ変調器の第１のステップにおける第１動作Φ１のときの回路の状態の一例を示す図 一実施形態に係るΔΣ変調器の第１のステップにおける第２動作Φ２のときの回路の状態の一例を示す図 一実施形態に係るΔΣ変調器の第２のステップにおける第１動作Φ１のときの回路の状態の一例を示す図 一実施形態に係るΔΣ変調器の第２のステップにおける第２動作Φ２のときの回路の状態の一例を示す図
　以下、図面を参照して、一実施形態について説明する。
　（ΔΣ変調器１００の機能構成）
　図１は、一実施形態に係るΔΣ変調器１００の第１のステップにおける機能構成の一例を示すブロック図である。図２は、一実施形態に係るΔΣ変調器１００の第２のステップにおける機能構成の一例を示すブロック図である。図１および図２に示すΔΣ変調器１００は、アナログ信号（例えば、電流検出抵抗、センサ等の出力信号）をデジタル信号に変換できる。図１および図２に示すように、ΔΣ変調器１００は、第１のステップと第２のステップとで、異なる機能構成を有するものとなる。
　図１および図２に示すように、ΔΣ変調器１００は、入力端子Ｖｉｎ＋，Ｖｉｎ－、出力端子Ｑ、第１の積分回路１０、第２の積分回路２０、第２の加算器３０、量子化器４０、およびデジタルアナログ変換器ＤＡＣを備える。第１の積分回路１０は、第１の加算器１１および遅延積分器１２を備える。第２の積分回路２０は、スイッチ２１および無遅延積分器２２を備える。
　なお、図１および図２では、各信号の増幅に用いられる複数の利得の各々について、図３に示す回路構成における各容量との関係式が示されている。すなわち、図１および図２に示す複数の利得の各々は、図３に示す回路構成における各容量によって決定付けられるものである。
　入力端子Ｖｉｎ＋，Ｖｉｎ－は、アナログ信号Ｕ（例えば、電流検出抵抗、センサ等の出力信号）が入力される。
　出力端子Ｑは、量子化器４０の出力側に接続されている。出力端子Ｑは、第１のステップでは、量子化器４０から出力された第１のデジタル信号Ｖ１が出力され、第２のステップでは、量子化器４０から出力された第２のデジタル信号Ｖ２が出力される。また、出力端子Ｑの出力信号は、例えば、デジタルフィルタ（図示せず）に出力される。
　デジタルアナログ変換器ＤＡＣは、量子化器４０の出力側と、出力端子Ｑとの間に接続されている。図１に示すように、第１のステップでは、デジタルアナログ変換器ＤＡＣは、量子化器４０から出力された第１のデジタル信号Ｖ１を第１の帰還アナログ信号ＵＦ１に変換し、当該第１の帰還アナログ信号ＵＦ１を出力する。図２に示すように、第２のステップでは、デジタルアナログ変換器ＤＡＣは、量子化器４０から出力された第２のデジタル信号Ｖ２を第２の帰還アナログ信号ＵＦ２に変換し、当該第２の帰還アナログ信号ＵＦ２を出力する。
　第１の加算器１１は、遅延積分器１２の入力側に設けられている。
　図１に示すように、第１のステップでは、第１の加算器１１は、入力端子Ｖｉｎ＋，Ｖｉｎ－から入力されたアナログ信号Ｕを第１の利得ｂ１で増幅した信号と、デジタルアナログ変換器ＤＡＣから出力された第１の帰還アナログ信号ＵＦ１を第２の利得ｃ１で増幅した信号とを加算することにより、第１の加算信号Ｘ０を生成し、当該第１の加算信号Ｘ０を遅延積分器１２へ出力する。なお、第１の利得ｂ１は、図３に示す回路構成における、コンデンサＣｓ１の容量／コンデンサＣｆ１の容量によって決定付けられるものであり、第２の利得ｃ１は、コンデンサＣｄａｃの容量／コンデンサＣｆ１の容量によって決定付けられるものである。また、第１の加算器１１は、複数の信号線が接続された出力端を有しており、例えばスイッチで複数の信号線に入力する信号を制御する回路であってもよい。
　図２に示すように、第２のステップでは、第１の加算器１１は、デジタルアナログ変換器ＤＡＣから出力された第２の帰還アナログ信号ＵＦ２を第４の利得ｃ１’で増幅した信号と、第２の積分回路２０から出力された第４の積分信号Ｘ２’を第５の利得ｂ１’で増幅した信号とを、加算することにより、第２の加算信号Ｘ０’を生成し、当該第２の加算信号Ｘ０’を遅延積分器１２へ出力する。
　遅延積分器１２は、第１の加算器１１の後段に設けられている。
　図１に示すように、第１のステップでは、遅延積分器１２は、第１の加算器１１から出力された第１の加算信号Ｘ０を積分することにより、第１の積分信号Ｘ１を生成し、当該第１の積分信号Ｘ１を出力する。
　また、図２に示すように、第２のステップでは、第１の積分回路１０は、第１の加算器１１から出力された第２の加算信号Ｘ０’を積分することにより、第３の積分信号Ｘ１’を生成し、当該第３の積分信号Ｘ１’を出力する。
　スイッチ２１は、遅延積分器１２と無遅延積分器２２との間に設けられている。図１に示すように、第１のステップでは、スイッチ２１は、オンに切り替えられる。図２に示すように、第２のステップでは、スイッチ２１は、オフに切り替えられる。
　無遅延積分器２２は、遅延積分器１２の後段に設けられている。
　図１に示すように、第１のステップでは、無遅延積分器２２は、遅延積分器１２から出力された第１の積分信号Ｘ１を第３の利得ｃ２で増幅した信号が入力され、当該信号を積分することにより、第２の積分信号Ｘ２を生成し、当該第２の積分信号Ｘ２を第２の加算器３０に出力する。
　また、図２に示すように、第２のステップでは、無遅延積分器２２は、スイッチ２１がオフに切り替えられることによって、遅延積分器１２から信号が入力されず、第１のステップの量子化誤差Ｅ（第１のステップにおいて量子化器４０で第１の信号Ｓ１を第１のデジタル信号Ｖ１に変換した際の誤差）に比例した信号を保持するホールドアンプとして機能し、第１のステップの量子化誤差として第４の積分信号Ｘ２’を生成し、当該第２の積分信号Ｘ２’を第２の加算器３０に出力する。図４の説明で後述するが、第２のステップにおいて、連続してＭ２回の動作を行う。すなわち、第２のステップにおいて、前記第２の積分回路から出力される第４の積分信号Ｘ２’は、第２のステップで行われるＭ２回の動作の全てにおいて同じである。
　第２の加算器３０は、無遅延積分器２２の後段に設けられている。第２の加算器３０は、複数の信号を加算することによって生成された出力信号を、量子化器４０へ出力する。
　図１に示すように、第１のステップでは、第２の加算器３０は、利得ｂ３によって増幅されたアナログ信号Ｕと、利得ａ１によって増幅された第１の積分信号Ｘ１と、利得ａ２によって増幅された第２の積分信号Ｘ２とを加算することにより、第１の信号Ｓ１を生成し、当該第１の信号Ｓ１を、量子化器４０に出力する。
　また、図２に示すように、第２のステップでは、第２の加算器３０は、利得ａ２’によって増幅された第４の積分信号Ｘ２’と、利得ａ１’によって増幅された第３の積分信号Ｘ１’を加算することにより、第２の信号Ｓ２を生成し、当該第２の信号Ｓ２を、量子化器４０に出力する。
　なお、図１に示すように、第１のステップにおいては、第２の加算器３０に、量子化器４０から出力される第１のデジタル信号Ｖ１のレベルの閾値を変更する信号Ｓｔｈが入力される。信号Ｓｔｈは基準電圧ＶＲＥＦが第６の利得Ｋｔｈで増幅された信号である。また、図２に示すように、第２のステップにおいては、第２の加算器３０に、量子化器４０から出力される第２のデジタル信号Ｖ２のレベルの閾値を変更するＳｔｈ’が入力される。信号Ｓｔｈ’は基準電圧ＶＲＥＦが第７の利得Ｋｔｈ’で増幅された信号である。
　量子化器４０は、第２の加算器３０の後段に設けられている。
　図１に示すように、第１のステップでは、量子化器４０は、第２の加算器３０から出力された第１の信号Ｓ１を、例えば、３レベル（－１、０，＋１）の第１のデジタル信号Ｖ１に変換し、当該第１のデジタル信号Ｖ１を出力端子Ｑに出力する。この量子化レベルの閾値は信号Ｓｔｈによって変更可能である。
　また、図２に示すように、第２のステップでは、量子化器４０は、第２の加算器３０から出力された第２の信号Ｓ２を、例えば、３レベル（－１、０，＋１）の第２のデジタル信号Ｖ２に変換し、当該第２のデジタル信号Ｖ２を出力端子Ｑに出力する。この量子化レベルの閾値は信号Ｓｔｈ’によって変更可能である。
　なお、図示を省略するが、ΔΣ変調器１００は、制御部をさらに備える。例えば、制御部は、デジタル回路（ＡＳＩＣ）で構成される。制御部は、スイッチ２１のオン及びオフの切り替え、遅延積分器１２のリセット、及び、無遅延積分器２２のリセット等を行う。なお、制御部は、マイクロコントローラ（ＭＣＵ）で構成されてもよい。
　（ΔΣ変調器１００の回路構成）
　図３は、一実施形態に係るΔΣ変調器１００の回路構成の一例を示す図である。
　図３に示すように、ΔΣ変調器１００において、第１の積分回路１０、第２の積分回路２０、第２の加算器３０、およびデジタルアナログ変換器ＤＡＣの各々は、複数のスイッチを備えている。
　具体的には、第１の積分回路１０は、スイッチＳＷ１１～ＳＷ１６を備える。また、第２の積分回路２０は、スイッチＳＷ２２～ＳＷ２７を備える。また、第２の加算器３０は、スイッチＳＷ３１～ＳＷ３９を備える。また、デジタルアナログ変換器ＤＡＣは、スイッチＳＷ４１～ＳＷ４５を備える。
　図３において、「Φ１」が示されているスイッチは、後述する図４の第１動作Φ１のときにオンに切り替わるスイッチである。また、図３において、「Φ２」が示されているスイッチは、後述する図４の第２動作Φ２のときにオンに切り替わるスイッチである。
　また、図３において、「Ｓ１・Φ１」が示されているスイッチは、後述する図４の第１のステップにおける第１動作Φ１のときにオンに切り替わるスイッチである。また、図３において、「Ｓ１・Φ２」が示されているスイッチは、後述する図４の第１のステップにおける第２動作Φ２のときにオンに切り替わるスイッチである。
　また、図３において、「Ｓ２・Φ１」が示されているスイッチは、後述する図４の第２のステップにおける第１動作Φ１のときにオンに切り替わるスイッチである。また、図３において、「Ｓ２・Φ２」が示されているスイッチは、後述する図４の第２のステップにおける第２動作Φ２のときにオンに切り替わるスイッチである。ここで、図３のスイッチＳＷ２２が、図１、２のスイッチ２１に相当する。
　また、第１の積分回路１０は、第１の可変コンデンサＣｓ１と、第３の可変コンデンサＣｆ１とを有する。また、デジタルアナログ変換器ＤＡＣは、第２の可変コンデンサＣｄａｃを有する。
　また、第２の積分回路２０は、コンデンサＣｓ２と、コンデンサＣｆ２とを有する。
　なお、コンデンサＣｆ２は、第８容量の電荷を保持する構成の一例であり、第２のステップにおいて第２の積分回路２０から出力される第４の積分信号を保持し続けることができる。
　また、第２の加算器３０は、コンデンサＣｂ３と、コンデンサＣａ１ａ２とを有する。また、第２の加算器３０は、閾値設定回路３１を有し、閾値設定回路３１に、コンデンサＣｔｈ、スイッチＳＷ３６，ＳＷ３７を有する。また、第２の加算器３０は、キックバック対策回路３２を有し、キックバック対策回路３２に、コンデンサＣｈｏｌｄ、スイッチＳＷ３８，ＳＷ３９を有する。
　各回路構成について具体的に説明すると、第１の積分回路１０は、第２の積分回路２０の出力が入力されるスイッチＳＷ１１と、入力電圧Ｖｉｎが入力されるスイッチＳＷ１２との出力側に、コンデンサＣｓ１、スイッチＳＷ１３、コンデンサＣｆ１、スイッチＳＷ１４が順に設けられている。スイッチＳＷ１１、ＳＷ１２とコンデンサＣｓ１との間には、スイッチＳＷ１５が設けられている。コンデンサＣｓ１とスイッチＳＷ１３との間には、電圧ＶＩＣＭが入力されるスイッチＳＷ１６が設けられている。スイッチＳＷ１３とコンデンサＣｆ１との間には、デジタルアナログ変換器ＤＡＣの出力と、オペアンプＯＰの入力端子が接続されており、スイッチＳＷ１４の出力側には、オペアンプＯＰの出力端子が接続されている。
　また、第２の積分回路２０は、第１の積分回路１０の出力が入力されるスイッチＳＷ２２の出力側に、コンデンサＣｓ２が接続されている。スイッチＳＷ２２とコンデンサＣｓ２との間には、電圧Ｖｃｍが入力されるスイッチＳＷ２３が設けられている。また、コンデンサＣｓ２の出力側に、スイッチＳＷ２６、コンデンサＣｆ２、スイッチＳＷ２７が順に設けられている。コンデンサＣｓ２とスイッチＳＷ２６との間には、電圧ＶＩＣＭが入力されるスイッチＳＷ２５が設けられている。また、スイッチＳＷ２６とコンデンサＣｆ２との間には、オペアンプＯＰの入力端子が接続されており、スイッチＳＷ２７の出力側には、オペアンプＯＰの出力端子が接続されている。
　また、デジタルアナログ変換器ＤＡＣは、基準電圧ＶＲ（図１、図２の基準電圧ＶＲＥＦ）が入力されるスイッチＳＷ４１およびスイッチＳＷ４２の出力側に、第２の可変コンデンサＣｄａｃが設けられている。また、第２の可変コンデンサＣｄａｃの出力側に、スイッチＳＷ４４およびスイッチＳＷ４５が設けられている。また、第２の可変コンデンサＣｄａｃとスイッチＳＷ４４，ＳＷ４５との間には、電圧ＶＩＣＭが入力されるスイッチＳＷ４３が設けられている。
　また、第２の加算器３０は、閾値設定回路３１において、基準電圧ＶＲ（図１、図２の基準電圧ＶＲＥＦ）が入力されるスイッチＳＷ３６およびスイッチＳＷ３７の出力側に、コンデンサＣｔｈが設けられている。また、入力電圧Ｖｉｎが入力されるスイッチＳＷ３１の出力側に、コンデンサＣｂ３が設けられている。スイッチＳＷ３１とコンデンサＣｂ３との間には、電圧Ｖｃｍが入力されるスイッチＳＷ３２が設けられている。また、第２の積分回路２０の出力が入力されるスイッチＳＷ３３と、第１の積分回路１０の出力が入力されるスイッチＳＷ３４との出力側に、コンデンサＣａ１ａ２が設けられている。そして、コンデンサＣｔｈ、コンデンサＣｂ３、およびコンデンサＣａ１ａ２の出力側に、キックバック対策回路３２が接続されている。コンデンサＣｔｈ、コンデンサＣｂ３、およびコンデンサＣａ１ａ２とキックバック対策回路３２との間には、電圧Ｖｃｍが入力されるスイッチＳＷ３５が設けられている。
　なお、図３に示すように、ΔΣ変調器１００は、Ｖｉｎ＋が入力される側（図中上側）と、Ｖｉｎ－が入力される側（図中下側）とで、同一の回路構成を有する。すなわち、Ｖｉｎ＋が入力される側（図中上側）と、Ｖｉｎ－が入力される側（図中下側）との各々が、上記した複数のスイッチと、上記した複数のコンデンサを有する。したがって、ΔΣ変調器１００は、Ｖｉｎ＋が入力される側（図中上側）と、Ｖｉｎ－が入力される側（図中下側）とで、入力電圧Ｖｉｎの正負が異なる点を除き、同一のタイミングで同一の信号処理がなされる。
　ここで、図３に示すように、一実施形態に係るΔΣ変調器１００は、第１の積分回路１０と第２の積分回路２０とで共用のオペアンプＯＰを有する。
　具体的には、第１の積分回路１０は、スイッチＳＷ１１～ＳＷ１６と、第１の可変コンデンサＣｓ１と、第３の可変コンデンサＣｆ１と、共用のオペアンプＯＰで構成される。
　また、第２の積分回路２０は、スイッチＳＷ２２～ＳＷ２７と、コンデンサＣｓ２と、コンデンサＣｆ２と、共用のオペアンプＯＰで構成される。
　これにより、一実施形態に係るΔΣ変調器１００は、従来のΔΣ変調器では積分回路毎に設ける必要があった積分回路用のオペアンプの数を１つとすることができる。このため、一実施形態に係るΔΣ変調器１００によれば、２次インクリメンタルＡＤコンバータと１次インクリメンタルＡＤコンバータとの双方として動作可能なΔΣ変調器１００において、回路の低面積化および低消費電力化を実現することができる。
　特に、一実施形態に係るΔΣ変調器１００は、積分回路用のオペアンプの数を１つとする構成を、インクリメンタル型ＡＤＣに適用できるため、インクリメンタル型ＡＤＣの利点であるデジタルフィルタの簡素化、変換時間の短縮、等の効果を奏することができ、よって、このようなインクリメンタル型ＡＤＣにおいて、さらなる低消費電流化を実現することができる。
　また、一実施形態に係るΔΣ変調器１００は、後述する数式（２）を満たすように、第１の可変コンデンサＣｓ１と、第２の可変コンデンサＣｄａｃと、第３の可変コンデンサＣｆ１とを設け、これらの可変コンデンサの各々の容量を、第１のステップと第２のステップとで変更できるようになっている。
　具外的には、一実施形態に係るΔΣ変調器１００では、第１の可変コンデンサＣｓ１の容量は、第１容量Ｃｓ１と第２容量Ｃｓ１’に可変である。また、第２の可変コンデンサＣｄａｃの容量は、第３容量Ｃｄａｃと第４容量Ｃｄａｃ’に可変である。また、第３の可変コンデンサＣｆ１の容量は、第５容量Ｃｆ１と第６容量Ｃｆ１’に可変である。
　また、一実施形態に係るΔΣ変調器１００は、第２の積分回路２０が、第７容量Ｃｓ２を有し、第８容量Ｃｆ２を有する。
　そして、一実施形態に係るΔΣ変調器１００では、第１のステップにおける第２の利得ｃ１は、図１に示すように、第３容量Ｃｄａｃ／第５容量Ｃｆ１に比例する。また、第１のステップにおける第３の利得ｃ２は、図１に示すように、第７容量Ｃｓ２／第８容量Ｃｆ２に比例する。
　また、第２のステップにおける第４の利得ｃ１’は、図２に示すように、第４容量Ｃｄａｃ’／第６容量Ｃｆ１’に比例する。また、第２のステップにおける第５の利得ｂ１’は、図２に示すように、第２容量Ｃｓ１’／第６容量Ｃｆ１’に比例する。
　したがって、一実施形態に係るΔΣ変調器１００は、第１容量Ｃｓ１、第２容量Ｃｓ１’、第３容量Ｃｄａｃ、第４容量Ｃｄａｃ’、第５容量Ｃｆ１、第６容量Ｃｆ１’、第７容量Ｃｓ２、および第８容量Ｃｆ２の各々を適切に設定することにより、後述する数式（２）を満たすことができ、よって、誤差の小さい変換結果を得ることができるようになる。なお、図１、２に記載されている各利得の計算式に記載されているコンデンサの符号は、上記説明の符号と一致している。
　（ΔΣ変調器１００の動作）
　以下、図４～図８を参照して、一実施形態に係るΔΣ変調器１００の動作の一例を説明する。
　（ΔΣ変調器１００の動作）
　図４は、一実施形態に係るΔΣ変調器１００における各制御信号の動作タイミングを示すタイミングチャートである。
　図４に示すように、ΔΣ変調器１００は、２次インクリメンタルＡＤコンバータとして動作する第１のステップにおいては、第１動作Φ１と第２動作Φ２で１回の出力信号を出す。ここで、第１動作Φ１と第２動作Φ２を合わせて１サイクルとする。すなわち、第１のステップはサイクルがＭ１回（但し、Ｍ１は自然数）連続して行われる。また初回のサイクル０はイニシャル動作であり、第１の積分回路１０のリセット、及び、第２の積分回路２０のリセット等を行う。
　動作説明の簡易化のため、各積分回路の出力に対する増幅率の記載は省略している。第１のステップにおいて、スイッチ２１をオンする。そして、第１のステップにおいて、第１動作Φ１では、第１の積分回路１０が、アナログ信号Ｕの入力電圧Ｖｉｎとデジタルアナログ変換器ＤＡＣから出力された第１の帰還アナログ信号ＵＦ１を加算した信号をサンプリングし、１つ前の第２動作Φ２でサンプリングした第１の積分回路１０の出力を用いて第２の積分回路２０が、積分動作を行う。そして、第２の加算器３０が、１つ前の第２動作Φ２でサンプリングした第１の積分回路１０の出力に、入力電圧Ｖｉｎと第２の積分回路２０の出力とを加算する。さらに、第２の加算器３０に量子化レベルの閾値を決定する信号Ｓｔｈが加えられることによって第１の信号Ｓ１を生成し、当該第１の信号Ｓ１を量子化器４０に出力する。なお、サイクル１の第２の積分回路２０に入力される、第１の積分回路１０の出力は、サイクル０ではリセットされており、０Ｖが出力されている。
　第１のステップにおいて、第２動作Φ２では、第１の積分回路１０が、積分動作を行い、第２の加算器３０、及び、第２の積分回路２０が、第１の積分回路１０の出力をサンプリングする。
　また、図４に示すように、第１のステップにおいては、０サイクル目に、第１リセット信号ｒｅｓｅｔ１により、第１の積分回路１０および第２の積分回路２０がリセットされる。
　上記のとおり、第１のステップにおいては、Ｍ１個のサイクルの各サイクルにおいて、第１動作Φ１のときに、第２の加算器３０から第１の信号Ｓ１が量子化器４０に出力される。したがって、第１のステップにおいては、Ｍ１個のデジタル信号Ｖ１が量子化器４０から得られる。
　また、図４に示すように、ΔΣ変調器１００は、１次インクリメンタルＡＤコンバータとして動作する第２のステップにおいては、連続して行われるＭ２回（但し、Ｍ２は自然数）のサイクルを有し、各サイクルが、第１動作Φ１と第２動作Φ２とを含む。
　第２のステップにおいて、スイッチ２１をオフする。サイクル１の第１動作Φ１において、第１のステップの第２動作Φ２における第１の積分回路１０の出力を用いて、第２の積分回路２０が積分動作を行う。そして、サイクル１の第２動作Φ２において、第２の積分回路２０はスイッチ２１がオフしているためサンプリングしない。以降のサイクルでもサンプリングせず積分動作を行うので、結果的に該出力結果を保持するホールド動作を行う。第２のステップにおいて、第１動作Φ１では、第１の積分回路１０が、ホールドされた第２の積分回路２０の出力とデジタルアナログ変換器ＤＡＣから出力された第１の帰還アナログ信号ＵＦ１を加算した信号をサンプリングし、第２の加算器３０が、１つ前の第２動作Φ２でサンプリングした第１の積分回路１０の出力に、ホールドされた第２の積分回路２０の出力を加算する。さらに、第２の加算器３０に量子化レベルの閾値を決定する信号Ｓｔｈ’が加えられることによって第２の信号Ｓ２を生成し、当該第２の信号Ｓ２を量子化器４０に出力する。
　第２のステップにおいて、第２動作Φ２では、第１の積分回路１０が、積分動作を行い、第２の積分回路２０が、サンプリングを行わず、第２の加算器３０が、第１の積分回路１０の出力をサンプリングする。
　また、図４に示すように、第２のステップにおいては、０サイクル目に、第２リセット信号ｒｅｓｅｔ２により、第１の積分回路１０がリセットされる。
　上記のとおり、第２のステップにおいては、Ｍ２個のサイクルの各サイクルにおいて、第１動作Φ１のときに、第２の加算器３０から第２の信号Ｓ２が量子化器４０に出力される。したがって、第２のステップにおいては、Ｍ２個の第２のデジタル信号Ｖ２が量子化器４０から得られる。
　ここで、第２のステップにおける１クロック目の第２の積分回路２０の出力は、下記数式（１）で表され、第１のステップにおける量子化誤差Ｅ１が－ｃ１ｃ２倍されて出力される。
　つまり、第２のステップの入力フルスケールは、ｃ１ｃ２倍になるため、出願人らは、第２のステップの第４の利得ｃ１’および第５の利得ｂ１’と、第１のステップの第２の利得ｃ１および第３の利得ｃ２との関係を、量子化器の量子化レベルが３レベルの場合は下記数式（２）を、量子化器の量子化レベルが２レベルの場合は下記数式（３）を満たすようにすることが好ましいことを見出した。なお、量子化レベルとは、出力される値の数であり、２レベルは（－１、＋１）の２値のデジタル値を出力し、３レベルは（－１、０，＋１）の３値のデジタル値を出力する。
　そこで、一実施形態に係るΔΣ変調器１００では、上記数式（２）または上記数式（３）を満たすように、第２のステップの第４の利得ｃ１’および第５の利得ｂ１’と、第１のステップの第２の利得ｃ１および第３の利得ｃ２との各々が設定されている。
　これにより、一実施形態に係るΔΣ変調器１００は、上記数式（２）または上記数式（３）を満たすものとなり、よって、誤差の小さい変換結果を得ることができる。
　＜第１のステップにおける第１動作Φ１のとき＞
　図５は、一実施形態に係るΔΣ変調器１００の第１のステップにおける第１動作Φ１のときの回路の状態の一例を示す図である。
　図５に示すように、２次インクリメンタルＡＤコンバータとして動作する第１のステップにおける第１動作Φ１のとき、スイッチＳＷ１２，ＳＷ１６，ＳＷ２３，ＳＷ２６，ＳＷ２７，ＳＷ３１，ＳＷ３３，ＳＷ３７，ＳＷ３８，ＳＷ４２，ＳＷ４３がオンに切り替わる。
　このとき、第１の積分回路１０において、スイッチＳＷ１２、ＳＷ１６がオンに切り替わったことにより、入力端子Ｖｉｎ＋から入力されたアナログ信号Ｕが、第１の可変コンデンサＣｓ１にサンプリングされる。
　また、このとき、第２の積分回路２０において、スイッチＳＷ２３、ＳＷ２６、ＳＷ２７がオンに切り替わったことにより、コンデンサＣｓ２の電荷が、コンデンサＣｆ２に転送されるとともに、積分動作が行われる。
　＜第１のステップにおける第２動作Φ２のとき＞
　図６は、一実施形態に係るΔΣ変調器１００の第１のステップにおける第２動作Φ２のときの回路の状態の一例を示す図である。
　図６に示すように、２次インクリメンタルＡＤコンバータとして動作する第１のステップにおける第２動作Φ２のとき、スイッチＳＷ１３，ＳＷ１４，ＳＷ１５，ＳＷ２２，ＳＷ２５，ＳＷ３２，ＳＷ３４，ＳＷ３５，ＳＷ３６，ＳＷ３９，ＳＷ４１がオンに切り替わる。また、ＳＷ４４、ＳＷ４５は量子化器出力Ｑにより選択的にオンに切り替わる。具体的には、量子化器出力Ｑを演算した結果を演算回路４６が示すように、Ｑ［０］とＱ［１］のＡＮＤ演算した結果をＱ＋１、ｂａｒＱ［０］とｂａｒＱ［１］のＡＮＤ演算した結果をＱ－１とする。Ｑ＋１がハイレベルの場合に、ＳＷ４４がオンし、Ｑ－１がハイレベルの場合に、ＳＷ４５がオンする。但し、「ｂａｒ」は、負論理を意味する。
　このとき、第１の積分回路１０において、スイッチＳＷ１５、ＳＷ１３、ＳＷ１４がオンに切り替わったことにより、第１の可変コンデンサＣｓ１の電荷が、第３の可変コンデンサＣｆ１に転送されて、積分動作が行われる。
　また、このとき、第１の積分回路１０において、スイッチＳＷ１４がオンに切り替わるとともに、第２の積分回路２０において、スイッチＳＷ２２，ＳＷ２５がオンに切り替わったことにより、第１の積分回路１０の出力が、第２の積分回路２０のコンデンサＣｓ２にサンプリングされる。
　＜第２のステップにおける第１動作Φ１のとき＞
　図７は、一実施形態に係るΔΣ変調器１００の第２のステップにおける第１動作Φ１のときの回路の状態の一例を示す図である。
　図７に示すように、１次インクリメンタルＡＤコンバータとして動作する第２のステップにおける第１動作Φ１のとき、スイッチＳＷ１１，ＳＷ１６，ＳＷ２３，ＳＷ２６，ＳＷ２７，ＳＷ３３，ＳＷ３７，ＳＷ３８，ＳＷ４２，ＳＷ４３がオンに切り替わる。
　このとき、第２の積分回路２０において、スイッチＳＷ２７がオンに切り替わるとともに、第１の積分回路１０において、スイッチＳＷ１１，ＳＷ１６がオンに切り替わったことにより、第２の積分回路２０の出力が、第１の可変コンデンサＣｓ１にサンプリングされる。ここで、第２の積分回路２０の出力（第４の積分信号Ｘ２’）は、第２の積分回路２０のホールド動作によるものであるから、第２のステップが有するＭ２回のサイクルの全てにおいて同じである。
　また、このとき、第２の積分回路２０において、スイッチＳＷ２３，ＳＷ２６，ＳＷ２７がオンに切り替わったことにより、コンデンサＣｓ２にサンプリングされている電荷が、コンデンサＣｆ２に転送されて、積分動作が行われる。ただし、後述するように第２のステップにおける第２動作Φ２のとき、コンデンサＣｓ２には何もサンプリングされないため、電荷がＣｆ２に転送されず、Ｃｆ２の電荷が一定に保持されるホールド動作が行われる。
　なお、第２の積分回路２０は、前記第１のステップのＭ１回目の第２動作Φ２で第１の積分回路１０が出力した前記第１の積分信号Ｘ１を、第２のステップの第１動作Φ１で第３の利得ｃ２で増幅された信号を積分することによって、第４の積分信号Ｘ２’を生成および出力する。この信号はコンデンサＣｆ２に保持される。次に、第１の積分回路１０は、第２のステップのサイクル１以降の第１動作Φ１で、コンデンサＣｆ２に保持された信号を（第４の積分信号Ｘ２’）を、第２動作Φ２で第５の利得ｂ１’で増幅した信号を積分することによって、第３の積分信号Ｘ１’を生成および出力する。
　また、第２のステップでは、上記数式（２）または上記数式（３）を満たすように、上述した制御部が、第１の可変コンデンサＣｓ１、第２の可変コンデンサＣｄａｃ、および第３の可変コンデンサＣｆ１（図中点線で囲まれた部分）の各々の容量を変更する。これにより、一実施形態に係るΔΣ変調器１００によれば、第２のステップに用いられる第４の利得ｃ１’および第５の利得ｂ１’と、第１のステップに用いられる第２の利得ｃ１および第３の利得ｃ２との関係が、上記数式（２）または上記数式（３）を満たすことができ、よって、誤差の小さい変換結果を得ることができるようになる。
　＜第２のステップにおける第２動作Φ２のとき＞
　図８は、一実施形態に係るΔΣ変調器１００の第２のステップにおける第２動作Φ２のときの回路の状態の一例を示す図である。
　図８に示すように、１次インクリメンタルＡＤコンバータとして動作する第２のステップにおける第２動作Φ２のとき、スイッチＳＷ１３，ＳＷ１４，ＳＷ１５，ＳＷ２５，ＳＷ３４，ＳＷ３５，ＳＷ３６，ＳＷ３９，ＳＷ４１がオンに切り替わる。また、ＳＷ４４、ＳＷ４５は量子化器出力Ｑにより選択的にオンに切り替わる。具体的には、量子化器出力Ｑを演算した結果を演算回路４６が示すように、Ｑ［０］とＱ［１］のＡＮＤ演算した結果をＱ＋１、ｂａｒＱ［０］とｂａｒＱ［１］のＡＮＤ演算した結果をＱ－１とする。Ｑ＋１がハイレベルの場合に、ＳＷ４４がオンし、Ｑ－１がハイレベルの場合に、ＳＷ４５がオンする。但し、「ｂａｒ」は、負論理を意味する。
　このとき、第１の積分回路１０において、スイッチＳＷ１５、ＳＷ１３、ＳＷ１４がオンに切り替わったことにより、第１の可変コンデンサＣｓ１の電荷が、第３の可変コンデンサＣｆ１に転送されて、積分動作が行われる。
　また、このとき、第２の積分回路２０においては、スイッチＳＷ２２がオフのままであり、コンデンサＣｓ２には何もサンプリングされない。したがって、第２のステップでは、コンデンサＣｆ２は、第２の積分回路２０の出力（第４の積分信号Ｘ２’）を保持し続ける。
　なお、第２の加算器３０は、図６，図８に示すように、第１のステップおよび第２のステップのいずれにおいても、第２動作Φ２のとき、スイッチＳＷ３４，ＳＷ３５がオンに切り替わることにより、第１の積分回路１０の出力をサンプリングする。
　そして、第２の加算器３０は、図５に示すように、第１のステップにおける第１動作Φ１のとき、スイッチＳＷ３１がオンに切り替わることにより、入力電圧Ｖｉｎが入力され、スイッチＳＷ３３がオンに切り替わることにより、第２の積分回路２０の出力が入力される。そして、第２の加算器３０は、第１の積分回路１０の出力と、入力電圧Ｖｉｎと、第２の積分回路２０の出力とを加算して、量子化器４０へ出力する。
　また、第２の加算器３０は、図７に示すように、第２のステップにおける第１動作Φ１のとき、スイッチＳＷ３３がオンに切り替わることにより、第２の積分回路２０の出力が入力される。そして、第２の加算器３０は、第１の積分回路１０の出力と、第２の積分回路２０の出力とを加算して、量子化器４０へ出力する。
　以上、本発明の一実施形態について詳述したが、本発明はこれらの実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形又は変更が可能である。
　本国際出願は、２０２４年７月１０日に出願した日本国特許出願第２０２４－１１１３１０号に基づく優先権を主張するものであり、当該出願の全内容を本国際出願に援用する。
　１００　ΔΣ変調器
　Ｖｉｎ＋，Ｖｉｎ－　入力端子
　Ｕ　アナログ信号
　Ｑ　出力端子
　１０　第１の積分回路
　１１　第１の加算器
　１２　遅延積分器
　２０　第２の積分回路
　２１　スイッチ
　２２　無遅延積分器
　３０　第２の加算器
　４０　量子化器
　ＤＡＣ　デジタルアナログ変換器
　Ｖ１　第１のデジタル信号
　ＵＦ１　第１の帰還アナログ信号
　Ｖ２　第２のデジタル信号
　ＵＦ２　第２の帰還アナログ信号
　Ｓ１　第１の信号
　Ｓ２　第２の信号
　Ｘ０　第１の加算信号
　Ｘ０’　第２の加算信号
　Ｘ１　第１の積分信号
　Ｘ２　第２の積分信号
　Ｘ１’　第３の積分信号
　Ｘ２’　第４の積分信号
　ｂ１　第１の利得
　ｃ１　第２の利得
　ｃ２　第３の利得
　ｃ１’　第４の利得
　ｂ１’　第５の利得
　Ｋｔｈ　第６の利得
　Ｋｔｈ’　第７の利得
　Ｃｓ１　第１の可変コンデンサ
　Ｃｄａｃ　第２の可変コンデンサ
　Ｃｆ１　第３の可変コンデンサ
　Ｃｓ２，Ｃｆ２，Ｃｓ２，Ｃｂ３，Ｃａ１ａ２，Ｃｔｈ，Ｃｈｏｌｄ　コンデンサ
　Ｃｓ１　第１容量
　Ｃｓ１’　第２容量
　Ｃｄａｃ　第３容量
　Ｃｄａｃ’　第４容量
　Ｃｆ１　第５容量
　Ｃｆ１’　第６容量
　Ｃｓ２　第７容量
　Ｃｆ２　第８容量

Claims (7)

  1. 　アナログ信号が入力される入力端子と、
    　デジタル信号が出力される出力端子と、
    　第１の積分回路と、
    　前記第１の積分回路の後段に設けられた第２の積分回路と、
    　前記第１の積分回路の入力側に設けられた第１の加算器と、
    　前記第２の積分回路の出力側に設けられた第２の加算器と、
    　量子化器と、
    　デジタルアナログ変換器と
    　を備え、
    　第１のステップにおいて、
    　　前記デジタルアナログ変換器は、前記量子化器から出力された第１のデジタル信号を第１の帰還アナログ信号に変換し、
    　　前記第１の加算器は、前記アナログ信号を第１の利得で増幅した信号と、前記第１の帰還アナログ信号を第２の利得で増幅した信号とを加算することにより、第１の加算信号を生成し、
    　　前記第１の積分回路は、前記第１の加算信号を積分することにより、第１の積分信号を生成および出力し、
    　　前記第２の積分回路は、前記第１の積分信号を第３の利得で増幅した信号を積分することにより、第２の積分信号を生成および出力し、
    　　前記第２の加算器は、前記アナログ信号と、前記第１の積分信号と、前記第２の積分信号とを、それぞれ所定の利得で増幅した後に加算することによって生成された第１の信号を前記量子化器に出力し、
    　　前記量子化器は、前記第１の信号を第１のデジタル信号に変換して前記出力端子に出力し、
    　前記第１のステップ後の第２のステップにおいて、
    　　前記デジタルアナログ変換器は、前記量子化器から出力された第２のデジタル信号を第２の帰還アナログ信号に変換し、
    　　前記第２の積分回路は、第４の積分信号を出力し、
    　　前記第１の加算器は、前記第２の帰還アナログ信号を第４の利得で増幅した信号と、前記第２の積分信号を第５の利得で増幅した信号とを加算することにより、第２の加算信号を生成し、
    　　前記第１の積分回路は、前記第２の加算信号を積分することにより、第３の積分信号を生成および出力し、
    　　前記第２の加算器は、前記第４の積分信号と、前記第３の積分信号とを、それぞれ所定の利得で増幅した後に加算することによって生成された第２の信号を前記量子化器に出力し、
    　　前記量子化器は、前記第２の信号を前記第２のデジタル信号に変換して前記出力端子に出力し、
    　前記第１の積分回路と前記第２の積分回路とで共有のオペアンプを有し、
    　前記量子化器の量子化レベルが３レベルの場合は、前記第４の利得／前記第５の利得＝前記第２の利得×前記第３の利得を満たし、
    　前記量子化器の量子化レベルが２レベルの場合は、前記第４の利得／前記第５の利得＝４×前記第２の利得×前記第３の利得を満たす
    　ことを特徴とするΔΣ変調器。
  2. 　第１の可変コンデンサと、
    　第２の可変コンデンサと、
    　第３の可変コンデンサと、
    　を備え、
    　前記量子化器の量子化レベルが３レベルの場合は、前記第４の利得／前記第５の利得＝前記第２の利得×前記第３の利得を満たし、
    　前記量子化器の量子化レベルが２レベルの場合は、前記第４の利得／前記第５の利得＝４×前記第２の利得×前記第３の利得を満たすように、
    　前記第１のステップと前記第２のステップとで、前記第１の可変コンデンサ、前記第２の可変コンデンサ、および前記第３の可変コンデンサの各々の容量が変更される
    　ことを特徴とする請求項１に記載のΔΣ変調器。
  3. 　前記第１の可変コンデンサの容量は、前記第１のステップと前記第２のステップとで、第１容量と第２容量に可変であり、
    　前記第２の可変コンデンサの容量は、前記第１のステップと前記第２のステップとで、第３容量と第４容量に可変であり、
    　前記第３の可変コンデンサの容量は、前記第１のステップと前記第２のステップとで、第５容量と第６容量に可変であり、
    　第７容量と、
    　第８容量と
    　をさらに備え、
    　前記第２の利得は、前記第３容量／前記第５容量に比例し、
    　前記第３の利得は、前記第７容量／前記第８容量に比例し、
    　前記第４の利得は、前記第４容量／前記第６容量に比例し、
    　前記第５の利得は、前記第２容量／前記第６容量に比例する
    　ことを特徴とする請求項２に記載のΔΣ変調器。
  4. 　前記第１のステップは、連続してＭ１回（Ｍ１は自然数）のサイクルが行われ、
    　前記第２のステップは、連続してＭ２回（Ｍ２は自然数）のサイクルが行われ、
    　前記第１のステップおよび前記第２のステップの各々の前記サイクルは、第１動作と第２動作とを含み、
    　前記第２のステップの１回目の前記サイクルにおいて、
    　前記第２の積分回路は、前記第１のステップのＭ１回目の前記第２動作で前記第１の積分回路が出力した前記第１の積分信号を、前記第２のステップの前記第１動作で前記第３の利得で増幅された信号を積分することによって、前記第４の積分信号を生成および出力し、
    　前記第１の積分回路は、前記第１動作で、前記第２の積分回路が出力した前記第４の積分信号を、前記第２動作で前記第５の利得で増幅した信号を積分することによって、前記第３の積分信号を生成および出力する
    　ことを特徴とする請求項３に記載のΔΣ変調器。
  5. 　前記第８容量の電荷を保持する構成は、前記第２のステップにおいて、前記第４の積分信号を保持し続ける
    　ことを特徴とする請求項４に記載のΔΣ変調器。
  6. 　前記第２のステップにおいて、前記第２の積分回路から出力される前記第４の積分信号は、前記Ｍ２回のサイクルの全てにおいて同じである
    　ことを特徴とする請求項５に記載のΔΣ変調器。
  7. 　前記第１のステップにおいて、前記第２の加算器に、前記量子化器から出力される前記第１のデジタル信号のレベルの閾値を変更する第６の利得で増幅された後の基準電圧が入力され、
    　前記第２のステップにおいて、前記第２の加算器に、前記量子化器から出力される前記第２のデジタル信号のレベルの閾値を変更する第７の利得で増幅された後の基準電圧が入力される
    　ことを特徴とする請求項１に記載のΔΣ変調器。
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