WO2026009797A1 - 半導体装置 - Google Patents

半導体装置

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Publication number
WO2026009797A1
WO2026009797A1 PCT/JP2025/022898 JP2025022898W WO2026009797A1 WO 2026009797 A1 WO2026009797 A1 WO 2026009797A1 JP 2025022898 W JP2025022898 W JP 2025022898W WO 2026009797 A1 WO2026009797 A1 WO 2026009797A1
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WO
WIPO (PCT)
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region
pillar
semiconductor device
trench
pillars
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
PCT/JP2025/022898
Other languages
English (en)
French (fr)
Inventor
誠悟 森
一 和栗
佑紀 中野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Publication of WO2026009797A1 publication Critical patent/WO2026009797A1/ja
Pending legal-status Critical Current
Anticipated expiration legal-status Critical

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs

Definitions

  • This disclosure relates to a semiconductor device.
  • Patent Document 1 discloses an electronic device having an impurity region introduced into a silicon carbide layer by channeling implantation.
  • One embodiment of the present disclosure provides a semiconductor device including: a chip having a first main surface and a second main surface; a first impurity region of a first conductivity type in a surface layer portion of the first main surface; a plurality of trenches in the first main surface arranged at a first pitch; a second impurity region of a second conductivity type and a third impurity region of the first conductivity type in a surface layer portion of the first impurity region arranged in this order from the second main surface side along side surfaces of the trenches; a buried conductive layer buried in the trenches and facing the second impurity region via a trench insulating film; a plurality of bottom wells of a second conductivity type formed at bottoms of the plurality of trenches, respectively; and a plurality of first lower pillars of a second conductivity type arranged at a second pitch different from the first pitch in the first impurity region below the plurality of bottom wells.
  • FIG. 1 is a plan view showing a semiconductor device according to the first embodiment.
  • FIG. 2 is a cross-sectional view taken along line II-II shown in FIG.
  • FIG. 3 is a plan view showing an example of a chip layout.
  • FIG. 4 is a perspective view showing an example of a chip layout.
  • FIG. 5 is a plan view showing a main part of the active region.
  • FIG. 6 is a perspective view showing a main part of the active region.
  • FIG. 7 is a cross-sectional view showing a main part of the active region.
  • FIG. 8 is a cross-sectional view showing a main part of the active region.
  • FIG. 9 is a diagram showing an example layout of the first lower pillars.
  • FIG. 10 is a diagram showing an example layout of the first lower pillars.
  • FIG. 19 is a diagram showing a third modification of the semiconductor device according to the first embodiment.
  • FIG. 20 is a diagram showing a fourth modification of the semiconductor device according to the first embodiment.
  • FIG. 21 is a diagram showing a fifth modification of the semiconductor device according to the first embodiment.
  • FIG. 22 is a diagram showing a sixth modification of the semiconductor device according to the first embodiment.
  • FIG. 23 is a diagram showing a seventh modification of the semiconductor device according to the first embodiment.
  • FIG. 24 is a diagram showing an eighth modification of the semiconductor device according to the first embodiment.
  • FIG. 25 is a plan view showing a main part of an active region of a semiconductor device according to the second embodiment.
  • FIG. 26 is a perspective view showing a main part of the active region.
  • the conductivity type of a semiconductor is indicated using “p-type” or “n-type,” but “p-type” may also be referred to as the “first conductivity type” and “n-type” as the “second conductivity type.” Of course, “n-type” may also be referred to as the “first conductivity type” and “p-type” as the “second conductivity type.”
  • p-type is a conductivity type resulting from a trivalent element
  • n-type is a conductivity type resulting from a pentavalent element.
  • trivalent elements are at least one of boron, aluminum, gallium, and indium.
  • pentavalent elements are at least one of nitrogen, phosphorus, arsenic, antimony, and bismuth.
  • semiconductor device 1A includes chip 2 including SiC single crystal.
  • Chip 2 may also be referred to as a "SiC chip” or a “semiconductor chip.”
  • chip 2 is made of hexagonal SiC single crystal and is formed in a rectangular parallelepiped shape.
  • Hexagonal SiC single crystal has multiple polytypes, including 2H (Hexagonal)-SiC single crystal, 4H-SiC single crystal, 6H-SiC single crystal, etc.
  • chip 2 is made of 4H-SiC single crystal, but chip 2 may also be made of other polytypes.
  • the chip 2 has a first main surface 3 on one side, a second main surface 4 on the other side, and first to fourth side surfaces 5A to 5D connecting the first main surface 3 and the second main surface 4.
  • the first main surface 3 and the second main surface 4 are formed in a quadrangular shape when viewed in a plan view from the vertical direction Z (hereinafter simply referred to as "plan view").
  • the vertical direction Z is also the thickness direction of the chip 2 and the normal direction to the first main surface 3 (second main surface 4).
  • the first main surface 3 and the second main surface 4 may be formed in a square or rectangular shape when viewed in a plan view.
  • the first main surface 3 and the second main surface 4 are preferably formed by the c-plane of the SiC single crystal.
  • the first main surface 3 is formed by the silicon surface ((0001) surface) of the SiC single crystal
  • the second main surface 4 is formed by the carbon surface ((000-1) surface) of the SiC single crystal.
  • the second side surface 5B is connected to the first side surface 5A
  • the third side surface 5C is connected to the second side surface 5B
  • the fourth side surface 5D is connected to the first side surface 5A and the third side surface 5C.
  • the first side surface 5A and the third side surface 5C extend in a first direction X along the first main surface 3 and face a second direction Y that intersects (specifically, is perpendicular to) the first direction X.
  • the second side surface 5B and the fourth side surface 5D extend in the second direction Y and face the first direction X.
  • the first direction X is the m-axis direction ([1-100] direction) of the SiC single crystal
  • the second direction Y is the a-axis direction ([11-20] direction) of the SiC single crystal.
  • the first direction X may be the a-axis direction of the SiC single crystal
  • the second direction Y may be the m-axis direction of the SiC single crystal.
  • the XY plane including the first direction X and the second direction Y forms a horizontal plane perpendicular to the vertical direction Z.
  • the axis extending along the vertical direction Z may be referred to as the "vertical axis.”
  • the first direction X and the second direction Y may be referred to as the "horizontal direction.”
  • the horizontal direction is also the direction extending along the first main surface 3.
  • chip 2 (first main surface 3 and second main surface 4) has an off angle ⁇ off inclined at a predetermined angle in a predetermined off direction Doff relative to the c-plane of the SiC single crystal.
  • the c-axis ((0001) axis) of the SiC single crystal is inclined from the vertical axis toward the off direction Doff by the off angle ⁇ off.
  • the c-plane of the SiC single crystal is inclined by the off angle ⁇ off relative to the horizontal plane.
  • the off-direction Doff is preferably the a-axis direction (second direction Y) of the SiC single crystal.
  • the off-angle ⁇ off may be greater than 0° and less than or equal to 10°.
  • the off-angle ⁇ off may have a value belonging to any one of the following ranges: greater than 0° and less than or equal to 1°, 1° to 2.5°, 2.5° to 5°, 5° to 7.5°, and 7.5° to 10°.
  • the off angle ⁇ off is preferably 5° or less. It is particularly preferable that the off angle ⁇ off be 2° or more and 4.5° or less.
  • the off angle ⁇ off is typically set in the range of 4° ⁇ 0.1°. Of course, this specification does not exclude a configuration in which the off angle ⁇ off is 0° (i.e., a configuration in which the first main surface 3 is a just plane with respect to the c-plane).
  • the semiconductor device 1A includes an n-type first semiconductor layer 6 formed in the surface layer portion of the second main surface 4.
  • a drain potential is applied to the first semiconductor layer 6 as a first potential (high potential).
  • the first semiconductor layer 6 may also be referred to as a "semiconductor region (layer)," “base region (layer),” “drain region (layer),” etc.
  • the first semiconductor layer 6 extends in a layered manner along the second major surface 4, forming the second major surface 4 and first to fourth side surfaces 5A to 5D.
  • the first semiconductor layer 6 is made of an n-type semiconductor layer.
  • the first semiconductor layer 6 is made of a substrate (SiC substrate) containing SiC single crystal (semiconductor single crystal), and has the second major surface 4 and first to fourth side surfaces 5A to 5D.
  • the first semiconductor layer 6 is made of a substrate made of SiC single crystal (i.e., a SiC substrate).
  • the first semiconductor layer 6 has the off-direction Do and off-angle ⁇ o described above.
  • the first semiconductor layer 6 may have a peak n-type impurity concentration of 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 21 cm ⁇ 3 or less.
  • the first semiconductor layer 6 preferably has a substantially constant n-type impurity concentration in the thickness direction.
  • the first semiconductor layer 6 may have a first thickness T1 of 10 ⁇ m or more and 500 ⁇ m or less.
  • the first thickness T1 may have a value belonging to at least one of the following ranges: 10 ⁇ m or more and 50 ⁇ m or less, 50 ⁇ m or more and 100 ⁇ m or less, 100 ⁇ m or more and 150 ⁇ m or less, 150 ⁇ m or more and 200 ⁇ m or less, 200 ⁇ m or more and 300 ⁇ m or less, 300 ⁇ m or more and 400 ⁇ m or less, and 400 ⁇ m or more and 500 ⁇ m or less.
  • the semiconductor device 1A includes an n-type second semiconductor layer 7 formed in the surface layer of the first main surface 3.
  • the second semiconductor layer 7 may also be referred to as a "semiconductor region (layer)," a “drift region (layer),” or the like.
  • the second semiconductor layer 7 extends in a layered manner along the first main surface 3, forming the first main surface 3 and the first to fourth side surfaces 5A to 5D.
  • the second semiconductor layer 7 is made of an n-type semiconductor layer.
  • the second semiconductor layer 7 is made of an epitaxial layer (SiC epitaxial layer) containing SiC single crystal (semiconductor single crystal).
  • the second semiconductor layer 7 (epitaxial layer) has the off-direction Do and off-angle ⁇ o described above.
  • the second semiconductor layer 7 is made of an epitaxial layer (i.e., a SiC epitaxial layer) grown from the first semiconductor layer 6 as a starting point.
  • the second semiconductor layer 7 has a lower end and an upper end.
  • the lower end of the second semiconductor layer 7 is the starting point of crystal growth, and the upper end of the second semiconductor layer 7 is the end point of crystal growth.
  • the lower end of the second semiconductor layer 7 is also the bottom of the second semiconductor layer 7. Because the second semiconductor layer 7 is grown continuously from the first semiconductor layer 6, the lower end of the second semiconductor layer 7 coincides with the upper end of the first semiconductor layer 6.
  • the second semiconductor layer 7 includes an n-type drift region 8, which is an example of a first impurity region.
  • the drift region 8 is formed by a portion (n-type portion) of the second semiconductor layer 7.
  • the boundary between the first semiconductor layer 6 and the second semiconductor layer 7 is not necessarily visible, but can be indirectly evaluated and/or determined from other configurations or elements.
  • the second semiconductor layer 7 has an off-direction Do and off-angle ⁇ o that are approximately the same as the off-direction Do and off-angle ⁇ o of the first semiconductor layer 6.
  • the second semiconductor layer 7 has a second thickness T2 that is less than the first thickness T1.
  • the second thickness T2 may be 5 ⁇ m or greater and 15 ⁇ m or less.
  • the second thickness T2 may have a value that falls within at least one of the following ranges: 5 ⁇ m or greater and 7.5 ⁇ m or less, 7.5 ⁇ m or greater and 10 ⁇ m or less, 10 ⁇ m or greater and 12.5 ⁇ m or less, and 12.5 ⁇ m or greater and 15 ⁇ m or less.
  • the semiconductor device 1A includes an active region 9 defined in the chip 2.
  • the active region 9 is defined in the interior of the chip 2, spaced apart from the periphery of the chip 2 (first to fourth side surfaces 5A to 5D) in a plan view.
  • the active region 9 is defined in a polygonal shape (a quadrangle in this embodiment) having four sides parallel to the periphery of the chip 2 in a plan view.
  • the planar area of the active region 9 is preferably 50% to 90% of the planar area of the first main surface 3.
  • the semiconductor device 1A includes a plurality of trench electrode-type trench structures 11 formed on the first main surface 3 in the active region 9.
  • the trench structures 11 may also be referred to as "gate structures,” “trench gate structures,” etc.
  • a gate potential is applied to the plurality of trench structures 11 as a control potential.
  • the plurality of trench structures 11 provide the active region 9 with a MIS (Metal Insulator Semiconductor) structure.
  • the multiple trench structures 11 are arranged at intervals inward from the periphery of the active region 9.
  • the multiple trench structures 11 are arranged at intervals in the first direction X and are each formed in a strip shape extending in the second direction Y.
  • the multiple trench structures 11 are arranged at intervals in the m-axis direction and each extend in the a-axis direction.
  • the multiple trench structures 11 are arranged in stripes extending in the a-axis direction (second direction Y).
  • the extension direction of the multiple trench structures 11 coincides with the off-direction Do of the second semiconductor layer 7.
  • the multiple trench structures 11 are formed at intervals from the lower end of the second semiconductor layer 7 (first semiconductor layer 6) toward the first major surface 3, and face the first semiconductor layer 6 with a portion of the second semiconductor layer 7 sandwiched between them.
  • the semiconductor device 1A includes a plurality of p-type bottom wells 12 formed at intervals in the horizontal direction within the second semiconductor layer 7 of the active region 9. Specifically, the plurality of bottom wells 12 are each formed at the bottom of a trench structure 11.
  • the semiconductor device 1A includes a plurality of p-type first lower pillars 13 formed at horizontal intervals within the second semiconductor layer 7 of the active region 9.
  • the first lower pillars 13 may also be referred to as "first lower column layer,” “first lower pillar layer (region),” “first lower p-type layer (region),” “first lower p-type zone,” etc.
  • the multiple first lower pillars 13 are arranged at intervals in the second direction Y and are each formed in a strip shape extending in the first direction X.
  • the multiple first lower pillars 13 are arranged at intervals in the a-axis direction and each extend in the m-axis direction.
  • the multiple first lower pillars 13 are arranged in a stripe shape extending in the m-axis direction (first direction X).
  • the first lower pillars 13 form a superjunction structure SJ with the drift region 8 that constitutes the second semiconductor layer 7.
  • the multiple first lower pillars 13 are formed at horizontal intervals within the second semiconductor layer 7, and define multiple n-type second lower pillars 14, each consisting of a portion of the drift region 8.
  • the multiple first lower pillars 13, together with the multiple second lower pillars 14, form multiple lower pn junctions that have charge balance.
  • the multiple first lower pillars 13 and the multiple second lower pillars 14 form a lower superjunction structure SJ1.
  • a charge-balanced state means that, for multiple adjacent first lower pillars 13, the depletion layer extending from one lower pn junction and the depletion layer extending from the other lower pn junction are connected within the multiple second lower pillars 14.
  • the semiconductor device 1A includes p-type field regions 15 formed in the surface layer of the first main surface 3 in the peripheral region 10 (the peripheral portion of the first main surface 3).
  • the number of field regions 15 is typically between four and eight.
  • the field regions 15 are formed in an electrically floating state, and relieve the electric field within the chip 2 in the peripheral portion of the first main surface 3.
  • the number, width, depth, p-type impurity concentration, etc. of the field regions 15 are arbitrary and can take various values depending on the electric field to be relieved.
  • the multiple field regions 15 are formed at intervals in the region between the periphery of the chip 2 and the active region 9.
  • the multiple field regions 15 are formed in strips extending along the active region 9 in a planar view.
  • Each of the multiple field regions 15 has a portion extending in strip form in the first direction X and a portion extending in strip form in the second direction Y.
  • the multiple field regions 15 are formed in the shape of a ring (specifically, a square ring) surrounding the active region 9 in a planar view.
  • the semiconductor device 1A includes an interlayer insulating film 16 covering the first main surface 3.
  • the interlayer insulating film 16 may also be referred to as an "insulating film,” an "interlayer film,” an “intermediate insulating film,” etc.
  • the interlayer insulating film 16 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • semiconductor device 1A includes a gate pad 17 disposed on interlayer insulating film 16.
  • Gate pad 17 is an electrode to which a gate potential is applied from the outside.
  • Gate pad 17 may also be referred to as a "gate pad electrode,” a "first pad electrode,” or the like.
  • Gate pad 17 may have a layered structure including a Ti-based metal film and an Al-based metal film layered in this order from the interlayer insulating film 16 side.
  • the gate pad 17 is disposed on a portion of the interlayer insulating film 16 that covers the active region 9.
  • the gate pad 17 may be disposed at a distance from the peripheral region 10 toward the active region 9.
  • the gate pad 17 is disposed on the periphery of the active region 9 in a plan view.
  • the gate pad 17 is arranged in a region along the center of the second side surface 5B on the periphery of the active region 9.
  • the gate pad 17 may also be arranged in a region along the center of any of the first to fourth side surfaces 5A to 5D.
  • the gate pad 17 may also be arranged at any corner of the active region 9 in a planar view.
  • the gate pad 17 may also be arranged in the center of the active region 9 in a planar view.
  • the gate pad 17 is formed in a rectangular shape in a planar view.
  • the semiconductor device 1A includes at least one gate wiring 18 (multiple in this embodiment) extending from the gate pad 17 onto the interlayer insulating film 16.
  • the gate wiring 18 may also be referred to as a "wiring,” “wiring electrode,” “finger electrode,” “gate finger,” etc.
  • the multiple gate wirings 18 may have a layered structure including a Ti-based metal film and an Al-based metal film stacked in this order from the interlayer insulating film 16 side.
  • the multiple gate wirings 18 include a first gate wiring 18A and a second gate wiring 18B.
  • the first gate wiring 18A is drawn out from the gate pad 17 toward the first side surface 5A and extends in a line along the periphery of the active region 9 so as to intersect (specifically, perpendicular to) part of (specifically, one end of) the multiple trench structures 11.
  • the first gate wiring 18A is electrically connected to one end of the multiple trench structures 11.
  • the second gate wiring 18B is drawn out from the gate pad 17 toward the third side surface 5C and extends in a line along the periphery of the active region 9 so as to intersect (specifically, perpendicular to) part of the multiple trench structures 11 (specifically, the other end portions).
  • the second gate wiring 18B is electrically connected to the other end portions of the multiple trench structures 11.
  • Source pad 19 is an electrode to which a source potential is applied from the outside.
  • Source pad 19 may also be referred to as a "source pad electrode,” a "second pad electrode,” etc.
  • Source pad 19 may have a layered structure including a Ti-based metal film and an Al-based metal film layered in this order from the interlayer insulating film 16 side.
  • the source pad 19 is disposed on a portion of the interlayer insulating film 16 that covers the active region 9.
  • the source pad 19 may be disposed at a distance from the peripheral region 10 toward the active region 9.
  • the source pad 19 is formed in a polygonal shape with a recess that is recessed along the gate pad 17 in a plan view.
  • the source pad 19 may also be formed in a rectangular shape in a plan view.
  • the semiconductor device 1A includes a drain pad 20 covering the second major surface 4.
  • the drain pad 20 is an electrode to which a drain potential is applied from the outside.
  • the drain pad 20 may also be referred to as a "drain pad electrode,” a “third pad electrode,” etc.
  • the drain pad 20 forms ohmic contact with the first semiconductor layer 6 exposed from the second major surface 4. In other words, the drain pad 20 is electrically connected to the drift region 8 via the first semiconductor layer 6.
  • the drain pad 20 may cover the entire second main surface 4 so as to be continuous with the periphery of the chip 2 (first to fourth side surfaces 5A to 5D).
  • the drain pad 20 may cover the second main surface 4 at a distance inward from the periphery of the chip 2 so as to expose the periphery of the chip 2.
  • the breakdown voltage that can be applied between the source pad 19 and the drain pad 20 (between the first major surface 3 and the second major surface 4) may be 500 V or more and 3000 V or less.
  • the breakdown voltage may have a value that falls within any one of the following ranges: 500 V or more and 1000 V or less, 1000 V or more and 1500 V or less, 1500 V or more and 2000 V or less, 2000 V or more and 2500 V or less, and 2500 V or more and 3000 V or less.
  • FIG. 5 is a plan view showing a main portion of the active region 9.
  • Fig. 6 is a perspective view showing a main portion of the active region 9.
  • Figs. 7 and 8 are cross-sectional views showing a main portion of the active region 9.
  • Fig. 7 shows the surface appearing on the right front side of Fig. 6, and
  • Fig. 8 shows the surface appearing when the semiconductor device 1A is cut along the first bottom pillar 13.
  • the semiconductor device 1A includes a p-type body region 21 formed in the surface layer portion of the drift region 8.
  • the body region 21, which is an example of a second impurity region is formed in a layer extending along the first major surface 3.
  • the body region 21 may be formed throughout the surface layer portion of the drift region 8 and exposed from the first to fourth side surfaces 5A to 5D.
  • the body region 21 is formed at a distance from the lower end of the second semiconductor layer 7 toward the first major surface 3.
  • the body region 21 may have a peak p-type impurity concentration of 1 ⁇ 10 15 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less.
  • the p-type impurity concentration of the body region 21 is preferably adjusted by at least one trivalent element.
  • the trivalent element of the body region 21 may be at least one of boron, aluminum, gallium, and indium.
  • each trench structure 11 has a trench width WT in the arrangement direction.
  • the trench width WT is preferably less than the second thickness T2 (see FIG. 4) of the second semiconductor layer 7.
  • the trench width WT may be 0.2 ⁇ m or more and 1.5 ⁇ m or less.
  • the trench structure 11 has a trench depth DT in the vertical direction Z.
  • the trench depth DT is preferably less than the second thickness T2 of the second semiconductor layer 7.
  • the trench depth DT is preferably greater than the trench width WT.
  • the multiple trench structures 11 preferably each have an aspect ratio DT/WT such that they extend in a vertically elongated columnar shape.
  • the aspect ratio DT/WT is the ratio of the trench width WT to the trench depth DT.
  • the aspect ratio DT/WT may be, for example, 1 or more and 5 or less, and preferably 1 or more and 3 or less.
  • the trench depth DT may be 0.5 ⁇ m or more and 3.0 ⁇ m or less.
  • the multiple trench structures 11 are arranged in the first direction X at intervals of the trench pitch PT.
  • the trench pitch PT is preferably less than the second thickness T2 of the second semiconductor layer 7.
  • the trench pitch PT may be 0.5 ⁇ m or more and 6.0 ⁇ m or less.
  • Each trench structure 11 includes a trench 22, a trench insulating film 23, and a buried conductive layer 24.
  • the trench 22 may be referred to as an "element trench,” a “gate trench,” etc.
  • the trench insulating film 23 may be referred to as an "element insulating film,” a “gate insulating film,” etc.
  • the buried conductive layer 24 may be referred to as a "buried electrode,” a “gate electrode,” etc.
  • the trenches 22 are formed in the first major surface 3 and define the inner surfaces (side surfaces 25 and bottom surfaces 26 shown in Figures 6 to 8) of the trench structure 11.
  • the bottom surfaces 26 of the trenches 22 preferably have flat portions.
  • mesa portions 27 are formed by part of the second semiconductor layer 7.
  • the mesa portions 27 may also be referred to as "element mesa portions.”
  • the multiple trench structures 11 (multiple trenches 22) and multiple mesa portions 27 are strip-shaped extending along the second direction Y and are arranged alternately in the first direction X.
  • the multiple trenches 22 and multiple mesa portions 27 are arranged in a stripe pattern overall.
  • the mesa width WM of the mesa portion 27 is preferably wider than the trench width WT.
  • the mesa width WM may be 0.4 ⁇ m or more and 3.0 ⁇ m or less.
  • the flat portion of the bottom surface 26 of the trench 22 extends approximately parallel to the first major surface 3.
  • the bottom surface 26 of the trench 22 has an off angle ⁇ o that is inclined at a predetermined angle in a predetermined off direction Do (see Figure 4) relative to the c-plane.
  • the bottom surface 26 of the trench 22 has a flat portion that extends in the off direction Do.
  • the bottom surface 26 of the trench 22 may be curved in an arc shape toward the lower end side of the second semiconductor layer 7.
  • the trench insulating film 23 covers the inner surface of the trench 22.
  • the trench insulating film 23 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the trench insulating film 23 has a single-layer structure made of a silicon oxide film. It is particularly preferable that the trench insulating film 23 include a silicon oxide film made of an oxide of the chip 2.
  • the buried conductive layer 24 is buried in the trench 22 and faces the channel across the trench insulating film 23.
  • the buried conductive layer 24 faces the body region 21 across the trench insulating film 23.
  • the buried conductive layer 24 may contain p-type or n-type conductive polysilicon.
  • the semiconductor device 1A includes a bottom well 12.
  • the bottom well 12 is formed at the bottom of the trench structure 11. More specifically, the bottom well 12 is formed at the bottom of the trench 22.
  • the bottom well 12 is exposed from the bottom surface 26 of the trench 22 and is in contact with the trench insulating film 23. Therefore, the upper end of the bottom well 12 is exposed at the bottom surface 26 of the trench structure 11 (trench 22).
  • the bottom well 12 relieves the electric field applied to the bottom of the trench 22.
  • the bottom well 12 may also be referred to as an "electric field relaxation region,” “electric field relaxation layer,” “bottom electric field relaxation region,” “bottom electric field relaxation layer,” etc.
  • the bottom well 12 faces the buried conductive layer 24 in the depth direction of the trench 22, with the trench insulating film 23 interposed between them. At the bottom of the trench 22, the trench insulating film 23 is sandwiched between the buried conductive layer 24 and the bottom well 12.
  • the bottom well 12 is formed at the bottom of the trench 22 throughout the entire extension direction of the trench 22, and is formed in a band shape extending in the extension direction of the trench 22. Referring to Figures 7 and 8, the bottom well 12 is formed spanning between one end and the other end of the trench 22 in the width direction of the trench 22. In this form, the bottom well 12 has, in the depth direction of the trench 22, one side formed on approximately the same plane as one side 25 of the trench 22 in the width direction, and another side formed on approximately the same plane as the other side 25 of the trench 22 in the width direction.
  • the impurity concentration of the bottom well 12 may be higher than that of the body region 21.
  • the bottom well 12 may have a peak p-type impurity concentration of, for example, 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 21 cm ⁇ 3 or less.
  • the p-type impurity concentration of the bottom well 12 is preferably adjusted by at least one trivalent element.
  • the trivalent element of the bottom well 12 may be at least one of boron, aluminum, gallium, and indium.
  • the multiple bottom wells 12 overlap the multiple trench structures 11 in the depth direction of the trench 22. Specifically, the multiple bottom wells 12 overlap the multiple trench structures 11 in a one-to-one correspondence in the thickness direction of the chip 2. In this configuration, the multiple bottom wells 12 are each connected to the bottom surface 26 of the corresponding trench structure 11. Therefore, the multiple bottom wells 12 are arranged at intervals of the trench pitch PT in the first direction X.
  • the bottom well 12 has a relaxation depth DR in the vertical direction Z.
  • the relaxation depth DR is preferably 0.1 ⁇ m or more and 1.5 ⁇ m or less.
  • Each of the multiple bottom wells 12 has a relaxation width WR in the arrangement direction.
  • the relaxation width WR may be 0.2 ⁇ m or more and 1.5 ⁇ m or less.
  • the semiconductor device 1A includes a source region 28, which is an example of a third impurity region, in the surface layer portion of the first main surface 3.
  • the source region 28 is formed in a region between multiple trench structures 11.
  • the source region 28 is formed in the surface layer portion of the body region 21.
  • multiple source regions 28 are formed across the mesa portion 27 in the width direction, from one side surface 25 of the mesa portion 27 to the other side surface 25 (one side surface 25 and the other side surface 25 of the trench 22).
  • the multiple source regions 28 are arranged at intervals in each mesa portion 27 along the extension direction of the trench 22.
  • multiple channel sections CH are arranged at intervals in the second direction Y (extension direction of the trench 22).
  • channels are formed on both side surfaces 25 of the trench 22 on both sides of the mesa portion 27 in the first direction X.
  • the source region 28 has a higher n-type impurity concentration (peak value) than the second semiconductor layer 7 (drift region 8).
  • the source region 28 may have an n-type impurity concentration (peak value) of 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 21 cm ⁇ 3 or less.
  • the semiconductor device 1A includes a body contact region 29 in the surface layer portion of the first main surface 3.
  • the body contact region 29 is formed in the region between the multiple trench structures 11.
  • the body contact region 29 is formed adjacent to the source region 28 in the surface layer portion of the body region 21.
  • multiple body contact regions 29 are formed across the mesa portion 27 in the width direction, from one side surface 25 of the mesa portion 27 to the other side surface 25.
  • multiple source regions 28 and multiple body contact regions 29 are arranged alternately along the extension direction of the trench 22.
  • Each source region 28 and each body contact region 29 is exposed from both side surfaces 25 of the trench 22 (both side surfaces 25 of the mesa portion 27).
  • the drift region 8 includes a layered structure of a base region 30 and a high-concentration region 31.
  • the base region 30 is formed away from the body region 21 and closer to the second main surface 4 than the bottom well 12.
  • the base region 30 is formed in a layer extending along the first main surface 3 at a position away from the trench 22 and the bottom well 12 toward the second main surface 4.
  • the base region 30 is formed over the entire surface portion of the second semiconductor layer 7 on the second main surface 4 side, and may be exposed from the first to fourth side surfaces 5A to 5D.
  • the base region 30 forms the boundary surface of the second semiconductor layer 7 with the first semiconductor layer 6.
  • the n-type impurity concentration of the base region 30 is preferably lower than the n-type impurity concentration of the first semiconductor layer 6.
  • the base region 30 may have a peak n-type impurity concentration of 1 ⁇ 10 15 cm ⁇ 3 or more and 5 ⁇ 10 16 cm ⁇ 3 or less.
  • the n-type impurity concentration of the base region 30 may be approximately constant in the thickness direction.
  • the n-type impurity concentration of the base region 30 may have a concentration gradient that gradually increases and/or gradually decreases in the thickness direction (crystal growth direction) of the chip 2.
  • the high concentration region 31 is formed between the base region 30 and the body region 21, on the sides and below the trench 22 and bottom well 12.
  • the high concentration region 31 further includes a stacked structure of an upper high concentration region 32 and a lower high concentration region 33.
  • the upper high-concentration region 32 forms the upper layer of the stacked structure of the high-concentration region 31.
  • the upper high-concentration region 32 is formed in a layer that contacts the body region 21 and extends along the first main surface 3.
  • the upper high-concentration region 32 is formed over the entire surface portion of the drift region 8 on the first main surface 3 side, and may be exposed from the first to fourth side surfaces 5A to 5D.
  • the upper high-concentration region 32 forms the boundary surface between the drift region 8 and the body region 21.
  • the n-type impurity concentration of the upper heavily doped region 32 is preferably higher than the n-type impurity concentration of the base region 30.
  • the upper heavily doped region 32 may have a peak n-type impurity concentration of 1 ⁇ 10 16 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less.
  • the n-type impurity concentration of the upper heavily doped region 32 may be approximately constant in the thickness direction.
  • the n-type impurity concentration of the upper heavily doped region 32 may have a concentration gradient that gradually increases and/or decreases in the thickness direction (crystal growth direction) of the chip 2.
  • the upper heavily doped region 32 is formed in the thickness direction of the chip 2 at a depth from the body region 21 deeper than the bottom of the trench 22.
  • the upper heavily doped region 32 contacts the side of the bottom well 12 over the entire thickness direction of the chip 2, from the first main surface 3 side to the second main surface 4 side.
  • the lower high-concentration region 33 forms a lower layer in the stacked structure of the high-concentration region 31.
  • the lower high-concentration region 33 is formed on the second main surface 4 side relative to the upper high-concentration region 32.
  • the lower high-concentration region 33 is sandwiched between the upper high-concentration region 32 and the base region 30 in the thickness direction of the chip 2.
  • the lower high-concentration region 33 is formed in a layer extending along the first main surface 3, and may be exposed from the first to fourth side surfaces 5A to 5D.
  • the lower heavily doped region 33 is formed in the thickness direction of the chip 2 from the bottom of the bottom well 12 to the base region 30.
  • the lower heavily doped region 33 covers the bottom of the bottom well 12.
  • the n-type impurity concentration of the lower heavily doped region 33 is preferably higher than the n-type impurity concentration of the base region 30 and higher than the n-type impurity concentration of the upper heavily doped region 32.
  • the lower heavily doped region 33 may have a peak n-type impurity concentration of 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 19 cm ⁇ 3 or less.
  • the n-type impurity concentration of the lower heavily doped region 33 may be approximately constant in the thickness direction.
  • the n-type impurity concentration of the lower heavily doped region 33 may have a concentration gradient that gradually increases and/or decreases in the thickness direction (crystal growth direction) of the chip 2.
  • the n-type impurity concentrations of the base region 30, upper heavily doped region 32, and lower heavily doped region 33 are adjusted by nitrogen.
  • the base region 30, upper heavily doped region 32, and lower heavily doped region 33 may have n-type impurity concentrations adjusted by at least one pentavalent element.
  • the n-type impurity concentrations of the base region 30, upper heavily doped region 32, and lower heavily doped region 33 may be adjusted by at least one of nitrogen, phosphorus, arsenic, antimony, and bismuth.
  • the semiconductor device 1A includes a plurality of first lower pillars 13, as described above.
  • Each first lower pillar 13 extends in a line across the plurality of trenches 22 and is connected to the bottom well 12 below each trench 22.
  • the plurality of first lower pillars 13 are arranged at a lower pillar pitch PL that is different from the trench pitch PT.
  • the lower pillar pitch PL is narrower than the trench pitch PT.
  • the lower pillar pitch PL may be 0.4 ⁇ m or more and 3.0 ⁇ m or less.
  • the lower pillar pitch PL may be a fractional multiple of the trench pitch PT.
  • the lower pillar pitch PL may be 1/3 to 1/2 times the trench pitch PT.
  • the first lower width W1 of the first lower pillar 13 may be smaller than the lower pillar pitch PL.
  • the first lower width W1 may be 0.2 ⁇ m or more and 1.5 ⁇ m or less.
  • the first lower width W1 may be constant in the thickness direction of the chip 2.
  • the impurity concentration (acceptor concentration Na) of the first lower pillar 13 is lower than the impurity concentration of the bottom well 12.
  • the first lower pillar 13 may have a peak p-type impurity concentration of 1 ⁇ 10 15 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less.
  • the p-type impurity concentration of the first lower pillar 13 is preferably adjusted with at least one trivalent element. In this embodiment, the p-type impurity concentration of the first lower pillar 13 is adjusted with aluminum.
  • the multiple first lower pillars 13 are arranged in the high concentration region 31.
  • the multiple first lower pillars 13 are arranged in the lower high concentration region 33, which has a relatively higher concentration than the upper high concentration region 32 and the lower high concentration region 33.
  • the multiple first lower pillars 13 extend from the upper surface to the lower surface of the lower high concentration region 33 in the thickness direction of the chip 2.
  • the multiple first lower pillars 13 may extend in a direction normal to the first main surface 3.
  • the multiple first lower pillars 13 penetrate the lower high-concentration region 33 in the thickness direction of the chip 2, dividing the lower high-concentration region 33 into multiple regions. Each of these divided regions is the aforementioned second lower pillar 14.
  • the second lower width W2 of the second lower pillar 14 may be larger than the first lower width W1.
  • the second lower width W2 may be 0.2 ⁇ m or more and 1.5 ⁇ m or less.
  • the second bottom pillar 14 is composed of the lower high-concentration region 33. Therefore, the impurity concentration (donor concentration Nd) of the second bottom pillar 14 matches the impurity concentration of the lower high-concentration region 33.
  • the second bottom pillar 14 may have a peak n-type impurity concentration of 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 19 cm ⁇ 3 or less.
  • the fact that the effective acceptor concentration (Na-Ndb) of the first lower pillar 13 and the donor concentration Nd of the second lower pillar 14 are similar contributes to stabilizing the charge balance of the lower superjunction structure SJ1.
  • the charge balance is stabilized, for example, if it is within the range of 0.9 to 1.1 in the section from the top to the bottom of the first lower pillar 13 in the thickness direction of the chip 2.
  • the charge balance CB between the first lower pillar 13 and the second lower pillar 14 is expressed by the following equation (1):
  • the donor concentration Nd of the second lower pillar 14, the acceptor concentration Na of the first lower pillar 13, the second lower width W2, and the first lower width W1 can be set appropriately so that the charge balance CB is in the range of 0.9 to 1.1.
  • the semiconductor device 1A includes a plurality of first upper pillars 34.
  • Each first upper pillar 34 extends linearly in the first direction X.
  • Each first upper pillar 34 is disposed away from the side surface 25 of the trench 22 in each mesa portion 27.
  • the multiple first upper pillars 34 extend integrally from the first lower pillar 13 toward the first main surface 3 and are connected to the body region 21.
  • the first upper pillar 34 electrically connects the body region 21 and the first lower pillar 13.
  • the first upper pillar 34 also electrically connects the body region 21 and the bottom well 12 via the first lower pillar 13.
  • the multiple first upper pillars 34 are arranged at an upper pillar pitch PU that is different from the trench pitch PT.
  • the upper pillar pitch PU is narrower than the trench pitch PT.
  • the upper pillar pitch PU is equal to the lower pillar pitch PL.
  • the upper pillar pitch PU may be 0.4 ⁇ m or greater and 3.0 ⁇ m or less.
  • the upper pillar pitch PU may be a fractional multiple of the trench pitch PT.
  • the upper pillar pitch PU may be 1/3 to 1/2 times the trench pitch PT.
  • the multiple first upper pillars 34 are connected to the multiple first lower pillars 13 and are arranged along the second direction Y at the same intervals as the multiple first lower pillars 13.
  • the first lower pillars 13 and the first upper pillars 34 may be considered as an integrated impurity region and may be simply referred to as a "first pillar,” a "first pillar region,” or the like.
  • the first upper width W3 of the first upper pillar 34 may be smaller than the upper pillar pitch PU.
  • the first upper width W3 may be 0.2 ⁇ m or more and 1.5 ⁇ m or less.
  • the first upper width W3 may vary in the thickness direction of the chip 2.
  • the first upper pillar 34 may have a convex portion 35 that selectively bulges on both sides in the width direction.
  • the first upper pillar 34 may include an upper tapered portion 36 that narrows in width from the convex portion 35 toward the first main surface 3, and a lower tapered portion 37 that narrows in width from the convex portion 35 toward the second main surface 4.
  • the convex portion 35 may be located closer to the first main surface 3 than the center of the first upper pillar 34 in the depth direction. Therefore, the lower tapered portion 37 may be longer than the upper tapered portion 36 in the thickness direction of the chip 2.
  • the first upper width W3 of the first upper pillar 34 described above may be the width of the first upper pillar 34 at the position where the protrusion 35 is arranged.
  • the width of the lower tapered portion 37 is narrower than the first upper width W3 and equal to the first lower width W1.
  • the lower tapered portion 37 is connected to the first lower pillar 13 so that its side edge is continuous with the side edge of the first lower pillar 13.
  • the impurity concentration (acceptor concentration Na) of the first upper pillar 34 is lower than the impurity concentration of the bottom well 12.
  • the first upper pillar 34 may have a peak p-type impurity concentration of 1 ⁇ 10 15 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less.
  • the p-type impurity concentration of the first upper pillar 34 is preferably adjusted with at least one trivalent element. In this embodiment, the p-type impurity concentration of the first upper pillar 34 is adjusted with aluminum.
  • each first upper pillar 34 is positioned away from the side surface 25 of the trench 22 in each mesa portion 27.
  • an isolation region 38 consisting of a part of the drift region 8 (in this embodiment, the upper high-concentration region 32) is positioned between the first upper pillar 34 and the trench 22 and bottom well 12 in the first direction X.
  • the isolation region 38 physically separates the first upper pillar 34 from the trench 22.
  • the multiple first upper pillars 34 are arranged in the high-concentration region 31.
  • the multiple first upper pillars 34 are arranged in the upper high-concentration region 32, which has a relatively lower concentration, of the upper high-concentration region 32 and the lower high-concentration region 33.
  • the multiple first upper pillars 34 extend in the thickness direction of the chip 2 from the body region 21 to the first lower pillar 13.
  • the multiple first upper pillars 34 may extend in a direction normal to the first main surface 3.
  • the multiple first upper pillars 34 penetrate the upper high-concentration region 32 in the thickness direction of the chip 2, dividing the upper high-concentration region 32 into multiple regions. Each of these divided regions is a second upper pillar 39. Referring to FIG. 6, the second upper pillar 39 is sandwiched between two first upper pillars 34 in the second direction Y. The second upper pillar 39 has a recess 40 in the portion that contacts the protrusion 35.
  • the multiple first upper pillars 34 and the multiple second upper pillars 39 form an upper superjunction structure SJ2.
  • the second upper width W4 of the second upper pillar 39 may be larger than the first upper width W3.
  • the second upper width W4 may be 0.2 ⁇ m or more and 1.5 ⁇ m or less.
  • the second upper pillar 39 is formed of the upper high-concentration region 32. Therefore, the impurity concentration (donor concentration Nd) of the second upper pillar 39 matches the impurity concentration of the upper high-concentration region 32.
  • the second upper pillar 39 may have a peak n-type impurity concentration of 1 ⁇ 10 16 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less.
  • the semiconductor device 1A includes an interlayer insulating film 16 on the first main surface 3.
  • a plurality of contact openings 41 are formed in the interlayer insulating film 16.
  • the plurality of contact openings 41 include a plurality of contact openings 41 (not shown) that expose a plurality of trench structures 11 (buried conductive layer 24), and a plurality of contact openings 41 that expose a plurality of source regions 28.
  • the plurality of contact openings 41 for the source regions 28 are formed in the regions between the plurality of trench structures 11, and expose a plurality of source regions 28 and a plurality of body contact regions 29.
  • the semiconductor device 1A includes a first principal surface electrode 42.
  • the first principal surface electrode 42 is formed on the first principal surface 3 so as to cover the interlayer insulating film 16.
  • the first principal surface electrode 42 has a layered structure including a barrier layer 43 and a main body layer 44, which are layered in this order from the first principal surface 3 side.
  • the barrier layer 43 is formed in the form of a film along the first major surface 3 and the inner surface of the contact opening 41.
  • the barrier layer 43 is in ohmic contact with the first major surface 3.
  • the barrier layer 43 may include at least one of a Ti layer, a Pd layer, a Cr layer, a V layer, a Mo layer, a W layer, a Pt layer, and a Ni layer.
  • the main body layer 44 is formed on the barrier layer 43.
  • the main body layer 44 covers the entire main surface of the barrier layer 43.
  • the main body layer 44 is electrically connected to the source region 28 and the body contact region 29 via the barrier layer 43. Therefore, in the semiconductor device 1A, the first main surface electrode 42 may include the aforementioned source pad 19. Although not shown, in the semiconductor device 1A, the first main surface electrode 42 may also include the aforementioned gate pad 17 and gate wiring 18.
  • the bottom well 12, the first upper pillar 34, and the first lower pillar 13 are fixed to the source potential via the body contact region 29 and the body region 21.
  • the main body layer 44 includes at least one of a pure Al layer (an Al layer made of Al with a purity of 99% or more), an AlSi alloy layer, an AlCu alloy layer, and an AlSiCu alloy layer.
  • the semiconductor device 1A includes a resin layer 45 that covers the first principal surface electrode 42.
  • the resin layer 45 is formed in the form of a film along the principal surface of the first principal surface electrode 42.
  • the resin layer 45 may include a photosensitive resin.
  • the photosensitive resin may be a negative type or a positive type.
  • the resin layer 45 may include at least one of polyimide, polyamide, and polybenzoxazole. In this embodiment, the resin layer 45 includes polybenzoxazole.
  • a passivation film (not shown) made of an insulating film such as silicon nitride may be interposed between the resin layer 45 and the first principal surface electrode 42.
  • Figures 9 and 10 are plan view layouts of the first lower pillar 13 and the second lower pillar 14, showing an example layout of the lower superjunction structure SJ1.
  • the first lower pillar 13 is shown by dot hatching
  • the second lower pillar 14 is shown by white outline.
  • the first lower pillars 13 are formed in stripes that continuously cross the trenches 22 and mesa portions 27.
  • the second lower pillars 14 are also formed in stripes that continuously cross the trenches 22 and mesa portions 27.
  • the lower extension direction De1 of the multiple first lower pillars 13, which is an example of a first intersecting direction, is a direction perpendicular to the extension direction of the multiple trenches 22 (in this embodiment, the second direction Y). Therefore, the multiple first lower pillars 13 and multiple second lower pillars 14, which are linear and perpendicular to the multiple trenches 22, are arranged alternately in the second direction Y.
  • the lower arrangement direction Da1 of the first lower pillars 13 may be the a-axis direction (second direction Y), and the lower extension direction De1 of the first lower pillars 13 may be the m-axis direction (first direction X).
  • the lower extension direction De1 intersects (specifically, is perpendicular to) the off-direction Doff of the second semiconductor layer 7, so the multiple first lower pillars 13 are tilted by approximately the off-angle ⁇ off from the vertical axis toward the off-direction Doff in a cross-sectional view taken from the m-plane ((1-100) plane) of the SiC single crystal.
  • the m-plane of the SiC single crystal is a crystal plane perpendicular to the m-axis direction.
  • the lower extension direction De1 of the multiple first lower pillars 13, which is an example of a first intersecting direction, may intersect the multiple trenches 22 non-orthogonally. That is, the lower arrangement direction Da1 of the first lower pillars 13 may be a direction other than the m-axis direction (first direction X) and the a-axis direction (second direction Y), and the lower extension direction De1 of the first lower pillars 13 may be a direction other than the m-axis direction and the a-axis direction.
  • the multiple first lower pillars 13 are inclined by approximately the off-angle ⁇ off from the vertical axis toward the off-direction Doff in a cross-sectional view taken from the m-plane ((1-100) plane) of the SiC single crystal.
  • the m-plane of the SiC single crystal is a crystal plane perpendicular to the m-axis direction.
  • the lower extension direction De1 may be inclined from the a-axis toward one side (left side of the page) or the other side (right side of the page) of the m-axis in a plan view.
  • the multiple first lower pillars 13 have a lower extension direction De1 that forms a first extension angle ⁇ a1 with the a-axis.
  • the absolute value of the first extension angle ⁇ a1 may be greater than 0° and less than 90°.
  • the first extension angle ⁇ a1 may have a value belonging to any one of the following ranges: greater than 0° and less than 18°, 18° to 36°, 36° to 54°, 54° to 72°, and 72° to less than 90°.
  • the absolute value of the first extension angle ⁇ a1 is typically set to a value belonging to any one of the following ranges: 30° ⁇ 5°, 45° ⁇ 5°, and 60° ⁇ 5°.
  • Figures 11 and 12 are plan view layouts of the first upper pillar 34 and the second upper pillar 39, showing an example layout of the upper superjunction structure SJ2.
  • the first upper pillar 34 is shown by cross-hatching
  • the second upper pillar 39 is shown by white outline.
  • the multiple first upper pillars 34 are arranged in a line along the intersecting direction of the multiple trenches 22.
  • the multiple first upper pillars 34 are arranged in a one-to-one correspondence with the multiple mesa portions 27, and the multiple first upper pillars 34 are arranged at intervals on the same straight line.
  • the first upper pillars 34 of each mesa portion 27 have an end 46 at a position spaced from the trench 22 inside the mesa portion 27 in a plan view.
  • the area between this end and the trench 22 is the isolation region 38.
  • a current path can be secured in the channel of the strip-shaped region (arrangement region 47) where multiple first upper pillars 34 are arranged.
  • the current flowing through this current path avoids the first lower pillars 13 (in this embodiment, avoids both sides in the second direction Y) and heads toward the first semiconductor layer 6 (see arrow I in Figure 11).
  • the multiple second upper pillars 39 are formed in stripes that continuously cross the multiple trenches 22 and multiple mesa portions 27.
  • the upper extension direction De2 of the multiple first upper pillars 34 (the direction in which the multiple first upper pillars 34 are arranged in a line) as an example of the first intersecting direction is a direction perpendicular to the extension direction of the multiple trenches 22 (in this embodiment, the second direction Y). Therefore, the multiple first upper pillars 34 and multiple second upper pillars 39 in lines perpendicular to the multiple trenches 22 are arranged alternately in the second direction Y.
  • the upper arrangement direction Da2 of the first upper pillars 34 may be the a-axis direction (second direction Y), and the upper extension direction De2 of the first upper pillars 34 may be the m-axis direction (first direction X).
  • the upper arrangement direction Da2 includes a direction in which a plurality of first upper pillars 34 assembled in a line are arranged at intervals as one unit.
  • the upper extension direction De2 intersects (specifically, is perpendicular to) the off-direction Doff of the second semiconductor layer 7, and therefore the plurality of first upper pillars 34 are tilted by approximately the off-angle ⁇ off from the vertical axis toward the off-direction Doff in a cross-sectional view taken from the m-plane ((1-100) plane) of the SiC single crystal.
  • the m-plane of the SiC single crystal is a crystal plane perpendicular to the m-axis direction.
  • the upper extension direction De2 of the multiple first upper pillars 34 may intersect the multiple trenches 22 non-orthogonally. That is, the upper arrangement direction Da2 of the first upper pillars 34 may be a direction other than the m-axis direction (first direction X) and the a-axis direction (second direction Y), and the upper extension direction De2 of the first upper pillars 34 may be a direction other than the m-axis direction and the a-axis direction.
  • the multiple first upper pillars 34 are inclined by approximately the off-angle ⁇ off from the vertical axis toward the off-direction Doff in a cross-sectional view taken from the m-plane ((1-100) plane) of the SiC single crystal.
  • the m-plane of the SiC single crystal is a crystal plane perpendicular to the m-axis direction.
  • the upper extension direction De2 may be inclined from the a-axis toward one side (left side of the page) or the other side (right side of the page) of the m-axis in a plan view.
  • the multiple first upper pillars 34 have an upper extension direction De2 that forms a second extension angle ⁇ a2 with the a-axis.
  • the absolute value of the second extension angle ⁇ a2 may be greater than 0° and less than 90°.
  • the second extension angle ⁇ a2 may have a value belonging to any one of the following ranges: greater than 0° and less than 18°, 18° to 36°, 36° to 54°, 54° to 72°, and 72° to less than 90°.
  • the absolute value of the second extension angle ⁇ a2 is typically set to a value belonging to any one of the following ranges: 30° ⁇ 5°, 45° ⁇ 5°, and 60° ⁇ 5°.
  • Figures 13 to 16 are diagrams showing example layouts of the first lower pillars 13 and first upper pillars 34.
  • Figures 13 to 16 show the overlapping state of the first lower pillars 13 and first upper pillars 34 in a plan view.
  • the first lower pillars 13 are shown by dot hatching
  • the first upper pillars 34 are shown by cross hatching.
  • the first lower pillar 13 and the first upper pillar 34 may completely overlap in a plan view.
  • the first lower pillar 13 and the first upper pillar 34 may partially overlap in a plan view, but may not overlap in a remainder.
  • the lower extension direction De1 and the upper extension direction De2 are both perpendicular to the extension direction of the multiple trenches 22.
  • the lower pillar pitch PL and the upper pillar pitch PU are equal.
  • the multiple first upper pillars 34 are arranged at intervals along a strip-shaped region (arrangement region 47) directly above each first lower pillar 13.
  • the lower extension direction De1 is perpendicular to the extension direction of the multiple trenches 22, while the upper extension direction De2 is non-perpendicular to the extension direction of the multiple trenches 22.
  • the first upper pillar 34 includes an overlapping area 48 that overlaps with the first lower pillar 13 in a planar view, and a non-overlapping area 49 that does not overlap with the first lower pillar 13.
  • the lower extension direction De1 and the upper extension direction De2 are both non-orthogonal to the extension direction of the multiple trenches 22.
  • the first extension angle ⁇ a1 and the second extension angle ⁇ a2 are different angles.
  • the lower extension direction De1 and the upper extension direction De2 intersect with each other.
  • the first upper pillar 34 includes an overlapping area 48 that overlaps with the first lower pillar 13 in a planar view, and a non-overlapping area 49 that does not overlap with the first lower pillar 13.
  • the lower extension direction De1 is non-orthogonal to the extension direction of the multiple trenches 22, while the upper extension direction De2 is orthogonal to the extension direction of the multiple trenches 22.
  • the first upper pillar 34 includes an overlapping area 48 that overlaps with the first lower pillar 13 in a planar view, and a non-overlapping area 49 that does not overlap with the first lower pillar 13.
  • the multiple first lower pillars 13 are arranged at a lower pillar pitch PL that is different from the trench pitch PT. This allows the lower pillar pitch PL to be set independently of the trench pitch PT. Therefore, even if the lower heavily doped region 33 is made more concentrated than the upper heavily doped region 32, the charge balance CB can be made closer to 1 by appropriately adjusting the lower pillar pitch PL. As a result, the charge balance CB can be stabilized.
  • the lower heavily doped region 33 which has a higher concentration than the upper heavily doped region 32, can be used as part of the drift region 8 (the second lower pillar 14), thereby reducing the on-resistance of the MISFET in the active region 9.
  • the upper heavily doped region 32 which has a lower concentration than the lower heavily doped region 33, can be formed on the side of the bottom well 12 (electric field relaxation layer), electric field concentration near the bottom of the trench 22 can be effectively alleviated. As a result, the trench insulating film 23 can be appropriately protected.
  • FIG. 17 to 24 are diagrams showing first to eighth modifications of the semiconductor device 1A, respectively.
  • the lower pillar pitch PL may be smaller than the upper pillar pitch PU.
  • the multiple first lower pillars 13 may include contact pillars 13A connected to the first upper pillars 34 and non-contact pillars 13B that are physically separated from and do not contact the first upper pillars 34.
  • the multiple first lower pillars 13 may be arranged offset from the multiple first upper pillars 34 in the second direction Y.
  • the multiple first lower pillars 13 may be multiple non-contact pillars 13B that are physically separated from and do not come into contact with the first upper pillars 34.
  • the lower pillar pitch PL may be greater than the upper pillar pitch PU.
  • the multiple first lower pillars 13 may include contact pillars 13A connected to the first upper pillars 34 and non-contact pillars 13B that are physically separated from and do not contact the first upper pillars 34.
  • the multiple first lower pillars 13 may extend in a direction inclined with respect to the normal direction to the first main surface 3.
  • the second semiconductor layer 7 has an axial channel in the thickness direction of the chip 2
  • the depth direction of the multiple first lower pillars 13 may be inclined with respect to the axial channel.
  • the axial channel is a region (channel) with a relatively wide interatomic distance (atomic spacing) with respect to the SiC single crystal that constitutes the second semiconductor layer 7, and is surrounded by atomic rows that constitute a crystal axis that extends in the stacking direction (crystal growth direction).
  • the axial channel consists of a region surrounded by atomic rows that are aligned with the c-axis ((0001) axis) of the SiC single crystal.
  • the axial channel extends along the c-axis and has the off-direction Doff and off-angle ⁇ off described above.
  • the buried conductive layer 24 is buried in the trench 22 at a distance from the first main surface 3 toward the bottom surface 26 of the trench 22, and defines an open recess 50 at the open end of the trench 22 that is recessed toward the bottom wall of the trench 22.
  • the semiconductor device 1A includes a buried insulator 51 instead of the interlayer insulating film 16.
  • the buried insulator 51 is buried in the trench 22 (open recess 50) so as to expose the first main surface 3, and covers the buried conductive layer 24 within the trench 22.
  • the buried insulator 51 is buried in the trench 22 at a distance from the first main surface 3 toward the buried conductive layer 24, and exposes a surface portion of the first main surface 3 at the open end of the trench 22.
  • the buried insulator 51 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film. It is preferable that the buried insulator 51 include a silicon oxide film.
  • each of the multiple trench structures 11 includes a trench 22, a trench insulating film 23, a buried conductive layer 24, and a buried insulator 51.
  • the trench 22 has the same configuration as in the first embodiment.
  • the trench insulating film 23 includes an upper insulating film 52 and a lower insulating film 53.
  • the upper insulating film 52 is formed as an insulating film for channel control, and covers the wall surface of the trench 22 on the opening side relative to the bottom of the body region 21.
  • the upper insulating film 52 may include a silicon oxide film.
  • the lower insulating film 53 covers the wall surface of the trench 22 on the bottom surface 26 side relative to the bottom of the body region 21.
  • the lower insulating film 53 may include a silicon oxide film.
  • the buried conductive layer 24 has a multi-electrode structure (double electrode structure) including an upper electrode 54, a lower electrode 55, and an intermediate insulating film 56.
  • the upper electrode 54 is embedded in the opening side of the trench 22, sandwiching the trench insulating film 23. Specifically, the upper electrode 54 is embedded in the opening side of the trench 22, sandwiching the upper insulating film 52, and faces the body region 21 across the upper insulating film 52. A gate potential is applied to the upper electrode 54 as a control potential. The upper electrode 54 controls the inversion and non-inversion of the channel (current path) in the body region 21 in response to the gate potential.
  • the upper electrode 54 may include p-type or n-type conductive polysilicon.
  • the lower electrode 55 is buried on the bottom surface 26 side of the trench 22, with the trench insulating film 23 in between. Specifically, the lower electrode 55 is buried on the bottom surface 26 side of the trench 22, with the lower insulating film 53 in between, and faces the second upper pillar 39 with the lower insulating film 53 in between.
  • a gate potential or a source potential may be applied to the lower electrode 55. When a gate potential is applied to the lower electrode 55, the lower electrode 55 has the same potential as the upper electrode 54. Therefore, the voltage drop between the upper electrode 54 and the lower electrode 55 is suppressed. This suppresses electric field concentration in the trench structure 11.
  • the lower electrode 55 when a source potential is applied to the lower electrode 55, the lower electrode 55 can function as a field electrode. Therefore, the parasitic capacitance between the lower electrode 55 (field electrode) and the second upper pillar 39 is reduced. This prevents a decrease in switching speed due to parasitic capacitance.
  • the lower electrode 55 may include p-type or n-type conductive polysilicon.
  • the intermediate insulating film 56 is interposed between the upper electrode 54 and the lower electrode 55, and electrically insulates the upper electrode 54 and the lower electrode 55 within the trench 22.
  • the intermediate insulating film 56 is continuous with the upper insulating film 52 and the lower insulating film 53.
  • the intermediate insulating film 56 has a thickness that is smaller than that of the lower insulating film 53.
  • the thickness of the intermediate insulating film 56 is preferably greater than that of the upper insulating film 52.
  • the intermediate insulating film 56 may include a silicon oxide film.
  • the buried insulator 51 is buried in the trench 22 (open recess 50) so as to expose the first main surface 3, and covers the upper insulating film 52 and upper electrode 54 within the open recess 50.
  • the first upper pillar 34 does not have to be formed.
  • the first lower pillar 13 faces the body region 21 in the thickness direction of the chip 2, sandwiching the drift region 8 (in this embodiment, the upper high-concentration region 32).
  • the first upper pillar 34 may be physically separated from the first lower pillar 13 in the thickness direction of the chip 2.
  • a portion of the drift region 8 (in this embodiment, the upper high-concentration region 32) provides an n-type intermediate region 57 that physically separates the first lower pillar 13 and the second lower pillar 14.
  • the semiconductor device 1A further includes a p-type connection region 58 that electrically connects the body region 21 and the bottom well 12.
  • the connection region 58 extends from the body region 21 to the bottom well 12 along the inner surface of the trench 22.
  • the first lower pillar 13 is electrically connected to the body region 21 via the bottom well 12 and the connection region 58, and is fixed to the source potential.
  • Fig. 25 is a plan view showing a main portion of the active region of semiconductor device 1B according to the second embodiment.
  • Fig. 26 and Fig. 27 are perspective views showing a main portion of active region 9 of semiconductor device 1B.
  • Fig. 26 shows a cross section appearing near the center of trench 22 in the extension direction
  • Fig. 27 shows a cross section appearing near the end of trench 22 in the extension direction.
  • the multiple first lower pillars 13 are linear and extend parallel to the extension direction of the multiple trenches 22. Therefore, the multiple second lower pillars 14 arranged between the multiple first lower pillars 13 are also linear and extend parallel to the extension direction of the multiple trenches 22.
  • the multiple first lower pillars 13 may extend in a direction normal to the first main surface 3.
  • the multiple first lower pillars 13 are arranged at a lower pillar pitch PL that is narrower than the trench pitch PT.
  • the multiple first lower pillars 13 are arranged at a lower pillar pitch PL that is different from the trench pitch PT.
  • the lower pillar pitch PL is narrower than the trench pitch PT.
  • the lower pillar pitch PL may be 0.4 ⁇ m or more and 3.0 ⁇ m or less.
  • the lower pillar pitch PL may be a fractional multiple of the trench pitch PT.
  • the lower pillar pitch PL may be 1/3 to 1/2 times the trench pitch PT.
  • the multiple first lower pillars 13 include contact pillars 13A and non-contact pillars 13B.
  • the contact pillars 13A are first lower pillars 13 that are connected to the bottom well 12 and extend downward integrally from the bottom well 12.
  • the contact pillars 13A only need to be in contact with the bottom well 12, and for example, the center lines of the contact pillars 13A in the width direction (in this embodiment, the first direction X) do not have to coincide with each other.
  • the width center line of the contact pillars 13A may be offset from the width center line of the bottom well 12.
  • the non-contact pillar 13B is a first lower pillar 13 that is physically separated from the bottom well 12 in an oblique direction below the MIS structure in which the body region 21 and source region 28 are arranged. In this configuration, two non-contact pillars 13B are adjacent to each other.
  • the drift region 8 includes an inter-trench region 59 sandwiched between two adjacent trenches 22, and an inter-pillar region 60 sandwiched between two non-contact pillars 13B.
  • the inter-trench region 59 and the inter-pillar region 60 are formed by the high-concentration region 31. More specifically, the inter-trench region 59 is formed by the upper high-concentration region 32, and the inter-pillar region 60 is formed by the lower high-concentration region 33.
  • the inter-trench region 59 and the inter-pillar region 60 are connected to each other via the non-contact pillar 13B and the bottom well 12.
  • the semiconductor device 1B further includes a contact well 62 and a connection region 63 near the end 61 of the trench 22.
  • the contact well 62 is a p-type region that extends in a line below the trenches 22, crossing the trenches 22, and connects the bottom wells 12 to one another. Furthermore, the contact well 62 extends in a line below the trenches 22, crossing the first lower pillars 13 (contact pillars 13A and non-contact pillars 13B), and is connected to the first lower pillars 13.
  • the impurity concentration of the contact well 62 may be equal to the impurity concentration of the bottom well 12.
  • the impurity concentration of the contact well 62 may be higher than the impurity concentration of the body region 21.
  • the contact well 62 may have a peak p-type impurity concentration of, for example, 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 21 cm ⁇ 3 or less.
  • the connection region 63 is a p-type region that electrically connects the body region 21 and the bottom well 12 (contact well 62).
  • the connection region 63 extends from the body region 21 to the bottom well 12 (contact well 62) along the inner surface of the trench 22.
  • the first lower pillar 13 (contact pillar 13A and non-contact pillar 13B) is electrically connected to the body region 21 via the bottom well 12 (contact well 62) and the connection region 63, and is fixed to the source potential.
  • Figures 28 to 30 are plan view layouts of the first lower pillar 13 and the second lower pillar 14, showing an example layout of the lower superjunction structure SJ1.
  • the first lower pillar 13 is shown with dotted hatching
  • the second lower pillar 14 is shown with white outline.
  • the first lower pillars 13 are formed in stripes extending parallel to the trenches 22 and mesa portions 27.
  • the second lower pillars 14 are also formed in stripes extending parallel to the trenches 22 and mesa portions 27.
  • the first lower pillars 13 and the second lower pillars 14 may be striped in a plan view, extending at a slight angle relative to the trenches 22 and mesa portions 27.
  • the first lower pillars 13 and the second lower pillars 14 extend along the trenches 22 and mesa portions 27.
  • each of the multiple first lower pillars 13 may be formed in a line shape that is intermittently separated in the lower extension direction De1.
  • the multiple first lower pillars 13 are arranged at a lower pillar pitch PL that is different from the trench pitch PT. This allows the lower pillar pitch PL to be set independently of the trench pitch PT. Therefore, even if the lower heavily doped region 33 is made more concentrated than the upper heavily doped region 32, the charge balance CB can be made closer to 1 by appropriately adjusting the lower pillar pitch PL. As a result, the charge balance CB can be stabilized.
  • the lower heavily doped region 33 which has a higher concentration than the upper heavily doped region 32, can be used as part of the drift region 8 (the second lower pillar 14), thereby reducing the on-resistance of the MISFET in the active region 9.
  • the upper heavily doped region 32 which has a lower concentration than the lower heavily doped region 33, can be formed on the side of the bottom well 12 (electric field relaxation layer), electric field concentration near the bottom of the trench 22 can be effectively alleviated. As a result, the trench insulating film 23 can be appropriately protected.
  • Figures 31 to 35 are diagrams showing first to fifth modifications of semiconductor device 1B, respectively.
  • the semiconductor device 1B further includes a plurality of first upper pillars 34.
  • the plurality of first upper pillars 34 are linear and extend parallel to the extension direction of the plurality of trenches 22.
  • the plurality of first upper pillars 34 extend integrally from non-contact pillar 13B of the plurality of first lower pillars 13 toward the first main surface 3 and are connected to the body region 21.
  • the plurality of first upper pillars 34 may be arranged in a plurality in each mesa portion 27, or only one may be arranged.
  • the first upper pillar 34 may be physically separated from the first lower pillar 13 in the thickness direction of the chip 2.
  • a portion of the drift region 8 (in this embodiment, the upper high-concentration region 32) provides an n-type intermediate region 57 that physically separates the first lower pillar 13 and the second lower pillar 14.
  • the multiple first lower pillars 13 may extend in a direction inclined with respect to the normal direction to the first main surface 3.
  • the second semiconductor layer 7 has an axial channel in the thickness direction of the chip 2
  • the depth direction of the multiple first lower pillars 13 may be inclined with respect to the axial channel.
  • the axial channel is a region (channel) with a relatively wide interatomic distance (atomic spacing) with respect to the SiC single crystal that constitutes the second semiconductor layer 7, and is surrounded by atomic rows that constitute a crystal axis that extends in the stacking direction (crystal growth direction).
  • the axial channel consists of a region surrounded by atomic rows that are aligned with the c-axis ((0001) axis) of the SiC single crystal.
  • the axial channel extends along the c-axis and has the off-direction Doff and off-angle ⁇ off described above.
  • the buried conductive layer 24 is buried in the trench 22 at a distance from the first main surface 3 toward the bottom surface 26 of the trench 22, and defines an open recess 50 at the open end of the trench 22 that is recessed toward the bottom wall of the trench 22.
  • the semiconductor device 1B includes a buried insulator 51 instead of the interlayer insulating film 16.
  • the buried insulator 51 is buried in the trench 22 (open recess 50) so as to expose the first main surface 3, and covers the buried conductive layer 24 within the trench 22.
  • the buried insulator 51 is buried in the trench 22 at a distance from the first main surface 3 toward the buried conductive layer 24, and exposes the surface portion of the first main surface 3 at the open end of the trench 22.
  • the buried insulator 51 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film. It is preferable that the buried insulator 51 include a silicon oxide film.
  • each of the multiple trench structures 11 includes a trench 22, a trench insulating film 23, a buried conductive layer 24, and a buried insulator 51.
  • the trench 22 has the same configuration as in the first embodiment.
  • the trench insulating film 23 includes an upper insulating film 52 and a lower insulating film 53.
  • the upper insulating film 52 is formed as an insulating film for channel control, and covers the wall surface of the trench 22 on the opening side relative to the bottom of the body region 21.
  • the upper insulating film 52 may include a silicon oxide film.
  • the lower insulating film 53 covers the wall surface of the trench 22 on the bottom surface 26 side relative to the bottom of the body region 21.
  • the lower insulating film 53 may include a silicon oxide film.
  • the buried conductive layer 24 has a multi-electrode structure (double electrode structure) including an upper electrode 54, a lower electrode 55, and an intermediate insulating film 56.
  • the upper electrode 54 is embedded in the opening side of the trench 22, sandwiching the trench insulating film 23. Specifically, the upper electrode 54 is embedded in the opening side of the trench 22, sandwiching the upper insulating film 52, and faces the body region 21 across the upper insulating film 52. A gate potential is applied to the upper electrode 54 as a control potential. The upper electrode 54 controls the inversion and non-inversion of the channel (current path) in the body region 21 in response to the gate potential.
  • the upper electrode 54 may include p-type or n-type conductive polysilicon.
  • the lower electrode 55 is buried on the bottom surface 26 side of the trench 22, with the trench insulating film 23 in between. A gate potential or a source potential may be applied to the lower electrode 55.
  • the lower electrode 55 may include p-type or n-type conductive polysilicon.
  • the intermediate insulating film 56 is interposed between the upper electrode 54 and the lower electrode 55, and electrically insulates the upper electrode 54 and the lower electrode 55 within the trench 22.
  • the intermediate insulating film 56 is continuous with the upper insulating film 52 and the lower insulating film 53.
  • the intermediate insulating film 56 has a thickness that is smaller than that of the lower insulating film 53.
  • the thickness of the intermediate insulating film 56 is preferably greater than that of the upper insulating film 52.
  • the intermediate insulating film 56 may include a silicon oxide film.
  • the buried insulator 51 is buried in the trench 22 (open recess 50) so as to expose the first main surface 3, and covers the upper insulating film 52 and upper electrode 54 within the open recess 50.
  • the superjunction structure arranged in the drift region 8 was a two-tiered structure consisting of a lower superjunction structure SJ1 and an upper superjunction structure SJ2.
  • the lower superjunction structure SJ1 and the upper superjunction structure SJ2 may each be a multi-tiered structure.
  • the lower superjunction structure SJ1 shown in FIG. 6 may be a three-stage structure consisting of a first SJ structure, a second SJ structure, and a third SJ structure.
  • the multiple first lower pillars 13 of each SJ structure may be formed with independent impurity concentrations, depths, planar patterns, etc.
  • a chip 2 including a SiC single crystal was employed.
  • the chip 2 may also include a silicon single crystal.
  • the first semiconductor layer 6 may also include a silicon single crystal.
  • the second semiconductor layer 7 may also include a silicon single crystal.
  • a p-type collector region may be formed in the surface layer of the second main surface 4 of the chip 2.
  • the transistor structure Tr includes an IGBT (Insulated Gate Bipolar Transistor) structure instead of a MISFET structure.
  • IGBT Insulated Gate Bipolar Transistor
  • the specific configuration in this case is obtained by replacing the "source” of the MISFET structure with the "emitter” of the IGBT structure, and the "drain” of the MISFET structure with the "collector” of the IGBT structure in the above description.
  • the chip 2 may have a single-layer structure made of an n-type semiconductor substrate.
  • semiconductor device in the following items may be replaced with "SiC semiconductor device,” “wide bandgap semiconductor device,” “semiconductor switching device,” “semiconductor rectifier device,” “MISFET device,” “IGBT device,” “diode device,” etc. as necessary.
  • the first impurity region (8) includes a second lower pillar (14) of a first conductivity type sandwiched between the plurality of first lower pillars (13), and a second upper pillar (39) of the first conductivity type sandwiched between the plurality of bottom wells (12) above the second lower pillar (14);
  • Appendix 1-4 The semiconductor device (1A, 1B) according to any one of Appendix 1-1 to Appendix 1-3, wherein a first lower impurity concentration of the first lower pillar (13) is lower than a bottom impurity concentration of the bottom well (12).
  • the plurality of trenches (22) extend in a stripe shape, The semiconductor device (1A) described in any one of Appendix 1-1 to Appendix 1-5, wherein the plurality of first lower pillars (13) extend in a first intersecting direction relative to the extension direction of the plurality of trenches (22) and are arranged at the second pitch (PL) narrower than the first pitch (PT).
  • the semiconductor device (1A) described in Appendix 1-6 further includes, in the first impurity region (8) above the first lower pillar (13), a first upper pillar (34) of a second conductivity type extending in a second intersecting direction relative to the extension direction of the plurality of trenches (22) and connected to the second impurity region (21).
  • Appendix 1-8 a plurality of mesa portions (27) defined by the plurality of trenches (22); The semiconductor device (1A) described in Appendix 1-7, wherein the plurality of first upper pillars (34) are arranged in a line in the second intersecting direction, and each of the first upper pillars (34) is positioned away from the side surface (25) of the trench (22) in each of the mesa portions (27).
  • the first lower pillar (13) extends in a line across the plurality of trenches (22) and is connected to the bottom well (12) below each of the trenches (22);
  • the semiconductor device (1A) described in Appendix 1-6 further includes a second conductivity type connection region (58) extending from the second impurity region (21) to the bottom well (12) along the inner surface of the trench (22) and electrically connecting the second impurity region (21) and the bottom well (12).
  • the semiconductor device (1A) described in Appendix 1-10 further includes a first upper pillar (34) of a second conductivity type, extending in a second intersecting direction relative to the extension direction of the plurality of trenches (22), connected to the second impurity region (21), and physically separated from the first lower pillar (13), in the first impurity region (8) above the second lower pillar (14).
  • the plurality of trenches (22) extend in a stripe shape, The semiconductor device (1B) according to any one of Appendices 1-1 to 1-5, wherein the plurality of first lower pillars (13) extend parallel to the extension direction of the plurality of trenches (22) and are arranged at the second pitch (PL) narrower than the first pitch (PT).
  • Appendix 1-16 The semiconductor device (1B) described in Appendix 1-15, wherein the plurality of first lower pillars (13) include at least two non-contact pillars (13B) that are physically separated from the bottom well (12) in a diagonal direction and adjacent to each other.

Landscapes

  • Electrodes Of Semiconductors (AREA)

Abstract

半導体装置は、第１主面および第２主面を有するチップと、前記第１主面の表層部にある第１導電型の第１不純物領域と、前記第１主面にあり、第１ピッチで配列された複数のトレンチと、前記第１不純物領域の表層部にあり、前記トレンチの側面に沿って前記第２主面側から順に配置された第２導電型の第２不純物領域および第１導電型の第３不純物領域と、前記トレンチに埋設され、トレンチ絶縁膜を介して前記第２不純物領域に対向する埋設導電層と、前記複数のトレンチの底部にそれぞれ形成された第２導電型の複数の底部ウェルと、前記複数の底部ウェルよりも下方の前記第１不純物領域内において、前記第１ピッチとは異なる第２ピッチで配列された第２導電型の複数の第１下部ピラーとを含む。

Description

半導体装置 関連出願
　本出願は、２０２４年７月２日に日本国特許庁に提出された特願２０２４－１０６９１５号に対応しており、この出願の全開示はここに引用により組み込まれるものとする。
　本開示は、半導体装置に関する。
　特許文献１は、チャネリング注入法によって炭化ケイ素層に導入された不純物領域を有する電子デバイスを開示している。
米国特許出願公開第２０１５／００２８３５１号明細書
　［概要］
　本開示の一実施形態は、第１主面および第２主面を有するチップと、前記第１主面の表層部にある第１導電型の第１不純物領域と、前記第１主面にあり、第１ピッチで配列された複数のトレンチと、前記第１不純物領域の表層部にあり、前記トレンチの側面に沿って前記第２主面側から順に配置された第２導電型の第２不純物領域および第１導電型の第３不純物領域と、前記トレンチに埋設され、トレンチ絶縁膜を介して前記第２不純物領域に対向する埋設導電層と、前記複数のトレンチの底部にそれぞれ形成された第２導電型の複数の底部ウェルと、前記複数の底部ウェルよりも下方の前記第１不純物領域内において、前記第１ピッチとは異なる第２ピッチで配列された第２導電型の複数の第１下部ピラーとを含む半導体装置を提供する。
図１は、第１実施形態に係る半導体装置を示す平面図である。 図２は、図１に示すII-II線に沿う断面図である。 図３は、チップのレイアウト例を示す平面図である。 図４は、チップのレイアウト例を示す斜視図である。 図５は、活性領域の要部を示す平面図である。 図６は、活性領域の要部を示す斜視図である。 図７は、活性領域の要部を示す断面図である。 図８は、活性領域の要部を示す断面図である。 図９は、第１下部ピラーのレイアウト例を示す図である。 図１０は、第１下部ピラーのレイアウト例を示す図である。 図１１は、第１上部ピラーのレイアウト例を示す図である。 図１２は、第１上部ピラーのレイアウト例を示す図である。 図１３は、第１下部ピラーおよび第１上部ピラーのレイアウト例を示す図である。 図１４は、第１下部ピラーおよび第１上部ピラーのレイアウト例を示す図である。 図１５は、第１下部ピラーおよび第１上部ピラーのレイアウト例を示す図である。 図１６は、第１下部ピラーおよび第１上部ピラーのレイアウト例を示す図である。 図１７は、第１実施形態に係る半導体装置の第１変形例を示す図である。 図１８は、第１実施形態に係る半導体装置の第２変形例を示す図である。 図１９は、第１実施形態に係る半導体装置の第３変形例を示す図である。 図２０は、第１実施形態に係る半導体装置の第４変形例を示す図である。 図２１は、第１実施形態に係る半導体装置の第５変形例を示す図である。 図２２は、第１実施形態に係る半導体装置の第６変形例を示す図である。 図２３は、第１実施形態に係る半導体装置の第７変形例を示す図である。 図２４は、第１実施形態に係る半導体装置の第８変形例を示す図である。 図２５は、第２実施形態に係る半導体装置の活性領域の要部を示す平面図である。 図２６は、活性領域の要部を示す斜視図である。 図２７は、活性領域の要部を示す斜視図である。 図２８は、第１下部ピラーのレイアウト例を示す図である。 図２９は、第１下部ピラーのレイアウト例を示す図である。 図３０は、第１下部ピラーのレイアウト例を示す図である。 図３１は、第２実施形態に係る半導体装置の第１変形例を示す図である。 図３２は、第２実施形態に係る半導体装置の第２変形例を示す図である。 図３３は、第２実施形態に係る半導体装置の第３変形例を示す図である。 図３４は、第２実施形態に係る半導体装置の第４変形例を示す図である。 図３５は、第２実施形態に係る半導体装置の第５変形例を示す図である。
　［詳細な説明］
　以下、添付図面を参照して、実施形態が詳細に説明される。添付図面は、いずれも模式図であり、厳密に図示されたものではなく、縮尺、比率、角度等は必ずしも一致しない。添付図面の間で対応する構造には同一の参照符号が付され、重複する説明は省略または簡略化される。説明が省略または簡略化された構造については、省略または簡略化される前になされた説明が適用される。
　この明細書において「ほぼ（substantially）」の文言が使用される場合、この文言は、比較対象の数値（形態）と等しい数値（形態）を含む他、比較対象の数値（形態）を基準とする±１０％の範囲の数値誤差（形態誤差）も含む。以下の説明では「第１」、「第２」、「第３」等の文言が使用されるが、これらは説明順序を明確にするために各構造の名称に付された記号であり、各構造の名称を限定する趣旨で付されていない。
　以下の説明では、「ｐ型」または「ｎ型」を用いて半導体（不純物）の導電型が示されるが、「ｐ型」が「第１導電型」と称され、「ｎ型」が「第２導電型」と称されてもよい。むろん、「ｎ型」が「第１導電型」と称され、「ｐ型」が「第２導電型」と称されてもよい。「ｐ型」は３価元素に起因する導電型であり、「ｎ型」は５価元素に起因する導電型である。３価元素は、特に言及されない限り、ホウ素、アルミニウム、ガリウムおよびインジウムのうちの少なくとも１種である。５価元素は、特に言及されない限り、窒素、リン、ヒ素、アンチモンおよびビスマスのうちの少なくとも１種である。
　＜第１実施形態に係る半導体装置１Ａ＞
　（１）半導体装置１Ａの全体的構成
　図１は、第１実施形態に係る半導体装置１Ａを示す平面図である。図２は、図１に示すII-II線に沿う断面図である。図３は、チップ２のレイアウト例を示す平面図である。図４は、チップ２のレイアウト例を示す斜視図である。
　図１～図４を参照して、半導体装置１Ａは、ＳｉＣ単結晶を含むチップ２を含む。チップ２は、「ＳｉＣチップ」または「半導体チップ」と称されてもよい。チップ２は、この形態（this embodiment）では、六方晶のＳｉＣ単結晶からなり、直方体形状に形成されている。六方晶のＳｉＣ単結晶は、２Ｈ（Hexagonal）－ＳｉＣ単結晶、４Ｈ－ＳｉＣ単結晶、６Ｈ－ＳｉＣ単結晶等を含む複数種のポリタイプを有している。この形態では、チップ２が４Ｈ－ＳｉＣ単結晶からなる例が示されるが、チップ２は他のポリタイプからなっていてもよい。
　チップ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する第１～第４側面５Ａ～５Ｄを有している。第１主面３および第２主面４は、鉛直方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。鉛直方向Ｚは、チップ２の厚さ方向や第１主面３（第２主面４）の法線方向でもある。第１主面３および第２主面４は、平面視において正方形状または長方形状に形成されていてもよい。
　第１主面３および第２主面４は、ＳｉＣ単結晶のｃ面によって形成されていることが好ましい。この場合、第１主面３はＳｉＣ単結晶のシリコン面（（０００１）面）によって形成され、第２主面４はＳｉＣ単結晶のカーボン面（（０００－１）面）によって形成されていることが好ましい。
　第１側面５Ａを起点とするチップ２の周方向（図１では反時計回り）に関して、第２側面５Ｂは第１側面５Ａに接続され、第３側面５Ｃは第２側面５Ｂに接続され、第４側面５Ｄは第１側面５Ａおよび第３側面５Ｃに接続されている。第１側面５Ａおよび第３側面５Ｃは、第１主面３に沿う第１方向Ｘに延び、第１方向Ｘに交差（具体的には直交）する第２方向Ｙに対向している。第２側面５Ｂおよび第４側面５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。
　この形態では、第１方向ＸがＳｉＣ単結晶のｍ軸方向（［１－１００］方向）であり、第２方向ＹがＳｉＣ単結晶のａ軸方向（［１１－２０］方向）である。むろん、第１方向ＸがＳｉＣ単結晶のａ軸方向であり、第２方向ＹがＳｉＣ単結晶のｍ軸方向であってもよい。
　第１方向Ｘおよび第２方向Ｙを含むＸＹ平面は、鉛直方向Ｚに直交する水平面を形成する。以下では、鉛直方向Ｚに沿って延びる軸が「鉛直軸」と表現されることがある。また、以下では、第１方向Ｘおよび第２方向Ｙが「水平方向」と表現されることがある。水平方向は、第１主面３に沿って延びる方向でもある。
　図４を参照して、チップ２（第１主面３および第２主面４）は、ＳｉＣ単結晶のｃ面に対して所定のオフ方向Ｄｏｆｆに所定の角度で傾斜したオフ角θｏｆｆを有している。つまり、ＳｉＣ単結晶のｃ軸（（０００１）軸）は、鉛直軸からオフ方向Ｄｏｆｆに向けてオフ角θｏｆｆ分だけ傾斜している。また、ＳｉＣ単結晶のｃ面は、水平面に対してオフ角θｏｆｆ分だけ傾斜している。
　オフ方向Ｄｏｆｆは、ＳｉＣ単結晶のａ軸方向（第２方向Ｙ）であることが好ましい。オフ角θｏｆｆは、０°を超えて１０°以下であってもよい。オフ角θｏｆｆは、０°を超えて１°以下、１°以上２．５°以下、２．５°以上５°以下、５°以上７．５°以下、および、７．５°以上１０°以下のいずれか１つの範囲に属する値を有していてもよい。
　オフ角θｏｆｆは、５°以下であることが好ましい。オフ角θｏｆｆは、２°以上４．５°以下であることが特に好ましい。オフ角θｏｆｆは、典型的には、４°±０．１°の範囲に設定される。むろん、この明細書は、オフ角θｏｆｆが０°である形態（つまり、第１主面３がｃ面に対してジャスト面である形態）を除外しない。
　半導体装置１Ａは、第２主面４の表層部に形成されたｎ型の第１半導体層６を含む。第１半導体層６には、第１電位（高電位）としてのドレイン電位が付与される。第１半導体層６は、「半導体領域（層）」、「ベース領域（層）」、「ドレイン領域（層）」等と称されてもよい。
　第１半導体層６は、第２主面４に沿って層状に延び、第２主面４および第１～第４側面５Ａ～５Ｄを形成している。第１半導体層６は、この形態では、ｎ型の半導体層からなる。具体的には、第１半導体層６は、ＳｉＣ単結晶（半導体単結晶）を含む基板（ＳｉＣ基板）からなり、第２主面４および第１～第４側面５Ａ～５Ｄを有している。第１半導体層６は、この形態では、ＳｉＣ単結晶製の基板（つまりＳｉＣ基板）からなる。第１半導体層６は、前述のオフ方向Ｄｏおよびオフ角θｏを有している。
　第１半導体層６は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下のｎ型不純物濃度をピーク値として有していてもよい。第１半導体層６は、厚さ方向にほぼ一定のｎ型不純物濃度を有していることが好ましい。
　第１半導体層６は、１０μｍ以上５００μｍ以下の第１厚さＴ１を有していてもよい。第１厚さＴ１は、１０μｍ以上５０μｍ以下、５０μｍ以上１００μｍ以下、１００μｍ以上１５０μｍ以下、１５０μｍ以上２００μｍ以下、２００μｍ以上３００μｍ以下、３００μｍ以上４００μｍ以下、および、４００μｍ以上５００μｍ以下のうちの少なくとも１つの範囲に属する値を有していてもよい。
　半導体装置１Ａは、第１主面３の表層部に形成されたｎ型の第２半導体層７を含む。第２半導体層７は、「半導体領域（層）」、「ドリフト領域（層）」等と称されてもよい。第２半導体層７は、第１主面３に沿って層状に延び、第１主面３および第１～第４側面５Ａ～５Ｄを形成している。
　第２半導体層７は、この形態では、ｎ型の半導体層からなる。具体的には、第２半導体層７は、ＳｉＣ単結晶（半導体単結晶）を含むエピタキシャル層（ＳｉＣエピタキシャル層）からなる。第２半導体層７（エピタキシャル層）は、前述のオフ方向Ｄｏおよびオフ角θｏを有している。第２半導体層７は、第１半導体層６を起点に結晶成長されたエピタキシャル層（つまりＳｉＣエピタキシャル層）からなる。
　第２半導体層７は、下端および上端を有している。第２半導体層７の下端は結晶成長起点であり、第２半導体層７の上端は結晶成長終点である。第２半導体層７の下端は、第２半導体層７の底部でもある。第２半導体層７は第１半導体層６から連続的に結晶成長されているため、第２半導体層７の下端は第１半導体層６の上端に一致している。
　第２半導体層７は、第１不純物領域の一例としてのｎ型のドリフト領域８を含む。ドリフト領域８は、この形態では、第２半導体層７の一部（ｎ型部分）によって形成されている。
　第１半導体層６および第２半導体層７の間の境界部は必ずしも視認できるものではなく、他の構成や要素から間接的に評価および／または判定され得る。第２半導体層７は、第１半導体層６のオフ方向Ｄｏおよびオフ角θｏにほぼ一致したオフ方向Ｄｏおよびオフ角θｏを有している。
　第２半導体層７は、第１厚さＴ１未満の第２厚さＴ２を有している。第２厚さＴ２は、５μｍ以上１５μｍ以下であってもよい。第２厚さＴ２は、５μｍ以上７．５μｍ以下、７．５μｍ以上１０μｍ以下、１０μｍ以上１２．５μｍ以下、および、１２．５μｍ以上１５μｍ以下のうちの少なくとも１つの範囲に属する値を有していてもよい。
　半導体装置１Ａは、チップ２に設定された活性領域９を含む。活性領域９は、平面視においてチップ２の周縁（第１～第４側面５Ａ～５Ｄ）から間隔を空けてチップ２の内方部に設定されている。活性領域９は、平面視においてチップ２の周縁に平行な４辺を有する多角形状（この形態では四角形状）に設定されている。活性領域９の平面積は、第１主面３の平面積の５０％以上９０％以下であることが好ましい。
　半導体装置１Ａは、チップ２において活性領域９外に設定された外周領域１０を含む。外周領域１０は、平面視においてチップ２の周縁および活性領域９の間の領域に設けられている。外周領域１０は、平面視において活性領域９に沿って帯状に延び、活性領域９を取り囲む多角環状（この形態では四角環状）に設定されている。
　半導体装置１Ａは、活性領域９において第１主面３に形成されたトレンチ電極型の複数のトレンチ構造１１を含む。トレンチ構造１１は、「ゲート構造」、「トレンチゲート構造」等と称されてもよい。複数のトレンチ構造１１には、制御電位としてのゲート電位が付与される。複数のトレンチ構造１１は、活性領域９にＭＩＳ（Metal Insulator Semiconductor）構造を提供する。
　複数のトレンチ構造１１は、活性領域９の周縁から内方に間隔を空けて配置されている。複数のトレンチ構造１１は、この形態では、第１方向Ｘに間隔を空けて配列され、第２方向Ｙに延びる帯状にそれぞれ形成されている。つまり、複数のトレンチ構造１１は、ｍ軸方向に間隔を空けて配列され、ａ軸方向にそれぞれ延びている。
　また、複数のトレンチ構造１１は、この形態では、ａ軸方向（第２方向Ｙ）に延びるストライプ状に配列されている。複数のトレンチ構造１１の延在方向は第２半導体層７のオフ方向Ｄｏに一致している。複数のトレンチ構造１１は、第２半導体層７の下端（第１半導体層６）から第１主面３側に間隔を空けて形成され、第２半導体層７の一部を挟んで第１半導体層６に対向している。
　半導体装置１Ａは、活性領域９の第２半導体層７内において水平方向に間隔を空けて形成されたｐ型の複数の底部ウェル１２を含む。具体的には、複数の底部ウェル１２は、それぞれ、トレンチ構造１１の底部に形成されている。
　半導体装置１Ａは、活性領域９の第２半導体層７内において水平方向に間隔を空けて形成されたｐ型の複数の第１下部ピラー１３を含む。第１下部ピラー１３は、「第１下部コラム層」、「第１下部ピラー層（領域）」、「第１下部ｐ型層（領域）」、「第１下部ｐ型ゾーン」等と称されてもよい。
　図３を参照して、複数の第１下部ピラー１３は、この形態では、第２方向Ｙに間隔を空けて配列され、第１方向Ｘに延びる帯状にそれぞれ形成されている。つまり、複数の第１下部ピラー１３は、ａ軸方向に間隔を空けて配列され、ｍ軸方向にそれぞれ延びている。また、複数の第１下部ピラー１３は、この形態では、ｍ軸方向（第１方向Ｘ）に延びるストライプ状に配列されている。
　第１下部ピラー１３は、第２半導体層７を構成するドリフト領域８とスーパージャンクション構造ＳＪを形成している。複数の第１下部ピラー１３は、第２半導体層７内において水平方向に間隔を空けて形成され、ドリフト領域８の一部からそれぞれなるｎ型の複数の第２下部ピラー１４を区画している。複数の第１下部ピラー１３は、複数の第２下部ピラー１４と共にチャージバランスを有する複数の下部ｐｎ接合部を形成している。
　複数の第１下部ピラー１３は、複数の第２下部ピラー１４と下部スーパージャンクション構造ＳＪ１を構成している。チャージバランスを有する状態は、互いに隣り合う複数の第１下部ピラー１３に関して、一方の下部ｐｎ接合部から拡がる空乏層、および、他方の下部ｐｎ接合部から拡がる空乏層が、複数の第２下部ピラー１４内で接続される状態を意味する。
　半導体装置１Ａは、外周領域１０（第１主面３の周縁部）において第１主面３の表層部に形成されたｐ型のフィールド領域１５を含む。複数のフィールド領域１５の個数は、典型的には、４個以上８個以下である。複数のフィールド領域１５は、電気的に浮遊状態に形成され、第１主面３の周縁部においてチップ２内の電界を緩和する。フィールド領域１５の個数、幅、深さ、ｐ型不純物濃度等は任意であり、緩和すべき電界に応じて種々の値を取り得る。
　複数のフィールド領域１５は、チップ２の周縁および活性領域９の間の領域に間隔を空けて形成されている。複数のフィールド領域１５は、平面視において活性領域９に沿って延びる帯状に形成されている。複数のフィールド領域１５は、第１方向Ｘに帯状に延びる部分、および第２方向Ｙに帯状に延びる部分をそれぞれ有している。複数のフィールド領域１５は、この形態では、平面視において活性領域９を取り囲む環状（具体的には四角環状）に形成されている。
　半導体装置１Ａは、第１主面３を被覆する層間絶縁膜１６を含む。層間絶縁膜１６は、「絶縁膜」、「層間膜」、「中間絶縁膜」等と称されてもよい。層間絶縁膜１６は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。
　図１を参照して、半導体装置１Ａは、層間絶縁膜１６の上に配置されたゲートパッド１７を含む。ゲートパッド１７は、外部からゲート電位が付与される電極である。ゲートパッド１７は、「ゲートパッド電極」、「第１パッド電極」等と称されてもよい。ゲートパッド１７は、層間絶縁膜１６側からこの順に積層されたＴｉ系金属膜およびＡｌ系金属膜を含む積層構造を有していてもよい。
　ゲートパッド１７は、この形態では、層間絶縁膜１６のうち活性領域９を被覆する部分の上に配置されている。ゲートパッド１７は、外周領域１０から活性領域９側に間隔を空けて配置されていてもよい。ゲートパッド１７は、この形態では、平面視において活性領域９の周縁部に配置されている。
　図１では、ゲートパッド１７が活性領域９の周縁部において第２側面５Ｂの中央部に沿う領域に配置された例が示されている。むろん、ゲートパッド１７は、第１～第４側面５Ａ～５Ｄの中央部のいずれかに沿う領域に配置されていてもよい。むろん、ゲートパッド１７は、平面視において活性領域９の任意の角部に配置されていてもよい。また、ゲートパッド１７は、平面視において活性領域９の中央部に配置されていてもよい。ゲートパッド１７は、この形態では、平面視において四角形状に形成されている。
　半導体装置１Ａは、ゲートパッド１７から層間絶縁膜１６の上に引き出された少なくとも１つ（この形態では複数）のゲート配線１８を含む。ゲート配線１８は、「配線」、「配線電極」、「フィンガー電極」、「ゲートフィンガー」等と称されてもよい。複数のゲート配線１８は、層間絶縁膜１６側からこの順に積層されたＴｉ系金属膜およびＡｌ系金属膜を含む積層構造を有していてもよい。複数のゲート配線１８は、この形態では、第１ゲート配線１８Ａおよび第２ゲート配線１８Ｂを含む。
　第１ゲート配線１８Ａは、ゲートパッド１７から第１側面５Ａ側に向けて引き出され、複数のトレンチ構造１１の一部（具体的には一端部）に交差（具体的には直交）するように活性領域９の周縁に沿ってライン状に延びている。第１ゲート配線１８Ａは、複数のトレンチ構造１１の一端部に電気的に接続されている。
　第２ゲート配線１８Ｂは、ゲートパッド１７から第３側面５Ｃ側に向けて引き出され、複数のトレンチ構造１１の一部（具体的には他端部）に交差（具体的には直交）するように活性領域９の周縁に沿ってライン状に延びている。第２ゲート配線１８Ｂは、複数のトレンチ構造１１の他端部に電気的に接続されている。
　半導体装置１Ａは、ゲートパッド１７およびゲート配線１８から間隔を空けて層間絶縁膜１６の上に配置されたソースパッド１９を含む。ソースパッド１９は、外部からソース電位が付与される電極である。ソースパッド１９は、「ソースパッド電極」、「第２パッド電極」等と称されてもよい。ソースパッド１９は、層間絶縁膜１６側からこの順に積層されたＴｉ系金属膜およびＡｌ系金属膜を含む積層構造を有していてもよい。
　ソースパッド１９は、層間絶縁膜１６のうち活性領域９を被覆する部分の上に配置されている。ソースパッド１９は、外周領域１０から活性領域９側に間隔を空けて配置されていてもよい。ソースパッド１９は、この形態では、平面視においてゲートパッド１７に沿って窪んだ凹部を有する多角形状に形成されている。むろん、ソースパッド１９は、平面視において四角形状に形成されていてもよい。
　半導体装置１Ａは、第２主面４を被覆するドレインパッド２０を含む。ドレインパッド２０は、外部からドレイン電位が付与される電極である。ドレインパッド２０は、「ドレインパッド電極」、「第３パッド電極」等と称されてもよい。ドレインパッド２０は、第２主面４から露出した第１半導体層６とオーミック接触を形成している。つまり、ドレインパッド２０は、第１半導体層６を介してドリフト領域８に電気的に接続されている。
　ドレインパッド２０は、チップ２の周縁（第１～第４側面５Ａ～５Ｄ）に連なるように第２主面４の全域を被覆していてもよい。ドレインパッド２０は、チップ２の周縁部を露出させるように、チップ２の周縁から内方に間隔を空けて第２主面４を被覆していてもよい。
　ソースパッド１９およびドレインパッド２０の間（第１主面３および第２主面４の間）に印加可能なブレークダウン電圧は、５００Ｖ以上３０００Ｖ以下であってもよい。ブレークダウン電圧は、５００Ｖ以上１０００Ｖ以下、１０００Ｖ以上１５００Ｖ以下、１５００Ｖ以上２０００Ｖ以下、２０００Ｖ以上２５００Ｖ以下、および、２５００Ｖ以上３０００Ｖ以下のいずれか１つの範囲に属する値を有していてもよい。
　（２）半導体装置１Ａの活性領域９の詳細構造
　図５は、活性領域９の要部を示す平面図である。図６は、活性領域９の要部を示す斜視図である。図７および図８は、活性領域９の要部を示す断面図である。図７が図６の右正面に現われた面を示し、図８が第１下部ピラー１３に沿って半導体装置１Ａを切断したときに現われる面を示す。
　図６～図８を参照して、半導体装置１Ａは、ドリフト領域８の表層部に形成されたｐ型のボディ領域２１を含む。第２不純物領域の一例としてのボディ領域２１は、この形態では、第１主面３に沿って延びる層状に形成されている。ボディ領域２１は、ドリフト領域８の表層部の全域に形成され、第１～第４側面５Ａ～５Ｄから露出していてもよい。ボディ領域２１は、第２半導体層７の下端から第１主面３側に間隔を空けて形成されている。
　ボディ領域２１は、１×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下のｐ型不純物濃度をピーク値として有していてもよい。ボディ領域２１のｐ型不純物濃度は、少なくとも１種の３価元素によって調整されていることが好ましい。ボディ領域２１の３価元素は、ホウ素、アルミニウム、ガリウムおよびインジウムのうちの少なくとも１種であってもよい。
　半導体装置１Ａは、前述のとおり、トレンチ構造１１を含む。図５を参照して、各トレンチ構造１１は、配列方向にトレンチ幅ＷＴを有している。トレンチ幅ＷＴは、第２半導体層７の第２厚さＴ２（図４参照）未満であることが好ましい。トレンチ幅ＷＴは、０．２μｍ以上１．５μｍ以下であってもよい。
　トレンチ構造１１は、鉛直方向Ｚにトレンチ深さＤＴを有している。トレンチ深さＤＴは、第２半導体層７の第２厚さＴ２未満であることが好ましい。トレンチ深さＤＴは、トレンチ幅ＷＴよりも大きいことが好ましい。つまり、複数のトレンチ構造１１は、縦長柱状に延びるアスペクト比ＤＴ／ＷＴをそれぞれ有していることが好ましい。アスペクト比ＤＴ／ＷＴは、トレンチ深さＤＴに対するトレンチ幅ＷＴの比である。アスペクト比ＤＴ／ＷＴは、たとえば、１以上５以下であってもよく、好ましくは、１以上３以下である。トレンチ深さＤＴは、０．５μｍ以上３．０μｍ以下であってもよい。
　図６を参照して、複数のトレンチ構造１１は、第１方向ＸにトレンチピッチＰＴの間隔を空けて配列されている。トレンチピッチＰＴは、第２半導体層７の第２厚さＴ２未満であることが好ましい。トレンチピッチＰＴは、０．５μｍ以上６．０μｍ以下であってもよい。
　各トレンチ構造１１は、トレンチ２２、トレンチ絶縁膜２３および埋設導電層２４を含む。トレンチ２２は、「素子トレンチ」、「ゲートトレンチ」等と称されてもよい。トレンチ絶縁膜２３は、「素子絶縁膜」、「ゲート絶縁膜」等と称されてもよい。埋設導電層２４は、「埋設電極」、「ゲート電極」等と称されてもよい。
　トレンチ２２は、第１主面３に形成され、トレンチ構造１１の内面（図６～図８に示す側面２５および底面２６）を区画している。トレンチ２２の底面２６は、平坦に延びる部分を有していることが好ましい。隣り合うトレンチ２２の間には、第２半導体層７の一部により形成されたメサ部２７が形成されている。メサ部２７は、「素子メサ部」と称されてもよい。
　図５に示すように、複数のトレンチ構造１１（複数のトレンチ２２）および複数のメサ部２７は、第２方向Ｙに沿って延びる帯状であり、第１方向Ｘに交互に配列されている。複数のトレンチ２２および複数のメサ部２７は、全体としてストライプ状に配列されている。メサ部２７のメサ幅ＷＭは、トレンチ幅ＷＴよりも広いことが好ましい。メサ幅ＷＭは、０．４μｍ以上３．０μｍ以下であってもよい。
　図７および図８を参照して、トレンチ２２の底面２６の平坦部は、第１主面３に対してほぼ平行に延びていることが特に好ましい。つまり、トレンチ２２の底面２６は、ｃ面に対して所定のオフ方向Ｄｏ（図４参照）に所定の角度で傾斜したオフ角θｏを有していることが好ましい。つまり、トレンチ２２の底面２６は、オフ方向Ｄｏに延びる平坦部を有していることが好ましい。むろん、トレンチ２２の底面２６は、第２半導体層７の下端側に向けて円弧状に湾曲していてもよい。
　トレンチ絶縁膜２３は、トレンチ２２の内面を被覆している。トレンチ絶縁膜２３は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。トレンチ絶縁膜２３は、この形態では、酸化シリコン膜からなる単層構造を有している。トレンチ絶縁膜２３は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。
　埋設導電層２４は、トレンチ２２に埋設され、トレンチ絶縁膜２３を挟んでチャネルに対向している。埋設導電層２４は、この形態では、トレンチ絶縁膜２３を挟んでボディ領域２１に対向している。埋設導電層２４は、ｐ型またはｎ型の導電性ポリシリコンを含んでいてもよい。
　半導体装置１Ａは、前述のとおり、底部ウェル１２を含む。底部ウェル１２は、トレンチ構造１１の底部に形成されている。より詳細には、底部ウェル１２は、トレンチ２２の底部に形成されている。底部ウェル１２は、トレンチ２２の底面２６から露出し、トレンチ絶縁膜２３に接している。したがって、トレンチ構造１１（トレンチ２２）の底面２６には、底部ウェル１２の上端部が露出している。底部ウェル１２は、トレンチ２２の底部に加わる電界を緩和する。底部ウェル１２は、「電界緩和領域」、「電界緩和層」、「底部電界緩和領域」、「底部電界緩和層」等と称されてもよい。
　底部ウェル１２は、トレンチ２２の深さ方向において、トレンチ絶縁膜２３を介して埋設導電層２４に対向している。トレンチ２２の底部において、トレンチ絶縁膜２３は、埋設導電層２４と底部ウェル１２とにより挟まれている。
　底部ウェル１２は、トレンチ２２の延在方向の全体にわたってトレンチ２２の底部に形成されており、トレンチ２２の延在方向に延びる帯状に形成されている。図７および図８を参照して、底部ウェル１２は、トレンチ２２の幅方向において、トレンチ２２の一方端部と他方端部との間に跨って形成されている。この形態では、底部ウェル１２は、トレンチ２２の深さ方向において、トレンチ２２の幅方向における一方側面２５とほぼ同一平面上に形成された一方側面と、トレンチ２２の幅方向における他方側面２５とほぼ同一平面上に形成された他方側面とを有している。
　底部ウェル１２は、ボディ領域２１の不純物濃度よりも高くてもよい。底部ウェル１２は、たとえば、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下のｐ型不純物濃度をピーク値として有していてもよい。底部ウェル１２のｐ型不純物濃度は、少なくとも１種の３価元素によって調整されていることが好ましい。底部ウェル１２の３価元素は、ホウ素、アルミニウム、ガリウムおよびインジウムのうちの少なくとも１種であってもよい。
　複数の底部ウェル１２は、トレンチ２２の深さ方向に複数のトレンチ構造１１に重なっている。具体的には、複数の底部ウェル１２は、チップ２の厚さ方向に複数のトレンチ構造１１と１対１の対応関係で重なっている。この形態では、複数の底部ウェル１２は、それぞれ対応するトレンチ構造１１の底面２６に接続されている。したがって、複数の底部ウェル１２は、第１方向ＸにトレンチピッチＰＴの間隔を空けて配列されている。
　底部ウェル１２は、鉛直方向Ｚに緩和深さＤＲを有している。緩和深さＤＲは、０．１μｍ以上１．５μｍ以下であることが好ましい。複数の底部ウェル１２は、配列方向に緩和幅ＷＲをそれぞれ有している。緩和幅ＷＲは、０．２μｍ以上１．５μｍ以下であってもよい。
　半導体装置１Ａは、第１主面３の表層部に第３不純物領域の一例としてのソース領域２８を含む。ソース領域２８は、複数のトレンチ構造１１の間の領域に形成されている。ソース領域２８は、ボディ領域２１の表層部に形成されている。
　この形態では、複数のソース領域２８が、メサ部２７を幅方向に横切って、メサ部２７の一方側面２５から他方側面２５（トレンチ２２の一方側面２５および他方側面２５）に至るまで形成されている。複数のソース領域２８は、各メサ部２７において、トレンチ２２の延在方向に沿って間隔を空けて配列されている。これにより、各メサ部２７では、第２方向Ｙ（トレンチ２２の延在方向）に複数のチャネル区間ＣＨが間隔を空けて配列される。チャネル区間ＣＨでは、メサ部２７の第１方向Ｘの両側のトレンチ２２の側面２５のいずれにもチャネルが形成される。
　ソース領域２８は、第２半導体層７（ドリフト領域８）よりも高いｎ型不純物濃度（ピーク値）を有している。ソース領域２８は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下のｎ型不純物濃度をピーク値として有していてもよい。
　半導体装置１Ａは、第１主面３の表層部にボディコンタクト領域２９を含む。ボディコンタクト領域２９は、複数のトレンチ構造１１の間の領域に形成されている。ボディコンタクト領域２９は、ボディ領域２１の表層部においてソース領域２８に隣接して形成されている。
　この形態では、複数のボディコンタクト領域２９が、メサ部２７を幅方向に横切って、メサ部２７の一方側面２５から他方側面２５に至るまで形成されている。各メサ部２７において、複数のソース領域２８および複数のボディコンタクト領域２９は、トレンチ２２の延在方向に沿って交互に配列されている。各ソース領域２８および各ボディコンタクト領域２９は、それぞれ、トレンチ２２の両側面２５（メサ部２７の両側面２５）から露出している。
　図５～図７を参照して、ドリフト領域８は、ベース領域３０と、高濃度領域３１との積層構造を含む。
　ベース領域３０は、底部ウェル１２よりも第２主面４側にボディ領域２１から離れて形成されている。ベース領域３０は、トレンチ２２および底部ウェル1２から第２主面４側に離れた位置において、第１主面３に沿って延びる層状に形成されている。ベース領域３０は、第２半導体層７の第２主面４側の表層部の全域に形成され、第１～第４側面５Ａ～５Ｄから露出していてもよい。ベース領域３０は、第２半導体層７における第１半導体層６との境界面を形成している。
　ベース領域３０のｎ型不純物濃度は、第１半導体層６のｎ型不純物濃度未満であることが好ましい。ベース領域３０は、１×１０１５ｃｍ－３以上５×１０１６ｃｍ－３以下のｎ型不純物濃度をピーク値として有していてもよい。ベース領域３０のｎ型不純物濃度は、厚さ方向にほぼ一定であってもよい。むろん、ベース領域３０のｎ型不純物濃度は、チップ２の厚さ方向（結晶成長方向）に向けて漸増および／または漸減する濃度勾配を有していてもよい。
　高濃度領域３１は、ベース領域３０とボディ領域２１との間において、トレンチ２２および底部ウェル１２の側方および下方に形成されている。高濃度領域３１は、この形態では、上部高濃度領域３２と、下部高濃度領域３３との積層構造をさらに含む。
　上部高濃度領域３２は、高濃度領域３１の積層構造の上層を形成している。上部高濃度領域３２は、ボディ領域２１に接し、第１主面３に沿って延びる層状に形成されている。上部高濃度領域３２は、ドリフト領域８の第１主面３側の表層部の全域に形成され、第１～第４側面５Ａ～５Ｄから露出していてもよい。この形態では、上部高濃度領域３２は、ドリフト領域８におけるボディ領域２１との境界面を形成している。
　上部高濃度領域３２のｎ型不純物濃度は、ベース領域３０のｎ型不純物濃度よりも高いことが好ましい。上部高濃度領域３２は、１×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下のｎ型不純物濃度をピーク値として有していてもよい。上部高濃度領域３２のｎ型不純物濃度は、厚さ方向にほぼ一定であってもよい。むろん、上部高濃度領域３２のｎ型不純物濃度は、チップ２の厚さ方向（結晶成長方向）に向けて漸増および／または漸減する濃度勾配を有していてもよい。
　上部高濃度領域３２は、チップ２の厚さ方向において、ボディ領域２１からトレンチ２２の底部よりも深い深さで形成されている。上部高濃度領域３２は、チップ２の厚さ方向における第１主面３側から第２主面４側の全体にわたって、底部ウェル１２の側部に接している。
　下部高濃度領域３３は、高濃度領域３１の積層構造の下層を形成している。下部高濃度領域３３は、上部高濃度領域３２に対して第２主面４側に形成されている。下部高濃度領域３３は、チップ２の厚さ方向において、上部高濃度領域３２とベース領域３０とに挟まれている。下部高濃度領域３３は、第１主面３に沿って延びる層状に形成され、第１～第４側面５Ａ～５Ｄから露出していてもよい。
　この形態では、下部高濃度領域３３は、チップ２の厚さ方向において底部ウェル１２の底部からベース領域３０まで形成されている。下部高濃度領域３３は、底部ウェル１２の底部を被覆している。
　下部高濃度領域３３のｎ型不純物濃度は、ベース領域３０のｎ型不純物濃度よりも高く、かつ上部高濃度領域３２のｎ型不純物濃度よりも高いことが好ましい。下部高濃度領域３３は、１×１０１８ｃｍ－３以上１×１０１９ｃｍ－３以下のｎ型不純物濃度をピーク値として有していてもよい。下部高濃度領域３３のｎ型不純物濃度は、厚さ方向にほぼ一定であってもよい。むろん、下部高濃度領域３３のｎ型不純物濃度は、チップ２の厚さ方向（結晶成長方向）に向けて漸増および／または漸減する濃度勾配を有していてもよい。
　ベース領域３０、上部高濃度領域３２および下部高濃度領域３３のｎ型不純物濃度は、この形態では、窒素によって調節されている。ベース領域３０、上部高濃度領域３２および下部高濃度領域３３は、少なくとも１種の５価元素によって調整されたｎ型不純物濃度を有していてもよい。たとえば、ベース領域３０、上部高濃度領域３２および下部高濃度領域３３のｎ型不純物濃度は、窒素、リン、ヒ素、アンチモンおよびビスマスのうちの少なくとも１種によって調節されていてもよい。
　図６および図８を参照して、半導体装置１Ａは、前述のとおり、複数の第１下部ピラー１３を含む。各第１下部ピラー１３は、複数のトレンチ２２を横切るライン状に延び、各トレンチ２２の下方において底部ウェル１２に接続されている。複数の第１下部ピラー１３は、トレンチピッチＰＴとは異なる下部ピラーピッチＰＬで配列されている。この形態では、下部ピラーピッチＰＬは、トレンチピッチＰＴよりも狭い。下部ピラーピッチＰＬは、０．４μｍ以上３．０μｍ以下であってもよい。下部ピラーピッチＰＬは、トレンチピッチＰＴの分数倍であってもよい。たとえば、下部ピラーピッチＰＬは、トレンチピッチＰＴの１／３倍～１／２倍であってもよい。
　第１下部ピラー１３の第１下部幅Ｗ１は、下部ピラーピッチＰＬよりも小さくてもよい。第１下部幅Ｗ１は、０．２μｍ以上１．５μｍ以下であってもよい。第１下部幅Ｗ１は、チップ２の厚さ方向において一定であってもよい。
　第１下部ピラー１３の不純物濃度（アクセプタ濃度Ｎａ）は、底部ウェル１２の不純物濃度よりも低い。第１下部ピラー１３は、１×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下のｐ型不純物濃度をピーク値として有していてもよい。第１下部ピラー１３のｐ型不純物濃度は、少なくとも１種の３価元素によって調整されていることが好ましい。第１下部ピラー１３のｐ型不純物濃度は、この形態では、アルミニウムによって調整されている。
　複数の第１下部ピラー１３は、高濃度領域３１内に配置されている。好ましくは、複数の第１下部ピラー１３は、上部高濃度領域３２および下部高濃度領域３３のうち相対的に高濃度な下部高濃度領域３３内に配置されている。複数の第１下部ピラー１３は、チップ２の厚さ方向において、下部高濃度領域３３の上面から下面まで延びている。複数の第１下部ピラー１３は、第１主面３に対する法線方向に延びていてもよい。
　複数の第１下部ピラー１３は、チップ２の厚さ方向に下部高濃度領域３３を貫通し、下部高濃度領域３３を複数の領域に分割している。当該分割された複数の領域のそれぞれが前述の第２下部ピラー１４である。第２下部ピラー１４の第２下部幅Ｗ２は、第１下部幅Ｗ１よりも大きくてもよい。第２下部幅Ｗ２は、０．２μｍ以上１．５μｍ以下であってもよい。
　第２下部ピラー１４は、下部高濃度領域３３により構成されている。したがって、第２下部ピラー１４の不純物濃度（ドナー濃度Ｎｄ）は、下部高濃度領域３３の不純物濃度に一致する。第２下部ピラー１４は、１×１０１８ｃｍ－３以上１×１０１９ｃｍ－３以下のｎ型不純物濃度をピーク値として有していてもよい。
　下部スーパージャンクション構造ＳＪ１において、第１下部ピラー１３の実効アクセプタ濃度（Ｎａ－Ｎｄｂ）および第２下部ピラー１４のドナー濃度Ｎｄが近似していることは、下部スーパージャンクション構造ＳＪ１のチャージバランスの安定化に貢献する。チャージバランスは、たとえば、チップ２の厚さ方向における第１下部ピラー１３の頂部から底部までの区間で０．９以上１．１以下の範囲内であれば安定化する。
　第２下部ピラー１４のドナー濃度Ｎｄ、第１下部ピラー１３のアクセプタ濃度Ｎａ、第２下部幅Ｗ２および第１下部幅Ｗ１を用いて、第１下部ピラー１３と第２下部ピラー１４とのチャージバランスＣＢは、下記式（１）で示される。
　ＣＢ＝（Ｎｄ×Ｗ２）／（Ｎａ×Ｗ１）・・・（１）
　したがって、第２下部ピラー１４のドナー濃度Ｎｄ、第１下部ピラー１３のアクセプタ濃度Ｎａ、第２下部幅Ｗ２および第１下部幅Ｗ１は、チャージバランスＣＢが０．９以上１．１以下の範囲内となるように適宜設定することができる。
　図６および図８を参照して、半導体装置１Ａは、複数の第１上部ピラー３４を含む。各第１上部ピラー３４は、第１方向Ｘにライン状に延びている。各第１上部ピラー３４は、各メサ部２７においてトレンチ２２の側面２５から離れて配置されている。複数の第１上部ピラー３４は、第１下部ピラー１３から一体的に第１主面３側に向かって延び、ボディ領域２１に接続されている。第１上部ピラー３４は、ボディ領域２１と第１下部ピラー１３とを電気的に接続している。また、第１上部ピラー３４は、第１下部ピラー１３を介して、ボディ領域２１と底部ウェル１２とを電気的に接続している。
　複数の第１上部ピラー３４は、トレンチピッチＰＴとは異なる上部ピラーピッチＰＵで配列されている。この形態では、上部ピラーピッチＰＵは、トレンチピッチＰＴよりも狭い。この形態では、上部ピラーピッチＰＵは、下部ピラーピッチＰＬと等しい。上部ピラーピッチＰＵは、０．４μｍ以上３．０μｍ以下であってもよい。上部ピラーピッチＰＵは、トレンチピッチＰＴの分数倍であってもよい。たとえば、上部ピラーピッチＰＵは、トレンチピッチＰＴの１／３倍～１／２倍であってもよい。複数の第１上部ピラー３４は、複数の第１下部ピラー１３に接続されており、複数の第１下部ピラー１３と同じ間隔を空けて第２方向Ｙに沿って配列されている。この形態では、第１下部ピラー１３および第１上部ピラー３４を一体的な不純物領域とみなして、単に「第１ピラー」、「第１ピラー領域」等と称してもよい。
　第１上部ピラー３４の第１上部幅Ｗ３は、上部ピラーピッチＰＵよりも小さくてもよい。第１上部幅Ｗ３は、０．２μｍ以上１．５μｍ以下であってもよい。第１上部幅Ｗ３は、チップ２の厚さ方向において変化していてもよい。
　たとえば、第１上部ピラー３４は、幅方向両側に選択的に膨らむ凸部３５を有していてもよい。第１上部ピラー３４は、凸部３５から第１主面３側に向かって幅が狭まる上側テーパ部３６と、凸部３５から第２主面４側に向かって幅が狭まる下側テーパ部３７とを含んでいてもよい。凸部３５は、第１上部ピラー３４の深さ方向中央よりも第１主面３側に配置されていてもよい。したがって、チップ２の厚さ方向において下側テーパ部３７は、上側テーパ部３６よりも長くてもよい。
　前述の第１上部ピラー３４の第１上部幅Ｗ３は、凸部３５の配置位置における第１上部ピラー３４の幅であってもよい。下側テーパ部３７の幅は第１上部幅Ｗ３よりも狭く、第１下部幅Ｗ１と等しい。下側テーパ部３７は、その側縁が第１下部ピラー１３の側縁と連続性をもつように第１下部ピラー１３に接続されている。
　第１上部ピラー３４の不純物濃度（アクセプタ濃度Ｎａ）は、底部ウェル１２の不純物濃度よりも低い。第１上部ピラー３４は、１×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下のｐ型不純物濃度をピーク値として有していてもよい。第１上部ピラー３４のｐ型不純物濃度は、少なくとも１種の３価元素によって調整されていることが好ましい。第１上部ピラー３４のｐ型不純物濃度は、この形態では、アルミニウムによって調整されている。
　図８を参照して、各第１上部ピラー３４は、各メサ部２７においてトレンチ２２の側面２５から離れて配置されている。これにより、第１方向Ｘにおいて、第１上部ピラー３４と、トレンチ２２および底部ウェル１２との間には、ドリフト領域８（この形態では、上部高濃度領域３２）の一部からなる分離領域３８が配置されている。分離領域３８は、第１上部ピラー３４とトレンチ２２とを物理的に分離している。
　複数の第１上部ピラー３４は、高濃度領域３１内に配置されている。好ましくは、複数の第１上部ピラー３４は、上部高濃度領域３２および下部高濃度領域３３のうち相対的に低濃度な上部高濃度領域３２内に配置されている。複数の第１上部ピラー３４は、チップ２の厚さ方向において、ボディ領域２１から第１下部ピラー１３まで延びている。複数の第１上部ピラー３４は、第１主面３に対する法線方向に延びていてもよい。
　複数の第１上部ピラー３４は、チップ２の厚さ方向に上部高濃度領域３２を貫通し、上部高濃度領域３２を複数の領域に分割している。当該分割された複数の領域のそれぞれが第２上部ピラー３９である。図６を参照して、第２上部ピラー３９は、第２方向Ｙにおいて、２つの第１上部ピラー３４に挟まれている。第２上部ピラー３９は、凸部３５に接する部分に凹部４０を有している。複数の第１上部ピラー３４は、複数の第２上部ピラー３９と上部スーパージャンクション構造ＳＪ２を構成している。
　第２上部ピラー３９の第２上部幅Ｗ４は、第１上部幅Ｗ３よりも大きくてもよい。第２上部幅Ｗ４は、０．２μｍ以上１．５μｍ以下であってもよい。
　第２上部ピラー３９は、上部高濃度領域３２により構成されている。したがって、第２上部ピラー３９の不純物濃度（ドナー濃度Ｎｄ）は、上部高濃度領域３２の不純物濃度に一致する。第２上部ピラー３９は、１×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下のｎ型不純物濃度をピーク値として有していてもよい。
　半導体装置１Ａは、前述のとおり、第１主面３上に層間絶縁膜１６を含む。層間絶縁膜１６には、複数のコンタクト開口４１が形成されている。複数のコンタクト開口４１は、複数のコンタクト開口４１は、複数のトレンチ構造１１（埋設導電層２４）を露出させる複数のコンタクト開口４１（図示略）、および、複数のソース領域２８を露出させる複数のコンタクト開口４１を含む。ソース領域２８用の複数のコンタクト開口４１は、複数のトレンチ構造１１の間の領域に形成され、複数のソース領域２８および複数のボディコンタクト領域２９を露出させている。
　図７および図８を参照して、半導体装置１Ａは、第１主面電極４２を含む。第１主面電極４２は、層間絶縁膜１６を被覆するように第１主面３上に形成されている。第１主面電極４２は、第１主面３側からこの順に積層されたバリア層４３および本体層４４を含む積層構造を有している。
　バリア層４３は、第１主面３およびコンタクト開口４１の内面に沿って膜状に形成されている。バリア層４３は、第１主面３にオーミック接触している。バリア層４３は、Ｔｉ層、Ｐｄ層、Ｃｒ層、Ｖ層、Ｍｏ層、Ｗ層、Ｐｔ層およびＮｉ層のうちの少なくとも１つを含んでいてもよい。
　本体層４４は、バリア層４３の上に形成されている。本体層４４は、バリア層４３の主面の全域を被覆している。本体層４４は、バリア層４３を介して、ソース領域２８およびボディコンタクト領域２９に電気的に接続されている。したがって、第１主面電極４２は、半導体装置１Ａにおいて、前述のソースパッド１９を含んでいてもよい。図示は省略するが、第１主面電極４２は、半導体装置１Ａにおいて、前述のゲートパッド１７およびゲート配線１８を含んでいてもよい。底部ウェル１２、第１上部ピラー３４および第１下部ピラー１３は、ボディコンタクト領域２９およびボディ領域２１を介してソース電位に固定される。
　本体層４４は、純Ａｌ層（純度が９９％以上のＡｌからなるＡｌ層の事をいう。）、ＡｌＳｉ合金層、ＡｌＣｕ合金層およびＡｌＳｉＣｕ合金層のうちの少なくとも１つを含む。
　半導体装置１Ａは、第１主面電極４２を被覆する樹脂層４５を含む。樹脂層４５は、第１主面電極４２の主面に沿って膜状に形成されている。樹脂層４５は、感光性樹脂を含んでいてもよい。感光性樹脂は、ネガティブタイプまたはポジティブタイプであってもよい。樹脂層４５は、ポリイミド、ポリアミドおよびポリベンゾオキサゾールのうちの少なくとも１つを含んでいてもよい。樹脂層４５は、この形態では、ポリベンゾオキサゾールを含む。なお、樹脂層４５と第１主面電極４２との間には、たとえば窒化シリコン等の絶縁膜からなるパッシベーション膜（図示せず）が介在していてもよい。
　（３）スーパージャンクション構造ＳＪ１，ＳＪ２のレイアウト
　以下、図９～図１６を参照して、半導体装置１Ａのスーパージャンクション構造ＳＪ１，ＳＪ２のレイアウト例が説明される。
　図９および図１０は、第１下部ピラー１３および第２下部ピラー１４の平面図レイアウトであり、下部スーパージャンクション構造ＳＪ１のレイアウト例を示す。図９および図１０では、第１下部ピラー１３がドットハッチングによって示され、第２下部ピラー１４が白抜きによって示されている。
　図９および図１０を参照して、複数の第１下部ピラー１３は、複数のトレンチ２２および複数のメサ部２７を連続的に横切るストライプ状に形成されている。複数の第２下部ピラー１４も同様に、複数のトレンチ２２および複数のメサ部２７を連続的に横切るストライプ状に形成されている。
　図９を参照して、第１交差方向の一例としての複数の第１下部ピラー１３の下部延在方向Ｄｅ１は、複数のトレンチ２２の延在方向（この形態では、第２方向Ｙ）に対する直交方向である。したがって、複数のトレンチ２２に直交するライン状の複数の第１下部ピラー１３および複数の第２下部ピラー１４が、第２方向Ｙにおいて交互に配列されている。
　第１下部ピラー１３の下部配列方向Ｄａ１はａ軸方向（第２方向Ｙ）であり、第１下部ピラー１３の下部延在方向Ｄｅ１はｍ軸方向（第１方向Ｘ）であってもよい。この場合、下部延在方向Ｄｅ１が第２半導体層７のオフ方向Ｄｏｆｆに交差（具体的には直交）するため、複数の第１下部ピラー１３はＳｉＣ単結晶のｍ面（（１－１００）面）から見た断面視において鉛直軸からオフ方向Ｄｏｆｆに向けてほぼオフ角θｏｆｆ分だけ傾斜する。ＳｉＣ単結晶のｍ面は、ｍ軸方向に直交する結晶面である。
　図１０を参照して、第１交差方向の一例としての複数の第１下部ピラー１３の下部延在方向Ｄｅ１は、複数のトレンチ２２に対して非直交に交差していてもよい。つまり、第１下部ピラー１３の下部配列方向Ｄａ１はｍ軸方向（第１方向Ｘ）およびａ軸方向（第２方向Ｙ）以外の方向であり、第１下部ピラー１３の下部延在方向Ｄｅ１はｍ軸方向およびａ軸方向以外の方向であってもよい。この場合、下部延在方向Ｄｅ１が第２半導体層７のオフ方向Ｄｏｆｆに交差（具体的には直交）するため、複数の第１下部ピラー１３はＳｉＣ単結晶のｍ面（（１－１００）面）から見た断面視において鉛直軸からオフ方向Ｄｏｆｆに向けてほぼオフ角θｏｆｆ分だけ傾斜する。ＳｉＣ単結晶のｍ面は、ｍ軸方向に直交する結晶面である。たとえば、下部延在方向Ｄｅ１は、平面視においてａ軸からｍ軸の一方側（紙面左側）または他方側（紙面右側）に向けて傾斜していてもよい。複数の第１下部ピラー１３は、ａ軸を基準（０°）としたとき、ａ軸と第１延在角θａ１を形成する下部延在方向Ｄｅ１を有している。
　第１延在角θａ１の絶対値は、０°を超えて９０°未満であってもよい。第１延在角θａ１は、０°を超えて１８°以下、１８°以上３６°以下、３６°以上５４°以下、５４°以上７２°以下、および、７２°以上９０°未満のうちのいずれか１つの範囲に属する値を有していてもよい。第１延在角θａ１の絶対値は、典型的には、３０°±５°、４５°±５°、および、６０°±５°のうちのいずれか１つの範囲に属する値に設定される。
　図１１および図１２は、第１上部ピラー３４および第２上部ピラー３９の平面図レイアウトであり、上部スーパージャンクション構造ＳＪ２のレイアウト例を示す。図１１および図１２では、第１上部ピラー３４がクロスハッチングによって示され、第２上部ピラー３９が白抜きによって示されている。
　図１１および図１２を参照して、複数の第１上部ピラー３４は、複数のトレンチ２２の交差方向に沿ってライン状に配列されている。この形態では、複数のメサ部２７に１対１の対応関係で複数の第１上部ピラー３４が配置され、複数の第１上部ピラー３４が同一直線上に間隔を空けて配列されている。各メサ部２７の第１上部ピラー３４は、平面視において、トレンチ２２からメサ部２７の内側に間隔を空けた位置に端部４６を有している。
　この端部とトレンチ２２との間が分離領域３８である。分離領域３８の確保により、複数の第１上部ピラー３４が配列された帯状の領域（配列領域４７）のチャネルに電流経路を確保できる。当該電流経路を流れる電流は、第１下部ピラー１３を避けて（この形態では、第２方向Ｙの両側に避けて）第１半導体層６に向かう（図１１の矢印Ｉ参照）。
　複数の第２上部ピラー３９は、複数のトレンチ２２および複数のメサ部２７を連続的に横切るストライプ状に形成されている。
　図１１を参照して、第１交差方向の一例としての複数の第１上部ピラー３４の上部延在方向Ｄｅ２（複数の第１上部ピラー３４がライン状に配列された方向）は、複数のトレンチ２２の延在方向（この形態では、第２方向Ｙ）に対する直交方向である。したがって、複数のトレンチ２２に直交するライン状の複数の第１上部ピラー３４および複数の第２上部ピラー３９が、第２方向Ｙにおいて交互に配列されている。
　第１上部ピラー３４の上部配列方向Ｄａ２はａ軸方向（第２方向Ｙ）であり、第１上部ピラー３４の上部延在方向Ｄｅ２はｍ軸方向（第１方向Ｘ）であってもよい。上部配列方向Ｄａ２は、ライン状に集合した複数の第１上部ピラー３４を１単位として、当該第１上部ピラー３４単位が間隔を空けて配列される方向を含む。この場合、上部延在方向Ｄｅ２が第２半導体層７のオフ方向Ｄｏｆｆに交差（具体的には直交）するため、複数の第１上部ピラー３４はＳｉＣ単結晶のｍ面（（１－１００）面）から見た断面視において鉛直軸からオフ方向Ｄｏｆｆに向けてほぼオフ角θｏｆｆ分だけ傾斜する。ＳｉＣ単結晶のｍ面は、ｍ軸方向に直交する結晶面である。
　図１２を参照して、第１交差方向の一例としての複数の第１上部ピラー３４の上部延在方向Ｄｅ２は、複数のトレンチ２２に対して非直交に交差していてもよい。つまり、第１上部ピラー３４の上部配列方向Ｄａ２はｍ軸方向（第１方向Ｘ）およびａ軸方向（第２方向Ｙ）以外の方向であり、第１上部ピラー３４の上部延在方向Ｄｅ２はｍ軸方向およびａ軸方向以外の方向であってもよい。この場合、上部延在方向Ｄｅ２が第２半導体層７のオフ方向Ｄｏｆｆに交差（具体的には直交）するため、複数の第１上部ピラー３４はＳｉＣ単結晶のｍ面（（１－１００）面）から見た断面視において鉛直軸からオフ方向Ｄｏｆｆに向けてほぼオフ角θｏｆｆ分だけ傾斜する。ＳｉＣ単結晶のｍ面は、ｍ軸方向に直交する結晶面である。たとえば、上部延在方向Ｄｅ２は、平面視においてａ軸からｍ軸の一方側（紙面左側）または他方側（紙面右側）に向けて傾斜していてもよい。複数の第１上部ピラー３４は、ａ軸を基準（０°）としたとき、ａ軸と第２延在角θａ２を形成する上部延在方向Ｄｅ２を有している。
　第２延在角θａ２の絶対値は、０°を超えて９０°未満であってもよい。第２延在角θａ２は、０°を超えて１８°以下、１８°以上３６°以下、３６°以上５４°以下、５４°以上７２°以下、および、７２°以上９０°未満のうちのいずれか１つの範囲に属する値を有していてもよい。第２延在角θａ２の絶対値は、典型的には、３０°±５°、４５°±５°、および、６０°±５°のうちのいずれか１つの範囲に属する値に設定される。
　図１３～図１６は、第１下部ピラー１３および第１上部ピラー３４のレイアウト例を示す図である。図１３～図１６は、平面視における第１下部ピラー１３および第１上部ピラー３４の重なり状態を示している。図１３～図１６では、第１下部ピラー１３がドットハッチングによって示され、第１上部ピラー３４がクロスハッチングによって示されている。
　図１３を参照して、第１下部ピラー１３および第１上部ピラー３４は、平面視において完全に重なっていてもよい。図１４～図１６を参照して、第１下部ピラー１３および第１上部ピラー３４は、平面視において一部が重なり、残りが重なっていなくてもよい。
　より詳細には、図１３では、下部延在方向Ｄｅ１および上部延在方向Ｄｅ２がいずれも複数のトレンチ２２の延在方向に対する直交方向である。また、下部ピラーピッチＰＬおよび上部ピラーピッチＰＵが等しい。複数の第１上部ピラー３４は、各第１下部ピラー１３の直上の帯状の領域（配列領域４７）に沿って間隔を空けて配列されている。
　図１４では、下部延在方向Ｄｅ１が複数のトレンチ２２の延在方向に対する直交方向であるのに対して、上部延在方向Ｄｅ２が複数のトレンチ２２の延在方向に対して非直交である。これにより、第１上部ピラー３４は、平面視において第１下部ピラー１３に重なる重複領域４８（overlapping area）と、第１下部ピラー１３に重ならない非重複領域４９（non-overlapping area）とを含む。
　図１５では、下部延在方向Ｄｅ１および上部延在方向Ｄｅ２がいずれも複数のトレンチ２２の延在方向に対して非直交である。ただし、第１延在角θａ１および第２延在角θａ２が互いに異なる角度である。つまり、下部延在方向Ｄｅ１および上部延在方向Ｄｅ２が互いに交差する方向である。これにより、第１上部ピラー３４は、平面視において第１下部ピラー１３に重なる重複領域４８（overlapping area）と、第１下部ピラー１３に重ならない非重複領域４９（non-overlapping area）とを含む。
　図１６では、下部延在方向Ｄｅ１が複数のトレンチ２２の延在方向に対して非直交であるのに対して、上部延在方向Ｄｅ２が複数のトレンチ２２の延在方向に対する直交方向である。これにより、第１上部ピラー３４は、平面視において第１下部ピラー１３に重なる重複領域４８（overlapping area）と、第１下部ピラー１３に重ならない非重複領域４９（non-overlapping area）とを含む。
　（４）半導体装置１Ａの効果
　半導体装置１Ａによれば、複数の第１下部ピラー１３は、トレンチピッチＰＴとは異なる下部ピラーピッチＰＬで配列されている。これにより、トレンチピッチＰＴから独立して下部ピラーピッチＰＬを設定することができる。そのため、下部高濃度領域３３を上部高濃度領域３２よりも高濃度にしても、下部ピラーピッチＰＬを適切に調節することにより、チャージバランスＣＢを１に近づけることができる。その結果、チャージバランスＣＢを安定化することができる。さらに、上部高濃度領域３２よりも高濃度な下部高濃度領域３３をドリフト領域８の一部（第２下部ピラー１４）として利用できるので、活性領域９のＭＩＳＦＥＴの低オン抵抗化を図ることができる。
　一方、ＭＩＳ構造が配置されたドリフト領域８の上部領域においては、下部ピラーピッチＰＬに応じてトレンチピッチＰＴを狭くする必要がない。したがって、トレンチピッチＰＴが狭くなりすぎることによる電流経路の狭窄を防止できるので、オン抵抗の上昇を抑制することができる。さらに、下部高濃度領域３３よりも低濃度な上部高濃度領域３２を底部ウェル１２（電界緩和層）の側方に形成できるので、トレンチ２２の底部近傍における電界集中を効果的に緩和することができる。その結果、トレンチ絶縁膜２３を適切に保護することができる。
　（５）半導体装置１Ａの変形例
　以下、図１７～図２４を参照して、半導体装置１Ａに適用される変形例が示される。図１７～図２４は、それぞれ、半導体装置１Ａの第１～第８変形例を示す図である。
　図１７を参照して、下部ピラーピッチＰＬは、上部ピラーピッチＰＵよりも小さくてもよい。複数の第１下部ピラー１３は、第１上部ピラー３４に接続された接触ピラー１３Ａと、第１上部ピラー３４から物理的に離れて接触しない非接触ピラー１３Ｂとを含んでいてもよい。
　図１８を参照して、上部ピラーピッチＰＵが下部ピラーピッチＰＬと等しい場合において、複数の第１下部ピラー１３は、第２方向Ｙにおいて複数の第１上部ピラー３４からずれて配置されていてもよい。これにより、複数の第１下部ピラー１３は、第１上部ピラー３４から物理的に離れて接触しない複数の非接触ピラー１３Ｂであってもよい。
　図１９を参照して、下部ピラーピッチＰＬは、上部ピラーピッチＰＵよりも大きくてもよい。複数の第１下部ピラー１３は、第１上部ピラー３４に接続された接触ピラー１３Ａと、第１上部ピラー３４から物理的に離れて接触しない非接触ピラー１３Ｂとを含んでいてもよい。
　図２０を参照して、複数の第１下部ピラー１３は、第１主面３に対する法線方向に対して傾斜する方向に延びていてもよい。たとえば、第２半導体層７がチップ２の厚さ方向に軸チャネルを有している場合、複数の第１下部ピラー１３の深さ方向が当該軸チャネルに対して傾斜していてもよい。軸チャネルは、第２半導体層７を構成するＳｉＣ単結晶に関して原子間距離（原子間隔）が比較的広い領域（チャネル）であり、積層方向（結晶成長方向）に延びる結晶軸を構成する原子列によって取り囲まれている。この形態では、軸チャネルは、ＳｉＣ単結晶のｃ軸（（０００１）軸）に沿う原子列によって取り囲まれた領域からなる。つまり、軸チャネルは、ｃ軸に沿って延び、前述のオフ方向Ｄｏｆｆおよびオフ角θｏｆｆを有している。
　図２１を参照して、埋設導電層２４は、この形態では、第１主面３からトレンチ２２の底面２６側に間隔を空けてトレンチ２２に埋設され、トレンチ２２の開口端においてトレンチ２２の底壁に向けて窪んだ開口リセス５０を区画している。
　半導体装置１Ａは、層間絶縁膜１６に代えて、埋設絶縁体５１を含む。埋設絶縁体５１は、第１主面３を露出させるようにトレンチ２２（開口リセス５０）に埋設され、トレンチ２２内において埋設導電層２４を被覆している。埋設絶縁体５１は、第１主面３から埋設導電層２４側に間隔を空けてトレンチ２２に埋設され、トレンチ２２の開口端において第１主面３の表層部を露出させている。埋設絶縁体５１は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。埋設絶縁体５１は、酸化シリコン膜を含むことが好ましい。
　図２２を参照して、複数のトレンチ構造１１は、トレンチ２２、トレンチ絶縁膜２３、埋設導電層２４、および埋設絶縁体５１をそれぞれ含む。トレンチ２２は、第１形態例の場合と同様の形態を有している。トレンチ絶縁膜２３は、この形態では、上絶縁膜５２および下絶縁膜５３を含む。
　上絶縁膜５２は、チャネル制御用の絶縁膜として形成され、ボディ領域２１の底部に対してトレンチ２２の開口側の壁面を被覆している。上絶縁膜５２は、酸化シリコン膜を含んでいてもよい。下絶縁膜５３は、ボディ領域２１の底部に対してトレンチ２２の底面２６側の壁面を被覆している。下絶縁膜５３は、酸化シリコン膜を含んでいてもよい。
　埋設導電層２４は、この形態では、上電極５４、下電極５５および中間絶縁膜５６を含むマルチ電極構造（ダブル電極構造）を有している。
　上電極５４は、トレンチ絶縁膜２３を挟んでトレンチ２２の開口側に埋設されている。具体的には、上電極５４は、上絶縁膜５２を挟んでトレンチ２２の開口側に埋設され、上絶縁膜５２を挟んでボディ領域２１に対向している。上電極５４には、制御電位としてのゲート電位が付与される。上電極５４は、ゲート電位に応答してボディ領域２１内におけるチャネル（電流経路）の反転および非反転を制御する。上電極５４は、ｐ型またはｎ型の導電性ポリシリコンを含んでいてもよい。
　下電極５５は、トレンチ絶縁膜２３を挟んでトレンチ２２の底面２６側に埋設されている。具体的には、下電極５５は、下絶縁膜５３を挟んでトレンチ２２の底面２６側に埋設され、下絶縁膜５３を挟んで第２上部ピラー３９に対向している。下電極５５には、ゲート電位またはソース電位が付与されてもよい。下電極５５にゲート電位が付与される場合、下電極５５は上電極５４と同電位になる。したがって、上電極５４および下電極５５の間の電圧降下が抑制される。これにより、トレンチ構造１１に対する電界集中が抑制される。
　一方、下電極５５にソース電位が付与される場合、下電極５５をフィールド電極として機能させることができる。したがって、下電極５５（フィールド電極）および第２上部ピラー３９の間の寄生容量が低下される。これにより、寄生容量に起因するスイッチング速度の低下が抑制される。下電極５５は、ｐ型またはｎ型の導電性ポリシリコンを含んでいてもよい。
　中間絶縁膜５６は、上電極５４および下電極５５の間に介在され、トレンチ２２内において上電極５４および下電極５５を電気的に絶縁させている。中間絶縁膜５６は、上絶縁膜５２および下絶縁膜５３に連なっている。中間絶縁膜５６は、下絶縁膜５３の厚さよりも小さい厚さを有している。中間絶縁膜５６の厚さは、上絶縁膜５２の厚さよりも大きいことが好ましい。中間絶縁膜５６は、酸化シリコン膜を含んでいてもよい。
　埋設絶縁体５１は、第１主面３を露出させるようにトレンチ２２（開口リセス５０）に埋設され、開口リセス５０内において上絶縁膜５２および上電極５４を被覆している。
　図２３を参照して、第１上部ピラー３４は形成されていなくてもよい。この場合、第１下部ピラー１３は、チップ２の厚さ方向において、ドリフト領域８（この形態では、上部高濃度領域３２）を挟んでボディ領域２１に対向している。
　図２４を参照して、第１上部ピラー３４は、チップ２の厚さ方向において、第１下部ピラー１３から物理的に離れていてもよい。この場合、ドリフト領域８（この形態では、上部高濃度領域３２）の一部は、第１下部ピラー１３と第２下部ピラー１４とを物理的に分離するｎ型の中間領域５７を提供する。
　半導体装置１Ａは、ボディ領域２１と底部ウェル１２とを電気的に接続するｐ型の接続領域５８をさらに含む。接続領域５８は、トレンチ２２の内面に沿ってボディ領域２１から底部ウェル１２まで延びている。これにより、第１下部ピラー１３は、底部ウェル１２および接続領域５８を介してボディ領域２１に電気的に接続され、ソース電位に固定される。
　＜第２実施形態に係る半導体装置１Ｂ＞
　（１）半導体装置１Ｂの活性領域９の詳細構造
　図２５は、第２実施形態に係る半導体装置１Ｂの活性領域の要部を示す平面図である。図２６および図２７は、半導体装置１Ｂの活性領域９の要部を示す斜視図である。図２６がトレンチ２２の延在方向の中央付近に現われる断面を示し、図２７がトレンチ２２の延在方向の端部付近に現われる断面を示す。
　半導体装置１Ｂでは、複数の第１下部ピラー１３は、複数のトレンチ２２の延在方向に平行に延びるライン状である。したがって、複数の第１下部ピラー１３の間に配置された複数の第２下部ピラー１４は同様に、複数のトレンチ２２の延在方向に平行に延びるライン状である。複数の第１下部ピラー１３は、第１主面３に対する法線方向に延びていてもよい。
　複数の第１下部ピラー１３は、トレンチピッチＰＴよりも狭い下部ピラーピッチＰＬで配列されている。複数の第１下部ピラー１３は、トレンチピッチＰＴとは異なる下部ピラーピッチＰＬで配列されている。この形態では、下部ピラーピッチＰＬは、トレンチピッチＰＴよりも狭い。下部ピラーピッチＰＬは、０．４μｍ以上３．０μｍ以下であってもよい。下部ピラーピッチＰＬは、トレンチピッチＰＴの分数倍であってもよい。たとえば、下部ピラーピッチＰＬは、トレンチピッチＰＴの１／３倍～１／２倍であってもよい。
　複数の第１下部ピラー１３は、接触ピラー１３Ａおよび非接触ピラー１３Ｂを含む。接触ピラー１３Ａは、底部ウェル１２に接続され、底部ウェル１２から一体的に下方に延びる第１下部ピラー１３である。接触ピラー１３Ａは、底部ウェル１２に接触していればよく、たとえば幅方向（この形態では、第１方向Ｘ）における中心線同士が一致していなくてもよい。接触ピラー１３Ａの幅方向中心線は、底部ウェル１２の幅方向中心線からずれていてもよい。
　非接触ピラー１３Ｂは、ボディ領域２１およびソース領域２８が配置されたＭＩＳ構造の下方において、底部ウェル１２から斜め方向に物理的に離れている第１下部ピラー１３である。この形態では、２つの非接触ピラー１３Ｂが互いに隣り合っている。
　ドリフト領域８は、隣り合う２つのトレンチ２２に挟まれたトレンチ間領域５９と、２つの非接触ピラー１３Ｂに挟まれたピラー間領域６０とを含む。この形態では、トレンチ間領域５９およびピラー間領域６０は、高濃度領域３１により形成されている。より詳細には、トレンチ間領域５９が上部高濃度領域３２により形成され、ピラー間領域６０が下部高濃度領域３３により形成されている。トレンチ間領域５９とピラー間領域６０とは、非接触ピラー１３Ｂと底部ウェル１２との間を介して互いに接続されている。
　図２７を参照して、半導体装置１Ｂは、トレンチ２２の端部６１の近傍において、コンタクトウェル６２と、接続領域６３とをさらに含む。
　コンタクトウェル６２は、トレンチ２２の下方において複数のトレンチ２２を横切るライン状に延び、複数の底部ウェル１２を互いに接続するｐ型の領域である。さらに、コンタクトウェル６２は、トレンチ２２の下方において複数の第１下部ピラー１３（接触ピラー１３Ａおよび非接触ピラー１３Ｂ）を横切るライン状に延び、第１下部ピラー１３に接続されている。
　コンタクトウェル６２の不純物濃度は、底部ウェル１２の不純物濃度と等しくてもよい。コンタクトウェル６２の不純物濃度は、ボディ領域２１の不純物濃度よりも高くてもよい。コンタクトウェル６２は、たとえば、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下のｐ型不純物濃度をピーク値として有していてもよい。
　接続領域６３は、ボディ領域２１と底部ウェル１２（コンタクトウェル６２）とを電気的に接続するｐ型の領域である。接続領域６３は、トレンチ２２の内面に沿ってボディ領域２１から底部ウェル１２（コンタクトウェル６２）まで延びている。これにより、第１下部ピラー１３（接触ピラー１３Ａおよび非接触ピラー１３Ｂ）は、底部ウェル１２（コンタクトウェル６２）および接続領域６３を介してボディ領域２１に電気的に接続され、ソース電位に固定される。
　（２）スーパージャンクション構造ＳＪ１
　以下、図２８～図３０を参照して、半導体装置１Ａのスーパージャンクション構造ＳＪ１のレイアウト例が説明される。
　図２８～図３０は、第１下部ピラー１３および第２下部ピラー１４の平面図レイアウトであり、下部スーパージャンクション構造ＳＪ１のレイアウト例を示す。図２８～図３０では、第１下部ピラー１３がドットハッチングによって示され、第２下部ピラー１４が白抜きによって示されている。
　図２８を参照して、複数の第１下部ピラー１３は、複数のトレンチ２２および複数のメサ部２７に平行に延びるストライプ状に形成されている。複数の第２下部ピラー１４も同様に、複数のトレンチ２２および複数のメサ部２７に平行に延びるストライプ状に形成されている。
　図２９を参照して、複数の第１下部ピラー１３および複数の第２下部ピラー１４は、平面視において、複数のトレンチ２２および複数のメサ部２７に対してやや傾斜して延びるストライプ状であってもよい。図２９の形態において、複数の第１下部ピラー１３および複数の第２下部ピラー１４は、複数のトレンチ２２および複数のメサ部２７に沿って延びている。
　図３０を参照して、複数の第１下部ピラー１３は、それぞれ、下部延在方向Ｄｅ１において断続的に分断されたライン状に形成されていてもよい。
　（３）半導体装置１Ｂの効果
　半導体装置１Ｂによれば、複数の第１下部ピラー１３は、トレンチピッチＰＴとは異なる下部ピラーピッチＰＬで配列されている。これにより、トレンチピッチＰＴから独立して下部ピラーピッチＰＬを設定することができる。そのため、下部高濃度領域３３を上部高濃度領域３２よりも高濃度にしても、下部ピラーピッチＰＬを適切に調節することにより、チャージバランスＣＢを１に近づけることができる。その結果、チャージバランスＣＢを安定化することができる。さらに、上部高濃度領域３２よりも高濃度な下部高濃度領域３３をドリフト領域８の一部（第２下部ピラー１４）として利用できるので、活性領域９のＭＩＳＦＥＴの低オン抵抗化を図ることができる。
　一方、ＭＩＳ構造が配置されたドリフト領域８の上部領域においては、下部ピラーピッチＰＬに応じてトレンチピッチＰＴを狭くする必要がない。したがって、トレンチピッチＰＴが狭くなりすぎることによる電流経路の狭窄を防止できるので、オン抵抗の上昇を抑制することができる。さらに、下部高濃度領域３３よりも低濃度な上部高濃度領域３２を底部ウェル１２（電界緩和層）の側方に形成できるので、トレンチ２２の底部近傍における電界集中を効果的に緩和することができる。その結果、トレンチ絶縁膜２３を適切に保護することができる。
　（４）半導体装置１Ｂの変形例
　以下、図３１～図３５を参照して、半導体装置１Ｂに適用される変形例が示される。図３１～図３５は、それぞれ、半導体装置１Ｂの第１～第５変形例を示す図である。
　図３１を参照して、半導体装置１Ｂは、複数の第１上部ピラー３４をさらに含む。複数の第１上部ピラー３４は、複数のトレンチ２２の延在方向に平行に延びるライン状である。複数の第１上部ピラー３４は、複数の第１下部ピラー１３のうち非接触ピラー１３Ｂから一体的に第１主面３側に向かって延び、ボディ領域２１に接続されている。複数の第１上部ピラー３４は、各メサ部２７に複数本配列されていてもよいし、１本のみ配置されていてもよい。
　図３２を参照して、第１上部ピラー３４は、チップ２の厚さ方向において、第１下部ピラー１３から物理的に離れていてもよい。この場合、ドリフト領域８（この形態では、上部高濃度領域３２）の一部は、第１下部ピラー１３と第２下部ピラー１４とを物理的に分離するｎ型の中間領域５７を提供する。
　図３３を参照して、複数の第１下部ピラー１３は、第１主面３に対する法線方向に対して傾斜する方向に延びていてもよい。たとえば、第２半導体層７がチップ２の厚さ方向に軸チャネルを有している場合、複数の第１下部ピラー１３の深さ方向が当該軸チャネルに対して傾斜していてもよい。軸チャネルは、第２半導体層７を構成するＳｉＣ単結晶に関して原子間距離（原子間隔）が比較的広い領域（チャネル）であり、積層方向（結晶成長方向）に延びる結晶軸を構成する原子列によって取り囲まれている。この形態では、軸チャネルは、ＳｉＣ単結晶のｃ軸（（０００１）軸）に沿う原子列によって取り囲まれた領域からなる。つまり、軸チャネルは、ｃ軸に沿って延び、前述のオフ方向Ｄｏｆｆおよびオフ角θｏｆｆを有している。
　図３４を参照して、埋設導電層２４は、この形態では、第１主面３からトレンチ２２の底面２６側に間隔を空けてトレンチ２２に埋設され、トレンチ２２の開口端においてトレンチ２２の底壁に向けて窪んだ開口リセス５０を区画している。
　半導体装置１Ｂは、層間絶縁膜１６に代えて、埋設絶縁体５１を含む。埋設絶縁体５１は、第１主面３を露出させるようにトレンチ２２（開口リセス５０）に埋設され、トレンチ２２内において埋設導電層２４を被覆している。埋設絶縁体５１は、第１主面３から埋設導電層２４側に間隔を空けてトレンチ２２に埋設され、トレンチ２２の開口端において第１主面３の表層部を露出させている。埋設絶縁体５１は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。埋設絶縁体５１は、酸化シリコン膜を含むことが好ましい。
　図３５を参照して、複数のトレンチ構造１１は、トレンチ２２、トレンチ絶縁膜２３、埋設導電層２４、および埋設絶縁体５１をそれぞれ含む。トレンチ２２は、第１形態例の場合と同様の形態を有している。トレンチ絶縁膜２３は、この形態では、上絶縁膜５２および下絶縁膜５３を含む。
　上絶縁膜５２は、チャネル制御用の絶縁膜として形成され、ボディ領域２１の底部に対してトレンチ２２の開口側の壁面を被覆している。上絶縁膜５２は、酸化シリコン膜を含んでいてもよい。下絶縁膜５３は、ボディ領域２１の底部に対してトレンチ２２の底面２６側の壁面を被覆している。下絶縁膜５３は、酸化シリコン膜を含んでいてもよい。
　埋設導電層２４は、この形態では、上電極５４、下電極５５および中間絶縁膜５６を含むマルチ電極構造（ダブル電極構造）を有している。
　上電極５４は、トレンチ絶縁膜２３を挟んでトレンチ２２の開口側に埋設されている。具体的には、上電極５４は、上絶縁膜５２を挟んでトレンチ２２の開口側に埋設され、上絶縁膜５２を挟んでボディ領域２１に対向している。上電極５４には、制御電位としてのゲート電位が付与される。上電極５４は、ゲート電位に応答してボディ領域２１内におけるチャネル（電流経路）の反転および非反転を制御する。上電極５４は、ｐ型またはｎ型の導電性ポリシリコンを含んでいてもよい。
　下電極５５は、トレンチ絶縁膜２３を挟んでトレンチ２２の底面２６側に埋設されている。下電極５５には、ゲート電位またはソース電位が付与されてもよい。下電極５５は、ｐ型またはｎ型の導電性ポリシリコンを含んでいてもよい。
　中間絶縁膜５６は、上電極５４および下電極５５の間に介在され、トレンチ２２内において上電極５４および下電極５５を電気的に絶縁させている。中間絶縁膜５６は、上絶縁膜５２および下絶縁膜５３に連なっている。中間絶縁膜５６は、下絶縁膜５３の厚さよりも小さい厚さを有している。中間絶縁膜５６の厚さは、上絶縁膜５２の厚さよりも大きいことが好ましい。中間絶縁膜５６は、酸化シリコン膜を含んでいてもよい。
　埋設絶縁体５１は、第１主面３を露出させるようにトレンチ２２（開口リセス５０）に埋設され、開口リセス５０内において上絶縁膜５２および上電極５４を被覆している。
　本開示の実施形態について説明したが、本開示は他の形態で実施することもできる。
　たとえば、前述の各形態では、ドリフト領域８内に配置されたスーパージャンクション構造は、下部スーパージャンクション構造ＳＪ１および上部スーパージャンクション構造ＳＪ２の２段構造であった。しかしながら、下部スーパージャンクション構造ＳＪ１および上部スーパージャンクション構造ＳＪ２は、それぞれ、複数段の構造であってもよい。
　たとえば、図６に示す下部スーパージャンクション構造ＳＪ１は、第１ＳＪ構造、第２ＳＪ構造および第３ＳＪ構造の３段構造であってもよい。この場合、各ＳＪ構造の複数の第１下部ピラー１３は、それぞれ独立した不純物濃度、深さ、平面パターン等で形成してもよい。たとえば平面パターンに関して、第１ＳＪ構造の第１下部ピラー１３の下部延在方向Ｄｅ１が、複数のトレンチ２２の延在方向に対する直交方向であり、第２ＳＪ構造の複数の第１下部ピラー１３が第１延在角θａ１＝３０°で複数のトレンチ２２に交差し、第３ＳＪ構造の複数の第１下部ピラー１３が第１延在角θａ１＝６０°で複数のトレンチ２２に交差していてもよい。
　たとえば、前述の各形態では、ＳｉＣ単結晶を含むチップ２が採用された。しかし、チップ２は、シリコン単結晶を含んでいてもよい。第１半導体層６は、シリコン単結晶を含んでいてもよい。第２半導体層７は、シリコン単結晶を含んでいてもよい。
　前述の各形態において、「ｎ型」の半導体領域の導電型が「ｐ型」に反転され、「ｐ型」の半導体領域の導電型が「ｎ型」に反転された構造が採用されてもよい。この場合の具体的な構成は、前述の説明および添付図面において、「ｎ型」を「ｐ型」に置き換えると同時に、「ｐ型」を「ｎ型」に置き換えることによって得られる。
　前述の各形態において、チップ２の第２主面４の表層部にｐ型のコレクタ領域が形成されてもよい。この場合、トランジスタ構造Ｔｒは、ＭＩＳＦＥＴ構造に代えてＩＧＢＴ（Insulated Gate Bipolar Transistor）構造を含む。この場合の具体的な構成は、前述の説明において、ＭＩＳＦＥＴ構造の「ソース」をＩＧＢＴ構造の「エミッタ」に置き換え、ＭＩＳＦＥＴ構造の「ドレイン」をＩＧＢＴ構造の「コレクタ」に置き換えることによって得られる。この場合、チップ２は、ｎ型の半導体基板からなる単層構造を有していてもよい。
　以下、この明細書および図面から抽出される特徴例が示される。以下、括弧内の英数字等は前述の実施形態における対応構成要素等を表すが、各付記（Clause）の範囲を実施形態に限定する趣旨ではない。以下の項目に係る「半導体装置」は、必要に応じて「ＳｉＣ半導体装置」、「ワイドバンドギャップ半導体装置」、「半導体スイッチング装置」、「半導体整流装置」、「ＭＩＳＦＥＴ装置」、「ＩＧＢＴ装置」、「ダイオード装置」等に置き換えられてもよい。
　［付記１－１］
　第１主面（３）および第２主面（４）を有するチップ（２）と、
　前記第１主面（３）の表層部にある第１導電型の第１不純物領域（８）と、
　前記第１主面（３）にあり、第１ピッチ（ＰＴ）で配列された複数のトレンチ（２２）と、
　前記第１不純物領域（８）の表層部にあり、前記トレンチ（２２）の側面に沿って前記第２主面（４）側から順に配置された第２導電型の第２不純物領域（２１）および第１導電型の第３不純物領域（２８）と、
　前記トレンチ（２２）に埋設され、トレンチ絶縁膜（２３）を介して前記第２不純物領域（２１）に対向する埋設導電層（２４）と、
　前記複数のトレンチ（２２）の底部にそれぞれ形成された第２導電型の複数の底部ウェル（１２）と、
　前記複数の底部ウェル（１２）よりも下方の前記第１不純物領域（８）内において、前記第１ピッチ（ＰＴ）とは異なる第２ピッチ（ＰＬ）で配列された第２導電型の複数の第１下部ピラー（１３）とを含む、半導体装置（１Ａ，１Ｂ）。
　［付記１－２］
　前記第１不純物領域（８）は、前記複数の第１下部ピラー（１３）の間に挟まれた第１導電型の第２下部ピラー（１４）と、前記第２下部ピラー（１４）よりも上方において前記複数の底部ウェル（１２）の間に挟まれた第１導電型の第２上部ピラー（３９）とを含み、
　前記第２下部ピラー（１４）の第２下部不純物濃度は、前記第２上部ピラー（３９）の第２上部不純物濃度よりも高い、付記１－１に記載の半導体装置（１Ａ，１Ｂ）。
　［付記１－３］
　前記第１不純物領域（８）は、前記複数の第１下部ピラー（１３）よりもさらに下方にあり、前記第２上部不純物濃度よりも低いベース不純物濃度を有するベース不純物領域（３０）をさらに含む、付記１－２に記載の半導体装置（１Ａ，１Ｂ）。
　［付記１－４］
　前記第１下部ピラー（１３）の第１下部不純物濃度は、前記底部ウェル（１２）の底部不純物濃度よりも低い、付記１－１～付記１－３のいずれか一項に記載の半導体装置（１Ａ，１Ｂ）。
　［付記１－５］
　前記第１下部ピラー（１３）の第１下部不純物濃度Ｎ１、前記第１下部ピラー（１３）の幅をＷ１とし、前記第２下部不純物濃度Ｎ２、前記第２下部ピラー（１４）の幅をＷ２としたときに、前記第１下部ピラー（１３）と前記第２下部ピラー（１４）とのチャージバランスＣＢは、下記式（１）で示され、
　前記チャージバランスＣＢは、前記チップ（２）の厚さ方向における前記第１下部ピラー（１３）の頂部から底部までの区間で０．９以上１．１以下の範囲内である、付記１－２または付記１－３に記載の半導体装置（１Ａ，１Ｂ）。
　ＣＢ＝（Ｎ２×Ｗ２）／（Ｎ１×Ｗ１）・・・（１）
　［付記１－６］
　前記複数のトレンチ（２２）は、ストライプ状に延びており、
　前記複数の第１下部ピラー（１３）は、前記複数のトレンチ（２２）の延在方向に対する第１交差方向に延び、前記第１ピッチ（ＰＴ）よりも狭い前記第２ピッチ（ＰＬ）で配列されている、付記１－１～付記１－５のいずれか一項に記載の半導体装置（１Ａ）。
　［付記１－７］
　前記第１下部ピラー（１３）よりも上方の前記第１不純物領域（８）において、前記複数のトレンチ（２２）の延在方向に対する第２交差方向に延び、前記第２不純物領域（２１）に接続された第２導電型の第１上部ピラー（３４）をさらに含む、付記１－６に記載の半導体装置（１Ａ）。
　［付記１－８］
　前記複数のトレンチ（２２）により区画された複数のメサ部（２７）を含み、
　複数の前記第１上部ピラー（３４）は、前記第２交差方向にライン状に配列されており、各前記第１上部ピラー（３４）は、各前記メサ部（２７）において前記トレンチ（２２）の側面（２５）から離れて配置されている、付記１－７に記載の半導体装置（１Ａ）。
　［付記１－９］
　前記第１上部ピラー（３４）は、前記第１下部ピラー（１３）から一体的に前記第１主面（３）側に向かって延びている、付記１－７または付記１－８に記載の半導体装置（１Ａ，１Ｂ）。
　［付記１－１０］
　前記第１下部ピラー（１３）は、前記複数のトレンチ（２２）を横切るライン状に延び、各前記トレンチ（２２）の下方において前記底部ウェル（１２）に接続されており、
　前記トレンチ（２２）の内面に沿って前記第２不純物領域（２１）から前記底部ウェル（１２）まで延び、前記第２不純物領域（２１）と前記底部ウェル（１２）とを電気的に接続する第２導電型の接続領域（５８）をさらに含む、付記１－６に記載の半導体装置（１Ａ）。
　［付記１－１１］
　前記第２下部ピラー（１４）よりも上方の前記第１不純物領域（８）において、前記複数のトレンチ（２２）の延在方向に対する第２交差方向に延び、前記第２不純物領域（２１）に接続され、かつ前記第１下部ピラー（１３）から物理的に離れている第２導電型の第１上部ピラー（３４）をさらに含む、付記１－１０に記載の半導体装置（１Ａ）。
　［付記１－１２］
　前記第１下部ピラー（１３）は、前記チップ（２）の厚さ方向において、前記第１不純物領域（８）を挟んで前記第２不純物領域（２１）に対向している、付記１－１０に記載の半導体装置（１Ａ）。
　［付記１－１３］
　前記第１交差方向は、前記複数のトレンチ（２２）の延在方向に対する直交方向を含む、付記１－６～付記１－１２のいずれか一項に記載の半導体装置（１Ａ）。
　［付記１－１４］
　前記第１交差方向は、前記複数のトレンチ（２２）の延在方向に対する傾斜方向を含む、付記１－６～付記１－１３のいずれか一項に記載の半導体装置（１Ａ）。
　［付記１－１５］
　前記複数のトレンチ（２２）は、ストライプ状に延びており、
　前記複数の第１下部ピラー（１３）は、前記複数のトレンチ（２２）の延在方向に平行に延び、前記第１ピッチ（ＰＴ）よりも狭い前記第２ピッチ（ＰＬ）で配列されている、付記１－１～付記１－５のいずれか一項に記載の半導体装置（１Ｂ）。
　［付記１－１６］
　前記複数の第１下部ピラー（１３）は、前記底部ウェル（１２）から斜め方向に物理的に離れ、互いに隣り合う少なくとも２つの非接触ピラー（１３Ｂ）を含む、付記１－１５に記載の半導体装置（１Ｂ）。
　［付記１－１７］
　前記第１不純物領域（８）は、隣り合う２つの前記トレンチ（２２）に挟まれたトレンチ間領域（５９）と、前記２つの非接触ピラー（１３Ｂ）に挟まれ、前記非接触ピラー（１３Ｂ）と前記底部ウェル（１２）との間を介して前記トレンチ間領域（５９）に接続されたピラー間領域（６０）とを含む、付記１－１６に記載の半導体装置（１Ｂ）。
　［付記１－１８］
　前記複数の第１下部ピラー（１３）は、前記底部ウェル（１２）から一体的に延びる接触ピラー（１３Ａ）をさらに含む、付記１－１６または付記１－１７に記載の半導体装置（１Ｂ）。
　［付記１－１９］
　前記第１下部ピラー（１３）よりも上方の前記第１不純物領域（８）において、前記複数のトレンチ（２２）の延在方向に平行に延び、前記第２不純物領域（２１）に接続された第２導電型の第１上部ピラー（３４）をさらに含む、付記１－１５～付記１－１８のいずれか一項に記載の半導体装置（１Ｂ）。
　［付記１－２０］
　前記チップ（２）は、ＳｉＣチップ（２）を含む、付記１－１～付記１－１９のいずれか一項に記載の半導体装置（１Ａ，１Ｂ）。
　［付記１－２１］
　前記第２ピッチ（ＰＬ）は、前記第１ピッチ（ＰＴ）の分数倍である、付記１－１～付記１－２０のいずれか一項に記載の半導体装置（１Ａ，１Ｂ）。
　［付記１－２２］
　前記第２ピッチ（ＰＬ）は、前記第１ピッチ（ＰＴ）の１／３倍～１／２倍である、付記１－２１に記載の半導体装置（１Ａ，１Ｂ）。
１Ａ　　　：半導体装置
１Ｂ　　　：半導体装置
２　　　　：チップ
３　　　　：第１主面
４　　　　：第２主面
５Ａ　　　：第１側面
５Ｂ　　　：第２側面
５Ｃ　　　：第３側面
５Ｄ　　　：第４側面
６　　　　：第１半導体層
７　　　　：第２半導体層
８　　　　：ドリフト領域
９　　　　：活性領域
１０　　　：外周領域
１１　　　：トレンチ構造
１２　　　：底部ウェル
1２　　　：底部ウェル
１３　　　：第１下部ピラー
１３Ａ　　：接触ピラー
１３Ｂ　　：非接触ピラー
１４　　　：第２下部ピラー
１５　　　：フィールド領域
１６　　　：層間絶縁膜
１７　　　：ゲートパッド
１８　　　：ゲート配線
１８Ａ　　：第１ゲート配線
１８Ｂ　　：第２ゲート配線
１９　　　：ソースパッド
２０　　　：ドレインパッド
２１　　　：ボディ領域
２２　　　：トレンチ
２３　　　：トレンチ絶縁膜
２４　　　：埋設導電層
２５　　　：側面
２６　　　：底面
２７　　　：メサ部
２８　　　：ソース領域
２９　　　：ボディコンタクト領域
３０　　　：ベース領域
３１　　　：高濃度領域
３２　　　：上部高濃度領域
３３　　　：下部高濃度領域
３４　　　：第１上部ピラー
３５　　　：凸部
３６　　　：上側テーパ部
３７　　　：下側テーパ部
３８　　　：分離領域
３９　　　：第２上部ピラー
４０　　　：凹部
４１　　　：コンタクト開口
４２　　　：第１主面電極
４３　　　：バリア層
４４　　　：本体層
４５　　　：樹脂層
４６　　　：端部
４７　　　：配列領域
４８　　　：重複領域
４９　　　：非重複領域
５０　　　：開口リセス
５１　　　：埋設絶縁体
５２　　　：上絶縁膜
５３　　　：下絶縁膜
５４　　　：上電極
５５　　　：下電極
５６　　　：中間絶縁膜
５７　　　：中間領域
５８　　　：接続領域
５９　　　：トレンチ間領域
６０　　　：ピラー間領域
６１　　　：端部
６２　　　：コンタクトウェル
６３　　　：接続領域
 

Claims (20)

  1. 　第１主面および第２主面を有するチップと、
    　前記第１主面の表層部にある第１導電型の第１不純物領域と、
    　前記第１主面にあり、第１ピッチで配列された複数のトレンチと、
    　前記第１不純物領域の表層部にあり、前記トレンチの側面に沿って前記第２主面側から順に配置された第２導電型の第２不純物領域および第１導電型の第３不純物領域と、
    　前記トレンチに埋設され、トレンチ絶縁膜を介して前記第２不純物領域に対向する埋設導電層と、
    　前記複数のトレンチの底部にそれぞれ形成された第２導電型の複数の底部ウェルと、
    　前記複数の底部ウェルよりも下方の前記第１不純物領域内において、前記第１ピッチとは異なる第２ピッチで配列された第２導電型の複数の第１下部ピラーとを含む、半導体装置。
  2. 　前記第１不純物領域は、前記複数の第１下部ピラーの間に挟まれた第１導電型の第２下部ピラーと、前記第２下部ピラーよりも上方において前記複数の底部ウェルの間に挟まれた第１導電型の第２上部ピラーとを含み、
    　前記第２下部ピラーの第２下部不純物濃度は、前記第２上部ピラーの第２上部不純物濃度よりも高い、請求項１に記載の半導体装置。
  3. 　前記第１不純物領域は、前記複数の第１下部ピラーよりもさらに下方にあり、前記第２上部不純物濃度よりも低いベース不純物濃度を有するベース不純物領域をさらに含む、請求項２に記載の半導体装置。
  4. 　前記第１下部ピラーの第１下部不純物濃度は、前記底部ウェルの底部不純物濃度よりも低い、請求項１～３のいずれか一項に記載の半導体装置。
  5. 　前記第１下部ピラーの第１下部不純物濃度Ｎ１、前記第１下部ピラーの幅をＷ１とし、前記第２下部不純物濃度Ｎ２、前記第２下部ピラーの幅をＷ２としたときに、前記第１下部ピラーと前記第２下部ピラーとのチャージバランスＣＢは、下記式（１）で示され、
    　前記チャージバランスＣＢは、前記チップの厚さ方向における前記第１下部ピラーの頂部から底部までの区間で０．９以上１．１以下の範囲内である、請求項２または３に記載の半導体装置。
    　ＣＢ＝（Ｎ２×Ｗ２）／（Ｎ１×Ｗ１）・・・（１）
  6. 　前記複数のトレンチは、ストライプ状に延びており、
    　前記複数の第１下部ピラーは、前記複数のトレンチの延在方向に対する第１交差方向に延び、前記第１ピッチよりも狭い前記第２ピッチで配列されている、請求項１～５のいずれか一項に記載の半導体装置。
  7. 　前記第１下部ピラーよりも上方の前記第１不純物領域において、前記複数のトレンチの延在方向に対する第２交差方向に延び、前記第２不純物領域に接続された第２導電型の第１上部ピラーをさらに含む、請求項６に記載の半導体装置。
  8. 　前記複数のトレンチにより区画された複数のメサ部を含み、
    　複数の前記第１上部ピラーは、前記第２交差方向にライン状に配列されており、各前記第１上部ピラーは、各前記メサ部において前記トレンチの側面から離れて配置されている、請求項７に記載の半導体装置。
  9. 　前記第１上部ピラーは、前記第１下部ピラーから一体的に前記第１主面側に向かって延びている、請求項７または８に記載の半導体装置。
  10. 　前記第１下部ピラーは、前記複数のトレンチを横切るライン状に延び、各前記トレンチの下方において前記底部ウェルに接続されており、
    　前記トレンチの内面に沿って前記第２不純物領域から前記底部ウェルまで延び、前記第２不純物領域と前記底部ウェルとを電気的に接続する第２導電型の接続領域をさらに含む、請求項６に記載の半導体装置。
  11. 　前記第２下部ピラーよりも上方の前記第１不純物領域において、前記複数のトレンチの延在方向に対する第２交差方向に延び、前記第２不純物領域に接続され、かつ前記第１下部ピラーから物理的に離れている第２導電型の第１上部ピラーをさらに含む、請求項１０に記載の半導体装置。
  12. 　前記第１下部ピラーは、前記チップの厚さ方向において、前記第１不純物領域を挟んで前記第２不純物領域に対向している、請求項１０に記載の半導体装置。
  13. 　前記第１交差方向は、前記複数のトレンチの延在方向に対する直交方向を含む、請求項６～１２のいずれか一項に記載の半導体装置。
  14. 　前記第１交差方向は、前記複数のトレンチの延在方向に対する傾斜方向を含む、請求項６～１３のいずれか一項に記載の半導体装置。
  15. 　前記複数のトレンチは、ストライプ状に延びており、
    　前記複数の第１下部ピラーは、前記複数のトレンチの延在方向に平行に延び、前記第１ピッチよりも狭い前記第２ピッチで配列されている、請求項１～５のいずれか一項に記載の半導体装置。
  16. 　前記複数の第１下部ピラーは、前記底部ウェルから斜め方向に物理的に離れ、互いに隣り合う少なくとも２つの非接触ピラーを含む、請求項１５に記載の半導体装置。
  17. 　前記第１不純物領域は、隣り合う２つの前記トレンチに挟まれたトレンチ間領域と、前記２つの非接触ピラーに挟まれ、前記非接触ピラーと前記底部ウェルとの間を介して前記トレンチ間領域に接続されたピラー間領域とを含む、請求項１６に記載の半導体装置。
  18. 　前記複数の第１下部ピラーは、前記底部ウェルから一体的に延びる接触ピラーをさらに含む、請求項１６または１７に記載の半導体装置。
  19. 　前記第１下部ピラーよりも上方の前記第１不純物領域において、前記複数のトレンチの延在方向に平行に延び、前記第２不純物領域に接続された第２導電型の第１上部ピラーをさらに含む、請求項１５～１８のいずれか一項に記載の半導体装置。
  20. 　前記チップは、ＳｉＣチップを含む、請求項１～１９のいずれか一項に記載の半導体装置。
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