WO2026005384A1 - 표시 장치 및 전자 장치 - Google Patents

표시 장치 및 전자 장치

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WO2026005384A1
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display device
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홍성철
박도영
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Samsung Display Co Ltd
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Samsung Display Co Ltd
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    • H10K2102/10—Transparent electrodes, e.g. using graphene
    • H10K2102/101—Transparent electrodes, e.g. using graphene comprising transparent conductive oxides [TCO]
    • H10K2102/103—Transparent electrodes, e.g. using graphene comprising transparent conductive oxides [TCO] comprising indium oxides, e.g. ITO

Definitions

  • the present invention relates to a display device and an electronic device.
  • the contact hole may be spaced apart from the light-emitting element in the second direction without overlapping with the light-emitting element.
  • the voltage generator (140) can provide various voltages and/or signals.
  • the voltage generator (140) can provide one or more initialization voltages applied to the sub-pixels (SP).
  • a predetermined reference voltage can be applied to the first to n-th data lines (DL1 to DLn), and the voltage generator (140) can generate the reference voltage and transmit it to the data driver (130).
  • common pixel control signals can be applied to the sub-pixels (SP), and the voltage generator (140) can generate the pixel control signals.
  • the transistors of the sub-pixel circuit may include P-type transistors and/or N-type transistors.
  • the transistors of the sub-pixel circuit may include MOSFETs (Metal Oxide Silicon Field Effect Transistors).
  • the transistors of the sub-pixel circuit may include an amorphous silicon semiconductor, a monocrystalline silicon semiconductor, a polycrystalline silicon semiconductor, an oxide semiconductor, or the like.
  • FIG. 3 is a plan view showing an embodiment of the display panel of FIG. 1.
  • a display panel (DP) may include sub-pixels (SP) in a display area (DA).
  • the sub-pixels (SP) may be arranged along a first direction (DR1) and a second direction (DR2) intersecting the first direction (DR1).
  • the sub-pixels (SP) may be arranged in a matrix form along the first direction (DR1) and the second direction (DR2).
  • the sub-pixels (SP) may be arranged in a zigzag form along the first direction (DR1) and the second direction (DR2).
  • the arrangement of the sub-pixels (SP) may vary depending on the embodiments.
  • the first direction (DR1) may be a row direction
  • the second direction (DR2) may be a column direction.
  • two or more sub-pixels can constitute one pixel (PXL).
  • the pixel (PXL) is illustrated as including three sub-pixels (SP1 to SP3), but embodiments are not limited thereto.
  • the pixel (PXL) may include two sub-pixels.
  • the pixel (PXL) includes first to third sub-pixels (SP1 to SP3).
  • Each of the first to third sub-pixels can generate light of one of various colors, such as red, green, blue, cyan, magenta, yellow, etc.
  • first sub-pixel (SP1) is configured to generate red color light
  • second sub-pixel (SP2) is configured to generate green color light
  • third sub-pixel (SP3) generates blue color light.
  • Each of the first to third sub-pixels (SP1 to SP3) may include at least one light-emitting element configured to generate light.
  • the light-emitting elements of the first to third sub-pixels (SP1 to SP3) may generate light of the same color.
  • the light-emitting elements of the first to third sub-pixels (SP1 to SP3) may generate blue light.
  • the light-emitting elements of the first to third sub-pixels (SP1 to SP3) may generate light of different colors.
  • the light-emitting elements of the first to third sub-pixels (SP1 to SP3) may generate red light, green light, and blue light, respectively.
  • a self-luminous display panel such as a light-emitting diode display panel (LED display panel) that uses micro-scale or nano-scale light-emitting diodes as light-emitting elements, or an organic light-emitting display panel (OLED panel) that uses organic light-emitting diodes as light-emitting elements, can be used.
  • LED display panel light-emitting diode display panel
  • OLED panel organic light-emitting display panel
  • Components for controlling sub-pixels may be arranged in the non-display area (NDA).
  • Wires connected to the sub-pixels (SP) for example, the first to m-th gate lines (GL1 to GLm), the first to n-th data lines (DL1 to DLn), power lines (PL), and pixel control lines (PXCL) of FIG. 1, may be arranged in the non-display area (NDA).
  • At least one of the gate driver (120), the data driver (130), the voltage generator (140), and the controller (150) of FIG. 1 may be disposed in a non-display area (NDA) of the display panel (DP).
  • the gate driver (120) may be disposed in the non-display area (NDA).
  • the data driver (130), the voltage generator (140), and the controller (150) may be implemented as a driver integrated circuit (DIC) of FIG. 1 that is separate from the display panel (DP), and the driver integrated circuit (DIC) may be connected to wires disposed in the non-display area (NDA).
  • the gate driver (120) may be implemented as a single integrated circuit that is separate from the display panel (DP) together with the data driver (130), the voltage generator (140), and the controller (150).
  • the display area (DA) may have various shapes.
  • the display area (DA) may have the shape of a closed loop including straight and/or curved edges.
  • the display area (DA) may have shapes such as a polygon, a circle, a semicircle, or an ellipse.
  • the display panel (DP) may have a flat display surface. In other embodiments, the display panel (DP) may have an at least partially rounded display surface. In some embodiments, the display panel (DP) may be bendable, foldable, or rollable. In such cases, the display panel (DP) and/or the substrate of the display panel (DP) may include materials having flexible properties.
  • Fig. 4 is a cross-sectional view showing an embodiment of the display panel of Fig. 3.
  • the display panel (DP) may include a substrate (SUB), and a pixel circuit layer (PCL), a display element layer (DPL), and a light functional layer (LFL) sequentially laminated in a third direction (DR3) intersecting the first and second directions (DR1, DR2) on the substrate (SUB).
  • a substrate SUB
  • PCL pixel circuit layer
  • DPL display element layer
  • LFL light functional layer
  • the substrate (SUB) may be made of an insulating material such as glass or resin.
  • the substrate (SUB) may include a glass substrate.
  • the substrate (SUB) may include a polyimide (PI) substrate.
  • the substrate (SUB) may include a silicon wafer substrate formed using a semiconductor process.
  • the substrate may be made of a flexible material that is bendable or foldable, and may have a single-layer structure or a multi-layer structure.
  • the flexible material may include at least one of polystyrene, polyvinyl alcohol, polymethyl methacrylate, polyethersulfone, polyacrylate, polyetherimide, polyethylene naphthalate, polyethylene terephthalate, polyphenylene sulfide, polyarylate, polyimide, polycarbonate, triacetate cellulose, and cellulose acetate propionate.
  • the embodiments are not limited thereto.
  • a pixel circuit layer may be arranged on a substrate (SUB).
  • the pixel circuit layer (PCL) may include insulating layers and semiconductor patterns and conductive patterns arranged between the insulating layers.
  • the conductive patterns of the pixel circuit layer (PCL) may function as circuit elements, wirings, etc.
  • the circuit elements of the pixel circuit layer may include a sub-pixel circuit (SPC, see FIG. 2) of each of the sub-pixels (SP) of FIG. 3.
  • the circuit elements of the pixel circuit layer may be provided as transistors and one or more capacitors of the sub-pixel circuit (SPC).
  • the wiring of the pixel circuit layer may include wiring connected to sub-pixels (SP).
  • the wiring of the pixel circuit layer may include various signal lines and/or voltage lines necessary to drive the display element layer (DPL).
  • a display element layer may be arranged on a pixel circuit layer (PCL).
  • the display element layer may include light-emitting elements of sub-pixels (SP).
  • a light-functional layer (LFL) may be disposed on a display element layer (DPL).
  • the light-functional layer (LFL) may include light-converting patterns having color-converting particles and/or scattering particles.
  • the color-converting particles may include quantum dots.
  • the quantum dots may change the wavelength (or color) of light emitted from the display element layer (DPL).
  • the light-functional layer (LFL) may further include light-scattering patterns having scattering particles. In embodiments, the light-converting patterns and the light-scattering patterns may be omitted.
  • the light function layer may further include a color filter layer including color filters.
  • the color filter may selectively transmit light of a specific wavelength (or color).
  • the color filter layer may be omitted.
  • a window may be provided on a light-functional layer (LFL) to protect an exposed surface (or upper surface) of a display panel (DP).
  • the window may protect the display panel (DP) from external impact.
  • the window may be bonded to the light-functional layer (LFL) via an optically transparent adhesive (or bonding) member.
  • the window may have a multilayer structure selected from a glass substrate, a plastic film, and a plastic substrate. This multilayer structure may be formed through a continuous process or an bonding process using an adhesive layer. All or a portion of the window may be flexible.
  • FIG. 5 is a cross-sectional view showing another embodiment of the display panel of FIG. 3.
  • the display panel (DP') may include a substrate (SUB), a pixel circuit layer (PCL), a display element layer (DPL), an input sensing layer (ISL), and a light function layer (LFL).
  • the substrate (SUB), the pixel circuit layer (PCL), the display element layer (DPL), and the light function layer (LFL) are configured similarly to the substrate (SUB), the pixel circuit layer (PCL), the display element layer (DPL), and the light function layer (LFL) described with reference to FIG. 4, respectively.
  • redundant descriptions are omitted.
  • An input sensing layer can detect user input on the upper surface (or display surface) of a display panel (DP').
  • the input sensing layer (ISL) may include configurations suitable for detecting external objects, such as a user's hand or pen.
  • the input sensing layer (ISL) may include touch electrodes.
  • FIG. 6 is a plan view showing an embodiment of one of the pixels of FIG. 3.
  • a pixel may include first to third sub-pixels (SP1 to SP3).
  • the first to third sub-pixels (SP1 to SP3) may be arranged in a first direction (DR1).
  • the arrangement of the pixel (PXL) is not limited thereto and may vary depending on embodiments.
  • the first to third sub-pixels (SP1 to SP3) may be arranged in a zigzag pattern.
  • First to third anode electrodes may be respectively disposed in the first to third sub-pixels (SP1 to SP3).
  • the first anode electrode (AE1) may be provided as an anode electrode (AE, see FIG. 2) connected to a sub-pixel circuit (SPC, see FIG. 2) of the first sub-pixel (SP1).
  • the second anode electrode (AE2) may be provided as an anode electrode (AE) connected to a sub-pixel circuit (SPC) of the second sub-pixel (SP2).
  • the third anode electrode (AE3) may be provided as an anode electrode (AE) connected to a sub-pixel circuit (SPC) of the third sub-pixel (SP3).
  • the cathode electrode (CE) may be spaced apart from the first to third anode electrodes (AE1 to AE3).
  • the cathode electrode (CE) may be arranged at the same height as the first to third anode electrodes (AE1 to AE3).
  • the cathode electrode (CE) may be spaced apart from the first to third anode electrodes (AE1 to AE3) in a second direction (DR2).
  • the cathode electrode (CE) may extend in the first direction (DR1) and be used as a common electrode for the first to third sub-pixels (SP1 to SP3).
  • the cathode electrode (CE) may extend in the second direction (DR2) as well as the first direction (DR1) and be used as a common electrode for all of the sub-pixels (SP) of FIG. 3.
  • the cathode electrode (CE) can be used as a common electrode for the pixel (PXL) and other pixels adjacent to the pixel (PXL). As such, the cathode electrode (CE) can have various shapes.
  • first light-emitting elements LD1_1, LD1_2), one or more second light-emitting elements (LD2_1, LD2_2) (or, LD2_1'' and LD2_2''), and one or more third light-emitting elements (LD3_1, LD3_2) (or, LD3_2'') may be arranged on the first to third anode electrodes (AE1 to AE3).
  • the first light-emitting elements (LD1) may be connected to the first anode electrode (AE1).
  • the second light-emitting elements (LD2) may be connected to the second anode electrode (AE2).
  • the third light-emitting elements (LD3) may be connected to the third anode electrode (AE3).
  • each anode electrode may have a shape extending in a specific direction, such as the second direction (DR2), and the light-emitting elements connected thereto may be arranged in the same direction.
  • the first light-emitting elements (LD1) may be provided as the light-emitting elements (LD) of FIG. 2 included in the first sub-pixel (SP1).
  • the second light-emitting elements (LD2) may be provided as the light-emitting elements (LD) of FIG. 2 included in the second sub-pixel (SP2).
  • the third light-emitting elements (LD3) may be provided as the light-emitting elements (LD) of FIG. 2 included in the third sub-pixel (SP3).
  • the plurality of light-emitting elements may be connected in parallel between the anode electrode and the cathode electrode and provided as the light-emitting elements (LD) of FIG. 2.
  • the first light-emitting elements (LD1), the second light-emitting elements (LD2), and the third light-emitting elements (LD3) may be inorganic light-emitting diodes including inorganic light-emitting materials.
  • embodiments are not limited thereto, and for example, organic light-emitting diodes may be used.
  • Figure 7 is a cross-sectional view taken along lines I to I' of Figure 6.
  • a pixel circuit layer (PCL), a display element layer (DPL), and a light function layer (LFL) can be sequentially arranged on a substrate (SUB).
  • the substrate (SUB) can extend in a first direction (DR1) and a second direction (DR2) intersecting the first direction (DR1).
  • a pixel circuit layer (PCL), a display element layer (DPL), and a light function layer (LFL) can be arranged on the substrate (SUB) in a third direction (DR3) intersecting the first and second directions (DR1, DR2).
  • a pixel circuit layer may include insulating layers, semiconductor patterns, and conductive patterns stacked on a substrate (SUB).
  • the insulating layers may include a buffer layer (BFL), one or more interlayer insulating layers (ILD), and one or more passivation layers (PSV1, PSV2).
  • the semiconductor patterns and conductive patterns may be positioned between the insulating layers.
  • the conductive patterns may include at least one material selected from the group consisting of copper (Cu), molybdenum (Mo), tungsten (W), aluminum neodymium (AlNd), titanium (Ti), aluminum (Al), and silver (Ag).
  • each of the first to third sub-pixels may include a sub-pixel circuit (SPC, see FIG. 2) including transistors and one or more capacitors.
  • Semiconductor patterns and conductive patterns of the pixel circuit layer may function as transistors and capacitors of the sub-pixel circuit (SPC).
  • the conductive patterns of the pixel circuit layer (PCL) may further function as wirings, for example, the first to m-th gate lines (GL1 to GLm), the first to n-th data lines (DL1 to DLn), the power lines (PL), and the pixel control lines (PXCL) of FIG. 1.
  • a buffer layer (BFL) may be disposed on one surface of a substrate (SUB).
  • the buffer layer (BFL) may prevent impurities from diffusing into circuit elements and wirings included in a pixel circuit layer (PCL).
  • the buffer layer (BFL) may include an inorganic insulating layer including an inorganic material.
  • the buffer layer (BFL) may include at least one of a metal oxide such as silicon nitride (SiNx), silicon oxide (SiOx), silicon oxynitride (SiOxNy), and aluminum oxide (AlOx).
  • the buffer layer (BFL) may be provided as a single layer or multiple layers. When the buffer layer (BFL) is provided as multiple layers, each layer may be formed of the same material or different materials.
  • one or more barrier layers may be disposed between the substrate (SUB) and the buffer layer (BFL).
  • Each of the barrier layers may comprise polyimide.
  • first to third transistors corresponding to first to third sub-pixels (SP1 to SP3) may be arranged, respectively.
  • the first transistor (T_SP1) may be any one of the transistors of the sub-pixel circuit (SPC) included in the first sub-pixel (SP1).
  • the second transistor (T_SP1) may be any one of the transistors of the sub-pixel circuit (SPC) included in the second sub-pixel (SP2).
  • the third transistor (T_SP3) may be any one of the transistors of the sub-pixel circuit (SPC) included in the third sub-pixel (SP3).
  • Each of the first to third transistors (T_SP1 to T_SP3) may be understood as a transistor connected to an anode electrode among the transistors of the corresponding sub-pixel.
  • a first transistor (T_SP1) may include a semiconductor pattern (SCP), a gate electrode (GE), a first terminal (ET1), and a second terminal (ET2).
  • the first terminal (ET1) may be either a source electrode or a drain electrode
  • the second terminal (ET2) may be the other of the source electrode and the drain electrode.
  • the first terminal (ET1) may be a source electrode
  • the second terminal (ET2) may be a drain electrode.
  • a semiconductor pattern (SCP) may be disposed on a buffer layer (BFL).
  • the semiconductor pattern (SCP) may include a first contact region contacting a first terminal (ET1) and a second contact region contacting a second terminal (ET2).
  • a region between the first contact region and the second contact region may be a channel region.
  • the channel region may overlap with a gate electrode (GE) of the first transistor (T_SP1).
  • the channel region may be a semiconductor pattern that is not doped with impurities and may be an intrinsic semiconductor.
  • the first contact region and the second contact region may be semiconductor patterns doped with impurities.
  • the impurity for example, a p-type impurity may be used, but embodiments are not limited thereto.
  • the semiconductor pattern may include any one of various types of semiconductors, for example, an amorphous silicon semiconductor, a monocrystalline silicon semiconductor, a polycrystalline silicon semiconductor, a low temperature poly silicon semiconductor, and an oxide semiconductor.
  • Interlayer insulating layers may be sequentially stacked on a semiconductor pattern (SCP).
  • the interlayer insulating layers (ILDs) may be inorganic insulating layers including an inorganic material.
  • each of the interlayer insulating layers (ILDs) may include at least one of a metal oxide such as silicon nitride (SiNx), silicon oxide (SiOx), silicon oxynitride (SiOxNy), and aluminum oxide (AlOx).
  • the interlayer insulating layers (ILDs) are not limited thereto.
  • any one of the interlayer insulating layers (ILDs) may include an organic insulating layer including an organic material.
  • Interlayer insulating layers can electrically isolate conductive patterns and/or semiconductor patterns disposed between the interlayer insulating layers (ILDs).
  • the interlayer insulating layers (ILDs) can include a gate insulating layer (GI) disposed on a semiconductor pattern (SCP).
  • the gate insulating layer (GI) can be disposed between the semiconductor pattern (SCP) and the gate electrode (GE) such that the semiconductor pattern (SCP) is spaced apart from the gate electrode (GE).
  • the gate insulating layer (GI) can be provided over the entire surface of the semiconductor pattern (SCP) and the buffer layer (BFL) to cover the semiconductor pattern (SCP) and the buffer layer (BFL).
  • the number of interlayer insulating layers (ILDs) can increase.
  • a gate electrode (GE) may be disposed on a gate insulating layer (GI).
  • the gate electrode (GE) may overlap a channel region of a semiconductor pattern (SCP).
  • the gate electrode (GE) may be provided as a single layer including at least one material selected from the group consisting of copper (Cu), molybdenum (Mo), tungsten (W), aluminum neodymium (AlNd), titanium (Ti), aluminum (Al), and silver (Ag).
  • the gate electrode (GE) may be provided as a multilayer including at least one material selected from the group consisting of molybdenum (Mo), titanium (Ti), copper (Cu), aluminum (Al), and silver (Ag), which are low-resistance materials.
  • the first and second terminals (ET1, ET2) may be disposed on interlayer insulating layers (ILD).
  • the first and second terminals (ET1, ET2) may contact a semiconductor pattern (SCP) through contact holes penetrating the interlayer insulating layers (ILD).
  • the first and second terminals (ET1, ET2) may contact first and second contact areas of the semiconductor pattern (SCP), respectively.
  • Each of the first and second terminals (ET1, ET2) may include at least one material selected from the group consisting of copper (Cu), molybdenum (Mo), tungsten (W), aluminum neodymium (AlNd), titanium (Ti), aluminum (Al), and silver (Ag).
  • first and second terminals are illustrated as separate electrodes electrically connected to the semiconductor pattern (SCP), embodiments are not limited thereto.
  • the first terminal (ET1) may be a first contact region adjacent to one side of a channel region of the semiconductor pattern (SCP), and the second terminal (ET2) may be a second contact region adjacent to the other side of the channel region.
  • the first terminal (ET1) may be electrically connected to the light emitting element (LD) via a connecting means, such as a bridge electrode, disposed on at least one of the interlayer insulating layers (ILD).
  • a connecting means such as a bridge electrode
  • the first transistor (T_SP1) may be formed of a low-temperature polysilicon transistor.
  • the first transistor (T_SP1) may also be formed of an oxide semiconductor transistor.
  • the sub-pixel circuit of each sub-pixel may include transistors of different types.
  • the first transistor (T_SP1) may be formed of a low-temperature polysilicon transistor, and the other transistors of the first sub-pixel (SP1) may be formed of oxide semiconductor transistors.
  • the oxide semiconductor of the oxide semiconductor transistor may be formed on any one of the interlayer insulating layers (ILD) other than the insulating layer on which the semiconductor pattern (SCP) of the first transistor (T_SP1) is formed.
  • ILD interlayer insulating layers
  • the first transistor (T_SP1) is described as a transistor having a top gate structure, but the embodiments are not limited thereto.
  • the first transistor (T_SP1) may be a transistor having a bottom gate structure.
  • the structure of the first transistor (T_SP1) may be changed in various ways.
  • Each of the second and third transistors (T_SP2, T_SP3) can be configured similarly to the first transistor (T_SP1).
  • T_SP2 the second and third transistors
  • T_SP3 the third transistors
  • At least some of the various wirings of the display panel (DP) and/or display device (DD) may be further arranged on the interlayer insulating layers (ILD).
  • ILD interlayer insulating layers
  • a first passivation layer may be disposed on the first to third transistors (T_SP1 to T_SP3).
  • the passivation layer may also be referred to as a protective layer or a via layer.
  • the first passivation layer (PSV1) protects components disposed thereunder and may provide a flat upper surface.
  • First to third connection patterns may be arranged on a first passivation layer (PSV1).
  • the first to third connection patterns (CP1 to CP3) may penetrate the first passivation layer (PSV1) and be connected to first terminals (ET1) of the first to third transistors (T_SP1 to T_SP3), respectively.
  • the first to third connection patterns (CP1 to CP3) may include at least one material selected from the group consisting of copper (Cu), molybdenum (Mo), tungsten (W), aluminum neodymium (AlNd), titanium (Ti), aluminum (Al), and silver (Ag).
  • At least some of the various wirings of the display panel (DP) and/or the display device (DD) may be further arranged on the first passivation layer (PSV1).
  • a second passivation layer may be disposed on the first to third connection patterns (CP1 to CP3) and the first passivation layer (PSV1).
  • the first passivation layer (PSV1) may protect components disposed thereunder and provide a flat upper surface.
  • Each of the first and second passivation layers may include an inorganic insulating layer including an inorganic material and/or an organic insulating layer including an organic material.
  • the inorganic insulating layer may include, for example, at least one of a metal oxide such as silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), and aluminum oxide (AlOx).
  • the organic insulating layer may include, for example, at least one of an acrylic resin, an epoxy resin, a phenol resin, a polyamide resin, a polyimide resin, an unsaturated polyester resin, a polyphenylene ether resin, a polyphenylene sulfide resin, and a benzocyclobutene resin.
  • the first and second passivation layers may comprise the same material as one of the interlayer insulating layers (ILD), but embodiments are not limited thereto.
  • Each of the first and second passivation layers (PSV1, PSV2) may be provided as a single layer, but may also be provided as multiple layers.
  • a display element layer (DPL) may be disposed on the second passivation layer (PSV2).
  • the display element layer (DPL) may include first to third anode electrodes (AE1 to AE3), a first bank (BNK1), first to third light-emitting elements (LD1_1 to LD3_1), first to third overcoat patterns (OCP1 to OCP3), at least one insulating layer (INS), a cathode electrode (CE), first and second transparent electrode layers (ITO1, ITO2), and a capping layer (CPL).
  • first to third anode electrodes (AE1 to AE3) can be arranged on the first to third sub-pixels (SP1 to SP3), respectively.
  • the first anode electrode (AE1) may be electrically connected to the first connection electrode (CP1) through a contact hole penetrating the second passivation layer (PSV2).
  • the second anode electrode (AE2) may be electrically connected to the second connection electrode (CP2) through another contact hole penetrating the second passivation layer (PSV2).
  • the third anode electrode (AE3) may be electrically connected to the third connection electrode (CP3) through another contact hole penetrating the second passivation layer (PSV2).
  • the first to third anode electrodes (AE1 to AE3) may be electrically connected to the first to third transistors (T_SP1 to T_SP3), respectively.
  • a first bank (BNK1) may be disposed on the first to third anode electrodes (AE1 to AE3).
  • the first bank (BNK1) may have first openings (OP1) exposing portions of the first to third anode electrodes (AE1 to AE3).
  • First to third light-emitting elements (LD1_1 to LD3_1) may be disposed in the first openings (OP1) of the first bank (BNK1).
  • the first bank (BNK1) may be provided as a pixel defining film that defines areas where the first to third light-emitting elements (LD1 to LD3) are positioned.
  • First to third reflective electrodes may be disposed on the exposed portions of the first to third anode electrodes (AE1 to AE3).
  • the first to third reflective electrodes may be disposed so as to extend further to the side of the first bank (BNK1) adjacent to the first openings (OP1).
  • the first to third reflective electrodes (RFE1 to RFE3) may include conductive materials suitable for reflecting light. Accordingly, the light emission efficiency of the first to third light-emitting elements (LD1_1 to LD3_1) may be improved.
  • the first light-emitting element (LD1_1) may include a first semiconductor layer (11), an active layer (12), a second semiconductor layer (13), and an auxiliary layer (15).
  • the first light-emitting element (LD1_1) may include a light-emitting laminate in which the auxiliary layer (15), the first semiconductor layer (11), the active layer (12), and the second semiconductor layer (13) are sequentially laminated.
  • the first light-emitting element (LD1_1) may include a bonding electrode (BDE1_1).
  • the bonding electrode (BDE1_1) may be an end portion of the first light-emitting element (LD1_1) opposite to the third direction (DR3) and may be adjacent to the first overcoat pattern (OCP1).
  • the first end portion (EPT1) of the first light-emitting element (LD1_1) may refer to the bonding electrode (BDE1_1) adjacent to the first overcoat pattern (OCP1).
  • the first end portion (EPT1) of the first light-emitting element (LD1_1) may include at least one of a side surface (EPT1_SS) and a lower surface of the bonding electrode (BDE1_1).
  • the bonding electrode (BDE1_1) may include a eutectic metal.
  • the bonding electrode (BDE1_1) may be connected to the second semiconductor layer (13).
  • the first semiconductor layer (11) may be configured to provide electrons to the active layer (12).
  • the first semiconductor layer (11) may include, for example, at least one n-type semiconductor layer.
  • the first semiconductor layer (11) may include any one semiconductor material among gallium nitride (GaN), aluminum gallium nitride (AlGaN), indium gallium nitride (InGaN), aluminum nitride (AlN), and indium nitride (InN), and may be an n-type semiconductor layer doped with a first conductive dopant (or n-type dopant) such as silicon (Si), germanium (Ge), or tin (Sn).
  • a first conductive dopant or n-type dopant
  • the active layer (12) may be a region where electrons and holes recombine. As electrons and holes recombine in the active layer (12), they transition to a lower energy level, and light having a corresponding wavelength may be generated.
  • the active layer (12) may be formed as a single or multiple quantum well structure. When the active layer (12) is formed as a multiple quantum well structure, units including a barrier layer, a strain reinforcing layer, and a well layer may be repeatedly stacked to form the active layer (12). However, embodiments of the active layer (12) are not limited thereto.
  • the auxiliary layer (15) may include a gallium nitride (GaN) semiconductor material that is not doped with impurities, and may form an n-type semiconductor layer together with the first semiconductor layer (11).
  • the auxiliary layer (15) may be an end portion of the first light-emitting element (LD1_1) in the third direction (DR3) and may be adjacent to the capping layer (CPL).
  • the second end (EPT2) of the first light-emitting element (LD1_1) may be spaced apart from the first end (EPT1) of the first light-emitting element (LD1_1) in the third direction (DR3).
  • the second end (EPT2) of the first light-emitting element (LD1_1) may refer to the auxiliary layer (15) adjacent to the capping layer (CPL).
  • the second end (EPT2) of the first light-emitting element (LD1_1) may include an upper surface of the auxiliary layer (15).
  • the first light-emitting element (LD1_1) may further include an insulating film (14) covering a side surface (SPT) of the light-emitting stack.
  • the side surface (SPT) may be disposed between a first end (EPT1) and a second end (EPT2) of the first light-emitting element (LD1_1).
  • the insulating film (14) may prevent an electrical short circuit that may occur when the active layer (12) comes into contact with a conductive material other than the first and second semiconductor layers (11, 13).
  • the insulating film (14) may include a transparent insulating material.
  • the insulating film (14) may be configured to expose the bonding electrode (BDE1_1).
  • the insulating film (14) may be configured to expose the second end (EPT2).
  • First to third overcoat patterns may be arranged within the first openings (OP1) in which the first to third light-emitting elements (LD1_1 to LD3_1) are arranged.
  • the first to third overcoat patterns (OCP1 to OCP3) may be arranged on the first to third reflective electrodes (RFE1 to RFE3).
  • the first to third overcoat patterns (OCP1 to OCP3) may fix the first to third light-emitting elements (LD1_1 to LD3_1) so as not to move.
  • the first to third overcoat patterns (OCP1 to OCP3) may protect components arranged thereunder from foreign substances such as dust and moisture.
  • the first to third overcoat patterns may include at least one of an inorganic insulating layer and an organic insulating layer.
  • the first to third overcoat patterns (OCP1 to OCP3) may include epoxy, but embodiments are not limited thereto.
  • the first overcoat pattern (OCP1) may be disposed between the first end (EPT1) of the first light-emitting element (LD1_1) and the first anode electrode (AE1).
  • the first overcoat pattern (OCP1) may be disposed between the first end (EPT1) of the first light-emitting element (LD1_1) and the first reflective electrode (RFE1).
  • the first overcoat pattern (OCP1) may be in contact with the first end (EPT1) of the first light-emitting element (LD1_1).
  • the second overcoat pattern (OCP2) may be disposed between the first end (EPT1) of the second light-emitting element (LD2_1) and the second anode electrode (AE2).
  • the second overcoat pattern (OCP2) may be disposed between the first end (EPT1) of the second light-emitting element (LD2_1) and the second reflective electrode (RFE2).
  • the second overcoat pattern (OCP2) may be in contact with the first end (EPT1) of the second light-emitting element (LD2_1).
  • the third overcoat pattern (OCP3) may be disposed between the first end (EPT1) of the third light-emitting element (LD3_1) and the third anode electrode (AE3).
  • the third overcoat pattern (OCP3) may be disposed between the first end (EPT1) of the third light-emitting element (LD3_1) and the third anode electrode (AE3).
  • the third overcoat pattern (OCP3) may be in contact with the first end (EPT1) of the third light-emitting element (LD3_1).
  • a first transparent electrode layer (ITO1) may be disposed on the first to third overcoat patterns (OCP1 to OCP3).
  • the first transparent electrode layer (ITO1) may be in contact with the first to third overcoat patterns (OCP1 to OCP3).
  • the first transparent electrode layer (ITO1) may be in contact with a portion of the first to third anode electrodes (AE1 to AE3) exposed by the first openings (OP1).
  • the first transparent electrode layer (ITO1) may be in contact with a first end (EPT1) of each of the first to third light-emitting elements (LD1_1 to LD3_1).
  • the first transparent electrode layer (ITO1) may be in contact with a side surface (EPT1_SS) of each of the bonding electrodes (BDE1_1 to BDE3_1). Additionally, the first transparent electrode layer (ITO1) may also be in contact with a portion of the side surface (SPT) disposed between the first end (EPT1) and the second end (EPT2) of each of the first to third light-emitting elements (LD1_1 to LD3_1).
  • the first transparent electrode layer (ITO1) can electrically connect the first end (EPT1) of the first light-emitting element (LD1_1) and the first anode electrode (AE1).
  • the first transparent electrode layer (ITO1) can electrically connect the first end (EPT1) of the second light-emitting element (LD2_1) and the second anode electrode (AE2).
  • the first transparent electrode layer (ITO1) can electrically connect the first end (EPT1) of the third light-emitting element (LD3_1) and the third anode electrode (AE3).
  • the bonding electrodes (BDE1_1 to BDE3_1) can be electrically connected to the first to third anode electrodes (AE1 to AE3) through the first transparent electrode layer (ITO1) in contact with each side surface (EPT1_SS).
  • the first transparent electrode layer (ITO1) may be configured to be substantially transparent or translucent to satisfy a predetermined light transmittance.
  • the first transparent electrode layer (ITO1) may include at least one of various transparent conductive materials, such as indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnO), indium gallium zinc oxide (IGZO), indium tin zinc oxide (ITZO), etc.
  • ITO1 indium tin oxide
  • IZO indium zinc oxide
  • ZnO zinc oxide
  • IGZO indium gallium zinc oxide
  • ITZO indium tin zinc oxide
  • the material of the first transparent electrode layer (ITO1) is not limited thereto.
  • At least one insulating layer may be disposed on the first bank (BNK1) and the first transparent electrode layer (ITO1).
  • the at least one insulating layer (INS) may protect components disposed thereunder and provide a flat upper surface.
  • the at least one insulating layer (INS) may include the same material as one of the first and second passivation layers (PSV1, PSV2), but embodiments are not limited thereto.
  • At least one insulating layer may include a first insulating layer (INS1) and a second insulating layer (INS2).
  • the first insulating layer (INS1) may be disposed on the first to third anode electrodes (AE1 to AE3) and the cathode electrode (CE, see FIG. 6), respectively.
  • the second insulating layer (INS2) may be disposed on the first insulating layer (INS1).
  • the first insulating layer (INS1) may be in contact with the first transparent electrode layer (ITO1).
  • the second insulating layer (INS2) may be in contact with the side surface (SPT) of each of the first to third light-emitting elements (LD1_1 to LD3_1).
  • the bonding reliability of the first to third light-emitting elements (LD1_1 to LD3_1) can be improved.
  • the first to third light-emitting elements (LD1_1 to LD3_1) on the first to third overcoat patterns (OCP1 to OCP3) more free alignment can be possible.
  • At least one insulating layer may not overlap the first to third light-emitting elements (LD1_1 to LD3_1).
  • the first to third light-emitting elements (LD1_1 to LD3_1) may protrude into the light-functional layer (LFL).
  • the first to third light-emitting elements (LD1_1 to LD3_1) may be at least partially positioned within the second openings (OP2) of the second bank (BNK2).
  • the height of the second end (EPT2) of each of the first to third light-emitting elements (LD1_1 to LD3_1) from the substrate (SUB) may be higher than the lowermost end (RBE) of the reflective layer (RFL). Accordingly, light emitted from the first to third light-emitting elements (LD1_1 to LD3_1) may be provided to the light-functional layer (LFL) at a relatively high rate.
  • a second transparent electrode layer (ITO2) may be disposed on at least one insulating layer (INS).
  • the second transparent electrode layer (ITO2) may be spaced apart from the first transparent electrode layer (ITO1) in a third direction (DR3) with at least one insulating layer (INS) interposed therebetween.
  • the second transparent electrode layer (ITO2) may be in contact with the second insulating layer (INS2).
  • a second transparent electrode layer (ITO2) may be disposed on the first to third light-emitting elements (LD1_1 to LD3_1).
  • the second transparent electrode layer (ITO2) may be in contact with a second end (EPT2) of each of the first to third light-emitting elements (LD1_1 to LD3_1).
  • the second transparent electrode layer (ITO2) may be connected to a cathode electrode (CE) through a contact hole (CTH, see FIG. 8) penetrating at least one insulating layer (INS).
  • the second transparent electrode layer (ITO2) may electrically connect the second end (EPT2) of each of the first to third light-emitting elements (LD1_1 to LD3_1) and the cathode electrode (CE).
  • the auxiliary layer (15) of each of the first to third light-emitting elements may be electrically connected to the cathode electrode (CE) through the second transparent electrode layer (ITO2) connected to the upper surface of the auxiliary layer (15).
  • the first to third light-emitting elements may be electrically connected between the first to third anode electrodes (AE1 to AE3) and the cathode electrode (CE), respectively.
  • the second transparent electrode layer (ITO2) may be configured to be substantially transparent or translucent to satisfy a predetermined light transmittance.
  • the second transparent electrode layer (ITO2) may include the same material as the first transparent electrode layer (ITO1), but embodiments are not limited thereto.
  • the remaining first to third light-emitting elements (LD1_2 to LD3_2) of FIG. 6 can also be configured similarly to the first to third light-emitting elements (LD1_1 to LD3_1) of FIG. 7.
  • the capping layer (CPL) may be disposed on the second transparent electrode layer (ITO2).
  • the capping layer (CPL) may protect components under the capping layer (CPL), such as the first and second transparent electrode layers (ITO1, ITO2), and the first to third light-emitting elements (LD1_1 to LD3_1), from external moisture and humidity.
  • the capping layer (CPL) may include at least one of a metal oxide such as silicon nitride (SiNx), silicon oxide (SiOx), silicon oxynitride (SiOxNy), and aluminum oxide (AlOx).
  • the material of the capping layer (CPL) is not limited thereto.
  • a light functional layer (LFL) may be disposed on a capping layer (CPL).
  • the light functional layer (LFL) may include a second bank (BNK2), a reflective layer (RFL), a third passivation layer (PSV3), first and second light conversion patterns (CCP1, CCP2), a light scattering pattern (LSP), a low-refractive-index layer (LRL), and a color filter layer (CFL).
  • a second bank (BNK2) may be disposed on the capping layer (CPL).
  • the second bank (BNK2) may overlap the first bank (BNK1).
  • the second bank (BNK2) may have second openings (OP2) that overlap the first openings (OP1).
  • the second bank (BNK2) is configured to include a light-blocking material to prevent light mixing between adjacent pixels and the first to third sub-pixels (SP1 to SP3).
  • the second bank (BNK2) may include an organic material.
  • the second bank (BNK2) may include an organic insulating material such as an acrylic resin, an epoxy resin, a phenol resin, a polyamide resin, or a polyimide resin.
  • a reflective layer (RFL) may be disposed on the side surfaces of the second bank (BNK2) adjacent to the second openings (OP2).
  • the reflective layer (RFL) is configured to reflect incident light, thereby improving light emission efficiency.
  • the reflective layer (RFL) may include a material suitable for reflecting light.
  • the reflective layer (RFL) may include at least one of aluminum (Al), silver (Ag), magnesium (Mg), platinum (Pt), palladium (Pd), gold (Au), nickel (Ni), neodymium (Nd), iridium (Ir), chromium (Cr), titanium (Ti), and an alloy of two or more materials selected therefrom.
  • the embodiments are not limited thereto.
  • the light-emitting area (EMA) and the non-light-emitting area (NEMA) for the first to third sub-pixels (SP1 to SP3) are defined by the second bank (BNK2).
  • the area overlapping the second bank (BNK2) may correspond to the non-light-emitting area (NEMA).
  • the area overlapping the second openings (OP2) of the second bank (BNK2) may correspond to the light-emitting area (EMA).
  • a third passivation layer may be disposed within the second openings (OP2).
  • the third passivation layer may protect components disposed thereunder and provide a flat upper surface.
  • the third passivation layer may include the same material as either of the first and second passivation layers (PSV1, PSV2), but embodiments are not limited thereto.
  • first and second light conversion patterns CCP1, CCP2
  • LSP light scattering pattern
  • the first and second light conversion patterns (CCP1, CCP2) and the light scattering pattern (LSP) may include color conversion particles and/or scattering particles.
  • the color conversion particles may change the wavelength of incident light to convert the incident light into light of a different color. Additionally, the color conversion particles may scatter the incident light. In embodiments, the color conversion particles may be quantum dots. The scattering particles may scatter the incident light.
  • the first to third light-emitting elements may be configured to emit blue light.
  • the first light conversion pattern (CCP1) may include first color conversion particles (QD1) configured to convert blue light into red light.
  • the second light conversion pattern (CCP2) may include second color conversion particles (QD2) configured to convert blue light into green light.
  • the light scattering pattern (LSP) may include scattering particles (SCT) that scatter blue light to improve light emission efficiency.
  • the first to third sub-pixels (SP1 to SP3) may be provided as a red sub-pixel, a green sub-pixel, and a blue sub-pixel, respectively.
  • at least one of the first and second light conversion patterns (CCP1, CCP2) and the light scattering pattern (LSP) may further include color conversion particles that convert blue color light into white color light.
  • the first to third light-emitting elements may be configured to emit red, green, and blue light, respectively.
  • each of the first and second light conversion patterns (CCP1, CCP2) and the light scattering pattern (LSP) may include scattering particles (SCT).
  • SCT scattering particles
  • the first and second optical conversion patterns (CCP1, CCP2) and the light scattering pattern (LSP) may be omitted.
  • a low-refractive-index layer may be disposed on the second bank (BNK2), the reflective layer (RFL), the first light conversion pattern (CCP1), the second light conversion pattern (CCP2), and the light scattering pattern (LSP).
  • the low-refractive-index layer (LRL) may have a lower refractive index than the first and second light conversion patterns (CCP1, CCP2) and the light scattering pattern (LSP).
  • the low-refractive-index layer (LRL) may be configured to refract or totally reflect light depending on an incident angle of the light.
  • the low-refractive-index layer (LRL) may provide light that has passed through the first and second light conversion patterns (CCP1, CCP2) and the light scattering pattern (LSP) back to the first and second light conversion patterns (CCP1, CCP2) and the light scattering pattern (LSP). Accordingly, the light conversion efficiency and light scattering efficiency of the first and second light conversion patterns (CCP1, CCP2) and the light scattering pattern (LSP) can be improved.
  • the low refractive index layer (LRL) can be omitted in the area corresponding to the third sub-pixel (SP3).
  • a color filter layer (CFL) may be disposed on the low refractive index layer (LRL).
  • the color filter layer (CFL) may include first to third color filters (CF1 to CF3) and light blocking patterns (LBP).
  • the first to third color filters (CF1 to CF3) may overlap the first and second light conversion patterns (CCP1, CCP2) and the light scattering pattern (LSP), respectively.
  • Each of the first to third color filters (CF1 to CF3) may selectively transmit light of a desired wavelength range.
  • the first sub-pixel (SP1) is a red sub-pixel
  • the first color filter (CF1) may include a red color filter.
  • the second sub-pixel (SP2) is a green sub-pixel
  • the second color filter (CF2) may include a green color filter.
  • the third sub-pixel (SP3) is a blue sub-pixel
  • the third color filter (CF3) may include a blue color filter.
  • the first to third color filters (CF1 to CF3) may have a refractive index higher than that of the low-refractive-index layer (LRL). However, embodiments are not limited thereto, and the first to third color filters (CF1 to CF3) may have a refractive index lower than or equal to that of the low refractive index layer (LRL).
  • Light blocking patterns may be arranged between the first to third color filters (CF1 to CF3). It may be understood that the light emitting area (or light emitting area) (EMA) and the non-light emitting area (NEMA) for the first to third sub-pixels (SP1 to SP3) are defined by the light blocking patterns (LBP). An area overlapping the light blocking patterns (LBP) may correspond to the non-light emitting area (NEMA). An area not overlapping the light blocking patterns (LBP) may correspond to the light emitting area (EMA).
  • EMA light emitting area
  • NEMA non-light emitting area
  • the light-blocking patterns (LBP) may include at least one of various types of light-blocking materials.
  • each of the light-blocking patterns (LBP) may be provided in the form of a multilayer in which at least two color filters among the first to third color filters (CF1 to CF3) overlap.
  • each of the light-blocking patterns (LBP) may be formed by overlapping the first to third color filters (CF1 to CF3).
  • the light-blocking pattern between the first and second color filters (CF1, CF2) among the light-blocking patterns (LBP) may be formed as a multilayer in which the first and second color filters (CF1, CF2) overlap
  • the light-blocking pattern between the second and third color filters (CF2, CF3) among the light-blocking patterns (LBP) may be formed as a multilayer in which the second and third color filters (CF2, CF3) overlap
  • the light blocking pattern between the first color filter (CF1) and the third color filter (CF3) of the neighboring pixel can be formed as a multilayer in which the first and third color filters (CF1, CF3) overlap.
  • NEMA non-emitting area
  • Figure 8 is a cross-sectional view taken along line II to II' of Figure 6.
  • a pixel circuit layer (PCL), a display element layer (DPL), and a light function layer (LFL) can be sequentially provided on a substrate (SUB).
  • the pixel circuit layer (PCL) and the display element layer (DPL) are described in the same manner as described with reference to FIG. 7.
  • sub-pixel circuits corresponding to the first to third sub-pixels (SP1 to SP3) may be provided, respectively.
  • the display element layer (DPL) at least one first light-emitting element (LD1_1, LD1_2) corresponding to the first sub-pixel (SP1) may be provided.
  • the first light-emitting elements (LD1_1, LD1_2) may overlap one of the first openings (OP1) of the first bank (BNK1).
  • the first light-emitting elements may be connected between the cathode electrode (CE) and the transistor (T_SP1) included in the sub-pixel circuit of the first sub-pixel (SP1).
  • CE cathode electrode
  • T_SP1 transistor
  • a light functional layer (LFL) may be provided on the display element layer (DPL).
  • the light functional layer (LFL) is described in the same manner as described with reference to FIG. 7. Hereinafter, redundant descriptions are omitted.
  • the first anode electrode (AE1) and the cathode electrode (CE) may be arranged on the same layer on the substrate (SUB).
  • the first anode electrode (AE1) and the cathode electrode (CE) may be spaced apart from each other in the second direction (DR2).
  • the first anode electrode (AE1) may be electrically connected to the first light-emitting elements (LD1_1, LD1_2) through the first transparent electrode layer (ITO1).
  • the first anode electrode (AE1) may overlap one (OP1_1) of the first openings (OP1) of the first bank (BNK1).
  • a portion of the first anode electrode (AE1) may be exposed through one (OP1_1) of the first openings (OP1) of the first bank (BNK1).
  • a portion of the first anode electrode (AE1) and the first transparent electrode layer (ITO1) may be in contact with each other in one (OP1_1) of the first openings (OP1) of the first bank (BNK1).
  • a first transparent electrode layer (ITO1) may be disposed on a first anode electrode (AE1).
  • the first transparent electrode layer (ITO1) connected to the first anode electrode (AE1) may be disposed on a first overcoat pattern (OCP1).
  • the first transparent electrode layer (ITO1) may be in contact with a first end (EPT1) of each of the first light-emitting elements (LD1_1, LD1_2) and the first overcoat pattern (OCP1).
  • the first transparent electrode layer (ITO1) may be in contact with the bonding electrodes (BDE1_1, BDE1_2) of the first light-emitting elements (LD1_1, LD1_2).
  • the first transparent electrode layer (ITO1) may be in contact with side surfaces of the bonding electrodes (BDE1_1, BDE1_2) of the first light-emitting elements (LD1_1, LD1_2).
  • the first anode electrode (AE1) can be electrically connected to the transistor (T_SP1).
  • a voltage applied from the first power voltage node (VDDN) through the transistor (T_SP1) can be transmitted to the first light-emitting elements (LD1_1, LD1_2) through the first transparent electrode layer (ITO1).
  • the cathode electrode (CE) can be electrically connected to the first light-emitting elements (LD1_1, LD1_2) through the second transparent electrode layer (ITO2).
  • the cathode electrode (CE) can overlap another one (OP1_2) of the first openings (OP1) of the first bank (BNK1).
  • a portion of the cathode electrode (CE) can be exposed through another one (OP1_2) of the first openings (OP1) of the first bank (BNK1).
  • the cathode electrode (CE) and the second transparent electrode layer (ITO2) in the other one (OP1_2) of the first openings (OP1) of the first bank (BNK1) can be connected through a contact hole (CTH).
  • the contact hole (CTH) can penetrate at least one insulating layer (INS) and overlap the cathode electrode (CE).
  • the contact hole (CTH) can be spaced apart from the first light-emitting elements (LD1_1, LD1_2) in the second direction (DR2) without overlapping with the first light-emitting elements (LD1_1, LD1_2).
  • the first transparent electrode layer (ITO1) and the second transparent electrode layer (ITO2) may be arranged on different layers on the substrate (SUB).
  • the first transparent electrode layer (ITO1) and the second transparent electrode layer (ITO2) may be spaced apart from each other in the third direction (DR3).
  • the first transparent electrode layer (ITO1) and the second transparent electrode layer (ITO2) may be spaced apart from each other with at least one insulating layer (INS) interposed therebetween.
  • INS insulating layer
  • the second transparent electrode layer (ITO2) may be disposed on the first light-emitting elements (LD1_1, LD1_2).
  • the second transparent electrode layer (ITO2) connected to the cathode electrode (CE) may be disposed entirely on the first bank (BNK1), the first light-emitting elements (LD1_1, LD1_2), and at least one insulating layer (INS).
  • the second transparent electrode layer (ITO2) may be in contact with the second end (EPT2) of each of the first light-emitting elements (LD1_1, LD1_2).
  • the second transparent electrode layer (ITO2) may be in contact with the auxiliary layer (15, see FIG. 7) of each of the first light-emitting elements (LD1_1, LD1_2).
  • the second transparent electrode layer (ITO2) may be in contact with the upper surface of the auxiliary layer (15, see FIG. 7) of each of the first light-emitting elements (LD1_1, LD1_2).
  • the cathode electrode (CE) may be electrically connected to the second power voltage node (VSSN) of FIG. 2.
  • the second power voltage applied to the second power voltage node (VSSN) may be transmitted to the first light-emitting elements (LD1_1, LD1_2) through the second transparent electrode layer (ITO2).
  • the display element layer (DPL) of the first sub-pixel (SP1) has been described above.
  • Each of the second and third sub-pixels (SP2, SP3) of FIG. 6 may also be configured similarly to the first sub-pixel (SP1), unless otherwise described herein.
  • first light-emitting element is connected to the first anode electrode (AE1) through the first transparent electrode layer (ITO1) and the other end of the first light-emitting element is connected to the cathode electrode (CE) through a third transparent electrode layer disposed on the same layer as the first transparent electrode layer (ITO1) without a contact hole (CTH).
  • the distance between the first transparent electrode layer (ITO1) and the third transparent electrode layer may be relatively close, which may cause a short between the first transparent electrode layer (ITO1) and the third transparent electrode layer.
  • the first transparent electrode layer (ITO1) and the third transparent electrode layer may be formed using the same photoresist during the manufacturing process, and a portion of the photoresist may not be removed and may remain. If the remaining photoresist exists between the first transparent electrode layer (ITO1) and the third transparent electrode layer, the first transparent electrode layer (ITO1) and the third transparent electrode layer may be unintentionally electrically connected. The closer the distance between the first transparent electrode layer (ITO1) and the third transparent electrode layer, the more likely the first transparent electrode layer (ITO1) and the third transparent electrode layer may be short-circuited. This means that the first anode electrode (AE1) and the cathode electrode (CE) may be unintentionally short-circuited, and thus the operational reliability of the display device may be relatively low.
  • the second end (EPT2) of each of the first light-emitting elements (LD1_1, LD1_2) may be arranged to face in the opposite direction to the substrate (SUB) and may be connected to the cathode electrode (CE) through the second transparent electrode layer (ITO2) and the contact hole (CTH).
  • a transparent electrode layer that is arranged in the same layer as the first transparent electrode layer (ITO1) and connects the first light-emitting elements (LD1_1, LD1_2) to the cathode electrode (CE) may not be provided. Accordingly, unintentional short-circuiting of the first anode electrode (AE1) and the cathode electrode (CE) is prevented, and thus the display device may have improved operational reliability.
  • first transparent electrode layer (ITO1) connected to the first anode electrode (AE1) may be arranged to surround the side surfaces of the first ends (EPT1) of each of the first light-emitting elements (LD1_1, LD1_2)
  • second transparent electrode layer (ITO2) connected to the cathode electrode (CE) may be arranged on the upper surface of the second ends (EPT1) of each of the first light-emitting elements (LD1_1, LD1_2).
  • the first transparent electrode layer (ITO1) may be formed entirely on the side surfaces of the first ends (EPT1) of each of the first light-emitting elements (LD1_1, LD1_2), thereby increasing the contact area between the first transparent electrode layer (ITO1) connected to the first anode electrode (AE1) and the first light-emitting elements (LD1_1, LD1_2). Accordingly, the display device may have improved stability.
  • FIG. 9 is a plan view showing another embodiment of one of the pixels of FIG. 3.
  • the first pixel (PXL') may include first to third sub-pixels (SP1' to SP3').
  • SP1' to SP3' first to third sub-pixels
  • the first to third sub-pixels may be arranged in a first direction (DR1).
  • First to third anode electrodes (AE1' to AE3') may be arranged in the first to third sub-pixels (SP1' to SP3'), respectively.
  • a cathode electrode (CE) may be arranged in the first to third sub-pixels (SP1' to SP3') in a second direction (DR2) and spaced apart from the first to third anode electrodes (AE1' to AE3').
  • the first to third anode electrodes may be the first to third anode electrodes (AE1' to AE3'), and the first to third anode electrodes (AE1'' to AE3'') may be the first to third anode electrodes (AE1'' to AE3').
  • first to third anode electrodes On the first to third anode electrodes (AE1' to AE3'), one or more first light-emitting elements (LD1_1', LD1_2'), one or more second light-emitting elements (LD2_1', LD2_2'), and one or more third light-emitting elements (LD3_1', LD3_2') can be arranged.
  • the first light-emitting elements (LD1') may be connected to the first anode electrode (AE1').
  • the second light-emitting elements (LD2') may be connected to the second anode electrode (AE2').
  • the third light-emitting elements (LD3') may be connected to the third anode electrode (AE3').
  • the first to third anode electrodes (AE1' to AE3') may have a shape extending in the second direction (DR2).
  • Two light-emitting elements may be arranged in the second direction (DR2) on each of the first to third anode electrodes (AE1' to AE3').
  • the first to third light-emitting elements may have polygonal shapes when viewed in the third direction (DR3).
  • the first to third light-emitting elements (LD1' to LD3') may have rectangular shapes as illustrated in FIG. 9.
  • embodiments are not limited thereto.
  • Each anode electrode includes one or more light-emitting elements, and each of the light-emitting elements may have various shapes and sizes.
  • FIG. 10 is a plan view showing another embodiment of one of the pixels of FIG. 3.
  • a pixel (PXL'') may include first to third sub-pixels (SP1'' to SP3'').
  • the first to third sub-pixels (SP1'' to SP3'') may be arranged in a first direction (DR1).
  • the pixel (PXL'') may include first to third anode electrodes (AE1'' to AE3''), a cathode electrode (CE''), and first to third light-emitting elements (LD1'' to LD3'').
  • the first to third anode electrodes (AE1'' to AE3'') can be described in the same manner as the embodiments of FIG. 6.
  • overlapping descriptions with respect to the embodiments of FIG. 6 will be omitted, and differences from the above-described embodiments will be mainly described.
  • the first to third light-emitting elements (LD1'' to LD3'') may have rectangular shapes when viewed in the third direction (DR3).
  • the first to third light-emitting elements (LD1'' to LD3'') have a rectangular shape, one pair of sides extending in the second direction (DR2) may be longer than the other pair of sides extending in the first direction (DR1).
  • embodiments are not limited thereto.
  • the cathode electrode (CE'') may be disposed on the first to third light-emitting elements (LD1'' to LD3'').
  • the cathode electrode (CE'') may be disposed spaced apart from the first to third anode electrodes (AE1'' to AE3'') in the third direction (DR3).
  • the cathode electrode (CE'') may extend in the second direction (DR2) as well as the first direction (DR1) when viewed in the third direction (DR3), and may be disposed entirely on the first to third sub-pixels (SP1'' to SP3''). For example, a part of the cathode electrode (CE'') may overlap the first to third anode electrodes (AE1'' to AE3'') and the first to third light-emitting elements (LD1'' to LD3''). Another part of the cathode electrode (CE'') may not overlap the first to third anode electrodes (AE1'' to AE3'') and the first to third light-emitting elements (LD1'' to LD3'').
  • Fig. 11 is a cross-sectional view taken along line III to III' of Fig. 10.
  • Fig. 12 is a cross-sectional view taken along line IV to IV' of Fig. 10.
  • a pixel circuit layer (PCL), a display element layer (DPL''), and a light function layer (LFL) can be sequentially provided on a substrate (SUB).
  • the pixel circuit layer (PCL) and the light function layer (LFL) can be described in the same manner as described with reference to FIGS. 7 and 8.
  • the first to third anode electrodes (AE1 to AE3), the first to third reflective electrodes (RFE1 to RFE3), the first to third overcoat patterns (OCP1 to OCP3), the first transparent electrode layer (ITO1), the first to third light-emitting elements (LD1_1'' to LD3_1''), and at least one insulating layer (INS) can be described in the same manner as in the embodiments of FIGS. 7 and 8.
  • overlapping descriptions with respect to the embodiments of FIGS. 7 and 8 will be omitted, and differences from the above-described embodiments will be mainly described.
  • a cathode electrode (CE'') may be disposed on at least one insulating layer (INS).
  • the cathode electrode (CE'') may be spaced apart from the first to third anode electrodes (AE1 to AE3) in a third direction (DR3).
  • the cathode electrode (CE'') may be spaced apart from the first transparent electrode layer (ITO1) in the third direction (DR3) with at least one insulating layer (INS) interposed therebetween.
  • the cathode electrode (CE'') may be disposed entirely on the second insulating layer (INS2) and may be in contact with the second insulating layer (INS2).
  • the cathode electrode (CE'') may be disposed on the first to third light-emitting elements (LD1_1'' to LD3_1'').
  • the cathode electrode (CE'') may be in contact with the second end (EPT2) of each of the first to third light-emitting elements (LD1_1'' to LD3_1'').
  • the cathode electrode (CE'') and the second end (EPT2) of each of the first to third light-emitting elements (LD1_1'' to LD3_1'') may be electrically connected. Accordingly, the auxiliary layer (15) of each of the first to third light-emitting elements (LD1_1'' to LD3_1'') may be electrically connected to the cathode electrode (CE'').
  • the cathode electrode (CE'') may be configured to be substantially transparent or translucent to satisfy a predetermined light transmittance.
  • the cathode electrode (CE'') may include at least one of various transparent conductive materials, such as indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnO), indium gallium zinc oxide (IGZO), indium tin zinc oxide (ITZO), etc.
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • ZnO zinc oxide
  • IGZO indium gallium zinc oxide
  • ITZO indium tin zinc oxide
  • the material of the cathode electrode (CE'') is not limited thereto.
  • the first anode electrode (AE1) and the cathode electrode (CE'') may be arranged in different layers on the substrate (SUB).
  • the first anode electrode (AE1) and the cathode electrode (CE'') may be spaced apart from each other in the third direction (DR3).
  • the cathode electrode (CE'') may be disposed on the first light-emitting elements (LD1_1'', LD1_2'') and may be electrically connected thereto.
  • the cathode electrode (CE'') may be disposed entirely on the first bank (BNK1), the first light-emitting elements (LD1_1'', LD1_2''), and at least one insulating layer (INS).
  • the cathode electrode (CE'') may overlap the first light-emitting elements (LD1_1'', LD1_2'') disposed in the first openings (OP1) of the first bank (BNK1).
  • the cathode electrode (CE'') may be disposed directly on the first light-emitting elements (LD1_1'', LD1_2'') and may be in contact with the second end (EPT2) of each of the first light-emitting elements (LD1_1'', LD1_2'').
  • the cathode electrode (CE'') can be in contact with the upper surface of each of the first light-emitting elements (LD1_1'', LD1_2'').
  • the cathode electrode (CE'') can be in contact with the auxiliary layer (15) of each of the first light-emitting elements (LD1_1'', LD1_2'').
  • the display element layer (DPL) of the first sub-pixel (SP1'') has been described above.
  • Each of the second and third sub-pixels (SP2'', SP3'') of FIG. 11 can also be configured similarly to the first sub-pixel (SP1''), unless otherwise described herein.
  • the first transparent electrode layer (ITO1) connected to the first to third anode electrodes (AE1 to AE3) is formed to be in contact with the first end (EPT1) of the first to third light-emitting elements (LD1_1'' to LD3_1'')
  • the cathode electrode (CE'') is formed to be in contact with the second end (EPT2) of the first to third light-emitting elements (LD1_1'' to LD3_1'')
  • Figure 13 is a flowchart showing a method for manufacturing a display device according to an embodiment of the present invention.
  • a method for manufacturing a display device may include a step of forming an anode electrode and a cathode electrode on a substrate (S100), a step of forming a reflective electrode on the anode electrode (S110), a step of forming an overcoat pattern on the anode electrode (S120), a step of arranging a light-emitting element on the overcoat pattern (S130), a step of forming a first transparent electrode layer on the overcoat pattern (S140), a step of forming at least one insulating layer on the first transparent electrode layer and the cathode electrode (S150), and a step of forming a second transparent electrode layer on the at least one insulating layer (S160).
  • Figures 14 to 23 are drawings showing an example of a method for manufacturing the display device of Figure 13.
  • Fig. 14 is a plan view of the display device in S100 and S110 of Fig. 13.
  • Fig. 15 is a cross-sectional view taken along line II-II' of Fig. 14.
  • line II-II' of each of Figs. 14, 16, 18, 20, and 21 is understood as a cutting plane line at the same position as line II-II' of Fig. 6.
  • first to third anode electrodes (AE1 to AE3) and a cathode electrode (CE) can be formed on a substrate (SUB) (or pixel circuit layer (PCL)).
  • a pixel circuit layer (PCL) on a substrate (SUB) may be formed based on a conventional process for manufacturing a semiconductor device.
  • a conductive layer or an insulating layer included in the pixel circuit layer (PCL) may be formed by a photolithography process.
  • the conductive layer or the insulating layer included in the pixel circuit layer (PCL) may be etched by various methods (wet etching, dry etching, etc.) or deposited by various methods (sputtering, chemical vapor deposition, etc.).
  • the embodiments are not limited thereto.
  • a first transistor (T_SP1) may be formed on a substrate (SUB), and a buffer layer (BFL), interlayer insulating layers (ILD), a first passivation layer (PSV1), and a second passivation layer (PSV2) may be formed.
  • the first transistor (T_SP1) may be any one of the transistors of the sub-pixel circuit included in the first sub-pixel (SP1).
  • the first transistor (T_SP1) may include a semiconductor pattern (SCP), a gate electrode (GE), a first terminal (ET1), and a second terminal (ET2).
  • a gate insulating layer (GI) may be disposed between the semiconductor pattern (SCP) and the gate electrode (GE).
  • the first transistor (T_SP1) may be electrically connected to the first anode electrode (AE1) through the connection pattern (CP).
  • a cathode electrode (CE) may be formed on the pixel circuit layer (PCL).
  • the cathode electrode (CE) may be formed to extend in the first direction (DR1) and cover the first to third sub-pixels (SP1 to SP3).
  • First to third anode electrodes may be formed on the pixel circuit layer (PCL).
  • the first to third anode electrodes (AE1 to AE3) may be formed to be spaced apart from the cathode electrode (CE) in the second direction (DR2).
  • the first to third anode electrodes (AE1 to AE3) may be formed to be spaced apart from each other in the first direction (DR1) and to be isolated from each other.
  • the region where the first to third anode electrodes (AE1 to AE3) are formed may correspond to the region where the first to third light-emitting elements (LD1 to LD3, see FIG. 16), overcoat patterns (OCP1 to OCP3, see FIG. 16), and the first transparent electrode layer (ITO1, see FIG. 18) are arranged in subsequent processes.
  • a bank (BNK1) may be formed on the substrate (SUB).
  • the bank (BNK1) may have first openings (OP1) formed to surround two or more regions, respectively.
  • the first openings (OP1) may expose a portion of the cathode electrode (CE) and may expose a portion of each of the first to third anode electrodes (AE1 to AE3).
  • first to third reflective electrodes can be formed on a substrate (SUB) (or pixel circuit layer (PCL)).
  • the first to third reflective electrodes may be formed by a photolithography process.
  • the first to third reflective electrodes may be etched by various methods (wet etching, dry etching, etc.) and may be deposited by various methods (sputtering, chemical vapor deposition, etc.).
  • the embodiments are not limited thereto.
  • First to third reflective electrodes may be formed on the first to third anode electrodes (AE1 to AE3), respectively.
  • the first to third reflective electrodes (RFE1 to RFE3) may be formed within the first openings (OP1) on the first to third anode electrodes (AE1 to AE3).
  • the first to third reflective electrodes (RFE1 to RFE3) may be in contact with the first to third anode electrodes (AE1 to AE3) and may be electrically connected to each other.
  • the first to third reflective electrodes may overlap with areas where the first to third light-emitting elements (LD1 to LD3) are arranged in a subsequent process. Accordingly, the first to third reflective electrodes (RFE1 to RFE3) may form a reflective surface for forming a light recycling structure.
  • Fig. 16 is a plan view of the display device in S120 and S130 of Fig. 13.
  • Fig. 17 is a cross-sectional view taken along line II-II' of Fig. 16.
  • first to third overcoat patterns (OCP1 to OCP3) can be formed on first to third anode electrodes (AE1 to AE3).
  • the first to third overcoat patterns may be formed on a substrate (SUB) (or pixel circuit layer (PCL)) based on a process such as deposition.
  • the first to third overcoat patterns (OCP1 to OCP3) may be formed on the first to third anode electrodes (AE1 to AE3) within the first openings (OP1).
  • the first to third overcoat patterns (OCP1 to OCP3) may extend in the second direction (DR2) and be formed to be spaced apart from each other in the first direction (DR1).
  • the first to third overcoat patterns (OCP1 to OCP3) may partially cover the first to third anode electrodes (AE1 to AE3).
  • the first overcoat pattern (OCP1) may be arranged to overlap a portion of the first anode electrode (AE1).
  • the second overcoat pattern (OCP2) may be arranged to overlap a portion of the second anode electrode (AE2).
  • the third overcoat pattern (OCP3) may be arranged to overlap a portion of the third anode electrode (AE3).
  • first to third light-emitting elements (LD1 to LD3) can be arranged on first to third overcoat patterns (OCP1 to OCP3).
  • the first to third light-emitting elements may be arranged on a substrate (SUB) (or pixel circuit layer (PCL)) by various transfer methods.
  • the first to third light-emitting elements (LD1 to LD3) may be arranged on the first to third overcoat patterns (OCP1 to OCP3), respectively.
  • the first to third light-emitting elements (LD1 to LD3) may overlap the first to third overcoat patterns (OCP1 to OCP3), respectively.
  • Each of the first to third light-emitting elements may include first and second ends (EPT1, EPT2).
  • the first end (EPT1) may refer to a portion of a bonding electrode of each of the first to third light-emitting elements (LD1 to LD3).
  • the second end (EPT2) may be spaced apart from the first end (EPT1) in a third direction (DR3).
  • the second end (EPT2) may refer to a portion of an auxiliary layer of each of the first to third light-emitting elements (LD1 to LD3).
  • the second end (EPT2) of each of the first light-emitting elements (LD1_1 to LD1_2) may be arranged to face upward (e.g., in the third direction (DR3)). Accordingly, the first end (EPT1) of each of the first light-emitting elements (LD1_1 to LD1_2) can be in contact with the first overcoat pattern (OCP1). And the second end (EPT2) of each of the first light-emitting elements (LD1_1 to LD1_2) can be exposed.
  • Fig. 18 is a plan view of the display device in S140 of Fig. 13.
  • Fig. 19 is a cross-sectional view taken along line II-II' of Fig. 18.
  • a first transparent electrode layer (ITO1) can be formed on the first to third overcoat patterns (OCP1 to OCP3).
  • a first transparent electrode layer (ITO1) may be formed to overlap each of the first to third anode electrodes (AE1 to AE3).
  • the first transparent electrode layer (ITO1) may overlap a portion of the first overcoat pattern (OCP1) on the first anode electrode (AE1).
  • the first transparent electrode layer (ITO1) may overlap a portion of the second overcoat pattern (OCP2) on the second anode electrode (AE2).
  • the first transparent electrode layer (ITO1) may overlap a portion of the third overcoat pattern (OCP3) on the third anode electrode (AE3).
  • the first transparent electrode layer (ITO1) can be in contact with a portion of the first to third anode electrodes (AE1 to AE3).
  • the first transparent electrode layer (ITO1) can be in contact with the first to third overcoat patterns (OCP1 to OCP3) and the first end (EPT1) of each of the first to third light-emitting elements (LD1 to LD3).
  • the first transparent electrode layer (ITO1) can be in contact with a side surface (EPT1_SS) of each of the bonding electrodes (BDE1_1 to BDE3_1).
  • the first transparent electrode layer (ITO1) can also be in contact with a portion of a side surface (SPT) disposed between the first end (EPT1) and the second end (EPT2) of each of the first to third light-emitting elements (LD1 to LD3).
  • SPT side surface
  • the first transparent electrode layer (ITO1) may be electrically connected to the first end (EPT1) of each of the first to third light-emitting elements (LD1 to LD3).
  • the first end (EPT1) of each of the first light-emitting elements (LD1_1, LD1_2) may be electrically connected to the first anode electrode (AE1) through the first transparent electrode layer (ITO1).
  • another transparent electrode layer overlapping the cathode electrode (CE) may be additionally formed on the same layer as the first transparent electrode layer (ITO1).
  • the other transparent electrode layer may extend in the first direction (DR1) and be arranged across the first to third sub-pixels (SP1 to SP3).
  • the other transparent electrode layer may be arranged spaced apart from the first transparent electrode layer (ITO1) in the second direction (DR2), so as not to overlap the first to third overcoat patterns (OCP1 to OCP3).
  • Fig. 20 is a plan view of the display device in S150 of Fig. 13.
  • Fig. 21 is a cross-sectional view taken along line II-II' of Fig. 20.
  • At least one insulating layer can be formed on the first transparent electrode (ITO1) and the cathode electrode (CE).
  • At least one insulating layer may include a first insulating layer (INS1) disposed on the first to third anode electrodes (AE1 to AE3) and the cathode electrode (FE), respectively, and a second insulating layer (INS2) disposed on the first insulating layer (INS1).
  • INS1 first insulating layer
  • AE1 to AE3 first to third anode electrodes
  • FE cathode electrode
  • INS2 second insulating layer
  • the first insulating layer (INS1) may be disposed in the first openings (OP1) formed by the first bank (BNK1).
  • the first insulating layer (INS1) may be provided within an area surrounded by the first bank (BNK1).
  • the first insulating layer (INS1) may be disposed to overlap each of the first transparent electrode layer (ITO1) and the cathode electrode (CE).
  • the first insulating layer (INS1) may be disposed directly on the first transparent electrode layer (ITO1) and may be in contact with the first transparent electrode layer (ITO1).
  • the second insulating layer (INS2) may be entirely disposed on the first insulating layer (INS1).
  • the second insulating layer (INS2) may cover the first insulating layer (INS1) and provide a substantially flat upper surface.
  • the second insulating layer (INS2) may be directly disposed on the first insulating layer (INS1) and may be in contact with the first insulating layer (INS1).
  • the second insulating layer (INS2) may be in contact with the upper surface of the first bank (BNK1) on which the first insulating layer (INS1) is not disposed.
  • the second insulating layer (INS2) may be in contact with the side surface (SPT) of each of the first light-emitting elements (LD1_1, LD1_2).
  • the first and second insulating layers can be arranged on the first to third anode electrodes (AE1 to AE3) and the cathode electrode (CE) without overlapping with the first to third light-emitting elements (LD1 to LD3).
  • At least one insulating layer may be formed on the substrate (SUB) (or pixel circuit layer (PCL)) based on a process such as deposition. For example, after the at least one insulating layer (INS) is formed, an additional etching process may be further performed.
  • the first insulating layer (INS1) may be formed on the first to third anode electrodes (AE1 to AE3) and the cathode electrode (CE), respectively, through an additional etching process using a halftone mask.
  • Fig. 22 is a plan view of the display device in S160 of Fig. 13.
  • Fig. 23 is a cross-sectional view taken along line II-II' of Fig. 22.
  • a second transparent electrode layer may be formed on at least one insulating layer (INS).
  • the second transparent electrode layer (ITO2) may extend in the second direction (DR2) as well as the first direction (DR1) on the at least one insulating layer (INS).
  • the second transparent electrode layer (ITO2) may be arranged across the first to third sub-pixels (SP1 to SP3) to serve as a common electrode.
  • a contact hole (CTH) penetrating at least one insulating layer (INS) may be formed.
  • the contact hole (CTH) may overlap the cathode electrode (CE).
  • the contact hole (CTH) may be spaced apart from the first to third light-emitting elements (LD1 to LD3) in the second direction (DR2) without overlapping with the first to third light-emitting elements (LD1 to LD3).
  • the second transparent electrode layer (ITO2) can be connected to the cathode electrode (CE) through the contact hole (CTH).
  • the second transparent electrode layer (ITO2) and the cathode electrode (CE) can be connected by filling the contact hole (CTH) with the same material as the second transparent electrode layer (ITO2).
  • the second end (EPT2) of each of the first light-emitting elements (LD1_1, LD1_2) and the second transparent electrode layer (ITO2) can be in contact.
  • the second transparent electrode layer (ITO2) can be directly disposed on the second end (EPT2) of each of the first light-emitting elements (LD1_1, LD1_2). That is, the cathode electrode (CE) and the first light-emitting elements (LD1_1, LD1_2) can be electrically connected through the second transparent electrode layer (ITO2).
  • CPL capping layer covering each layer of the display element layer (DPL) can be formed.
  • Fig. 24 is a block diagram showing an embodiment of a display system.
  • the display system (1000) may include a processor (1100) and a display device (1200).
  • the processor (1100) can perform various tasks and calculations.
  • the processor (1100) may include an application processor, a graphics processor, a microprocessor, a central processing unit (CPU), etc.
  • the processor (1100) can be connected to other components of the display system (1000) via a bus system and control them.
  • the processor (1100) can transmit image data (IMG) and a control signal (CTRL) to the display device (1200).
  • the display device (1200) can display an image based on the image data (IMG) and the control signal (CTRL).
  • the display device (1200) can be configured similarly to the display device (1200) described with reference to FIG. 1.
  • the image data (IMG) and the control signal (CTRL) can be provided as the input image data (IMG) and the control signal (CTRL) of FIG. 1, respectively.
  • the display system (1000) may include a computing system that provides an image display function, such as a smart watch, a mobile phone, a smart phone, a portable computer, a tablet personal computer, a watch phone, an automotive display, smart glasses, a portable multimedia player (PMP), a navigation system, an ultra mobile personal computer (UMPC), etc.
  • the display system (1000) may include at least one of a head mounted display (HMD), a virtual reality (VR) device, a mixed reality (MR) device, and an augmented reality (AR) device.
  • HMD head mounted display
  • VR virtual reality
  • MR mixed reality
  • AR augmented reality
  • Figures 25 to 28 are perspective views showing application examples of the display system of Figure 24.
  • the display system (1000) of FIG. 24 can be applied to a smart watch (2000) including a display portion (2100) and a strap portion (2200).
  • the smartwatch (2000) may be a wearable electronic device.
  • the smartwatch (2000) may have a structure in which a strap portion (2200) is attached to the user's wrist.
  • a display system (1000) and/or a display device (1200) may be applied to the display portion (2100), so that image data including time information may be provided to the user.
  • the display system (1000) of FIG. 24 can be applied to an automotive display system (3000).
  • the automotive display system (3000) can include a computing system provided inside and/or outside a vehicle to provide image data.
  • the display system (1000) and/or the display device (1200) may be applied to at least one of an infotainment panel (3100), a cluster (3200), a co-driver display (3300), a head-up display (3400), a side mirror display (3500), and a rear seat display (3600) provided in a vehicle.
  • an infotainment panel (3100) may be applied to at least one of an infotainment panel (3100), a cluster (3200), a co-driver display (3300), a head-up display (3400), a side mirror display (3500), and a rear seat display (3600) provided in a vehicle.
  • the display system (1000) of FIG. 24 can be applied to smart glasses (4000).
  • the smart glasses (4000) may be a wearable electronic device that can be worn on a user's head.
  • the smart glasses (4000) may be a wearable device for augmented reality.
  • Smart glasses (4000) may include a frame (4100) and a lens unit (4200).
  • the frame (4100) may include a housing (4110) that supports the lens unit (4200) and a leg unit (4120) for a user to wear.
  • the leg unit (4120) is connected to the housing (4110) via a hinge and may be folded or unfolded relative to the housing (4110).
  • the frame (4100) may be equipped with a battery, a touch pad, a microphone, a camera, etc.
  • the frame (4100) may be equipped with a projector that outputs light, a processor that controls light signals, etc.
  • the lens unit (4200) may include an optical member that transmits or reflects light.
  • the lens unit (4200) may include glass, transparent synthetic resin, or the like.
  • the lens unit (4200) can reflect an image by an optical signal transmitted from the projector of the frame (4100) onto the rear surface of the lens unit (4200) (e.g., the surface facing the user's eyes).
  • the user can recognize visual information such as the time and date displayed on the lens unit (4200).
  • the projector and/or the lens unit (4200) may be a type of display device.
  • the display device (1200) may be applied to the projector and/or the lens unit (4200).
  • the display system (1000) of FIG. 24 can be applied to a head-mounted display device (5000).
  • the head-mounted display device (5000) may be a wearable electronic device that can be worn on a user's head.
  • the head-mounted display device (5000) may be a wearable device for virtual reality or mixed reality.
  • a head-mounted display device (5000) may include a head-mounted band (5100) and a display device storage case (5200).
  • the head-mounted band (5100) may be connected to the display device storage case (5200).
  • the head-mounted band (5100) may include horizontal bands and/or vertical bands for securing the head-mounted display device (5000) to a user's head.
  • the horizontal band may be configured to surround the side of the user's head
  • the vertical band may be configured to surround the upper portion of the user's head.
  • the head-mounted band (5100) may be implemented in the form of eyeglass frames, helmets, etc.
  • the display device storage case (5200) can store the display system (1000) and/or the display device (1200).
  • the first transparent electrode layer (ITO1) connected to the first to third anode electrodes (AE1 to AE3) is formed to be in contact with the first end (EPT1) of the first to third light-emitting elements (LD1_1 to LD3_1)
  • the second transparent electrode layer (ITO2) connected to the cathode electrode (CE) is formed to be in contact with the second end (EPT2) of the first to third light-emitting elements (LD1_1 to LD3_1), thereby increasing the contact area and improving stability.

Landscapes

  • Electroluminescent Light Sources (AREA)

Abstract

표시 장치는, 기판 상에 배치되는 표시 소자층을 포함하고, 표시 소자층은, 기판 상에서 애노드 전극 및 캐소드 전극, 애노드 전극 상에 배치되는 오버코트 패턴, 오버코트 패턴 상에 배치되며, 오버코트 패턴에 인접하는 제 1 단부 및 제 1 단부로부터 이격되는 제 2 단부를 포함하는 발광 소자, 오버코트 패턴 상에 배치되며, 애노드 전극과 발광 소자의 제 1 단부를 전기적으로 연결하는 제 1 투명 전극층, 제 1 투명 전극층 및 캐소드 전극 상에 배치되는 적어도 하나의 절연층, 적어도 하나의 절연층 상에 배치되고, 캐소드 전극과 발광 소자의 제 2 단부를 전기적으로 연결하는 제 2 투명 전극층을 포함한다.

Description

표시 장치 및 전자 장치
본 발명은 표시 장치 및 전자 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device), 무기 발광 표시 장치(Inorganic Light Emitting Display Device) 등과 같은 표시 장치의 사용이 증가하고 있다. 특히, 기존의 LED와 비교하여 반응 속도가 빠르고 높은 휘도 구현이 가능한 마이크로 LED에 대한 연구가 활발히 진행되고 있다.
위 기재된 내용은 오직 본 발명의 기술적 사상들에 대한 배경 기술의 이해를 돕기 위한 것이며, 따라서 그것은 본 발명의 기술 분야의 당업자에게 알려진 선행 기술에 해당하는 내용으로 이해될 수 없다.
본 발명의 실시 예들은 표시 품질이 향상된 표시 장치 및 이의 제조 방법을 제공하기 위한 것이다. 예를 들면, 표시 장치는 발광 소자와 애노드 전극에 연결되는 투명 전극층 사이의 접촉 면적을 넓힘으로써, 접촉 안정성을 증가시켜 표시 품질을 향상시킬 수 있다.
본 발명의 실시 예에 따른 표시 장치는, 제 1 방향 및 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 기판, 상기 제 1 및 제 2 방향들과 교차하는 제 3 방향으로 상기 기판 상에 배치되는 표시 소자층을 포함하고, 상기 표시 소자층은, 상기 기판 상에서 상기 제 2 방향으로 서로 이격되는 애노드 전극 및 캐소드 전극, 상기 애노드 전극 상에 배치되는 오버코트 패턴, 상기 오버코트 패턴 상에 배치되며, 상기 오버코트 패턴에 인접하는 제 1 단부 및 상기 제 1 단부로부터 상기 제 3 방향으로 이격되는 제 2 단부를 포함하는 발광 소자, 상기 오버코트 패턴 상에 배치되며, 상기 애노드 전극과 상기 발광 소자의 상기 제 1 단부를 전기적으로 연결하는 제 1 투명 전극층, 상기 제 1 투명 전극층 및 상기 캐소드 전극 상에 배치되는 적어도 하나의 절연층, 상기 적어도 하나의 절연층 상에 배치되고, 상기 캐소드 전극과 상기 발광 소자의 상기 제 2 단부를 전기적으로 연결하는 제 2 투명 전극층을 포함한다.
상기 제 2 투명 전극층은 상기 발광 소자의 상기 제 2 단부에 접하고, 상기 적어도 하나의 절연층을 관통하는 컨택 홀을 통해 상기 캐소드 전극에 전기적으로 연결될 수 있다.
상기 컨택 홀은 상기 캐소드 전극에 중첩할 수 있다.
상기 컨택 홀은 상기 발광 소자와의 중첩 없이 상기 발광 소자로부터 상기 제 2 방향으로 이격될 수 있다.
상기 제 1 투명 전극층은 상기 오버코트 패턴 및 상기 발광 소자의 상기 제 1 단부에 접하고, 상기 제 2 투명 전극층은 상기 발광 소자의 상기 제 2 단부에 접할 수 있다.
상기 오버코트 패턴은 상기 애노드 전극 및 상기 발광 소자의 상기 제 1 단부 사이에 배치될 수 있다.
상기 발광 소자의 상기 제 1 단부는 상기 오버코트 패턴에 접할 수 있다.
상기 적어도 하나의 절연층은, 상기 애노드 전극 및 상기 캐소드 전극 상에 각각 배치되는 제 1 절연층, 상기 제 1 절연층 상에 배치되는 제 2 절연층을 포함할 수 있다.
상기 제 1 절연층은 상기 제 1 투명 전극층에 접할 수 있다.
상기 발광 소자는 상기 제 1 단부와 상기 제 2 단부 사이에 배치된 측면을 가지며, 상기 제 2 절연층은 상기 발광 소자의 상기 측면에 접할 수 있다.
상기 제 1 및 제 2 투명 전극층들은 상기 적어도 하나의 절연층을 사이에 두고 상기 제 3 방향으로 서로 이격되며, 서로 동일한 물질을 포함할 수 있다.
상기 애노드 전극 및 상기 캐소드 전극 상에 배치되어, 상기 애노드 전극 및 상기 캐소드 전극 각각의 일부를 노출하는 개구부들을 갖는 뱅크를 더 포함하되, 상기 뱅크의 상기 개구부들 중 어느 하나에서 상기 애노드 전극의 일부와 상기 제 1 투명 전극층이 서로 접할 수 있다.
본 발명의 다른 실시 예에 따른 표시 장치는, 제 1 방향 및 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 기판, 상기 제 1 및 제 2 방향들과 교차하는 제 3 방향으로 상기 기판 상에 배치되는 표시 소자층을 포함하고, 상기 표시 소자층은, 상기 기판 상에 배치되는 애노드 전극, 상기 애노드 전극 상에 배치되는 오버코트 패턴, 상기 오버코트 패턴 상에 배치되며, 상기 오버코트 패턴에 인접하는 제 1 단부 및 상기 제 1 단부로부터 상기 제 3 방향으로 이격되는 제 2 단부를 포함하는 발광 소자, 상기 오버코트 패턴 상에 배치되며, 상기 애노드 전극과 상기 발광 소자의 상기 제 1 단부를 전기적으로 연결하는 제 1 투명 전극층, 상기 제 1 투명 전극층 상에 배치되는 적어도 하나의 절연층 및 상기 적어도 하나의 절연층 상에 배치되고, 상기 발광 소자의 상기 제 2 단부에 연결되는 캐소드 전극을 포함하고, 상기 제 1 투명 전극층은 상기 발광 소자의 상기 제 1 단부에 접한다.
상기 제 1 투명 전극층은 상기 발광 소자의 상기 제 1 단부 및 상기 오버코트 패턴에 접할 수 있다.
상기 오버코트 패턴은 상기 애노드 전극 및 상기 발광 소자의 상기 제 1 단부 사이에 배치될 수 있다.
상기 발광 소자의 상기 제 1 단부는 상기 오버코트 패턴에 접할 수 있다.
본 발명의 실시 예에 따른 전자 장치는, 표시 장치 및 기판을 포함하되, 상기 표시 장치는 제 1 항의 표시 소자층을 포함하고, 상기 표시 소자층은 상기 기판 위에 배치된다.
상기 전자 장치는 스마트 워치, 모바일 폰, 스마트 폰, 포터블 컴퓨터, 태블릿 PC, 워치 폰, 오토모티브 디스플레이, 스마트 글라스, PMP, 내비게이션, UMPC, 헤드 장착형 표시 기기, 가상 현실 기기, 혼합 현실 긱기, 증강 현실 기기 중 적어도 하나일 수 있다.
본 발명의 실시 예들에 따르면, 표시 품질이 향상된 표시 장치 및 이의 제조 방법이 제공된다.
실시 예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 표시 장치의 실시 예를 보여주는 블록도이다.
도 2는 도 1의 서브 화소들 중 어느 하나의 실시 예를 보여주는 블록도이다.
도 3은 도 1의 표시 패널의 실시 예를 보여주는 평면도이다.
도 4는 도 3의 표시 패널의 실시 예를 보여주는 단면도이다.
도 5는 도 3의 표시 패널의 다른 실시 예를 보여주는 단면도이다.
도 6은 도 3의 화소들 중 어느 하나의 실시 예를 보여주는 평면도이다.
도 7은 도 6의 Ⅰ ~ Ⅰ'선에 따른 단면도이다.
도 8은 도 6의 Ⅱ ~ Ⅱ'선에 따른 단면도이다.
도 9는 도 3의 화소들 중 어느 하나의 다른 실시 예를 보여주는 평면도이다.
도 10은 도 3의 화소들 중 어느 하나의 또 다른 실시 예를 보여주는 평면도이다.
도 11은 도 10의 Ⅲ ~ Ⅲ'선에 따른 단면도이다.
도 12는 도 10의 Ⅳ ~ Ⅳ'선에 따른 단면도이다.
도 13은 본 발명의 실시 예에 따른 표시 장치의 제조 방법을 나타내는 순서도이다.
도 14 내지 도 23은 도 13의 표시 장치의 제조 방법의 일 예를 나타내는 도면들이다.
도 24는 표시 시스템의 실시 예를 보여주는 블록도이다.
도 25 내지 도 28은 도 24의 표시 시스템의 적용 예들을 보여주는 사시도들이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 모호하지 않도록 하기 위해 생략될 것이라는 것을 유의하여야 한다. 또한 본 발명은 여기에서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기에서 설명되는 실시 예는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우 뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 여기에서 사용된 용어는 특정한 실시 예들을 설명하기 위한 것이며 본 발명을 한정하기 위한 것이 아니다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. "X, Y, 및 Z 중 적어도 어느 하나", 그리고 "X, Y, 및 Z로 구성된 그룹으로부터 선택된 적어도 어느 하나"는 X 하나, Y 하나, Z 하나, 또는 X, Y, 및 Z 중 둘 또는 그 이상의 어떤 조합 (예를 들면, XYZ, XYY, YZ, ZZ) 으로 해석될 수 있다. 여기에서, "및/또는"은 해당 구성들 중 하나 또는 그 이상의 모든 조합을 포함한다.
여기에서, 제 1, 제 2 등과 같은 용어가 다양한 구성 요소들을 설명하기 위해 사용될 수 있지만, 이러한 구성 요소들은 이러한 용어들에 한정되지 않는다. 이러한 용어들은 하나의 구성 요소를 다른 구성 요소와 구별하기 위해 사용된다. 따라서, 제 1 구성 요소는 여기에 개시된 바를 벗어나지 않는 범위 내에서 제 2 구성 요소를 칭할 수 있다.
"아래", "위" 등과 같이 공간적으로 상대적인 용어가 설명의 목적으로 사용될 수 있으며, 그렇게 함으로써 도면에서 도시된 대로 하나의 소자 또는 특징과 다른 소자(들) 또는 특징(들)과의 관계를 설명한다. 공간적으로 상대적인 용어는 도면에 묘사된 방향에 더하여, 사용 시, 동작 시, 및/또는 제조 시의 상이한 방향들도 포함하도록 의도된 것이다. 예를 들면, 도면에 도시된 장치가 뒤집히면, 다른 소자들 또는 특징들의 "아래"에 위치하는 것으로 묘사된 소자들은 다른 소자들 또는 특징들의 "위"의 방향에 위치한다. 따라서, 일 실시 예에서 "아래"라는 용어는 위와 아래의 양 방향을 포함할 수 있다. 뿐만 아니라, 장치는 그 외 다른 방향을 향할 수 있고(예를 들어, 90도 회전된 혹은 다른 방향에서), 이에 따라, 여기에서 사용되는 공간적으로 상대적인 용어들은 그에 따라 해석된다.
다양한 실시 예들이 이상적인 실시 예들을 도식화한 도면들을 참조하여 설명된다. 이에 따라, 예를 들면 허용 오차들 및/또는 제조 기술들에 따라 그 형상들이 변화할 수 있음이 예상될 것이다. 따라서, 여기에 개시된 실시 예들은 도시된 특정 형상들에 한정되는 것으로 해석될 수 없으며, 예를 들면 제조의 결과로 발생하는 형상들의 변화들을 포함하는 것으로 해석되어야 한다. 이와 같이, 도면들에 도시된 형상들은 장치의 영역들의 실제 형상들을 도시하지 않을 수 있으며, 본 실시 예들은 여기에 한정되지 않는다.
도 1은 표시 장치의 실시 예를 보여주는 블록도이다.
도 1을 참조하면, 표시 장치(DD)는 표시 패널(DP), 게이트 드라이버(120, gate driver), 데이터 드라이버(130, data driver), 전압 생성기(140, voltage generator), 및 컨트롤러(150, controller)를 포함할 수 있다.
표시 패널(DP)은 서브 화소들(SP)을 포함할 수 있다. 서브 화소들(SP)은 제 1 내지 제 m 게이트 라인들(GL1~GLm)을 통해 게이트 드라이버(120)에 연결될 수 있다. 서브 화소들(SP)은 제 1 내지 제 n 데이터 라인들(DL1~DLn)을 통해 데이터 드라이버(130)에 연결될 수 있다.
서브 화소들(SP)은 2 이상의 컬러들의 광을 생성할 수 있다. 예를 들면, 서브 화소들(SP) 각각은 레드(red), 그린(green), 블루(blue), 시안(cyan), 마젠타(magenta), 옐로우(yellow) 등과 같은 광을 생성할 수 있다.
서브 화소들(SP) 중 2 이상의 서브 화소들은 하나의 화소(PXL)를 구성할 수 있다. 예를 들면, 화소(PXL)는 도 1에 도시된 바와 같이 3개의 서브 화소들을 포함할 수 있다. 이와 같이, 화소(PXL)는 그것에 포함된 서브 화소들로부터 방출되는 광의 조합에 따라 다양한 컬러들 및 다양한 휘도들의 광을 방출할 수 있다.
게이트 드라이버(120)는 제 1 내지 제 m 게이트 라인들(GL1~GLm)을 통해 행 방향으로 배열된 서브 화소들(SP)에 연결될 수 있다. 게이트 드라이버(120)는 게이트 제어 신호(GCS)에 응답하여 제 1 내지 제 m 게이트 라인들(GL1~GLm)에 게이트 신호들을 출력할 수 있다. 실시 예들에서, 게이트 제어 신호(GCS)는 각 프레임의 시작을 지시하는 스타트 신호, 그리고 수평 동기화 신호 등을 포함할 수 있다.
게이트 드라이버(120)는 표시 패널(DP)의 일측에 배치될 수 있다. 그러나, 실시 예들은 이에 한정되지 않는다. 예를 들면, 게이트 드라이버(120)는 물리적 및/또는 논리적으로 구분된 2 이상의 드라이버들로 구분될 수 있으며, 그러한 드라이버들은 표시 패널(DP)의 일측 및 일측에 반대되는 표시 패널(DP)의 타측에 배치될 수 있다. 이와 같이, 게이트 드라이버(120)는 실시 예들에 따라 다양한 형태들로 표시 패널(DP)의 주변에 배치될 수 있다.
데이터 드라이버(130)는 제 1 내지 제 n 데이터 라인들(DL1~DLn)을 통해 열 방향으로 배열된 서브 화소들(SP)에 연결될 수 있다. 데이터 드라이버(130)는 컨트롤러(150)로부터 영상 데이터(DATA) 및 데이터 제어 신호(DCS)를 수신할 수 있다. 데이터 드라이버(130)는 데이터 제어 신호(DCS)에 응답하여 동작할 수 있다. 실시 예들에서, 데이터 제어 신호(DCS)는 소스 스타트 신호, 소스 시프트 클럭, 소스 출력 인에이블 신호 등을 포함할 수 있다.
데이터 드라이버(130)는 전압 생성기(140)로부터 전압들을 수신할 수 있다. 데이터 드라이버(130)는 수신된 전압들을 이용하여, 영상 데이터(DATA)에 대응하는 계조 전압들을 갖는 데이터 신호들을 제 1 내지 제 n 데이터 라인들(DL1~DLn)에 인가할 수 있다. 제 1 내지 제 m 게이트 라인들(GL1~GLm) 각각에 게이트 신호가 인가될 때, 영상 데이터(DATA)에 대응하는 데이터 신호들이 데이터 라인들(DL1~DLn)에 인가될 수 있다. 이에 따라, 서브 화소들(SP)은 데이터 신호들에 대응하는 광을 생성할 수 있으며, 표시 패널(DP)은 영상을 표시할 수 있다.
실시 예들에서, 게이트 드라이버(120) 및 데이터 드라이버(130)는 CMOS(complementary metal-oxide semiconductor) 회로 소자들을 포함할 수 있다.
전압 생성기(140)는 컨트롤러(150)로부터의 전압 제어 신호(VCS)에 응답하여 동작할 수 있다. 전압 생성기(140)는 복수의 전압들을 생성하고, 생성된 전압들을 게이트 드라이버(120), 데이터 드라이버(130), 및 컨트롤러(150)와 같은 표시 장치(DD)의 구성 요소들에 제공하도록 구성될 수 있다. 전압 생성기(140)는 표시 장치(DD)의 외부로부터 입력 전압을 수신하고 수신된 전압을 레귤레이팅함으로써, 복수의 전압들을 생성할 수 있다.
전압 생성기(140)는 제 1 전원 전압 및 제 2 전원 전압을 생성할 수 있다. 생성된 제 1 및 제 2 전원 전압들은 전원 라인들(PL)을 통해 서브 화소들(SP)에 제공될 수 있다. 다른 실시 예들에서, 제 1 및 제 2 전원 전압들 중 적어도 하나는 표시 장치(DD)의 외부로부터 제공될 수 있다.
이 밖에도, 전압 생성기(140)는 다양한 전압들 및/또는 신호들을 제공할 수 있다. 예를 들면, 전압 생성기(140)는 서브 화소들(SP)에 인가되는 하나 또는 그 이상의 초기화 전압들을 제공할 수 있다. 예를 들면, 서브 화소들(SP)의 트랜지스터들 및/또는 발광 소자들의 전기적 특성들을 센싱하기 위한 센싱 동작 시에, 제 1 내지 제 n 데이터 라인들(DL1~DLn)에 소정의 기준 전압이 인가될 수 있으며, 전압 생성기(140)는 그 기준 전압을 생성하여 데이터 드라이버(130)에 전달할 수 있다. 예를 들면, 표시 패널(DP)에 영상을 표시하기 위한 표시 동작 시에, 서브 화소들(SP)에 공통의 화소 제어 신호들이 인가될 수 있으며, 전압 생성기(140)는 그 화소 제어 신호들을 생성할 수 있다. 실시 예들에서, 전압 생성기(140)는 화소 제어 라인들(PXCL)을 통해 서브 화소들(SP)에 화소 제어 신호들을 제공할 수 있다. 도 1에는 화소 제어 라인들(PXCL)이 전압 생성기(140)와 표시 패널(DP) 사이에 연결되는 것으로 도시되나, 실시 예들은 이에 한정되지 않는다. 예를 들면, 화소 제어 라인들(PXCL)은 게이트 드라이버(120)와 표시 패널(DP) 사이에 연결될 수 있다. 이러한 경우, 화소 제어 신호들은 전압 생성기(140)로부터 게이트 드라이버(120)를 통해 화소 제어 라인들(PXCL)에 전달될 수 있다.
컨트롤러(150)는 표시 장치(DD)의 제반 동작들을 제어할 수 있다. 컨트롤러(150)는 외부로부터 입력 영상 데이터(IMG) 및 그에 대응하는 제어 신호(CTRL)를 수신할 수 있다. 컨트롤러(150)는 제어 신호(CTRL)에 응답하여, 게이트 제어 신호(GCS), 데이터 제어 신호(DCS), 및 전압 제어 신호(VCS)를 제공할 수 있다.
컨트롤러(150)는 입력 영상 데이터(IMG)를 표시 장치(DD) 혹은 표시 패널(DP)에 적합하도록 변환하여 영상 데이터(DATA)를 출력할 수 있다. 실시 예들에서, 컨트롤러(150)는 입력 영상 데이터(IMG)를 행 단위의 서브 화소들(SP)에 적합하도록 정렬하여 영상 데이터(DATA)를 출력할 수 있다.
데이터 드라이버(130), 전압 생성기(140), 및 컨트롤러(150) 중 2 이상의 구성 요소들은 하나의 집적 회로에 실장될 수 있다. 도 1에 도시된 바와 같이, 데이터 드라이버(130), 전압 생성기(140), 및 컨트롤러(150)는 드라이버 집적 회로(DIC)에 포함될 수 있다. 이러한 경우, 데이터 드라이버(130), 전압 생성기(140), 및 컨트롤러(150)는 하나의 드라이버 집적 회로(DIC) 내에서 기능적으로 구분된 구성 요소들일 수 있다. 다른 실시 예들에서, 데이터 드라이버(130), 전압 생성기(140), 및 컨트롤러(150) 중 적어도 하나는 드라이버 집적 회로(DIC)와 구분된 구성 요소로 제공될 수 있다.
도 2는 도 1의 서브 화소들 중 어느 하나의 실시 예를 보여주는 블록도이다. 도 2에서, 도 1의 서브 화소들(SP) 중 제 i 행(i는 1보다 크거나 같고 m보다 작거나 같은 정수) 및 제 j 열(j는 1보다 크거나 같고 n보다 작거나 같은 정수)에 배열된 서브 화소(SPij)가 예시적으로 도시된다.
도 2를 참조하면, 서브 화소(SPij)는 서브 화소 회로(SPC) 및 발광 소자(LD)를 포함할 수 있다.
발광 소자(LD)는 제 1 전원 전압 노드(VDDN)와 제 2 전원 전압 노드(VSSN) 사이에 연결될 수 있다. 제 1 전원 전압 노드(VDDN)는 도 1의 전원 라인들(PL) 중 하나에 연결되어, 제 1 전원 전압을 수신할 수 있다. 제 2 전원 전압 노드(VSSN)는 도 1의 전원 라인들(PL) 중 다른 하나에 연결되어, 제 2 전원 전압을 수신할 수 있다. 제 1 전원 전압은 제 2 전원 전압보다 높은 전압 레벨을 가질 수 있다.
발광 소자(LD)는 애노드 전극(AE)과 캐소드 전극(CE) 사이에 연결될 수 있다. 애노드 전극(AE)은 서브 화소 회로(SPC)를 통해 제 1 전원 전압 노드(VDDN)에 연결될 수 있다. 예를 들면, 애노드 전극(AE)은 서브 화소 회로(SPC)에 포함된 하나 또는 그 이상의 트랜지스터들을 통해 제 1 전원 전압 노드(VDDN)에 연결될 수 있다. 캐소드 전극(CE)은 제 2 전원 전압 노드(VSSN)에 연결될 수 있다. 발광 소자(LD)는 애노드 전극(AE)으로부터 캐소드 전극(CE)으로 흐르는 전류에 따라 광을 방출하도록 구성될 수 있다.
서브 화소 회로(SPC)는 도 1의 제 1 내지 제 m 게이트 라인들(GL1~GLm) 중 제 i 게이트 라인(GLi), 그리고 도 1의 제 1 내지 제 n 데이터 라인들(DL1~DLn) 중 제 j 데이터 라인(DLj)에 연결될 수 있다. 제 i 게이트 라인(GLi)을 통해 수신되는 게이트 신호에 응답하여, 서브 화소 회로(SPC)는 발광 소자(LD)를 제어하여 제 j 데이터 라인(DLj)을 통해 수신되는 데이터 신호에 따라 광을 방출하도록 할 수 있다. 실시 예들에서, 서브 화소 회로(SPC)는 도 1의 화소 제어 라인들(PXCL)에 더 연결될 수 있다. 이러한 경우, 서브 화소 회로(SPC)는 화소 제어 라인들(PXCL)을 통해 수신되는 화소 제어 신호들에 더 응답하여 발광 소자(LD)를 제어할 수 있다.
이러한 동작들을 위해, 서브 화소 회로(SPC)는 회로 소자들, 예를 들면 트랜지스터들 및 하나 또는 그 이상의 커패시터들을 포함할 수 있다.
서브 화소 회로(SPC)의 트랜지스터들은 P타입의 트랜지스터들 및/또는 N타입의 트랜지스터들을 포함할 수 있다. 실시 예들에서, 서브 화소 회로(SPC)의 트랜지스터들은 MOSFET(Metal Oxide Silicon Field Effect Transistor)을 포함할 수 있다. 실시 예들에서, 서브 화소 회로(SPC)의 트랜지스터들은 비정질 실리콘(amorphous silicon) 반도체, 단결정 실리콘(monocrystalline silicon), 다결정 실리콘(polycrystalline silicon) 반도체, 산화물 반도체 등을 포함할 수 있다.
도 3은 도 1의 표시 패널의 실시 예를 보여주는 평면도이다.
도 3을 참조하면, 표시 패널(DP)은 표시 영역(DA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 패널(DP)은 표시 영역(DA)을 통해 영상을 표시할 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 주변에 배치될 수 있다.
표시 패널(DP)은 표시 영역(DA)에서 서브 화소들(SP)을 포함할 수 있다. 서브 화소들(SP)은 제 1 방향(DR1) 및 제 1 방향(DR1)과 교차하는 제 2 방향(DR2)을 따라 배열될 수 있다. 예를 들면, 서브 화소들(SP)은 제 1 방향(DR1)과 제 2 방향(DR2)을 따라 매트릭스 형태로 배열될 수 있다. 다른 예로서, 서브 화소들(SP)은 제 1 방향(DR1)과 제 2 방향(DR2)을 따라 지그재그 형태로 배열될 수 있다. 서브 화소들(SP)의 배열은 실시 예들에 따라 가변할 수 있다. 제 1 방향(DR1)은 행 방향이고, 제 2 방향(DR2)은 열 방향일 수 있다.
복수의 서브 화소들(SP) 중 2 이상의 서브 화소들은 하나의 화소(PXL)를 구성할 수 있다. 도 3에서, 화소(PXL)가 3개의 서브 화소들(SP1~SP3)을 포함하는 것으로 도시되나, 실시 예들은 이에 한정되지 않는다. 예를 들면, 화소(PXL)는 2개의 서브 화소들을 포함할 수 있다. 이하, 설명의 편의를 위해 화소(PXL)가 제 1 내지 제 3 서브 화소들(SP1~SP3)을 포함하는 것으로 가정한다.
제 1 내지 제 3 서브 화소들(SP1~SP3) 각각은 레드, 그린, 블루, 시안, 마젠타, 옐로우 등과 같은 다양한 컬러들 중 하나의 광을 생성할 수 있다. 이하, 명확 및 간결한 설명을 위해, 제 1 서브 화소(SP1)는 레드 컬러의 광을 생성하도록 구성되고, 제 2 서브 화소(SP2)는 그린 컬러의 광을 생성하도록 구성되고, 제 3 서브 화소(SP3)는 블루 컬러의 광을 생성하는 것으로 가정한다.
제 1 내지 제 3 서브 화소들(SP1~SP3) 각각은 광을 생성하도록 구성되는 적어도 하나의 발광 소자를 포함할 수 있다. 실시 예들에서, 제 1 내지 제 3 서브 화소들(SP1~SP3)의 발광 소자들은 동일한 컬러의 광을 생성할 수 있다. 예를 들면, 제 1 내지 제 3 서브 화소들(SP1~SP3)의 발광 소자들은 블루(blue) 컬러의 광을 생성할 수 있다. 다른 실시 예들에서, 제 1 내지 제 3 서브 화소들(SP1~SP3)의 발광 소자들은 서로 상이한 컬러들의 광을 생성할 수 있다. 예를 들면, 제 1 내지 제 3 서브 화소들(SP1~SP3)의 발광 소자들은 각각 레드 컬러, 그린 컬러, 및 블루 컬러의 광을 생성할 수 있다.
표시 패널(DP)로서, 마이크로 스케일 혹은 나노 스케일의 발광 다이오드를 발광 소자로 이용하는 발광 다이오드 표시 패널(LED Display panel), 유기 발광 다이오드를 발광 소자로 이용하는 유기 발광 표시 패널(organic Light Emitting display panel, OLED panel) 등과 같은 자발광이 가능한 표시 패널이 사용될 수 있다.
비표시 영역(NDA)에, 서브 화소들(SP)을 제어하기 위한 구성 요소가 배치될 수 있다. 서브 화소들(SP)과 연결된 배선들, 예를 들면 도 1의 제 1 내지 제 m 게이트 라인들(GL1~GLm), 제 1 내지 제 n 데이터 라인들(DL1~DLn), 전원 라인들(PL), 및 화소 제어 라인들(PXCL)은 비표시 영역(NDA)에 배치될 수 있다.
도 1의 게이트 드라이버(120), 데이터 드라이버(130), 전압 생성기(140), 및 컨트롤러(150) 중 적어도 하나는 표시 패널(DP)의 비표시 영역(NDA)에 배치될 수 있다. 실시 예들에서, 게이트 드라이버(120)가 비표시 영역(NDA)에 배치될 수 있다. 이러한 경우, 데이터 드라이버(130), 전압 생성기(140), 및 컨트롤러(150)는 표시 패널(DP)과 구분된 도 1의 드라이버 집적 회로(DIC)로서 구현될 수 있으며, 드라이버 집적 회로(DIC)는 비표시 영역(NDA)에 배치된 배선들에 연결될 수 있다. 다른 실시 예들에서, 게이트 드라이버(120)는 데이터 드라이버(130), 전압 생성기(140), 및 컨트롤러(150)와 함께 표시 패널(DP)과 구분된 하나의 집적 회로로서 구현될 수 있다.
실시 예들에서, 표시 영역(DA)은 다양한 형상들을 가질 수 있다. 표시 영역(DA)은 직선 및/또는 곡선의 변들을 포함하는 폐 루프의 형상을 가질 수 있다. 예를 들면, 표시 영역(DA)은 다각형, 원, 반원, 타원 등의 형상들을 가질 수 있다.
실시 예들에서, 표시 패널(DP)은 평탄한 표시면을 가질 수 있다. 다른 실시 예들에서, 표시 패널(DP)은 적어도 부분적으로 둥근 표시면을 가질 수 있다. 실시 예들에서, 표시 패널(DP)은 구부리거나(bendable), 접히거나(foldable), 말릴(rollable) 수 있다. 이러한 경우들에서, 표시 패널(DP) 및/또는 표시 패널(DP)의 기판은 유연한(flexible) 성질을 갖는 재료들을 포함할 수 있다.
도 4는 도 3의 표시 패널의 실시 예를 보여주는 단면도이다.
도 4를 참조하면, 표시 패널(DP)은 기판(SUB), 그리고 기판(SUB) 상에서 제 1 및 제 2 방향들(DR1, DR2)과 교차하는 제 3 방향(DR3)으로 순차적으로 적층되는 화소 회로층(PCL, pixel circuit layer), 표시 소자층(DPL, display element layer), 및 광 기능층(LFL, light functional layer)을 포함할 수 있다.
기판(SUB)은 유리, 수지(resin)와 같은 절연성 물질로 이루어질 수 있다. 예를 들면, 기판(SUB)은 글래스 기판을 포함할 수 있다. 다른 예로서, 기판(SUB)은 PI(Polyimide) 기판을 포함할 수 있다. 또 다른 예로서, 기판(SUB)은 반도체 공정을 이용하여 형성된 실리콘 웨이퍼 기판을 포함할 수 있다.
실시 예들에서, 기판(SUB)은 휘거나 접힘이 가능하도록 가요성을 갖는 재료로 이루어질 수 있고, 단층 구조 또는 다층 구조를 가질 수 있다. 예를 들면, 가요성을 갖는 재료로는 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 하나를 포함할 수 있다. 다만, 실시 예들은 이에 한정되지 않는다.
기판(SUB) 상에 화소 회로층(PCL)이 배치될 수 있다. 화소 회로층(PCL)은 절연층들 및 절연층들 사이에 배치되는 반도체 패턴들과 도전 패턴들을 포함할 수 있다. 화소 회로층(PCL)의 도전 패턴들은 회로 소자들, 배선들 등으로 기능할 수 있다.
화소 회로층(PCL)의 회로 소자들은 도 3의 서브 화소들(SP) 각각의 서브 화소 회로(SPC, 도 2 참조)를 포함할 수 있다. 다시 말해, 화소 회로층(PCL)의 회로 소자들은 서브 화소 회로(SPC)의 트랜지스터들 및 하나 또는 그 이상의 커패시터들로 제공될 수 있다.
화소 회로층(PCL)의 배선들은 서브 화소들(SP)에 연결된 배선들을 포함할 수 있다. 화소 회로층(PCL)의 배선들은 표시 소자층(DPL)을 구동하는 데에 필요한 다양한 신호 라인들 및/또는 전압 라인들을 포함할 수 있다.
화소 회로층(PCL) 상에 표시 소자층(DPL)이 배치될 수 있다. 표시 소자층(DPL)은 서브 화소들(SP)의 발광 소자들을 포함할 수 있다.
표시 소자층(DPL) 상에 광 기능층(LFL)이 배치될 수 있다. 광 기능층(LFL)은 색 변환 입자들 및/또는 산란 입자들을 갖는 광 변환 패턴들을 포함할 수 있다. 예를 들면, 색 변환 입자들은 양자점들(quantum dots)을 포함할 수 있다. 양자점들은 표시 소자층(DPL)으로부터 방출되는 광의 파장(또는 색상)을 변화시킬 수 있다. 광 기능층(LFL)은 산란 입자들을 갖는 광 산란 패턴들을 더 포함할 수 있다. 실시 예들에서, 광 변환 패턴들 및 광 산란 패턴들은 생략될 수 있다.
광 기능층(LFL)은 컬러 필터들을 포함하는 컬러 필터층을 더 포함할 수 있다. 컬러 필터는 특정 파장(또는, 특정 색상)의 광을 선택적으로 투과시킬 수 있다. 실시 예들에서, 컬러 필터층은 생략될 수 있다.
광 기능층(LFL) 상에 표시 패널(DP)의 노출면(혹은 상면)을 보호하기 위한 윈도우가 제공될 수 있다. 윈도우는 외부 충격으로부터 표시 패널(DP)을 보호할 수 있다. 윈도우는 광학 투명 점착(또는 접착) 부재를 통해 광 기능층(LFL)에 결합될 수 있다. 윈도우는 유리 기판, 플라스틱 필름, 플라스틱 기판으로부터 선택된 다층 구조를 가질 수 있다. 이러한 다층 구조는 연속 공정 또는 접착층을 이용한 접착 공정을 통해 형성될 수 있다. 윈도우의 전체 또는 일부는 가요성을 가질 수 있다.
도 5는 도 3의 표시 패널의 다른 실시 예를 보여주는 단면도이다.
도 5를 참조하면, 표시 패널(DP')은 기판(SUB), 화소 회로층(PCL), 표시 소자층(DPL), 입력 감지층(ISL), 및 광 기능층(LFL)을 포함할 수 있다. 기판(SUB), 화소 회로층(PCL), 표시 소자층(DPL), 및 광 기능층(LFL)은 도 4를 참조하여 설명된 기판(SUB), 화소 회로층(PCL), 표시 소자층(DPL), 및 광 기능층(LFL)과 각각 마찬가지로 구성된다. 이하, 중복되는 설명은 생략된다.
입력 감지층(ISL)은 표시 패널(DP')의 상면(혹은 표시면)에 대한 사용자 입력을 감지할 수 있다. 입력 감지층(ISL)은 사용자의 손, 펜 등과 같은 외부의 오브젝트를 감지하기에 적합한 구성들을 포함할 수 있다. 예를 들면, 입력 감지층(ISL)은 터치 전극들을 포함할 수 있다.
도 6은 도 3의 화소들 중 어느 하나의 실시 예를 보여주는 평면도이다.
도 6을 참조하면, 화소(PXL)는 제 1 내지 제 3 서브 화소들(SP1~SP3)을 포함할 수 있다. 제 1 내지 제 3 서브 화소들(SP1~SP3)은 제 1 방향(DR1)으로 배열될 수 있다. 그러나, 화소(PXL)의 배열은 이에 한정되지 않으며, 실시 예들에 따라 다양하게 변할 수 있다. 예를 들면, 제 1 내지 제 3 서브 화소들(SP1~SP3)은 지그재그로 배열될 수 있다.
제 1 내지 제 3 서브 화소들(SP1~SP3)에 제 1 내지 제 3 애노드 전극들(AE1~AE3)이 각각 배치될 수 있다. 제 1 애노드 전극(AE1)은 제 1 서브 화소(SP1)의 서브 화소 회로(SPC, 도 2 참조)에 연결된 애노드 전극(AE, 도 2 참조)으로서 제공될 수 있다. 제 2 애노드 전극(AE2)은 제 2 서브 화소(SP2)의 서브 화소 회로(SPC)에 연결된 애노드 전극(AE)으로서 제공될 수 있다. 제 3 애노드 전극(AE3)은 제 3 서브 화소(SP3)의 서브 화소 회로(SPC)에 연결된 애노드 전극(AE)으로서 제공될 수 있다.
캐소드 전극(CE)은 제 1 내지 제 3 애노드 전극들(AE1~AE3)으로부터 이격될 수 있다. 캐소드 전극(CE)은 제 1 내지 제 3 애노드 전극들(AE1~AE3)과 동일한 높이에 배치될 수 있다. 캐소드 전극(CE)은 제 1 내지 제 3 애노드 전극들(AE1~AE3)으로부터 제 2 방향(DR2)으로 이격될 수 있다. 실시 예들에서, 캐소드 전극(CE)은 제 1 방향(DR1)으로 연장되어, 제 1 내지 제 3 서브 화소들(SP1~SP3)에 대한 공통 전극으로 사용될 수 있다. 도시되지는 않으나, 캐소드 전극(CE)은 제 1 방향(DR1) 뿐만 아니라 제 2 방향(DR2)으로 연장되어, 도 3의 서브 화소들(SP) 전체에 대한 공통 전극으로 사용될 수 있다. 캐소드 전극(CE)은 화소(PXL) 및 화소(PXL)에 인접하는 다른 화소들에 대한 공통 전극으로 사용될 수 있다. 이와 같이, 캐소드 전극(CE)은 다양한 형상들을 가질 수 있다.
제 1 내지 제 3 애노드 전극들(AE1~AE3) 상에, 하나 또는 그 이상의 제 1 발광 소자들(LD1_1, LD1_2), 하나 또는 그 이상의 제 2 발광 소자들(LD2_1, LD2_2)(또는, LD2_1'' and LD2_2''), 및 하나 또는 그 이상의 제 3 발광 소자들(LD3_1, LD3_2)(또는, LD3_2'')이 배치될 수 있다. 제 1 발광 소자들(LD1)은 제 1 애노드 전극(AE1)에 연결될 수 있다. 제 2 발광 소자들(LD2)은 제 2 애노드 전극(AE2)에 연결될 수 있다. 제 3 발광 소자들(LD3)은 제 3 애노드 전극(AE3)에 연결될 수 있다. 각 서브 화소에 복수의 발광 소자들이 제공되는 경우, 각 애노드 전극은 제 2 방향(DR2)과 같이 특정 방향으로 연장되는 형상을 가질 수 있으며, 그것에 연결된 발광 소자들은 동일한 방향으로 배열될 수 있다.
제 1 발광 소자들(LD1)은 제 1 서브 화소(SP1)에 포함된 도 2의 발광 소자(LD)로 제공될 수 있다. 제 2 발광 소자들(LD2)은 제 2 서브 화소(SP2)에 포함된 도 2의 발광 소자(LD)로 제공될 수 있다. 제 3 발광 소자들(LD3)은 제 3 서브 화소(SP3)에 포함된 도 2의 발광 소자(LD)로 제공될 수 있다. 하나의 서브 화소에 복수의 발광 소자들이 제공되는 경우, 복수의 발광 소자들은 애노드 전극과 캐소드 전극 사이에 병렬 연결되어 도 2의 발광 소자(LD)로 제공될 수 있다.
제 1 발광 소자들(LD1), 제 2 발광 소자들(LD2), 및 제 3 발광 소자들(LD3)은 무기 발광 물질을 포함하는 무기 발광 다이오드들일 수 있다. 그러나, 실시 예들은 이에 한정되지 않으며, 예를 들면 유기 발광 다이오드들이 사용될 수 있다.
도 7은 도 6의 Ⅰ ~ Ⅰ'선에 따른 단면도이다.
도 6 및 도 7을 참조하면, 기판(SUB) 상에 화소 회로층(PCL), 표시 소자층(DPL), 및 광 기능층(LFL)이 순차적으로 배치될 수 있다.
기판(SUB)은 제 1 방향(DR1) 및 제 1 방향(DR1)과 교차하는 제 2 방향(DR2)으로 연장될 수 있다. 기판(SUB) 상에 화소 회로층(PCL), 표시 소자층(DPL), 및 광 기능층(LFL)이 제 1 및 제 2 방향들(DR1, DR2)과 교차하는 제 3 방향(DR3)으로 배치될 수 있다.
화소 회로층(PCL)은 기판(SUB) 상에 적층된 절연층들, 반도체 패턴들, 및 도전 패턴들을 포함할 수 있다. 절연층들은 버퍼층(BFL), 하나 또는 그 이상의 층간 절연층들(ILD), 및 하나 또는 그 이상의 패시베이션층들(PSV1, PSV2)을 포함할 수 있다. 반도체 패턴들 및 도전 패턴들은 절연층들 사이에 위치할 수 있다. 도전 패턴들은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 및 은(Ag) 중 적어도 하나의 물질을 포함할 수 있다.
도 2를 참조하여 설명된 바와 같이, 제 1 내지 제 3 서브 화소들(SP1~SP3) 각각의 서브 화소 회로(SPC, 도 2 참조)는 트랜지스터들 및 하나 또는 그 이상의 커패시터들을 포함할 수 있다. 화소 회로층(PCL)의 반도체 패턴들 및 도전 패턴들은 서브 화소 회로(SPC)의 트랜지스터들 및 커패시터들로 기능할 수 있다. 또한, 화소 회로층(PCL)의 도전 패턴들은 배선들, 예를 들면 도 1의 제 1 내지 제 m 게이트 라인들(GL1~GLm), 제 1 내지 제 n 데이터 라인들(DL1~DLn), 전원 라인들(PL), 및 화소 제어 라인들(PXCL)로 더 기능할 수 있다.
버퍼층(BFL)은 기판(SUB)의 일면 상에 배치될 수 있다. 버퍼층(BFL)은 화소 회로층(PCL)에 포함된 회로 소자들 및 배선들에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 무기 재료를 포함한 무기 절연층을 포함할 수 있다. 실시 예들에서, 버퍼층(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 버퍼층(BFL)은 단일층 혹은 다중층으로 제공될 수 있다. 버퍼층(BFL)이 다중층으로 제공되는 경우, 각 층은 서로 동일한 물질로 형성되거나 서로 다른 물질로 형성될 수 있다.
실시 예들에서, 기판(SUB)과 버퍼층(BFL) 사이에 하나 또는 그 이상의 배리어 층들이 배치될 수 있다. 배리어 층들 각각은 폴리이미드(polyimide)를 포함할 수 있다.
버퍼층(BFL) 상에, 제 1 내지 제 3 서브 화소들(SP1~SP3)에 각각 대응하는 제 1 내지 제 3 트랜지스터들(T_SP1~T_SP3)이 배치될 수 있다. 제 1 트랜지스터(T_SP1)는 제 1 서브 화소(SP1)에 포함된 서브 화소 회로(SPC)의 트랜지스터들 중 어느 하나일 수 있다. 제 2 트랜지스터(T_SP1)는 제 2 서브 화소(SP2)에 포함된 서브 화소 회로(SPC)의 트랜지스터들 중 어느 하나일 수 있다. 제 3 트랜지스터(T_SP3)는 제 3 서브 화소(SP3)에 포함된 서브 화소 회로(SPC)의 트랜지스터들 중 어느 하나일 수 있다. 제 1 내지 제 3 트랜지스터들(T_SP1~T_SP3) 각각은 해당 서브 화소의 트랜지스터들 중 애노드 전극에 연결된 트랜지스터로 이해될 수 있다.
제 1 트랜지스터(T_SP1)는 반도체 패턴(SCP), 게이트 전극(GE), 제 1 단자(ET1), 및 제 2 단자(ET2)를 포함할 수 있다. 제 1 단자(ET1)는 소스 전극 및 드레인 전극 중 어느 하나일 수 있으며, 제 2 단자(ET2)는 소스 전극 및 드레인 전극 중 나머지 하나일 수 있다. 예를 들면, 제 1 단자(ET1)는 소스 전극일 수 있고, 제 2 단자(ET2)는 드레인 전극일 수 있다.
반도체 패턴(SCP)은 버퍼층(BFL) 상에 배치될 수 있다. 반도체 패턴(SCP)은 제 1 단자(ET1)에 접촉하는 제 1 컨택 영역과 제 2 단자(ET2)에 접촉하는 제 2 컨택 영역을 포함할 수 있다. 제 1 컨택 영역과 제 2 컨택 영역 사이의 영역은 채널 영역일 수 있다. 채널 영역은 제 1 트랜지스터(T_SP1)의 게이트 전극(GE)과 중첩할 수 있다. 채널 영역은, 불순물이 도핑되지 않은 반도체 패턴으로서, 진성 반도체일 수 있다. 제 1 컨택 영역과 제 2 컨택 영역은 불순물이 도핑된 반도체 패턴일 수 있다. 불순물로, 예를 들면 p형 불순물이 사용될 수 있으나, 실시 예들은 이에 한정되지 않는다.
반도체 패턴(SCP)은 다양한 타입들의 반도체들 중 어느 하나, 예를 들면 비정질 실리콘(amorphous silicon) 반도체, 단결정 실리콘(monocrystalline silicon) 반도체, 다결정 실리콘(polycrystalline silicon) 반도체, 저온 폴리 실리콘(low temperature poly silicon) 반도체, 및 산화물 반도체 중 어느 하나를 포함할 수 있다.
반도체 패턴(SCP) 상에 순차적으로 적층된 층간 절연층들(ILD)이 배치될 수 있다. 층간 절연층들(ILD)은 무기 재료를 포함한 무기 절연층들일 수 있다. 예를 들면, 층간 절연층들(ILD) 각각은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 그러나, 층간 절연층들(ILD)이 이에 한정되는 것은 아니다. 예를 들면, 층간 절연층들(ILD) 중 어느 하나는 유기 재료를 포함한 유기 절연층을 포함할 수 있다.
층간 절연층들(ILD)은 층간 절연층들(ILD) 사이에 배치되는 도전 패턴들 및/또는 반도체 패턴들을 서로 전기적으로 분리시킬 수 있다. 예를 들면, 층간 절연층들(ILD)은 반도체 패턴(SCP) 상에 배치되는 게이트 절연층(GI)을 포함할 수 있다. 게이트 절연층(GI)은 반도체 패턴(SCP)이 게이트 전극(GE)으로부터 이격되도록, 반도체 패턴(SCP)과 게이트 전극(GE) 사이에 배치될 수 있다. 실시 예들에서, 게이트 절연층(GI)은 반도체 패턴(SCP) 및 버퍼층(BFL) 상에 전면적으로 제공되어, 반도체 패턴(SCP)과 버퍼층(BFL)을 커버할 수 있다. 도전 패턴들 및/또는 반도체 패턴들에 요구되는 층들의 수가 증가할수록, 층간 절연층들(ILD)의 수는 증가할 수 있다.
게이트 전극(GE)은 게이트 절연층(GI) 상에 배치될 수 있다. 게이트 전극(GE)은 반도체 패턴(SCP)의 채널 영역에 중첩할 수 있다. 실시 예들에서, 게이트 전극(GE)은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 및 은(Ag) 중 적어도 하나의 재료를 포함하는 단일층으로 제공될 수 있다. 실시 예들에서, 게이트 전극(GE)은 저저항 물질인 몰리브덴(Mo), 타이타늄(Ti), 구리(Cu), 알루미늄(Al), 및 은(Ag) 중 적어도 하나의 재료를 포함하는 다중층으로 제공될 수 있다.
제 1 및 제 2 단자들(ET1, ET2)은 층간 절연층들(ILD) 상에 배치될 수 있다. 제 1 및 제 2 단자들(ET1, ET2)은 층간 절연층들(ILD)을 관통하는 컨택 홀들을 통해 반도체 패턴(SCP)에 컨택할 수 있다. 제 1 및 제 2 단자들(ET1, ET2)은 반도체 패턴(SCP)의 제 1 및 제 2 컨택 영역들에 각각 컨택할 수 있다. 제 1 및 제 2 단자들(ET1, ET2) 각각은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 및 은(Ag) 중 적어도 하나의 물질을 포함할 수 있다.
제 1 및 제 2 단자들(ET1, ET2)이 반도체 패턴(SCP)과 전기적으로 연결된 별개의 전극들로 도시되나, 실시 예들은 이에 한정되지 않는다. 실시 예들에서, 제 1 단자(ET1)는 반도체 패턴(SCP)의 채널 영역의 일측에 인접한 제 1 컨택 영역일 수 있으며, 제 2 단자(ET2)는 채널 영역의 타측에 인접한 제 2 컨택 영역일 수 있다. 이러한 경우, 제 1 단자(ET1)는 층간 절연층들(ILD) 중 적어도 하나 상에 배치된 브릿지 전극과 같은 연결 수단을 통해 발광 소자(LD)에 전기적으로 연결될 수 있다.
실시 예들에서, 제 1 트랜지스터(T_SP1)는 저온 폴리 실리콘 트랜지스터로 구성될 수 있다. 그러나, 실시 예들은 이에 한정되지 않는다. 예를 들면, 제 1 트랜지스터(T_SP1)는 산화물 반도체 트랜지스터로 구성될 수도 있다. 실시 예들에서, 각 서브 화소의 서브 화소 회로는 서로 상이한 타입들의 트랜지스터들을 포함할 수 있다. 예를 들면, 제 1 트랜지스터(T_SP1)는 저온 폴리 실리콘 트랜지스터로 구성되고, 제 1 서브 화소(SP1)의 다른 트랜지스터는 산화물 반도체 트랜지스터로 구성될 수 있다. 이러한 경우, 해당 산화물 반도체 트랜지스터의 산화물 반도체는 제 1 트랜지스터(T_SP1)의 반도체 패턴(SCP)이 배치된 절연층이 아닌, 층간 절연층들(ILD) 중 어느 하나 상에 배치될 수 있다.
실시 예들에서, 제 1 트랜지스터(T_SP1)가 탑 게이트(top gate) 구조의 트랜지스터인 경우를 예로서 설명하였으나, 실시 예들은 이에 한정되지 않는다. 예를 들면, 제 1 트랜지스터(T_SP1)는 바텀 게이트(bottom gate) 구조의 트랜지스터일 수 있다. 이 밖에도, 제 1 트랜지스터(T_SP1)의 구조는 다양하게 변경될 수 있다.
제 2 및 제 3 트랜지스터들(T_SP2, T_SP3) 각각은 제 1 트랜지스터(T_SP1)와 마찬가지로 구성될 수 있다. 이하, 중복되는 설명은 생략된다.
층간 절연층들(ILD) 상에, 표시 패널(DP) 및/또는 표시 장치(DD)의 다양한 배선들 중 적어도 일부가 더 배치될 수 있다.
제 1 내지 제 3 트랜지스터들(T_SP1~T_SP3) 상에 제 1 패시베이션층(PSV1)이 배치될 수 있다. 패시베이션층은 보호층 혹은 비아층으로 지칭될 수도 있다. 제 1 패시베이션층(PSV1)은 그것의 하부에 배치되는 구성 요소들을 보호하며, 평탄한 상면을 제공할 수 있다.
제 1 패시베이션층(PSV1) 상에, 제 1 내지 제 3 연결 패턴들(CP1~CP3)이 배치될 수 있다. 제 1 내지 제 3 연결 패턴들(CP1~CP3)은 제 1 패시베이션층(PSV1)을 관통하여 제 1 내지 제 3 트랜지스터들(T_SP1~T_SP3)의 제 1 단자들(ET1)에 각각 연결될 수 있다. 제 1 내지 제 3 연결 패턴들(CP1~CP3)은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 및 은(Ag) 중 적어도 하나의 재료를 포함할 수 있다.
제 1 패시베이션층(PSV1) 상에, 표시 패널(DP) 및/또는 표시 장치(DD)의 다양한 배선들 중 적어도 일부가 더 배치될 수 있다.
제 1 내지 제 3 연결 패턴들(CP1~CP3) 및 제 1 패시베이션층(PSV1) 상에, 제 2 패시베이션층(PSV2)이 배치될 수 있다. 제 1 패시베이션층(PSV1)은 그것의 하부에 배치되는 구성 요소들을 보호하며, 평탄한 상면을 제공할 수 있다.
제 1 및 제 2 패시베이션층들(PSV1, PSV2) 각각은 무기 재료를 포함한 무기 절연층 및/또는 유기 재료를 포함한 유기 절연층을 포함할 수 있다. 무기 절연층은, 예를 들면, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 유기 절연층은, 예를 들면, 아크릴계 수지(acrylic resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenol resin), 폴리아미드계 수지(polyamide resin), 폴리이미드계 수지(polyimide resin), 불포화 폴리에스테르계 수지(unsaturated polyester resin), 폴리페닐렌 에테르계 수지(poly-phenylen ether resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfide resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.
제 1 및 제 2 패시베이션층들(PSV1, PSV2)은 층간 절연층들(ILD) 중 어느 하나와 동일한 재료를 포함할 수 있으나, 실시 예들은 이에 한정되지 않는다. 제 1 및 제 2 패시베이션층들(PSV1, PSV2) 각각은 단일층으로 제공될 수 있으나, 다중층으로 제공될 수도 있다.
제 2 패시베이션층(PSV2) 상에, 표시 소자층(DPL)이 배치될 수 있다. 표시 소자층(DPL)은 제 1 내지 제 3 애노드 전극들(AE1~AE3), 제 1 뱅크(BNK1), 제 1 내지 제 3 발광 소자들(LD1_1~LD3_1), 제 1 내지 제 3 오버코트 패턴들(OCP1~OCP3), 적어도 하나의 절연층(INS), 캐소드 전극(CE), 제 1 및 제 2 투명 전극층들(ITO1, ITO2) 및 캡핑층(CPL)을 포함할 수 있다.
화소 회로층(PCL) 상에서, 제 1 내지 제 3 애노드 전극들(AE1~AE3)이 제 1 내지 제 3 서브 화소들(SP1~SP3)에 각각 배치될 수 있다.
제 1 애노드 전극(AE1)은 제 2 패시베이션층(PSV2)을 관통하는 컨택 홀을 통해 제 1 연결 전극(CP1)과 전기적으로 연결될 수 있다. 제 2 애노드 전극(AE2)은 제 2 패시베이션층(PSV2)을 관통하는 다른 컨택 홀을 통해 제 2 연결 전극(CP2)과 전기적으로 연결될 수 있다. 제 3 애노드 전극(AE3)은 제 2 패시베이션층(PSV2)을 관통하는 또 다른 컨택 홀을 통해 제 3 연결 전극(CP3)과 전기적으로 연결될 수 있다. 이와 같이, 제 1 내지 제 3 애노드 전극들(AE1~AE3)은 제 1 내지 제 3 트랜지스터들(T_SP1~T_SP3)에 각각 전기적으로 연결될 수 있다.
제 1 내지 제 3 애노드 전극들(AE1~AE3) 상에 제 1 뱅크(BNK1)가 배치될 수 있다. 제 1 뱅크(BNK1)는 제 1 내지 제 3 애노드 전극들(AE1~AE3)의 일부들을 노출하는 제 1 개구부들(OP1)을 가질 수 있다. 제 1 뱅크(BNK1)의 제 1 개구부들(OP1)에 제 1 내지 제 3 발광 소자들(LD1_1~LD3_1)이 배치될 수 있다. 이와 같이, 제 1 뱅크(BNK1)는 제 1 내지 제 3 발광 소자들(LD1~LD3)이 위치하는 영역들을 정의하는 화소 정의막으로 제공될 수 있다.
제 1 뱅크(BNK1)는 차광 물질을 포함하도록 구성되어, 인접한 서브 화소들 사이에서의 광 섞임을 방지할 수 있다. 실시 예들에서, 제 1 뱅크(BNK1)는 유기 재료를 포함할 수 있다. 예를 들면, 제 1 뱅크(BNK1)는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenol resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기 절연 물질을 포함할 수 있다.
제 1 내지 제 3 애노드 전극들(AE1~AE3)의 노출된 부분 상에, 제 1 내지 제 3 반사 전극들(RFE1~RFE3)이 배치될 수 있다. 도 7에는 도시되지 않았으나, 출광 효율을 더욱 향상시키기 위해, 제 1 내지 제 3 반사 전극들(RFE1~RFE3)은 제 1 개구부들(OP1)에 인접하는 제 1 뱅크(BNK1)의 측면으로 연장되어 더 배치될 수도 있다. 제 1 내지 제 3 반사 전극들(RFE1~RFE3)은 광을 반사하기에 적합한 도전성 물질들을 포함할 수 있다. 이에 따라, 제 1 내지 제 3 발광 소자들(LD1_1~LD3_1)의 출광 효율은 향상될 수 있다. 실시 예들에서, 제 1 내지 제 3 반사 전극들(RFE1~RFE3)은 알루미늄(Al), 은(Ag), 마그네슘(Mg), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 및 그것들로부터 선택된 2 이상의 재료들의 합금 중 적어도 하나를 포함할 수 있다. 다만, 실시 예들은 이에 한정되지 않는다.
제 1 발광 소자(LD1_1)는 제 1 반도체층(11), 활성층(12), 제 2 반도체층(13), 및 보조층(15)을 포함할 수 있다. 제 1 발광 소자(LD1_1)는 보조층(15), 제 1 반도체층(11), 활성층(12), 및 제 2 반도체층(13)이 순차적으로 적층된 발광 적층체를 포함할 수 있다.
제 1 발광 소자(LD1_1)는 본딩 전극(BDE1_1)을 포함할 수 있다. 본딩 전극(BDE1_1)은 제 1 발광 소자(LD1_1)의 제 3 방향(DR3)의 반대 방향의 끝 부분으로서, 제 1 오버코트 패턴(OCP1)에 인접할 수 있다. 제 1 발광 소자(LD1_1)의 제 1 단부(EPT1)는 제 1 오버코트 패턴(OCP1)에 인접한 본딩 전극(BDE1_1)을 지칭할 수 있다. 예를 들어, 제 1 발광 소자(LD1_1)의 제 1 단부(EPT1)는 본딩 전극(BDE1_1)의 측면(EPT1_SS)과 하면 중 적어도 하나를 포함할 수 있다. 본딩 전극(BDE1_1)은 공융 금속(eutectic metal)을 포함할 수 있다. 본딩 전극(BDE1_1)은 제 2 반도체층(13)에 연결될 수 있다.
제 1 반도체층(11)은 활성층(12)에 전자를 제공하도록 구성될 수 있다. 제 1 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들면, 제 1 반도체층(11)은 갈륨 질화물(GaN), 알루미늄 갈륨 질화물(AlGaN), 인듐 갈륨 질화물(InGaN), 알루미늄 질화물(AlN), 및 인듐 질화물(InN) 중 어느 하나의 반도체 물질을 포함할 수 있으며, 규소(Si), 게르마늄(Ge), 주석(Sn) 등과 같은 제 1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 n형 반도체층일 수 있다. 다만, 제 1 반도체층(11)을 구성하는 재료는 이에 한정되는 것은 아니며, 이 외에도 다양한 재료가 제 1 반도체층(11)을 구성할 수 있다. 본 발명의 일 실시예에 있어서, 제 1 반도체층(11)은 제 1 도전성의 도펀트(혹은 n형 도펀트)가 도핑된 갈륨 질화물(GaN) 반도체 물질을 포함할 수 있다. 실시예에 따라, 제 1 반도체층(11)은 보조층(15)과 함께 n형 반도체층을 구성할 수 있다.
활성층(12)은 전자와 정공이 재결합되는 영역일 수 있다. 활성층(12)에서 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며서, 그에 상응하는 파장을 갖는 광이 생성될 수 있다. 활성층(12)은 단일 또는 다중 양자 우물(quantum wells) 구조로 형성될 수 있다. 활성층(12)이 다중 양자 우물 구조로 형성되는 경우, 장벽층(barrier layer), 스트레인 강화층(strain reinforcing layer), 및 웰층(well layer)을 포함하는 유닛이 반복적으로 적층되어 활성층(12)을 형성할 수 있다. 다만, 활성층(12)의 실시 예들은 이에 한정되지 않는다.
제 2 반도체층(13)은 활성층(12)에 정공을 제공할 수 있다. 제 2 반도체층(13)은 활성층(12)을 사이에 두고 제 1 반도체층(11)과 이격될 수 있다. 제 2 반도체층(13)은 제 1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제 2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들면, 제 2 반도체층(13)은 갈륨 질화물(GaN), 알루미늄 갈륨 질화물(AlGaN), 인듐 갈륨 질화물(InGaN), 알루미늄 질화물(AlN), 및 인듐 질화물(InN) 중 적어도 하나의 반도체 물질을 포함할 수 있으며, 마그네슘(Mg), 아연(Zn), 칼슘(Ca), 스트론튬(Sr), 바륨(Ba) 등과 같은 제 2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 p형 반도체층일 수 있다. 다만, 제 2 반도체층(13)을 구성하는 재료가 이에 한정되는 것은 아니며, 이 외에도 다양한 재료가 제 2 반도체층(13)을 구성할 수 있다. 본 발명의 일 실시예에 있어서, 제 2 반도체층(13)은 제 2 도전성의 도펀트(혹은 p형 도펀트)가 도핑된 갈륨 질화물(GaN) 반도체 물질을 포함할 수 있다.
보조층(15)은 불순물이 도핑되지 않은 갈륨 질화물(GaN) 반도체 물질을 포함할 수 있으며, 제 1 반도체층(11)과 함께 n형 반도체층을 구성할 수 있다. 보조층(15)은 제 1 발광 소자(LD1_1)의 제 3 방향(DR3)의 끝 부분으로서, 캡핑층(CPL)에 인접할 수 있다. 제 1 발광 소자(LD1_1)의 제 2 단부(EPT2)는 제 1 발광 소자(LD1_1)의 제 1 단부(EPT1)로부터 제 3 방향(DR3)으로 이격될 수 있다. 제 1 발광 소자(LD1_1)의 제 2 단부(EPT2)는 캡핑층(CPL)에 인접한 보조층(15)을 지칭할 수 있다. 예를 들어, 제 1 발광 소자(LD1_1)의 제 2 단부(EPT2)는 보조층(15)의 상면을 포함할 수 있다.
제 1 발광 소자(LD1_1)는 발광 적층체의 측면(SPT)을 커버하는 절연막(14)을 더 포함할 수 있다. 측면(SPT)은 제 1 발광 소자(LD1_1)의 제 1 단부(EPT1)와 제 2 단부(EPT2) 사이에 배치될 수 있다. 절연막(14)은 활성층(12)이 제 1 및 제 2 반도체층들(11, 13) 외의 다른 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 절연막(14)은 투명한 절연 물질을 포함할 수 있다. 절연막(14)은 본딩 전극(BDE1_1)을 노출하도록 구성될 수 있다. 절연막(14)은 제 2 단부(EPT2)를 노출하도록 구성될 수 있다.
제 1 내지 제 3 발광 소자들(LD1_1~LD3_1)이 배치된 제 1 개구부들(OP1) 내에, 제 1 내지 제 3 오버코트 패턴들(OCP1~OCP3)이 배치될 수 있다. 제 1 내지 제 3 반사 전극들(RFE1~RFE3) 상에 제 1 내지 제 3 오버코트 패턴들(OCP1~OCP3)이 배치될 수 있다. 제 1 내지 제 3 오버코트 패턴들(OCP1~OCP3)은 제 1 내지 제 3 발광 소자들(LD1_1~LD3_1)이 움직이지 않도록 고정시킬 수 있다. 또한, 제 1 내지 제 3 오버코트 패턴들(OCP1~OCP3)은 그것의 하부에 배치된 구성들을 먼지, 수분 등과 같은 이물질로부터 보호할 수 있다. 예를 들면, 제 1 내지 제 3 오버코트 패턴들(OCP1~OCP3)은 무기 절연층 및 유기 절연층 중 적어도 하나를 포함할 수 있다. 예를 들면, 제 1 내지 제 3 오버코트 패턴들(OCP1~OCP3)은 에폭시(epoxy)를 포함할 수 있으나, 실시 예들은 이에 한정되지 않는다.
실시 예들에서, 제 1 오버코트 패턴(OCP1)은 제 1 발광 소자(LD1_1)의 제 1 단부(EPT1) 및 제 1 애노드 전극(AE1) 사이에 배치될 수 있다. 제 1 오버코트 패턴(OCP1)은 제 1 발광 소자(LD1_1)의 제 1 단부(EPT1) 및 제 1 반사 전극(RFE1) 사이에 배치될 수 있다. 제 1 오버코트 패턴(OCP1)은 제 1 발광 소자(LD1_1)의 제 1 단부(EPT1)와 접할 수 있다. 제 2 오버코트 패턴(OCP2)은 제 2 발광 소자(LD2_1)의 제 1 단부(EPT1) 및 제 2 애노드 전극(AE2) 사이에 배치될 수 있다. 제 2 오버코트 패턴(OCP2)은 제 2 발광 소자(LD2_1)의 제 1 단부(EPT1) 및 제 2 반사 전극(RFE2) 사이에 배치될 수 있다. 제 2 오버코트 패턴(OCP2)은 제 2 발광 소자(LD2_1)의 제 1 단부(EPT1)와 접할 수 있다. 그리고, 제 3 오버코트 패턴(OCP3)은 제 3 발광 소자(LD3_1)의 제 1 단부(EPT1) 및 제 3 애노드 전극(AE3) 사이에 배치될 수 있다. 제 3 오버코트 패턴(OCP3)은 제 3 발광 소자(LD3_1)의 제 1 단부(EPT1) 및 제 3 애노드 전극(AE3) 사이에 배치될 수 있다. 제 3 오버코트 패턴(OCP3)은 제 3 발광 소자(LD3_1)의 제 1 단부(EPT1)와 접할 수 있다.
제 1 내지 제 3 오버코트 패턴들(OCP1~OCP3) 상에 제 1 투명 전극층(ITO1)이 배치될 수 있다. 제 1 투명 전극층(ITO1)은 제 1 내지 제 3 오버코트 패턴들(OCP1~OCP3)에 접할 수 있다. 제 1 투명 전극층(ITO1)은 제 1 개구부들(OP1)에 의해 노출된 제 1 내지 제 3 애노드 전극들(AE1~AE3)의 일부와 서로 접할 수 있다. 제 1 투명 전극층(ITO1)은 제 1 내지 제 3 발광 소자들(LD1_1~LD3_1) 각각의 제 1 단부(EPT1)와 접할 수 있다. 예를 들어, 제 1 투명 전극층(ITO1)은 본딩 전극들(BDE1_1~BDE3_1) 각각의 측면(EPT1_SS)에 접할 수 있다. 또한, 제 1 투명 전극층(ITO1)은 제 1 내지 제 3 발광 소자들(LD1_1~LD3_1) 각각의 제 1 단부(EPT1)와 제 2 단부(EPT2) 사이에 배치된 측면(SPT)의 일부에도 접할 수 있다.
제 1 투명 전극층(ITO1)은 제 1 발광 소자(LD1_1)의 제 1 단부(EPT1)와 제 1 애노드 전극(AE1)을 전기적으로 연결할 수 있다. 제 1 투명 전극층(ITO1)은 제 2 발광 소자(LD2_1)의 제 1 단부(EPT1)와 제 2 애노드 전극(AE2)을 전기적으로 연결할 수 있다. 제 1 투명 전극층(ITO1)은 제 3 발광 소자(LD3_1)의 제 1 단부(EPT1)와 제 3 애노드 전극(AE3)을 전기적으로 연결할 수 있다. 예를 들어, 본딩 전극들(BDE1_1~BDE3_1)은 각각의 측면(EPT1_SS)에 접하는 제 1 투명 전극층(ITO1)을 통해 제 1 내지 제 3 애노드 전극들(AE1~AE3)에 전기적으로 연결될 수 있다.
실시 예들에서, 제 1 투명 전극층(ITO1)은 소정의 광 투과도를 만족하도록 실질적으로 투명 혹은 반투명하도록 구성될 수 있다. 실시 예들에서, 제 1 투명 전극층(ITO1)은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO) 등과 같은 다양한 투명 도전성 물질들 중 적어도 하나를 포함할 수 있다. 그러나, 제 1 투명 전극층(ITO1)의 물질은 이에 한정되지 않는다.
제 1 뱅크(BNK1) 및 제 1 투명 전극층(ITO1) 상에 적어도 하나의 절연층(INS)이 배치될 수 있다. 적어도 하나의 절연층(INS)은 그것의 하부에 배치되는 구성 요소들을 보호하며, 평탄한 상면을 제공할 수 있다. 적어도 하나의 절연층(INS)은 제 1 및 제 2 패시베이션층들(PSV1, PSV2) 중 어느 하나와 동일한 재료를 포함할 수 있으나, 실시 예들은 이에 한정되지 않는다.
적어도 하나의 절연층(INS)은 제 1 절연층(INS1) 및 제 2 절연층(INS2)을 포함할 수 있다. 제 1 절연층(INS1)은 제 1 내지 제 3 애노드 전극들(AE1~AE3) 및 캐소드 전극(CE, 도 6 참조) 상에 각각 배치될 수 있다. 제 2 절연층(INS2)은 제 1 절연층(INS1) 상에 배치될 수 있다. 예를 들어, 제 1 절연층(INS1)은 제 1 투명 전극층(ITO1)에 접할 수 있다. 제 2 절연층(INS2)은 제 1 내지 제 3 발광 소자들(LD1_1~LD3_1) 각각의 측면(SPT)에 접할 수 있다.
이와 같이, 제 1 내지 제 3 애노드 전극들(AE1~AE3) 상에 제 1 절연층(INS1)을 형성함으로써, 제 1 내지 제 3 발광 소자들(LD1_1~LD3_1)의 본딩 신뢰성을 향상시킬 수 있다. 구체적으로, 제 1 내지 제 3 오버코트 패턴들(OCP1~OCP3) 상에 제 1 내지 제 3 발광 소자들(LD1_1~LD3_1)을 본딩할 때 보다 자유로운 얼라인(align)이 가능할 수 있다.
실시 예들에서, 적어도 하나의 절연층(INS)은 제 1 내지 제 3 발광 소자들(LD1_1~LD3_1)과 중첩하지 않을 수 있다. 제 1 내지 제 3 발광 소자들(LD1_1~LD3_1)은 광 기능층(LFL)으로 돌출될 수 있다. 제 1 내지 제 3 발광 소자들(LD1_1~LD3_1)은 적어도 부분적으로 제 2 뱅크(BNK2)의 제 2 개구부들(OP2) 내에 위치할 수 있다. 예를 들면, 제 1 내지 제 3 발광 소자들(LD1_1~LD3_1) 각각의 제 2 단부(EPT2)의 기판(SUB)으로부터의 높이는 반사층(RFL)의 최하단(RBE)보다 높을 수 있다. 이에 따라, 제 1 내지 제 3 발광 소자들(LD1_1~LD3_1)로부터 방출된 광은 상대적으로 높은 비율로 광 기능층(LFL)에 제공될 수 있다.
적어도 하나의 절연층(INS) 상에 제 2 투명 전극층(ITO2)이 배치될 수 있다. 제 2 투명 전극층(ITO2)은 제 1 투명 전극층(ITO1)과 적어도 하나의 절연층(INS)을 사이에 두고 제 3 방향(DR3)으로 이격될 수 있다. 제 2 투명 전극층(ITO2)은 제 2 절연층(INS2)에 접할 수 있다.
제 2 투명 전극층(ITO2)은 제 1 내지 제 3 발광 소자들(LD1_1~LD3_1) 상에 배치될 수 있다. 제 2 투명 전극층(ITO2)은 제 1 내지 제 3 발광 소자들(LD1_1~LD3_1) 각각의 제 2 단부(EPT2)에 접할 수 있다. 제 2 투명 전극층(ITO2)은 적어도 하나의 절연층(INS)을 관통하는 컨택 홀(CTH, 도 8 참조)을 통해 캐소드 전극(CE)에 연결될 수 있다. 제 2 투명 전극층(ITO2)은 제 1 내지 제 3 발광 소자들(LD1_1~LD3_1) 각각의 제 2 단부(EPT2)와 캐소드 전극(CE)을 전기적으로 연결할 수 있다. 예를 들어, 제 1 내지 제 3 발광 소자들(LD1_1~LD3_1) 각각의 보조층(15)은 보조층(15)의 상면에 연결된 제 2 투명 전극층(ITO2)을 통해 캐소드 전극(CE)에 전기적으로 연결될 수 있다. 이에 따라, 제 1 내지 제 3 발광 소자들(LD1_1~LD3_1)은 제 1 내지 제 3 애노드 전극들(AE1~AE3)과 캐소드 전극(CE) 사이에 각각 전기적으로 연결될 수 있다.
실시 예들에서, 제 2 투명 전극층(ITO2)은 소정의 광 투과도를 만족하도록 실질적으로 투명 혹은 반투명하도록 구성될 수 있다. 실시 예들에서, 제 2 투명 전극층(ITO2)은 제 1 투명 전극층(ITO1)과 동일한 물질을 포함할 수 있으나, 실시 예들은 이에 한정되지 않는다.
도 6의 나머지 제 1 내지 제 3 발광 소자들(LD1_2~LD3_2)도, 도 7의 제 1 내지 제 3 발광 소자들(LD1_1~LD3_1)과 마찬가지로 구성될 수 있다.
캡핑층(CPL)은 제 2 투명 전극층(ITO2) 상에 배치될 수 있다. 캡핑층(CPL)은 제 1 및 제 2 투명 전극층들(ITO1, ITO2), 제 1 내지 제 3 발광 소자들(LD1_1~LD3_1) 등과 같은 캡핑층(CPL) 하부의 구성 요소들을 외부의 수분 및 습기 등으로부터 보호할 수 있다. 캡핑층(CPL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 그러나, 캡핑층(CPL)의 재료는 이에 한정되지 않는다.
캡핑층(CPL) 상에 광 기능층(LFL)이 배치될 수 있다. 광 기능층(LFL)은 제 2 뱅크(BNK2), 반사층(RFL), 제 3 패시베이션층(PSV3), 제 1 및 제 2 광 변환 패턴들(CCP1, CCP2), 광 산란 패턴(LSP), 저굴절층(LRL), 및 컬러 필터층(CFL)을 포함할 수 있다.
캡핑층(CPL) 상에 제 2 뱅크(BNK2)가 배치될 수 있다. 제 2 뱅크(BNK2)는 제 1 뱅크(BNK1)에 중첩할 수 있다. 제 2 뱅크(BNK2)는 제 1 개구부들(OP1)에 중첩하는 제 2 개구부들(OP2)을 가질 수 있다.
제 2 뱅크(BNK2)는 차광 물질을 포함하도록 구성되어, 인접한 화소들 및 제 1 내지 제 3 서브 화소들(SP1~SP3) 사이에서의 광 섞임을 방지할 수 있다. 실시 예들에서, 제 2 뱅크(BNK2)는 유기 재료를 포함할 수 있다. 예를 들면, 제 2 뱅크(BNK2)는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenol resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기 절연 물질을 포함할 수 있다.
제 2 개구부들(OP2)에 인접하는 제 2 뱅크(BNK2)의 측면들 상에, 반사층(RFL)이 배치될 수 있다. 반사층(RFL)은 입사되는 광을 반사하도록 구성되며, 이에 따라 출광 효율을 향상시킬 수 있다. 반사층(RFL)은 광을 반사하기에 적합한 재료를 포함할 수 있다. 반사층(RFL)은 알루미늄(Al), 은(Ag), 마그네슘(Mg), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 및 그것들로부터 선택된 2 이상의 재료들의 합금 중 적어도 하나를 포함할 수 있다. 다만, 실시 예들은 이에 한정되지 않는다.
제 1 내지 제 3 서브 화소들(SP1~SP3)에 대한 발광 영역(EMA)과 비발광 영역(NEMA)은 제 2 뱅크(BNK2)에 의해 정의되는 것으로 이해될 수 있다. 제 2 뱅크(BNK2)가 중첩하는 영역은 비발광 영역(NEMA)에 해당할 수 있다. 제 2 뱅크(BNK2)의 제 2 개구부들(OP2)에 중첩하는 영역은 발광 영역(EMA)에 해당할 수 있다.
캡핑층(CPL) 상에서, 제 2 개구부들(OP2) 내에 제 3 패시베이션층(PSV3)이 배치될 수 있다. 제 3 패시베이션층(PSV3)은 그것의 하부에 배치되는 구성 요소들을 보호하며, 평탄한 상면을 제공할 수 있다. 제 3 패시베이션층(PSV3)은 제 1 및 제 2 패시베이션층들(PSV1, PSV2) 중 어느 하나와 동일한 물질을 포함할 수 있으나, 실시 예들은 이에 한정되지 않는다.
제 3 패시베이션층(PSV3) 상에서, 제 2 개구부들(OP2) 내에 제 1 및 제 2 광 변환 패턴들(CCP1, CCP2)과 광 산란 패턴(LSP)이 배치될 수 있다.
제 1 및 제 2 광 변환 패턴들(CCP1, CCP2)과 광 산란 패턴(LSP)은 색 변환 입자들 및/또는 산란 입자들(scattering particles)을 포함할 수 있다. 색 변환 입자들은 입사된 광의 파장을 변경하여 입사된 광을 다른 색의 광으로 변환할 수 있다. 또한, 색 변환 입자들은 입사된 광을 산란시킬 수 있다. 실시 예들에서, 색 변환 입자들은 퀀텀 닷들(quantum dots)일 수 있다. 산란 입자들은 입사된 광을 산란시킬 수 있다.
실시 예들에서, 제 1 내지 제 3 발광 소자들(LD1_1~LD3_1)은 블루 컬러의 광을 방출하도록 구성될 수 있다. 이러한 경우, 제 1 광 변환 패턴(CCP1)은 블루 컬러의 광을 레드 컬러의 광으로 변환하도록 구성되는 제 1 색 변환 입자들(QD1)을 포함할 수 있다. 제 2 광 변환 패턴(CCP2)은 블루 컬러의 광을 그린 컬러의 광으로 변환하도록 구성되는 제 2 색 변환 입자들(QD2)을 포함할 수 있다. 광 산란 패턴(LSP)은, 출광 효율을 향상시키기 위해, 블루 컬러의 광을 산란시키는 산란 입자들(SCT)을 포함할 수 있다. 이에 따라, 제 1 내지 제 3 서브 화소들(SP1~SP3)은 레드 서브 화소, 그린 서브 화소, 및 블루 서브 화소로서 각각 제공될 수 있다. 실시 예들에서, 제 1 및 제 2 광 변환 패턴들(CCP1, CCP2)과 광 산란 패턴(LSP) 중 적어도 하나는 블루 컬러의 광을 화이트 컬러의 광으로 변환하는 색 변환 입자들을 더 포함할 수 있다.
실시 예들에서, 제 1 내지 제 3 발광 소자들(LD1_1~LD3_1)은 각각 레드 컬러, 그린 컬러, 및 블루 컬러의 광을 방출하도록 구성될 수 있다. 이러한 경우, 제 1 및 제 2 광 변환 패턴들(CCP1, CCP2)과 광 산란 패턴(LSP) 각각은 산란 입자들(SCT)을 포함할 수 있다. 이와 같이, 제 1 내지 제 3 발광 소자들(LD1_1~LD3_1)에 따라 제 1 및 제 2 광 변환 패턴들(CCP1, CCP2)과 광 산란 패턴(LSP)에 포함되는 입자들은 다양하게 변경될 수 있다.
실시 예들에서, 제 1 및 제 2 광 변환 패턴들(CCP1, CCP2)과 광 산란 패턴(LSP)은 생략될 수 있다.
제 2 뱅크(BNK2), 반사층(RFL), 제 1 광 변환 패턴(CCP1), 제 2 광 변환 패턴(CCP2), 및 광 산란 패턴(LSP) 상에 저굴절층(LRL)이 배치될 수 있다. 저굴절층(LRL)은 제 1 및 제 2 광 변환 패턴들(CCP1, CCP2)과 광 산란 패턴(LSP)보다 낮은 굴절률을 가질 수 있다. 저굴절층(LRL)은 광의 입사각에 따라 해당 광을 굴절시키거나 전반사하도록 구성될 수 있다. 저굴절층(LRL)은 제 1 및 제 2 광 변환 패턴들(CCP1, CCP2)과 광 산란 패턴(LSP)을 통과한 광을 다시 제 1 및 제 2 광 변환 패턴들(CCP1, CCP2)과 광 산란 패턴(LSP)에 제공할 수 있다. 이에 따라, 제 1 및 제 2 광 변환 패턴들(CCP1, CCP2)과 광 산란 패턴(LSP)의 광 변환 효율 및 광 산란 효율은 향상될 수 있다. 실시 예들에서, 제 3 서브 화소(SP3)에 대응하는 영역에서 저굴절층(LRL)은 생략될 수 있다.
저굴절층(LRL) 상에 컬러 필터층(CFL)이 배치될 수 있다. 컬러 필터층(CFL)은 제 1 내지 제 3 컬러 필터들(CF1~CF3), 그리고 광 차단 패턴들(LBP)을 포함할 수 있다.
제 1 내지 제 3 컬러 필터들(CF1~CF3)은 제 1 및 제 2 광 변환 패턴들(CCP1, CCP2)과 광 산란 패턴(LSP)에 각각 중첩할 수 있다. 제 1 내지 제 3 컬러 필터들(CF1~CF3) 각각은 원하는 파장 범위의 광을 선택적으로 투과시킬 수 있다. 제 1 서브 화소(SP1)가 레드 서브 화소인 경우, 제 1 컬러 필터(CF1)는 레드 컬러 필터를 포함할 수 있다. 제 2 서브 화소(SP2)가 그린 서브 화소인 경우, 제 2 컬러 필터(CF2)는 그린 컬러 필터를 포함할 수 있다. 제 3 서브 화소(SP3)가 블루 서브 화소인 경우, 제 3 컬러 필터(CF3)는 블루 컬러 필터를 포함할 수 있다. 제 1 내지 제 3 컬러 필터들(CF1~CF3)은 저굴절층(LRL)보다 높은 굴절률을 가질 수 있다. 그러나, 실시 예들은 이에 한정되지 않으며, 제 1 내지 제 3 컬러 필터들(CF1~CF3)은 저굴절층(LRL)보다 낮거나 같은 굴절률을 가질 수 있다.
제 1 내지 제 3 컬러 필터들(CF1~CF3) 사이에 광 차단 패턴들(LBP)이 배치될 수 있다. 제 1 내지 제 3 서브 화소들(SP1~SP3)에 대한 발광 영역(혹은, 출광 영역)(EMA)과 비발광 영역(NEMA)은 광 차단 패턴들(LBP)에 의해 정의되는 것으로 이해될 수 있다. 광 차단 패턴들(LBP)에 중첩하는 영역은 비발광 영역(NEMA)에 해당할 수 있다. 광 차단 패턴들(LBP)에 중첩하지 않는 영역은 발광 영역(EMA)에 해당할 수 있다.
실시 예들에서, 광 차단 패턴들(LBP)은 다양한 종류의 차광성 물질들 중 적어도 하나를 포함할 수 있다. 실시 예들에서, 광 차단 패턴들(LBP) 각각은, 제 1 내지 제 3 컬러 필터들(CF1~CF3) 중 적어도 2개의 컬러 필터들이 중첩하는 다중층의 형태로 제공될 수 있다. 예를 들면, 광 차단 패턴들(LBP) 각각은 제 1 내지 제 3 컬러 필터들(CF1~CF3)이 중첩하여 형성될 수 있다. 다른 예로서, 광 차단 패턴들(LBP) 중 제 1 및 제 2 컬러 필터들(CF1, CF2) 사이의 광 차단 패턴은 제 1 및 제 2 컬러 필터들(CF1, CF2)이 중첩하는 다중층으로 형성되고, 광 차단 패턴들(LBP) 중 제 2 및 제 3 컬러 필터들(CF2, CF3) 사이의 광 차단 패턴은 제 2 및 제 3 컬러 필터들(CF2, CF3)이 중첩하는 다중층으로 형성될 수 있다. 제 1 컬러 필터(CF1), 그리고 이웃하는 화소의 제 3 컬러 필터(CF3) 사이의 광 차단 패턴은 제 1 및 제 3 컬러 필터들(CF1, CF3)이 중첩하는 다중층으로 형성될 수 있다. 이와 같이, 제 1 내지 제 3 컬러 필터들(CF1~CF3) 각각이 비발광 영역(NEMA)으로 연장되어 광 차단 패턴들(LBP)을 형성할 수 있다.
도 8은 도 6의 Ⅱ ~ Ⅱ'선에 따른 단면도이다.
도 6 및 도 8을 참조하면, 기판(SUB) 상에 순차적으로 화소 회로층(PCL), 표시 소자층(DPL), 및 광 기능층(LFL)이 제공될 수 있다.
화소 회로층(PCL) 및 표시 소자층(DPL)은 도 7을 참조하여 설명된 바와 마찬가지로 설명된다. 화소 회로층(PCL)에서, 제 1 내지 제 3 서브 화소들(SP1~SP3)에 각각 대응하는 서브 화소 회로들이 제공될 수 있다. 표시 소자층(DPL)에서, 제 1 서브 화소(SP1)에 대응하는 적어도 하나의 제 1 발광 소자들(LD1_1, LD1_2)이 제공될 수 있다. 제 1 발광 소자들(LD1_1, LD1_2)은 제 1 뱅크(BNK1)의 제 1 개구부들(OP1) 중 어느 하나에 중첩할 수 있다. 제 1 발광 소자들(LD1_1, LD1_2)은 캐소드 전극(CE) 및 제 1 서브 화소(SP1)의 서브 화소 회로에 포함된 트랜지스터(T_SP1) 사이에 연결될 수 있다. 이하, 중복되는 설명은 생략된다.
표시 소자층(DPL) 상에 광 기능층(LFL)이 제공될 수 있다. 광 기능층(LFL)은 도 7을 참조하여 설명된 바와 마찬가지로 설명된다. 이하, 중복되는 설명은 생략된다.
제 1 애노드 전극(AE1)과 캐소드 전극(CE)은 기판(SUB) 상에서 동일한 층에 배치될 수 있다. 제 1 애노드 전극(AE1)과 캐소드 전극(CE)은 제 2 방향(DR2)으로 서로 이격될 수 있다.
실시 예들에서, 제 1 애노드 전극(AE1)은 제 1 투명 전극층(ITO1)을 통해 제 1 발광 소자들(LD1_1, LD1_2)과 전기적으로 연결될 수 있다. 예를 들어, 제 1 애노드 전극(AE1)은 제 1 뱅크(BNK1)의 제 1 개구부들(OP1) 중 어느 하나(OP1_1)에 중첩할 수 있다. 제 1 뱅크(BNK1)의 제 1 개구부들(OP1) 중 어느 하나(OP1_1)를 통해 제 1 애노드 전극(AE1)의 일부가 노출될 수 있다. 제 1 뱅크(BNK1)의 제 1 개구부들(OP1) 중 어느 하나(OP1_1)에서 제 1 애노드 전극(AE1)의 일부와 제 1 투명 전극층(ITO1)이 서로 접할 수 있다.
제 1 투명 전극층(ITO1)은 제 1 애노드 전극(AE1) 상에 배치될 수 있다. 제 1 애노드 전극(AE1)과 연결된 제 1 투명 전극층(ITO1)은 제 1 오버코트 패턴(OCP1) 상에 배치될 수 있다. 제 1 투명 전극층(ITO1)은 제 1 발광 소자들(LD1_1, LD1_2) 각각의 제 1 단부(EPT1) 및 제 1 오버코트 패턴(OCP1)에 접할 수 있다. 제 1 투명 전극층(ITO1)은 제 1 발광 소자들(LD1_1, LD1_2)의 본딩 전극들(BDE1_1, BDE1_2)에 접할 수 있다. 예를 들어, 제 1 투명 전극층(ITO1)은 제 1 발광 소자들(LD1_1, LD1_2)의 본딩 전극들(BDE1_1, BDE1_2)의 측면에 접할 수 있다. 제 1 애노드 전극(AE1)은 트랜지스터(T_SP1)와 전기적으로 연결될 수 있다. 제 1 전원 전압 노드(VDDN)로부터 트랜지스터(T_SP1)를 통해 인가되는 전압은 제 1 투명 전극층(ITO1)을 통해 제 1 발광 소자들(LD1_1, LD1_2)로 전달될 수 있다.
캐소드 전극(CE)은 제 2 투명 전극층(ITO2)을 통해 제 1 발광 소자들(LD1_1, LD1_2)과 전기적으로 연결될 수 있다. 예를 들어, 캐소드 전극(CE)은 제 1 뱅크(BNK1)의 제 1 개구부들(OP1) 중 다른 하나(OP1_2)에 중첩할 수 있다. 제 1 뱅크(BNK1)의 제 1 개구부들(OP1) 중 다른 하나(OP1_2)를 통해 캐소드 전극(CE)의 일부가 노출될 수 있다. 제 1 뱅크(BNK1)의 제 1 개구부들(OP1) 중 다른 하나(OP1_2)에서 캐소드 전극(CE)과 제 2 투명 전극층(ITO2)은 컨택 홀(CTH)을 통해 연결될 수 있다. 예를 들어, 컨택 홀(CTH)은 적어도 하나의 절연층(INS)을 관통하며, 캐소드 전극(CE)에 중첩할 수 있다. 컨택 홀(CTH)은 제 1 발광 소자들(LD1_1, LD1_2)와의 중첩 없이 제 1 발광 소자들(LD1_1, LD1_2)로부터 제 2 방향(DR2)으로 이격될 수 있다.
제 1 투명 전극층(ITO1)과 제 2 투명 전극층(ITO2)은 기판(SUB) 상에서 상이한 층에 배치될 수 있다. 제 1 투명 전극층(ITO1)과 제 2 투명 전극층(ITO2)은 제 3 방향(DR3)으로 서로 이격될 수 있다. 제 1 투명 전극층(ITO1)과 제 2 투명 전극층(ITO2)은 적어도 하나의 절연층(INS)을 사이에 두고 서로 이격될 수 있다.
제 2 투명 전극층(ITO2)은 제 1 발광 소자들(LD1_1, LD1_2) 상에 배치될 수 있다. 캐소드 전극(CE)과 연결된 제 2 투명 전극층(ITO2)은 제 1 뱅크(BNK1), 제 1 발광 소자들(LD1_1, LD1_2), 및 적어도 하나의 절연층(INS) 상에 전체적으로 배치될 수 있다. 제 2 투명 전극층(ITO2)은 제 1 발광 소자들(LD1_1, LD1_2) 각각의 제 2 단부(EPT2)에 접할 수 있다. 제 2 투명 전극층(ITO2)은 제 1 발광 소자들(LD1_1, LD1_2) 각각의 보조층(15, 도 7 참조)에 접할 수 있다. 예를 들어, 제 2 투명 전극층(ITO2)은 제 1 발광 소자들(LD1_1, LD1_2) 각각의 보조층(15, 도 7 참조)의 상면에 접할 수 있다. 캐소드 전극(CE)은 도 2의 제 2 전원 전압 노드(VSSN)와 전기적으로 연결될 수 있다. 제 2 전원 전압 노드(VSSN)로 인가되는 제 2 전원 전압이 제 2 투명 전극층(ITO2)을 통해 제 1 발광 소자들(LD1_1, LD1_2)로 전달될 수 있다.
이상 제 1 서브 화소(SP1)의 표시 소자층(DPL)이 설명되었다. 도 6의 제 2 및 제 3 서브 화소들(SP2, SP3) 각각도, 여기에 다르게 설명되지 않는 범위에서, 제 1 서브 화소(SP1)와 마찬가지로 구성될 수 있다.
제 1 발광 소자의 일단이 제 1 투명 전극층(ITO1)을 통해 제 1 애노드 전극(AE1)에 연결되고 제 1 발광 소자의 타단이 컨택 홀(CTH) 없이 제 1 투명 전극층(ITO1)과 동일한 층에 배치된 제 3 투명 전극층을 통해 캐소드 전극(CE)에 연결된다고 가정한다. 이러한 경우, 제 1 투명 전극층(ITO1)과 제 3 투명 전극층 사이의 거리는 상대적으로 가까울 수 있고, 이는 제 1 투명 전극층(ITO1)과 제 3 투명 전극층 사이의 단락(short)을 야기할 수 있다. 예를 들어, 제 1 투명 전극층(ITO1)과 제 3 투명 전극층은 제조 공정 시에 동일한 포토 레지스트를 이용하여 형성될 수 있으며, 포토 레지스트의 일부는 제거되지 못하고 남겨질 수 있다. 남겨진 포토 레지스트가 제 1 투명 전극층(ITO1)과 제 3 투명 전극층 사이에 존재한다면, 제 1 투명 전극층(ITO1)과 제 3 투명 전극층은 의도치 않게 전기적으로 연결될 것이다. 제 1 투명 전극층(ITO1)과 제 3 투명 전극층 사이의 거리가 가까울수록, 제 1 투명 전극층(ITO1)과 제 3 투명 전극층이 단락될 가능성은 증가할 수 있다. 이는, 제 1 애노드 전극(AE1)과 캐소드 전극(CE)이 의도치 않게 단락되는 것을 의미하며, 이에 따라 표시 장치의 동작 신뢰성은 상대적으로 낮을 수 있다.
실시 예에 따르면, 제 1 발광 소자들(LD1_1, LD1_2) 각각의 제 2 단부(EPT2)는 기판(SUB)과 반대 방향을 향하도록 배치되고, 제 2 투명 전극층(ITO2) 및 컨택 홀(CTH)을 통해 캐소드 전극(CE)에 연결될 수 있다. 예를 들면, 제 1 투명 전극층(ITO1)과 동일한 층에 배치되어 제 1 발광 소자들(LD1_1, LD1_2)을 캐소드 전극(CE)에 연결하는 투명 전극층은 제공되지 않을 수 있다. 이에 따라, 제 1 애노드 전극(AE1)과 캐소드 전극(CE)이 의도치 않게 단락되는 것은 방지되며, 따라서 표시 장치는 향상된 동작 신뢰성을 가질 수 있다.
또한, 제 1 애노드 전극(AE1)에 연결된 제 1 투명 전극층(ITO1)이 제 1 발광 소자들(LD1_1, LD1_2) 각각의 제 1 단부(EPT1)의 측면들을 둘러싸도록 배치되고, 캐소드 전극(CE)에 연결된 제 2 투명 전극층(ITO2)이 제 1 발광 소자들(LD1_1, LD1_2) 각각의 제 2 단부(EPT1)의 상면에 배치될 수 있다. 이에 따라, 제 1 투명 전극층(ITO1)은 제 1 발광 소자들(LD1_1, LD1_2) 각각의 제 1 단부(EPT1)의 측면들에 전체적으로 형성됨으로써, 제 1 애노드 전극(AE1)에 연결된 제 1 투명 전극층(ITO1)과 제 1 발광 소자들(LD1_1, LD1_2) 사이의 접촉 면적을 증가시킬 수 있다. 따라서, 표시 장치는 향상된 안정성을 가질 수 있다.
도 9는 도 3의 화소들 중 어느 하나의 다른 실시 예를 보여주는 평면도이다.
도 9를 참조하면, 제 1 화소(PXL')는 제 1 내지 제 3 서브 화소들(SP1'~SP3')을 포함할 수 있다. 이하, 도 6과 중복되는 설명은 생략된다.
제 1 내지 제 3 서브 화소(SP1'~SP3')는 제 1 방향(DR1)으로 배열될 수 있다. 제 1 내지 제 3 서브 화소들(SP1'~SP3')에 제 1 내지 제 3 애노드 전극들(AE1'~AE3')이 각각 배치될 수 있다. 제 1 내지 제 3 서브 화소들(SP1'~SP3')에 제 2 방향(DR2)으로 제 1 내지 제 3 애노드 전극들(AE1'~AE3')로부터 이격되어 캐소드 전극(CE)이 배치될 수 있다. 다른 실시 예들에서는 제 1 내지 제 3 애노드 전극들(AE1~AE3)까지는 제 1 내지 제 3 애노드 전극들(AE1'~AE3')까지, 그리고 제 1 내지 제 3 애노드 전극들(AE1''~AE3'')까지일 수 있다.
제 1 내지 제 3 애노드 전극들(AE1'~AE3') 상에, 하나 또는 그 이상의 제 1 발광 소자들(LD1_1', LD1_2'), 하나 또는 그 이상의 제 2 발광 소자들(LD2_1', LD2_2'), 및 하나 또는 그 이상의 제 3 발광 소자들(LD3_1', LD3_2')이 배치될 수 있다.
제 1 발광 소자들(LD1')은 제 1 애노드 전극(AE1')에 연결될 수 있다. 제 2 발광 소자들(LD2')은 제 2 애노드 전극(AE2')에 연결될 수 있다. 제 3 발광 소자들(LD3')은 제 3 애노드 전극(AE3')에 연결될 수 있다. 이와 같이, 제 1 내지 제 3 애노드 전극들(AE1'~AE3')은 제 2 방향(DR2)으로 연장되는 형상을 가질 수 있다. 각 제 1 내지 제 3 애노드 전극들(AE1'~AE3')에 2개의 발광 소자들이 제 2 방향(DR2)으로 배열될 수 있다.
제 1 내지 제 3 애노드 전극들(AE1'~AE3') 상에, 제 1 내지 제 3 발광 소자들(LD1'~ LD3')은 제 3 방향(DR3)에서 볼 때 다각 형상들을 가질 수 있다. 예를 들면, 제 1 내지 제 3 발광 소자들(LD1'~ LD3')은 도 9에 도시된 바와 같이 사각형 형상들을 가질 수 있다. 그러나, 실시 예들은 이에 한정되지 않는다.
도 6, 도 9에 도시된 제 1 내지 제 3 발광 소자들(LD1'~ LD3')의 형상들은 예시적인 것이며, 실시 예들은 여기에 한정되지 않는다. 각 애노드 전극은 하나 또는 그 이상의 발광 소자들을 포함하며, 발광 소자들 각각은 다양한 형상들 및 크기들을 가질 수 있다.
도 10은 도 3의 화소들 중 어느 하나의 또 다른 실시 예를 보여주는 평면도이다.
도 10을 참조하면, 화소(PXL'')는 제 1 내지 제 3 서브 화소들(SP1''~SP3'')을 포함할 수 있다. 제 1 내지 제 3 서브 화소들(SP1''~SP3'')은 제 1 방향(DR1)으로 배열될 수 있다. 화소(PXL'')는 제 1 내지 제 3 애노드 전극들(AE1''~AE3''), 캐소드 전극(CE''), 제 1 내지 제 3 발광 소자들(LD1''~LD3'')을 포함할 수 있다.
제 1 내지 제 3 애노드 전극들(AE1''~AE3'')은 도 6의 실시 예들과 마찬가지로 설명될 수 있다. 이하, 도 6의 실시예들과 관련하여 중복되는 설명을 생략하고, 상술한 실시예와 상이한 점을 위주로 설명한다.
제 1 내지 제 3 애노드 전극들(AE1''~AE3'') 상에, 제 1 내지 제 3 발광 소자들(LD1''~ LD3'')은 제 3 방향(DR3)에서 볼 때 직사각형 형상들을 가질 수 있다. 예를 들면, 제 1 내지 제 3 발광 소자들(LD1''~ LD3'')이 직사각형 형상인 경우, 제 2 방향(DR2)으로 연장되는 한 쌍의 변이 제 1 방향(DR1)으로 연장되는 다른 한 쌍의 변보다 길 수 있다. 그러나, 실시 예들은 이에 한정되지 않는다.
캐소드 전극(CE'')은 제 1 내지 제 3 발광 소자들(LD1''~ LD3'') 상에 배치될 수 있다. 캐소드 전극(CE'')은 제 3 방향(DR3)으로 제 1 내지 제 3 애노드 전극들(AE1''~AE3'')과 이격되어 배치될 수 있다.
캐소드 전극(CE'')은 제 3 방향(DR3)에서 볼 때 제 1 방향(DR1)뿐만 아니라 제 2 방향(DR2)으로 연장되어, 제 1 내지 제 3 서브 화소들(SP1''~SP3'')에 전체적으로 배치될 수 있다. 예를 들어, 캐소드 전극(CE'')의 일부는 제 1 내지 제 3 애노드 전극들(AE1''~AE3'') 그리고, 제 1 내지 제 3 발광 소자들(LD1''~LD3'')과 중첩할 수 있다. 캐소드 전극(CE'')의 다른 일부는 제 1 내지 제 3 애노드 전극들(AE1''~AE3'') 그리고, 제 1 내지 제 3 발광 소자들(LD1''~LD3'')과 중첩하지 않을 수 있다.
도 11은 도 10의 Ⅲ ~ Ⅲ'선에 따른 단면도이다.
도 12는 도 10의 Ⅳ ~ Ⅳ'선에 따른 단면도이다.
도 10, 도 11 및 도 12를 참조하면, 기판(SUB) 상에 순차적으로 화소 회로층(PCL), 표시 소자층(DPL''), 및 광 기능층(LFL)이 제공될 수 있다.
화소 회로층(PCL) 및 광 기능층(LFL)은 도 7 및 도 8을 참조하여 설명된 바와 마찬가지로 설명될 수 있다. 제 1 내지 제 3 애노드 전극들(AE1~AE3), 제 1 내지 제 3 반사 전극들(RFE1~RFE3), 제 1 내지 제 3 오버코트 패턴들(OCP1~OCP3), 제 1 투명 전극층(ITO1), 제 1 내지 제 3 발광 소자들(LD1_1''~LD3_1''), 및 적어도 하나의 절연층(INS)은 도 7 및 도 8의 실시 예들과 마찬가지로 설명될 수 있다. 이하, 도 7 및 도 8의 실시예들과 관련하여 중복되는 설명을 생략하고, 상술한 실시예와 상이한 점을 위주로 설명한다.
도 10 및 도 11을 참조하면, 적어도 하나의 절연층(INS) 상에 캐소드 전극(CE'')이 배치될 수 있다. 캐소드 전극(CE'')은 제 1 내지 제 3 애노드 전극들(AE1~AE3)과 제 3 방향(DR3)으로 이격될 수 있다. 캐소드 전극(CE'')은 제 1 투명 전극층(ITO1)과 적어도 하나의 절연층(INS)을 사이에 두고 제 3 방향(DR3)으로 이격될 수 있다. 캐소드 전극(CE'')은 제 2 절연층(INS2) 상에 전체적으로 배치되며, 제 2 절연층(INS2)에 접할 수 있다.
캐소드 전극(CE'')은 제 1 내지 제 3 발광 소자들(LD1_1''~LD3_1'') 상에 배치될 수 있다. 캐소드 전극(CE'')은 제 1 내지 제 3 발광 소자들(LD1_1''~LD3_1'') 각각의 제 2 단부(EPT2)에 접할 수 있다. 캐소드 전극(CE'')과 제 1 내지 제 3 발광 소자들(LD1_1''~LD3_1'') 각각의 제 2 단부(EPT2)는 전기적으로 연결될 수 있다. 이에 따라, 제 1 내지 제 3 발광 소자들(LD1_1''~LD3_1'') 각각의 보조층(15)은 캐소드 전극(CE'')에 전기적으로 연결될 수 있다.
캐소드 전극(CE'')은 소정의 광 투과도를 만족하도록 실질적으로 투명 혹은 반투명하도록 구성될 수 있다. 실시 예들에서, 캐소드 전극(CE'')은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO) 등과 같은 다양한 투명 도전성 재료들 중 적어도 하나를 포함할 수 있다. 그러나, 캐소드 전극(CE'')의 재료는 이에 한정되지 않는다.
도 10 및 도 12를 참조하면, 제 1 애노드 전극(AE1)과 캐소드 전극(CE'')은 기판(SUB) 상에서 서로 상이한 층에 배치될 수 있다. 제 1 애노드 전극(AE1)과 캐소드 전극(CE'')은 제 3 방향(DR3)으로 서로 이격될 수 있다.
캐소드 전극(CE'')은 제 1 발광 소자들(LD1_1'', LD1_2'') 상에 배치되어, 전기적으로 연결될 수 있다. 캐소드 전극(CE'')은 제 1 뱅크(BNK1), 제 1 발광 소자들(LD1_1'', LD1_2''), 및 적어도 하나의 절연층(INS) 상에 전체적으로 배치될 수 있다. 예를 들어, 캐소드 전극(CE'')은 제 1 뱅크(BNK1)의 제 1 개구부들(OP1)에 배치된 제 1 발광 소자들(LD1_1'', LD1_2'')과 중첩할 수 있다. 캐소드 전극(CE'')은 제 1 발광 소자들(LD1_1'', LD1_2'') 상에 직접 배치되며, 제 1 발광 소자들(LD1_1'', LD1_2'') 각각의 제 2 단부(EPT2)에 접할 수 있다. 캐소드 전극(CE'')은 제 1 발광 소자들(LD1_1'', LD1_2'') 각각의 상면에 접할 수 있다. 예를 들어, 캐소드 전극(CE'')은 제 1 발광 소자들(LD1_1'', LD1_2'') 각각의 보조층(15)에 접할 수 있다
이상 제 1 서브 화소(SP1'')의 표시 소자층(DPL)이 설명되었다. 도 11의 제 2 및 제 3 서브 화소들(SP2'', SP3'') 각각도, 여기에 다르게 설명되지 않는 범위에서, 제 1 서브 화소(SP1'')와 마찬가지로 구성될 수 있다.
이와 같이, 제 1 내지 제 3 발광 소자들(LD1_1''~LD3_1'')이 상대적으로 큰 사이즈의 형상인 경우, 제 1 내지 제 3 애노드 전극들(AE1~AE3)에 연결된 제 1 투명 전극층(ITO1)은 제 1 내지 제 3 발광 소자들(LD1_1''~LD3_1'')의 제 1 단부(EPT1)와 접하도록 형성되고, 캐소드 전극(CE'')은 제 1 내지 제 3 발광 소자들(LD1_1''~LD3_1'')의 제 2 단부(EPT2)에 접하도록 형성됨으로써, 집적 면적을 증가시켜 집적도를 향상시킬 수 있다.
도 13은 본 발명의 실시 예에 따른 표시 장치의 제조 방법을 나타내는 순서도이다.
도 13을 참조하면, 실시 예에 따른 표시 장치(DD)의 제조 방법은, 기판 상에 애노드 전극 및 캐소드 전극을 형성하는 단계(S100), 애노드 전극 상에 반사 전극을 형성하는 단계(S110), 애노드 전극 상에 오버코트 패턴을 형성하는 단계(S120), 오버코트 패턴 상에 발광 소자를 배치하는 단계(S130), 오버코트 패턴 상에 제 1 투명 전극층을 형성하는 단계(S140), 제 1 투명 전극층 및 캐소드 전극 상에 적어도 하나의 절연층을 형성하는 단계(S150), 및 적어도 하나의 절연층 상에 제 2 투명 전극층을 형성하는 단계(S160)를 포함할 수 있다.
도 14 내지 도 23은 도 13의 표시 장치의 제조 방법의 일 예를 나타내는 도면들이다.
도 14는 도 13의 S100 및 S110에서의 표시 장치의 평면도이다. 도 15는 도 14의 Ⅱ-Ⅱ' 라인에 따른 단면도이다. 이하 도 14, 도 16, 도 18, 도 20 및 도 21 각각의 Ⅱ-Ⅱ' 라인은 도 6의 Ⅱ-Ⅱ' 라인과 동일한 위치에 대한 절단 라인(cutting plane line)으로 이해된다.
도 13, 도 14 및 도 15를 참조하면, S100에서, 기판(SUB)(또는, 화소 회로층(PCL)) 상에 제 1 내지 제 3 애노드 전극들(AE1~AE3) 및 캐소드 전극(CE)이 형성될 수 있다.
실시 예에 따라, 기판(SUB) 상의 화소 회로층(PCL)은 반도체 장치를 제조하기 위한 통상의 공정에 기초하여 형성될 수 있다. 예를 들어, 화소 회로층(PCL)에 포함되는 도전층 또는 절연층은 포토리소그래피 공정에 의해 형성될 수 있다. 또는, 화소 회로층(PCL)에 포함되는 도전층 또는 절연층은 다양한 방식(습식 식각, 건식 식각 등)에 의해 식각될 수 있으며, 다양한 방식(스퍼터링, 화학 기상 증착법 등)에 의해 증착될 수도 있다. 다만, 실시 예들이 이에 한정되지 않는다.
기판(SUB) 상에 제 1 트랜지스터(T_SP1)가 형성될 수 있고, 버퍼층(BFL), 층간 절연층들(ILD), 제 1 패시베이션층(PSV1), 및 제 2 패시베이션층(PSV2)이 형성될 수 있다.
제 1 트랜지스터(T_SP1)는 제 1 서브 화소(SP1)에 포함된 서브 화소 회로의 트랜지스터들 중 어느 하나일 수 있다. 제 1 트랜지스터(T_SP1)는 반도체 패턴(SCP), 게이트 전극(GE), 제 1 단자(ET1), 및 제 2 단자(ET2)를 포함할 수 있다. 그리고, 반도체 패턴(SCP)과 게이트 전극(GE) 사이에 게이트 절연층(GI)이 배치될 수 있다. 제 1 트랜지스터(T_SP1)는 연결 패턴(CP)을 통해 제 1 애노드 전극(AE1)과 전기적으로 연결될 수 있다.
화소 회로층(PCL) 상에 캐소드 전극(CE)이 형성될 수 있다. 예를 들어, 캐소드 전극(CE)은 제 1 방향(DR1)으로 연장되어 제 1 내지 제 3 서브 화소들(SP1~SP3)을 커버하도록 형성될 수 있다.
화소 회로층(PCL) 상에 제 1 내지 제 3 애노드 전극(AE1~AE3)이 형성될 수 있다. 예를 들어, 제 1 내지 제 3 애노드 전극(AE1~AE3)은 캐소드 전극(CE)으로부터 제 2 방향(DR2)으로 이격되어 형성될 수 있다. 그리고, 제 1 내지 제 3 애노드 전극(AE1~AE3)은 제 1 방향(DR1)으로 서로 이격되며, 서로 고립되도록 형성될 수 있다.
실시 예에 따라, 제 1 내지 제 3 애노드 전극(AE1~AE3)이 형성된 영역은 후속 공정들에서 제 1 내지 제 3 발광 소자들(LD1~LD3, 도 16 참조), 오버코트 패턴들(OCP1~OCP3, 도 16 참조), 및 제 1 투명 전극층(ITO1, 도 18 참조)이 배치되는 영역에 대응될 수 있다.
기판(SUB) 상에 뱅크(BNK1)가 형성될 수 있다. 예를 들어, 뱅크(BNK1)는 둘 이상의 영역들을 각각 둘러싸도록 제 1 개구부들(OP1)이 형성될 수 있다. 제 1 개구부들(OP1)은 캐소드 전극(CE)의 일부를 노출할 수 있고, 제 1 내지 제 3 애노드 전극(AE1~AE3) 각각의 일부를 노출할 수 있다.
S110에서, 기판(SUB)(또는, 화소 회로층(PCL)) 상에 제 1 내지 제 3 반사 전극들(RFE1~RFE3)이 형성될 수 있다.
실시 예에 따라, 제 1 내지 제 3 반사 전극들(RFE1~RFE3)은 포토리소그래피 공정에 의해 형성될 수 있다. 또는, 제 1 내지 제 3 반사 전극들(RFE1~RFE3)은 다양한 방식(습식 식각, 건식 식각 등)에 의해 식각될 수 있으며, 다양한 방식(스퍼터링, 화학 기상 증착법 등)에 의해 증착될 수도 있다. 다만, 실시 예들이 이에 한정되지 않는다.
제 1 내지 제 3 애노드 전극들(AE1~AE3) 상에 각각 제 1 내지 제 3 반사 전극들(RFE1~RFE3)이 형성될 수 있다. 예를 들어, 제 1 내지 제 3 반사 전극들(RFE1~RFE3)은 제 1 내지 제 3 애노드 전극들(AE1~AE3) 상의 제 1 개구부들(OP1) 내에 형성될 수 있다. 제 1 내지 제 3 반사 전극들(RFE1~RFE3)은 제 1 내지 제 3 애노드 전극들(AE1~AE3)과 서로 접촉될 수 있고, 서로 전기적으로 연결될 수 있다.
실시 예에 따라, 제 1 내지 제 3 반사 전극들(RFE1~RFE3)은 후속 공정에서 제 1 내지 제 3 발광 소자들(LD1~LD3)이 배치되는 영역과 중첩할 수 있다. 이에 따라 제 1 내지 제 3 반사 전극들(RFE1~RFE3)은 광 리사이클링 구조를 형성하기 위한 반사면을 형성할 수 있다.
도 16는 도 13의 S120 및 S130에서의 표시 장치의 평면도이다. 도 17은 도 16의 Ⅱ-Ⅱ' 라인에 따른 단면도이다.
도 13, 도 16 및 도 17을 참조하면, S120에서, 제 1 내지 제 3 애노드 전극들(AE1~AE3) 상에 제 1 내지 제 3 오버코트 패턴들(OCP1~OCP3)이 형성될 수 있다.
실시 예에 따라, 제 1 내지 제 3 오버코트 패턴들(OCP1~OCP3)은 기판(SUB)(또는, 화소 회로층(PCL)) 상에 증착 등의 공정에 기초하여 형성될 수 있다.
제 1 내지 제 3 오버코트 패턴들(OCP1~OCP3)은 제 1 개구부들(OP1) 내의 제 1 내지 제 3 애노드 전극들(AE1~AE3) 상에 형성될 수 있다. 제 1 내지 제 3 오버코트 패턴들(OCP1~OCP3)은 제 2 방향(DR2)으로 연장되고, 제 1 방향(DR1)으로 서로 이격되어 형성될 수 있다. 그리고, 제 1 내지 제 3 오버코트 패턴들(OCP1~OCP3)은 제 1 내지 제 3 애노드 전극들(AE1~AE3)을 부분적으로 커버할 수 있다. 예를 들어, 제 1 오버코트 패턴(OCP1)은 제 1 애노드 전극(AE1)의 일부와 중첩하도록 배치될 수 있다. 제 2 오버코트 패턴(OCP2)은 제 2 애노드 전극(AE2)의 일부와 중첩하도록 배치될 수 있다. 제 3 오버코트 패턴(OCP3)은 제 3 애노드 전극(AE3)의 일부와 중첩하도록 배치될 수 있다.
S130에서, 제 1 내지 제 3 오버코트 패턴들(OCP1~OCP3) 상에 제 1 내지 제 3 발광 소자들(LD1~LD3)이 배치될 수 있다.
실시 예에 따라, 제 1 내지 제 3 발광 소자들(LD1~LD3)은 다양한 전사 방식에 의해 기판(SUB)(또는, 화소 회로층(PCL)) 상에 배치될 수 있다. 제 1 내지 제 3 발광 소자들(LD1~LD3)은 제 1 내지 제 3 오버코트 패턴들(OCP1~OCP3) 상에 각각 배치될 수 있다. 제 1 내지 제 3 발광 소자들(LD1~LD3)은 제 1 내지 제 3 오버코트 패턴들(OCP1~OCP3)에 각각 중첩할 수 있다.
제 1 내지 제 3 발광 소자들(LD1~LD3) 각각은 제 1 및 제 2 단부들(EPT1, EPT2)을 포함할 수 있다. 여기서, 제 1 단부(EPT1)는 제 1 내지 제 3 발광 소자들(LD1~LD3) 각각의 본딩 전극의 일부를 지칭할 수 있다. 제 2 단부(EPT2)는 제 1 단부(EPT1)로부터 제 3 방향(DR3)으로 이격될 수 있다. 제 2 단부(EPT2)는 제 1 내지 제 3 발광 소자들(LD1~LD3) 각각의 보조층의 일부를 지칭할 수 있다. 예를 들어, 제 1 발광 소자들(LD1_1~LD1_2)의 각각의 제 2 단부(EPT2)는 상부(예를 들어, 제 3 방향(DR3))을 향하도록 배치될 수 있다. 이에 따라, 제 1 발광 소자들(LD1_1~LD1_2) 각각의 제 1 단부(EPT1)는 제 1 오버코트 패턴(OCP1)에 접할 수 있다. 그리고 제 1 발광 소자들(LD1_1~LD1_2) 각각의 제 2 단부(EPT2)는 노출될 수 있다.
도 18은 도 13의 S140에서의 표시 장치의 평면도이다. 도 19는 도 18의 Ⅱ-Ⅱ' 라인에 따른 단면도이다.
도 13, 도 18 및 도 19을 참조하면, S140에서, 제 1 내지 제 3 오버코트 패턴들(OCP1~OCP3) 상에 제 1 투명 전극층(ITO1)이 형성될 수 있다.
실시 예에 따라, 제 1 내지 제 3 애노드 전극들(AE1~AE3) 각각과 중첩하는 제 1 투명 전극층(ITO1)이 형성될 수 있다. 예를 들어, 제 1 투명 전극층(ITO1)은 제 1 애노드 전극(AE1) 상에서 제 1 오버코트 패턴(OCP1)의 일부와 중첩할 수 있다. 제 1 투명 전극층(ITO1)은 제 2 애노드 전극(AE2) 상에서 제 2 오버코트 패턴(OCP2)의 일부와 중첩할 수 있다. 제 1 투명 전극층(ITO1)은 제 3 애노드 전극(AE3) 상에서 제 3 오버코트 패턴(OCP3)의 일부와 중첩할 수 있다.
제 1 개구부들(OP1)에서, 제 1 투명 전극층(ITO1)은 제 1 내지 제 3 애노드 전극들(AE1~AE3)의 일부와 접할 수 있다. 제 1 투명 전극층(ITO1)은 제 1 내지 제 3 오버코트 패턴들(OCP1~OCP3), 그리고 제 1 내지 제 3 발광 소자들(LD1~LD3) 각각의 제 1 단부(EPT1)에 접할 수 있다. 예를 들어, 제 1 투명 전극층(ITO1)은 본딩 전극들(BDE1_1~BDE3_1)의 각각의 측면(EPT1_SS)에 접할 수 있다. 제 1 투명 전극층(ITO1)은 제 1 내지 제 3 발광 소자들(LD1~LD3) 각각의 제 1 단부(EPT1)와 제 2 단부(EPT2) 사이에 배치된 측면(SPT)의 일부에도 접할 수 있다.
제 1 투명 전극층(ITO1)은 제 1 내지 제 3 발광 소자들(LD1~LD3) 각각의 제 1 단부(EPT1)와 전기적으로 연결될 수 있다. 예를 들어, 제 1 발광 소자들(LD1_1, LD1_2) 각각의 제 1 단부(EPT1)는 제 1 투명 전극층(ITO1)을 통해 제 1 애노드 전극(AE1)에 전기적으로 연결될 수 있다.
도 18 및 도 19에는 도시되지 않았으나, 제 1 투명 전극층(ITO1)과 동일한 층에 캐소드 전극(CE)과 중첩하는 다른 투명 전극층이 추가적으로 형성될 수 있다. 다만, 다른 투명 전극층은 제 1 방향(DR1)으로 연장되며, 제 1 내지 제 3 서브 화소들(SP1~SP3)에 걸쳐 배치될 수 있다. 그리고, 다른 투명 전극층은 제 1 투명 전극층(ITO1)과 제 2 방향(DR2)으로 이격되어 배치됨으로써, 제 1 내지 제 3 오버코트 패턴들(OCP1~OCP3)과 중첩하지 않을 수 있다.
도 20은 도 13의 S150에서의 표시 장치의 평면도이다. 도 21은 도 20의 Ⅱ-Ⅱ' 라인에 따른 단면도이다.
도 13, 도 20 및 도 21을 참조하면, S150에서, 제 1 투명 전극틍(ITO1) 및 캐소드 전극(CE) 상에 적어도 하나의 절연층(INS)이 형성될 수 있다.
실시 예에 따라, 적어도 하나의 절연층(INS)은 제 1 내지 제 3 애노드 전극들(AE1~AE3) 및 캐소드 전극(FE) 상에 각각 배치되는 제 1 절연층(INS1), 그리고 제 1 절연층(INS1) 상에 배치되는 제 2 절연층(INS2)을 포함할 수 있다.
제 1 절연층(INS1)은 제 1 뱅크(BNK1)가 형성하는 제 1 개구부들(OP1)에 배치될 수 있다. 제 1 절연층(INS1)은 제 1 뱅크(BNK1)가 둘러싸는 영역 내 제공될 수 있다. 예를 들어, 제 1 절연층(INS1)은 제 1 투명 전극층(ITO1) 및 캐소드 전극(CE) 각각과 중첩하도록 배치될 수 있다. 제 1 절연층(INS1)은 제 1 투명 전극층(ITO1) 상에 직접 배치되며, 제 1 투명 전극층(ITO1)과 접할 수 있다.
제 2 절연층(INS2)은 제 1 절연층(INS1) 상에 전체적으로 배치될 수 있다. 예를 들어, 제 2 절연층(INS2)은 제 1 절연층(INS1)을 커버할 수 있으며, 실질적으로 평탄한 상면을 제공할 수 있다. 제 2 절연층(INS2)은 제 1 절연층(INS1) 상에 직접 배치되며, 제 1 절연층(INS1)과 접할 수 있다. 제 2 절연층(INS2)은 제 1 절연층(INS1)이 배치되지 않은 제 1 뱅크(BNK1)의 상면과 접할 수 있다. 그리고, 제 2 절연층(INS2)은 제 1 발광 소자들(LD1_1, LD1_2) 각각의 측면(SPT)과 접할 수 있다.
도 20 및 도 21을 참조하면, 제 1 및 제 2 절연층들(INS1, INS2)은 제 1 내지 제 3 애노드 전극들(AE1~AE3) 및 캐소드 전극(CE) 상에서, 제 1 내지 제 3 발광 소자들(LD1~LD3)과 중첩 없이 배치될 수 있다.
실시 예에 따라, 적어도 하나의 절연층(INS)은 기판(SUB)(또는, 화소 회로층(PCL)) 상에 증착 등의 공정에 기초하여 형성될 수 있다. 일 예로, 적어도 하나의 절연층(INS)이 형성된 이후 추가적인 식각 공정이 더 수행될 수 있다. 예를 들어, 제 1 절연층(INS1)은 하프톤 마스크를 이용하여 추가적인 식각 공정을 통해, 제 1 내지 제 3 애노드 전극들(AE1~AE3) 및 캐소드 전극(CE) 상에 각각 형성될 수 있다.
도 22는 도 13의 S160에서의 표시 장치의 평면도이다. 도 23은 도 22의 Ⅱ-Ⅱ' 라인에 따른 단면도이다.
도 13, 도 22 및 도 23을 참조하면, S160에서, 적어도 하나의 절연층(INS) 상에 제 2 투명 전극층(ITO2)이 형성될 수 있다. 예를 들어, 제 2 투명 전극층(ITO2)은 적어도 하나의 절연층(INS) 상에서 제 1 방향(DR1)뿐만 아니라 제 2 방향(DR2)으로 연장될 수 있다. 제 2 투명 전극층(ITO2)은 제 1 내지 제 3 서브 화소들(SP1~SP3)을 걸쳐 배치되어, 공통 전극으로 제공될 수 있다.
실시 예에 따라, 적어도 하나의 절연층(INS)을 관통하는 컨택 홀(CTH)이 형성될 수 있다. 예를 들어, 컨택 홀(CTH)은 캐소드 전극(CE)에 중첩할 수 있다. 그리고, 컨택 홀(CTH)은 제 1 내지 제 3 발광 소자들(LD1~LD3)과의 중첩 없이, 제 1 내지 제 3 발광 소자들(LD1~LD3)로부터 제 2 방향(DR2)으로 이격될 수 있다.
이후, 제 2 투명 전극층(ITO2)은 컨택 홀(CTH)을 통해 캐소드 전극(CE)과 연결될 수 있다. 예를 들어, 제 2 투명 전극층(ITO2)과 캐소드 전극(CE)은 컨택 홀(CTH)을 제 2 투명 전극층(ITO2)과 동일한 물질로 채워 연결될 수 있다.
S160에서, 제 1 발광 소자들(LD1_1, LD1_2) 각각의 제 2 단부(EPT2)와 제 2 투명 전극층(ITO2)은 접할 수 있다. 제 2 투명 전극층(ITO2)은 제 1 발광 소자들(LD1_1, LD1_2) 각각의 제 2 단부(EPT2) 상에 직접 배치될 수 있다. 즉, 캐소드 전극(CE)과 제 1 발광 소자들(LD1_1, LD1_2)은 제 2 투명 전극층(ITO2)을 통해 전기적으로 연결될 수 있다.
이후, 표시 소자층(DPL)의 각 층들을 커버하는 캡핑층(CPL)이 형성될 수 있다.
도 24는 표시 시스템의 실시 예를 보여주는 블록도이다.
도 24를 참조하면, 표시 시스템(1000)은 프로세서(1100) 및 표시 장치(1200)를 포함할 수 있다.
프로세서(1100)는 다양한 태스크(task)들 및 계산들을 수행할 수 있다. 실시 예들에서, 프로세서(1100)는 애플리케이션 프로세서(Application Processor), 그래픽 프로세서(Graphic Processor), 마이크로프로세서(microprocessor), 중앙처리장치(CPU) 등을 포함할 수 있다. 프로세서(1100)는 버스 시스템을 통해 표시 시스템(1000)의 다른 구성 요소들에 연결되어 그것들을 제어할 수 있다.
프로세서(1100)는 영상 데이터(IMG) 및 제어 신호(CTRL)를 표시 장치(1200)에 전송할 수 있다. 표시 장치(1200)는 영상 데이터(IMG) 및 제어 신호(CTRL)에 기반하여 영상을 표시할 수 있다. 표시 장치(1200)는 도 1을 참조하여 설명된 표시 장치(1200)와 마찬가지로 구성될 수 있다. 이러한 경우, 영상 데이터(IMG) 및 제어 신호(CTRL)는 도 1의 입력 영상 데이터(IMG) 및 제어 신호(CTRL)로서 각각 제공될 수 있다.
표시 시스템(1000)은 스마트 워치(smart watch), 모바일 폰(mobile phone), 스마트 폰(smart phone), 포터블 컴퓨터(portable computer), 태블릿 PC(tablet personal computer), 워치 폰(watch phone), 오토모티브 디스플레이(automotive display), 스마트 글라스, PMP(portable multimedia player), 네비게이션, UMPC(ultra mobile personal computer) 등과 같은 영상 표시 기능을 제공하는 컴퓨팅 시스템을 포함할 수 있다. 또한, 표시 시스템(1000)은 헤드 장착형 표시 기기(Head Mounted Display: HMD), 가상 현실(Virtual Reality: VR) 기기, 혼합 현실(Mixed Reality: MR) 기기, 증강 현실(Augmented Reality: AR) 기기 중 적어도 하나를 포함할 수 있다.
도 25 내지 도 28은 도 24의 표시 시스템의 적용 예들을 보여주는 사시도들이다.
도 25를 참조하면, 도 24의 표시 시스템(1000)은 표시부(2100) 및 스트랩부(2200)를 포함한 스마트 워치(2000)에 적용될 수 있다.
스마트 워치(2000)는 웨어러블 전자 장치일 수 있다. 예를 들면, 스마트 워치(2000)는 스트랩부(2200)가 사용자의 손목에 장착되는 구조를 가질 수 있다. 여기서, 표시부(2100)에는 표시 시스템(1000) 및/또는 표시 장치(1200)가 적용되어, 시간 정보를 포함한 영상 데이터가 사용자에게 제공될 수 있다.
도 26을 참조하면, 도 24의 표시 시스템(1000)은 오토모티브 디스플레이 시스템(3000)에 적용될 수 있다. 여기서, 오토모티브 디스플레이 시스템(3000)은 차량 내부 및/또는 외부에 구비되어 영상 데이터를 제공하는 컴퓨팅 시스템을 포함할 수 있다.
예를 들면, 표시 시스템(1000) 및/또는 표시 장치(1200)는 차량에 구비된, 인포테인먼트 패널(3100, infortainment panel), 클러스터(3200, cluster), 코-드라이버 디스플레이(3300, co-driver display), 헤드-업 디스플레이(3400, head-up display), 사이드 미러 디스플레이(3500, side mirror display), 및 리어-시트 디스플레이(3600, rear seat display) 중 적어도 하나에 적용될 수 있다.
도 27을 참조하면, 도 24의 표시 시스템(1000)은 스마트 글라스(4000)에 적용될 수 있다. 스마트 글라스(4000)는 사용자의 머리에 착용가능한 웨어러블 전자 장치일 수 있다. 예를 들면, 스마트 글라스(4000)는 증강 현실용 웨어러블 장치일 수 있다.
스마트 글라스(4000)는 프레임(4100) 및 렌즈부(4200)를 포함할 수 있다. 프레임(4100)은 렌즈부(4200)를 지지하는 하우징(4110) 및 사용자의 착용을 위한 다리부(4120)를 포함할 수 있다. 다리부(4120)는 힌지를 통해 하우징(4110)에 연결되어, 하우징(4110)에 대해 폴딩되거나 언폴딩될 수 있다.
프레임(4100)에는 배터리, 터치 패드, 마이크, 카메라 등이 내장될 수 있다. 또한, 프레임(4100)에는 광을 출력하는 프로젝터, 광 신호 등을 제어하는 프로세서 등이 내장될 수 있다.
렌즈부(4200)는 광을 투과시키거나 광을 반사시키는 광학 부재를 포함할 수 있다. 예를 들면, 렌즈부(4200)는 유리, 투명한 합성 수지 등을 포함할 수 있다.
사용자의 눈이 시각 정보를 인식하도록, 렌즈부(4200)는 프레임(4100)의 프로젝터로부터 송출된 광 신호에 의한 영상을 렌즈부(4200)의 후면(예를 들면, 사용자 눈을 향하는 방향의 면)에 의해 반사시킬 수 있다. 예를 들면, 사용자는 렌즈부(4200)에 표시된 시간, 날짜 등의 시각 정보를 인식할 수 있다. 이때, 프로젝터 및/또는 렌즈부(4200)는 일종의 표시 장치일 수 있다. 표시 장치(1200)는 프로젝터 및/또는 렌즈부(4200)에 적용될 수 있다.
도 28을 참조하면, 도 24의 표시 시스템(1000)은 헤드 장착형 표시 기기(5000)에 적용될 수 있다.
헤드 장착형 표시 기기(5000)는 사용자의 머리에 착용할 수 있는 웨어러블 전자 장치일 수 있다. 예를 들면, 헤드 장착형 표시 기기(5000)는 가상 현실용 혹은 혼합 현실용 웨어러블 장치일 수 있다.
헤드 장착형 표시 기기(5000)는 헤드 장착 밴드(5100) 및 표시 장치 수납 케이스(5200)를 포함할 수 있다. 헤드 장착 밴드(5100)는 표시 장치 수납 케이스(5200)에 연결될 수 있다. 헤드 장착 밴드(5100)는 헤드 장착형 표시 기기(5000)를 사용자 머리에 고정하기 위한 수평 밴드 및/또는 수직 밴드를 포함할 수 있다. 수평 밴드는 사용자의 머리의 측부를 둘러싸고, 수직 밴드는 사용자의 머리의 상부를 둘러싸도록 구성될 수 있다. 그러나, 실시 예들은 이에 한정되지 않는다. 예를 들면, 헤드 장착 밴드(5100)는 안경테 형태, 헬멧 형태 등으로 구현될 수도 있다.
표시 장치 수납 케이스(5200)는 표시 시스템(1000) 및/또는 표시 장치(1200)를 수납할 수 있다.
본 발명의 실시예들에 의한 표시 장치에 있어서, 제 1 내지 제 3 애노드 전극들(AE1~AE3)에 연결된 제 1 투명 전극층(ITO1)은 제 1 내지 제 3 발광 소자들(LD1_1~LD3_1)의 제 1 단부(EPT1)와 접하도록 형성되고, 캐소드 전극(CE)에 연결된 제 2 투명 전극층(ITO2)은 제 1 내지 제 3 발광 소자들(LD1_1~LD3_1)의 제 2 단부(EPT2)에 접하도록 형성됨으로써, 접촉 면적을 증가시켜 안정성을 향상시킬 수 있다.
비록 특정 실시 예들 및 적용 례들이 여기에 설명되었으나, 다른 실시 예들 및 변형들이 위 기재로부터 도출될 수 있다. 따라서, 본 발명의 사상은 이러한 실시 예들에 한정되지 않으며, 아래 기재된 특허청구범위, 다양한 자명한 변형들, 그리고 균등물들에까지 미친다.

Claims (18)

  1. 제 1 방향 및 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 기판;
    상기 제 1 및 제 2 방향들과 교차하는 제 3 방향으로 상기 기판 상에 배치되는 표시 소자층을 포함하고,
    상기 표시 소자층은,
    상기 기판 상에서 상기 제 2 방향으로 서로 이격되는 애노드 전극 및 캐소드 전극;
    상기 애노드 전극 상에 배치되는 오버코트 패턴;
    상기 오버코트 패턴 상에 배치되며, 상기 오버코트 패턴에 인접하는 제 1 단부 및 상기 제 1 단부로부터 상기 제 3 방향으로 이격되는 제 2 단부를 포함하는 발광 소자;
    상기 오버코트 패턴 상에 배치되며, 상기 애노드 전극과 상기 발광 소자의 상기 제 1 단부를 전기적으로 연결하는 제 1 투명 전극층;
    상기 제 1 투명 전극층 및 상기 캐소드 전극 상에 배치되는 적어도 하나의 절연층;
    상기 적어도 하나의 절연층 상에 배치되고, 상기 캐소드 전극과 상기 발광 소자의 상기 제 2 단부를 전기적으로 연결하는 제 2 투명 전극층을 포함하는 표시 장치.
  2. 제 1 항에 있어서,
    상기 제 2 투명 전극층은 상기 발광 소자의 상기 제 2 단부에 접하고, 상기 적어도 하나의 절연층을 관통하는 컨택 홀을 통해 상기 캐소드 전극에 전기적으로 연결되는 표시 장치.
  3. 제 2 항에 있어서,
    상기 컨택 홀은 상기 캐소드 전극에 중첩하는 표시 장치.
  4. 제 2 항에 있어서,
    상기 컨택 홀은 상기 발광 소자와의 중첩 없이 상기 발광 소자로부터 상기 제 2 방향으로 이격되는 표시 장치.
  5. 제 1 항에 있어서,
    상기 제 1 투명 전극층은 상기 오버코트 패턴 및 상기 발광 소자의 상기 제 1 단부에 접하고,
    상기 제 2 투명 전극층은 상기 발광 소자의 상기 제 2 단부에 접하는 표시 장치.
  6. 제 5 항에 있어서,
    상기 오버코트 패턴은 상기 애노드 전극 및 상기 발광 소자의 상기 제 1 단부 사이에 배치되는 표시 장치.
  7. 제 6 항에 있어서,
    상기 발광 소자의 상기 제 1 단부는 상기 오버코트 패턴에 접하는 표시 장치.
  8. 제 5 항에 있어서,
    상기 적어도 하나의 절연층은,
    상기 애노드 전극 및 상기 캐소드 전극 상에 각각 배치되는 제 1 절연층;
    상기 제 1 절연층 상에 배치되는 제 2 절연층을 포함하는 표시 장치.
  9. 제 8 항에 있어서,
    상기 제 1 절연층은 상기 제 1 투명 전극층에 접하는 표시 장치.
  10. 제 8 항에 있어서,
    상기 발광 소자는 상기 제 1 단부와 상기 제 2 단부 사이에 배치된 측면을 가지며,
    상기 제 2 절연층은 상기 발광 소자의 상기 측면에 접하는 표시 장치.
  11. 제 1 항에 있어서,
    상기 제 1 및 제 2 투명 전극층들은 상기 적어도 하나의 절연층을 사이에 두고 상기 제 3 방향으로 서로 이격되며, 서로 동일한 물질을 포함하는 표시 장치.
  12. 제 1 항에 있어서,
    상기 애노드 전극 및 상기 캐소드 전극 상에 배치되어, 상기 애노드 전극 및 상기 캐소드 전극 각각의 일부를 노출하는 개구부들을 갖는 뱅크를 더 포함하되,
    상기 뱅크의 상기 개구부들 중 어느 하나에서 상기 애노드 전극의 일부와 상기 제 1 투명 전극층이 서로 접하는 표시 장치.
  13. 제 1 방향 및 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 기판;
    상기 제 1 및 제 2 방향들과 교차하는 제 3 방향으로 상기 기판 상에 배치되는 표시 소자층을 포함하고,
    상기 표시 소자층은,
    상기 기판 상에 배치되는 애노드 전극;
    상기 애노드 전극 상에 배치되는 오버코트 패턴;
    상기 오버코트 패턴 상에 배치되며, 상기 오버코트 패턴에 인접하는 제 1 단부 및 상기 제 1 단부로부터 상기 제 3 방향으로 이격되는 제 2 단부를 포함하는 발광 소자;
    상기 오버코트 패턴 상에 배치되며, 상기 애노드 전극과 상기 발광 소자의 상기 제 1 단부를 전기적으로 연결하는 제 1 투명 전극층;
    상기 제 1 투명 전극층 상에 배치되는 적어도 하나의 절연층; 및
    상기 적어도 하나의 절연층 상에 배치되고, 상기 발광 소자의 상기 제 2 단부에 연결되는 캐소드 전극을 포함하고,
    상기 제 1 투명 전극층은 상기 발광 소자의 상기 제 1 단부에 접하는 표시 장치.
  14. 제 13 항에 있어서,
    상기 제 1 투명 전극층은 상기 발광 소자의 상기 제 1 단부 및 상기 오버코트 패턴에 접하는 표시 장치.
  15. 제 13 항에 있어서,
    상기 오버코트 패턴은 상기 애노드 전극 및 상기 발광 소자의 상기 제 1 단부 사이에 배치되는 표시 장치.
  16. 제 13 항에 있어서,
    상기 발광 소자의 상기 제 1 단부는 상기 오버코트 패턴에 접하는 표시 장치.
  17. 표시 장치; 및
    기판을 포함하되,
    상기 표시 장치는 제 1 항의 표시 소자층을 포함하고,
    상기 표시 소자층은 상기 기판 위에 배치되는 전자 장치.
  18. 제 17 항에 있어서,
    상기 전자 장치는 스마트 워치, 모바일 폰, 스마트 폰, 포터블 컴퓨터, 태블릿 PC, 워치 폰, 오토모티브 디스플레이, 스마트 글라스, PMP, 내비게이션, UMPC, 헤드 장착형 표시 기기, 가상 현실 기기, 혼합 현실 긱기, 증강 현실 기기 중 적어도 하나인 전자 장치.
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