WO2026004166A1 - 半導体装置および電力変換装置 - Google Patents

半導体装置および電力変換装置

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WO2026004166A1
WO2026004166A1 PCT/JP2024/034643 JP2024034643W WO2026004166A1 WO 2026004166 A1 WO2026004166 A1 WO 2026004166A1 JP 2024034643 W JP2024034643 W JP 2024034643W WO 2026004166 A1 WO2026004166 A1 WO 2026004166A1
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WO
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gallium oxide
semiconductor device
oxide layer
semiconductor
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壮之 古橋
哲郎 林田
拓真 南條
隆司 酒井
宗隆 野口
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials

Definitions

  • the present disclosure relates to a semiconductor device having a gallium oxide layer and an insulating film mainly containing SiO 2 .
  • Patent Document 1 describes a Schottky barrier diode including an n-type semiconductor layer and an insulating film made of SiO 2 that covers a portion of the top surface of the n-type semiconductor layer.
  • the present disclosure has been made to solve the above problems, and aims to suppress the diffusion of Si from a film containing SiO 2 to a gallium oxide layer in a gallium oxide semiconductor device.
  • the semiconductor device disclosed herein comprises a gallium oxide layer and an insulating film formed above the gallium oxide layer.
  • the insulating film includes a first insulating film that does not contain silicon, a second insulating film that contains silicon dioxide, and a third insulating film that is thicker than the second insulating film.
  • the first insulating film is provided between the second insulating film and the gallium oxide layer, and the third insulating film is provided on the side of the second insulating film opposite the first insulating film.
  • the semiconductor device of the present disclosure includes a lower insulating film that does not contain Si between an upper insulating film having high insulating properties of SiO2 and a gallium oxide layer, thereby suppressing the diffusion of Si from the upper insulating film to the gallium oxide layer, thereby enabling the semiconductor device to maintain stable electrical characteristics while maintaining high insulating properties due to the upper insulating film.
  • FIG. 1 is a cross-sectional view showing a configuration of an active region of a semiconductor device according to a first embodiment
  • FIG . 1 shows the energy bands of SiO2 , Al2O3 , and Ga2O3
  • 1 is a cross-sectional view showing a configuration of a termination region of a semiconductor device according to a first embodiment
  • 10 is a cross-sectional view showing another configuration of the termination region of the semiconductor device according to the first embodiment.
  • FIG. FIG. 10 is a cross-sectional view showing a configuration of an active region of a semiconductor device according to a second embodiment.
  • FIG. 11 is a block diagram showing a configuration of a power conversion system according to a third embodiment.
  • n-type and p-type refer to the conductivity types of semiconductors.
  • the first conductivity type will be described as n-type and the second conductivity type as p-type, but the first conductivity type may also be p-type and the second conductivity type as n-type.
  • n+ type means a higher impurity concentration than n-type
  • n- type means a lower impurity concentration than n-type.
  • p+ type means a higher impurity concentration than p-type
  • p- type means a lower impurity concentration than p-type.
  • the impurity concentration of each region is defined by the peak concentration. In other words, a region with a high (or low) impurity concentration means a region with a high (or low) peak impurity concentration.
  • Active area> 1 is a cross-sectional view showing the configuration of an active region of a semiconductor device 101 according to a first embodiment.
  • the semiconductor device 101 is a vertical planar MOSFET. As shown in FIG. 1, the semiconductor device 101 is configured to include, in its active region, a gallium oxide layer 20, a gate insulating film 5, a gate electrode 6, an interlayer insulating film 7, a source electrode 8, and a drain electrode 9.
  • a transistor is described as an example of the semiconductor device 101, but the semiconductor device 101 may be another device such as a diode.
  • the gallium oxide layer 20 has a first main surface S1 and a second main surface S2.
  • the gallium oxide layer 20 is a semiconductor layer made of gallium oxide (Ga 2 O 3 ), but may contain impurities such as In or Al.
  • the gallium oxide layer 20 includes an n+-type first gallium oxide layer 1, an n--type second gallium oxide layer 2, a p-type well layer 3, and an n+-type source region 4.
  • the second gallium oxide layer 2 is provided on the first main surface S1 side of the first gallium oxide layer 1.
  • the lower surface of the first gallium oxide layer 1 corresponds to the second main surface S2, and a drain electrode 9 is provided on the second main surface S2.
  • a gallium oxide single crystal substrate can be used for the first gallium oxide layer 1.
  • the gallium oxide layer 20 may not include the first gallium oxide layer 1.
  • a p-type well layer 3 is formed in part of the surface layer on the first principal surface S1 side of the second gallium oxide layer 2.
  • the well layer 3 is not limited to a p-type layer, but may be a layer to which an element such as nitrogen is added to form a slightly deep or deep acceptor level.
  • An n+ type source region 4 is formed in the surface layer on the first principal surface S1 side of the well layer 3.
  • the surface layer of the well layer 3 between the source region 4 and the second gallium oxide layer 2 forms a channel region.
  • a gate insulating film 5 is formed on the first principal surface in contact with the second gallium oxide layer 2, the channel region, and part of the source region 4 between adjacent well layers 3.
  • the gate insulating film 5 has a two-layer structure consisting of a first gate insulating film 51 in contact with the gallium oxide layer 20 and a second gate insulating film 52 on the first gate insulating film 51.
  • the first gate insulating film 51 is made of a material that does not contain Si, such as aluminum oxide ( Al2O3 ).
  • the second gate insulating film 52 is made of, for example, only SiO2 .
  • the second gate insulating film 52 does not have to be made of SiO2 only, and may be made of another insulating material and SiO2 .
  • a gate electrode 6 is formed on the gate insulating film 5.
  • An interlayer insulating film 7 is formed on the gate electrode 6.
  • a source electrode 8 is formed on the interlayer insulating film 7.
  • the gate electrode 6 and source electrode 8 are insulated by the interlayer insulating film 7.
  • the interlayer insulating film 7 is thicker than the second gate insulating film 52 or the gate insulating film 5.
  • the interlayer insulating film 7 is in contact with the gate insulating film 5 at both ends of the gate electrode 6.
  • the interlayer insulating film 7 may or may not contain Si.
  • the second gate insulating film 52 is an insulating film made of SiO2 and is also referred to as the second insulating film.
  • the first gate insulating film 51 is an insulating film that does not contain Si and is provided between the second insulating film and the gallium oxide layer and is also referred to as the first insulating film.
  • the interlayer insulating film 7 is an insulating film provided on the opposite side of the second insulating film from the first insulating film and is also referred to as the third insulating film.
  • the source electrode 8 contacts the source region 4 in a portion of the first major surface S1 where the gate insulating film 5 is not formed.
  • the semiconductor device 101 has a configuration in which a first gate insulating film 51 containing no Si is inserted between a gallium oxide layer 20 and a second gate insulating film 52 made of SiO 2. This suppresses the diffusion of Si from the second gate insulating film 52 into the gallium oxide layer 20. As a result, the donor concentration of the gallium oxide layer 20 is stabilized, and the conductivity is also stabilized.
  • the material of the first gate insulating film 51 does not need to contain Si in order to suppress the diffusion of Si, but it is preferable that the material further satisfies the following conditions:
  • the first gate insulating film 51 is not limited to Al2O3 or HfO2 , but may be an insulating film made of three or more elements and may satisfy the following conditions.
  • FIG. 2 shows the energy bands of SiO 2 used in the second gate insulating film 52, Al 2 O 3 used in the first gate insulating film 51 as an example, and ⁇ -Ga 2 O 3 used in the gallium oxide layer 20 as an example.
  • the band gap of the material of the first gate insulating film 51 is Eg_1
  • Materials that satisfy this condition include Al2O3 with a band gap of 6.8 eV, hafnium oxide ( HfO2 ) with a band gap of approximately 6 eV, and ZrO2 with a band gap of 5.5 eV.
  • Conditions (1), (2), and (3) cause the band gap to change gradually from the gallium oxide layer 20 to the first gate insulating film 51 and further to the second gate insulating film 52, thereby preventing electrons or holes from being trapped in the first gate insulating film 51 or at the interface.
  • the thickness of the first gate insulating film 51 is (t_1) and the thickness of the SiO 2 used in the second gate insulating film 52 is (t_SiO 2 ), it is desirable that (t_SiO 2 )>(t_1).
  • the thicker the first gate insulating film 51 the greater the effect of suppressing Si diffusion.
  • the thicker the first gate insulating film 51 the thinner the second gate insulating film 52 may become. This condition is obtained from the viewpoint of ensuring a highly reliable SiO 2 thickness.
  • Figure 3 is a cross-sectional view showing the configuration of the termination region of semiconductor device 101 according to the first embodiment.
  • A indicates a chip end.
  • semiconductor device 101 includes, in the termination region, second gallium oxide layer 2, well layer 3, termination well layer 11, first termination insulating film 21, second termination insulating film 22, interlayer insulating film 23, surface protective film 24, and source electrode 8. Note that Figure 3 does not show drain electrode 9, first gallium oxide layer 1, and various electric field relaxation structures.
  • the termination well layer 11 is a p-type semiconductor layer made of an oxide semiconductor or a high-resistance layer formed by nitrogen ion implantation or the like in the surface layer portion on the first major surface S1 side of the second gallium oxide layer 2, and is adjacent to the well layer 3.
  • the well layer 3 is also a p-type semiconductor layer made of an oxide semiconductor or a high-resistance layer formed by nitrogen ion implantation or the like in the surface layer portion on the first major surface S1 side of the second gallium oxide layer 2.
  • the depths or impurity concentrations of the well layer 3 and the termination well layer 11 may be different or the same.
  • a first termination insulating film 21 is formed on the termination well layer 11.
  • a second termination insulating film 22 is formed on the first termination insulating film 21.
  • An interlayer insulating film 23 is formed on the second termination insulating film 22.
  • a source electrode 8 is formed on the well layer 3.
  • a surface protective film 24 is formed on the second gallium oxide layer 2, covering the first termination insulating film 21, the second termination insulating film 22, and the interlayer insulating film 23.
  • First termination insulating film 21, second termination insulating film 22, and interlayer insulating film 23 may be formed in the same process as first gate insulating film 51, second gate insulating film 52, and interlayer insulating film 7, respectively, and may be made of the same material as these films. That is, second termination insulating film 22 contains SiO2 , and first termination insulating film 21 does not contain Si.
  • the first termination insulating film 21 can suppress the diffusion of Si from the second termination insulating film 22 into the well layer 3 or termination well layer 11.
  • the electric field in the gallium oxide layer can be stabilized, and the electrical characteristics can be maintained stable.
  • hetero material layer 12 made of a material different from gallium oxide may be formed on first main surface S1 of second gallium oxide layer 2.
  • first termination insulating film 21 is formed on hetero material layer 12
  • second termination insulating film 22 is formed on first termination insulating film 21.
  • Hetero material layer 12 is, for example, a p-type semiconductor layer, and NiO, Cu 2 O, or the like may be used.
  • first termination insulating film 21 and second termination insulating film 22 are also formed on second gallium oxide layer 20, but they may be formed only on hetero material layer 12.
  • the first termination insulating film 21 and the second termination insulating film 22 do not extend to the edges of the chip. In this case, there is a risk of Si diffusing from the second termination insulating film 22 into the second gallium oxide layer 2 through the area of the first main surface S1 where the first termination insulating film 21 is not formed. To prevent this, the first termination insulating film 21 and the second termination insulating film 22 may be formed to the edges of the chip. Furthermore, the first termination insulating film 21 and the second termination insulating film 22 may be formed to an area outside various electric field relaxation structures (not shown) that does not overlap with the dicing lines of the chip.
  • the semiconductor device 101 includes a gallium oxide layer 20 and a gate insulating film 5 formed on the gallium oxide layer 20.
  • the gate insulating film 5 includes a first gate insulating film 51 that does not contain silicon, a second gate insulating film 52 that contains silicon dioxide, and an interlayer insulating film 7.
  • the first gate insulating film 51 is provided between the second gate insulating film 52 and the gallium oxide layer 20.
  • the interlayer insulating film 7 is provided on the side of the second gate insulating film 52 opposite to the first gate insulating film 51.
  • This configuration suppresses diffusion of Si from the second gate insulating film 52 or the interlayer insulating film 7, which may contain SiO2 , into the gallium oxide layer 20. As a result, the donor concentration of the gallium oxide layer 20 is stabilized, and the electrical characteristics of the semiconductor device are stabilized.
  • Active area> 5 is a cross-sectional view showing the configuration of an active region of a semiconductor device 102 according to a second embodiment.
  • the semiconductor device 102 is a vertical trench MOSFET.
  • a trench 10 is formed in the gallium oxide layer 20, extending from the first main surface S1 through the source region 4 and the well layer 3 to reach the second gallium oxide layer 2.
  • a gate insulating film 5 is formed on the side and bottom surfaces of the trench 10, and a gate electrode 6 is buried in the trench 10 with the gate insulating film 5 interposed therebetween.
  • the gate insulating film 5 has a two-layer structure consisting of a first gate insulating film 51 and a second gate insulating film 52.
  • the second gate insulating film 52 is formed in contact with the gate electrode 6, and the first gate insulating film 51 is formed between the second gate insulating film 52 and the gallium oxide layer 20.
  • An interlayer insulating film 7 is formed on the gate electrode 6.
  • the interlayer insulating film 7 insulates the gate electrode 6 from the source electrode 8.
  • the interlayer insulating film 7 contacts the second gate insulating film 52 on both sides of the trench 10.
  • the remaining configuration of the active region of the semiconductor device 102 is similar to the configuration of the active region of the semiconductor device 101 described in embodiment 1.
  • Termination area> The configuration of the termination region of semiconductor device 102 may be similar to the configuration of the termination region of semiconductor device 101 shown in Figures 3 and 4. Alternatively, a trench reaching second gallium oxide layer 2 may be formed in the termination region, with hetero material layer 12 formed in the trench. In other words, as long as the formation of first termination insulating film 21 and second termination insulating film 22 suppresses Si diffusion and stabilizes the function of the termination region, the termination region of semiconductor device 102 is not limited to a specific structure.
  • the first gate insulating film 51 is provided on the bottom and sidewalls of a trench 10 formed in the gallium oxide layer 20.
  • the second gate insulating film 52 is provided on the bottom and sidewalls of the trench 10 via the first gate insulating film 51.
  • the semiconductor device 102 includes a gate electrode 6 embedded in the trench 10 via the first gate insulating film 51 and the second gate insulating film 52.
  • the third insulating film is an interlayer insulating film 7.
  • the first gate insulating film 51 suppresses the diffusion of Si from the second gate insulating film 52 to the gallium oxide layer 20.
  • the donor concentration of the gallium oxide layer 20 is stabilized, the electric field of the gallium oxide layer is stabilized, and the electrical characteristics of the semiconductor device are stabilized.
  • the gate insulating film 5 contacts two surfaces, the side surface and the bottom surface, of the trench 10, and therefore it is not easy to select a plane orientation of the gallium oxide layer 20 so as to reduce the influence of Si diffusion on both surfaces. Therefore, it can be said that the configuration of the present disclosure, in which the first gate insulating film 51 suppresses the diffusion of Si into the gallium oxide layer 20, is particularly effective in the trench type.
  • the semiconductor devices 101 and 102 according to the above-described first and second embodiments are applied to a power conversion device.
  • the application of the semiconductor devices 101 and 102 according to the first and second embodiments is not limited to a specific power conversion device, a case in which the semiconductor devices 101 and 102 according to the first and second embodiments are applied to a three-phase inverter will be described below as a third embodiment.
  • FIG. 6 is a block diagram showing the configuration of a power conversion system to which the power conversion device according to this embodiment is applied.
  • the power conversion system shown in Figure 6 is composed of a power source 100, a power conversion device 200, and a load 300.
  • the power source 100 is a DC power source and supplies DC power to the power conversion device 200.
  • the power source 100 can be configured from a variety of sources, such as a DC system, a solar cell, or a storage battery, or it can be configured from a rectifier circuit or an AC/DC converter connected to an AC system.
  • the power source 100 can also be configured from a DC/DC converter that converts the DC power output from the DC system into a specified power.
  • the power conversion device 200 is a three-phase inverter connected between the power source 100 and the load 300, converts the DC power supplied from the power source 100 into AC power, and supplies the AC power to the load 300.
  • the power conversion device 200 includes a main conversion circuit 201 that converts DC power into AC power and outputs it, a drive circuit 202 that outputs drive signals that drive each switching element of the main conversion circuit 201, and a control circuit 203 that outputs control signals to the drive circuit 202.
  • Load 300 is a three-phase electric motor driven by AC power supplied from power conversion device 200. Note that load 300 is not limited to a specific application and is an electric motor mounted on various electrical devices, such as a hybrid vehicle, electric vehicle, railcar, elevator, or air conditioning device.
  • the power conversion device 200 will be described in detail below.
  • the main conversion circuit 201 includes switching elements and freewheel diodes (not shown).
  • the switching elements convert DC power supplied from the power source 100 into AC power, which is supplied to the load 300.
  • the main conversion circuit 201 can have a variety of specific circuit configurations, the main conversion circuit 201 of this embodiment is a two-level, three-phase full-bridge circuit that can be configured with six switching elements and six freewheel diodes connected in anti-parallel to each switching element.
  • the semiconductor devices 101 and 102 of the first and second embodiments described above are applied to at least one of the switching elements and freewheel diodes of the main conversion circuit 201.
  • Each phase U phase, V phase, W phase
  • the output terminals of each upper and lower arm i.e., the three output terminals of the main conversion circuit 201, are connected to the load 300.
  • the drive circuit 202 generates drive signals that drive the switching elements of the main conversion circuit 201 and supplies them to the control electrodes of the switching elements of the main conversion circuit 201. Specifically, in accordance with control signals from the control circuit 203 (described below), it outputs to the control electrodes of each switching element a drive signal that turns the switching element on and a drive signal that turns the switching element off.
  • the drive signal is a voltage signal (on signal) that is equal to or greater than the threshold voltage of the switching element
  • the drive signal is a voltage signal (off signal) that is equal to or less than the threshold voltage of the switching element.
  • the control circuit 203 controls the switching elements of the main conversion circuit 201 so that the desired power is supplied to the load 300. Specifically, it calculates the time (on time) that each switching element of the main conversion circuit 201 should be in the on state based on the power to be supplied to the load 300.
  • the main conversion circuit 201 can be controlled by PWM control, which modulates the on time of the switching elements according to the voltage to be output.
  • the control circuit 203 then outputs a control command (control signal) to the drive circuit 202 so that an on signal is output to the switching elements that should be in the on state at each point in time, and an off signal is output to the switching elements that should be in the off state.
  • the drive circuit 202 outputs an on signal or an off signal as a drive signal to the control electrode of each switching element.
  • the semiconductor devices 101 and 102 according to embodiments 1 and 2 are used as the switching elements of the main conversion circuit 201, thereby improving the reliability of the power conversion device.
  • the semiconductor devices 101 and 102 according to embodiments 1 and 2 are applied to a two-level three-phase inverter, but the application of the semiconductor devices 101 and 102 according to embodiments 1 and 2 is not limited to this and can be applied to various power conversion devices.
  • a two-level power conversion device is described, but a three-level or multi-level power conversion device may also be used, and when supplying power to a single-phase load, the semiconductor devices 101 and 102 according to embodiments 1 and 2 may be applied to a single-phase inverter.
  • the semiconductor devices 101 and 102 according to embodiments 1 and 2 can also be applied to a DC/DC converter or an AC/DC converter.
  • the power conversion device to which the semiconductor devices 101, 102 according to the first and second embodiments are applied is not limited to cases in which the load described above is an electric motor, but can also be used, for example, as a power supply device for an electric discharge machine, a laser processing machine, an induction heating cooker, or a contactless power supply system, and can also be used as a power conditioner for a solar power generation system, a power storage system, etc.
  • the second termination insulating film 22 and the second gate insulating film 52 in embodiments 1 and 2 contain Si. Therefore, Si may diffuse into the external vicinity of each film, for example, the first termination insulating film 21 or the first gate insulating film 51, forming a first termination insulating film 21 or a first gate insulating film 51 containing Si. If we refer to this insulating film containing Si as a Si-containing insulating film, the Si-containing insulating film may be interposed between the first termination insulating film 21 and the second termination insulating film 22, or between the first gate insulating film 51 and the second gate insulating film 52, for example.
  • the Si-containing insulating film may be composed of a composition containing Si or an oxygen-rich composition based on the composition of the first termination insulating film 21 or the first gate insulating film 51, for example.
  • the gate insulating film 5 or the termination insulating film can be said to have at least a three-layer structure, but this is omitted from the above explanation. It is also possible that Si diffuses and reaches the interface with the gallium oxide layer 20, that is, Si is present throughout or almost throughout the first termination insulating film 21 or first gate insulating film 51. In this case, the gate insulating film 5 or termination insulating film can be said to have at least a two-layer structure, or partially a three-layer structure.
  • first termination insulating film 21 and first gate insulating film 51 according to the first and second embodiments can also be considered layers that stop or suppress the diffusion of Si, and preferably have a trap structure that easily captures Si.
  • the trap structure may have a molecular structure, such as a defect that easily forms a bond, such as a covalent bond, with Si, over a partial or entire region, and may have some function of stopping or suppressing the diffusion of Si.

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Abstract

本開示は、酸化ガリウム半導体装置において、ＳｉＯ２膜から酸化ガリウム層へのＳｉの拡散を抑制することを目的とする。半導体装置（１０１）は、酸化ガリウム層（２０）と、酸化ガリウム層（２０）上に形成された絶縁膜とを備える。絶縁膜は、珪素を材料に含まない第１絶縁膜である第１ゲート絶縁膜（５１）と、二酸化ケイ素を有する第２絶縁膜である第２ゲート絶縁膜（５２）と、第３絶縁膜である層間絶縁膜（７）とを含む。第１ゲート絶縁膜（５１）は、第２ゲート絶縁膜（５２）と酸化ガリウム層（２０）との間に設けられる。層間絶縁膜（７）は、第２ゲート絶縁膜（５２）の第１ゲート絶縁膜（５１）とは反対側に設けられる。

Description

半導体装置および電力変換装置
　本開示は、酸化ガリウム層とＳｉＯ２を主に含む絶縁膜とを有する半導体装置に関する。
　半導体装置において、半導体層上には、ゲート絶縁膜、層間絶縁膜、パッシベーション膜などの様々な絶縁膜が設けられる。二酸化ケイ素（ＳｉＯ２）またはＳｉＯ２を主に含む材料は大きなバンドギャップを持ち、絶縁破壊電界が大きいことから半導体装置における絶縁膜として広く使われている。例えば特許文献１には、ｎ型半導体層と、ｎ型半導体層の上面の一部を覆う、ＳｉＯ２からなる絶縁膜とを備えるショットキーバリアダイオードが記載されている。
特開２０２３－３７５６４号公報
　しかし、本開示の発明者らの検討によれば、酸化ガリウム（Ｇａ２Ｏ３）からなる半導体層の上に絶縁膜としてＳｉＯ２を有する膜を形成すると、熱が加わった場合にＧａ２Ｏ３／ＳｉＯ２界面において珪素（Ｓｉ）がＧａ２Ｏ３へ拡散してＧａ２Ｏ３表面のドナー濃度が変化し、半導体装置の電気特性等が変動するという問題があることが分かった。
　本開示は、上記の問題点を解決するためになされたものであり、酸化ガリウム半導体装置において、ＳｉＯ２を有する膜から酸化ガリウム層へのＳｉの拡散を抑制することを目的とする。
　本開示の半導体装置は、酸化ガリウム層と、酸化ガリウム層の上方に形成された絶縁膜とを備える。絶縁膜は、珪素を材料に含まない第１絶縁膜と、二酸化ケイ素を有する第２絶縁膜と、第２絶縁膜の厚さよりも厚さが厚い第３絶縁膜とを含む。第１絶縁膜は、第２絶縁膜と酸化ガリウム層との間に設けられ、第３絶縁膜は、第２絶縁膜の第１絶縁膜とは反対側に設けられる。
　本開示の半導体装置は、絶縁性能の高いＳｉＯ２を有する上部絶縁膜と酸化ガリウム層との間に、Ｓｉを含まない下部絶縁膜を備えるため、上部絶縁膜から酸化ガリウム層へのＳｉの拡散が抑制される。これにより、上部絶縁膜による高い絶縁性能を備えつつ、半導体装置の電気特性を安定に保つことができる。
実施の形態１に係る半導体装置の活性領域の構成を示す断面図である。 ＳｉＯ２、Ａｌ２Ｏ３、およびＧａ２Ｏ３のエネルギーバンドを示す図である。 実施の形態１に係る半導体装置の終端領域の構成を示す断面図である。 実施の形態１に係る半導体装置の終端領域の別の構成を示す断面図である。 実施の形態２に係る半導体装置の活性領域の構成を示す断面図である。 実施の形態３に係る電力変換システムの構成を示すブロック図である。
　以下の説明において、ｎ型およびｐ型は半導体の導電型を示し、本開示においては、第１導電型をｎ型、第２導電型をｐ型として説明するが、第１導電型をｐ型、第２導電型をｎ型としてもよい。ｎ＋型はｎ型より不純物濃度が高いことを意味し、ｎ－型はｎ型より不純物濃度が低いことを意味する。ｐ＋型はｐ型より不純物濃度が高いことを意味し、ｐ－型はｐ型より不純物濃度が低いことを意味する。また、各領域の不純物濃度の高さはピーク濃度によって規定されるものとする。すなわち、不純物濃度が高い（または低い）領域とは、不純物のピーク濃度が高い（または低い）領域を意味する。
　図面は模式的に示されたものであり、異なる図面にそれぞれ示されている画像のサイズおよび位置の相互関係は、必ずしも正確に記載されたものではなく、適宜変更され得る。また、以下の説明では、同様の構成要素には同じ符号を付して図示し、それらの名称および機能も同様のものとする。よって、それらについての詳細な説明を省略する場合がある。
　以下の説明では、「上」、「下」、「側」、「おもて」および「裏」などの特定の位置および方向を意味する用語が用いられる場合があるが、これらの用語は、実施の形態の内容を理解することを容易にするため便宜上用いられているものであり、実際に実施される際の方向とは関係しない。
　＜Ａ．実施の形態１＞
　＜Ａ－１．活性領域＞
　図１は、実施の形態１に係る半導体装置１０１の活性領域の構成を示す断面図である。半導体装置１０１は、縦型のプレーナ型ＭＯＳＦＥＴである。図１に示されるように、半導体装置１０１は活性領域において、酸化ガリウム層２０、ゲート絶縁膜５、ゲート電極６、層間絶縁膜７、ソース電極８およびドレイン電極９を備えて構成される。ここでは、トランジスタを半導体装置１０１の例として説明しているが、半導体装置１０１はダイオードなどの他のデバイスであってもよい。
　酸化ガリウム層２０は、第１主面Ｓ１および第２主面Ｓ２を備える。酸化ガリウム層２０は、酸化ガリウム（Ｇａ２Ｏ３）からなる半導体層であるが、ＩｎまたはＡｌなどの不純物を含むものであってもよい。酸化ガリウム層２０は、ｎ＋型の第１酸化ガリウム層１、ｎ－型の第２酸化ガリウム層２、ｐ型のウェル層３およびｎ＋型のソース領域４を備える。第２酸化ガリウム層２は、第１酸化ガリウム層１の第１主面Ｓ１側に設けられる。第１酸化ガリウム層１の下面は第２主面Ｓ２に相当し、第２主面Ｓ２上にはドレイン電極９が設けられる。ここで、第１酸化ガリウム層１には、例えば酸化ガリウム単結晶基板を用いることができる。しかし、半導体装置１０１が、いわゆる裏面研磨または異種基板剥離のプロセスを用いて製造される場合等には、酸化ガリウム層２０は第１酸化ガリウム層１を含まない構成であってもよい。
　第２酸化ガリウム層２の第１主面Ｓ１側の表層の一部には、ｐ型のウェル層３が形成される。ウェル層３は、ｐ型の層に限らず、窒素などの元素が添加されてやや深い、または深いアクセプタ準位が形成された層であってもよい。ウェル層３の第１主面Ｓ１側の表層には、ｎ＋型のソース領域４が形成される。ソース領域４と第２酸化ガリウム層２との間におけるウェル層３の表層がチャネル領域となる。隣り合うウェル層３の間の第２酸化ガリウム層２、チャネル領域、および一部のソース領域４と接する第１主面上には、ゲート絶縁膜５が形成される。
　ゲート絶縁膜５は、酸化ガリウム層２０に接する第１ゲート絶縁膜５１と、第１ゲート絶縁膜５１上の第２ゲート絶縁膜５２とからなる２層構造である。第１ゲート絶縁膜５１は、Ｓｉを含まない材料からなり、例えば酸化アルミニウム（Ａｌ２Ｏ３）からなる。第２ゲート絶縁膜５２は、例えばＳｉＯ２のみからなる。第２ゲート絶縁膜５２は、ＳｉＯ２のみで構成されず、他の絶縁材料とＳｉＯ２とで構成される場合もある。
　ゲート絶縁膜５上にはゲート電極６が形成される。ゲート電極６上には層間絶縁膜７が形成される。層間絶縁膜７上にはソース電極８が形成される。ゲート電極６とソース電極８とは層間絶縁膜７によって絶縁される。ここで、層間絶縁膜７は、第２ゲート絶縁膜５２またはゲート絶縁膜５の厚さよりも厚さが厚い。なお、層間絶縁膜７は、ゲート電極６の両端においてゲート絶縁膜５と接している。層間絶縁膜７は、Ｓｉを含んでもよいし、含まなくてもよい。
　半導体装置１０１において、第２ゲート絶縁膜５２は、ＳｉＯ２からなる絶縁膜であり、第２絶縁膜とも称する。第１ゲート絶縁膜５１は、第２絶縁膜と酸化ガリウム層との間に設けられたＳｉを材料に含まない絶縁膜であり、第１絶縁膜とも称する。層間絶縁膜７は、第２絶縁膜の第１絶縁膜とは反対側に設けられた絶縁膜であり、第３絶縁膜とも称する。
　ソース電極８は、第１主面Ｓ１のうちゲート絶縁膜５が形成されていない部分でソース領域４と接触する。
　半導体装置１０１は、酸化ガリウム層２０とＳｉＯ２からなる第２ゲート絶縁膜５２との間に、Ｓｉを含まない第１ゲート絶縁膜５１が挿入された構成である。これにより、第２ゲート絶縁膜５２から酸化ガリウム層２０へのＳｉの拡散が抑制される。その結果、酸化ガリウム層２０のドナー濃度が安定し、伝導性が安定する。
　第１ゲート絶縁膜５１の材料は、Ｓｉの拡散を抑制する観点からＳｉを含まなければよいが、以下に示す条件をさらに満たすことが望ましい。ここで、第１ゲート絶縁膜５１はＡｌ２Ｏ３またはＨｆＯ２に限られず、３種以上の元素からなる絶縁膜等であって、以下の条件を満たすものであってもよい。
　図２は、第２ゲート絶縁膜５２に用いられるＳｉＯ２と、一例として第１ゲート絶縁膜５１に用いられるＡｌ２Ｏ３と、一例として酸化ガリウム層２０に用いられるβ－Ｇａ２Ｏ３のエネルギーバンドを示している。
　（１）第１ゲート絶縁膜５１の材料のバンドギャップをＥｇ＿１、Ｇａ２Ｏ３のバンドギャップを（Ｅｇ＿Ｇａ２Ｏ３）＝４．６ｅＶ、ＳｉＯ２のバンドギャップを（Ｅｇ＿ＳｉＯ２）＝８．７ｅＶとすると、（Ｅｇ＿ＳｉＯ２）＞（Ｅｇ＿１）＞（Ｅｇ＿Ｇａ２Ｏ３）であることが望ましい。この条件を満たす材料には、バンドギャップが６．８ｅＶのＡｌ２Ｏ３、バンドギャップが約６ｅＶの酸化ハフニウム（ＨｆＯ２）、またはバンドギャップが５．５ｅＶのＺｒＯ２などがある。
　（２）第１ゲート絶縁膜５１の材料の伝導帯下端とＧａ２Ｏ３の伝導帯下端とのエネルギー差の絶対値を（ΔＥｃ＿１）とし、ＳｉＯ２の伝導帯下端とＧａ２Ｏ３の伝導帯下端とのエネルギー差の絶対値を（ΔＥｃ＿ＳｉＯ２）とすると、（ΔＥｃ＿ＳｉＯ２）＞（ΔＥｃ＿１）＞０であることが望ましい。なお、第１ゲート絶縁膜５１の材料をＡｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２とする場合にも、この条件は満たされる。
　（３）第１ゲート絶縁膜５１の材料の価電子帯上端とＧａ２Ｏ３の価電子帯上端とのエネルギー差の絶対値を（ΔＥｖ＿１）とし、ＳｉＯ２の価電子帯上端とＧａ２Ｏ３の価電子帯上端とのエネルギー差の絶対値を（ΔＥｖ＿ＳｉＯ２）とすると、（ΔＥｖ＿ＳｉＯ２）＞（ΔＥｖ＿１）＞０であることが望ましい。なお、第１ゲート絶縁膜５１の材料をＡｌ２Ｏ３とする場合にも、この条件は満たされる。条件（１）、（２）、（３）により、酸化ガリウム層２０から第１ゲート絶縁膜５１、さらに第２ゲート絶縁膜５２とバンドギャップが段階的に変化するため、第１ゲート絶縁膜５１または界面に電子または正孔が捕獲されることが避けられる。
　（４）第１ゲート絶縁膜５１の厚みを（ｔ＿１）とし、第２ゲート絶縁膜５２に用いられるＳｉＯ２の厚みを（ｔ＿ＳｉＯ２）とすると、（ｔ＿ＳｉＯ２）＞（ｔ＿１）であることが望ましい。第１ゲート絶縁膜５１を厚くするほどＳｉの拡散抑制効果は高まる。しかし、設計上、ゲート絶縁膜５の厚みには上限があるため、第１ゲート絶縁膜５１を厚くするほど第２ゲート絶縁膜５２は薄くなる場合がある。信頼性の高いＳｉＯ２の厚みを確保する観点から、この条件が得られる。
　＜Ａ－２．終端領域＞
　図３は、実施の形態１に係る半導体装置１０１の終端領域の構成を示す断面図である。図３において、Ａはチップ端を示している。図３に示されるように、半導体装置１０１は終端領域において、第２酸化ガリウム層２、ウェル層３、終端ウェル層１１、第１終端絶縁膜２１、第２終端絶縁膜２２、層間絶縁膜２３、表面保護膜２４およびソース電極８を備えている。なお、図３では、ドレイン電極９、第１酸化ガリウム層１および各種電界緩和構造の図示を省略している。
　終端ウェル層１１は、第２酸化ガリウム層２の第１主面Ｓ１側の表層部の、酸化物半導体で構成されたｐ型半導体層、または窒素イオン注入などにより形成された高抵抗層であり、ウェル層３に隣接する。ウェル層３も、第２酸化ガリウム層２の第１主面Ｓ１側の表層部の、酸化物半導体で構成されたｐ型半導体層、または窒素イオン注入などにより形成された高抵抗層である。ウェル層３と終端ウェル層１１との深さまたは不純物濃度は、異なっていてもよく、同等であってもよい。
　終端ウェル層１１上には、第１終端絶縁膜２１が形成される。第１終端絶縁膜２１上には、第２終端絶縁膜２２が形成される。第２終端絶縁膜２２上には層間絶縁膜２３が形成される。ソース電極８は、ウェル層３上に形成される。表面保護膜２４は、第１終端絶縁膜２１、第２終端絶縁膜２２および層間絶縁膜２３を覆って第２酸化ガリウム層２上に形成される。
　第１終端絶縁膜２１、第２終端絶縁膜２２および層間絶縁膜２３は、それぞれ第１ゲート絶縁膜５１、第２ゲート絶縁膜５２および層間絶縁膜７と同一工程で形成されてもよく、これらと同一の材料で構成され得る。すなわち、第２終端絶縁膜２２はＳｉＯ２を含み、第１終端絶縁膜２１はＳｉを含まない。
　図３に示した半導体装置１０１の終端領域の構成によれば、第２終端絶縁膜２２からウェル層３または終端ウェル層１１へのＳｉの拡散を第１終端絶縁膜２１により抑制することができる。その結果、酸化ガリウム層の電界を安定させ、電気特性を安定に保つことができる。特に、終端領域におけるｐ型半導体の不純物種または不純物量に起因する半導体装置の電気特性の変動または耐圧低下を抑制することができる。
　図３では、第２酸化ガリウム層２の表層に終端ウェル層１１が形成される場合について説明した。しかし、図４に示されるように、終端ウェル層１１に代えて、酸化ガリウムとは異なる材料によるヘテロ材料層１２が、第２酸化ガリウム層２の第１主面Ｓ１上に形成されていてもよい。この場合、ヘテロ材料層１２上に第１終端絶縁膜２１が形成され、第１終端絶縁膜２１上に第２終端絶縁膜２２が形成される。ヘテロ材料層１２は、例えばｐ型の半導体層であり、ＮｉＯ，Ｃｕ２Ｏなどを用いることができる。図４において、第１終端絶縁膜２１および第２終端絶縁膜２２は、第２酸化ガリウム層２０の上にも形成されているが、ヘテロ材料層１２の上のみに形成されていてもよい。
　なお、図３および図４において、第１終端絶縁膜２１および第２終端絶縁膜２２はチップ端までは形成されていない。この場合、第１終端絶縁膜２１が形成されていない第１主面Ｓ１の領域を通って、第２終端絶縁膜２２から第２酸化ガリウム層２にＳｉが拡散するおそれがある。これを防ぐため、第１終端絶縁膜２１および第２終端絶縁膜２２はチップ端まで形成されていてもよい。また、第１終端絶縁膜２１および第２終端絶縁膜２２は、図示しない各種電界緩和構造の外側の、チップのダイシングラインに重ならない領域まで形成されていてもよい。
　＜Ａ－３．効果＞
　以上に説明したように、実施の形態１に係る半導体装置１０１は、酸化ガリウム層２０と、酸化ガリウム層２０上に形成されたゲート絶縁膜５とを備える。ゲート絶縁膜５は、珪素を材料に含まない第１ゲート絶縁膜５１と、二酸化ケイ素を有する第２ゲート絶縁膜５２と、層間絶縁膜７とを含む。第１ゲート絶縁膜５１は、第２ゲート絶縁膜５２と酸化ガリウム層２０との間に設けられる。層間絶縁膜７は、第２ゲート絶縁膜５２の第１ゲート絶縁膜５１とは反対側に設けられる。このような構成により、第２ゲート絶縁膜５２またはＳｉＯ２を有する場合の層間絶縁膜７から酸化ガリウム層２０へのＳｉの拡散が抑制される。その結果、酸化ガリウム層２０のドナー濃度が安定し、半導体装置の電気特性が安定する。
　＜Ｂ．実施の形態２＞
　＜Ｂ－１．活性領域＞
　図５は、実施の形態２に係る半導体装置１０２の活性領域の構成を示す断面図である。半導体装置１０２は、縦型のトレンチ型ＭＯＳＦＥＴである。図５に示されるように、酸化ガリウム層２０には、第１主面Ｓ１からソース領域４およびウェル層３を貫通して第２酸化ガリウム層２に達するトレンチ１０が形成される。トレンチ１０の側面および底面にはゲート絶縁膜５が形成され、トレンチ１０にはゲート絶縁膜５を介してゲート電極６が埋め込まれる。
　ゲート絶縁膜５は、第１ゲート絶縁膜５１および第２ゲート絶縁膜５２の２層構造である。第２ゲート絶縁膜５２はゲート電極６に接して形成され、第１ゲート絶縁膜５１は第２ゲート絶縁膜５２と酸化ガリウム層２０との間に形成される。
　ゲート電極６の上には層間絶縁膜７が形成される。層間絶縁膜７は、ゲート電極６とソース電極８とを絶縁する。層間絶縁膜７は、トレンチ１０の両側で第２ゲート絶縁膜５２と接する。半導体装置１０２のその他の活性領域の構成は、実施の形態１で説明した半導体装置１０１の活性領域の構成と同様である。
　＜Ｂ－２．終端領域＞
　半導体装置１０２の終端領域の構成は、図３および図４に示した半導体装置１０１の終端領域の構成と同様であってもよい。別の構成として、終端領域にも第２酸化ガリウム層２に達するトレンチが形成され、当該トレンチ内にヘテロ材料層１２が形成された構成であってもよい。つまり、第１終端絶縁膜２１および第２終端絶縁膜２２が形成されることによりＳｉの拡散が抑制され、終端領域の機能が安定化する限りにおいて、半導体装置１０２の終端領域は、特定の構造に限定されない。
　＜Ｂ－３．効果＞
　半導体装置１０２において、第１ゲート絶縁膜５１は酸化ガリウム層２０に形成されたトレンチ１０の底面および側壁に設けられる。第２ゲート絶縁膜５２は第１ゲート絶縁膜５１を介してトレンチ１０の底面および側壁に設けられる。半導体装置１０２は、第１ゲート絶縁膜５１および第２ゲート絶縁膜５２を介してトレンチ１０内に埋め込まれたゲート電極６を備える。また、半導体装置１０２において、第３絶縁膜は層間絶縁膜７である。以上の構成においても、実施の形態１に係る半導体装置１０１と同様、第１ゲート絶縁膜５１により、第２ゲート絶縁膜５２から酸化ガリウム層２０へのＳｉの拡散が抑制される。その結果、酸化ガリウム層２０のドナー濃度が安定し、酸化ガリウム層の電界が安定し、半導体装置の電気特性が安定する。トレンチ型の場合、ゲート絶縁膜５がトレンチ１０の側面および底面の２面で接するため、２面両方においてＳｉの拡散による影響を低減させるように酸化ガリウム層２０の面方位を選択することは容易ではない。そのため、第１ゲート絶縁膜５１によりＳｉの酸化ガリウム層２０への拡散を抑制する本開示の構成は、トレンチ型において特に有効であるとも言える。
　＜Ｃ．実施の形態３＞
　本実施の形態は、上述した実施の形態１，２にかかる半導体装置１０１，１０２を電力変換装置に適用したものである。実施の形態１，２にかかる半導体装置１０１，１０２の適用は特定の電力変換装置に限定されるものではないが、以下、実施の形態３として、三相のインバータに実施の形態１，２にかかる半導体装置１０１，１０２を適用した場合について説明する。
　図６は、本実施の形態にかかる電力変換装置を適用した電力変換システムの構成を示すブロック図である。
　図６に示す電力変換システムは、電源１００、電力変換装置２００、負荷３００から構成される。電源１００は、直流電源であり、電力変換装置２００に直流電力を供給する。電源１００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができるし、交流系統に接続された整流回路またはＡＣ／ＤＣコンバータで構成することとしてもよい。また、電源１００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することとしてもよい。
　電力変換装置２００は、電源１００と負荷３００の間に接続された三相のインバータであり、電源１００から供給された直流電力を交流電力に変換し、負荷３００に交流電力を供給する。電力変換装置２００は、図６に示すように、直流電力を交流電力に変換して出力する主変換回路２０１と、主変換回路２０１の各スイッチング素子を駆動する駆動信号を出力する駆動回路２０２と、駆動回路２０２を制御する制御信号を駆動回路２０２に出力する制御回路２０３とを備えている。
　負荷３００は、電力変換装置２００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車、電気自動車、鉄道車両、エレベーター、または空調機器向けの、電動機として用いられる。
　以下、電力変換装置２００の詳細を説明する。主変換回路２０１は、スイッチング素子と還流ダイオードを備えており（図示せず）、スイッチング素子がスイッチングすることによって、電源１００から供給される直流電力を交流電力に変換し、負荷３００に供給する。主変換回路２０１の具体的な回路構成は種々のものがあるが、本実施の形態にかかる主変換回路２０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードから構成することができる。主変換回路２０１の各スイッチング素子と各還流ダイオードの少なくともいずれかに、上述した実施の形態１，２にかかる半導体装置１０１，１０２を適用する。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２０１の３つの出力端子は、負荷３００に接続される。
　駆動回路２０２は、主変換回路２０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路２０１のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路２０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（オフ信号）となる。
　制御回路２０３は、負荷３００に所望の電力が供給されるよう主変換回路２０１のスイッチング素子を制御する。具体的には、負荷３００に供給すべき電力に基づいて主変換回路２０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路２０１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、駆動回路２０２に制御指令（制御信号）を出力する。駆動回路２０２は、この制御信号に従い、各スイッチング素子の制御電極にオン信号又はオフ信号を駆動信号として出力する。
　本実施の形態に係る電力変換装置では、主変換回路２０１のスイッチング素子として実施の形態１，２にかかる半導体装置１０１，１０２を適用するため、電力変換装置の信頼性向上を実現することができる。
　本実施の形態では、２レベルの三相インバータに実施の形態１，２にかかる半導体装置１０１，１０２を適用する例を説明したが、実施の形態１，２にかかる半導体装置１０１，１０２の適用は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、２レベルの電力変換装置としたが３レベルまたはマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに実施の形態１，２にかかる半導体装置１０１，１０２を適用しても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータまたはＡＣ／ＤＣコンバータに実施の形態１，２にかかる半導体装置１０１，１０２を適用することも可能である。
　また、実施の形態１，２にかかる半導体装置１０１，１０２を適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機、レーザー加工機、誘導加熱調理器または非接触給電システムの電源装置として用いることもでき、さらには太陽光発電システムまたは蓄電システム等のパワーコンディショナーとして用いることも可能である。
　なお、実施の形態１，２にかかる第２終端絶縁膜２２および第２ゲート絶縁膜５２にはＳｉが含まれる。そのため、それぞれの外部の近傍、例えば第１終端絶縁膜２１または第１ゲート絶縁膜５１にＳｉが拡散して、Ｓｉの混在した第１終端絶縁膜２１または第１ゲート絶縁膜５１が形成され得る。このＳｉの混在した絶縁膜をＳｉ含有絶縁膜と呼ぶこととすると、Ｓｉ含有絶縁膜は、第１終端絶縁膜２１および第２終端絶縁膜２２の間、または第１ゲート絶縁膜５１および第２ゲート絶縁膜５２の間などに介在する。Ｓｉ含有絶縁膜は、例えば第１終端絶縁膜２１または第１ゲート絶縁膜５１の組成を基に、Ｓｉを含む組成または酸素リッチな組成で構成され得る。このように、ゲート絶縁膜５または終端絶縁膜は、厳密には少なくとも３層構造であると言えるが、上述の説明では省略している。また、Ｓｉが拡散して酸化ガリウム層２０の界面に到達する場合、つまり第１終端絶縁膜２１または第１ゲート絶縁膜５１の全域またはほぼ全域にＳｉが存在する場合も想定されるが、この場合はゲート絶縁膜５または終端絶縁膜は少なくとも２層構造である、または部分的に３層構造であるとも言える。
　また、実施の形態１，２にかかる第１終端絶縁膜２１および第１ゲート絶縁膜５１は、Ｓｉの拡散を停止または抑制する層であるということもでき、Ｓｉを補足しやすいトラップ構造を有していることが好ましい。トラップ構造は、例えばＳｉと共有結合などの結合を生じやすい欠陥などの分子構造を部分または全体の領域に亘って有していてもよく、Ｓｉの拡散を停止または抑制する何らかの機能を有していればよい。
　以上、好ましい実施の形態等について詳説したが、上記の実施の形態等に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上記の実施の形態等に種々の変形および置換を加えることができる。また、本開示は電力用半導体装置への適用の他、高周波用半導体装置への適用も可能である。
　１　第１酸化ガリウム層、２　第２酸化ガリウム層、３　ウェル層、４　ソース領域、５　ゲート絶縁膜、６　ゲート電極、７，２３　層間絶縁膜、８　ソース電極、９　ドレイン電極、１０　トレンチ、１１　終端ウェル層、１２　ヘテロ材料層、２０　酸化ガリウム層、２１　第１終端絶縁膜、２２　第２終端絶縁膜、２４　表面保護膜、５１　第１ゲート絶縁膜、５２　第２ゲート絶縁膜、１００　電源、１０１，１０２　半導体装置、２００　電力変換装置、２０１　主変換回路、２０２　駆動回路、２０３　制御回路、３００　負荷、Ｓ１　第１主面、Ｓ２　第２主面。

Claims (10)

  1. 　酸化ガリウム層と、
    　前記酸化ガリウム層の上方に形成された、
    珪素を材料に含まない第１絶縁膜、二酸化ケイ素を有する第２絶縁膜、および前記第２絶縁膜の厚さよりも厚さが厚い第３絶縁膜を有する絶縁膜とを備え、
    　前記第１絶縁膜は、前記第２絶縁膜と前記酸化ガリウム層との間に設けられ、
    　前記第３絶縁膜は、前記第２絶縁膜の前記第１絶縁膜とは反対側に設けられる、
    半導体装置。
  2. 　前記第１絶縁膜を構成する材料のバンドギャップは、酸化ガリウム半導体のバンドギャップより大きく、二酸化ケイ素のバンドギャップより小さい、
    請求項１に記載の半導体装置。
  3. 　前記第１絶縁膜の厚みは、前記第２絶縁膜の厚みより小さい、
    請求項１または請求項２に記載の半導体装置。
  4. 　前記第１絶縁膜を構成する材料の伝導帯下端と酸化ガリウム半導体の伝導帯下端とのエネルギー差の絶対値は、二酸化ケイ素の伝導帯下端と酸化ガリウム半導体の伝導帯下端とのエネルギー差の絶対値より小さく、０より大きい、
    請求項１から請求項３のいずれか１項に記載の半導体装置。
  5. 　前記第１絶縁膜を構成する材料の価電子帯上端と前記酸化ガリウム半導体の価電子帯上端とのエネルギー差の絶対値は、二酸化ケイ素の価電子上端と前記酸化ガリウム半導体の価電子帯上端とのエネルギー差の絶対値より小さく、０より大きい、
    請求項１から請求項４のいずれか１項に記載の半導体装置。
  6. 　前記第１絶縁膜は前記酸化ガリウム層に形成されたトレンチの底面および側壁に設けられ、
    　前記第２絶縁膜は前記第１絶縁膜を介して前記トレンチの底面および側壁に設けられ、
    　前記第３絶縁膜は前記ゲート電極の上に形成された層間絶縁膜であり、
    　前記第１絶縁膜および前記第２絶縁膜を介して前記トレンチ内に埋め込まれたゲート電極をさらに備える、
    請求項１から請求項５のいずれか１項に記載の半導体装置。
  7. 　平面視において、活性領域と、前記活性領域を囲む終端領域とに区分され、
    　前記終端領域において前記酸化ガリウム層上に設けられた、前記酸化ガリウムとは異なる半導体からなる異種半導体層をさらに備え、
    　前記第１絶縁膜は前記異種半導体層上に設けられ、
    　前記第２絶縁膜は前記第１絶縁膜を介して前記異種半導体層上に設けられる、
    請求項１から請求項６のいずれか１項に記載の半導体装置。
  8. 　平面視において、活性領域と、前記活性領域を囲む終端領域とに区分され、
    　前記第１絶縁膜は、前記終端領域において前記酸化ガリウム層上に設けられ、
    　前記第２絶縁膜は前記第１絶縁膜を介して前記酸化ガリウム層上に設けられる、
    請求項１から請求項６のいずれか１項に記載の半導体装置。
  9. 　前記終端領域に、アクセプタ準位を有する高抵抗層またはｐ型半導体層をさらに備え、
    　前記第１絶縁膜は前記高抵抗層または前記ｐ型半導体層の上に設けられる、
    請求項８に記載の半導体装置。
  10. 　請求項１から請求項９のいずれか１項に記載の前記半導体装置を有し、入力される電力を変換して出力する主変換回路と、
    　前記主変換回路を制御する制御信号を前記主変換回路に出力する制御回路とを備える、
    電力変換装置。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014181777A1 (ja) * 2013-05-09 2014-11-13 独立行政法人物質・材料研究機構 薄膜トランジスタおよびその製造方法
JP2015002343A (ja) * 2013-06-18 2015-01-05 株式会社タムラ製作所 半導体素子及びその製造方法
WO2020031971A1 (ja) * 2018-08-07 2020-02-13 ローム株式会社 ＳｉＣ半導体装置
JP2021009989A (ja) * 2019-06-28 2021-01-28 富士電機株式会社 窒化物半導体装置
JP2024016733A (ja) * 2022-07-26 2024-02-07 株式会社デンソー 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014181777A1 (ja) * 2013-05-09 2014-11-13 独立行政法人物質・材料研究機構 薄膜トランジスタおよびその製造方法
JP2015002343A (ja) * 2013-06-18 2015-01-05 株式会社タムラ製作所 半導体素子及びその製造方法
WO2020031971A1 (ja) * 2018-08-07 2020-02-13 ローム株式会社 ＳｉＣ半導体装置
JP2021009989A (ja) * 2019-06-28 2021-01-28 富士電機株式会社 窒化物半導体装置
JP2024016733A (ja) * 2022-07-26 2024-02-07 株式会社デンソー 半導体装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
BHUIYAN A F M ANHAR UDDIN; MENG LINGYU; HUANG HSIEN-LIEN; HWANG JINWOO; ZHAO HONGPING: "In situ MOCVD growth and band offsets of Al2O3 dielectric on β-Ga2O3 and β-(AlxGa1−x)2O3 thin films", JOURNAL OF APPLIED PHYSICS, AMERICAN INSTITUTE OF PHYSICS, 2 HUNTINGTON QUADRANGLE, MELVILLE, NY 11747, vol. 132, no. 16, 24 October 2022 (2022-10-24), 2 Huntington Quadrangle, Melville, NY 11747, XP012269200, ISSN: 0021-8979, DOI: 10.1063/5.0104433 *

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