WO2025258539A1 - 半導体装置 - Google Patents

半導体装置

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WO2025258539A1
WO2025258539A1 PCT/JP2025/020700 JP2025020700W WO2025258539A1 WO 2025258539 A1 WO2025258539 A1 WO 2025258539A1 JP 2025020700 W JP2025020700 W JP 2025020700W WO 2025258539 A1 WO2025258539 A1 WO 2025258539A1
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WO
WIPO (PCT)
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region
semiconductor device
body region
vertical mos
mos transistor
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PCT/JP2025/020700
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English (en)
French (fr)
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武司 今村
亮一 網師本
興輝 山本
晃 木村
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Nuvoton Technology Corp Japan
Original Assignee
Nuvoton Technology Corp Japan
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Publication date
Application filed by Nuvoton Technology Corp Japan filed Critical Nuvoton Technology Corp Japan
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs

Definitions

  • This relates to a semiconductor device equipped with a vertical MOS (Metal Oxide Semiconductor) transistor.
  • MOS Metal Oxide Semiconductor
  • a semiconductor device that includes two vertical MOS transistors that share a semiconductor substrate as a common drain region.
  • a Schottky barrier diode which has the same forward direction as the body diode of a vertical MOS transistor, is connected in parallel to the body diode of the vertical MOS transistor, thereby making the forward voltage between the node connected to the anode and the node connected to the cathode of the body diode of the vertical MOS transistor lower than the forward voltage of the body diode of the vertical MOS transistor alone.
  • a semiconductor device having two vertical MOS transistors that share a common drain region in the semiconductor substrate (hereinafter also referred to as a "conventional dual-configuration semiconductor device"), if you want to lower the forward voltage between the node connected to the anode of the body diode of one of the vertical MOS transistors and the node connected to the cathode, it is necessary to connect a discrete Schottky barrier diode, which has the same forward direction as the body diode of one of the vertical MOS transistors, in parallel to the body diode of that vertical MOS transistor.
  • the present disclosure therefore aims to provide a semiconductor device that can reduce the forward voltage between the node connected to the anode of the body diode of one of two vertical MOS transistors that share a semiconductor substrate as a common drain region, and the node connected to the cathode, without increasing the number of elements compared to when a conventional dual-structure semiconductor device is used alone.
  • a semiconductor device comprises: a semiconductor layer having a semiconductor substrate of a first conductivity type containing impurities at a first concentration; and a low-concentration impurity layer of the first conductivity type formed in contact with the upper surface of the semiconductor substrate and containing impurities at a second concentration lower than the first concentration; a first vertical MOS transistor and a second vertical MOS transistor that share the semiconductor substrate as a common drain region; and a first Schottky barrier diode that uses the low-concentration impurity layer as a cathode when the first conductivity type is N-type and uses the low-concentration impurity layer as an anode when the first conductivity type is P-type, the first Schottky barrier diode being connected in parallel to the body diode of the first vertical MOS transistor in the same forward direction.
  • a semiconductor device provides a semiconductor device that can reduce the forward voltage between the node connected to the anode and the node connected to the cathode of the body diode of one of two vertical MOS transistors that share a semiconductor substrate as a common drain region, without increasing the number of elements compared to when a conventional dual-structure semiconductor device is used alone.
  • FIG. 1 is a plan view schematically showing an example of the structure of a semiconductor device according to a first embodiment.
  • FIG. 2 is a cross-sectional view schematically showing an example of the structure of the semiconductor device according to the first embodiment.
  • FIG. 3 is a circuit diagram of the semiconductor device according to the first embodiment.
  • FIG. 4 is an enlarged perspective cross-sectional view schematically illustrating an example of a structure around the first gate trench according to the first embodiment.
  • FIG. 5 is an enlarged cross-sectional perspective view schematically showing an example of the structure around the second gate trench according to the first embodiment.
  • FIG. 6 is a plan view schematically showing the positional relationship between the first body region, the second body region, and the first Schottky junction region according to the first embodiment.
  • FIG. 7A is a plan view schematically showing the positional relationship between the first body region, the second body region, and the first Schottky junction region according to the first embodiment.
  • FIG. 7B is a plan view schematically showing the positional relationship between the first body region, the second body region, and the first Schottky junction region according to the first embodiment.
  • FIG. 7C is a plan view schematically showing the positional relationship between the first body region, the second body region, and the first Schottky junction region according to the first embodiment.
  • FIG. 8 is a plan view schematically illustrating an example of the structure of the first electrode according to the first embodiment.
  • FIG. 9 is a plan view schematically showing an example of the structure of a semiconductor device according to the second embodiment.
  • FIG. 10 is a cross-sectional view schematically showing an example of the structure of a semiconductor device according to the second embodiment.
  • FIG. 11 is a circuit diagram of a semiconductor device according to the second embodiment.
  • FIG. 12 is a plan view schematically showing an example of the structure of a semiconductor device according to the second embodiment.
  • a semiconductor device can be equipped with, in addition to two vertical MOS transistors that share a semiconductor substrate as a common drain region, a Schottky barrier diode having the same forward direction as the body diode of one of the vertical MOS transistors, it will be possible to realize a semiconductor device that can reduce the forward voltage between a node connected to the anode and a node connected to the cathode of the body diode of one of the two vertical MOS transistors that share a semiconductor substrate as a common drain region, without increasing the number of elements compared to when a conventional dual-configuration semiconductor device is used alone.
  • the inventors then conducted extensive experiments and studies based on this idea, and came up with the semiconductor device disclosed below.
  • a semiconductor device comprises: a semiconductor layer having a semiconductor substrate of a first conductivity type containing impurities at a first concentration; and a low-concentration impurity layer of the first conductivity type formed in contact with the upper surface of the semiconductor substrate and containing impurities at a second concentration lower than the first concentration; a first vertical MOS transistor and a second vertical MOS transistor that share the semiconductor substrate as a common drain region; and a first Schottky barrier diode that uses the low-concentration impurity layer as a cathode when the first conductivity type is N-type and uses the low-concentration impurity layer as an anode when the first conductivity type is P-type, the first Schottky barrier diode being connected in parallel to the body diode of the first vertical MOS transistor in the same forward direction.
  • the semiconductor device having the above configuration includes two vertical MOS transistors that share a semiconductor substrate as a common drain region, a body diode of one of the vertical MOS transistors, and a Schottky barrier diode connected in parallel in the same forward direction.
  • the semiconductor device configured as described above it is possible to provide a semiconductor device that can reduce the forward voltage between the node connected to the anode and the node connected to the cathode of the body diode of one of two vertical MOS transistors that share a semiconductor substrate as a common drain region, without increasing the number of elements compared to when a conventional dual-configuration semiconductor device is used alone.
  • the total gate width of the first vertical MOS transistor and the total gate width of the second vertical MOS transistor may be equal.
  • the semiconductor device may further include a first electrode that functions as the source electrode of the first vertical MOS transistor, and functions as the anode electrode of the first Schottky barrier diode when the first conductivity type is N-type, and functions as the cathode electrode of the first Schottky barrier diode when the first conductivity type is P-type, and a second electrode that functions as the source electrode of the second vertical MOS transistor, wherein the area of the first electrode is larger than the area of the second electrode in a plan view of the semiconductor device.
  • the semiconductor device may further include, on its upper surface, one or more first source pads that function as source pads of the first vertical MOS transistor, and one or more second source pads that function as source pads of the second vertical MOS transistor, the same number as the one or more first source pads, and the semiconductor device may be rectangular in plan view having a first side and a second side that are parallel to each other, and the one or more first source pads and the one or more second source pads may be positioned in point symmetry with the center of the semiconductor device as the center of symmetry, or may be positioned in line symmetry with a straight line connecting the midpoint of the first side and the midpoint of the second side as the axis of symmetry.
  • the device may further include a first body region of a second conductivity type different from the first conductivity type formed in the low-concentration impurity layer, the first body region functioning as a body region of the first vertical MOS transistor, and the first electrode may have a Schottky junction region forming a Schottky junction with the upper surface of the semiconductor layer in a region that does not include even a portion of the first body region in the planar view, and an ohmic junction region forming an ohmic junction with the upper surface of the semiconductor layer in a region that does not include even a portion of the portion that does not include the first body region in the planar view, the first electrode may be composed of multiple conductive layers including a Schottky junction layer forming a Schottky junction with the upper surface of the semiconductor layer in the Schottky junction region, and an ohmic junction layer forming an ohmic junction with the upper surface of the semiconductor layer in the ohmic junction region, and the metal contained in the Schottky junction layer may
  • the device may further include a first body region of a second conductivity type different from the first conductivity type formed in the low-concentration impurity layer, the first body region functioning as a body region of the first vertical MOS transistor, and the first electrode may have a Schottky junction region that forms a Schottky junction with the upper surface of the semiconductor layer in a region that does not include even a portion of the first body region in the planar view, and an ohmic junction region that forms an ohmic junction with the upper surface of the semiconductor layer in a region that does not include even a portion of the portion that does not include the first body region in the planar view, and the first electrode may be composed of multiple conductive layers including a Schottky junction layer that forms a Schottky junction with the upper surface of the semiconductor layer in the Schottky junction region, and an ohmic junction layer that forms an ohmic junction with the upper surface of the semiconductor layer in the ohmic junction region, and the metal contained in the Schottky junction layer
  • the semiconductor device may be rectangular in shape in the plan view having first and second sides parallel to each other, and further include: a first body region of a second conductivity type different from the first conductivity type formed in the low-concentration impurity layer, the first body region functioning as the body region of the first vertical MOS transistor; a second body region of the second conductivity type formed in the low-concentration impurity layer, the second body region functioning as the body region of the second vertical MOS transistor; and an opposing region that, in the plan view, includes the center of the semiconductor device, the midpoint of the first side, and the midpoint of the second side, and is continuous with a constant width from the first side to the second side, is located between the first body region and the second body region, and does not include even a portion of the first body region or the second body region; and the entire Schottky junction region in the first Schottky barrier diode may be included in the opposing region in the plan view.
  • the semiconductor device is rectangular in plan view having a first side and a second side parallel to each other, and further includes a first body region of a second conductivity type different from the first conductivity type formed in the low-concentration impurity layer, the first body region functioning as a body region of the first vertical MOS transistor, a second body region of the second conductivity type formed in the low-concentration impurity layer, the second body region functioning as a body region of the second vertical MOS transistor, and a center of the semiconductor device, a midpoint of the first side, and a center of the second side in plan view.
  • the opposing region that includes a midpoint and continues with a finite width from the first side to the second side, the opposing region being located between the first body region and the second body region and not including even a portion of the first body region or the second body region, the opposing region including a continuous central region whose width in a direction parallel to the first side and the second side in the plan view is the maximum width of the opposing region in the direction, and the entire Schottky junction region in the first Schottky barrier diode in the plan view may be included in the central region.
  • the semiconductor device may further include a first body region of a second conductivity type different from the first conductivity type formed in the low-concentration impurity layer, the first body region functioning as the body region of the first vertical MOS transistor; a second body region of the second conductivity type formed in the low-concentration impurity layer, the second body region functioning as the body region of the second vertical MOS transistor; and a guard ring region of the second conductivity type formed in the low-concentration impurity layer, the guard ring region functioning as a guard ring of the first Schottky barrier diode, wherein the first body region, the second body region, and the guard ring regions may be isolated from each other.
  • a second Schottky barrier diode may be provided, in which the low-concentration impurity layer serves as the cathode when the first conductivity type is N-type, and the low-concentration impurity layer serves as the anode when the first conductivity type is P-type, and the second Schottky barrier diode is connected in parallel to the body diode of the second vertical MOS transistor in the same forward direction.
  • the number of elements does not need to be increased, and the forward voltage between the node connected to the anode and the node connected to the cathode of the body diode of the other vertical MOS transistor, of two vertical MOS transistors that share the semiconductor substrate as a common drain region, can also be reduced.
  • the area of the Schottky junction region in the first Schottky barrier diode and the area of the Schottky junction region in the second Schottky barrier diode may be different from each other.
  • a semiconductor device which is a chip-size package type semiconductor device that can be mounted face-down and includes two vertical MOS transistors that share a semiconductor substrate as a common drain region.
  • the semiconductor device according to embodiment 1 is described here as being a chip-size package type semiconductor device that can be mounted face-down, the semiconductor device according to embodiment 1 does not necessarily have to be limited to semiconductor devices that can be mounted face-down, nor does it necessarily have to be limited to chip-size package type semiconductor devices.
  • FIG. 1 is a plan view schematically showing an example of the structure of a semiconductor device 1 according to a first embodiment.
  • Figure 1 the outlines of the first electrode 11 (described below), second electrode 21 (described below), first gate electrode 19 (described below), second gate electrode 29 (described below), first body region 18 (described below), second body region 28 (described below), and first Schottky junction region 73 (described below) are shown with dashed lines as if they could be seen directly from outside the semiconductor device 1, but in reality, these outlines cannot be seen directly from outside the semiconductor device 1.
  • semiconductor device 1 is described as having a rectangular shape having a first side 61 and a second side 62 that are parallel to each other when viewed from above.
  • the semiconductor device 1 does not necessarily have to be limited to a rectangular configuration having a first side 61 and a second side 62 that are parallel to each other when viewed from above.
  • a rectangular configuration having a first side 61 and a second side 62 that are parallel to each other when viewed from above also includes a square configuration in which the length of the first side 61 and the length of the second side 62 are equal.
  • Figure 2 is a cross-sectional view showing a schematic example of the structure of semiconductor device 1.
  • Figure 2 shows a cross section taken along line II in Figure 1.
  • Figure 3 is a circuit diagram of semiconductor device 1.
  • the semiconductor device 1 includes a semiconductor layer 40, a metal layer 30, an oxide film 34, a protective film 35, a first electrode 11, a second electrode 21, a first gate electrode 19, a second gate electrode 29, a first vertical MOS transistor 10, a second vertical MOS transistor 20, and a first Schottky barrier diode 81.
  • the semiconductor device 1 has, on its upper surface, one or more first source pads 111 (corresponding to first source pads 111a to 111f in FIG. 1; hereinafter, when it is not necessary to explicitly distinguish between the individual pads, the first source pads 111a to 111f will also be simply referred to as "first source pads 111") that function as source pads of the first vertical MOS transistor 10, and a first gate pad 111 that functions as a gate pad of the first vertical MOS transistor 10.
  • the semiconductor device includes a source pad 119, one or more second source pads 121 (corresponding to second source pads 121a to 121f in FIG. 1) that function as source pads for the second vertical MOS transistor 20.
  • second source pads 121a to 121f will also be simply referred to as “second source pads 121"
  • second gate pad 129 that functions as a gate pad for the second vertical MOS transistor 20.
  • the one or more first source pads 111 may be oval in shape when viewed from above the semiconductor device 1.
  • the first gate pad 119 may be circular in plan view of the semiconductor device 1, as an example that is not necessarily limited to this.
  • one or more second source pads 121 may have an oval shape when viewed from above the semiconductor device 1.
  • the second gate pad 129 may be circular in plan view of the semiconductor device 1, as an example that is not necessarily limited to this.
  • the semiconductor device 1 will be described as having a configuration in which, in a plan view of the semiconductor device 1, one or more first source pads 111 and one or more second source pads 121 are positioned point-symmetrically with respect to the center 65 of the semiconductor device 1.
  • the semiconductor device 1 does not necessarily have to be limited to a configuration in which, in a plan view of the semiconductor device 1, one or more first source pads 111 and one or more second source pads 121 are positioned point-symmetrically with respect to the center 65 of the semiconductor device 1.
  • the semiconductor device 1 may be configured such that, in a plan view of the semiconductor device 1, one or more first source pads 111 and one or more second source pads 121 are positioned in line symmetry with respect to a line 90 connecting the midpoint 611 of the first side 61 and the midpoint 621 of the second side 62.
  • the semiconductor device 1 is configured such that one or more first source pads 111 and one or more second source pads 121 are positioned in point symmetry with the center 65 of the semiconductor device 1 as the center of symmetry, or are positioned in line symmetry with the straight line 90 connecting the midpoint 611 of the first side 61 and the midpoint 621 of the second side 62 as the axis of symmetry. This makes it possible to prevent problems such as poor contact when the semiconductor device 1 is mounted on a mounting substrate.
  • the semiconductor device 1 which is not necessarily limited to this example, in order to evenly control the conduction in both directions, from the first vertical MOS transistor 10 to the second vertical MOS transistor 20 and from the second vertical MOS transistor 20 to the first vertical MOS transistor 10, it is desirable to arrange the first vertical MOS transistor 10 and the second vertical MOS transistor 20 symmetrically in a plan view of the semiconductor device 1.
  • the first Schottky barrier diode 81 may be arranged in a region that includes the center 65 of the semiconductor device 1 and is sandwiched between the first vertical MOS transistor 10 and the second vertical MOS transistor 20 in a plan view of the semiconductor device 1, as shown in FIGS. 1 and 2.
  • the one or more first source pads 111 and the one or more second source pads 121 are positioned point-symmetrically with respect to the center 65 of the semiconductor device 1, or are positioned line-symmetrically with respect to the line 90 connecting the midpoint 611 of the first side 61 and the midpoint 621 of the second side 62 as the axis of symmetry.
  • the first Schottky barrier diode 81 is positioned in a region that includes the center 65 of the semiconductor device 1 and is sandwiched between the first vertical MOS transistor 10 and the second vertical MOS transistor 20, and further, as shown in FIGS.
  • the one or more first source pads 111 and the one or more second source pads 121 be positioned to avoid the region directly above the first Schottky barrier diode 81 (this "directly above” means directly above when the positive direction of the Z axis in FIG. 1 is considered to be up).
  • center in plan view refers to the intersection of the diagonals of a rectangular structure in plan view, such as semiconductor device 1; for structures with an oval shape in plan view, such as first source pad 111 and second source pad 121, it refers to the intersection of the axis of symmetry extending in the longitudinal direction of the oval and the axis of symmetry extending in the lateral direction of the oval; for structures with a circular shape in plan view, such as first gate pad 119 and second gate pad 129, it refers to the center of the circle; and for structures with an elliptical shape in plan view, it refers to the intersection of the major and minor axes of the ellipse.
  • the semiconductor layer 40 is composed of a semiconductor substrate 32 and a low-concentration impurity layer 33 stacked together.
  • the semiconductor substrate 32 is made of silicon of a first conductivity type containing impurities at a first concentration.
  • the low-concentration impurity layer 33 is formed in contact with the upper surface of the semiconductor substrate 32 and is made of silicon of the first conductivity type containing impurities at a second concentration lower than the first concentration.
  • the low-concentration impurity layer 33 may be formed on the semiconductor substrate 32 by, for example, epitaxial growth.
  • the first conductivity type may be P type or N type.
  • the first conductivity type will be N type and the second conductivity type described below will be P type.
  • the first conductivity type it is also acceptable for the first conductivity type to be P type and the second conductivity type to be N type.
  • Metal layer 30 is formed in contact with the back surface of semiconductor layer 40.
  • metal layer 30 may be composed of one or more layers including a layer made of silver or copper. Note that metal layer 30 may contain trace amounts of elements other than metals that are mixed in as impurities during the manufacturing process of semiconductor device 1.
  • the oxide film 34 is formed in contact with the upper surface of the low-concentration impurity layer 33.
  • the protective film 35 is a protective film that covers the upper surfaces of the oxide film 34, the first electrode 11, the second electrode 21, the first gate electrode 19, and the second gate electrode 29.
  • the protective film 35 has one or more openings that expose a portion of the upper surface of the first electrode 11 to the outside of the protective film 35, one or more openings that expose a portion of the upper surface of the second electrode 21 to the outside of the protective film 35, an opening that exposes a portion of the upper surface of the first gate electrode 19 to the outside of the protective film 35, and an opening that exposes a portion of the upper surface of the second gate electrode 29 to the outside of the protective film 35.
  • the upper surface of the first electrode 11 is exposed to the outside of the protective film 35 through one or more openings in the protective film 35.
  • Each of the upper surfaces of the first electrodes 11 exposed to the outside of the protective film 35 through one or more openings in the protective film 35 serves as one or more first source pads 111.
  • the one or more first source pads 111 are portions of the upper surface of the first electrode 11 that are exposed to the outside of the protective film 35 through one or more openings.
  • the upper surface of the second electrode 21 is exposed to the outside of the protective film 35 through one or more openings in the protective film 35.
  • Each of the upper surfaces of the second electrodes 21 exposed to the outside of the protective film 35 through one or more openings in the protective film 35 serves as one or more second source pads 121.
  • the one or more second source pads 121 are portions of the upper surface of the second electrode 21 that are exposed to the outside of the protective film 35 through one or more openings.
  • the upper surface of the first gate electrode 19 is exposed to the outside of the protective film 35 through an opening in the protective film 35.
  • the upper surface of the first gate electrode 19 exposed to the outside of the protective film 35 through this opening in the protective film 35 serves as the first gate pad 119.
  • the first gate pad 119 is the portion of the upper surface of the first gate electrode 19 that is exposed to the outside of the protective film 35 at the opening.
  • the upper surface of the second gate electrode 29 is exposed to the outside of the protective film 35 through an opening in the protective film 35.
  • the upper surface of the second gate electrode 29 exposed to the outside of the protective film 35 through this opening in the protective film 35 serves as the second gate pad 129.
  • the second gate pad 129 is the portion of the upper surface of the second gate electrode 29 that is exposed to the outside of the protective film 35 at the opening.
  • a first body region 18 of a second conductivity type different from the first conductivity type and containing impurities at a third concentration is formed in the region of the low-concentration impurity layer 33 that is contained within the first electrode 11 in a plan view of the semiconductor device 1.
  • a plurality of first gate trenches 17 are formed, extending in a first direction (the X-axis direction in Figures 1 and 2) parallel to the upper surface of the semiconductor substrate 32 and in a second direction (the Y-axis direction in Figures 1 and 2) perpendicular to the first direction, at equal intervals in the second direction parallel to the upper surface of the semiconductor substrate 32.
  • the first gate trenches 17 extend from the upper surface of the low-concentration impurity layer 33, penetrate the first body region 18, and reach a depth that reaches a portion of the low-concentration impurity layer 33.
  • a first gate conductor 15 is formed, extending in a first direction and surrounded by a first gate insulating film 16.
  • the first gate conductor 15 is electrically connected to the first gate electrode 19.
  • the first gate conductor 15 is, by way of example only, polysilicon containing impurities.
  • Figure 4 is an enlarged cross-sectional perspective view schematically showing an example of the structure around the first gate trench 17 of the semiconductor device 1.
  • the first electrode 11 is illustrated as if it were transparent, but in reality, the first electrode 11 is not transparent, and structures on the other side of the first electrode 11 cannot be directly seen through the first electrode 11.
  • the low-concentration impurity layer 33 includes a plurality of first source regions 14 and a plurality of first body contact regions 13 formed alternately at a first period in the first direction (the X-axis direction in FIG. 4) in each of a plurality of first mesas 41 sandwiched between a plurality of first gate trenches 17 in the second direction (the Y-axis direction in FIG. 4).
  • the plurality of first source regions 14 of the first conductivity type containing a fourth concentration of impurities are formed in the first mesa portion 41 including the upper surface of the first mesa portion 41, and a plurality of first body contact regions 13 of the second conductivity type containing a fifth concentration of impurities higher than the third concentration are formed in the first mesa portion 41 including the upper surface of the first mesa portion 41.
  • the semiconductor device 1 further includes a plurality of first source regions 14 and a plurality of first body contact regions 13.
  • the first electrode 11 is in contact with and connected to a plurality of first source regions 14 and a plurality of first body contact regions 13 in a region that does not include even a portion that does not include the first body region 18 in a plan view of the semiconductor device 1.
  • the fourth concentration which is the impurity concentration of the first source region 14 is adjusted to form an ohmic junction between the first electrode 11 and the first source region 14, and the fifth concentration, which is the impurity concentration of the first body contact region 13, is adjusted to form an ohmic junction between the first electrode 11 and the first body contact region 13.
  • an ohmic junction is formed between the first electrode 11 and the first source region 14, and between the first electrode 11 and the first body contact region 13.
  • the first electrode 11 has a first ohmic junction region 71 that forms an ohmic junction with the upper surface of the semiconductor layer 40 in a region that does not include even a portion that does not include the first body region 18 in a plan view of the semiconductor device 1.
  • the semiconductor device 1 includes a first vertical MOS transistor 10.
  • the first electrode 11 functions as the source electrode of the first vertical MOS transistor 10.
  • the first gate electrode 19 functions as the gate electrode of the first vertical MOS transistor 10.
  • the junction surface between the first body region 18 and the low-concentration impurity layer 33 in the first vertical MOS transistor 10 is a PN junction surface.
  • the first vertical MOS transistor 10 has a body diode in which the direction of the electrical path from the first body region 18 to the low-concentration impurity layer 33 is the forward direction.
  • a second body region 28 of the second conductivity type containing impurities at a third concentration is formed in the region of the low-concentration impurity layer 33 that is contained within the second electrode 21 in a plan view of the semiconductor device 1.
  • a plurality of second gate trenches 27 are formed, extending in the first direction and at equal intervals in the second direction, penetrating the second body region 28 from the upper surface of the low-concentration impurity layer 33 to a depth that reaches a portion of the low-concentration impurity layer 33.
  • a second gate conductor 25 is formed, extending in the first direction and surrounded by a second gate insulating film 26.
  • the second gate conductor 25 is electrically connected to the second gate electrode 29.
  • the second gate conductor 25 is, by way of example only, polysilicon containing impurities.
  • Figure 5 is an enlarged cross-sectional perspective view schematically showing an example of the structure around the second gate trench 27 of the semiconductor device 1.
  • the second electrode 21 is illustrated as if it were transparent, but in reality, the second electrode 21 is not transparent, and structures on the other side of the second electrode 21 cannot be directly seen through the second electrode 21.
  • the low-concentration impurity layer 33 includes a plurality of second source regions 24 and a plurality of second body contact regions 23 formed alternately at a first period in a first direction (X-axis direction in FIG. 5) in each of a plurality of second mesas 42 sandwiched between a plurality of second gate trenches 27 in a second direction (Y-axis direction in FIG.
  • the plurality of second source regions 24 of the first conductivity type containing a fourth concentration of impurities formed in the second mesa portion 42 including the upper surface of the second mesa portion 42
  • a plurality of second body contact regions 23 of the second conductivity type containing a fifth concentration of impurities formed in the second mesa portion 42 including the upper surface of the second mesa portion 42.
  • the semiconductor device 1 further includes a plurality of second source regions 24 and a plurality of second body contact regions 23.
  • the second electrode 21 is in contact with and connected to a plurality of second source regions 24 and a plurality of second body contact regions 23 in a region that does not include even a portion that does not include the second body region 28 in a plan view of the semiconductor device 1.
  • the fourth concentration which is the impurity concentration of the second source region 24, is adjusted to form an ohmic junction between the second electrode 21 and the second source region 24, and the fifth concentration, which is the impurity concentration of the second body contact region 23, is adjusted to form an ohmic junction between the second electrode 21 and the second body contact region 23.
  • an ohmic junction is formed between the second electrode 21 and the second source region 24, and between the second electrode 21 and the second body contact region 23.
  • the second electrode 21 has a second ohmic junction region 72 that forms an ohmic junction with the upper surface of the semiconductor layer 40 in a region that does not include even a portion that does not include the second body region 28 in a plan view of the semiconductor device 1.
  • the semiconductor device 1 includes a second vertical MOS transistor 20.
  • the second electrode 21 functions as the source electrode of the second vertical MOS transistor 20.
  • the second gate electrode 29 functions as the gate electrode of the second vertical MOS transistor 20.
  • the junction surface between the second body region 28 and the low-concentration impurity layer 33 in the second vertical MOS transistor 20 is a PN junction surface.
  • the second vertical MOS transistor 20 has a body diode in which the forward direction is the electrical path from the second body region 28 to the low-concentration impurity layer 33.
  • the semiconductor substrate 32 functions as a common drain region in which the drain region of the first vertical MOS transistor 10 and the drain region of the second vertical MOS transistor 20 are shared.
  • the first vertical MOS transistor 10 and the second vertical MOS transistor 20 share the semiconductor substrate 32 as a common drain region.
  • the semiconductor device 1 will be described here as having a configuration in which the total gate width of the first vertical MOS transistor 10 and the total gate width of the second vertical MOS transistor 20 are equal.
  • the structure of the first vertical MOS transistor 10 and the structure of the second vertical MOS transistor 20 similar, it is possible to achieve a configuration in which the total gate width of the first vertical MOS transistor 10 and the total gate width of the second vertical MOS transistor 20 are equal.
  • the area of the first vertical MOS transistor 10 and the area of the second vertical MOS transistor 20 be the same in a plan view of the semiconductor device 1.
  • the semiconductor device 1 be configured such that, in a plan view of the semiconductor device 1, the area remaining after subtracting the area in which the first Schottky barrier diode 81 is disposed is divided into two equal parts, with the first vertical MOS transistor 10 disposed in one of the two halves and the second vertical MOS transistor 20 disposed in the other halves.
  • the semiconductor device 1 does not necessarily have to be limited to a configuration in which the total gate width of the first vertical MOS transistor 10 and the total gate width of the second vertical MOS transistor 20 are equal.
  • the semiconductor device 1 by configuring the total gate width of the first vertical MOS transistor 10 to be equal to the total gate width of the second vertical MOS transistor 20, it is relatively easy to equalize the characteristics of the first vertical MOS transistor 10 and the second vertical MOS transistor 20. Furthermore, in the bidirectional conduction direction from the first vertical MOS transistor 10 to the second vertical MOS transistor 20 and from the second vertical MOS transistor 20 to the first vertical MOS transistor 10, it is possible to prevent current concentration and/or heat concentration from occurring unevenly in either one of the vertical MOS transistors.
  • the first electrode 11 is in contact with and connected to the low-concentration impurity layer 33 in a region that does not include even a portion of the first body region 18 and does not include even a portion of the second body region 28 in a plan view of the semiconductor device 1.
  • the second concentration which is the concentration of impurities in the low-concentration impurity layer 33, is adjusted so that a Schottky junction is formed between the first electrode 11 and the low-concentration impurity layer 33.
  • the first electrode 11 has a first Schottky junction region 73 that forms a Schottky junction with the upper surface of the semiconductor layer 40 in a region that does not include even a portion of the first body region 18 and does not include even a portion of the second body region 28 in a plan view of the semiconductor device 1.
  • the semiconductor device 1 is equipped with a first Schottky barrier diode 81.
  • This first Schottky barrier diode 81 is a Schottky barrier diode with the low-concentration impurity layer 33 as the cathode and the first electrode 11 as the anode.
  • the first Schottky barrier diode 81 is a Schottky barrier diode connected in parallel in the same forward direction as the body diode of the first vertical MOS transistor 10.
  • the first electrode 11 functions as the source electrode of the first vertical MOS transistor 10 and also as the anode electrode of the first Schottky barrier diode 81.
  • the first electrode 11 functions as the source electrode of the first vertical MOS transistor 10 and also as the cathode electrode of the first Schottky barrier diode 81.
  • the semiconductor device 1 is described as having a configuration in which the first electrode 11 functions as the source electrode of the first vertical MOS transistor 10 and also functions as the anode electrode or cathode electrode of the first Schottky barrier diode 81.
  • the semiconductor device 1 does not need to be limited to a configuration in which the first electrode 11 functions as the source electrode of the first vertical MOS transistor 10 and also functions as the anode electrode or cathode electrode of the first Schottky barrier diode 81.
  • the semiconductor device 1 may be configured such that the electrode that functions as the source electrode of the first vertical MOS transistor 10 and the electrode that functions as the anode electrode or cathode electrode of the first Schottky barrier diode 81 are different electrodes.
  • the first electrode 11 functions as the source electrode of the first vertical MOS transistor 10 and also functions as the anode electrode or cathode electrode of the first Schottky barrier diode 81.
  • This configuration makes it possible to suppress an increase in the size of the semiconductor device 1 compared to a configuration in which the electrode that functions as the source electrode of the first vertical MOS transistor 10 and the electrode that functions as the anode electrode or cathode electrode of the first Schottky barrier diode 81 are provided as separate electrodes.
  • the outer periphery of the first Schottky junction region 73 is surrounded by a second conductivity type guard ring region 91 formed in the low-concentration impurity layer 33, which functions as a guard ring for the first Schottky barrier diode 81.
  • the semiconductor device 1 further includes a guard ring region 91.
  • the semiconductor device 1 will be described as having a configuration in which a first body region 18 of the second conductivity type, a second body region 28 of the second conductivity type, and a guard ring region 91 of the second conductivity type are separated from each other by a low-concentration impurity layer 33 of the first conductivity type.
  • the semiconductor device 1 does not necessarily have to be limited to a configuration in which the first body region 18 of the second conductivity type, the second body region 28 of the second conductivity type, and the guard ring region 91 of the second conductivity type are separated from each other by the low-concentration impurity layer 33 of the first conductivity type.
  • the first body region 18 of the second conductivity type, the second body region 28 of the second conductivity type, and the guard ring region 91 of the second conductivity type are separated from one another by the low-concentration impurity layer 33 of the first conductivity type, which makes it relatively easy to make the breakdown voltage of the first vertical MOS transistor 10 and the breakdown voltage of the second vertical MOS transistor 20 equal.
  • the concentration of the second conductivity type impurity in the overlapping portion would be higher than the concentration of the second conductivity type impurity in the non-overlapping portion.
  • the electric field concentrates in the overlapping areas, and the withstand voltage in the overlapping areas is weaker than the withstand voltage in the non-overlapping areas.
  • Figure 6 is a plan view that schematically shows the positional relationship between the first body region 18, the second body region 28, and the first Schottky junction region 73.
  • the semiconductor device 1 is described as having a facing region 50 that, in a plan view of the semiconductor device 1, includes the center 65 of the semiconductor device 1, the midpoint 611 of the first side 61, and the midpoint 621 of the second side 62, and that extends continuously from the first side 61 to the second side 62 with a constant width, and is located between the first body region 18 and the second body region 28 and does not include even a portion of the first body region 18 or the second body region 28, and the entire first Schottky junction region 73 is included in the facing region 50, i.e., the entire Schottky junction region in the first Schottky barrier diode 81 is included in the facing region 50.
  • the semiconductor device 1 does not necessarily have to be limited to a configuration in which, in a plan view of the semiconductor device 1, the semiconductor device 1 includes a center 65, a midpoint 611 of the first side 61, and a midpoint 621 of the second side 62, and the facing region 50 is continuous with a constant width from the first side 61 to the second side 62, is positioned between the first body region 18 and the second body region 28, and does not include even a portion of the first body region 18 or the second body region 28, and the entire first Schottky junction region 73 is included in the facing region 50.
  • the semiconductor device 1 includes a center 65 of the semiconductor device 1, a midpoint 611 of the first side 61, and a midpoint 621 of the second side 62, and the facing region 50 is continuous with a constant width from the first side 61 to the second side 62, and is located between the first body region 18 and the second body region 28, and does not include even a portion of the first body region 18 or the second body region 28.
  • the first Schottky junction region 73 By configuring the first Schottky junction region 73 so that the entire first Schottky junction region 73 is included in the facing region 50, it is relatively easy to equalize the characteristics of the first vertical MOS transistor 10 and the second vertical MOS transistor 20.
  • the semiconductor device 1 may be configured to include a facing region 50A instead of the facing region 50, as shown in Figures 7A and 7B.
  • Figures 7A and 7B are plan views that schematically show the positional relationship between the first body region 18, the second body region 28, and the first Schottky junction region 73 in another configuration example of the semiconductor device 1.
  • the semiconductor device 1 includes, in a plan view of the semiconductor device 1, a center 65 of the semiconductor device 1, a midpoint 611 of the first side 61, and a midpoint 621 of the second side 62, a facing region 50A that is continuous with a finite width from the first side 61 to the second side 62, the facing region 50A being located between the first body region 18 and the second body region 28 and not including even a portion of the first body region 18 or the second body region 28, and including a continuous central region 51 whose width in a direction parallel to the first side 61 and the second side 62 is the maximum width of the facing region 50A in that direction, and the entire first Schottky junction region 73 is included in the central region 51, i.e., the entire Schottky junction region in the first Schottky barrier diode 81 is included in the central region 51.
  • the semiconductor device 1 includes a center 65 of the semiconductor device 1, a midpoint 611 of the first side 61, and a midpoint 621 of the second side 62, and an opposing region 50A that is continuous with a finite width from the first side 61 to the second side 62, the opposing region 50A being located between the first body region 18 and the second body region 28 and not containing even a portion of the first body region 18 or the second body region 28, and including a continuous central region 51 whose width in a direction parallel to the first side 61 and the second side 62 is the maximum width of the opposing region 50A in that direction, and the entire first Schottky junction region 73 is configured to be contained within the central region 51, thereby making it relatively easy to equalize the characteristics of the first vertical MOS transistor 10 and the second vertical MOS transistor 20.
  • the width of the central region 51 in a direction parallel to the first side 61 and the second side 62 may be equal to the width of the semiconductor device 1 in a direction
  • Figure 7C is a plan view schematically showing the positional relationship between the first body region 18, the second body region 28, and the first Schottky junction region 73 in another example configuration of the semiconductor device 1.
  • Figure 8 is an enlarged cross-sectional view schematically showing an example of the structure of the first electrode 11.
  • the first electrode 11 will be described as having a configuration in which the first conductive layer 112A, the second conductive layer 112B, and the third conductive layer 112C are stacked in this order.
  • the semiconductor device 1 does not necessarily have to be limited to a configuration in which the first electrode 11 has a first conductive layer 112A, a second conductive layer 112B, and a third conductive layer 112C, and the first conductive layer 112A, the second conductive layer 112B, and the third conductive layer 112C are stacked in this order.
  • the third conductive layer 112C is a major component that occupies the majority of the first electrode 11 and is made of metal.
  • An example of a metal that is not necessarily limited to this is aluminum containing a small amount of copper.
  • the first conductive layer 112A contains silicide and is in contact with and connected to the upper surface of the semiconductor layer 40.
  • the thickness of the first conductive layer 112A is, for example, 5 to 50 nm, but is not necessarily limited to this range.
  • the first conductive layer 112A may, as an example but not necessarily limited to, consist of a Schottky junction layer 112AA that contacts and connects with the upper surface of the semiconductor layer 40 (low-concentration impurity layer 33 in FIG. 8) in the first Schottky junction region 73, and an ohmic junction layer 112AB that contacts and connects with the upper surface of the semiconductor layer 40 (low-concentration impurity layer 33 in FIG. 8) in the first ohmic junction region 71.
  • the first electrode 11 may be made up of multiple metal layers including a Schottky junction layer 112AA and an ohmic junction layer 112AB.
  • the metal contained in the Schottky junction layer 112AA and the metal contained in the ohmic junction layer 112AB may be the same or different from each other.
  • the manufacturing process for the semiconductor device 1 can be simplified compared to a configuration in which the metal contained in the Schottky junction layer 112AA and the metal contained in the ohmic junction layer 112AB are different from each other.
  • the characteristics of the first Schottky barrier diode 81 can be made more favorable compared to a configuration in which the metal contained in the Schottky junction layer 112AA and the metal contained in the ohmic junction layer 112AB are the same.
  • the second conductive layer 112B is a conductive layer sandwiched between the first conductive layer 112A and the third conductive layer 112C, and includes a barrier layer that prevents components of the third conductive layer 112C from diffusing into the semiconductor layer 40.
  • the barrier layer may be made of, but is not necessarily limited to, titanium nitride, tantalum nitride, tungsten-titanium, tungsten-titanium nitride, ruthenium, cobalt, etc.
  • the thickness of the second conductive layer 112B is, for example, 10 to 100 nm, but is not necessarily limited to this range.
  • the semiconductor device 1 having the above configuration includes therein two vertical MOS transistors (here, the first vertical MOS transistor 10 and the second vertical MOS transistor 20) that share the semiconductor substrate 32 as a common drain region, a body diode of one of the vertical MOS transistors (here, the first vertical MOS transistor 10), and a first Schottky barrier diode 81 connected in parallel in the same forward direction.
  • semiconductor device 1 having the above configuration, it is possible to provide a semiconductor device that can reduce the forward voltage between the node connected to the anode and the node connected to the cathode of the body diode of one of two vertical MOS transistors that share a semiconductor substrate as a common drain region, without increasing the number of elements compared to when a conventional dual-configuration semiconductor device is used alone.
  • the semiconductor device 1 is configured without a Schottky barrier diode connected in parallel in the same forward direction as the body diode of the second vertical MOS transistor 20.
  • This configuration makes it possible to suppress an increase in chip size compared to a configuration that further includes a Schottky barrier diode connected in parallel in the same forward direction as the body diode of the second vertical MOS transistor 20.
  • the first Schottky barrier diode 81 provided in the semiconductor device 1 may also be a junction barrier Schottky diode.
  • the semiconductor device 1 can suppress leakage current in the first Schottky barrier diode 81.
  • the semiconductor device 1 is configured to include a first Schottky barrier diode 81 connected in parallel to the body diode of the first vertical MOS transistor 10 in the same forward direction, but not to include a Schottky barrier diode connected in parallel to the body diode of the second vertical MOS transistor 20 in the same forward direction.
  • the semiconductor device according to the second embodiment is configured to include a first Schottky barrier diode 81 connected in parallel to the body diode of the first vertical MOS transistor 10 in the same forward direction, as well as a Schottky barrier diode connected in parallel to the body diode of the second vertical MOS transistor 20 in the same forward direction.
  • Figure 9 is a plan view schematically illustrating an example of the structure of a semiconductor device 1A according to embodiment 2.
  • Figure 10 is a cross-sectional view showing a schematic example of the structure of semiconductor device 1A.
  • Figure 10 shows a cross section taken along line II-II in Figure 9.
  • Figure 11 is a circuit diagram of semiconductor device 1A.
  • semiconductor device 1A is configured by changing the second electrode 21 to a second electrode 21A from the semiconductor device 1 according to embodiment 1, and by adding a second Schottky barrier diode 82 and a guard ring region 92.
  • the second electrode 21A is in contact with and connected to a plurality of second source regions 24 and a plurality of second body contact regions 23 in a region that does not include even a portion that does not include the second body region 28 in a plan view of the semiconductor device 1.
  • the second electrode 21A has a second ohmic junction region 72 that forms an ohmic junction with the upper surface of the semiconductor layer 40 in a region that does not include even a portion that does not include the second body region 28 in a plan view of the semiconductor device 1A.
  • the second electrode 21A is further in contact with and connected to the low-concentration impurity layer 33 in a region that does not include even a portion of the first body region 18 and does not include even a portion of the second body region 28 in a plan view of the semiconductor device 1A.
  • the second concentration which is the concentration of impurities in the low-concentration impurity layer 33, is adjusted so that a Schottky junction is formed between the second electrode 21 and the low-concentration impurity layer 33.
  • the second electrode 21A has a second Schottky junction region 74 that forms a Schottky junction with the upper surface of the semiconductor layer 40 in a region that does not include even a portion of the first body region 18 and does not include even a portion of the second body region 28 in a plan view of the semiconductor device 1A.
  • the semiconductor device 1A is equipped with a second Schottky barrier diode 82.
  • This second Schottky barrier diode 82 is a Schottky barrier diode with the low-concentration impurity layer 33 as the cathode and the second electrode 21A as the anode.
  • the second Schottky barrier diode 82 is a Schottky barrier diode connected in parallel in the same forward direction as the body diode of the second vertical MOS transistor 20.
  • the second electrode 21A functions as the source electrode of the second vertical MOS transistor 20 and also functions as the anode electrode of the second Schottky barrier diode 82.
  • the outer periphery of the second Schottky junction region 74 is surrounded by a second conductivity type guard ring region 92 formed in the low-concentration impurity layer 33, which functions as a guard ring for the second Schottky barrier diode 82.
  • semiconductor device 1A further includes a guard ring region 92.
  • the semiconductor device 1A having the above configuration includes therein two vertical MOS transistors (here, the first vertical MOS transistor 10 and the second vertical MOS transistor 20) that share the semiconductor substrate 32 as a common drain region, a first Schottky barrier diode 81 connected in parallel in the same forward direction to the body diode of one of the vertical MOS transistors (here, the first vertical MOS transistor 10), and a second Schottky barrier diode 82 connected in parallel in the same forward direction to the body diode of the other vertical MOS transistor (here, the second vertical MOS transistor 20).
  • two vertical MOS transistors here, the first vertical MOS transistor 10 and the second vertical MOS transistor 20
  • semiconductor device 1A having the above configuration, it is possible to provide a semiconductor device that not only reduces the forward voltage between the node connected to the anode of the body diode of one of two vertical MOS transistors that share a semiconductor substrate as a common drain region and the node connected to the cathode, but also reduces the forward voltage between the node connected to the anode of the body diode of the other vertical MOS transistor and the node connected to the cathode, without increasing the number of elements compared to when a conventional dual-configuration semiconductor device is used alone.
  • the semiconductor device 1A is illustrated as if the area of the first Schottky junction region 73 and the area of the second Schottky junction region 74 are equal in plan view of the semiconductor device 1A, i.e., the area of the Schottky junction region in the first Schottky barrier diode 81 and the area of the Schottky junction region in the second Schottky barrier diode 82 are equal.
  • the semiconductor device 1A may be configured such that, in a plan view of the semiconductor device 1A, the area of the Schottky junction region in the first Schottky barrier diode 81 is equal to the area of the Schottky junction region in the second Schottky barrier diode 82, or such that the area of the Schottky junction region in the first Schottky barrier diode 81 is different from the area of the Schottky junction region in the second Schottky barrier diode 82.
  • FIG. 12 is a plan view schematically illustrating an example of the structure of semiconductor device 1A in which the area of the first Schottky junction region 73 and the area of the second Schottky junction region 74 are different from each other in a plan view of semiconductor device 1A, i.e., the area of the Schottky junction region in the first Schottky barrier diode 81 and the area of the Schottky junction region in the second Schottky barrier diode 82 are different from each other.
  • the area of the Schottky junction region in the first Schottky barrier diode 81 and the area of the Schottky junction region in the second Schottky barrier diode 82 are different from each other in a plan view of semiconductor device 1A. This allows the characteristics of the first Schottky barrier diode 81 and the characteristics of the second Schottky barrier diode 82 to be different from each other.
  • the characteristics of the Schottky barrier diode can also be controlled by adjusting the area of the Schottky junction region, which is convenient when the desired Schottky barrier diode characteristics differ between the first Schottky barrier diode 81 and the second Schottky barrier diode 82.
  • This disclosure is widely applicable to semiconductor devices equipped with vertical MOS transistors.

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Abstract

半導体装置（１）は、第１の濃度の不純物を含む第１導電型の半導体基板（３２）と、半導体基板（３２）の上面に接して形成された、第１の濃度よりも低い第２の濃度の不純物を含む第１導電型の低濃度不純物層（３３）と、を有する半導体層（４０）と、半導体基板（３２）を互いに共通のドレイン領域とする、第１の縦型ＭＯＳトランジスタ（１０）および第２の縦型ＭＯＳトランジスタ（２０）と、第１導電型がＮ型である場合には低濃度不純物層（３３）をカソードとし、第１導電型がＰ型である場合には低濃度不純物層（３３）をアノードとする第１のショットキーバリアダイオード（８１）であって、第１の縦型ＭＯＳトランジスタ（１０）のボディダイオードと、同じ順方向に並列に接続された第１のショットキーバリアダイオード（８１）と、を備える。

Description

半導体装置
　縦型ＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを備える半導体装置に関する。
　従来、半導体基板を互いに共通のドレイン領域とする２つの縦型ＭＯＳトランジスタを備える半導体装置が知られている。
　また、従来、縦型ＭＯＳトランジスタのボディダイオードと同じ順方向となるショットキーバリアダイオードを、その縦型ＭＯＳトランジスタのボディダイオードに並列に接続することで、その縦型ＭＯＳトランジスタのボディダイオードのアノードに接続されたノードと、カソードに接続されたノードとの間における順方向電圧を、縦型ＭＯＳトランジスタのボディダイオード単独での順方向電圧よりも低くする技術が知られている。
特開２００２－２０３９６６号公報
　従来、半導体基板を互いに共通のドレイン領域とする２つの縦型ＭＯＳトランジスタを備える半導体装置（以下、「従来型のデュアル構成半導体装置」とも称する）に対して、一方の縦型ＭＯＳトランジスタのボディダイオードのアノードに接続されたノードと、カソードに接続されたノードとの間における順方向電圧を低くしようとする場合には、一方の縦型ＭＯＳトランジスタのボディダイオードと同じ順方向となる、ディスクリート品であるショットキーバリアダイオードを、その縦型ＭＯＳトランジスタのボディダイオードに並列に接続することで実現する必要がある。
　このため、その従来型のデュアル構成半導体装置の近傍に、別途、ディスクリート品であるショットキーバリアダイオードを配置する必要がある。
　このため、従来型のデュアル構成半導体装置を単独で使用する場合に比べて、素子数が増加してしまう。
　そこで、本開示は、従来型のデュアル構成半導体装置を単独で使用する場合に比べて、素子数を増加させることなく、半導体基板を互いに共通のドレイン領域とする２つの縦型ＭＯＳトランジスタのうち、一方の縦型ＭＯＳトランジスタのボディダイオードのアノードに接続されたノードと、カソードに接続されたノードとの間における順方向電圧を低くすることができる半導体装置を提供することを目的とする。
　本開示の一態様に係る半導体装置は、第１の濃度の不純物を含む第１導電型の半導体基板と、前記半導体基板の上面に接して形成された、前記第１の濃度よりも低い第２の濃度の不純物を含む前記第１導電型の低濃度不純物層と、を有する半導体層と、前記半導体基板を互いに共通のドレイン領域とする、第１の縦型ＭＯＳトランジスタおよび第２の縦型ＭＯＳトランジスタと、前記第１導電型がＮ型である場合には前記低濃度不純物層をカソードとし、前記第１導電型がＰ型である場合には前記低濃度不純物層をアノードとする第１のショットキーバリアダイオードであって、前記第１の縦型ＭＯＳトランジスタのボディダイオードと、同じ順方向に並列に接続された前記第１のショットキーバリアダイオードと、を備える。
　本開示の一態様に係る半導体装置によれば、従来型のデュアル構成半導体装置を単独で使用する場合に比べて、素子数を増加させることなく、半導体基板を互いに共通のドレイン領域とする２つの縦型ＭＯＳトランジスタのうち、一方の縦型ＭＯＳトランジスタのボディダイオードのアノードに接続されたノードと、カソードに接続されたノードとの間における順方向電圧を低くすることができる半導体装置が提供される。
図１は、実施の形態１に係る半導体装置の構造の一例を模式的に示す平面図である。 図２は、実施の形態１に係る半導体装置の構造の一例を模式的に示す断面図である。 図３は、実施の形態１に係る半導体装置の回路図である。 図４は、実施の形態１に係る第１のゲートトレンチの周辺の構造の一例を模式的に示す拡大断面斜視図である。 図５は、実施の形態１に係る第２のゲートトレンチの周辺の構造の一例を模式的に示す拡大断面斜視図である。 図６は、実施の形態１に係る、第１のボディ領域と、第２のボディ領域と、第１のショットキー接合領域との位置関係を模式的に示す平面図である。 図７Ａは、実施の形態１に係る、第１のボディ領域と、第２のボディ領域と、第１のショットキー接合領域との位置関係を模式的に示す平面図である。 図７Ｂは、実施の形態１に係る、第１のボディ領域と、第２のボディ領域と、第１のショットキー接合領域との位置関係を模式的に示す平面図である。 図７Ｃは、実施の形態１に係る、第１のボディ領域と、第２のボディ領域と、第１のショットキー接合領域との位置関係を模式的に示す平面図である。 図８は、実施の形態１に係る第１の電極の構造の一例を模式的に示す平面図である。 図９は、実施の形態２に係る半導体装置の構造の一例を模式的に示す平面図である。 図１０は、実施の形態２に係る半導体装置の構造の一例を模式的に示す断面図である。 図１１は、実施の形態２に係る半導体装置の回路図である。 図１２は、実施の形態２に係る半導体装置の構造の一例を模式的に示す平面図である。
　（本開示の一態様を得るに至った経緯）
　発明者らは、半導体装置の内部に、半導体基板を互いに共通のドレイン領域とする２つの縦型ＭＯＳトランジスタに加えて、さらに、一方の縦型ＭＯＳトランジスタのボディダイオードと同じ順方向となるショットキーバリアダイオードを実装することができれば、従来型のデュアル構成半導体装置を単独で使用する場合に比べて、素子数を増加させることなく、半導体基板を互いに共通のドレイン領域とする２つの縦型ＭＯＳトランジスタのうち、一方の縦型ＭＯＳトランジスタのボディダイオードのアノードに接続されたノードと、カソードに接続されたノードとの間における順方向電圧を低くすることができる半導体装置を実現できるとの着想を得た。
　そして、発明者らは、この着想に基づいて、実験、検討を重ねた結果、下記本開示に係る半導体装置に想到した。
　本開示の一態様に係る半導体装置は、第１の濃度の不純物を含む第１導電型の半導体基板と、前記半導体基板の上面に接して形成された、前記第１の濃度よりも低い第２の濃度の不純物を含む前記第１導電型の低濃度不純物層と、を有する半導体層と、前記半導体基板を互いに共通のドレイン領域とする、第１の縦型ＭＯＳトランジスタおよび第２の縦型ＭＯＳトランジスタと、前記第１導電型がＮ型である場合には前記低濃度不純物層をカソードとし、前記第１導電型がＰ型である場合には前記低濃度不純物層をアノードとする第１のショットキーバリアダイオードであって、前記第１の縦型ＭＯＳトランジスタのボディダイオードと、同じ順方向に並列に接続された前記第１のショットキーバリアダイオードと、を備える。
　上記構成の半導体装置は、その内部に、半導体基板を互いに共通のドレイン領域とする２つの縦型ＭＯＳトランジスタと、一方の縦型ＭＯＳトランジスタのボディダイオードと、同じ順方向に並列に接続されたショットキーバリアダイオードとを備える。
　したがって、上記構成の半導体装置によれば、従来型のデュアル構成半導体装置を単独で使用する場合に比べて、素子数を増加させることなく、半導体基板を互いに共通のドレイン領域とする２つの縦型ＭＯＳトランジスタのうち、一方の縦型ＭＯＳトランジスタのボディダイオードのアノードに接続されたノードと、カソードに接続されたノードとの間における順方向電圧を低くすることができる半導体装置が提供される。
　また、前記第２の縦型ＭＯＳトランジスタのボディダイオードと、同じ順方向に並列に接続されたショットキーバリアダイオードを備えないとしてもよい。
　これにより、他方の縦型ＭＯＳトランジスタのボディダイオードと、同じ順方向に並列に接続されたショットキーバリアダイオードをさらに備える構成に比べて、半導体装置のサイズの増加を抑制することができる。
　また、前記第１の縦型ＭＯＳトランジスタの総ゲート幅と、前記第２の縦型ＭＯＳトランジスタの総ゲート幅とは、等しいとしてもよい。
　これにより、第１の縦型ＭＯＳトランジスタの特性と、第２の縦型ＭＯＳトランジスタの特性とを、比較的容易に等しくすることができる。
　また、さらに、前記第１の縦型ＭＯＳトランジスタのソース電極として機能する、および、前記第１導電型がＮ型である場合には前記第１のショットキーバリアダイオードのアノード電極として機能し、前記第１導電型がＰ型である場合には前記第１のショットキーバリアダイオードのカソード電極として機能する第１の電極と、前記第２の縦型ＭＯＳトランジスタのソース電極として機能する第２の電極と、を備え、前記半導体装置の平面視において、前記第１の電極の面積は、前記第２の電極の面積よりも大きいとしてもよい。
　これにより、第１の縦型ＭＯＳトランジスタのソース電極として機能する電極と、第１のショットキーバリアダイオードのアノード電極またはカソード電極として機能する電極とを、互いに異なる電極として備える構成に比べて、半導体装置のサイズの増加を抑制することができる。
　また、さらに、前記半導体装置の上面に、前記第１の縦型ＭＯＳトランジスタのソースパッドとして機能する１以上の第１のソースパッドと、前記第２の縦型ＭＯＳトランジスタのソースパッドとして機能する、前記１以上の第１のソースパッドと同数の１以上の第２のソースパッドと、を備え、前記半導体装置は、前記平面視において、互いに平行な第１の辺および第２の辺を有する長方形であり、前記平面視において、前記１以上の第１のソースパッドと、前記１以上の第２のソースパッドとは、前記半導体装置の中心を対称の中心として点対称に位置する、または、前記第１の辺の中点と前記第２の辺の中点とを結ぶ直線を対称の軸として線対称に位置するとしてもよい。
　これにより、半導体装置を実装基板に実装する際の、接触不良等といった不具合の発生を抑制することができる。また、第１の縦型ＭＯＳトランジスタから第２の縦型ＭＯＳトランジスタへ向けての導通方向と、第２の縦型ＭＯＳトランジスタから第１の縦型ＭＯＳトランジスタへ向けての導通方向との双方向の導通において、電流集中、または／および、発熱集中が、いずれか一方の縦型ＭＯＳトランジスタに偏って生じることを抑制することができる。
　また、さらに、前記低濃度不純物層に形成された、前記第１導電型と異なる第２導電型の第１のボディ領域であって、前記第１の縦型ＭＯＳトランジスタのボディ領域として機能する前記第１のボディ領域を備え、前記第１の電極は、前記平面視において、前記第１のボディ領域を一部でも内包しない領域内に、前記半導体層の上面とショットキー接合するショットキー接合領域と、前記平面視において、前記第１のボディ領域を内包しない部分を一部でも含まない領域内に、前記半導体層の上面とオーミック接合するオーミック接合領域と、を有し、前記第１の電極は、前記ショットキー接合領域において前記半導体層の上面とショットキー接合するショットキー接合層と、前記オーミック接合領域において前記半導体層の上面とオーミック接合するオーミック接合層と、を含む複数の導電層からなり、前記ショットキー接合層に含まれる金属と、前記オーミック接合層に含まれる金属とは、同じであるとしてもよい。
　これにより、ショットキー接合層に含まれる金属と、オーミック接合層に含まれる金属とが互いに異なる構成に比べて、製造工程をより平易にすることができる。
　また、さらに、前記低濃度不純物層に形成された、前記第１導電型と異なる第２導電型の第１のボディ領域であって、前記第１の縦型ＭＯＳトランジスタのボディ領域として機能する前記第１のボディ領域を備え、前記第１の電極は、前記平面視において、前記第１のボディ領域を一部でも内包しない領域内に、前記半導体層の上面とショットキー接合するショットキー接合領域と、前記平面視において、前記第１のボディ領域を内包しない部分を一部でも含まない領域内に、前記半導体層の上面とオーミック接合するオーミック接合領域と、を有し、前記第１の電極は、前記ショットキー接合領域において前記半導体層の上面とショットキー接合するショットキー接合層と、前記オーミック接合領域において前記半導体層の上面とオーミック接合するオーミック接合層と、を含む複数の導電層からなり、前記ショットキー接合層に含まれる金属と、前記オーミック接合層に含まれる金属とは、互いに異なるとしてもよい。
　これにより、ショットキー接合層に含まれる金属と、オーミック接合層に含まれる金属とが同じである構成に比べて、ショットキーバリアダイオードの特性、特に、順方向電圧、リーク電流等の特性をより好ましいものとすることができる。
　また、前記半導体装置は、前記平面視において、互いに平行な第１の辺および第２の辺を有する長方形であり、さらに、前記低濃度不純物層に形成された、前記第１導電型と異なる第２導電型の第１のボディ領域であって、前記第１の縦型ＭＯＳトランジスタのボディ領域として機能する前記第１のボディ領域と、前記低濃度不純物層に形成された、前記第２導電型の第２のボディ領域であって、前記第２の縦型ＭＯＳトランジスタのボディ領域として機能する前記第２のボディ領域と、前記平面視において、前記半導体装置の中心と、前記第１の辺の中点と、前記第２の辺の中点とを含み、前記第１の辺から前記第２の辺まで一定の幅で連続する対向領域であって、前記第１のボディ領域と前記第２のボディ領域との間に位置し、前記第１のボディ領域と前記第２のボディ領域とを一部でも内包しない前記対向領域と、を備え、前記平面視において、前記第１のショットキーバリアダイオードにおけるショットキー接合する領域の全体は、前記対向領域に内包されるとしてもよい。
　これにより、第１の縦型ＭＯＳトランジスタの特性と、第２の縦型ＭＯＳトランジスタの特性とを、比較的容易に等しくすることができる。
　また、前記半導体装置は、前記平面視において、互いに平行な第１の辺および第２の辺を有する長方形であり、さらに、前記低濃度不純物層に形成された、前記第１導電型と異なる第２導電型の第１のボディ領域であって、前記第１の縦型ＭＯＳトランジスタのボディ領域として機能する前記第１のボディ領域と、前記低濃度不純物層に形成された、前記第２導電型の第２のボディ領域であって、前記第２の縦型ＭＯＳトランジスタのボディ領域として機能する前記第２のボディ領域と、前記平面視において、前記半導体装置の中心と、前記第１の辺の中点と、前記第２の辺の中点とを含み、前記第１の辺から前記第２の辺まで有限の幅で連続する対向領域であって、前記第１のボディ領域と前記第２のボディ領域との間に位置し、前記第１のボディ領域と前記第２のボディ領域とを一部でも内包しない前記対向領域と、を備え、前記対向領域は、前記平面視において、前記第１の辺および前記第２の辺と平行な方向における幅が、前記対向領域の前記方向における最大の幅で連続する中心領域を含み、前記平面視において、前記第１のショットキーバリアダイオードにおけるショットキー接合する領域の全体は、前記中心領域に内包されるとしてもよい。
　これにより、第１の縦型ＭＯＳトランジスタの特性と、第２の縦型ＭＯＳトランジスタの特性とを、比較的容易に等しくすることができる。
　また、さらに、前記低濃度不純物層に形成された、前記第１導電型と異なる第２導電型の第１のボディ領域であって、前記第１の縦型ＭＯＳトランジスタのボディ領域として機能する前記第１のボディ領域と、前記低濃度不純物層に形成された、前記第２導電型の第２のボディ領域であって、前記第２の縦型ＭＯＳトランジスタのボディ領域として機能する前記第２のボディ領域と、前記低濃度不純物層に形成された、前記第２導電型のガードリング領域であって、前記第１のショットキーバリアダイオードのガードリングとして機能する前記ガードリング領域と、を備え、前記第１のボディ領域と、前記第２のボディ領域と、前記ガードリング領域とは、互いに分離されているとしてもよい。
　これにより、第１の縦型ＭＯＳトランジスタの耐圧と、第２の縦型ＭＯＳトランジスタの耐圧とを、比較的容易に等しくすることができる。
　また、さらに、前記第１導電型がＮ型である場合には前記低濃度不純物層をカソードとし、前記第１導電型がＰ型である場合には前記低濃度不純物層をアノードとする第２のショットキーバリアダイオードであって、前記第２の縦型ＭＯＳトランジスタのボディダイオードと、同じ順方向に並列に接続された前記第２のショットキーバリアダイオードを備えるとしてもよい。
　これにより、従来型のデュアル構成半導体装置を単独で使用する場合に比べて、素子数を増加させることなく、さらに、半導体基板を互いに共通のドレイン領域とする２つの縦型ＭＯＳトランジスタのうち、他方の縦型ＭＯＳトランジスタのボディダイオードのアノードに接続されたノードと、カソードに接続されたノードとの間における順方向電圧をも低くすることができる。
　また、前記半導体装置の平面視において、前記第１のショットキーバリアダイオードにおけるショットキー接合する領域の面積と、前記第２のショットキーバリアダイオードにおけるショットキー接合する領域の面積とは、互いに異なるとしてもよい。
　これにより、第１のショットキーバリアダイオードの特性と、第２のショットキーバリアダイオードの特性とを、互いに異なるものとすることができる。
　以下、本開示の一態様に係る半導体装置の具体例について、図面を参照しながら説明する。ここで示す実施の形態は、いずれも本開示の一具体例を示すものである。従って、以下の実施の形態で示される数値、形状、構成要素、構成要素の配置および接続形態、ならびに、ステップ（工程）およびステップの順序等は、一例であって本開示を限定する趣旨ではない。また、各図は、模式図であり、必ずしも厳密に図示されたものではない。各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略または簡略化する。
　（実施の形態１）
　以下、実施の形態１に係る半導体装置であって、半導体基板を互いに共通のドレイン領域とする２つの縦型ＭＯＳトランジスタを備える、フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置について説明する。
　なお、ここでは、実施の形態１に係る半導体装置が、フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であるとして説明するが、実施の形態１に係る半導体装置は、必ずしも、フェイスダウン実装が可能な半導体装置に限定される必要もなし、チップサイズパッケージ型の半導体装置に限定される必要はない。
　＜半導体装置の構成＞
　図１は、実施の形態１に係る半導体装置１の構造の一例を模式的に示す平面図である。
　図１では、第１の電極１１（後述）と、第２の電極２１（後述）と、第１のゲート電極１９（後述）と、第２のゲート電極２９（後述）と、第１のボディ領域１８（後述）と、第２のボディ領域２８（後述）と、第１のショットキー接合領域７３（後述）との外形を、あたかも半導体装置１の外部から直接視認するかの如く破線で示しているが、実際にはこれらの外形を、半導体装置１の外部から直接視認することはできない。
　実施の形態１において、図１に示すように、半導体装置１は、半導体装置１の平面視において、互いに平行な第１の辺６１および第２の辺６２を有する長方形であるとして説明する。
　しかしながら、半導体装置１は、必ずしも、半導体装置１の平面視において、互いに平行な第１の辺６１および第２の辺６２を有する長方形である構成に限定される必要はない。　なお、半導体装置１が、半導体装置１の平面視において、互いに平行な第１の辺６１および第２の辺６２を有する長方形である構成には、第１の辺６１の長さと第２の辺６２の長さとが等しい、正方形である構成も含まれる。
　図２は、半導体装置１の構造の一例を模式的に示す断面図である。図２は、図１のＩ－Ｉにおける切断面を示す。
　図３は、半導体装置１の回路図である。
　図１～図３に示すように、半導体装置１は、半導体層４０と、金属層３０と、酸化膜３４と、保護膜３５と、第１の電極１１と、第２の電極２１と、第１のゲート電極１９と、第２のゲート電極２９と、第１の縦型ＭＯＳトランジスタ１０と、第２の縦型ＭＯＳトランジスタ２０と、第１のショットキーバリアダイオード８１とを備える。
　また、半導体装置１は、半導体装置１の上面に、第１の縦型ＭＯＳトランジスタ１０のソースパッドとして機能する１以上の第１のソースパッド１１１（図１中の第１のソースパッド１１１ａ～第１のソースパッド１１１ｆが対応。以下、各個体を互いに明示的に区別して記載する必要がない場合には、第１のソースパッド１１１ａ～第１のソースパッド１１１ｆのことを、単に、「第１のソースパッド１１１」とも称する。）と、第１の縦型ＭＯＳトランジスタ１０のゲートパッドとして機能する第１のゲートパッド１１９と、第２の縦型ＭＯＳトランジスタ２０のソースパッドとして機能する１以上の第２のソースパッド１２１（図１中の第２のソースパッド１２１ａ～第２のソースパッド１２１ｆが対応。以下、各個体を互いに明示的に区別して記載する必要がない場合には、第２のソースパッド１２１ａ～第２のソースパッド１２１ｆのことを、単に、「第２のソースパッド１２１」とも称する。）と、第２の縦型ＭＯＳトランジスタ２０のゲートパッドとして機能する第２のゲートパッド１２９とを備える。
　１以上の第１のソースパッド１１１は、必ずしも限定される必要のない一例として、半導体装置１の平面視において、長円形であってよい。
　また、第１のゲートパッド１１９は、必ずしも限定される必要のない一例として、半導体装置１の平面視において、円形であってよい。
　また、１以上の第２のソースパッド１２１は、必ずしも限定される必要のない一例として、半導体装置１の平面視において、長円形であってよい。
　また、第２のゲートパッド１２９は、必ずしも限定される必要のない一例として、半導体装置１の平面視において、円形であってよい。
　ここでは、図１に示すように、半導体装置１は、半導体装置１の平面視において、１以上の第１のソースパッド１１１と、１以上の第２のソースパッド１２１とが、半導体装置１の中心６５を対称の中心として点対称に位置する構成であるとして説明する。
　しかしながら、半導体装置１は、必ずしも、半導体装置１の平面視において、１以上の第１のソースパッド１１１と、１以上の第２のソースパッド１２１とが、半導体装置１の中心６５を対称の中心として点対称に位置する構成に限定される必要はない。
　他の構成例として、例えば、半導体装置１は、半導体装置１の平面視において、１以上の第１のソースパッド１１１と、１以上の第２のソースパッド１２１とが、第１の辺６１の中点６１１と、第２の辺６２の中点６２１とを結ぶ直線９０を対称の軸として線対称に位置する構成であってもよい。
　半導体装置１は、半導体装置１の平面視において、１以上の第１のソースパッド１１１と、１以上の第２のソースパッド１２１とが、半導体装置１の中心６５を対称の中心として点対称に位置する、または、第１の辺６１の中点６１１と、第２の辺６２の中点６２１とを結ぶ直線９０を対称の軸として線対称に位置する構成とすることにより、半導体装置１を実装基板に実装する際の、接触不良等といった不具合の発生を抑制することができる。
　また、半導体装置１は、必ずしも限定される必要のない一例として、第１の縦型ＭＯＳトランジスタ１０から第２の縦型ＭＯＳトランジスタ２０へ向けての導通方向と、第２の縦型ＭＯＳトランジスタ２０から第１の縦型ＭＯＳトランジスタ１０へ向けての導通方向との双方向の導通を偏りなく制御するために、半導体装置１の平面視において、第１の縦型ＭＯＳトランジスタ１０と第２の縦型ＭＯＳトランジスタ２０とを対称的に配置することが望ましい。第１の縦型ＭＯＳトランジスタ１０と第２の縦型ＭＯＳトランジスタ２０との上記対照的な配置を実現するために、必ずしも限定される必要のない一例として、図１、図２に示すように、半導体装置１の平面視において、第１のショットキーバリアダイオード８１は、半導体装置１の中心６５を含む領域であって、第１の縦型ＭＯＳトランジスタ１０と第２の縦型ＭＯＳトランジスタ２０とに挟まれる領域に配置されるとしてもよい。
　また、半導体装置１は、上記のように、半導体装置１の平面視において、１以上の第１のソースパッド１１１と、１以上の第２のソースパッド１２１とが、半導体装置１の中心６５を対称の中心として点対称に位置する、または、第１の辺６１の中点６１１と、第２の辺６２の中点６２１とを結ぶ直線９０を対称の軸として線対称に位置する構成とするためには、必ずしも限定される必要のない一例として、図１、図２に示すように、第１のショットキーバリアダイオード８１は、半導体装置１の中心６５を含む領域であって、第１の縦型ＭＯＳトランジスタ１０と第２の縦型ＭＯＳトランジスタ２０とに挟まれる領域に配置された上で、さらに、図１、図２に示すように、１以上の第１のソースパッド１１１と、１以上の第２のソースパッド１２１とは、第１のショットキーバリアダイオード８１の真上（この真上は、図１におけるＺ軸の正の方向を上とする場合における真上を意味する）の領域を避けて配置されることが望ましい。
　なお、本明細書において、平面視における中心とは、例えば半導体装置１のように、平面視における形状が長方形の構造物に対しては、その長方形における対角線の交点のことを言い、例えば第１のソースパッド１１１、および、第２のソースパッド１２１のように、平面視における形状が長円形の構造物に対しては、その長円形の長手方向に伸びる線対称軸と、その長円形の短手方向に伸びる線対称軸との交点のことを言い、第１のゲートパッド１１９、および、第２のゲートパッド１２９のように、平面視における形状が円形の構造物に対しては、その円形の中心のことを言い、平面視における形状が楕円形の構造物に対しては、その楕円形の長軸と短軸と交点のことを言う。
　半導体層４０は、半導体基板３２と低濃度不純物層３３とが積層されて構成される。
　半導体基板３２は、第１の濃度の不純物を含む第１導電型のシリコンからなる。
　低濃度不純物層３３は、半導体基板３２の上面に接して形成された、第１の濃度よりも低い第２の濃度の不純物を含む第１導電型のシリコンからなる。低濃度不純物層３３は、例えば、エピタキシャル成長により半導体基板３２上に形成されるとしてもよい。
　一般に、半導体の導電型には、Ｐ型とＮ型との２種類の導電型が存在する。第１導電型は、Ｐ型であってもよいし、Ｎ型であってもよい。ここでは、説明の都合上、第１導電型がＮ型であり、後述の第２導電型がＰ型であるとして説明する。しかしながら、第１導電型がＰ型であり、第２導電型がＮ型であるとしても構わない。
　金属層３０は、半導体層４０の裏面に接触して形成される。金属層３０は、必ずしも限定される必要のない一例として、銀または銅からなる層を含む１以上の層からなる構成であってもよい。なお、金属層３０には、半導体装置１の製造工程において不純物として混入する、金属以外の元素が微量に含まれていてもよい。
　酸化膜３４は、低濃度不純物層３３の上面に接触して形成される。
　保護膜３５は、酸化膜３４、第１の電極１１、第２の電極２１、第１のゲート電極１９、および、第２のゲート電極２９の上面を被覆する保護膜である。
　保護膜３５は、第１の電極１１の上面の一部を保護膜３５の外部に露出させる１以上の開口部、第２の電極２１の上面の一部を保護膜３５の外部に露出させる１以上の開口部、第１のゲート電極１９の上面の一部を保護膜３５の外部に露出させる開口部、および、第２のゲート電極２９の上面の一部を保護膜３５の外部に露出させる開口部を備える。
　第１の電極１１は、その上面が、保護膜３５の１以上の開口部において、保護膜３５の外部に露出している。そして、この保護膜３５の１以上の開口部において保護膜３５の外部に露出している第１の電極１１の上面のそれぞれが、１以上の第１のソースパッド１１１となっている。
　すなわち、１以上の第１のソースパッド１１１は、第１の電極１１の上面のうち、１以上の開口部において保護膜３５の外部に露出している部分である。
　第２の電極２１は、その上面が、保護膜３５の１以上の開口部において、保護膜３５の外部に露出している。そして、この保護膜３５の１以上の開口部において保護膜３５の外部に露出している第２の電極２１の上面のそれぞれが、１以上の第２のソースパッド１２１となっている。
　すなわち、１以上の第２のソースパッド１２１は、第２の電極２１の上面のうち、１以上の開口部において保護膜３５の外部に露出している部分である。
　第１のゲート電極１９は、その上面が、保護膜３５の開口部において、保護膜３５の外部に露出している。そして、この保護膜３５の開口部において保護膜３５の外部に露出している第１のゲート電極１９の上面が、第１のゲートパッド１１９となっている。
　すなわち、第１のゲートパッド１１９は、第１のゲート電極１９の上面のうち、開口部において保護膜３５の外部に露出している部分である。
　第２のゲート電極２９は、その上面が、保護膜３５の開口部において、保護膜３５の外部に露出している。そして、この保護膜３５の開口部において保護膜３５の外部に露出している第２のゲート電極２９の上面が、第２のゲートパッド１２９となっている。
　すなわち、第２のゲートパッド１２９は、第２のゲート電極２９の上面のうち、開口部において保護膜３５の外部に露出している部分である。
　低濃度不純物層３３の、半導体装置１の平面視における第１の電極１１に内包される領域には、第３の濃度の不純物を含む、第１導電型と異なる第２導電型の第１のボディ領域１８が形成されている。
　また、低濃度不純物層３３の、半導体装置１の平面視における第１の電極１１に内包される領域には、半導体基板３２の上面と平行な第１の方向（図１、図２におけるＸ軸方向）に延在し、かつ、第１の方向と直交する第２の方向（図１、図２におけるＹ軸方向）であって、半導体基板３２の上面と平行な第２の方向において等間隔に、低濃度不純物層３３の上面から、第１のボディ領域１８を貫通して、低濃度不純物層３３の一部までの深さに形成された複数の第１のゲートトレンチ１７が形成されている。
　そして、複数の第１のゲートトレンチ１７のそれぞれの内部に、第１のゲート絶縁膜１６に周囲を取り囲まれて第１の方向に延在する第１のゲート導体１５が形成されている。
　第１のゲート導体１５は、第１のゲート電極１９に電気的に接続される。
　第１のゲート導体１５は、必ずしも限定される必要のない一例として、不純物を含むポリシリコンである。
　図４は、半導体装置１の、第１のゲートトレンチ１７の周辺の構造の一例を模式的に示す拡大断面斜視図である。
　図４では、第１の電極１１があたかも透明であるかの如く図示しているが、実際には、第１の電極１１は透明ではなく、第１の電極１１の向こう側に存在する構造物を、第１の電極１１を透過して直接視認することはできない。
　図４に示すように、低濃度不純物層３３には、第２の方向（図４におけるＹ軸方向）において複数の第１のゲートトレンチ１７に挟まれた複数の第１のメサ部４１のそれぞれにおいて、第１の方向（図４におけるＸ軸方向）に第１の周期で交互に形成された複数の第１のソース領域１４と複数の第１のボディコンタクト領域１３とであって、第１のメサ部４１の上面を含む第１のメサ部４１に形成された第４の濃度の不純物を含む第１導電型の複数の第１のソース領域１４と、第１のメサ部４１の上面を含む第１のメサ部４１に形成された第３の濃度よりも高い第５の濃度の不純物を含む第２導電型の複数の第１のボディコンタクト領域１３とが形成されている。
　すなわち、半導体装置１は、さらに、複数の第１のソース領域１４と、複数の第１のボディコンタクト領域１３とを備える。
　図２、図４に示すように、第１の電極１１は、半導体装置１の平面視において、第１のボディ領域１８を内包しない部分を一部でも含まない領域内において、複数の第１のソース領域１４および複数の第１のボディコンタクト領域１３と接触して接続される。
　ここで、第１のソース領域１４の不純物の濃度である第４の濃度は、第１の電極１１と第１のソース領域１４とがオーミック接合するように調整された濃度となり、第１のボディコンタクト領域１３の不純物の濃度である第５の濃度は、第１の電極１１と第１のボディコンタクト領域１３とがオーミック接合するように調整された濃度となっている。
　このため、第１の電極１１と第１のソース領域１４とは、および、第１の電極１１と第１のボディコンタクト領域１３とは、オーミック接合する。
　すなわち、第１の電極１１は、図２に示すように、半導体装置１の平面視において、第１のボディ領域１８を内包しない部分を一部でも含まない領域内に、半導体層４０の上面とオーミック接合する第１のオーミック接合領域７１を有する。
　上記構成により、半導体装置１は、第１の縦型ＭＯＳトランジスタ１０を備える。
　また、上記構成により、第１の電極は１１、第１の縦型ＭＯＳトランジスタ１０のソース電極として機能する。
　また、上記構成により、第１のゲート電極１９は、第１の縦型ＭＯＳトランジスタ１０のゲート電極として機能する。
　ここで、図２、図４に示すように、第１の縦型ＭＯＳトランジスタ１０における第１のボディ領域１８と低濃度不純物層３３との接合面は、ＰＮ接合面となっている。
　このように、第１の縦型ＭＯＳトランジスタ１０は、第１のボディ領域１８から低濃度不純物層３３への電気経路の向きを順方向とするボディダイオードを備える。
　また、低濃度不純物層３３の、半導体装置１の平面視における第２の電極２１に内包される領域には、第３の濃度の不純物を含む第２導電型の第２のボディ領域２８が形成されている。
　また、低濃度不純物層３３の、半導体装置１の平面視における第２の電極２１に内包される領域には、第１の方向に延在し、かつ、第２の方向において等間隔に、低濃度不純物層３３の上面から、第２のボディ領域２８を貫通して、低濃度不純物層３３の一部までの深さに形成された複数の第２のゲートトレンチ２７が形成されている。
　そして、複数の第２のゲートトレンチ２７のそれぞれの内部に、第２のゲート絶縁膜２６に周囲を取り囲まれて第１の方向に延在する第２のゲート導体２５が形成されている。
　第２のゲート導体２５は、第２のゲート電極２９に電気的に接続される。
　第２のゲート導体２５は、必ずしも限定される必要のない一例として、不純物を含むポリシリコンである。
　図５は、半導体装置１の、第２のゲートトレンチ２７の周辺の構造の一例を模式的に示す拡大断面斜視図である。
　図５では、第２の電極２１があたかも透明であるかの如く図示しているが、実際には、第２の電極２１は透明ではなく、第２の電極２１の向こう側に存在する構造物を、第２の電極２１を透過して直接視認することはできない。
　図５に示すように、低濃度不純物層３３には、第２の方向（図５におけるＹ軸方向）において複数の第２のゲートトレンチ２７に挟まれた複数の第２のメサ部４２のそれぞれにおいて、第１の方向（図５におけるＸ軸方向）に第１の周期で交互に形成された複数の第２のソース領域２４と複数の第２のボディコンタクト領域２３とであって、第２のメサ部４２の上面を含む第２のメサ部４２に形成された第４の濃度の不純物を含む第１導電型の複数の第２のソース領域２４と、第２のメサ部４２の上面を含む第２のメサ部４２に形成された第５の濃度の不純物を含む第２導電型の複数の第２のボディコンタクト領域２３とが形成されている。
　すなわち、半導体装置１は、さらに、複数の第２のソース領域２４と、複数の第２のボディコンタクト領域２３とを備える。
　図２、図５に示すように、第２の電極２１は、半導体装置１の平面視において、第２のボディ領域２８を内包しない部分を一部でも含まない領域内において、複数の第２のソース領域２４および複数の第２のボディコンタクト領域２３と接触して接続される。
　ここで、第２のソース領域２４の不純物の濃度である第４の濃度は、第２の電極２１と第２のソース領域２４とがオーミック接合するように調整された濃度となり、第２のボディコンタクト領域２３の不純物の濃度である第５の濃度は、第２の電極２１と第２のボディコンタクト領域２３とがオーミック接合するように調整された濃度となっている。
　このため、第２の電極２１と第２のソース領域２４とは、および、第２の電極２１と第２のボディコンタクト領域２３とは、オーミック接合する。
　すなわち、第２の電極２１は、図２に示すように、半導体装置１の平面視において、第２のボディ領域２８を内包しない部分を一部でも含まない領域内に、半導体層４０の上面とオーミック接合する第２のオーミック接合領域７２を有する。
　上記構成により、半導体装置１は、第２の縦型ＭＯＳトランジスタ２０を備える。
　また、上記構成により、第２の電極は２１、第２の縦型ＭＯＳトランジスタ２０のソース電極として機能する。
　また、上記構成により、第２のゲート電極２９は、第２の縦型ＭＯＳトランジスタ２０のゲート電極として機能する。
　ここで、図２、図５に示すように、第２の縦型ＭＯＳトランジスタ２０における第２のボディ領域２８と低濃度不純物層３３との接合面は、ＰＮ接合面となっている。
　このように、第２の縦型ＭＯＳトランジスタ２０は、第２のボディ領域２８から低濃度不純物層３３への電気経路の向きを順方向とするボディダイオードを備える。
　また、上記構成により、半導体基板３２は、第１の縦型ＭＯＳトランジスタ１０のドレイン領域および第２の縦型ＭＯＳトランジスタ２０のドレイン領域が共通化された、共通ドレイン領域として機能する。
　すなわち、第１の縦型ＭＯＳトランジスタ１０と第２の縦型ＭＯＳトランジスタ２０とは、半導体基板３２を互いに共通のドレイン領域とする。
　なお、ここでは、半導体装置１は、第１の縦型ＭＯＳトランジスタ１０の総ゲート幅と、第２の縦型ＭＯＳトランジスタ２０の総ゲート幅とが等しい構成であるとして説明する。
　例えば、第１の縦型ＭＯＳトランジスタ１０の構造と、第２の縦型ＭＯＳトランジスタ２０の構造とを、同様の構造とすることで、第１の縦型ＭＯＳトランジスタ１０の総ゲート幅と、第２の縦型ＭＯＳトランジスタ２０の総ゲート幅とが等しくなる構成を実現することができる。
　第１の縦型ＭＯＳトランジスタ１０の総ゲート幅と、第２の縦型ＭＯＳトランジスタ２０の総ゲート幅とを等しくするためには、必ずしも限定される必要のない一例として、半導体装置１の平面視において、第１の縦型ＭＯＳトランジスタ１０の面積と、第２の縦型ＭＯＳトランジスタ２０の面積とが同じであることが望ましい。
　したがって、必ずしも限定される必要のない一例として、半導体装置１は、半導体装置１の平面視において、半導体装置１の全体の領域から、第１のショットキーバリアダイオード８１が配置される領域を差し引いた残りの領域を面積で二等分して、二等分された領域の一方に第１の縦型ＭＯＳトランジスタ１０が配置され、二等分された領域の他方に第２の縦型ＭＯＳトランジスタ２０が配置される構成とすることが望ましい。
　しかしながら、半導体装置１は、必ずしも、第１の縦型ＭＯＳトランジスタ１０の総ゲート幅と、第２の縦型ＭＯＳトランジスタ２０の総ゲート幅とが等しい構成に限定される必要はない。
　半導体装置１は、第１の縦型ＭＯＳトランジスタ１０の総ゲート幅と、第２の縦型ＭＯＳトランジスタ２０の総ゲート幅とが等しい構成とすることで、第１の縦型ＭＯＳトランジスタ１０の特性と、第２の縦型ＭＯＳトランジスタ２０の特性とを、比較的容易に等しくすることができ、さらに、第１の縦型ＭＯＳトランジスタ１０から第２の縦型ＭＯＳトランジスタ２０へ向けての導通方向と、第２の縦型ＭＯＳトランジスタ２０から第１の縦型ＭＯＳトランジスタ１０へ向けての導通方向との双方向の導通において、電流集中、または／および、発熱集中が、いずれか一方の縦型ＭＯＳトランジスタに偏って生じることを抑制することができる。
　図１、図２に示すように、第１の電極１１は、半導体装置１の平面視において、第１のボディ領域１８を一部でも内包しない、かつ、第２のボディ領域２８を一部でも内包しない領域内において、低濃度不純物層３３と接触して接続される。
　ここで、低濃度不純物層３３の不純物の濃度である第２の濃度は、第１の電極１１と低濃度不純物層３３とがショットキー接合するように調整された濃度となっている。
　このため、第１の電極１１と低濃度不純物層３３とは、ショットキー接合される。
　すなわち、第１の電極１１は、図１、図２に示すように、半導体装置１の平面視において、第１のボディ領域１８を一部でも内包しない、かつ、第２のボディ領域２８を一部でも内包しない領域内に、半導体層４０の上面とショットキー接合する第１のショットキー接合領域７３を有する。
　上記構成により、半導体装置１は、第１のショットキーバリアダイオード８１を備える。
　この第１のショットキーバリアダイオード８１は、低濃度不純物層３３をカソードとし、第１の電極１１をアノードとするショットキーバリアダイオードである。
　このように、第１のショットキーバリアダイオード８１は、第１の縦型ＭＯＳトランジスタ１０のボディダイオードと、同じ順方向に並列に接続されたショットキーバリアダイオードである。
　上記構成により、第１の電極１１は、第１の縦型ＭＯＳトランジスタ１０のソース電極として機能するとともに、第１のショットキーバリアダイオード８１のアノード電極として機能する。
　なお、第１導電型がＰ型である場合には、第１の電極１１は、第１の縦型ＭＯＳトランジスタ１０のソース電極として機能するとともに、第１のショットキーバリアダイオード８１のカソード電極として機能することとなる。
　ここでは、上述したように、半導体装置１は、第１の電極１１が、第１の縦型ＭＯＳトランジスタ１０のソース電極として機能するとともに、第１のショットキーバリアダイオード８１のアノード電極、または、カソード電極として機能する構成であるとして説明する。
　しかしながら、半導体装置１は、第１の電極１１が、第１の縦型ＭＯＳトランジスタ１０のソース電極として機能するとともに、第１のショットキーバリアダイオード８１のアノード電極、または、カソード電極として機能する構成に限定される必要はない。
　他の構成例として、例えば、半導体装置１は、第１の縦型ＭＯＳトランジスタ１０のソース電極として機能する電極と、第１のショットキーバリアダイオード８１のアノード電極、または、カソード電極として機能する電極とを、互いに異なる電極として備える構成が考えられる。
　但し、このような構成においては、第１のショットキーバリアダイオード８１のアノード電極、または、カソード電極として機能する電極を、外部に接続するためのパッドを新たに設ける必要が生じるため、半導体装置１のサイズが増加してしまう。
　半導体装置１は、第１の電極１１が、第１の縦型ＭＯＳトランジスタ１０のソース電極として機能するとともに、第１のショットキーバリアダイオード８１のアノード電極、または、カソード電極として機能する構成とすることで、第１の縦型ＭＯＳトランジスタ１０のソース電極として機能する電極と、第１のショットキーバリアダイオード８１のアノード電極、または、カソード電極として機能する電極とを、互いに異なる電極として備える構成に比べて、半導体装置１のサイズの増加を抑制することができる。
　図２に示すように、半導体装置１の平面視において、第１のショットキー接合領域７３の外周は、第１のショットキーバリアダイオード８１のガードリングとして機能する、低濃度不純物層３３に形成された、第２導電型のガードリング領域９１によって囲まれている。
　すなわち、半導体装置１は、さらに、ガードリング領域９１を備える。
　ここでは、図２に示すように、半導体装置１は、第２導電型の第１のボディ領域１８と、第２導電型の第２のボディ領域２８と、第２導電型のガードリング領域９１とが、第１導電型の低濃度不純物層３３によって、互いに分離されている構成であるとして説明する。
　しかしながら、半導体装置１は、必ずしも、第２導電型の第１のボディ領域１８と、第２導電型の第２のボディ領域２８と、第２導電型のガードリング領域９１とが、第１導電型の低濃度不純物層３３によって、互いに分離されている構成に限定される必要はない。
　半導体装置１は、第２導電型の第１のボディ領域１８と、第２導電型の第２のボディ領域２８と、第２導電型のガードリング領域９１とが、第１導電型の低濃度不純物層３３によって、互いに分離されている構成とすることにより、第１の縦型ＭＯＳトランジスタ１０の耐圧と、第２の縦型ＭＯＳトランジスタ２０の耐圧とを、比較的容易に等しくすることができる。
　仮に、第２導電型の第１のボディ領域１８と、第２導電型の第２のボディ領域２８と、第２導電型のガードリング領域９１とが、第１導電型の低濃度不純物層３３によって、互いに分離されていないとすると、すなわち、例えば、仮に、第２導電型の第１のボディ領域１８と、第２導電型のガードリング領域９１とが互いに重複している部分があるとすると、互いに重複している部分における第２導電型の不純物の濃度が、互いに重複していない部分における第２導電型の不純物の濃度に比べて高くなる。
　このため、互いに重複している部分で電界が集中し、互いに重複している部分における耐圧が、互いに重複していない部分における耐圧よりも弱くなる。
　したがって、第１の縦型ＭＯＳトランジスタ１０の耐圧と、第１のショットキーバリアダイオード８１の耐圧とが共に低下してしまうこととなる。
　図６は、第１のボディ領域１８と、第２のボディ領域２８と、第１のショットキー接合領域７３との位置関係を模式的に示す平面図である。
　図６では、第１のボディ領域１８と、第２のボディ領域２８と、第１のショットキー接合領域７３との外形を、あたかも半導体装置１の外部から直接視認するかの如くハッチング付きの実線で示しているが、実際にはこれらの外形を、半導体装置１の外部から直接視認することはできない。
　ここでは、図６に示すように、半導体装置１は、半導体装置１の平面視において、半導体装置１の中心６５と、第１の辺６１の中点６１１と、第２の辺６２の中点６２１とを含み、第１の辺６１から第２の辺６２まで一定の幅で連続する対向領域５０であって、第１のボディ領域１８と、第２のボディ領域２８との間に位置し、第１のボディ領域１８と、第２のボディ領域２８とを一部でも内包しない対向領域５０を備え、第１のショットキー接合領域７３の全体が、対向領域５０に内包される、すなわち、第１のショットキーバリアダイオード８１におけるショットキー接合する領域の全体が、対向領域５０に内包される構成であるとして説明する。
　しかしながら、半導体装置１は、必ずしも、半導体装置１の平面視において、半導体装置１の中心６５と、第１の辺６１の中点６１１と、第２の辺６２の中点６２１とを含み、第１の辺６１から第２の辺６２まで一定の幅で連続する対向領域５０であって、第１のボディ領域１８と、第２のボディ領域２８との間に位置し、第１のボディ領域１８と、第２のボディ領域２８とを一部でも内包しない対向領域５０を備え、第１のショットキー接合領域７３の全体が、対向領域５０に内包される構成に限定される必要はない。
　半導体装置１は、半導体装置１の平面視において、半導体装置１の中心６５と、第１の辺６１の中点６１１と、第２の辺６２の中点６２１とを含み、第１の辺６１から第２の辺６２まで一定の幅で連続する対向領域５０であって、第１のボディ領域１８と、第２のボディ領域２８との間に位置し、第１のボディ領域１８と、第２のボディ領域２８とを一部でも内包しない対向領域５０を備え、第１のショットキー接合領域７３の全体が、対向領域５０に内包される構成とすることで、第１の縦型ＭＯＳトランジスタ１０の特性と、第２の縦型ＭＯＳトランジスタ２０の特性とを、比較的容易に等しくすることができる。
　なお、半導体装置１は、他の構成例として、例えば、図７Ａ、図７Ｂに示すように、対向領域５０を備える代わりに、対向領域５０Ａを備える構成であるとしてもよい。
　図７Ａ、図７Ｂは、半導体装置１の他の構成例における、第１のボディ領域１８と、第２のボディ領域２８と、第１のショットキー接合領域７３との位置関係を模式的に示す平面図である。
　図７Ａ、図７Ｂでは、図６と同様に、第１のボディ領域１８と、第２のボディ領域２８と、第１のショットキー接合領域７３との外形を、あたかも半導体装置１の外部から直接視認するかの如くハッチング付きの実線で示しているが、実際にはこれらの外形を、半導体装置１の外部から直接視認することはできない。
　図７Ａ、図７Ｂに示すように、半導体装置１は、半導体装置１の平面視において、半導体装置１の中心６５と、第１の辺６１の中点６１１と、第２の辺６２の中点６２１とを含み、第１の辺６１から第２の辺６２まで有限の幅で連続する対向領域５０Ａであって、第１のボディ領域１８と、第２のボディ領域２８との間に位置し、第１のボディ領域１８と、第２のボディ領域２８とを一部でも内包しない対向領域５０Ａであって、第１の辺６１および第２の辺６２と平行な方向における幅が、対向領域５０Ａのその方向における最大の幅で連続する中心領域５１を含む対向領域５０Ａを備え、第１のショットキー接合領域７３の全体が、中心領域５１に内包される、すなわち、第１のショットキーバリアダイオード８１におけるショットキー接合する領域の全体が、中心領域５１に内包される構成であるとしてもよい。
　半導体装置１は、半導体装置１の平面視において、半導体装置１の中心６５と、第１の辺６１の中点６１１と、第２の辺６２の中点６２１とを含み、第１の辺６１から第２の辺６２まで有限の幅で連続する対向領域５０Ａであって、第１のボディ領域１８と、第２のボディ領域２８との間に位置し、第１のボディ領域１８と、第２のボディ領域２８とを一部でも内包しない対向領域５０Ａであって、第１の辺６１および第２の辺６２と平行な方向における幅が、対向領域５０Ａのその方向における最大の幅で連続する中心領域５１を含む対向領域５０Ａを備え、第１のショットキー接合領域７３の全体が、中心領域５１に内包される構成とすることで、第１の縦型ＭＯＳトランジスタ１０の特性と、第２の縦型ＭＯＳトランジスタ２０の特性とを、比較的容易に等しくすることができる。　なお、中心領域５１の、第１の辺６１および第２の辺６２と平行な方向における幅は、図７Ｃに示すように、例えば、半導体装置１の、第１の辺６１および第２の辺６２と平行な方向における幅と等しいとしてもよい。
　図７Ｃは、半導体装置１の他の構成例における、第１のボディ領域１８と、第２のボディ領域２８と、第１のショットキー接合領域７３との位置関係を模式的に示す平面図である。
　図７Ｃでは、図６、図７Ａ、図７Ｂと同様に、第１のボディ領域１８と、第２のボディ領域２８と、第１のショットキー接合領域７３との外形を、あたかも半導体装置１の外部から直接視認するかの如くハッチング付きの実線で示しているが、実際にはこれらの外形を、半導体装置１の外部から直接視認することはできない。
　図８は、第１の電極１１の構造の一例を模式的に示す拡大断面図である。
　ここでは、図８に示すように、第１の電極１１は、第１の導電層１１２Ａと、第２の導電層１１２Ｂと、第３の導電層１１２Ｃとを有し、第１の導電層１１２Ａと、第２の導電層１１２Ｂと、第３の導電層１１２Ｃとがこの順に積層されてなる構成であるとして説明する。
　しかしながら、半導体装置１は、必ずしも、第１の電極１１は、第１の導電層１１２Ａと第２の導電層１１２Ｂと第３の導電層１１２Ｃとを有し、第１の導電層１１２Ａと、第２の導電層１１２Ｂと、第３の導電層１１２Ｃとがこの順に積層されてなる構成に限定される必要はない。
　第３の導電層１１２Ｃは、第１の電極１１の大部分を占める主要構成要素であり、金属からなる。
　金属は、必ずしも限定される必要のない一例として、例えば、銅を少量含有するアルミニウムである。
　第１の導電層１１２Ａは、シリサイドを含み、半導体層４０の上面と接触して接続する。
　第１の導電層１１２Ａの厚さは、必ずしも限定される必要のない一例として、例えば、５～５０［ｎｍ］である。
　図８に示すように、第１の導電層１１２Ａは、必ずしも限定される必要のない一例として、第１のショットキー接合領域７３において半導体層４０（図８中では低濃度不純物層３３）の上面と接触して接続するショットキー接合層１１２ＡＡと、第１のオーミック接合領域７１において半導体層４０（図８中では低濃度不純物層３３）の上面と接触して接続するオーミック接合層１１２ＡＢとからなるとしてもよい。
　すなわち、第１の電極１１は、ショットキー接合層１１２ＡＡと、オーミック接合層１１２ＡＢとを含む複数の金属層からなるとしてもよい。
　この際、ショットキー接合層１１２ＡＡに含まれる金属と、オーミック接合層１１２ＡＢに含まれる金属とは、同じであるとしてもよいし、互いに異なるとしてもよい。
　半導体装置１は、ショットキー接合層１１２ＡＡに含まれる金属と、オーミック接合層１１２ＡＢに含まれる金属とが、同じである構成である場合には、ショットキー接合層１１２ＡＡに含まれる金属と、オーミック接合層１１２ＡＢに含まれる金属とが、互いに異なる構成に比べて、半導体装置１の製造工程をより平易にすることができる。
　逆に、半導体装置１は、ショットキー接合層１１２ＡＡに含まれる金属と、オーミック接合層１１２ＡＢに含まれる金属とが、互いに異なる構成である場合には、ショットキー接合層１１２ＡＡに含まれる金属と、オーミック接合層１１２ＡＢに含まれる金属とが、同じである構成に比べて、第１のショットキーバリアダイオード８１の特性をより好ましいものとすることができる。
　第２の導電層１１２Ｂは、第１の導電層１１２Ａと第３の導電層１１２Ｃとの間に挟まれた導電層であって、第３の導電層１１２Ｃの成分が半導体層４０に拡散することを抑制するバリア層を含む。
　バリア層は、必ずしも限定される必要のない一例として、例えば、窒化チタン、窒化タンタル、タングステン－チタニウム、窒化タングステン－チタニウム、ルテニウム、コバルト等からなる。
　第２の導電層１１２Ｂの厚さは、必ずしも限定される必要のない一例として、例えば、１０～１００［ｎｍ］である。
　＜考察＞
　上記構成の半導体装置１は、その内部に、半導体基板３２を互いに共通のドレイン領域とする２つの縦型ＭＯＳトランジスタ（ここでは、第１の縦型ＭＯＳトランジスタ１０、および、第２の縦型ＭＯＳトランジスタ２０）と、一方の縦型ＭＯＳトランジスタ（ここでは、第１の縦型ＭＯＳトランジスタ１０）のボディダイオードと、同じ順方向に並列に接続された第１のショットキーバリアダイオード８１とを備える。
　したがって、上記構成の半導体装置１によれば、従来型のデュアル構成半導体装置を単独で使用する場合に比べて、素子数を増加させることなく、半導体基板を互いに共通のドレイン領域とする２つの縦型ＭＯＳトランジスタのうち、一方の縦型ＭＯＳトランジスタのボディダイオードのアノードに接続されたノードと、カソードに接続されたノードとの間における順方向電圧を低くすることができる半導体装置が提供される。
　なお、実施の形態１において、半導体装置１は、第２の縦型ＭＯＳトランジスタ２０のボディダイオードと、同じ順方向に並列に接続されたショットキーバリアダイオードを備えない構成となっている。
　この構成により、第２の縦型ＭＯＳトランジスタ２０のボディダイオードと、同じ順方向に並列に接続されたショットキーバリアダイオードをさらに備える構成に比べて、チップサイズの増加を抑制することができる。
　なお、半導体装置１が備える第１のショットキーバリアダイオード８１は、ジャンクションバリアショットキーダイオードであるとしてもよい。
　これにより、半導体装置１は、第１のショットキーバリアダイオード８１におけるリーク電流を抑制することができる。
　（実施の形態２）
　以下、実施の形態１に係る半導体装置１から、一部の構成が変更されて構成される実施の形態２に係る半導体装置について説明する。
　実施の形態１に係る半導体装置１は、第１の縦型ＭＯＳトランジスタ１０のボディダイオードと、同じ順方向に並列に接続された第１のショットキーバリアダイオード８１を備える一方で、第２の縦型ＭＯＳトランジスタ２０のボディダイオードと、同じ順方向に並列に接続されたショットキーバリアダイオードを備えない構成であった。
　これに対して、実施の形態２に係る半導体装置は、第１の縦型ＭＯＳトランジスタ１０のボディダイオードと、同じ順方向に並列に接続された第１のショットキーバリアダイオード８１を備えるのに加えて、さらに、第２の縦型ＭＯＳトランジスタ２０のボディダイオードと、同じ順方向に並列に接続されたショットキーバリアダイオードを備える構成となっている。
　図９は、実施の形態２に係る半導体装置１Ａの構造の一例を模式的に示す平面図である。
　図９では、第１の電極１１と、第２の電極２１Ａ（後述）と、第１のゲート電極１９と、第２のゲート電極２９と、第１のボディ領域１８と、第２のボディ領域２８と、第１のショットキー接合領域７３と、第２のショットキー接合領域７４（後述）との外形を、あたかも半導体装置１Ａの外部から直接視認するかの如く破線で示しているが、実際にはこれらの外形を、半導体装置１Ａの外部から直接視認することはできない。
　図１０は、半導体装置１Ａの構造の一例を模式的に示す断面図である。図１０は、図９のＩＩ－ＩＩにおける切断面を示す。
　図１１は、半導体装置１Ａの回路図である。
　図９～図１１に示すように、半導体装置１Ａは、実施の形態１に係る半導体装置１から、第２の電極２１が第２の電極２１Ａに変更され、第２のショットキーバリアダイオード８２と、ガードリング領域９２とが追加されて構成される。
　図９、図１０に示すように、第２の電極２１Ａは、第２の電極２１と同様に、半導体装置１の平面視において、第２のボディ領域２８を内包しない部分を一部でも含まない領域内において、複数の第２のソース領域２４および複数の第２のボディコンタクト領域２３と接触して接続される。
　すなわち、第２の電極２１Ａは、第２の電極２１と同様に、図１０に示すように、半導体装置１Ａの平面視において、第２のボディ領域２８を内包しない部分を一部でも含まない領域内に、半導体層４０の上面とオーミック接合する第２のオーミック接合領域７２を有する。
　そして、第２の電極２１Ａは、さらに、半導体装置１Ａの平面視において、第１のボディ領域１８を一部でも内包しない、かつ、第２のボディ領域２８を一部でも内包しない領域内において、低濃度不純物層３３と接触して接続される。
　ここで、低濃度不純物層３３の不純物の濃度である第２の濃度は、第２の電極２１と低濃度不純物層３３とがショットキー接合するように調整された濃度となっている。
　このため、第２の電極２１Ａと低濃度不純物層３３とは、ショットキー接合される。
　すなわち、第２の電極２１Ａは、図９、図１０に示すように、半導体装置１Ａの平面視において、第１のボディ領域１８を一部でも内包しない、かつ、第２のボディ領域２８を一部でも内包しない領域内に、半導体層４０の上面とショットキー接合する第２のショットキー接合領域７４を有する。
　上記構成により、半導体装置１Ａは、第２のショットキーバリアダイオード８２を備える。
　この第２のショットキーバリアダイオード８２は、低濃度不純物層３３をカソードとし、第２の電極２１Ａをアノードとするショットキーバリアダイオードである。
　このように、第２のショットキーバリアダイオード８２は、第２の縦型ＭＯＳトランジスタ２０のボディダイオードと、同じ順方向に並列に接続されたショットキーバリアダイオードである。
　上記構成により、第２の電極２１Ａは、第２の縦型ＭＯＳトランジスタ２０のソース電極として機能するとともに、第２のショットキーバリアダイオード８２のアノード電極として機能する。
　また、図９に示すように、半導体装置１Ａの平面視において、第２のショットキー接合領域７４の外周は、第２のショットキーバリアダイオード８２のガードリングとして機能する、低濃度不純物層３３に形成された、第２導電型のガードリング領域９２によって囲まれている。
　すなわち、半導体装置１Ａは、さらに、ガードリング領域９２を備える。
　＜考察＞
　上記構成の半導体装置１Ａは、その内部に、半導体基板３２を互いに共通のドレイン領域とする２つの縦型ＭＯＳトランジスタ（ここでは、第１の縦型ＭＯＳトランジスタ１０、および、第２の縦型ＭＯＳトランジスタ２０）と、一方の縦型ＭＯＳトランジスタ（ここでは、第１の縦型ＭＯＳトランジスタ１０）のボディダイオードと、同じ順方向に並列に接続された第１のショットキーバリアダイオード８１と、に加えて、さらに、他方の縦型ＭＯＳトランジスタ（ここでは、第２の縦型ＭＯＳトランジスタ２０）のボディダイオードと、同じ順方向に並列に接続された第２のショットキーバリアダイオード８２とを備える。
　したがって、上記構成の半導体装置１Ａによれば、従来型のデュアル構成半導体装置を単独で使用する場合に比べて、素子数を増加させることなく、半導体基板を互いに共通のドレイン領域とする２つの縦型ＭＯＳトランジスタのうち、一方の縦型ＭＯＳトランジスタのボディダイオードのアノードに接続されたノードと、カソードに接続されたノードとの間における順方向電圧を低くすることに加えて、さらに、他方の縦型ＭＯＳトランジスタのボディダイオードのアノードに接続されたノードと、カソードに接続されたノードとの間における順方向電圧をも低くすることができる半導体装置が提供される。
　なお、図９において、半導体装置１Ａは、あたかも、半導体装置１Ａの平面視において、第１のショットキー接合領域７３の面積と、第２のショットキー接合領域７４の面積とが等しい、すなわち、第１のショットキーバリアダイオード８１におけるショットキー接合する領域の面積と、第２のショットキーバリアダイオード８２におけるショットキー接合する領域の面積とが等しい構成であるとして図示している。
　これに対して、半導体装置１Ａは、半導体装置１Ａの平面視において、第１のショットキーバリアダイオード８１におけるショットキー接合する領域の面積と、第２のショットキーバリアダイオード８２におけるショットキー接合する領域の面積とが等しい構成であってもよいし、第１のショットキーバリアダイオード８１におけるショットキー接合する領域の面積と、第２のショットキーバリアダイオード８２におけるショットキー接合する領域の面積とが、互いに異なる構成であってもよい。
　図１２は、半導体装置１Ａの平面視において、第１のショットキー接合領域７３の面積と、第２のショットキー接合領域７４の面積とが、互いに異なる、すなわち、第１のショットキーバリアダイオード８１におけるショットキー接合する領域の面積と、第２のショットキーバリアダイオード８２におけるショットキー接合する領域の面積とが、互いに異なる構成である場合における、半導体装置１Ａの構造の一例を模式的に示す平面図である。
　半導体装置１Ａは、半導体装置１Ａの平面視において、第１のショットキーバリアダイオード８１におけるショットキー接合する領域の面積と、第２のショットキーバリアダイオード８２におけるショットキー接合する領域の面積とが、互いに異なる構成とすることで、第１のショットキーバリアダイオード８１の特性と、第２のショットキーバリアダイオード８２の特性とを、互いに異なるものとすることができる。
　なお、ショットキーバリアダイオードの特性の制御は、ショットキー接合する領域の面積の調整によっても実現することができるため、第１のショットキーバリアダイオード８１と第２のショットキーバリアダイオード８２とで所望されるショットキーバリアダイオードの特性が、それぞれで異なる場合に都合が良い。
　以上、本開示の一態様に係る半導体装置について、実施の形態１、実施の形態２に基づいて説明したが、本開示は、これら実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形をこれら実施の形態に施したものや、異なる変形例における構成要素を組み合わせて構築される形態も、本開示の１つまたは複数の態様の範囲内に含まれてもよい。
　本開示は、縦型ＭＯＳトランジスタを備える半導体装置等に広く利用可能である。
　１、１Ａ　半導体装置
　１０　第１の縦型ＭＯＳトランジスタ
　１１　第１の電極
　１３　第１のボディコンタクト領域
　１４　第１のソース領域
　１５　第１のゲート導体
　１６　第１のゲート絶縁膜
　１７　第１のゲートトレンチ
　１８　第１のボディ領域
　１９　第１のゲート電極
　２０　第２の縦型ＭＯＳトランジスタ
　２１、２１Ａ　第２の電極
　２３　第２のボディコンタクト領域
　２４　第２のソース領域
　２５　第２のゲート導体
　２６　第２のゲート絶縁膜
　２７　第２のゲートトレンチ
　２８　第２のボディ領域
　２９　第２のゲート電極
　３０　金属層
　３２　半導体基板
　３３　低濃度不純物層
　３４　酸化膜
　３５　保護膜
　４０　半導体層
　４１　第１のメサ部
　４２　第２のメサ部
　５０、５０Ａ　対向領域
　５１　中心領域
　６１　第１の辺
　６２　第２の辺
　６５　中心
　７１　第１のオーミック接合領域
　７２　第２のオーミック接合領域
　７３　第１のショットキー接合領域
　７４　第２のショットキー接合領域
　８１　第１のショットキーバリアダイオード
　８２　第２のショットキーバリアダイオード
　９０　直線
　９１、９２　ガードリング領域
　１１１、１１１ａ、１１１ｂ、１１１ｃ、１１１ｄ、１１１ｅ、１１１ｆ　第１のソースパッド
　１１２Ａ　第１の導電層
　１１２ＡＡ　ショットキー接合層
　１１２ＡＢ　オーミック接合層
　１１２Ｂ　第２の導電層
　１１２Ｃ　第３の導電層
　１１９　第１のゲートパッド
　１２１、１２１ａ、１２１ｂ、１２１ｃ、１２１ｄ、１２１ｅ、１２１ｆ　第２のソースパッド
　１２９　第２のゲートパッド
　６１１、６２１　中点

Claims (12)

  1. 　第１の濃度の不純物を含む第１導電型の半導体基板と、前記半導体基板の上面に接して形成された、前記第１の濃度よりも低い第２の濃度の不純物を含む前記第１導電型の低濃度不純物層と、を有する半導体層と、
    　前記半導体基板を互いに共通のドレイン領域とする、第１の縦型ＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタおよび第２の縦型ＭＯＳトランジスタと、
    　前記第１導電型がＮ型である場合には前記低濃度不純物層をカソードとし、前記第１導電型がＰ型である場合には前記低濃度不純物層をアノードとする第１のショットキーバリアダイオードであって、前記第１の縦型ＭＯＳトランジスタのボディダイオードと、同じ順方向に並列に接続された前記第１のショットキーバリアダイオードと、を備える
    　半導体装置。
  2. 　前記第２の縦型ＭＯＳトランジスタのボディダイオードと、同じ順方向に並列に接続されたショットキーバリアダイオードを備えない
    　請求項１に記載の半導体装置。
  3. 　前記第１の縦型ＭＯＳトランジスタの総ゲート幅と、前記第２の縦型ＭＯＳトランジスタの総ゲート幅とは、等しい
    　請求項２に記載の半導体装置。
  4. 　さらに、
    　前記第１の縦型ＭＯＳトランジスタのソース電極として機能する、および、前記第１導電型がＮ型である場合には前記第１のショットキーバリアダイオードのアノード電極として機能し、前記第１導電型がＰ型である場合には前記第１のショットキーバリアダイオードのカソード電極として機能する第１の電極と、
    　前記第２の縦型ＭＯＳトランジスタのソース電極として機能する第２の電極と、を備え、
    　前記半導体装置の平面視において、前記第１の電極の面積は、前記第２の電極の面積よりも大きい
    　請求項３に記載の半導体装置。
  5. 　さらに、前記半導体装置の上面に、
    　前記第１の縦型ＭＯＳトランジスタのソースパッドとして機能する１以上の第１のソースパッドと、
    　前記第２の縦型ＭＯＳトランジスタのソースパッドとして機能する、前記１以上の第１のソースパッドと同数の１以上の第２のソースパッドと、を備え、
    　前記半導体装置は、前記平面視において、互いに平行な第１の辺および第２の辺を有する長方形であり、
    　前記平面視において、前記１以上の第１のソースパッドと、前記１以上の第２のソースパッドとは、前記半導体装置の中心を対称の中心として点対称に位置する、または、前記第１の辺の中点と前記第２の辺の中点とを結ぶ直線を対称の軸として線対称に位置する
    　請求項４に記載の半導体装置。
  6. 　さらに、前記低濃度不純物層に形成された、前記第１導電型と異なる第２導電型の第１のボディ領域であって、前記第１の縦型ＭＯＳトランジスタのボディ領域として機能する前記第１のボディ領域を備え、
    　前記第１の電極は、
    　　前記平面視において、前記第１のボディ領域を一部でも内包しない領域内に、前記半導体層の上面とショットキー接合するショットキー接合領域と、
    　　前記平面視において、前記第１のボディ領域を内包しない部分を一部でも含まない領域内に、前記半導体層の上面とオーミック接合するオーミック接合領域と、を有し、
    　前記第１の電極は、前記ショットキー接合領域において前記半導体層の上面とショットキー接合するショットキー接合層と、前記オーミック接合領域において前記半導体層の上面とオーミック接合するオーミック接合層と、を含む複数の導電層からなり、
    　前記ショットキー接合層に含まれる金属と、前記オーミック接合層に含まれる金属とは、同じである
    　請求項４に記載の半導体装置。
  7. 　さらに、前記低濃度不純物層に形成された、前記第１導電型と異なる第２導電型の第１のボディ領域であって、前記第１の縦型ＭＯＳトランジスタのボディ領域として機能する前記第１のボディ領域を備え、
    　前記第１の電極は、
    　　前記平面視において、前記第１のボディ領域を一部でも内包しない領域内に、前記半導体層の上面とショットキー接合するショットキー接合領域と、
    　　前記平面視において、前記第１のボディ領域を内包しない部分を一部でも含まない領域内に、前記半導体層の上面とオーミック接合するオーミック接合領域と、を有し、
    　前記第１の電極は、前記ショットキー接合領域において前記半導体層の上面とショットキー接合するショットキー接合層と、前記オーミック接合領域において前記半導体層の上面とオーミック接合するオーミック接合層と、を含む複数の導電層からなり、
    　前記ショットキー接合層に含まれる金属と、前記オーミック接合層に含まれる金属とは、互いに異なる
    　請求項４に記載の半導体装置。
  8. 　前記半導体装置は、前記平面視において、互いに平行な第１の辺および第２の辺を有する長方形であり、
    　さらに、
    　前記低濃度不純物層に形成された、前記第１導電型と異なる第２導電型の第１のボディ領域であって、前記第１の縦型ＭＯＳトランジスタのボディ領域として機能する前記第１のボディ領域と、
    　前記低濃度不純物層に形成された、前記第２導電型の第２のボディ領域であって、前記第２の縦型ＭＯＳトランジスタのボディ領域として機能する前記第２のボディ領域と、
    　前記平面視において、前記半導体装置の中心と、前記第１の辺の中点と、前記第２の辺の中点とを含み、前記第１の辺から前記第２の辺まで一定の幅で連続する対向領域であって、前記第１のボディ領域と前記第２のボディ領域との間に位置し、前記第１のボディ領域と前記第２のボディ領域とを一部でも内包しない前記対向領域と、を備え、
    　前記平面視において、前記第１のショットキーバリアダイオードにおけるショットキー接合する領域の全体は、前記対向領域に内包される
    　請求項４に記載の半導体装置。
  9. 　前記半導体装置は、前記平面視において、互いに平行な第１の辺および第２の辺を有する長方形であり、
    　さらに、
    　前記低濃度不純物層に形成された、前記第１導電型と異なる第２導電型の第１のボディ領域であって、前記第１の縦型ＭＯＳトランジスタのボディ領域として機能する前記第１のボディ領域と、
    　前記低濃度不純物層に形成された、前記第２導電型の第２のボディ領域であって、前記第２の縦型ＭＯＳトランジスタのボディ領域として機能する前記第２のボディ領域と、
    　前記平面視において、前記半導体装置の中心と、前記第１の辺の中点と、前記第２の辺の中点とを含み、前記第１の辺から前記第２の辺まで有限の幅で連続する対向領域であって、前記第１のボディ領域と前記第２のボディ領域との間に位置し、前記第１のボディ領域と前記第２のボディ領域とを一部でも内包しない前記対向領域と、を備え、
    　前記対向領域は、前記平面視において、前記第１の辺および前記第２の辺と平行な方向における幅が、前記対向領域の前記方向における最大の幅で連続する中心領域を含み、
    　前記平面視において、前記第１のショットキーバリアダイオードにおけるショットキー接合する領域の全体は、前記中心領域に内包される
    　請求項４に記載の半導体装置。
  10. 　さらに、
    　前記低濃度不純物層に形成された、前記第１導電型と異なる第２導電型の第１のボディ領域であって、前記第１の縦型ＭＯＳトランジスタのボディ領域として機能する前記第１のボディ領域と、
    　前記低濃度不純物層に形成された、前記第２導電型の第２のボディ領域であって、前記第２の縦型ＭＯＳトランジスタのボディ領域として機能する前記第２のボディ領域と、
    　前記低濃度不純物層に形成された、前記第２導電型のガードリング領域であって、前記第１のショットキーバリアダイオードのガードリングとして機能する前記ガードリング領域と、を備え、
    　前記第１のボディ領域と、前記第２のボディ領域と、前記ガードリング領域とは、互いに分離されている
    　請求項４に記載の半導体装置。
  11. 　さらに、前記第１導電型がＮ型である場合には前記低濃度不純物層をカソードとし、前記第１導電型がＰ型である場合には前記低濃度不純物層をアノードとする第２のショットキーバリアダイオードであって、前記第２の縦型ＭＯＳトランジスタのボディダイオードと、同じ順方向に並列に接続された前記第２のショットキーバリアダイオードを備える
    　請求項１に記載の半導体装置。
  12. 　前記半導体装置の平面視において、前記第１のショットキーバリアダイオードにおけるショットキー接合する領域の面積と、前記第２のショットキーバリアダイオードにおけるショットキー接合する領域の面積とは、互いに異なる
    　請求項１１に記載の半導体装置。
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