WO2025258458A1 - 半導体装置および半導体モジュール - Google Patents

半導体装置および半導体モジュール

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WO2025258458A1
WO2025258458A1 PCT/JP2025/020051 JP2025020051W WO2025258458A1 WO 2025258458 A1 WO2025258458 A1 WO 2025258458A1 JP 2025020051 W JP2025020051 W JP 2025020051W WO 2025258458 A1 WO2025258458 A1 WO 2025258458A1
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WO
WIPO (PCT)
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semiconductor device
power terminal
layer
sealing resin
semiconductor
Prior art date
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Pending
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PCT/JP2025/020051
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English (en)
French (fr)
Inventor
大勝 梅上
和則 富士
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
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Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
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Pending legal-status Critical Current
Anticipated expiration legal-status Critical

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Definitions

  • This disclosure relates to a semiconductor device and a semiconductor module including the semiconductor device.
  • Patent Document 1 discloses an example of such a semiconductor device.
  • the semiconductor device disclosed in this document includes a first wiring layer and a second wiring layer, a first semiconductor element conductively bonded to the first wiring layer, a second semiconductor element conductively bonded to the second wiring layer and conductive to the first semiconductor element, and a substrate supporting the first wiring layer and the second wiring layer.
  • the semiconductor device further includes a first terminal conductive to the first semiconductor element, a second terminal conductive to the second semiconductor element, and a sealing resin covering the first semiconductor element and the second semiconductor element. A portion of each of the first terminal and the second terminal protrudes from the side of the sealing resin.
  • external connection members such as bus bars may be conductively joined to each of the first and second terminals.
  • conductively joining the external connection members to each of the first and second terminals may require a lot of effort.
  • An object of the present disclosure is to provide a semiconductor device that is improved over conventional semiconductor devices.
  • an object of the present disclosure is to provide a semiconductor device that can more easily electrically connect an external connection member to a power terminal.
  • a semiconductor device provided by a first aspect of the present disclosure comprises a substrate including a first conductive layer, a first semiconductor element bonded to one side of the first conductive layer in a first direction, a first power terminal electrically connected to the first conductive layer and the first semiconductor element, and a sealing resin covering the first semiconductor element.
  • the first power terminal When viewed in the first direction, the first power terminal is surrounded by the sealing resin.
  • the sealing resin has a first surface facing one side of the first direction.
  • the first power terminal has a first engagement portion exposed from the first surface.
  • a semiconductor module provided by a second aspect of the present disclosure includes a heat dissipation member and a plurality of semiconductor devices.
  • Each of the plurality of semiconductor devices has the same configuration as the semiconductor device provided by the first aspect of the present disclosure.
  • the substrate of each of the plurality of semiconductor devices is bonded to one side of the heat dissipation member in the first direction.
  • FIG. 1 is a perspective view of a semiconductor module including a plurality of semiconductor devices according to a first embodiment of the present disclosure.
  • FIG. 2 is a plan view of the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 3 is a plan view corresponding to FIG. 2, showing the sealing resin and the heat dissipation member.
  • FIG. 4 is a plan view corresponding to FIG. 3, further showing the first and second conductive members in a transparent manner.
  • FIG. 5 is a bottom view of the semiconductor device shown in FIG. 2, in which the heat dissipation member and the bonding layer are omitted.
  • FIG. 6 is a cross-sectional view taken along line VI-VI in FIG.
  • FIG. 7 is a cross-sectional view taken along line VII-VII in FIG.
  • FIG. 6 is a cross-sectional view taken along line VI-VI in FIG.
  • FIG. 7 is a cross-sectional view taken along line VII-VII in FIG.
  • FIG. 6 is a
  • FIG. 8 is a partially enlarged view of FIG. 6, showing the first semiconductor element and its vicinity.
  • FIG. 9 is a partially enlarged view of FIG. 6, showing the second semiconductor element and its vicinity.
  • FIG. 10 is a cross-sectional view taken along line XX in FIG.
  • FIG. 11 is a cross-sectional view taken along line XI-XI in FIG.
  • FIG. 12 is a partially enlarged view of FIG.
  • FIG. 13 is a cross-sectional view taken along line XIII-XIII in FIG.
  • FIG. 14 is a cross-sectional view taken along line XIV-XIV in FIG.
  • FIG. 15 is a partially enlarged view of FIG. 16, showing the third power terminal and its vicinity.
  • FIG. 16 is a plan view of the semiconductor module shown in FIG. FIG.
  • FIG. 17 is a cross-sectional view taken along line XVII-XVII in FIG.
  • FIG. 18 is a plan view of the semiconductor device according to the second embodiment of the present disclosure, showing the sealing resin, the heat dissipation member, the first conductive member, and the second conductive member.
  • FIG. 19 is a bottom view of the semiconductor device shown in FIG. 18, with the heat dissipation member and bonding layer not shown.
  • FIG. 20 is a cross-sectional view taken along line XX-XX in FIG.
  • FIG. 21 is a partially enlarged cross-sectional view of a semiconductor device according to a third embodiment of the present disclosure, and corresponds to FIG.
  • FIG. 22 is a partially enlarged cross-sectional view of the semiconductor device shown in FIG.
  • FIG. 23 is a partially enlarged cross-sectional view of the semiconductor device shown in FIG. 21, and corresponds to FIG.
  • FIG. 24 is a partially enlarged plan view of a semiconductor device according to a fourth embodiment of the present disclosure.
  • FIG. 25 is a cross-sectional view taken along line XXV-XXV in FIG.
  • FIG. 26 is a cross-sectional view taken along line XXVI-XXVI in FIG.
  • FIG. 27 is a partially enlarged plan view of a semiconductor device according to a fifth embodiment of the present disclosure.
  • FIG. 28 is a cross-sectional view taken along line XXVIII-XXVIII in FIG.
  • FIG. 29 is a partially enlarged cross-sectional view of a semiconductor device according to the sixth embodiment of the present disclosure, and corresponds to FIG.
  • FIG. 30 is a partially enlarged plan view of the semiconductor device according to the seventh embodiment of the present disclosure.
  • FIG. 31 is a cross-sectional view taken along line XXXI-XXXI in FIG. 32 is a perspective view of a first power terminal provided in the semiconductor device shown in FIG.
  • FIG. 33 is a partial enlarged plan view of a semiconductor device according to a first modified example of the seventh embodiment of the present disclosure.
  • 34 is a cross-sectional view taken along line XXXIV-XXXIV in FIG. 33.
  • FIG. 35 is a perspective view of a first power terminal provided in the semiconductor device shown in FIG. 33.
  • FIG. 36 is a partial enlarged plan view of a semiconductor device according to a second modification of the seventh embodiment of the present disclosure.
  • 37 is a cross-sectional view taken along line XXXVII-XXXVII in FIG. 38 is a perspective view of a first power terminal provided in the semiconductor device shown in FIG.
  • FIG. 39 is a partially enlarged plan view of the semiconductor device according to the eighth embodiment of the present disclosure.
  • FIG. 40 is a cross-sectional view taken along line XL-XL in FIG. 41 is a perspective view of a first power terminal provided in the semiconductor device shown in FIG.
  • FIG. 42 is a partial enlarged plan view of a semiconductor device according to a first modified example of the eighth embodiment of the present disclosure.
  • FIG. 43 is a cross-sectional view taken along line XLIII-XLIII in FIG. 44 is a perspective view of a first power terminal provided in the semiconductor device shown in FIG.
  • FIG. 45 is a partial enlarged plan view of a semiconductor device according to a second modification of the eighth embodiment of the present disclosure.
  • FIG. 46 is a cross-sectional view taken along line XLVI-XLVI in FIG. 47 is a perspective view of a first power terminal provided in the semiconductor device shown in FIG. 45.
  • FIG. FIG. 48 is a partially enlarged plan view of a semiconductor device according to the ninth embodiment of the present disclosure.
  • FIG. 49 is a cross-sectional view taken along line XLIX-XLIX in FIG.
  • FIG. 50 is a perspective view of a first power terminal provided in the semiconductor device shown in FIG.
  • FIG. 51 is a partial enlarged plan view of a semiconductor device according to a first modified example of the ninth embodiment of the present disclosure.
  • FIG. 52 is a cross-sectional view taken along line LII-LII in FIG. 53 is a perspective view of a first power terminal provided in the semiconductor device shown in FIG. 51.
  • FIG. FIG. 54 is a partial enlarged plan view of a semiconductor device according to a second modification of the ninth embodiment of the present disclosure.
  • FIG. 55 is a cross-sectional view taken along the line LV-LV in FIG. 56 is a perspective view of a first power terminal provided in the semiconductor device shown in FIG. FIG.
  • FIG. 57 is a partially enlarged plan view of a semiconductor device according to a third modification of the ninth embodiment of the present disclosure.
  • FIG. 58 is a cross-sectional view taken along line LVIII-LVIII in FIG. 59 is a perspective view of a first power terminal provided in the semiconductor device shown in FIG. 57.
  • FIG. FIG. 60 is a plan view of a semiconductor device according to the tenth embodiment of the present disclosure, and corresponds to FIG.
  • FIG. 61 is a cross-sectional view of the semiconductor device shown in FIG. 60, and corresponds to FIG.
  • a semiconductor device A10 according to a first embodiment of the present disclosure will be described with reference to FIGS. 1 to 15 .
  • the semiconductor device A10 constitutes a part of a semiconductor module B, which will be described later.
  • the semiconductor device A10 includes a substrate 10, a first signal wiring 21, a second signal wiring 22, a plurality of first semiconductor elements 31, a plurality of second semiconductor elements 32, two thermistors 33, a first power terminal 34, a second power terminal 35, a third power terminal 36, a sealing resin 60, a plurality of external connection members 71, and a heat dissipation member 81.
  • the semiconductor device A10 further includes a plurality of sleeves 29, a first signal terminal 41 to a fourth signal terminal 44, two fifth signal terminals 45, two sixth signal terminals 46, a seventh signal terminal 47, an eighth signal terminal 48, a plurality of first wires 51 to a plurality of fourth wires 54, a fifth wire 55, and a sixth wire 56.
  • FIG. 3 shows the sealing resin 60 and the heat dissipation member 81 in a see-through manner.
  • Fig. 4 further shows the first conductive member 37 and the second conductive member 38 in a more transparent manner than Fig. 3.
  • the transparent sealing resin 60 and heat dissipation member 81 are each shown by imaginary lines (two-dot chain lines).
  • the transparent first conductive member 37, second conductive member 38, sealing resin 60, and heat dissipation member 81 are each shown by imaginary lines.
  • first direction z the normal direction to first mounting surface 13A of first conductive layer 13 (described later) will be referred to as "first direction z.”
  • second direction x The direction perpendicular to first direction z
  • third direction y The direction perpendicular to both first direction z and second direction x.
  • overlapping refers to two different elements, and includes cases where one element overlaps the other in its entirety, as well as cases where one element overlaps the other in part.
  • Semiconductor device A10 converts DC power input to first power terminal 34 and second power terminal 35 into AC power using multiple first semiconductor elements 31 and multiple second semiconductor elements 32.
  • the converted AC power is output from third power terminal 36 and input to a power supply target such as a motor.
  • Semiconductor device A10 forms part of a power conversion circuit such as an inverter.
  • the sealing resin 60 covers the multiple first semiconductor elements 31 and the multiple second semiconductor elements 32.
  • the sealing resin 60 is electrically insulating.
  • the sealing resin 60 is made of a material containing, for example, black epoxy resin.
  • the sealing resin 60 has a top surface 61, a bottom surface 62, first surfaces 631 to 634, multiple first accommodating portions 632A, second accommodating portions 634A, and multiple pedestals 68.
  • the top surface 61 faces the same side in the first direction z as the first mounting surface 13A of the first conductive layer 13, which will be described later.
  • the bottom surface 62 faces the opposite side from the top surface 61 in the first direction z.
  • each of the first surface 631 to the fourth surface 634 faces the same side as the top surface 61 in the first direction z.
  • the first surface 631 is located on one side of the top surface 61 in the second direction x.
  • the second surface 632 is located between the top surface 61 and the first surface 631 in the second direction x.
  • the third surface 633 is located on the opposite side of the first surface 631 from the top surface 61 in the second direction x.
  • the fourth surface 634 is located between the top surface 61 and the third surface 633 in the second direction x.
  • each of the multiple first storage sections 632A opens from the second surface 632 and is recessed from the second surface 632.
  • the multiple first storage sections 632A are arranged along the third direction y.
  • Each of the multiple second storage sections 634A opens from the fourth surface 634 and is recessed from the fourth surface 634.
  • the multiple second storage sections 634A are arranged along the third direction y.
  • the multiple pedestal portions 68 are located at the four corners of the sealing resin 60.
  • Each of the multiple pedestal portions 68 has a seat surface 681.
  • the seat surface 681 faces the same side as the top surface 61 in the first direction z. In the first direction z, the seat surface 681 is farther from the substrate 10 than the top surface 61.
  • Each of the multiple pedestal portions 68 has an opening recessed from the seat surface 681.
  • the substrate 10 is located on one side in the first direction z of each of the multiple first semiconductor elements 31 and the multiple second semiconductor elements 32.
  • the substrate 10 includes a first insulating layer 11, a second insulating layer 12, a first conductive layer 13, a second conductive layer 14, a third conductive layer 15, a first heat dissipation layer 16, and a second heat dissipation layer 17.
  • the elements excluding the second layer 132 of the first conductive layer 13 and the fourth layer 142 of the second conductive layer 14, which will be described later, are composed of a substrate formed, for example, by active metal brazing (AMB).
  • AMB active metal brazing
  • the first insulating layer 11 is located on the opposite side of the first conductive layer 13 in the first direction z from the multiple first semiconductor elements 31.
  • the first insulating layer 11 carries the first conductive layer 13 and the third conductive layer 15.
  • the first insulating layer 11 includes a ceramic such as aluminum nitride (AlN).
  • the first insulating layer 11 is covered with a sealing resin 60.
  • the first conductive layer 13 is located between the first insulating layer 11 and the multiple first semiconductor elements 31 in the first direction z.
  • the first conductive layer 13 carries the multiple first semiconductor elements 31, first signal wiring 21, and first power terminals 34.
  • the first conductive layer 13 contains copper (Cu).
  • the first conductive layer 13 is covered with a sealing resin 60.
  • the first conductive layer 13 has a first mounting surface 13A facing the side opposite to the side facing the first insulating layer 11 in the first direction z.
  • the first conductive layer 13 includes a first layer 131 and a second layer 132.
  • the first layer 131 is bonded to the first insulating layer 11.
  • the first layer 131 carries a first power terminal 34.
  • the second layer 132 is located on the opposite side of the first insulating layer 11 in the first direction z relative to the first layer 131.
  • the second layer 132 includes a first mounting surface 13A.
  • the second layer 132 carries a plurality of first semiconductor elements 31 and first signal wiring 21.
  • the second layer 132 is conductively bonded to the first layer 131 via a bonding layer 39.
  • the dimension of the second layer 132 in the first direction z is larger than the dimension of the first layer 131 in the first direction z.
  • the bonding layer 39 is, for example, solder.
  • the bonding layer 39 may be a sintered body of metal particles.
  • the metal particles include, for example, silver (Ag).
  • the third conductive layer 15 is located between the first insulating layer 11 and the second power terminal 35 in the first direction z. As shown in FIG. 4, the third conductive layer 15 is spaced apart from the first conductive layer 13 in a direction perpendicular to the first direction z. The third conductive layer 15 carries the second power terminal 35.
  • the composition of the third conductive layer 15 includes copper.
  • the third conductive layer 15 is covered with a sealing resin 60.
  • the first heat dissipation layer 16 is located on the opposite side of the first insulating layer 11 from the first conductive layer 13 in the first direction z.
  • the first heat dissipation layer 16 is bonded to the first insulating layer 11.
  • the first heat dissipation layer 16 is exposed from the bottom surface 62 of the sealing resin 60.
  • the composition of the first heat dissipation layer 16 includes copper. When viewed in the first direction z, the first heat dissipation layer 16 overlaps the first conductive layer 13.
  • the second insulating layer 12 is located on the opposite side of the second semiconductor elements 32 from the second conductive layer 14 in the first direction z. As shown in Figure 4, the second insulating layer 12 is spaced apart from the first insulating layer 11 in the second direction x. The second insulating layer 12 carries the second conductive layer 14. The second insulating layer 12 contains ceramics such as aluminum nitride. The second insulating layer 12 is covered with a sealing resin 60.
  • the second conductive layer 14 is located between the second insulating layer 12 and the multiple second semiconductor elements 32 in the first direction z. As shown in Figure 4, the second conductive layer 14 is spaced apart from the first conductive layer 13 in the second direction x.
  • the third conductive layer 15 carries the multiple second semiconductor elements 32, second signal wiring 22, and third power terminals 36.
  • the second conductive layer 14 contains copper.
  • the second conductive layer 14 is covered with a sealing resin 60.
  • the second conductive layer 14 has a second mounting surface 14A facing the side opposite to the side facing the second insulating layer 12 in the first direction z.
  • the second conductive layer 14 includes a third layer 141 and a fourth layer 142.
  • the third layer 141 is bonded to the second insulating layer 12.
  • the third layer 141 carries the third power terminal 36.
  • the fourth layer 142 is located on the opposite side of the third layer 141 from the second insulating layer 12 in the first direction z.
  • the fourth layer 142 includes a second mounting surface 14A.
  • the fourth layer 142 carries a plurality of second semiconductor elements 32 and second signal wiring 22.
  • the fourth layer 142 is conductively bonded to the third layer 141 via a bonding layer 39.
  • the dimension of the fourth layer 142 in the first direction z is larger than the dimension of the third layer 141 in the first direction z.
  • the second heat dissipation layer 17 is located on the opposite side of the second insulating layer 12 from the second conductive layer 14 in the first direction z.
  • the second heat dissipation layer 17 is bonded to the second insulating layer 12.
  • the second heat dissipation layer 17 is spaced apart from the first heat dissipation layer 16 in the second direction x.
  • the second heat dissipation layer 17 is exposed from the bottom surface 62 of the sealing resin 60.
  • the composition of the second heat dissipation layer 17 includes copper. When viewed in the first direction z, the second heat dissipation layer 17 overlaps the second conductive layer 14.
  • the multiple first semiconductor elements 31 are bonded to the first mounting surface 13A of the first conductive layer 13 (second layer 132).
  • Each of the multiple first semiconductor elements 31 is the same element.
  • the multiple first semiconductor elements 31 are, for example, MOSFETs (Metal-Oxide-Semiconductor Field-Effect Transistors).
  • the multiple first semiconductor elements 31 include field effect transistors including MISFETs (Metal-Insulator-Semiconductor Field-Effect Transistors) and bipolar transistors such as IGBTs (Insulated Gate Bipolar Transistors).
  • the multiple first semiconductor elements 31 are n-channel MOSFETs with a vertical structure.
  • the multiple first semiconductor elements 31 include a compound semiconductor substrate.
  • the composition of the compound semiconductor substrate includes silicon carbide (SiC).
  • the multiple first semiconductor elements 31 are arranged along the third direction y.
  • each of the multiple first semiconductor elements 31 has a first electrode 311, a second electrode 312, a first gate electrode 313, and two first detection electrodes 314.
  • the first electrode 311 faces the first mounting surface 13A of the first conductive layer 13 in the first direction z.
  • a current corresponding to the power before being converted by the first semiconductor element 31 flows through the first electrode 311.
  • the first electrode 311 corresponds to the drain of the first semiconductor element 31.
  • the first electrode 311 is conductively bonded to the first mounting surface 13A via the bonding layer 39.
  • the first electrode 311 of each of the multiple first semiconductor elements 31 is electrically connected to the first conductive layer 13.
  • the second electrode 312 is located on the opposite side of the first electrode 311 in the first direction z.
  • a current corresponding to the power converted by the first semiconductor element 31 flows through the second electrode 312.
  • the second electrode 312 corresponds to the source of the first semiconductor element 31.
  • the first gate electrode 313 is located on the same side as the second electrode 312 in the first direction z.
  • a gate voltage for driving the first semiconductor element 31 is applied to the first gate electrode 313.
  • the area of the first gate electrode 313 is smaller than the area of the second electrode 312 when viewed in the first direction z.
  • the two first detection electrodes 314 are located on the same side as the second electrode 312 and the first gate electrode 313 in the first direction z.
  • the first detection electrodes 314 are located on opposite sides of each other in the third direction y, with the first gate electrode 313 sandwiched between them.
  • a voltage equivalent to the voltage applied to the second electrode 312 is applied to each of the two first detection electrodes 314.
  • the area of each of the two first detection electrodes 314 is approximately equal to the area of the first gate electrode 313.
  • the multiple second semiconductor elements 32 are bonded to the second mounting surface 14A of the second conductive layer 14 (fourth layer 142).
  • Each of the multiple second semiconductor elements 32 is the same element as each of the multiple first semiconductor elements 31 shown in Figure 8. Therefore, the multiple second semiconductor elements 32 are n-channel MOSFETs with a vertical structure.
  • the multiple second semiconductor elements 32 are arranged along the third direction y.
  • each of the multiple second semiconductor elements 32 has a third electrode 321, a fourth electrode 322, a second gate electrode 323, and two second detection electrodes 324.
  • the third electrode 321 faces the second mounting surface 14A of the second conductive layer 14.
  • a current corresponding to the power before being converted by the second semiconductor element 32 flows through the third electrode 321.
  • the third electrode 321 corresponds to the drain of the second semiconductor element 32.
  • the third electrode 321 is conductively bonded to the second mounting surface 14A via the bonding layer 39.
  • the third electrode 321 of each of the multiple second semiconductor elements 32 is electrically connected to the second conductive layer 14.
  • the fourth electrode 322 is located on the opposite side of the third electrode 321 in the first direction z.
  • a current corresponding to the power converted by the second semiconductor element 32 flows through the fourth electrode 322.
  • the fourth electrode 322 corresponds to the source of the second semiconductor element 32.
  • the second gate electrode 323 is located on the same side as the fourth electrode 322 in the first direction z.
  • a gate voltage for driving the second semiconductor element 32 is applied to the second gate electrode 323.
  • the area of the second gate electrode 323 is smaller than the area of the fourth electrode 322 when viewed in the first direction z.
  • the two second detection electrodes 324 are located on the same side as the fourth electrode 322 and the second gate electrode 323 in the first direction z.
  • the second detection electrodes 324 are located on opposite sides of each other in the third direction y, with the second gate electrode 323 sandwiched between them.
  • a voltage equivalent to the voltage applied to the fourth electrode 322 is applied to each of the two second detection electrodes 324.
  • the area of each of the two second detection electrodes 324 is approximately equal to the area of the second gate electrode 323.
  • the first signal wiring 21 is located on the opposite side of the first insulating layer 11 from the first conductive layer 13 in the first direction z. As shown in FIG. 4, the first signal wiring 21 is located between the multiple first semiconductor elements 31 and the first and second power terminals 34 and 35 in the second direction x. The first signal wiring 21 is covered with a sealing resin 60.
  • the first signal wiring 21 has a first base layer 211, a first metal layer 212, a first wiring layer 213, a third wiring layer 214, two fifth wiring layers 215, and a seventh wiring layer 216.
  • the first base layer 211 includes a first wiring layer 213, a third wiring layer 214, two fifth wiring layers 215, and a seventh wiring layer 216.
  • the first base layer 211 is made of ceramics, for example.
  • the first base layer 211 may be made of a resin sheet.
  • the first metal layer 212 is located between the first mounting surface 13A of the first conductive layer 13 (second layer 132) and the first base layer 211 in the first direction z.
  • the first metal layer 212 is bonded to the first base layer 211.
  • the first metal layer 212 contains copper.
  • the first metal layer 212 is bonded to the first mounting surface 13A via a bonding layer 39.
  • the first wiring layer 213 is located on the opposite side of the first base layer 211 from the first metal layer 212 in the first direction z.
  • the first wiring layer 213 is bonded to the first base layer 211.
  • the composition of the first wiring layer 213 includes copper.
  • the first wiring layer 213 includes a portion extending in the third direction y.
  • the third wiring layer 214 is located on the opposite side of the first metal layer 212 from the first base layer 211 in the first direction z.
  • the third wiring layer 214 is bonded to the first base layer 211.
  • the third wiring layer 214 contains copper.
  • the third wiring layer 214 includes a portion extending in the third direction y. This extending portion is located adjacent to the first wiring layer 213 in the second direction x.
  • the two fifth wiring layers 215 are located on the opposite side of the first metal layer 212 from the first base layer 211 in the first direction z.
  • the two fifth wiring layers 215 are bonded to the first base layer 211.
  • the two fifth wiring layers 215 are adjacent to each other in the third direction y.
  • the composition of the two fifth wiring layers 215 includes copper.
  • the seventh wiring layer 216 is located on one side of the two fifth wiring layers 215 in the third direction y.
  • the seventh wiring layer 216 is located on the opposite side of the first metal layer 212 in the first direction z, with the first base layer 211 as the reference.
  • the seventh wiring layer 216 is bonded to the first base layer 211.
  • the composition of the seventh wiring layer 216 includes copper.
  • the second signal wiring 22 is located on the opposite side of the second insulating layer 12 in the first direction z with the second conductive layer 14 as the reference. As shown in FIG. 4, the second signal wiring 22 is located between the multiple second semiconductor elements 32 and the third power terminal 36 in the second direction x. The second signal wiring 22 is covered with a sealing resin 60.
  • the second signal wiring 22 has a second base layer 221, a second metal layer 222, a second wiring layer 223, a fourth wiring layer 224, two sixth wiring layers 225, and an eighth wiring layer 226.
  • the second base layer 221 includes a second wiring layer 223, a fourth wiring layer 224, two sixth wiring layers 225, and an eighth wiring layer 226.
  • the second base layer 221 is made of ceramics, for example.
  • the second base layer 221 may be made of a resin sheet.
  • the second metal layer 222 is located between the second mounting surface 14A of the second conductive layer 14 (fourth layer 142) and the second base layer 221 in the first direction z.
  • the second metal layer 222 is bonded to the second base layer 221.
  • the second metal layer 222 contains copper.
  • the second metal layer 222 is bonded to the second mounting surface 14A via a bonding layer 39.
  • the second wiring layer 223 is located on the opposite side of the second metal layer 222 from the second base layer 221 in the first direction z.
  • the second wiring layer 223 is bonded to the second base layer 221.
  • the composition of the second wiring layer 223 includes copper.
  • the second wiring layer 223 includes a portion extending in the third direction y.
  • the fourth wiring layer 224 is located on the opposite side of the second metal layer 222 from the second base layer 221 in the first direction z.
  • the fourth wiring layer 224 is bonded to the second base layer 221.
  • the composition of the fourth wiring layer 224 includes copper.
  • the fourth wiring layer 224 includes a portion extending in the third direction y. This extending portion is located next to the second wiring layer 223 in the second direction x.
  • the two sixth wiring layers 225 are located on the opposite side of the second metal layer 222 from the second base layer 221 in the first direction z.
  • the two sixth wiring layers 225 are bonded to the second base layer 221.
  • the two sixth wiring layers 225 are adjacent to each other in the third direction y.
  • the composition of the two sixth wiring layers 225 includes copper.
  • the eighth wiring layer 226 is located on one side of the two sixth wiring layers 225 in the third direction y.
  • the eighth wiring layer 226 is located on the opposite side of the second metal layer 222 in the first direction z, with the second base layer 221 as the reference.
  • the eighth wiring layer 226 is bonded to the second base layer 221.
  • the composition of the eighth wiring layer 226 includes copper.
  • the multiple sleeves 29 are individually conductively bonded to the first wiring layer 213, the third wiring layer 214, the two fifth wiring layers 215, and the seventh wiring layer 216 of the first signal wiring 21 via bonding layers 39.
  • the multiple sleeves 29 are individually conductively bonded to the second wiring layer 223, the fourth wiring layer 224, the two sixth wiring layers 225, and the eighth wiring layer 226 of the second signal wiring 22 via bonding layers 39.
  • Each of the multiple sleeves 29 is cylindrical and extends in the first direction z.
  • the multiple sleeves 29 are made of a material that includes a conductor such as a metal.
  • one of the two thermistors 33 is conductively bonded to the two fifth wiring layers 215 of the first signal wiring 21.
  • the other of the two thermistors 33 is conductively bonded to the two sixth wiring layers 225 of the second signal wiring 22.
  • the two thermistors 33 are used as temperature detection sensors for the semiconductor device A10.
  • the first power terminal 34 is located on the opposite side of the first signal wiring 21 from the multiple first semiconductor elements 31 in the second direction x. As shown in FIG. 6, the first power terminal 34 is conductively bonded to the first layer 131 of the first conductive layer 13. As a result, the first power terminal 34 is electrically connected to the first electrodes 311 of each of the multiple first semiconductor elements 31. As shown in FIG. 2, the first power terminal 34 is surrounded by sealing resin 60. The first power terminal 34 is exposed from the first surface 631 of the sealing resin 60. In the semiconductor device A10, the first power terminal 34 is a P terminal (positive electrode) to which DC power to be converted is input.
  • the composition of the first power terminal 34 includes copper. As shown in FIGS. 13 and 14, the first power terminal 34 has a first end face 34A, a first circumferential surface 34B, a second circumferential surface 34C, a first engagement portion 341, and a first protrusion 342.
  • the first end surface 34A faces the same side as the first surface 631 of the sealing resin 60 in the first direction z.
  • the first end surface 34A is exposed from the first surface 631.
  • the periphery of the first end surface 34A is circular.
  • the first engagement portion 341 is exposed from the first surface 631.
  • the first engagement portion 341 is surrounded by the first end surface 34A when viewed in the first direction z.
  • the area of the first end surface 34A is larger than the area of the first engagement portion 341.
  • the first engagement portion 341 opens from the first end surface 34A.
  • the first engagement portion 341 extends in the first direction z.
  • the first engagement portion 341 penetrates in the first direction z.
  • the first circumferential surface 34B faces in a direction perpendicular to the first direction z.
  • the first circumferential surface 34B defines a first engagement portion 341.
  • a thread is formed on the first circumferential surface 34B.
  • the thread is, for example, a female thread.
  • the second circumferential surface 34C faces the opposite side to the first circumferential surface 34B in a direction perpendicular to the first direction z.
  • the second circumferential surface 34C is a convex curved surface and stands up in the first direction z.
  • the second circumferential surface 34C is in contact with the sealing resin 60.
  • the first protrusion 342 protrudes from the second circumferential surface 34C.
  • the first protrusion 342 is conductively joined to the first layer 131 of the first conductive layer 13.
  • the first protrusion 342 includes two portions located opposite each other in the third direction y with respect to the second circumferential surface 34C. When viewed in the first direction z, the periphery of each of the two portions includes a curve that is convex in the third direction y.
  • the second power terminal 35 is located on the opposite side of the first semiconductor elements 31 from the first signal wiring 21 in the second direction x.
  • the second power terminal 35 is spaced apart from the first power terminal 34 in the third direction y.
  • the second power terminal 35 is conductively bonded to the third conductive layer 15.
  • the second power terminal 35 is surrounded by the sealing resin 60.
  • the second power terminal 35 is exposed from the first surface 631 of the sealing resin 60.
  • the second power terminal 35 is an N terminal (negative electrode) to which DC power to be converted is input.
  • the second power terminal 35 contains copper.
  • the second power terminal 35 has a second end surface 35A and a second engagement portion 351.
  • the second end surface 35A faces the same side as the first surface 631 of the sealing resin 60 in the first direction z.
  • the second end surface 35A is exposed from the first surface 631.
  • the second engagement portion 351 is exposed from the first surface 631.
  • the second engagement portion 351 is surrounded by the second end surface 35A when viewed in the first direction z.
  • the area of the second end surface 35A is larger than the area of the second engagement portion 351.
  • the second engagement portion 351 opens from the second end surface 35A.
  • the second engagement portion 351 extends in the first direction z.
  • the second engagement portion 351 penetrates in the first direction z.
  • the third power terminal 36 is located on the opposite side of the second signal wiring 22 from the multiple second semiconductor elements 32 in the second direction x. As shown in FIGS. 6 and 7, the third power terminal 36 is conductively bonded to the third layer 141 of the second conductive layer 14. This allows the third power terminal 36 to be electrically connected to the third electrodes 321 of each of the multiple second semiconductor elements 32. As shown in FIG. 2, the third power terminal 36 is surrounded by the sealing resin 60. The third power terminal 36 is exposed from the third surface 633 of the sealing resin 60. The AC power converted by the multiple first semiconductor elements 31 and the multiple second semiconductor elements 32 is output from the third power terminal 36.
  • the composition of the third power terminal 36 includes copper. As shown in FIG. 15, the third power terminal 36 has a third end surface 36A and a third engagement portion 361.
  • the third end surface 36A faces the same side as the third surface 633 of the sealing resin 60 in the first direction z.
  • the third end surface 36A is exposed from the third surface 633.
  • the third engagement portion 361 is exposed from the third surface 633.
  • the third engagement portion 361 is surrounded by the third end surface 36A when viewed in the first direction z.
  • the area of the third end surface 36A is larger than the area of the third engagement portion 361 when viewed in the first direction z.
  • the third engagement portion 361 opens from the third end surface 36A.
  • the third engagement portion 361 extends in the first direction z.
  • the third engagement portion 361 penetrates in the first direction z.
  • the first conductive member 37 is located on the opposite side of the first conductive layer 13 with respect to the multiple first semiconductor elements 31.
  • the first conductive member 37 is spaced apart from the first conductive layer 13.
  • the first conductive member 37 is a metal clip.
  • the first conductive member 37 contains copper.
  • the first conductive member 37 is covered with sealing resin 60.
  • one side of the first conductive member 37 in the second direction x is conductively bonded to the second electrode 312 of each of the multiple first semiconductor elements 31 via the bonding layer 39. As a result, the first conductive member 37 is electrically connected to the second electrode 312 of each of the multiple first semiconductor elements 31.
  • the other side of the first conductive member 37 is conductively bonded to the second mounting surface 14A of the second conductive layer 14 (fourth layer 142) via the bonding layer 39.
  • the first conductive member 37 is electrically connected to the third electrode 321 of each of the multiple second semiconductor elements 32. Therefore, the second electrode 312 of each of the multiple first semiconductor elements 31 is electrically connected to the third electrode 321 of each of the multiple second semiconductor elements 32.
  • the second conductive member 38 is located on the opposite side of the second conductive layer 14 with respect to the multiple second semiconductor elements 32.
  • the second conductive member 38 is spaced apart from the first conductive layer 13 and the first conductive member 37.
  • the second conductive member 38 is a metal clip.
  • the second conductive member 38 contains copper.
  • the second conductive member 38 is covered with sealing resin 60.
  • one side of the second conductive member 38 in the second direction x is conductively bonded to the fourth electrode 322 of each of the multiple second semiconductor elements 32 via the bonding layer 39. As a result, the second conductive member 38 is electrically connected to the fourth electrode 322 of each of the multiple second semiconductor elements 32.
  • the other side of the second conductive member 38 is conductively bonded to the third conductive layer 15 via the bonding layer 39.
  • the second conductive member 38 is electrically connected to the third power terminal 36. Therefore, the third power terminal 36 is electrically connected to the fourth electrode 322 of each of the multiple second semiconductor elements 32.
  • the first signal terminal 41 is press-fit into one of the multiple sleeves 29 that is conductively bonded to the first wiring layer 213 of the first signal wiring 21. This provides electrical continuity between the first signal terminal 41 and the first wiring layer 213.
  • a gate voltage is applied to the first signal terminal 41 to drive the multiple first semiconductor elements 31.
  • the first signal terminal 41 is a metal pin extending in the first direction z. As shown in FIG. 10, a portion of the first signal terminal 41 protrudes from the second surface 632 of the sealing resin 60. As shown in FIG. 2, when viewed in the first direction z, the first signal terminal 41 overlaps one of the multiple first accommodating portions 632A of the sealing resin 60.
  • each of the multiple first wires 51 is conductively bonded to the first gate electrode 313 of each of the multiple first semiconductor elements 31 and the first wiring layer 213 of the first signal wiring 21. This allows the first signal terminal 41 to be electrically connected to the first gate electrode 313 of each of the multiple first semiconductor elements 31.
  • the multiple first wires 51 are covered with sealing resin 60.
  • the composition of the multiple first wires 51 includes gold (Au).
  • the composition of the multiple first wires 51 may include either aluminum (Al) or copper.
  • the second signal terminal 42 is press-fit into one of the multiple sleeves 29 that is conductively bonded to the second wiring layer 223 of the second signal wiring 22. This provides electrical continuity between the second signal terminal 42 and the second wiring layer 223.
  • a gate voltage is applied to the second signal terminal 42 to drive the multiple second semiconductor elements 32.
  • the second signal terminal 42 is a metal pin that extends in the first direction z. As shown in FIG. 11, a portion of the second signal terminal 42 protrudes from the fourth surface 634 of the sealing resin 60. As shown in FIG. 2, when viewed in the first direction z, the second signal terminal 42 overlaps one of the multiple second accommodating portions 634A of the sealing resin 60.
  • each of the multiple second wires 52 is conductively bonded to the second gate electrode 323 of each of the multiple second semiconductor elements 32 and the second wiring layer 223 of the second signal wiring 22. This allows the second signal terminal 42 to be electrically connected to the second gate electrode 323 of each of the multiple second semiconductor elements 32.
  • the multiple second wires 52 are covered with sealing resin 60.
  • the composition of the multiple second wires 52 includes gold. Alternatively, the composition of the multiple second wires 52 may include either aluminum or copper.
  • the third signal terminal 43 is press-fit into one of the multiple sleeves 29 that is conductively bonded to the third wiring layer 214 of the first signal wiring 21. This electrically connects the third signal terminal 43 to the third wiring layer 214.
  • a voltage that is equipotential to the voltage applied to the two first detection electrodes 314 of each of the multiple first semiconductor elements 31 is applied to the third signal terminal 43.
  • the third signal terminal 43 is a metal pin that extends in the first direction z. As shown in FIG. 10, a portion of the third signal terminal 43 protrudes from the second surface 632 of the sealing resin 60. As shown in FIG. 2, when viewed in the first direction z, the third signal terminal 43 overlaps one of the multiple first accommodating portions 632A of the sealing resin 60.
  • each of the multiple third wires 53 is conductively bonded to one of the two first detection electrodes 314 of each of the multiple first semiconductor elements 31 and to the third wiring layer 214 of the first signal wiring 21.
  • the third signal terminal 43 is electrically connected to one of the two first detection electrodes 314 of each of the multiple first semiconductor elements 31.
  • the multiple third wires 53 are covered with sealing resin 60.
  • the composition of the multiple third wires 53 includes gold.
  • the composition of the multiple third wires 53 may include either aluminum or copper.
  • the fourth signal terminal 44 is press-fit into one of the multiple sleeves 29 that is conductively bonded to the fourth wiring layer 224 of the second signal wiring 22. This electrically connects the fourth signal terminal 44 to the fourth wiring layer 224.
  • a voltage equivalent to the voltage applied to the two second detection electrodes 324 of each of the multiple second semiconductor elements 32 is applied to the fourth signal terminal 44.
  • the fourth signal terminal 44 is a metal pin extending in the first direction z. As shown in FIG. 11, a portion of the fourth signal terminal 44 protrudes from the fourth surface 634 of the sealing resin 60. As shown in FIG. 2, when viewed in the first direction z, the fourth signal terminal 44 overlaps one of the multiple second accommodating portions 634A of the sealing resin 60.
  • each of the multiple fourth wires 54 is conductively bonded to one of the two second detection electrodes 324 of each of the multiple second semiconductor elements 32 and to the fourth wiring layer 224 of the second signal wiring 22.
  • the fourth signal terminal 44 is electrically connected to one of the two second detection electrodes 324 of each of the multiple second semiconductor elements 32.
  • the multiple fourth wires 54 are covered with sealing resin 60.
  • the composition of the multiple fourth wires 54 includes gold.
  • the composition of the multiple fourth wires 54 may include either aluminum or copper.
  • the two fifth signal terminals 45 are individually press-fitted into two of the multiple sleeves 29 that are conductively bonded to the two fifth wiring layers 215 of the first signal wiring 21. As a result, the two fifth signal terminals 45 are individually conductive to the two fifth wiring layers 215. As the temperature of the semiconductor device A10 rises, when the two thermistors 33 that are conductively bonded to the two fifth wiring layers 215 become conductive, the two fifth signal terminals 45 become mutually conductive. As shown in FIG. 10 , a portion of each of the two fifth signal terminals 45 protrudes from the second surface 632 of the sealing resin 60. As shown in FIG. 2 , when viewed in the first direction z, the two fifth signal terminals 45 individually overlap two of the multiple first housing portions 632A of the sealing resin 60.
  • the two sixth signal terminals 46 are individually press-fitted into two of the multiple sleeves 29 that are conductively bonded to the two sixth wiring layers 225 of the second signal wiring 22. As a result, the two sixth signal terminals 46 are individually conductive to the two sixth wiring layers 225. As the temperature of the semiconductor device A10 rises, when the two thermistors 33 that are conductively bonded to the two sixth wiring layers 225 become conductive, the two sixth signal terminals 46 become mutually conductive. As shown in FIG. 11 , a portion of each of the two sixth signal terminals 46 protrudes from the fourth surface 634 of the sealing resin 60. As shown in FIG. 2 , when viewed in the first direction z, the two sixth signal terminals 46 individually overlap two of the multiple second housing portions 634A of the sealing resin 60.
  • the seventh signal terminal 47 is press-fit into one of the multiple sleeves 29 that is conductively bonded to the seventh wiring layer 216 of the first signal wiring 21. This provides electrical continuity between the seventh signal terminal 47 and the seventh wiring layer 216. A voltage equipotential to the voltage applied to the first conductive layer 13 is applied to the seventh signal terminal 47.
  • the seventh signal terminal 47 is a metal pin extending in the first direction z. As shown in FIG. 10, a portion of the seventh signal terminal 47 protrudes from the second surface 632 of the sealing resin 60. As shown in FIG. 2, when viewed in the first direction z, the seventh signal terminal 47 overlaps one of the multiple first accommodating portions 632A of the sealing resin 60.
  • the fifth wire 55 is conductively bonded to the seventh wiring layer 216 of the first signal wiring 21 and the first mounting surface 13A of the first conductive layer 13 (second layer 132). This allows the seventh signal terminal 47 to be electrically connected to the first conductive layer 13.
  • the fifth wire 55 is covered with sealing resin 60.
  • the composition of the fifth wire 55 includes gold.
  • the composition of the fifth wire 55 may include either aluminum or copper.
  • the eighth signal terminal 48 is press-fit into one of the multiple sleeves 29 that is conductively bonded to the eighth wiring layer 226 of the second signal wiring 22. This electrically connects the eighth signal terminal 48 to the eighth wiring layer 226.
  • a voltage equipotential to the voltage applied to the second conductive layer 14 is applied to the eighth signal terminal 48.
  • the eighth signal terminal 48 is a metal pin extending in the first direction z. As shown in FIG. 11, a portion of the eighth signal terminal 48 protrudes from the fourth surface 634 of the sealing resin 60. As shown in FIG. 2, when viewed in the first direction z, the eighth signal terminal 48 overlaps one of the multiple second accommodating portions 634A of the sealing resin 60.
  • the sixth wire 56 is conductively bonded to the eighth wiring layer 226 of the second signal wiring 22 and the second mounting surface 14A of the second conductive layer 14 (fourth layer 142). This provides electrical continuity between the eighth signal terminal 48 and the second conductive layer 14.
  • the sixth wire 56 is covered with a sealing resin 60.
  • the composition of the sixth wire 56 includes gold.
  • the composition of the sixth wire 56 may include either aluminum or copper.
  • the sealing resin 60 has a first restriction surface 641, a second restriction surface 642, a third restriction surface 643, a fourth restriction surface 644, a first recess 65, a second recess 66, and a third recess 67.
  • the first restricting surface 641 rises from the first surface 631 of the sealing resin 60.
  • the first restricting surface 641 faces the side where the first power terminals 34 are located, with the multiple first semiconductor elements 31 as the reference in the second direction x.
  • the second surface 632 of the sealing resin 60 is located on the opposite side of the first surface 631 from the first restricting surface 641 in the second direction x.
  • the first restricting surface 641 includes a portion located on the opposite side of the first surface 631 from the second surface 632 in the first direction z.
  • the second restricting surface 642 rises from the first surface 631 of the sealing resin 60.
  • the second restricting surface 642 faces the side where the first power terminal 34 is located, with the second power terminal 35 as the reference in the third direction y.
  • the second restricting surface 642 is located between the first power terminal 34 and the second power terminal 35 in the third direction y.
  • the third restricting surface 643 rises from the third surface 633 of the sealing resin 60.
  • the third restricting surface 643 faces the side where the third power terminals 36 are located, with the plurality of second semiconductor elements 32 as the reference in the second direction x.
  • the fourth surface 634 of the sealing resin 60 is located on the opposite side of the third surface 633 with the third restricting surface 643 as the reference in the second direction x.
  • the third restricting surface 643 includes a portion located on the opposite side of the third surface 633 with the fourth surface 634 as the reference in the first direction z.
  • the fourth restricting surface 644 rises from the first surface 631 of the sealing resin 60.
  • the fourth restricting surface 644 faces the side where the second power terminal 35 is located, relative to the first power terminal 34 in the third direction y.
  • the fourth restricting surface 644 is located between the second restricting surface 642 and the second power terminal 35 in the third direction y.
  • the first recess 65 is recessed from the second surface 632 of the sealing resin 60. As shown in FIG. 12, the first recess 65 is located between the first signal terminal 41 and the first and second power terminals 34 and 35 in the second direction x. The first recess 65 extends in the third direction y.
  • the second recess 66 is recessed in the first direction z from the side where the first surface 631 of the sealing resin 60 is located. As shown in FIG. 12, the second recess 66 is located between the second restricting surface 642 and the second power terminal 35 in the third direction y. The second recess 66 extends in the second direction x. The second recess 66 is connected to the first recess 65.
  • the third recess 67 is recessed from the fourth surface 634 of the sealing resin 60. As shown in FIG. 2, the third recess 67 is located between the second signal terminal 42 and the third power terminal 36 in the second direction x. The third recess 67 extends in the third direction y.
  • the multiple external connection members 71 are individually conductively joined to the first power terminal 34, the second power terminal 35, and the third power terminal 36.
  • the multiple external connection members 71 include, for example, bus bars.
  • Each of the multiple external connection members 71 is conductively joined to one of the first power terminal 34, the second power terminal 35, and the third power terminal 36 via a fastening member 72.
  • the fastening member 72 is, for example, a bolt.
  • the fastening member 72 is threadedly engaged with the first engaging portion 341 of the first power terminal 34.
  • the external connection member 71 contacts the first end face 34A of the first power terminal 34.
  • the heat dissipation member 81 is bonded to the first heat dissipation layer 16 and the second heat dissipation layer 17 via a bonding layer 83.
  • the heat dissipation member 81 is used to cool the semiconductor device A10.
  • the heat dissipation member 81 contains metal.
  • the heat dissipation member 81 is made of a material containing aluminum.
  • the bonding layer 83 contains a sintered body of metal particles.
  • the metal particles contain silver. Alternatively, the metal particles may contain copper.
  • the bottom surface 62 of the sealing resin 60 is in contact with the heat dissipation member 81.
  • the semiconductor module B includes multiple semiconductor devices A10.
  • multiple semiconductor devices A10 are arranged in the third direction y.
  • the heat dissipation members 81 of the multiple semiconductor devices A10 are integrated.
  • the sealing resin 60 of the multiple semiconductor devices A10 is also integrated.
  • the sealing resin 60 of each of the integrated multiple semiconductor devices A10 is referred to as a sealing body 82.
  • the sealing body 82 is in contact with the heat dissipation member 81.
  • the sealing body 82 has two openings 821.
  • Each of the two openings 821 opens from the side opposite the side on which the heat dissipation member 81 is located, with the base material 10 of each of the multiple semiconductor devices A10 as the reference in the first direction z.
  • each of the two openings 821 is located between the base material 10 of each of two adjacent semiconductor devices A10 among the multiple semiconductor devices A10.
  • each of the two openings 821 penetrates in the first direction z.
  • the heat dissipation member 81 is exposed from each of the two openings 821.
  • the heat dissipation member 81 is flat. Additionally, the heat dissipation member 81 may be provided with fins or the like to improve heat dissipation on the side opposite to the side on which the base material 10 of each of the multiple semiconductor devices A10 is located in the first direction z.
  • the semiconductor device A10 comprises a substrate 10 including a first conductive layer 13, a first semiconductor element 31, a first power terminal 34, and a sealing resin 60.
  • the first power terminal 34 is surrounded by the sealing resin 60 when viewed in the first direction z.
  • the sealing resin 60 has a first surface 631 facing one side in the first direction z.
  • the first power terminal 34 has a first engaging portion 341 exposed from the first surface 631.
  • the first power terminal 34 has a first end surface 34A that is exposed from the first surface 631 of the sealing resin 60. When viewed in the first direction z, the first engagement portion 341 is surrounded by the first end surface 34A. This configuration makes it possible to uniformize the current density at the interface between the external connection member 71 and the first end surface 34A.
  • the first engagement portion 341 opens from the first end surface 34A of the first power terminal 34 and extends in the first direction z.
  • the fastening member 72 can be inserted into the first engagement portion 341 to conductively join the external connection member 71 to the first power terminal 34.
  • the first power terminal 34 has a first circumferential surface 34B that defines the first engagement portion 341.
  • a thread is formed on the first circumferential surface 34B.
  • the first power terminal 34 has a second peripheral surface 34C facing the opposite side to the first peripheral surface 34B in a direction perpendicular to the first direction z, and a first protruding portion 342 protruding from the second peripheral surface 34C.
  • the first protruding portion 342 is conductively joined to the first conductive layer 13.
  • FIG. 18 shows the first conductive member 37, the second conductive member 38, the sealing resin 60, and the heat dissipation member 81 in a transparent manner.
  • the first conductive member 37, the second conductive member 38, the sealing resin 60, and the heat dissipation member 81 are each shown with imaginary lines.
  • semiconductor device A20 the configuration of the substrate 10 differs from that of semiconductor device A10.
  • the second insulating layer 12 is connected to one side of the first insulating layer 11 in the second direction x.
  • the second heat dissipation layer 17 is connected to one side of the first heat dissipation layer 16 in the second direction x.
  • the semiconductor device A20 comprises a substrate 10 including a first conductive layer 13, a first semiconductor element 31, a first power terminal 34, and a sealing resin 60.
  • the first power terminal 34 is surrounded by the sealing resin 60 when viewed in the first direction z.
  • the sealing resin 60 has a first surface 631 facing one side in the first direction z.
  • the first power terminal 34 has a first engaging portion 341 exposed from the first surface 631. Therefore, with this configuration, the semiconductor device A20 can also more easily electrically bond the external connection member 71 to the first power terminal 34. Furthermore, by sharing a configuration in common with the semiconductor device A10, the semiconductor device A20 achieves the same effects as the semiconductor device A10.
  • second insulating layer 12 is connected to first insulating layer 11.
  • Second heat dissipation layer 17 is connected to first heat dissipation layer 16. This configuration makes the distribution of heat generated from each of first semiconductor element 31 and second semiconductor element 32 and conducted to each of first heat dissipation layer 16 and second heat dissipation layer 17 more uniform. This improves the heat dissipation performance of semiconductor device A20.
  • FIG. 21 A semiconductor device A30 according to a third embodiment of the present disclosure will be described with reference to Figures 21 to 23.
  • elements that are the same as or similar to those in the semiconductor device A10 described above are designated by the same reference numerals, and duplicated descriptions will be omitted.
  • Figures 21, 22, and 23 correspond to Figures 13, 14, and 15, respectively, which show the semiconductor device A10.
  • semiconductor device A30 the configuration of the first power terminal 34, second power terminal 35, and third power terminal 36 differs from that of semiconductor device A10.
  • each of the first power terminal 34 and the second power terminal 35 protrudes in the first direction z from the first surface 631 of the sealing resin 60.
  • a portion of the third power terminal 36 protrudes in the first direction z from the third surface 633 of the sealing resin 60.
  • the semiconductor device A30 comprises a substrate 10 including a first conductive layer 13, a first semiconductor element 31, a first power terminal 34, and a sealing resin 60.
  • the first power terminal 34 is surrounded by the sealing resin 60 when viewed in the first direction z.
  • the sealing resin 60 has a first surface 631 facing one side in the first direction z.
  • the first power terminal 34 has a first engaging portion 341 exposed from the first surface 631. Therefore, with this configuration, the semiconductor device A30 can also more easily electrically bond the external connection member 71 to the first power terminal 34. Furthermore, by sharing a configuration in common with the semiconductor device A10, the semiconductor device A30 achieves the same effects as the semiconductor device A10.
  • a portion of the first power terminal 34 protrudes from the first surface 631 of the sealing resin 60. This configuration ensures that the external connection member 71 can be in more reliable contact with the first end surface 34A of the first power terminal 34 when conductively joining the external connection member 71 to the first power terminal 34. This prevents a decrease in the current flowing from the external connection member 71 to the first power terminal 34.
  • the configuration of the first power terminal 34 differs from that of semiconductor device A10.
  • the first power terminal 34 has a second protruding portion 343.
  • the second protruding portion 343 protrudes from the second peripheral surface 34C.
  • the second protruding portion 343 is in contact with the sealing resin 60.
  • the second protruding portion 343 is spaced apart from the first protruding portion 342 in the first direction z.
  • the second protruding portion 343 includes the first end surface 34A. When viewed in the first direction z, the second protruding portion 343 surrounds the first engagement portion 341.
  • the semiconductor device A40 comprises a substrate 10 including a first conductive layer 13, a first semiconductor element 31, a first power terminal 34, and a sealing resin 60.
  • the first power terminal 34 is surrounded by the sealing resin 60 when viewed in the first direction z.
  • the sealing resin 60 has a first surface 631 facing one side in the first direction z.
  • the first power terminal 34 has a first engaging portion 341 exposed from the first surface 631. Therefore, with this configuration, the semiconductor device A40 can also more easily electrically bond the external connection member 71 to the first power terminal 34. Furthermore, by sharing a configuration in common with the semiconductor device A10, the semiconductor device A40 achieves the same effects as the semiconductor device A10.
  • the first power terminal 34 has a second protruding portion 343 that protrudes from the second peripheral surface 34C.
  • the second protruding portion 343 is spaced apart from the first protruding portion 342 in the first direction z.
  • the second protruding portion 343 includes the first end surface 34A. This configuration further increases the contact area of the first end surface 34A with the external connection member 71. This allows more current to flow through the first power terminal 34.
  • a semiconductor device A50 according to a fifth embodiment of the present disclosure will be described with reference to Figures 27 and 28.
  • elements that are the same as or similar to those in the semiconductor device A10 described above are denoted by the same reference numerals, and duplicated descriptions will be omitted.
  • the configuration of the first power terminal 34 differs from that of the semiconductor device A40 described above.
  • the second protrusion 343 of the first power terminal 34 is located between the first protrusion 342 and the first surface 631 of the sealing resin 60 in the first direction z. Both sides of the second protrusion 343 in the first direction z are sandwiched between the sealing resin 60.
  • the semiconductor device A50 comprises a substrate 10 including a first conductive layer 13, a first semiconductor element 31, a first power terminal 34, and a sealing resin 60.
  • the first power terminal 34 is surrounded by the sealing resin 60 when viewed in the first direction z.
  • the sealing resin 60 has a first surface 631 facing one side in the first direction z.
  • the first power terminal 34 has a first engaging portion 341 exposed from the first surface 631. Therefore, with this configuration, the semiconductor device A50 can also more easily electrically bond the external connection member 71 to the first power terminal 34. Furthermore, by sharing a configuration in common with the semiconductor device A10, the semiconductor device A50 achieves the same effects as the semiconductor device A10.
  • the first power terminal 34 has a second protrusion 343 that protrudes from the second peripheral surface 34C.
  • the second protrusion 343 is located between the first protrusion 342 and the first surface 631 of the sealing resin 60 in the first direction z.
  • This configuration provides the first power terminal 34 with an anchor effect relative to the sealing resin 60.
  • both sides of the second protrusion 343 in the first direction z are sandwiched between the sealing resin 60, the substrate 10 can be more effectively prevented from falling off the sealing resin 60.
  • the second protrusion 343 surrounds the first engagement portion 341 when viewed in the first direction z. This configuration effectively suppresses stress concentration in the sealing resin 60 caused by torque applied to the first power terminal 34 in the first direction z when conductively joining the external connection member 71 to the first power terminal 34.
  • FIG. 29 corresponds to Fig. 13 showing the semiconductor device A10.
  • the configuration of the first power terminal 34 differs from that of semiconductor device A10.
  • the first engagement portion 341 of the first power terminal 34 protrudes from the first end face 34A.
  • a hole provided in the external connection member 71 that penetrates in the first direction z is fitted into the first engagement portion 341. This eliminates the need for a fastening member 72.
  • the semiconductor device A60 comprises a substrate 10 including a first conductive layer 13, a first semiconductor element 31, a first power terminal 34, and a sealing resin 60.
  • the first power terminal 34 is surrounded by the sealing resin 60 when viewed in the first direction z.
  • the sealing resin 60 has a first surface 631 facing one side in the first direction z.
  • the first power terminal 34 has a first engaging portion 341 exposed from the first surface 631. Therefore, with this configuration, the semiconductor device A60 can also more easily electrically bond the external connection member 71 to the first power terminal 34. Furthermore, by sharing a configuration in common with the semiconductor device A10, the semiconductor device A60 achieves the same effects as the semiconductor device A10.
  • a semiconductor device A70 according to a seventh embodiment of the present disclosure will be described with reference to Figures 30 to 32.
  • elements that are the same as or similar to those in the semiconductor device A10 described above are given the same reference numerals, and duplicated descriptions will be omitted.
  • semiconductor device A70 the configuration of the first power terminal 34 differs from that of semiconductor device A10.
  • the first power terminal 34 has a fillet portion 344.
  • the fillet portion 344 is connected to the first protrusion portion 342 and the second peripheral surface 34C. As shown in Figure 31, the fillet portion 344 is covered with sealing resin 60.
  • the fillet portion 344 includes two first portions 344A, two second portions 344B, and two third portions 344C.
  • the two first portions 344A are located on opposite sides of the second peripheral surface 34C in the third direction y.
  • the two second portions 344B are individually connected to one side of each of the two first portions 344A in the second direction x.
  • the two second portions 344B are in contact with each other in the third direction y.
  • the two third portions 344C are located on the opposite side of the two second portions 344B from the two first portions 344A in the second direction x.
  • the two third portions 344C are individually connected to the two first portions 344A.
  • the two third portions 344C are in contact with each other in the third direction y.
  • the area of each of the two first portions 344A is larger than the area of each of the two second portions 344B and the two third portions 344C.
  • the surfaces of the two first portions 344A, the two second portions 344B, and the two third portions 344C are each concavely curved.
  • semiconductor device A71 according to a first modified example of the seventh embodiment of the present disclosure will be described with reference to Figures 33 to 35.
  • the configuration of the first power terminal 34 differs from that of semiconductor device A70.
  • the first power terminal 34 has a fillet portion 344 and two chamfered portions 345.
  • the two chamfered portions 345 are located on opposite sides of the second circumferential surface 34C in the second direction x.
  • Each of the two chamfered portions 345 is covered with sealing resin 60.
  • Each of the two chamfered portions 345 is connected to the fillet portion 344.
  • Each of the two chamfered portions 345 is a flat surface facing the second direction x. As shown in Figure 34, the surface of the fillet portion 344 is a flat surface.
  • semiconductor device A72 according to a second modified example of the seventh embodiment of the present disclosure will be described with reference to Figures 36 to 38.
  • the configuration of the first power terminal 34 differs from that of semiconductor device A70.
  • the first power terminal 34 has a fillet portion 344 and two chamfered portions 345.
  • Each of the two chamfered portions 345 is connected to the fillet portion 344 and the second circumferential surface 34C and reaches the first end surface 34A.
  • the area of each of the two chamfered portions 345 is larger than the area of each of the two chamfered portions 345 of the first power terminal 34 in the semiconductor device A71.
  • the second circumferential surface 34C includes two portions located on opposite sides of the two chamfered portions 345 in the third direction y. Each of the two portions is inclined with respect to the first end surface 34A.
  • the semiconductor device A70 comprises a substrate 10 including a first conductive layer 13, a first semiconductor element 31, a first power terminal 34, and a sealing resin 60.
  • the first power terminal 34 is surrounded by the sealing resin 60 when viewed in the first direction z.
  • the sealing resin 60 has a first surface 631 facing one side in the first direction z.
  • the first power terminal 34 has a first engaging portion 341 exposed from the first surface 631. Therefore, with this configuration, the semiconductor device A70 also makes it easier to electrically connect the external connection member 71 to the first power terminal 34. Furthermore, by sharing a configuration in common with the semiconductor device A10, the semiconductor device A70 achieves the same effects as the semiconductor device A10.
  • semiconductor device A80 the configuration of the first power terminal 34 differs from that of semiconductor device A10.
  • the first protrusion 342 of the first power terminal 34 surrounds the entire periphery of the second circumferential surface 34C.
  • the periphery of the first protrusion 342 is circular.
  • semiconductor device A81 according to a first modified example of the eighth embodiment of the present disclosure will be described with reference to Figures 42 to 44.
  • the configuration of the first power terminal 34 differs from that of semiconductor device A80.
  • the second peripheral surface 34C of the first power terminal 34 is inclined with respect to the first end surface 34A.
  • semiconductor device A82 according to a second modified example of the eighth embodiment of the present disclosure will be described with reference to Figures 45 to 47.
  • the configuration of the first power terminal 34 differs from that of semiconductor device A80.
  • the first power terminal 34 has a fillet portion 344.
  • the fillet portion 344 surrounds the entire periphery of the second circumferential surface 34C.
  • the surface of the fillet portion 344 is flat.
  • the semiconductor device A80 comprises a substrate 10 including a first conductive layer 13, a first semiconductor element 31, a first power terminal 34, and a sealing resin 60.
  • the first power terminal 34 is surrounded by the sealing resin 60 when viewed in the first direction z.
  • the sealing resin 60 has a first surface 631 facing one side in the first direction z.
  • the first power terminal 34 has a first engaging portion 341 exposed from the first surface 631. Therefore, with this configuration, the semiconductor device A80 can also more easily electrically bond the external connection member 71 to the first power terminal 34. Furthermore, by sharing a configuration in common with the semiconductor device A10, the semiconductor device A80 achieves the same effects as the semiconductor device A10.
  • the first protrusion 342 of the first power terminal 34 surrounds the entire second peripheral surface 34C. This configuration further reduces the concentration of shear stress that occurs at the interface between the first conductive layer 13 and the first power terminal 34 due to torque in the first direction z that is applied to the first power terminal 34 when the external connection member 71 is conductively joined to the first power terminal 34 using the fastening member 72. This more effectively prevents fracture of the conductive joint between the first conductive layer 13 and the first power terminal 34.
  • a semiconductor device A90 according to a ninth embodiment of the present disclosure will be described with reference to Figures 48 to 50.
  • elements that are the same as or similar to those in the semiconductor device A10 and the semiconductor device A70 described above are designated by the same reference numerals, and duplicated descriptions will be omitted.
  • the configuration of the first power terminal 34 differs from that of semiconductor device A10.
  • the first protrusion 342 of the first power terminal 34 includes two portions located on opposite sides of the second circumferential surface 34C in the third direction y.
  • the periphery of each of the two portions includes a straight line extending in the second direction x.
  • semiconductor device A91 according to a first modified example of the ninth embodiment of the present disclosure will be described with reference to Figures 51 to 53.
  • the configuration of the first power terminal 34 differs from that of semiconductor device A90.
  • the first power terminal 34 has two chamfered portions 345.
  • Each of the two chamfered portions 345 connects to the second circumferential surface 34C and reaches the first end surface 34A.
  • the second circumferential surface 34C includes two portions located on opposite sides of the two chamfered portions 345 in the third direction y. Each of the two portions is inclined with respect to the first end surface 34A.
  • semiconductor device A92 according to a second modified example of the ninth embodiment of the present disclosure will be described with reference to Figures 54 to 56.
  • the configuration of the first power terminal 34 differs from that of semiconductor device A90.
  • the first end surface 34A of the first power terminal 34 is polygonal when viewed in the first direction z.
  • the second circumferential surface 34C of the first power terminal 34 includes multiple portions that face in different directions perpendicular to the first direction z. Each of the multiple portions is flat and stands upright in the first direction z.
  • semiconductor device A93 according to a third modified example of the ninth embodiment of the present disclosure will be described with reference to Figures 57 to 59.
  • the configuration of the first power terminal 34 differs from that of semiconductor device A90.
  • the first end surface 34A of the first power terminal 34 when viewed in the first direction z, is polygonal.
  • the second circumferential surface 34C of the first power terminal 34 includes multiple portions facing in different directions perpendicular to the first direction z. Each of the multiple portions is flat. Some of the multiple portions are inclined with respect to the first end surface 34A. When viewed in the second direction x, the second circumferential surface 34C is trapezoidal.
  • the semiconductor device A90 comprises a substrate 10 including a first conductive layer 13, a first semiconductor element 31, a first power terminal 34, and a sealing resin 60.
  • the first power terminal 34 is surrounded by the sealing resin 60 when viewed in the first direction z.
  • the sealing resin 60 has a first surface 631 facing one side in the first direction z.
  • the first power terminal 34 has a first engaging portion 341 exposed from the first surface 631. Therefore, with this configuration, the semiconductor device A90 can also more easily electrically bond the external connection member 71 to the first power terminal 34. Furthermore, by sharing a configuration in common with the semiconductor device A10, the semiconductor device A90 achieves the same effects as the semiconductor device A10.
  • FIG. 60 A semiconductor device A100 according to a tenth embodiment of the present disclosure will be described with reference to Figures 60 and 61.
  • elements that are the same as or similar to those in the semiconductor device A10 described above are designated by the same reference numerals, and duplicated descriptions will be omitted.
  • Figures 60 and 61 correspond to Figures 3 and 6, respectively, which show the semiconductor device A10.
  • semiconductor device A100 the configuration of the substrate 10 differs from that of semiconductor device A10.
  • the first conductive layer 13 of the substrate 10 is a single member having only the first layer 131.
  • the first layer 131 includes a first mounting surface 13A.
  • the first signal wiring 21, the multiple first semiconductor elements 31, and the first power terminals 34 are all mounted on the first mounting surface 13A.
  • each of the multiple first semiconductor elements 31 and the first power terminals 34 are conductively joined to the first mounting surface 13A.
  • the second conductive layer 14 of the substrate 10 is a single member having only the third layer 141.
  • the third layer 141 includes the second mounting surface 14A.
  • the second signal wiring 22, the multiple second semiconductor elements 32, and the third power terminal 36 are all mounted on the second mounting surface 14A.
  • each of the multiple second semiconductor elements 32 and the third power terminal 36 are conductively joined to the first mounting surface 14A.
  • the semiconductor device A100 comprises a substrate 10 including a first conductive layer 13, a first semiconductor element 31, a first power terminal 34, and a sealing resin 60.
  • the first power terminal 34 is surrounded by the sealing resin 60 when viewed in the first direction z.
  • the sealing resin 60 has a first surface 631 facing one side in the first direction z.
  • the first power terminal 34 has a first engaging portion 341 exposed from the first surface 631. Therefore, this configuration makes it easier to electrically connect the external connection member 71 to the first power terminal 34 in the semiconductor device A100 as well. Furthermore, by sharing a configuration in common with the semiconductor device A10, the semiconductor device A100 achieves the same effects as the semiconductor device A10.
  • Appendix 1 a substrate (10) including a first conductive layer (13); a first semiconductor element (31) bonded to one side of the first conductive layer in the first direction (z); a first power terminal (34) electrically connected to the first conductive layer and the first semiconductor element; a sealing resin (60) that covers the first semiconductor element, When viewed in the first direction, the first power terminal is surrounded by the sealing resin, The sealing resin has a first surface (631) facing one side in the first direction, The first power terminal has a first engagement portion (341) exposed from the first surface.
  • the first power terminal (34) has a first end surface (34A) facing the same side as the first surface (631) in the first direction (z), the first end surface is exposed from the first surface,
  • the semiconductor device (A10) according to Appendix 1 wherein, when viewed in the first direction, the first engagement portion (341) is surrounded by the first end surface.
  • Appendix 3 The semiconductor device (A10) according to Appendix 2, wherein the area of the first end surface (34A) is larger than the area of the first engagement portion (341) when viewed in the first direction (z).
  • Appendix 4 The semiconductor device (A10) according to Appendix 2, wherein the first engagement portion (341) opens from the first end surface (34A).
  • Appendix 7. The semiconductor device (A10) according to Appendix 5, wherein the first semiconductor element (31) and the first power terminal (34) are conductively joined to the first conductive layer (13).
  • the first power terminal (34) has a first peripheral surface (34B) that faces a direction perpendicular to the first direction (z) and defines the first engagement portion (341),
  • the first power terminal (34) has a second peripheral surface (34C) facing the opposite side to the first peripheral surface (34B) in a direction perpendicular to the first direction (z), and a first protruding portion (342) protruding from the second peripheral surface,
  • the second peripheral surface is in contact with the sealing resin (60),
  • the first power terminal (34) has a second protruding portion (343) protruding from the second peripheral surface (34C), A semiconductor device (A40, A50) described in Appendix 9, wherein the second protrusion is in contact with the sealing resin (60) and is spaced apart from the first protrusion (342) in the first direction (z).
  • Appendix 11 A semiconductor device (A50) described in Appendix 10, wherein the second protrusion (343) is located between the first protrusion (342) and the first surface (631) in the first direction (z).
  • Appendix 12 The semiconductor device (A40) described in Appendix 10, wherein the second protrusion (343) includes the first end surface (34A). Appendix 13.
  • the semiconductor device further includes a second semiconductor element (32) that is electrically connected to the first semiconductor element (31) and is covered with the sealing resin (60),
  • the substrate (10) includes a second conductive layer (14) spaced apart from the first conductive layer (13) in a second direction (x) perpendicular to the first direction (z),
  • the semiconductor device (A10) according to any one of appendices 7 to 12, wherein the second semiconductor element (32) is conductively bonded to the second conductive layer. Appendix 14.
  • the power supply further includes a second power terminal (35) that is electrically connected to the second semiconductor element (32), the second power terminal is spaced from the first power terminal (34) in a third direction (y) perpendicular to each of the first direction (z) and the second direction (x);
  • the semiconductor device further includes a first signal terminal (41) that is electrically connected to the first semiconductor element (31),
  • the sealing resin (60) has a second surface (632) facing the same side as the first surface (631) in the first direction (z), the second surface is located on one side of the first surface in the second direction (x),
  • the sealing resin (60) has a third surface (633) facing the same side as the first surface (631) in the first direction (z), The third surface is located on the opposite side of the first surface with respect to the second surface (632) in the second direction (x),
  • Appendix 17. The semiconductor device (A10) according to any one of appendices 1 to 12, further comprising an external connection member (71) conductively joined to the first power terminal (34). Appendix 18.
  • the sealing resin (60) of each of the plurality of semiconductor devices (A10) is integrated to form a sealing body (82), the sealing body has an opening (821) that opens from the opposite side to the side on which the heat dissipation member (81) is located, with respect to the base material (10) of each of the plurality of semiconductor devices in the first direction (z), A semiconductor module (B) according to Appendix 18, wherein, when viewed in the first direction, the opening is located between the substrate of each of two adjacent semiconductor devices among the plurality of semiconductor devices. Appendix 20.
  • the opening (821) penetrates in the first direction (z), 20.
  • the semiconductor module (B) according to claim 19, wherein the heat dissipation member (81) is exposed from the opening. Appendix 21.
  • the sealing resin (60) has a first recess (65) recessed from the second surface (632), The semiconductor device (A10) described in Appendix 15, wherein the first recess is located between the first signal terminal (41) and the first power terminal (34) in the second direction (x).
  • the sealing resin (60) has a first accommodating portion (632A) that opens from the second surface (632) and is spaced from the first recess (65),
  • the semiconductor device further includes a second signal terminal (42) that is electrically connected to the second semiconductor element (32),
  • the sealing resin (60) has a fourth surface (634) facing the same side as the first surface (631) in the first direction (z), The fourth surface is located between the second surface (632) and the third surface (633) in the second direction (x),
  • the sealing resin (60) has a third recess (67) recessed from the fourth surface (634),
  • Appendix 26 is
  • the first conductive layer (13) includes a first layer (131) and a second layer (132) conductively bonded to one side of the first layer in the first direction (z), the first power terminal (34) is conductively bonded to the first layer;
  • Appendix 27. The semiconductor device (A10) described in Appendix 26, wherein the dimension of the second layer (132) in the first direction (z) is larger than the dimension of the first layer (131) in the first direction. Appendix 28.
  • the substrate (10) includes a first insulating layer (11) located on the opposite side of the first semiconductor element (31) with respect to the first conductive layer (13) in the first direction (z), and a second insulating layer (12) located on the opposite side of the second semiconductor element (32) with respect to the second conductive layer (14) in the first direction,
  • the first layer (131) is bonded to the first insulating layer
  • the substrate (10) includes a first heat dissipation layer (16) located on the opposite side of the first conductive layer (13) with respect to the first insulating layer (11) in the first direction (z), and a second heat dissipation layer (17) located on the opposite side of the second conductive layer (14) with respect to the second insulating layer (12) in the first direction, the first heat dissipation layer is bonded to the first insulating layer; the second heat dissipation layer is bonded to the second insulating layer;
  • the sealing resin (60) has a bottom surface (62) facing the opposite side to the first surface in the first direction,
  • the second insulating layer (12) is spaced apart from the first insulating layer (11); The semiconductor device (A10) according to Appendix 29, wherein the second heat dissipation layer (17) is spaced apart from the first heat dissipation layer (16).
  • the second insulating layer (12) is connected to the first insulating layer (11), The semiconductor device (A20) according to Appendix 29, wherein the second heat dissipation layer (17) is connected to the first heat dissipation layer (16).
  • the power supply further includes a third power terminal (36) that is electrically connected to the second semiconductor element (32), the second conductive layer (14) is a single member;

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

半導体装置は、第１導電層を含む基材と、前記第１導電層の第１方向の一方側に接合された第１半導体素子と、前記第１導電層および前記第１半導体素子に導通する第１電力端子と、前記第１半導体素子を覆う封止樹脂とを備える。前記第１方向に視て、前記第１電力端子は、前記封止樹脂に囲まれている。前記封止樹脂は、前記第１方向の一方側を向く第１面を有する。前記第１電力端子は、前記第１面から露出する第１係合部を有する。

Description

半導体装置および半導体モジュール
　本開示は、半導体装置と、当該半導体装置を具備する半導体モジュールとに関する。
　従来、ＭＯＳＦＥＴやＩＧＢＴなどのスイッチング機能を有する複数の半導体素子を搭載した半導体装置が広く知られている。当該半導体装置は、主に電力変換に用いられる。特許文献１には、当該半導体装置の一例が開示されている。同文献に開示された半導体装置は、第１配線層および第２配線層と、第１配線層に導電接合された第１半導体素子と、第２配線層に導電接合され、かつ第１半導体素子に導通する第２半導体素子と、第１配線層および第２配線層を支持する基板とを備える。さらに当該半導体装置は、第１半導体素子に導通する第１端子と、第２半導体素子に導通する第２端子と、第１半導体素子および第２半導体素子を覆う封止樹脂とを備える。第１端子および第２端子の各々の一部は、封止樹脂の側面から突出している。
　特許文献１に開示されている半導体装置においては、第１端子および第２端子の各々にバスバーなどの外部接続部材を導電接合することがある。この場合において、平面視において第１端子および第２端子の各々が封止樹脂に囲まれた構成である場合、当該第１端子および当該第２端子の各々に対して外部接続部材を導電接合する際、当該外部接続部材の導電接合に手間を要することがある。
特開２０２２－５３８０１号公報
［概要］
　本開示は、従来よりも改良が施された半導体を提供することを一の課題とする。特に本開示は、上記事情に鑑み、電力端子に対する外部接続部材の導電接合を、より容易にすることが可能な半導体装置を提供することをその課題とする。
　本開示の第１の側面によって提供される半導体装置は、第１導電層を含む基材と、前記第１導電層の第１方向の一方側に接合された第１半導体素子と、前記第１導電層および前記第１半導体素子に導通する第１電力端子と、前記第１半導体素子を覆う封止樹脂とを備える。前記第１方向に視て、前記第１電力端子は、前記封止樹脂に囲まれている。前記封止樹脂は、前記第１方向の一方側を向く第１面を有する。前記第１電力端子は、前記第１面から露出する第１係合部を有する。
　本開示の第２の側面によって提供される半導体モジュールは、放熱部材と、複数の半導体装置とを備える。前記複数の半導体装置の各々は、本開示の第１の側面によって提供される半導体装置と同一の構成を具備する。前記複数の半導体装置の各々の基材は、前記放熱部材の第１方向の一方側に接合されている。
　本開示のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。
図１は、本開示の第１実施形態に係る半導体装置を複数具備する半導体モジュールの斜視図である。 図２は、本開示の第１実施形態に係る半導体装置の平面図である。 図３は、図２に対応する平面図であり、封止樹脂および放熱部材を透過している。 図４は、図３に対応する平面図であり、第１導通部材および第２導通部材をさらに透過している。 図５は、図２に示す半導体装置の底面図であり、放熱部材および接合層の図示を省略している。 図６は、図４のＶＩ－ＶＩ線に沿う断面図である。 図７は、図４のＶＩＩ－ＶＩＩ線に沿う断面図である。 図８は、図６の部分拡大図であり、第１半導体素子およびその近傍を示している。 図９は、図６の部分拡大図であり、第２半導体素子およびその近傍を示している。 図１０は、図４のＸ－Ｘ線に沿う断面図である。 図１１は、図４のＸＩ－ＸＩ線に沿う断面図である。 図１２は、図２の部分拡大図である。 図１３は、図１２のＸＩＩＩ－ＸＩＩＩ線に沿う断面図である。 図１４は、図１２のＸＩＶ－ＸＩＶ線に沿う断面図である。 図１５は、図１６の部分拡大図であり、第３電力端子およびその近傍を示している。 図１６は、図１に示す半導体モジュールの平面図である。 図１７は、図１６のＸＶＩＩ－ＸＶＩＩ線に沿う断面図である。 図１８は、本開示の第２実施形態に係る半導体装置の平面図であり、封止樹脂、放熱部材、第１導通部材および第２導通部材を透過している。 図１９は、図１８に示す半導体装置の底面図であり、放熱部材および接合層の図示を省略している。 図２０は、図１８のＸＸ－ＸＸ線に沿う断面図である。 図２１は、本開示の第３実施形態に係る半導体装置の部分拡大断面図であり、図１３に対応している。 図２２は、図２１に示す半導体装置の部分拡大断面図であり、図１４に対応している。 図２３は、図２１に示す半導体装置の部分拡大断面図であり、図１５に対応している。 図２４は、本開示の第４実施形態に係る半導体装置の部分拡大平面図である。 図２５は、図２４のＸＸＶ－ＸＸＶ線に沿う断面図である。 図２６は、図２４のＸＸＶＩ－ＸＸＶＩ線に沿う断面図である。 図２７は、本開示の第５実施形態に係る半導体装置の部分拡大平面図である。 図２８は、図２７のＸＸＶＩＩＩ－ＸＸＶＩＩＩ線に沿う断面図である。 図２９は、本開示の第６実施形態に係る半導体装置の部分拡大断面図であり、図１３に対応している。 図３０は、本開示の第７実施形態に係る半導体装置の部分拡大平面図である。 図３１は、図３０のＸＸＸＩ－ＸＸＸＩ線に沿う断面図である。 図３２は、図３０に示す半導体装置が具備する第１電力端子の斜視図である。 図３３は、本開示の第７実施形態の第１変形例に係る半導体装置の部分拡大平面図である。 図３４は、図３３のＸＸＸＩＶ－ＸＸＸＩＶ線に沿う断面図である。 図３５は、図３３に示す半導体装置が具備する第１電力端子の斜視図である。 図３６は、本開示の第７実施形態の第２変形例に係る半導体装置の部分拡大平面図である。 図３７は、図３６のＸＸＸＶＩＩ－ＸＸＸＶＩＩ線に沿う断面図である。 図３８は、図３６に示す半導体装置が具備する第１電力端子の斜視図である。 図３９は、本開示の第８実施形態に係る半導体装置の部分拡大平面図である。 図４０は、図３９のＸＬ－ＸＬ線に沿う断面図である。 図４１は、図３９に示す半導体装置が具備する第１電力端子の斜視図である。 図４２は、本開示の第８実施形態の第１変形例に係る半導体装置の部分拡大平面図である。 図４３は、図４２のＸＬＩＩＩ－ＸＬＩＩＩ線に沿う断面図である。 図４４は、図４２に示す半導体装置が具備する第１電力端子の斜視図である。 図４５は、本開示の第８実施形態の第２変形例に係る半導体装置の部分拡大平面図である。 図４６は、図４５のＸＬＶＩ－ＸＬＶＩ線に沿う断面図である。 図４７は、図４５に示す半導体装置が具備する第１電力端子の斜視図である。 図４８は、本開示の第９実施形態に係る半導体装置の部分拡大平面図である。 図４９は、図４８のＸＬＩＸ－ＸＬＩＸ線に沿う断面図である。 図５０は、図４８に示す半導体装置が具備する第１電力端子の斜視図である。 図５１は、本開示の第９実施形態の第１変形例に係る半導体装置の部分拡大平面図である。 図５２は、図５１のＬＩＩ－ＬＩＩ線に沿う断面図である。 図５３は、図５１に示す半導体装置が具備する第１電力端子の斜視図である。 図５４は、本開示の第９実施形態の第２変形例に係る半導体装置の部分拡大平面図である。 図５５は、図５４のＬＶ－ＬＶ線に沿う断面図である。 図５６は、図５４に示す半導体装置が具備する第１電力端子の斜視図である。 図５７は、本開示の第９実施形態の第３変形例に係る半導体装置の部分拡大平面図である。 図５８は、図５７のＬＶＩＩＩ－ＬＶＩＩＩ線に沿う断面図である。 図５９は、図５７に示す半導体装置が具備する第１電力端子の斜視図である。 図６０は、本開示の第１０実施形態に係る半導体装置の平面図であり、図３に対応している。 図６１は、図６０に示す半導体装置の断面図であり、図６に対応している。
［詳細な説明］
　本開示の詳細について、添付図面に基づき説明する。
　第１実施形態：
　図１～図１５に基づき、本開示の第１実施形態に係る半導体装置Ａ１０について説明する。半導体装置Ａ１０は、後述する半導体モジュールＢの一部を構成する。半導体装置Ａ１０は、基材１０、第１信号配線２１、第２信号配線２２、複数の第１半導体素子３１、複数の第２半導体素子３２、２つのサーミスタ３３、第１電力端子３４、第２電力端子３５、第３電力端子３６、封止樹脂６０、複数の外部接続部材７１、および放熱部材８１を備える。半導体装置Ａ１０は、複数のスリーブ２９、第１信号端子４１～第４信号端子４４、２つの第５信号端子４５、２つの第６信号端子４６、第７信号端子４７、第８信号端子４８、複数の第１ワイヤ５１～複数の第４ワイヤ５４、第５ワイヤ５５および第６ワイヤ５６をさらに備える。ここで、図３は、理解の便宜上、封止樹脂６０および放熱部材８１を透過している。図４は、理解の便宜上、図３に対して第１導通部材３７および第２導通部材３８をさらに透過している。図３では、透過した封止樹脂６０および放熱部材８１の各々を想像線（二点鎖線）で示している。図４では、透過した第１導通部材３７、第２導通部材３８、封止樹脂６０および放熱部材８１の各々を想像線で示している。
　半導体装置Ａ１０の説明においては、便宜上、後述する第１導電層１３の第１搭載面１３Ａの法線方向を「第１方向ｚ」と呼ぶ。第１方向ｚに対して直交する方向を「第２方向ｘ」と呼ぶ。第１方向ｚおよび第２方向ｘの双方に対して直交する方向を「第３方向ｙ」と呼ぶ。さらに半導体装置Ａ１０の説明において「重なっている。」とは、異なる２つの要素に関し、一方の要素の全体が他方の要素に重なっている場合の他、一方の要素の一部が他方の要素に重なっている場合も含む。
　半導体装置Ａ１０は、第１電力端子３４および第２電力端子３５に入力された直流電力を、複数の第１半導体素子３１、および複数の第２半導体素子３２により交流電力に変換する。変換された交流電力は、第３電力端子３６から出力されるとともに、モータなどの電力供給対象に入力される。半導体装置Ａ１０は、インバータなどの電力変換回路の一部を構成する。
　封止樹脂６０は、図６、図１０および図１１に示すように、複数の第１半導体素子３１、および複数の第２半導体素子３２を覆っている。封止樹脂６０は、電気絶縁性を有する。封止樹脂６０は、たとえば黒色のエポキシ樹脂を含む材料からなる。図２および図４に示すように、封止樹脂６０は、頂面６１、底面６２、第１面６３１～第４面６３４、複数の第１収容部６３２Ａ、第２収容部６３４Ａ、および複数の台座部６８を有する。
　図６、図７および図１０に示すように、頂面６１は、第１方向ｚにおいて後述する第１導電層１３の第１搭載面１３Ａと同じ側を向く。底面６２は、第１方向ｚにおいて頂面６１とは反対側を向く。
　図２、図６および図７に示すように、第１面６３１～第４面６３４の各々は、第１方向ｚにおいて頂面６１と同じ側を向く。第１面６３１は、頂面６１の第２方向ｘの一方側に位置する。第２面６３２は、第２方向ｘにおいて頂面６１と第１面６３１との間に位置する。第３面６３３は、第２方向ｘにおいて頂面６１を基準として第１面６３１とは反対側に位置する。第４面６３４は、第２方向ｘにおいて頂面６１と第３面６３３との間に位置する。
　図２および図６に示すように、複数の第１収容部６３２Ａの各々は、第２面６３２から開口するとともに、第２面６３２から凹んでいる。複数の第１収容部６３２Ａは、第３方向ｙに沿って配列されている。複数の第２収容部６３４Ａの各々は、第４面６３４から開口するとともに、第４面６３４から凹んでいる。複数の第２収容部６３４Ａは、第３方向ｙに沿って配列されている。
　図２に示すように、第１方向ｚの視て、複数の台座部６８は、封止樹脂６０の四隅に位置する。複数の台座部６８の各々は、座面６８１を有する。座面６８１は、第１方向ｚにおいて頂面６１と同じ側を向く。第１方向ｚにおいて、座面６８１は、頂面６１よりも基材１０から離れている。複数の台座部６８の各々には、座面６８１から凹む開口が設けられている。
　基材１０は、図４～図７に示すように、複数の第１半導体素子３１、および複数の第２半導体素子３２の各々の第１方向ｚの一方側に位置する。基材１０は、第１絶縁層１１、第２絶縁層１２、第１導電層１３、第２導電層１４、第３導電層１５、第１放熱層１６および第２放熱層１７を含む。これらのうち、後述する第１導電層１３の第２層１３２と、第２導電層１４の第４層１４２とを除く要素は、たとえば活性金属接合法（ＡＭＢ；Active Metal Brazing）により形成された基板から構成される。
　第１絶縁層１１は、図６および図１０に示すように、第１方向ｚにおいて第１導電層１３を基準として複数の第１半導体素子３１とは反対側に位置する。第１絶縁層１１は、第１導電層１３および第３導電層１５を搭載している。第１絶縁層１１は、たとえば窒化アルミニウム（ＡｌＮ）などのセラミックスを含む。第１絶縁層１１は、封止樹脂６０に覆われている。
　第１導電層１３は、図６および図１０に示すように、第１方向ｚにおいて第１絶縁層１１と複数の第１半導体素子３１との間に位置する。第１導電層１３は、複数の第１半導体素子３１、第１信号配線２１および第１電力端子３４を搭載している。第１導電層１３の組成は、銅（Ｃｕ）を含む。第１導電層１３は、封止樹脂６０に覆われている。第１導電層１３は、第１方向ｚにおいて第１絶縁層１１に対向する側とは反対側を向く第１搭載面１３Ａを有する。
　図６および図１０に示すように、第１導電層１３は、第１層１３１および第２層１３２を含む。第１層１３１は、第１絶縁層１１に接合されている。第１層１３１は、第１電力端子３４を搭載している。第２層１３２は、第１方向ｚにおいて第１層１３１を基準として第１絶縁層１１とは反対側に位置する。第２層１３２は、第１搭載面１３Ａを含む。第２層１３２は、複数の第１半導体素子３１、および第１信号配線２１を搭載している。第２層１３２は、接合層３９を介して第１層１３１に導電接合されている。第２層１３２の第１方向ｚの寸法は、第１層１３１の第１方向ｚの寸法より大きい。ここで、接合層３９は、たとえばハンダである。この他、接合層３９は、金属粒子の焼結体でもよい。この場合、当該金属粒子は、たとえば銀（Ａｇ）を含む。
　第３導電層１５は、図１４に示すように、第１方向ｚにおいて第１絶縁層１１と第２電力端子３５との間に位置する。図４に示すように、第３導電層１５は、第１方向ｚに対して直交する方向において第１導電層１３から離れている。第３導電層１５は、第２電力端子３５を搭載している。第３導電層１５の組成は、銅を含む。第３導電層１５は、封止樹脂６０に覆われている。
　第１放熱層１６は、図６、図７および図１０に示すように、第１方向ｚにおいて第１絶縁層１１を基準として第１導電層１３とは反対側に位置する。第１放熱層１６は、第１絶縁層１１に接合されている。図５に示すように、第１放熱層１６は、封止樹脂６０の底面６２から露出している。第１放熱層１６の組成は、銅を含む。第１方向ｚに視て、第１放熱層１６は、第１導電層１３に重なっている。
　第２絶縁層１２は、図６および図１１に示すように、第１方向ｚにおいて第２導電層１４を基準として複数の第２半導体素子３２とは反対側に位置する。図４に示すように、第２絶縁層１２は、第２方向ｘにおいて第１絶縁層１１から離れている。第２絶縁層１２は、第２導電層１４を搭載している。第２絶縁層１２は、たとえば窒化アルミニウムなどのセラミックスを含む。第２絶縁層１２は、封止樹脂６０に覆われている。
　第２導電層１４は、図６および図１１に示すように、第１方向ｚにおいて第２絶縁層１２と複数の第２半導体素子３２との間に位置する。図４に示すように、第２導電層１４は、第２方向ｘにおいて第１導電層１３から離れている。第３導電層１５は、複数の第２半導体素子３２、第２信号配線２２および第３電力端子３６を搭載している。第２導電層１４の組成は、銅を含む。第２導電層１４は、封止樹脂６０に覆われている。第２導電層１４は、第１方向ｚにおいて第２絶縁層１２に対向する側とは反対側を向く第２搭載面１４Ａを有する。
　図６および図１１に示すように、第２導電層１４は、第３層１４１および第４層１４２を含む。第３層１４１は、第２絶縁層１２に接合されている。第３層１４１は、第３電力端子３６を搭載している。第４層１４２は、第１方向ｚにおいて第３層１４１を基準として第２絶縁層１２とは反対側に位置する。第４層１４２は、第２搭載面１４Ａを含む。第４層１４２は、複数の第２半導体素子３２、および第２信号配線２２を搭載している。第４層１４２は、接合層３９を介して第３層１４１に導電接合されている。第４層１４２の第１方向ｚの寸法は、第３層１４１の第１方向ｚの寸法より大きい。
　第２放熱層１７は、図６、図７および図１１に示すように、第１方向ｚにおいて第２絶縁層１２を基準として第２導電層１４とは反対側に位置する。第２放熱層１７は、第２絶縁層１２に接合されている。図５に示すように、第２放熱層１７は、第２方向ｘにおいて第１放熱層１６から離れている。第２放熱層１７は、封止樹脂６０の底面６２から露出している。第２放熱層１７の組成は、銅を含む。第１方向ｚに視て、第２放熱層１７は、第２導電層１４に重なっている。
　複数の第１半導体素子３１は、図６および図１０に示すように、第１導電層１３（第２層１３２）の第１搭載面１３Ａに接合されている。複数の第１半導体素子３１の各々は、いずれも同一の素子である。ここで、複数の第１半導体素子３１は、たとえばＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。この他、複数の第１半導体素子３１は、ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor）を含む電界効果トランジスタや、ＩＧＢＴ（Insulated Gate Bipolar Transistor）のようなバイポーラトランジスタを含む。半導体装置Ａ１０の説明においては、複数の第１半導体素子３１は、ｎチャネル型であり、かつ縦型構造のＭＯＳＦＥＴを対象とする。複数の第１半導体素子３１は、化合物半導体基板を含む。当該化合物半導体基板の組成は、炭化ケイ素（ＳｉＣ）を含む。複数の第１半導体素子３１は、第３方向ｙに沿って配列されている。
　図４および図８に示すように、複数の第１半導体素子３１の各々は、第１電極３１１、第２電極３１２、第１ゲート電極３１３、および２つの第１検出電極３１４を有する。
　図８に示すように、第１電極３１１は、第１方向ｚにおいて第１導電層１３の第１搭載面１３Ａに対向している。半導体装置Ａ１０においては、第１電極３１１には、第１半導体素子３１により変換される前の電力に対応する電流が流れる。すなわち、第１電極３１１は、第１半導体素子３１のドレインに相当する。第１電極３１１は、接合層３９を介して第１搭載面１３Ａに導電接合されている。これにより、複数の第１半導体素子３１の各々の第１電極３１１は、第１導電層１３に導通している。
　図８に示すように、第２電極３１２は、第１方向ｚにおいて第１電極３１１とは反対側に位置する。半導体装置Ａ１０においては、第２電極３１２には、第１半導体素子３１により変換された後の電力に対応する電流が流れる。すなわち、第２電極３１２は、第１半導体素子３１のソースに相当する。
　図８に示すように、第１ゲート電極３１３は、第１方向ｚにおいて第２電極３１２と同じ側に位置する。第１ゲート電極３１３には、第１半導体素子３１を駆動するためのゲート電圧が印加される。図４に示すように、第１方向ｚに視て、第１ゲート電極３１３の面積は、第２電極３１２の面積より小さい。
　図４に示すように、２つの第１検出電極３１４は、第１方向ｚにおいて第２電極３１２および第１ゲート電極３１３と同じ側に位置する。第１検出電極３１４は、第３方向ｙにおいて第１ゲート電極３１３を間に挟んで互いに反対側に位置する。２つの第１検出電極３１４の各々には、第２電極３１２に印加される電圧と等価な電圧が印加される。第１方向ｚに視て、２つの第１検出電極３１４の各々の面積は、第１ゲート電極３１３の面積と略等しい。
　複数の第２半導体素子３２は、図６および図１１に示すように、第２導電層１４（第４層１４２）の第２搭載面１４Ａに接合されている。複数の第２半導体素子３２の各々は、図８に示す複数の第１半導体素子３１の各々と同一の素子である。したがって、複数の第２半導体素子３２は、ｎチャネル型であり、かつ縦型構造のＭＯＳＦＥＴである。複数の第２半導体素子３２は、第３方向ｙに沿って配列されている。
　図４および図９に示すように、複数の第２半導体素子３２の各々は、第３電極３２１、第４電極３２２、第２ゲート電極３２３、および２つの第２検出電極３２４を有する。
　図９に示すように、第３電極３２１は、第２導電層１４の第２搭載面１４Ａに対向している。半導体装置Ａ１０においては、第３電極３２１には、第２半導体素子３２により変換される前の電力に対応する電流が流れる。すなわち、第３電極３２１は、第２半導体素子３２のドレインに相当する。第３電極３２１は、接合層３９を介して第２搭載面１４Ａに導電接合されている。これにより、複数の第２半導体素子３２の各々の第３電極３２１は、第２導電層１４に導通している。
　図９に示すように、第４電極３２２は、第１方向ｚにおいて第３電極３２１とは反対側に位置する。半導体装置Ａ１０においては、第４電極３２２には、第２半導体素子３２により変換された後の電力に対応する電流が流れる。すなわち、第４電極３２２は、第２半導体素子３２のソースに相当する。
　図９に示すように、第２ゲート電極３２３は、第１方向ｚにおいて第４電極３２２と同じ側に位置する。第２ゲート電極３２３には、第２半導体素子３２を駆動するためのゲート電圧が印加される。図４に示すように、第１方向ｚに視て、第２ゲート電極３２３の面積は、第４電極３２２の面積より小さい。
　図４に示すように、２つの第２検出電極３２４は、第１方向ｚにおいて第４電極３２２および第２ゲート電極３２３と同じ側に位置する。第２検出電極３２４は、第３方向ｙにおいて第２ゲート電極３２３を間に挟んで互いに反対側に位置する。２つの第２検出電極３２４の各々には、第４電極３２２に印加される電圧と等価な電圧が印加される。第１方向ｚに視て、２つの第２検出電極３２４の各々の面積は、第２ゲート電極３２３の面積と略等しい。
　第１信号配線２１は、図６に示すように、第１方向ｚにおいて第１導電層１３を基準として第１絶縁層１１とは反対側に位置する。図４に示すように、第１信号配線２１は、第２方向ｘにおいて、複数の第１半導体素子３１と、第１電力端子３４および第２電力端子３５との間に位置する。第１信号配線２１は、封止樹脂６０に覆われている。第１信号配線２１は、第１基層２１１、第１金属層２１２、第１配線層２１３、第３配線層２１４、２つの第５配線層２１５、および第７配線層２１６を有する。
　図４および図１３に示すように、第１基層２１１は、第１配線層２１３、第３配線層２１４、２つの第５配線層２１５、および第７配線層２１６を搭載している。第１基層２１１は、たとえばセラミックスからなる。この他、第１基層２１１は、樹脂シートからなる場合でもよい。
　図１３に示すように、第１金属層２１２は、第１方向ｚにおいて第１導電層１３（第２層１３２）の第１搭載面１３Ａと、第１基層２１１との間に位置する。第１金属層２１２は、第１基層２１１に接合されている。第１金属層２１２の組成は、銅を含む。第１金属層２１２は、接合層３９を介して第１搭載面１３Ａに接合されている。
　図１３に示すように、第１配線層２１３は、第１方向ｚにおいて第１基層２１１を基準として第１金属層２１２とは反対側に位置する。第１配線層２１３は、第１基層２１１に接合されている。第１配線層２１３の組成は、銅を含む。第１配線層２１３は、第３方向ｙに延びる部分を含む。
　図１３に示すように、第３配線層２１４は、第１方向ｚにおいて第１基層２１１を基準として第１金属層２１２とは反対側に位置する。第３配線層２１４は、第１基層２１１に接合されている。第３配線層２１４の組成は、銅を含む。第３配線層２１４は、第３方向ｙに延びる部分を含む。当該延びる部分は、第２方向ｘにおいて第１配線層２１３の隣に位置する。
　図１３に示すように、２つの第５配線層２１５は、第１方向ｚにおいて第１基層２１１を基準として第１金属層２１２とは反対側に位置する。２つの第５配線層２１５は、第１基層２１１に接合されている。図４に示すように、２つの第５配線層２１５は、第３方向ｙにおいて互いに隣り合っている。２つの第５配線層２１５の組成は、銅を含む。
　図４に示すように、第７配線層２１６は、２つの第５配線層２１５の第３方向ｙの一方側に位置する。第７配線層２１６は、第１方向ｚにおいて第１基層２１１を基準として第１金属層２１２とは反対側に位置する。第７配線層２１６は、第１基層２１１に接合されている。第７配線層２１６の組成は、銅を含む。
　第２信号配線２２は、図６に示すように、第１方向ｚにおいて第２導電層１４を基準として第２絶縁層１２とは反対側に位置する。図４に示すように、第２信号配線２２は、第２方向ｘにおいて、複数の第２半導体素子３２と、第３電力端子３６との間に位置する。第２信号配線２２は、封止樹脂６０に覆われている。第２信号配線２２は、第２基層２２１、第２金属層２２２、第２配線層２２３、第４配線層２２４、２つの第６配線層２２５、および第８配線層２２６を有する。
　図４および図１５に示すように、第２基層２２１は、第２配線層２２３、第４配線層２２４、２つの第６配線層２２５、および第８配線層２２６を搭載している。第２基層２２１は、たとえばセラミックスからなる。この他、第２基層２２１は、樹脂シートからなる場合でもよい。
　図１５に示すように、第２金属層２２２は、第１方向ｚにおいて第２導電層１４（第４層１４２）の第２搭載面１４Ａと、第２基層２２１との間に位置する。第２金属層２２２は、第２基層２２１に接合されている。第２金属層２２２の組成は、銅を含む。第２金属層２２２は、接合層３９を介して第２搭載面１４Ａに接合されている。
　図１５に示すように、第２配線層２２３は、第１方向ｚにおいて第２基層２２１を基準として第２金属層２２２とは反対側に位置する。第２配線層２２３は、第２基層２２１に接合されている。第２配線層２２３の組成は、銅を含む。第２配線層２２３は、第３方向ｙに延びる部分を含む。
　図１５に示すように、第４配線層２２４は、第１方向ｚにおいて第２基層２２１を基準として第２金属層２２２とは反対側に位置する。第４配線層２２４は、第２基層２２１に接合されている。第４配線層２２４の組成は、銅を含む。第４配線層２２４は、第３方向ｙに延びる部分を含む。当該延びる部分は、第２方向ｘにおいて第２配線層２２３の隣に位置する。
　図１５に示すように、２つの第６配線層２２５は、第１方向ｚにおいて第２基層２２１を基準として第２金属層２２２とは反対側に位置する。２つの第６配線層２２５は、第２基層２２１に接合されている。図４に示すように、２つの第６配線層２２５は、第３方向ｙにおいて互いに隣り合っている。２つの第６配線層２２５の組成は、銅を含む。
　図４に示すように、第８配線層２２６は、２つの第６配線層２２５の第３方向ｙの一方側に位置する。第８配線層２２６は、第１方向ｚにおいて第２基層２２１を基準として第２金属層２２２とは反対側に位置する。第８配線層２２６は、第２基層２２１に接合されている。第８配線層２２６の組成は、銅を含む。
　複数のスリーブ２９は、図４および図１３に示すように、接合層３９を介して、第１信号配線２１の第１配線層２１３、第３配線層２１４、２つの第５配線層２１５、および第７配線層２１６に個別に導電接合されている。あわせて、複数のスリーブ２９は、接合層３９を介して、第２信号配線２２の第２配線層２２３、第４配線層２２４、２つの第６配線層２２５、および第８配線層２２６に個別に導電接合されている。複数のスリーブ２９の各々は、第１方向ｚに延びる円筒状である。複数のスリーブ２９は、金属などの導体を含む材料からなる。
　２つのサーミスタ３３のうち一方のサーミスタ３３は、図４に示すように、第１信号配線２１の２つの第５配線層２１５に導電接合されている。２つのサーミスタ３３のうち他方のサーミスタ３３は、第２信号配線２２の２つの第６配線層２２５に導電接合されている。２つのサーミスタ３３は、半導体装置Ａ１０の温度検出用センサとして用いられる。
　第１電力端子３４は、図４に示すように、第２方向ｘにおいて第１信号配線２１を基準として複数の第１半導体素子３１とは反対側に位置する。図６に示すように、第１電力端子３４は、第１導電層１３の第１層１３１に導電接合されている。これにより、第１電力端子３４は、複数の第１半導体素子３１の各々の第１電極３１１に導通している。図２に示すように、第１電力端子３４は、封止樹脂６０に囲まれている。第１電力端子３４は、封止樹脂６０の第１面６３１から露出している。半導体装置Ａ１０においては、第１電力端子３４は、電力変換対象となる直流電力が入力されるＰ端子（正極）である。第１電力端子３４の組成は、銅を含む。図１３および図１４に示すように、第１電力端子３４は、第１端面３４Ａ、第１周面３４Ｂ、第２周面３４Ｃ、第１係合部３４１および第１張出部３４２を有する。
　図１３および図１４に示すように、第１端面３４Ａは、第１方向ｚにおいて封止樹脂６０の第１面６３１と同じ側を向く。第１端面３４Ａは、第１面６３１から露出している。第１端面３４Ａの周縁は、円形状である。第１係合部３４１は、第１面６３１から露出している。図２に示すように、第１方向ｚに視て、第１係合部３４１は、第１端面３４Ａに囲まれている。第１方向ｚに視て、第１端面３４Ａの面積は、第１係合部３４１の面積より大きい。第１係合部３４１は、第１端面３４Ａから開口している。第１係合部３４１は、第１方向ｚに延びている。第１係合部３４１は、第１方向ｚに貫通している。
　図１３および図１４に示すように、第１周面３４Ｂは、第１方向ｚに対して直交する方向を向く。第１周面３４Ｂは、第１係合部３４１を規定している。第１周面３４Ｂには、ねじが形成されている。当該ねじは、たとえば雌ねじである。第２周面３４Ｃは、第１方向ｚに対して直交する方向において第１周面３４Ｂとは反対側を向く。第２周面３４Ｃは、凸状の曲面であるとともに、第１方向ｚに起立している。第２周面３４Ｃは、封止樹脂６０に接している。図１２および図１４に示すように、第１張出部３４２は、第２周面３４Ｃから突出している。第１張出部３４２は、第１導電層１３の第１層１３１に導電接合されている。第１張出部３４２は、第３方向ｙにおいて第２周面３４Ｃを基準として互いに反対側に位置する２つの部分を含む。第１方向ｚに視て、当該２つの部分の各々の周縁は、第３方向ｙに凸状である曲線を含む。
　第２電力端子３５は、図４に示すように、第２方向ｘにおいて第１信号配線２１を基準として複数の第１半導体素子３１とは反対側に位置する。第２電力端子３５は、第３方向ｙにおいて第１電力端子３４から離れている。図７に示すように、第２電力端子３５は、第３導電層１５に導電接合されている。図２に示すように、第２電力端子３５は、封止樹脂６０に囲まれている。第２電力端子３５は、封止樹脂６０の第１面６３１から露出している。半導体装置Ａ１０においては、第２電力端子３５は、電力変換対象となる直流電力が入力されるＮ端子（負極）である。第２電力端子３５の組成は、銅を含む。図１４に示すように、第２電力端子３５は、第２端面３５Ａおよび第２係合部３５１を有する。
　図１４に示すように、第２端面３５Ａは、第１方向ｚにおいて封止樹脂６０の第１面６３１と同じ側を向く。第２端面３５Ａは、第１面６３１から露出している。第２係合部３５１は、第１面６３１から露出している。図２に示すように、第１方向ｚに視て、第２係合部３５１は、第２端面３５Ａに囲まれている。第１方向ｚに視て、第２端面３５Ａの面積は、第２係合部３５１の面積より大きい。第２係合部３５１は、第２端面３５Ａから開口している。第２係合部３５１は、第１方向ｚに延びている。第２係合部３５１は、第１方向ｚに貫通している。
　第３電力端子３６は、図４に示すように、第２方向ｘにおいて第２信号配線２２を基準として複数の第２半導体素子３２とは反対側に位置する。図６および図７に示すように、第３電力端子３６は、第２導電層１４の第３層１４１に導電接合されている。これにより、第３電力端子３６は、複数の第２半導体素子３２の各々の第３電極３２１に導通している。図２に示すように、第３電力端子３６は、封止樹脂６０に囲まれている。第３電力端子３６は、封止樹脂６０の第３面６３３から露出している。複数の第１半導体素子３１、および複数の第２半導体素子３２により変換された交流電力は、第３電力端子３６から出力される。第３電力端子３６の組成は、銅を含む。図１５に示すように、第３電力端子３６は、第３端面３６Ａおよび第３係合部３６１を有する。
　図１５に示すように、第３端面３６Ａは、第１方向ｚにおいて封止樹脂６０の第３面６３３と同じ側を向く。第３端面３６Ａは、第３面６３３から露出している。第３係合部３６１は、第３面６３３から露出している。図２に示すように、第１方向ｚに視て、第３係合部３６１は、第３端面３６Ａに囲まれている。第１方向ｚに視て、第３端面３６Ａの面積は、第３係合部３６１の面積より大きい。第３係合部３６１は、第３端面３６Ａから開口している。第３係合部３６１は、第１方向ｚに延びている。第３係合部３６１は、第１方向ｚに貫通している。
　第１導通部材３７は、図６に示すように、複数の第１半導体素子３１を基準として第１導電層１３とは反対側に位置する。第１導通部材３７は、第１導電層１３から離れている。第１導通部材３７は、金属クリップである。第１導通部材３７の組成は、銅を含む。第１導通部材３７は、封止樹脂６０に覆われている。図３および図８に示すように、第１導通部材３７の第２方向ｘの一方側は、接合層３９を介して複数の第１半導体素子３１の各々の第２電極３１２に導電接合されている。これにより、第１導通部材３７は、複数の第１半導体素子３１の各々の第２電極３１２に導通している。第１導通部材３７の他方側は、接合層３９を介して第２導電層１４（第４層１４２）の第２搭載面１４Ａに導電接合されている。これにより、第１導通部材３７は、複数の第２半導体素子３２の各々の第３電極３２１に導通している。したがって、複数の第１半導体素子３１の各々の第２電極３１２は、複数の第２半導体素子３２の各々の第３電極３２１に導通している。
　第２導通部材３８は、図７に示すように、複数の第２半導体素子３２を基準として第２導電層１４とは反対側に位置する。第２導通部材３８は、第１導電層１３および第１導通部材３７から離れている。第２導通部材３８は、金属クリップである。第２導通部材３８の組成は、銅を含む。第２導通部材３８は、封止樹脂６０に覆われている。図３および図９に示すように、第２導通部材３８の第２方向ｘの一方側は、接合層３９を介して複数の第２半導体素子３２の各々の第４電極３２２に導電接合されている。これにより、第２導通部材３８は、複数の第２半導体素子３２の各々の第４電極３２２に導通している。第２導通部材３８の他方側は、接合層３９を介して第３導電層１５に導電接合されている。これにより、第２導通部材３８は、第３電力端子３６に導通している。したがって、第３電力端子３６は、複数の第２半導体素子３２の各々の第４電極３２２に導通している。
　第１信号端子４１は、図４に示すように、複数のスリーブ２９のうち、第１信号配線２１の第１配線層２１３に導電接合されたスリーブ２９に圧入されている。これにより、第１信号端子４１は、第１配線層２１３に導通している。第１信号端子４１には、複数の第１半導体素子３１が駆動するためのゲート電圧が印加される。第１信号端子４１は、第１方向ｚに延びる金属ピンである。図１０に示すように、第１信号端子４１の一部は、封止樹脂６０の第２面６３２から突出している。図２に示すように、第１方向ｚに視て、第１信号端子４１は、封止樹脂６０の複数の第１収容部６３２Ａのいずれかに重なっている。
　複数の第１ワイヤ５１の各々は、図４および図８に示すように、複数の第１半導体素子３１の各々の第１ゲート電極３１３と、第１信号配線２１の第１配線層２１３とに導電接合されている。これにより、第１信号端子４１は、複数の第１半導体素子３１の各々の第１ゲート電極３１３に導通している。図６に示すように、複数の第１ワイヤ５１は、封止樹脂６０に覆われている。複数の第１ワイヤ５１の組成は、金（Ａｕ）を含む。この他、複数の第１ワイヤ５１の組成は、アルミニウム（Ａｌ）および銅のいずれかを含む場合でもよい。
　第２信号端子４２は、図４に示すように、複数のスリーブ２９のうち、第２信号配線２２の第２配線層２２３に導電接合されたスリーブ２９に圧入されている。これにより、第２信号端子４２は、第２配線層２２３に導通している。第２信号端子４２には、複数の第２半導体素子３２が駆動するためのゲート電圧が印加される。第２信号端子４２は、第１方向ｚに延びる金属ピンである。図１１に示すように、第２信号端子４２の一部は、封止樹脂６０の第４面６３４から突出している。図２に示すように、第１方向ｚに視て、第２信号端子４２は、封止樹脂６０の複数の第２収容部６３４Ａのいずれかに重なっている。
　複数の第２ワイヤ５２の各々は、図４および図９に示すように、複数の第２半導体素子３２の各々の第２ゲート電極３２３と、第２信号配線２２の第２配線層２２３とに導電接合されている。これにより、第２信号端子４２は、複数の第２半導体素子３２の各々の第２ゲート電極３２３に導通している。図６に示すように、複数の第２ワイヤ５２は、封止樹脂６０に覆われている。複数の第２ワイヤ５２の組成は、金を含む。この他、複数の第２ワイヤ５２の組成は、アルミニウムおよび銅のいずれかを含む場合でもよい。
　第３信号端子４３は、図４に示すように、複数のスリーブ２９のうち、第１信号配線２１の第３配線層２１４に導電接合されたスリーブ２９に圧入されている。これにより、第３信号端子４３は、第３配線層２１４に導通している。第３信号端子４３には、複数の第１半導体素子３１の各々の２つの第１検出電極３１４に印加される電圧と等電位の電圧が印加される。第３信号端子４３は、第１方向ｚに延びる金属ピンである。図１０に示すように、第３信号端子４３の一部は、封止樹脂６０の第２面６３２から突出している。図２に示すように、第１方向ｚに視て、第３信号端子４３は、封止樹脂６０の複数の第１収容部６３２Ａのいずれかに重なっている。
　複数の第３ワイヤ５３の各々は、図４に示すように、複数の第１半導体素子３１の各々の２つの第１検出電極３１４のいずれかと、第１信号配線２１の第３配線層２１４とに導電接合されている。これにより、第３信号端子４３は、複数の第１半導体素子３１の各々の２つの第１検出電極３１４のいずれかに導通している。複数の第３ワイヤ５３は、封止樹脂６０に覆われている。複数の第３ワイヤ５３の組成は、金を含む。この他、複数の第３ワイヤ５３の組成は、アルミニウムおよび銅のいずれかを含む場合でもよい。
　第４信号端子４４は、図４に示すように、複数のスリーブ２９のうち、第２信号配線２２の第４配線層２２４に導電接合されたスリーブ２９に圧入されている。これにより、第４信号端子４４は、第４配線層２２４に導通している。第４信号端子４４には、複数の第２半導体素子３２の各々の２つの第２検出電極３２４に印加される電圧と等電位の電圧が印加される。第４信号端子４４は、第１方向ｚに延びる金属ピンである。図１１に示すように、第４信号端子４４の一部は、封止樹脂６０の第４面６３４から突出している。図２に示すように、第１方向ｚに視て、第４信号端子４４は、封止樹脂６０の複数の第２収容部６３４Ａのいずれかに重なっている。
　複数の第４ワイヤ５４の各々は、図４に示すように、複数の第２半導体素子３２の各々の２つの第２検出電極３２４のいずれかと、第２信号配線２２の第４配線層２２４とに導電接合されている。これにより、第４信号端子４４は、複数の第２半導体素子３２の各々の２つの第２検出電極３２４のいずれかに導通している。複数の第４ワイヤ５４は、封止樹脂６０に覆われている。複数の第４ワイヤ５４の組成は、金を含む。この他、複数の第４ワイヤ５４の組成は、アルミニウムおよび銅のいずれかを含む場合でもよい。
　２つの第５信号端子４５は、図４および図１３に示すように、複数のスリーブ２９のうち、第１信号配線２１の２つの第５配線層２１５に導電接合された２つのスリーブ２９に個別に圧入されている。これにより、２つの第５信号端子４５は、２つの第５配線層２１５に個別に導通している。半導体装置Ａ１０の温度上昇に伴い、２つのサーミスタ３３のうち２つの第５配線層２１５に導電接合されたサーミスタ３３が導通状態になると、２つの第５信号端子４５は相互導通する。図１０に示すように、２つの第５信号端子４５の各々の一部は、封止樹脂６０の第２面６３２から突出している。図２に示すように、第１方向ｚに視て、２つの第５信号端子４５は、封止樹脂６０の複数の第１収容部６３２Ａのうち、２つの第１収容部６３２Ａに個別に重なっている。
　２つの第６信号端子４６は、図４および図１５に示すように、複数のスリーブ２９のうち、第２信号配線２２の２つの第６配線層２２５に導電接合された２つのスリーブ２９に個別に圧入されている。これにより、２つの第６信号端子４６は、２つの第６配線層２２５に個別に導通している。半導体装置Ａ１０の温度上昇に伴い、２つのサーミスタ３３のうち２つの第６配線層２２５に導電接合されたサーミスタ３３が導通状態になると、２つの第６信号端子４６は相互導通する。図１１に示すように、２つの第６信号端子４６の各々の一部は、封止樹脂６０の第４面６３４から突出している。図２に示すように、第１方向ｚに視て、２つの第６信号端子４６は、封止樹脂６０の複数の第２収容部６３４Ａのうち、２つの第２収容部６３４Ａに個別に重なっている。
　第７信号端子４７は、図４に示すように、複数のスリーブ２９のうち、第１信号配線２１の第７配線層２１６に導電接合されたスリーブ２９に圧入されている。これにより、第７信号端子４７は、第７配線層２１６に導通している。第７信号端子４７には、第１導電層１３に印加される電圧と等電位の電圧が印加される。第７信号端子４７は、第１方向ｚに延びる金属ピンである。図１０に示すように、第７信号端子４７の一部は、封止樹脂６０の第２面６３２から突出している。図２に示すように、第１方向ｚに視て、第７信号端子４７は、封止樹脂６０の複数の第１収容部６３２Ａのいずれかに重なっている。
　第５ワイヤ５５は、図４に示すように、第１信号配線２１の第７配線層２１６と、第１導電層１３（第２層１３２）の第１搭載面１３Ａとに導電接合されている。これにより、第７信号端子４７は、第１導電層１３に導通している。第５ワイヤ５５は、封止樹脂６０に覆われている。第５ワイヤ５５の組成は、金を含む。この他、第５ワイヤ５５の組成は、アルミニウムおよび銅のいずれかを含む場合でもよい。
　第８信号端子４８は、図４に示すように、複数のスリーブ２９のうち、第２信号配線２２の第８配線層２２６に導電接合されたスリーブ２９に圧入されている。これにより、第８信号端子４８は、第８配線層２２６に導通している。第８信号端子４８には、第２導電層１４に印加される電圧と等電位の電圧が印加される。第８信号端子４８は、第１方向ｚに延びる金属ピンである。図１１に示すように、第８信号端子４８の一部は、封止樹脂６０の第４面６３４から突出している。図２に示すように、第１方向ｚに視て、第８信号端子４８は、封止樹脂６０の複数の第２収容部６３４Ａのいずれかに重なっている。
　第６ワイヤ５６は、図４に示すように、第２信号配線２２の第８配線層２２６と、第２導電層１４（第４層１４２）の第２搭載面１４Ａとに導電接合されている。これにより、第８信号端子４８は、第２導電層１４に導通している。第６ワイヤ５６は、封止樹脂６０に覆われている。第６ワイヤ５６の組成は、金を含む。この他、第６ワイヤ５６の組成は、アルミニウムおよび銅のいずれかを含む場合でもよい。
　図２および図１２に示すように、封止樹脂６０は、第１規制面６４１、第２規制面６４２、第３規制面６４３、第４規制面６４４、第１凹部６５、第２凹部６６および第３凹部６７を有する。
　図１２および図１３に示すように、第１規制面６４１は、封止樹脂６０の第１面６３１から立ち上がっている。第１規制面６４１は、第２方向ｘにおいて複数の第１半導体素子３１を基準として第１電力端子３４が位置する側を向く。封止樹脂６０の第２面６３２は、第２方向ｘにおいて第１規制面６４１を基準として第１面６３１とは反対側に位置する。第１規制面６４１は、第１方向ｚおいて第２面６３２を基準として第１面６３１とは反対側に位置する部分を含む。
　図１２および図１４に示すように、第２規制面６４２は、封止樹脂６０の第１面６３１から立ち上がっている。第２規制面６４２は、第３方向ｙにおいて第２電力端子３５を基準として第１電力端子３４が位置する側を向く。第２規制面６４２は、第３方向ｙにおいて第１電力端子３４と第２電力端子３５との間に位置する。
　図２および図１５に示すように、第３規制面６４３は、封止樹脂６０の第３面６３３から立ち上がっている。第３規制面６４３は、第２方向ｘにおいて複数の第２半導体素子３２を基準として第３電力端子３６が位置する側を向く。封止樹脂６０の第４面６３４は、第２方向ｘにおいて第３規制面６４３を基準として第３面６３３とは反対側に位置する。第３規制面６４３は、第１方向ｚおいて第４面６３４を基準として第３面６３３とは反対側に位置する部分を含む。
　図１２および図１４に示すように、第４規制面６４４は、封止樹脂６０の第１面６３１から立ち上がっている。第４規制面６４４は、第３方向ｙにおいて第１電力端子３４を基準として第２電力端子３５が位置する側を向く。第４規制面６４４は、第３方向ｙにおいて第２規制面６４２と第２電力端子３５との間に位置する。
　図１３に示すように、第１凹部６５は、封止樹脂６０の第２面６３２から凹んでいる。図１２に示すように、第１凹部６５は、第２方向ｘにおいて第１信号端子４１と、第１電力端子３４および第２電力端子３５との間に位置する。第１凹部６５は、第３方向ｙに延びている。
　図１４に示すように、第２凹部６６は、第１方向ｚにおいて封止樹脂６０の第１面６３１が位置する側から第１方向ｚに凹んでいる。図１２に示すように、第２凹部６６は、第３方向ｙにおいて第２規制面６４２と第２電力端子３５との間に位置する。第２凹部６６は、第２方向ｘに延びている。第２凹部６６は、第１凹部６５につながっている。
　図１５に示すように、第３凹部６７は、封止樹脂６０の第４面６３４から凹んでいる。図２に示すように、第３凹部６７は、第２方向ｘにおいて第２信号端子４２と第３電力端子３６との間に位置する。第３凹部６７は、第３方向ｙに延びている。
　複数の外部接続部材７１は、図２に示すように、第１電力端子３４、第２電力端子３５および第３電力端子３６に個別に導電接合されている。複数の外部接続部材７１は、たとえばバスバーを含む。複数の外部接続部材７１の各々は、締結部材７２を介して第１電力端子３４、第２電力端子３５および第３電力端子３６のいずれかに導電接合されている。締結部材７２は、たとえばボルトである。図１３に示すように、複数の外部接続部材７１のうち第１電力端子３４に導電接合される外部接続部材７１において、締結部材７２は、第１電力端子３４の第１係合部３４１に螺合している。当該外部接続部材７１は、第１電力端子３４の第１端面３４Ａに接している。
　放熱部材８１は、図６および図７に示すように、接合層８３を介して第１放熱層１６および第２放熱層１７に接合されている。放熱部材８１は、半導体装置Ａ１０の冷却に供される。放熱部材８１は、金属を含有する。放熱部材８１は、たとえばアルミニウムを含む材料からなる。接合層８３は、金属粒子の焼結体を含む。当該金属粒子は、銀を含む。この他、当該金属粒子は、銅を含む場合でもよい。封止樹脂６０の底面６２は、放熱部材８１に接している。
　次に、図１６および図１７に基づき、本開示の一実施形態に係る半導体モジュールＢについて説明する。半導体モジュールＢは、複数の半導体装置Ａ１０を具備する。
　図１６および図１７に示すように、半導体モジュールＢにおいては、複数の半導体装置Ａ１０は、第３方向ｙに配列されている。複数の半導体装置Ａ１０の各々の放熱部材８１は、一体となっている。あわせて、複数の半導体装置Ａ１０の各々の封止樹脂６０も一体となっている。一体となった複数の半導体装置Ａ１０の各々の封止樹脂６０を、説明の便宜上、封止体８２と呼ぶ。封止体８２は、放熱部材８１に接している。
　図１６および図１７に示すように、封止体８２は、２つの開口部８２１を有する。２つの開口部８２１の各々は、第１方向ｚにおいて複数の半導体装置Ａ１０の各々の基材１０を基準として、放熱部材８１が位置する側とは反対側から開口している。第１方向ｚに視て、２つの開口部８２１の各々は、複数の半導体装置Ａ１０のうち隣り合う２つの半導体装置Ａ１０の各々の基材１０の間に位置する。半導体モジュールＢにおいては、２つの開口部８２１の各々は、第１方向ｚに貫通している。２つの開口部８２１の各々から放熱部材８１が露出している。
　半導体モジュールＢにおいては、放熱部材８１は、平板状である。この他、放熱部材８１には、第１方向ｚにおいて複数の半導体装置Ａ１０の各々の基材１０が位置する側とは反対側に、放熱性を向上させるためのフィンなどを設けてもよい。
　次に、半導体装置Ａ１０の作用効果について説明する。
　半導体装置Ａ１０は、第１導電層１３を含む基材１０と、第１半導体素子３１と、第１電力端子３４と、封止樹脂６０とを備える。第１電力端子３４は、第１方向ｚに視て封止樹脂６０に囲まれている。封止樹脂６０は、第１方向ｚの一方側を向く第１面６３１を有する。第１電力端子３４は、第１面６３１から露出する第１係合部３４１を有する。本構成をとることにより、外部接続部材７１を第１電力端子３４に導電接合する際、図１３に示すように、第１係合部３４１を外部接続部材７１の位置決め手段として活用しつつ、外部接続部材７１を第１電力端子３４の第１端面３４Ａに導電接合することができる。したがって、本構成によれば、半導体装置Ａ１０においては、第１電力端子３４に対する外部接続部材７１の導電接合を、より容易にすることが可能となる。
　第１電力端子３４は、封止樹脂６０の第１面６３１から露出する第１端面３４Ａを有する。第１方向ｚに視て、第１係合部３４１は、第１端面３４Ａに囲まれている。本構成をとることにより、外部接続部材７１と第１端面３４Ａとの界面における電流密度の均一化を図ることができる。
　第１係合部３４１は、第１電力端子３４の第１端面３４Ａから開口しており、かつ第１方向ｚに延びている。本構成をとることにより、外部接続部材７１を第１電力端子３４に導電接合する際、締結部材７２を第１係合部３４１に挿入することにより、外部接続部材７１を第１電力端子３４に導電接合することができる。さらに、第１電力端子３４は、第１係合部３４１を規定する第１周面３４Ｂを有する。第１周面３４Ｂには、ねじが形成されている。本構成をとることにより、締結部材７２を用いて外部接続部材７１を第１電力端子３４に対してより強固に導電接合することができる。
　第１電力端子３４は、第１方向ｚに対して直交する方向において第１周面３４Ｂとは反対側を向く第２周面３４Ｃと、第２周面３４Ｃから突出する第１張出部３４２とを有する。第１張出部３４２は、第１導電層１３に導電接合されている。本構成をとることにより、締結部材７２を用いて外部接続部材７１を第１電力端子３４に導電接合する際、第１電力端子３４に導入される第１方向ｚの回りのトルクにより、第１導電層１３と第１電力端子３４との界面に発生するせん断応力の集中を低減できる。これにより、第１導電層１３と第１電力端子３４との導電接合部の破断を効果的に抑制できる。
　第２実施形態：
　図１８～図２０に基づき、本開示の第２実施形態に係る半導体装置Ａ２０について説明する。これらの図において、先述した半導体装置Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図１８は、理解の便宜上、第１導通部材３７、第２導通部材３８、封止樹脂６０および放熱部材８１を透過している。図１８では、透過した第１導通部材３７、第２導通部材３８、封止樹脂６０および放熱部材８１の各々を想像線で示している。
　半導体装置Ａ２０においては、基材１０の構成が半導体装置Ａ１０の当該構成と異なる。
　図１８および図２０に示すように、第２絶縁層１２は、第１絶縁層１１の第２方向ｘの一方側につながっている。図１９および図２０に示すように、第２放熱層１７は、第１放熱層１６の第２方向ｘの一方側につながっている。
　次に、半導体装置Ａ２０の作用効果について説明する。
　半導体装置Ａ２０は、第１導電層１３を含む基材１０と、第１半導体素子３１と、第１電力端子３４と、封止樹脂６０とを備える。第１電力端子３４は、第１方向ｚに視て封止樹脂６０に囲まれている。封止樹脂６０は、第１方向ｚの一方側を向く第１面６３１を有する。第１電力端子３４は、第１面６３１から露出する第１係合部３４１を有する。したがって、本構成によれば、半導体装置Ａ２０においても、第１電力端子３４に対する外部接続部材７１の導電接合を、より容易にすることが可能となる。さらに半導体装置Ａ２０においては、半導体装置Ａ１０と共通する構成を具備することにより、半導体装置Ａ１０と同等の作用効果を奏する。
　半導体装置Ａ２０においては、第２絶縁層１２は、第１絶縁層１１につながっている。第２放熱層１７は、第１放熱層１６につながっている。本構成をとることにより、第１半導体素子３１および第２半導体素子３２の各々から発生して第１放熱層１６および第２放熱層１７の各々に伝導した熱の分布が、より均一となる。これにより、半導体装置Ａ２０の放熱性の向上を図ることができる。
　第３実施形態：
　図２１～図２３に基づき、本開示の第３実施形態に係る半導体装置Ａ３０について説明する。これらの図において、先述した半導体装置Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図２１、図２２および図２３はそれぞれ、半導体装置Ａ１０を示す図１３、図１４および図１５に対応している。
　半導体装置Ａ３０においては、第１電力端子３４、第２電力端子３５および第３電力端子３６の構成が、半導体装置Ａ１０の当該構成と異なる。
　図２１および図２２に示すように、第１電力端子３４および第２電力端子３５の各々の一部は、封止樹脂６０の第１面６３１から第１方向ｚに突出している。図２３に示すように、第３電力端子３６の一部は、封止樹脂６０の第３面６３３から第１方向ｚに突出している。
　次に、半導体装置Ａ３０の作用効果について説明する。
　半導体装置Ａ３０は、第１導電層１３を含む基材１０と、第１半導体素子３１と、第１電力端子３４と、封止樹脂６０とを備える。第１電力端子３４は、第１方向ｚに視て封止樹脂６０に囲まれている。封止樹脂６０は、第１方向ｚの一方側を向く第１面６３１を有する。第１電力端子３４は、第１面６３１から露出する第１係合部３４１を有する。したがって、本構成によれば、半導体装置Ａ３０においても、第１電力端子３４に対する外部接続部材７１の導電接合を、より容易にすることが可能となる。さらに半導体装置Ａ３０においては、半導体装置Ａ１０と共通する構成を具備することにより、半導体装置Ａ１０と同等の作用効果を奏する。
　半導体装置Ａ３０においては、第１電力端子３４の一部は、封止樹脂６０の第１面６３１から突出している。本構成をとることにより、第１電力端子３４に外部接続部材７１を導電接合する際、外部接続部材７１を第１電力端子３４の第１端面３４Ａにより確実に接触させることができる。これにより、外部接続部材７１から第１電力端子３４に流れる電流の減少を防止できる。
　第４実施形態：
　図２４～図２６に基づき、本開示の第４実施形態に係る半導体装置Ａ４０について説明する。これらの図において、先述した半導体装置Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。
　半導体装置Ａ４０においては、第１電力端子３４の構成が半導体装置Ａ１０の当該構成と異なる。
　図２４～図２６に示すように、第１電力端子３４は、第２張出部３４３を有する。第２張出部３４３は、第２周面３４Ｃから突出している。第２張出部３４３は、封止樹脂６０に接している。第２張出部３４３は、第１方向ｚにおいて第１張出部３４２から離れている。第２張出部３４３は、第１端面３４Ａを含む。第１方向ｚに視て、第２張出部３４３は、第１係合部３４１を囲んでいる。
　次に、半導体装置Ａ４０の作用効果について説明する。
　半導体装置Ａ４０は、第１導電層１３を含む基材１０と、第１半導体素子３１と、第１電力端子３４と、封止樹脂６０とを備える。第１電力端子３４は、第１方向ｚに視て封止樹脂６０に囲まれている。封止樹脂６０は、第１方向ｚの一方側を向く第１面６３１を有する。第１電力端子３４は、第１面６３１から露出する第１係合部３４１を有する。したがって、本構成によれば、半導体装置Ａ４０においても、第１電力端子３４に対する外部接続部材７１の導電接合を、より容易にすることが可能となる。さらに半導体装置Ａ４０においては、半導体装置Ａ１０と共通する構成を具備することにより、半導体装置Ａ１０と同等の作用効果を奏する。
　半導体装置Ａ４０においては、第１電力端子３４は、第２周面３４Ｃから突出する第２張出部３４３を有する。第２張出部３４３は、第１方向ｚにおいて第１張出部３４２から離れている。第２張出部３４３は、第１端面３４Ａを含む。本構成をとることにより、外部接続部材７１に対する第１端面３４Ａの接触面積がより拡大する。これにより、第１電力端子３４により多くの電流を流すことができる。
　第５実施形態：
　図２７および図２８に基づき、本開示の第５実施形態に係る半導体装置Ａ５０について説明する。これらの図において、先述した半導体装置Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。
　半導体装置Ａ５０においては、第１電力端子３４の構成が、先述した半導体装置Ａ４０の当該構成と異なる。
　図２７および図２８に示すように、第１電力端子３４の第２張出部３４３は、第１方向ｚにおいて第１張出部３４２と封止樹脂６０の第１面６３１との間に位置する。第２張出部３４３の第１方向ｚの両側は、封止樹脂６０に挟まれている。
　次に、半導体装置Ａ５０の作用効果について説明する。
　半導体装置Ａ５０は、第１導電層１３を含む基材１０と、第１半導体素子３１と、第１電力端子３４と、封止樹脂６０とを備える。第１電力端子３４は、第１方向ｚに視て封止樹脂６０に囲まれている。封止樹脂６０は、第１方向ｚの一方側を向く第１面６３１を有する。第１電力端子３４は、第１面６３１から露出する第１係合部３４１を有する。したがって、本構成によれば、半導体装置Ａ５０においても、第１電力端子３４に対する外部接続部材７１の導電接合を、より容易にすることが可能となる。さらに半導体装置Ａ５０においては、半導体装置Ａ１０と共通する構成を具備することにより、半導体装置Ａ１０と同等の作用効果を奏する。
　半導体装置Ａ５０においては、第１電力端子３４は、第２周面３４Ｃから突出する第２張出部３４３を有する。第２張出部３４３は、第１方向ｚにおいて第１張出部３４２と封止樹脂６０の第１面６３１との間に位置する。本構成をとることにより、第１電力端子３４には、封止樹脂６０に対して投錨効果（アンカー効果）が発現する。あわせて、第２張出部３４３の第１方向ｚの両側が封止樹脂６０に挟まれるため、封止樹脂６０から基材１０が脱落することを、より効果的に防止できる。さらに、第１電力端子３４においては、第１方向ｚに視て第２張出部３４３が第１係合部３４１を囲んでいる。本構成をとることにより、外部接続部材７１を第１電力端子３４に導電接合する際、第１電力端子３４に導入される第１方向ｚの回りのトルクによって封止樹脂６０に発生する応力集中を効果的に抑制できる。
　第６実施形態：
　図２９に基づき、本開示の第６実施形態に係る半導体装置Ａ６０について説明する。これらの図において、先述した半導体装置Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図２９は、半導体装置Ａ１０を示す図１３に対応している。
　半導体装置Ａ６０においては、第１電力端子３４の構成が半導体装置Ａ１０の当該構成と異なる。
　図２９に示すように、第１電力端子３４の第１係合部３４１は、第１端面３４Ａから突出している。外部接続部材７１を第１電力端子３４に導電接合する際にあたっては、外部接続部材７１に設けられた第１方向ｚに貫通する孔を第１係合部３４１に嵌め込む。これにより、締結部材７２が不要となる。
　次に、半導体装置Ａ６０の作用効果について説明する。
　半導体装置Ａ６０は、第１導電層１３を含む基材１０と、第１半導体素子３１と、第１電力端子３４と、封止樹脂６０とを備える。第１電力端子３４は、第１方向ｚに視て封止樹脂６０に囲まれている。封止樹脂６０は、第１方向ｚの一方側を向く第１面６３１を有する。第１電力端子３４は、第１面６３１から露出する第１係合部３４１を有する。したがって、本構成によれば、半導体装置Ａ６０においても、第１電力端子３４に対する外部接続部材７１の導電接合を、より容易にすることが可能となる。さらに半導体装置Ａ６０においては、半導体装置Ａ１０と共通する構成を具備することにより、半導体装置Ａ１０と同等の作用効果を奏する。
　第７実施形態：
　図３０～図３２に基づき、本開示の第７実施形態に係る半導体装置Ａ７０について説明する。これらの図において、先述した半導体装置Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。
　半導体装置Ａ７０においては、第１電力端子３４の構成が半導体装置Ａ１０の当該構成と異なる。
　図３０および図３２に示すように、第１電力端子３４は、フィレット部３４４を有する。フィレット部３４４は、第１張出部３４２と第２周面３４Ｃとにつながっている。図３１に示すように、フィレット部３４４は、封止樹脂６０に覆われている。フィレット部３４４は、２つの第１部３４４Ａ、２つの第２部３４４Ｂ、および２つの第３部３４４Ｃを含む。２つの第１部３４４Ａは、第３方向ｙにおいて第２周面３４Ｃを基準として互いに反対側に位置する。２つの第２部３４４Ｂは、２つの第１部３４４Ａの各々の第２方向ｘの一方側に個別につながっている。２つの第２部３４４Ｂは、第３方向ｙにおいて互いに接している。２つの第３部３４４Ｃは、第２方向ｘにおいて２つの第１部３４４Ａを基準として、２つの第２部３４４Ｂとは反対側に位置する。２つの第３部３４４Ｃは、２つの第１部３４４Ａに個別につながっている。２つの第３部３４４Ｃは、第３方向ｙにおいて互いに接している。第１方向ｚに視て、２つの第１部３４４Ａの各々の面積は、２つの第２部３４４Ｂ、および２つの第３部３４４Ｃの各々の面積より大きい。２つの第１部３４４Ａ、２つの第２部３４４Ｂ、および２つの第３部３４４Ｃの各々の表面は、凹状の曲面である。
　次に、図３３～図３５に基づき、本開示の第７実施形態の第１変形例に係る半導体装置Ａ７１について説明する。半導体装置Ａ７１においては、第１電力端子３４の構成が半導体装置Ａ７０の当該構成と異なる。
　図３３および図３５に示すように、第１電力端子３４は、フィレット部３４４、および２つの面取り部３４５を有する。２つの面取り部３４５は、第２方向ｘにおいて第２周面３４Ｃを基準として互いに反対側に位置する。２つの面取り部３４５の各々は、封止樹脂６０に覆われている。２つの面取り部３４５の各々は、フィレット部３４４につながっている。２つの面取り部３４５の各々は、第２方向ｘを向く平面である。図３４に示すように、フィレット部３４４の表面は、平面である。
　次に、図３６～図３８に基づき、本開示の第７実施形態の第２変形例に係る半導体装置Ａ７２について説明する。半導体装置Ａ７２においては、第１電力端子３４の構成が半導体装置Ａ７０の当該構成と異なる。
　図３８に示すように、第１電力端子３４は、フィレット部３４４、および２つの面取り部３４５を有する。２つの面取り部３４５の各々は、フィレット部３４４および第２周面３４Ｃにつながるとともに、第１端面３４Ａに到達している。２つの面取り部３４５の各々の面積は、半導体装置Ａ７１における第１電力端子３４の２つの面取り部３４５の各々の面積より大きい。図３６～図３８に示すように、第２周面３４Ｃは、第３方向ｙにおいて２つの面取り部３４５を基準として互いに反対側に位置する２つの部分を含む。当該２つの部分の各々は、第１端面３４Ａに対して傾斜している。
　次に、半導体装置Ａ７０の作用効果について説明する。
　半導体装置Ａ７０は、第１導電層１３を含む基材１０と、第１半導体素子３１と、第１電力端子３４と、封止樹脂６０とを備える。第１電力端子３４は、第１方向ｚに視て封止樹脂６０に囲まれている。封止樹脂６０は、第１方向ｚの一方側を向く第１面６３１を有する。第１電力端子３４は、第１面６３１から露出する第１係合部３４１を有する。したがって、本構成によれば、半導体装置Ａ７０においても、第１電力端子３４に対する外部接続部材７１の導電接合を、より容易にすることが可能となる。さらに半導体装置Ａ７０においては、半導体装置Ａ１０と共通する構成を具備することにより、半導体装置Ａ１０と同等の作用効果を奏する。
　第８実施形態：
　図３９～図４１に基づき、本開示の第８実施形態に係る半導体装置Ａ８０について説明する。これらの図において、先述した半導体装置Ａ１０および半導体装置Ａ７０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。
　半導体装置Ａ８０においては、第１電力端子３４の構成が半導体装置Ａ１０の当該構成と異なる。
　図３９～図４１に示すように、第１方向ｚに視て、第１電力端子３４の第１張出部３４２は、第２周面３４Ｃの全周を囲んでいる。第１方向ｚに視て、第１張出部３４２の周縁は、円形状である。
　次に、図４２～図４４に基づき、本開示の第８実施形態の第１変形例に係る半導体装置Ａ８１について説明する。半導体装置Ａ８１においては、第１電力端子３４の構成が半導体装置Ａ８０の当該構成と異なる。
　図４２～図４４に示すように、第１電力端子３４の第２周面３４Ｃは、第１端面３４Ａに対して傾斜している。
　次に、図４５～図４７に基づき、本開示の第８実施形態の第２変形例に係る半導体装置Ａ８２について説明する。半導体装置Ａ８２においては、第１電力端子３４の構成が半導体装置Ａ８０の当該構成と異なる。
　図４５および図４７に示すように、第１電力端子３４は、フィレット部３４４を有する。第１方向ｚに視て、フィレット部３４４は、第２周面３４Ｃの全周を囲んでいる。図４６に示すように、フィレット部３４４の表面は、平面である。
　次に、半導体装置Ａ８０の作用効果について説明する。
　半導体装置Ａ８０は、第１導電層１３を含む基材１０と、第１半導体素子３１と、第１電力端子３４と、封止樹脂６０とを備える。第１電力端子３４は、第１方向ｚに視て封止樹脂６０に囲まれている。封止樹脂６０は、第１方向ｚの一方側を向く第１面６３１を有する。第１電力端子３４は、第１面６３１から露出する第１係合部３４１を有する。したがって、本構成によれば、半導体装置Ａ８０においても、第１電力端子３４に対する外部接続部材７１の導電接合を、より容易にすることが可能となる。さらに半導体装置Ａ８０においては、半導体装置Ａ１０と共通する構成を具備することにより、半導体装置Ａ１０と同等の作用効果を奏する。
　半導体装置Ａ８０においては、第１方向ｚに視て、第１電力端子３４の第１張出部３４２は、第２周面３４Ｃの全周を囲んでいる。本構成をとることにより、締結部材７２を用いて外部接続部材７１を第１電力端子３４に導電接合する際、第１電力端子３４に導入される第１方向ｚの回りのトルクにより、第１導電層１３と第１電力端子３４との界面に発生するせん断応力の集中をさらに低減できる。これにより、第１導電層１３と第１電力端子３４との導電接合部の破断を、より効果的に抑制できる。
　第９実施形態：
　図４８～図５０に基づき、本開示の第９実施形態に係る半導体装置Ａ９０について説明する。これらの図において、先述した半導体装置Ａ１０および半導体装置Ａ７０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。
　半導体装置Ａ９０においては、第１電力端子３４の構成が半導体装置Ａ１０の当該構成と異なる。
　図４８および図５０に示すように、第１電力端子３４の第１張出部３４２は、第３方向ｙにおいて第２周面３４Ｃを基準として互いに反対側に位置する２つの部分を含む。第１方向ｚに視て、当該２つの部分の各々の周縁は、第２方向ｘに延びる直線を含む。
　次に、図５１～図５３に基づき、本開示の第９実施形態の第１変形例に係る半導体装置Ａ９１について説明する。半導体装置Ａ９１においては、第１電力端子３４の構成が半導体装置Ａ９０の当該構成と異なる。
　図５３に示すように、第１電力端子３４は、２つの面取り部３４５を有する。２つの面取り部３４５の各々は、第２周面３４Ｃにつながるとともに、第１端面３４Ａに到達している。図５１～図５３に示すように、第２周面３４Ｃは、第３方向ｙにおいて２つの面取り部３４５を基準として互いに反対側に位置する２つの部分を含む。当該２つの部分の各々は、第１端面３４Ａに対して傾斜している。
　次に、図５４～図５６に基づき、本開示の第９実施形態の第２変形例に係る半導体装置Ａ９２について説明する。半導体装置Ａ９２においては、第１電力端子３４の構成が半導体装置Ａ９０の当該構成と異なる。
　図５４および図５６に示すように、第１方向ｚに視て、第１電力端子３４の第１端面３４Ａは、多角形状である。第１電力端子３４の第２周面３４Ｃは、第１方向ｚに対して直交する方向において互いに異なる向きを向く複数の部分を含む。当該複数の部分の各々は、平面であるとともに、第１方向ｚに起立している。
　次に、図５７～図５９に基づき、本開示の第９実施形態の第３変形例に係る半導体装置Ａ９３について説明する。半導体装置Ａ９３においては、第１電力端子３４の構成が半導体装置Ａ９０の当該構成と異なる。
　図５７および図５９に示すように、第１方向ｚに視て、第１電力端子３４の第１端面３４Ａは、多角形状である。第１電力端子３４の第２周面３４Ｃは、第１方向ｚに対して直交する方向において互いに異なる向きを向く複数の部分を含む。当該複数の部分の各々は、平面である。当該複数の部分のいくつかは、第１端面３４Ａに対して傾斜している。第２方向ｘに視て、第２周面３４Ｃは、台形状である。
　次に、半導体装置Ａ９０の作用効果について説明する。
　半導体装置Ａ９０は、第１導電層１３を含む基材１０と、第１半導体素子３１と、第１電力端子３４と、封止樹脂６０とを備える。第１電力端子３４は、第１方向ｚに視て封止樹脂６０に囲まれている。封止樹脂６０は、第１方向ｚの一方側を向く第１面６３１を有する。第１電力端子３４は、第１面６３１から露出する第１係合部３４１を有する。したがって、本構成によれば、半導体装置Ａ９０においても、第１電力端子３４に対する外部接続部材７１の導電接合を、より容易にすることが可能となる。さらに半導体装置Ａ９０においては、半導体装置Ａ１０と共通する構成を具備することにより、半導体装置Ａ１０と同等の作用効果を奏する。
　第１０実施形態：
　図６０および図６１に基づき、本開示の第１０実施形態に係る半導体装置Ａ１００について説明する。これらの図において、先述した半導体装置Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図６０および図６１はそれぞれ、半導体装置Ａ１０を示す図３および図６に対応している。
　半導体装置Ａ１００においては、基材１０の構成が半導体装置Ａ１０の当該構成と異なる。
　図６０および図６１に示すように、基材１０の第１導電層１３は、第１層１３１のみを具備する単一の部材である。第１層１３１は、第１搭載面１３Ａを含む。第１信号配線２１、複数の第１半導体素子３１、および第１電力端子３４は、いずれも第１搭載面１３Ａに搭載されている。あわせて、複数の第１半導体素子３１の各々と、第１電力端子３４とは、第１搭載面１３Ａに導電接合されている。
　図６０および図６１に示すように、基材１０の第２導電層１４は、第３層１４１のみを具備する単一の部材である。第３層１４１は、第２搭載面１４Ａを含む。第２信号配線２２、複数の第２半導体素子３２、および第３電力端子３６は、いずれも第２搭載面１４Ａに搭載されている。あわせて、複数の第２半導体素子３２の各々と、第３電力端子３６とは、第１搭載面１３Ａに導電接合されている。
　次に、半導体装置Ａ１００の作用効果について説明する。
　半導体装置Ａ１００は、第１導電層１３を含む基材１０と、第１半導体素子３１と、第１電力端子３４と、封止樹脂６０とを備える。第１電力端子３４は、第１方向ｚに視て封止樹脂６０に囲まれている。封止樹脂６０は、第１方向ｚの一方側を向く第１面６３１を有する。第１電力端子３４は、第１面６３１から露出する第１係合部３４１を有する。したがって、本構成によれば、半導体装置Ａ１００においても、第１電力端子３４に対する外部接続部材７１の導電接合を、より容易にすることが可能となる。さらに半導体装置Ａ１００においては、半導体装置Ａ１０と共通する構成を具備することにより、半導体装置Ａ１０と同等の作用効果を奏する。
　本開示は、先述した実施形態に限定されるものではない。本開示の各部の具体的な構成は、種々に設計変更自在である。
　本開示は、以下の付記に記載した実施形態を含む。
　付記１．
　第１導電層（１３）を含む基材（１０）と、
　前記第１導電層の第１方向（ｚ）の一方側に接合された第１半導体素子（３１）と、
　前記第１導電層および前記第１半導体素子に導通する第１電力端子（３４）と、
　前記第１半導体素子を覆う封止樹脂（６０）と、を備え、
　前記第１方向に視て、前記第１電力端子は、前記封止樹脂に囲まれており、
　前記封止樹脂は、前記第１方向の一方側を向く第１面（６３１）を有し、
　前記第１電力端子は、前記第１面から露出する第１係合部（３４１）を有する、半導体装置（Ａ１０）。
　付記２．
　前記第１電力端子（３４）は、前記第１方向（ｚ）において前記第１面（６３１）と同じ側を向く第１端面（３４Ａ）を有し、
　前記第１端面は、前記第１面から露出しており、
　前記第１方向に視て、前記第１係合部（３４１）は、前記第１端面に囲まれている、付記１に記載の半導体装置（Ａ１０）。
　付記３．
　前記第１方向（ｚ）に視て、前記第１端面（３４Ａ）の面積は、前記第１係合部（３４１）の面積より大きい、付記２に記載の半導体装置（Ａ１０）。
　付記４．
　前記第１係合部（３４１）は、前記第１端面（３４Ａ）から開口している、付記２に記載の半導体装置（Ａ１０）。
　付記５．
　前記第１係合部（３４１）は、前記第１方向（ｚ）に延びている、付記４に記載の半導体装置（Ａ１０）。
　付記６．
　前記第１電力端子（３４）の一部は、前記第１面（６３１）から突出している、付記５に記載の半導体装置（Ａ３０）。
　付記７．
　前記第１半導体素子（３１）および前記第１電力端子（３４）は、前記第１導電層（１３）に導電接合されている、付記５に記載の半導体装置（Ａ１０）。
　付記８．
　前記第１電力端子（３４）は、前記第１方向（ｚ）に対して直交する方向を向き、かつ前記第１係合部（３４１）を規定する第１周面（３４Ｂ）を有し、
　前記第１周面には、ねじが形成されている、付記７に記載の半導体装置（Ａ１０）。
　付記９．
　前記第１電力端子（３４）は、前記第１方向（ｚ）に対して直交する方向において前記第１周面（３４Ｂ）とは反対側を向く第２周面（３４Ｃ）と、前記第２周面から突出する第１張出部（３４２）と、を有し、
　前記第２周面は、前記封止樹脂（６０）に接しており、
　前記第１張出部は、前記第１導電層（１３）に導電接合されている、付記８に記載の半導体装置（Ａ１０）。
　付記１０．
　前記第１電力端子（３４）は、前記第２周面（３４Ｃ）から突出する第２張出部（３４３）を有し、
　前記第２張出部は、前記封止樹脂（６０）に接しており、かつ前記第１方向（ｚ）において前記第１張出部（３４２）から離れている、付記９に記載の半導体装置（Ａ４０，Ａ５０）。
　付記１１．
　前記第２張出部（３４３）は、前記第１方向（ｚ）において前記第１張出部（３４２）と前記第１面（６３１）との間に位置する、付記１０に記載の半導体装置（Ａ５０）。
　付記１２．
　前記第２張出部（３４３）は、前記第１端面（３４Ａ）を含む、付記１０に記載の半導体装置（Ａ４０）。
　付記１３．
　前記第１半導体素子（３１）に導通するとともに、前記封止樹脂（６０）に覆われた第２半導体素子（３２）をさらに備え、
　前記基材（１０）は、前記第１方向（ｚ）に対して直交する第２方向（ｘ）において前記第１導電層（１３）から離れた第２導電層（１４）を含み、
　前記第２半導体素子（３２）は、前記第２導電層に導電接合されている、付記７ないし１２のいずれかに記載の半導体装置（Ａ１０）。
　付記１４．
　前記第２半導体素子（３２）に導通する第２電力端子（３５）をさらに備え、
　前記第２電力端子は、前記第１方向（ｚ）および前記第２方向（ｘ）の各々に対して直交する第３方向（ｙ）において前記第１電力端子（３４）から離れており、
　前記第２電力端子は、前記第１面（６３１）から露出するとともに、前記第１方向に視て前記封止樹脂（６０）に囲まれている、付記１３に記載の半導体装置（Ａ１０）。
　付記１５．
　前記第１半導体素子（３１）に導通する第１信号端子（４１）をさらに備え、
　前記封止樹脂（６０）は、前記第１方向（ｚ）において前記第１面（６３１）と同じ側を向く第２面（６３２）を有し、
　前記第２面は、前記第２方向（ｘ）において前記第１面の一方側に位置しており、
　前記第１信号端子の一部は、前記第２面から突出している、付記１４に記載の半導体装置（Ａ１０）。
　付記１６．
　前記第２導電層（１４）に導電接合された第３電力端子（３６）をさらに備え、
　前記封止樹脂（６０）は、前記第１方向（ｚ）において前記第１面（６３１）と同じ側を向く第３面（６３３）を有し、
　前記第３面は、前記第２方向（ｘ）において前記第２面（６３２）を基準として前記第１面とは反対側に位置しており、
　前記第３電力端子は、前記第３面から露出するとともに、前記第１方向に視て前記封止樹脂に囲まれている、付記１５に記載の半導体装置（Ａ１０）。
　付記１７．
　前記第１電力端子（３４）に導電接合された外部接続部材（７１）をさらに備える、付記１ないし１２のいずれかに記載の半導体装置（Ａ１０）。
　付記１８．
　放熱部材（８１）と、
　各々が付記１に記載の半導体装置と同一の構成を具備する複数の半導体装置（Ａ１０）と、を備え、
　前記複数の半導体装置の各々の前記基材（１０）は、前記放熱部材の前記第１方向（ｚ）の一方側に接合されている、半導体モジュール（Ｂ）。
　付記１９．
　前記複数の半導体装置（Ａ１０）の各々の前記封止樹脂（６０）が一体となった封止体（８２）が構成されており、
　前記封止体は、前記第１方向（ｚ）において前記複数の半導体装置の各々の前記基材（１０）を基準として前記放熱部材（８１）が位置する側とは反対側から開口した開口部（８２１）を有し、
　前記第１方向に視て、前記開口部は、前記複数の半導体装置のうち隣り合う２つの半導体装置の各々の前記基材の間に位置する、付記１８に記載の半導体モジュール（Ｂ）。
　付記２０．
　前記開口部（８２１）は、前記第１方向（ｚ）に貫通しており、
　前記開口部から前記放熱部材（８１）が露出している、付記１９に記載の半導体モジュール（Ｂ）。
　付記２１．
　前記第１係合部（３４１）は、前記第１端面（３４Ａ）から突出している、付記２に記載の半導体装置（Ａ６０）。
　付記２２．
　前記封止樹脂（６０）は、前記第２面（６３２）から凹む第１凹部（６５）を有し、
　前記第１凹部は、前記第２方向（ｘ）において前記第１信号端子（４１）と前記第１電力端子（３４）との間に位置する、付記１５に記載の半導体装置（Ａ１０）。
　付記２３．
　前記封止樹脂（６０）は、前記第２面（６３２）から開口するとともに、前記第１凹部（６５）から離れた第１収容部（６３２Ａ）を有し、
　前記第１方向（ｚ）に視て、前記第１信号端子（４１）は、前記第１収容部に重なっている、付記２２に記載の半導体装置（Ａ１０）。
　付記２４．
　前記第２半導体素子（３２）に導通する第２信号端子（４２）をさらに備え、
　前記封止樹脂（６０）は、前記第１方向（ｚ）において前記第１面（６３１）と同じ側を向く第４面（６３４）を有し、
　前記第４面は、前記第２方向（ｘ）において前記第２面（６３２）と第３面（６３３）との間に位置しており、
　前記第２信号端子の一部は、前記第４面から突出している、付記１６に記載の半導体装置（Ａ１０）。
　付記２５．
　前記封止樹脂（６０）は、前記第４面（６３４）から凹む第３凹部（６７）を有し、
　前記第３凹部は、前記第２方向（ｘ）において前記第２信号端子（４２）と前記第３電力端子（３６）との間に位置する、付記２４に記載の半導体装置（Ａ１０）。
　付記２６．
　前記第１導電層（１３）は、第１層（１３１）と、前記第１層の前記第１方向（ｚ）の一方側に導電接合された第２層（１３２）と、を含み、
　前記第１電力端子（３４）は、前記第１層に導電接合されており、
　前記第１半導体素子（３１）は、前記第２層に導電接合されている、付記１６に記載の半導体装置（Ａ１０）。
　付記２７．
　前記第２層（１３２）の前記第１方向（ｚ）の寸法は、前記第１層（１３１）の前記第１方向の寸法より大きい、付記２６に記載の半導体装置（Ａ１０）。
　付記２８．
　前記基材（１０）は、前記第１方向（ｚ）において前記第１導電層（１３）を基準として前記第１半導体素子（３１）とは反対側に位置する第１絶縁層（１１）と、前記第１方向において前記第２導電層（１４）を基準として前記第２半導体素子（３２）とは反対側に位置する第２絶縁層（１２）と、を含み、
　前記第１層（１３１）は、前記第１絶縁層に接合されており、
　前記第２導電層は、前記第２絶縁層に接合されている、付記２７に記載の半導体装置（Ａ１０）。
　［付記２９］
　前記基材（１０）は、前記第１方向（ｚ）において前記第１絶縁層（１１）を基準として前記第１導電層（１３）とは反対側に位置する第１放熱層（１６）と、前記第１方向において前記第２絶縁層（１２）を基準として前記第２導電層（１４）とは反対側に位置する第２放熱層（１７）と、を含み、
　前記第１放熱層は、前記第１絶縁層に接合されており、
　前記第２放熱層は、前記第２絶縁層に接合されており、
　前記封止樹脂（６０）は、前記第１方向において前記第１面とは反対側を向く底面（６２）を有し、
　前記第１放熱層および前記第２放熱層は、前記底面から露出している、付記２８に記載の半導体装置（Ａ１０）。
　［付記３０］
　前記第２絶縁層（１２）は、前記第１絶縁層（１１）から離れており、
　前記第２放熱層（１７）は、前記第１放熱層（１６）から離れている、付記２９に記載の半導体装置（Ａ１０）。
　［付記３１］
　前記第２絶縁層（１２）は、前記第１絶縁層（１１）につながっており、
　前記第２放熱層（１７）は、前記第１放熱層（１６）につながっている、付記２９に記載の半導体装置（Ａ２０）。
　［付記３２］
　前記第１導電層（１３）は、単一の部材である、付記７に記載の半導体装置（Ａ１００）。
　［付記３３］
　前記第２半導体素子（３２）に導通する第３電力端子（３６）をさらに備え、
　前記第２導電層（１４）は、単一の部材であり、
　前記第３電力端子は、前記第２導電層に導電接合されている、付記１４に記載の半導体装置（Ａ１００）。
　　Ａ１０～Ａ６０，Ａ７０～Ａ７２，：半導体装置
　　Ａ８０～Ａ８２，Ａ９０～Ａ９３，Ａ１００：半導体装置
　　Ｂ：半導体モジュール
　　１０：基材　　１１，１２：第１絶縁層，第２絶縁層
　　１３：第１導電層　　１３Ａ：第１搭載面
　　１３１，１３２：第１層，第２層
　　１４：第２導電層　　１４Ａ：第２搭載面
　　１４１，１４２：第３層，第４層　　１５：第３導電層
　　１６，１７：第１放熱層，第２放熱層
　　２１：第１信号配線　　２１１：第１基層　　２１２：第１金属層
　　２１３～２１６：第１配線層，第３配線層，第５配線層，第７配線層
　　２２：第２信号配線　　２２１：第２基層　　２２２：第２金属層
　　２２３～２２６：第２配線層，第４配線層，第６配線層，第８配線層
　　２９：スリーブ
　　３１：第１半導体素子　　３１１，３１２：第１電極，第２電極
　　３１３：第１ゲート電極　　３１４：第１検出電極
　　３２：第２半導体素子　　３２１，３２２：第３電極，第４電極
　　３２３：第２ゲート電極　　３２４：第２検出電極
　　３３：サーミスタ
　　３４：第１電力端子　　３４Ａ：第１端面
　　３４Ｂ，３４Ｃ：第１周面，第２周面
　　３４１：第１係合部　　３４２，３４３：第１張出部，第２張出部
　　３４４：フィレット部
　　３４４Ａ，３４４Ｂ，３４４Ｃ：第１領域，第２領域，第３領域
　　３４５：面取り部
　　３５：第２電力端子　　３５Ａ：第２端面　　３５１：第２係合部
　　３６：第３電力端子　　３６Ａ：第３端面　　３６１：第３係合部
　　３７，３８：第１導通部材，第２導通部材　　３９：接合層
　　４１～４８：第１信号端子～第８信号端子
　　５１～５６：第１ワイヤ～第６ワイヤ
　　６０：封止樹脂　　６１：頂面　　６２：底面
　　６３１～６３４：第１面～第４面
　　６３２Ａ，６３４Ａ：第１収容部，第２収容部
　　６４１～６４４：第１規制面～第４規制面
　　６５，６６，６７：第１凹部，第２凹部，第３凹部
　　６８：台座部　　６８１：座面
　　７１：外部接続部材　　７２：締結部材
　　８１：放熱部材　　８２：封止体　　８２１：開口部　　８３：接合層
　　ｚ，ｘ，ｙ：第１方向，第２方向，第３方向

 

Claims (20)

  1. 　第１導電層を含む基材と、
    　前記第１導電層の第１方向の一方側に接合された第１半導体素子と、
    　前記第１導電層および前記第１半導体素子に導通する第１電力端子と、
    　前記第１半導体素子を覆う封止樹脂と、を備え、
    　前記第１方向に視て、前記第１電力端子は、前記封止樹脂に囲まれており、
    　前記封止樹脂は、前記第１方向の一方側を向く第１面を有し、
    　前記第１電力端子は、前記第１面から露出する第１係合部を有する、半導体装置。
  2. 　前記第１電力端子は、前記第１方向において前記第１面と同じ側を向く第１端面を有し、
    　前記第１端面は、前記第１面から露出しており、
    　前記第１方向に視て、前記第１係合部は、前記第１端面に囲まれている、請求項１に記載の半導体装置。
  3. 　前記第１方向に視て、前記第１端面の面積は、前記第１係合部の面積より大きい、請求項２に記載の半導体装置。
  4. 　前記第１係合部は、前記第１端面から開口している、請求項２に記載の半導体装置。
  5. 　前記第１係合部は、前記第１方向に延びている、請求項４に記載の半導体装置。
  6. 　前記第１電力端子の一部は、前記第１面から突出している、請求項５に記載の半導体装置。
  7. 　前記第１半導体素子および前記第１電力端子は、前記第１導電層に導電接合されている、請求項５に記載の半導体装置。
  8. 　前記第１電力端子は、前記第１方向に対して直交する方向を向き、かつ前記第１係合部を規定する第１周面を有し、
    　前記第１周面には、ねじが形成されている、請求項７に記載の半導体装置。
  9. 　前記第１電力端子は、前記第１方向に対して直交する方向において前記第１周面とは反対側を向く第２周面と、前記第２周面から突出する第１張出部と、を有し、
    　前記第２周面は、前記封止樹脂に接しており、
    　前記第１張出部は、前記第１導電層に導電接合されている、請求項８に記載の半導体装置。
  10. 　前記第１電力端子は、前記第２周面から突出する第２張出部を有し、
    　前記第２張出部は、前記封止樹脂に接しており、かつ前記第１方向において前記第１張出部から離れている、請求項９に記載の半導体装置。
  11. 　前記第２張出部は、前記第１方向において前記第１張出部と前記第１面との間に位置する、請求項１０に記載の半導体装置。
  12. 　前記第２張出部は、前記第１端面を含む、請求項１０に記載の半導体装置。
  13. 　前記第１半導体素子に導通するとともに、前記封止樹脂に覆われた第２半導体素子をさらに備え、
    　前記基材は、前記第１方向に対して直交する第２方向において前記第１導電層から離れた第２導電層を含み、
    　前記第２半導体素子は、前記第２導電層に導電接合されている、請求項７ないし１２のいずれかに記載の半導体装置。
  14. 　前記第２半導体素子に導通する第２電力端子をさらに備え、
    　前記第２電力端子は、前記第１方向および前記第２方向の各々に対して直交する第３方向において前記第１電力端子から離れており、
    　前記第２電力端子は、前記第１面から露出するとともに、前記第１方向に視て前記封止樹脂に囲まれている、請求項１３に記載の半導体装置。
  15. 　前記第１半導体素子に導通する第１信号端子をさらに備え、
    　前記封止樹脂は、前記第１方向において前記第１面と同じ側を向く第２面を有し、
    　前記第２面は、前記第２方向において前記第１面の一方側に位置しており、
    　前記第１信号端子の一部は、前記第２面から突出している、請求項１４に記載の半導体装置。
  16. 　前記第２導電層に導電接合された第３電力端子をさらに備え、
    　前記封止樹脂は、前記第１方向において前記第１面と同じ側を向く第３面を有し、
    　前記第３面は、前記第２方向において前記第２面を基準として前記第１面とは反対側に位置しており、
    　前記第３電力端子は、前記第３面から露出するとともに、前記第１方向に視て前記封止樹脂に囲まれている、請求項１５に記載の半導体装置。
  17. 　前記第１電力端子に導電接合された外部接続部材をさらに備える、請求項１ないし１２のいずれかに記載の半導体装置。
  18. 　放熱部材と、
    　各々が請求項１に記載の半導体装置と同一の構成を具備する複数の半導体装置と、を備え、
    　前記複数の半導体装置の各々の前記基材は、前記放熱部材の前記第１方向の一方側に接合されている、半導体モジュール。
  19. 　前記複数の半導体装置の各々の前記封止樹脂が一体となった封止体が構成されており、
    　前記封止体は、前記第１方向において前記複数の半導体装置の各々の前記基材を基準として前記放熱部材が位置する側とは反対側から開口した開口部を有し、
    　前記第１方向に視て、前記開口部は、前記複数の半導体装置のうち隣り合う２つの半導体装置の各々の前記基材の間に位置する、請求項１８に記載の半導体モジュール。
  20. 　前記開口部は、前記第１方向に貫通しており、
    　前記開口部から前記放熱部材が露出している、請求項１９に記載の半導体モジュール。
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