WO2025253958A1 - 半導体装置 - Google Patents

半導体装置

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WO2025253958A1
WO2025253958A1 PCT/JP2025/018912 JP2025018912W WO2025253958A1 WO 2025253958 A1 WO2025253958 A1 WO 2025253958A1 JP 2025018912 W JP2025018912 W JP 2025018912W WO 2025253958 A1 WO2025253958 A1 WO 2025253958A1
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WO
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chip
voltage
circuit
regulator circuit
semiconductor device
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Application number
PCT/JP2025/018912
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English (en)
French (fr)
Inventor
亮次 小金井
斉 甲斐
由実 八並
修一 藤崎
子鍵 胡
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Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
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Publication date
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Pending legal-status Critical Current
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors

Definitions

  • This disclosure relates to a semiconductor device.
  • Patent Document 1 discloses technology for supplying separate power sources to an imaging device in order to reduce image noise.
  • Semiconductor devices used in imaging devices and the like can contain multiple circuits that operate on different power supply voltages. If multiple power supply voltages corresponding to the multiple circuits are supplied from outside the semiconductor device, the number of pads increases according to the number of power supply voltages, which in turn increases the size of the device due to factors such as an increase in the semiconductor chip area.
  • One aspect of the present disclosure is to prevent the device from becoming too large.
  • a semiconductor device comprises a first chip, a second chip stacked on the first chip so as to be electrically connected to the first chip, a pad to which a first voltage is supplied, a first logic circuit provided on the first chip and operating based on the first voltage from the pad, a regulator circuit provided on the first chip or the second chip and adjusting the first voltage from the pad to output a second voltage, and a second logic circuit provided on the second chip and operating based on the second voltage from the regulator circuit.
  • a semiconductor device includes a pad to which a voltage is supplied, an analog circuit that operates based on the voltage from the pad, a regulator circuit that adjusts the voltage from the pad and outputs a first voltage, and a logic circuit that operates based on the first voltage from the regulator circuit.
  • FIG. 1 is a diagram showing an example of a schematic configuration of a part of an electronic device 100 in which a semiconductor device 2 according to an embodiment is used;
  • FIG. 1 is a diagram illustrating an example of a schematic configuration of a part of an electronic device 100.
  • FIG. FIG. 10 is a diagram illustrating a first modified example.
  • FIG. 10 is a diagram illustrating a second modified example.
  • FIG. 10 is a diagram illustrating a third modified example.
  • FIG. 10 is a diagram illustrating a fourth modified example.
  • FIG. 10 is a diagram illustrating a fourth modified example.
  • FIG. 10 is a diagram illustrating a fifth modified example.
  • FIG. 10 is a diagram illustrating an application example.
  • FIG. 2 is a diagram showing an example of a schematic configuration of a chip 4.
  • FIG. 2 is a diagram showing an example of a schematic configuration of a chip 4.
  • FIG. 2 is a diagram showing an example of a schematic configuration of a chip 4.
  • FIG. 2 is a diagram illustrating an example of a pixel circuit.
  • FIG. 2 is a diagram showing an example of the layout of a chip 4.
  • FIG. FIG. 2 is a diagram illustrating an example of a schematic configuration of a semiconductor device 2.
  • 1 is a block diagram showing an example of a schematic configuration of a vehicle control system;
  • FIG. 2 is an explanatory diagram showing an example of the installation positions of an outside-vehicle information detection unit and an imaging unit.
  • FIG. 1 is a diagram illustrating an example of a schematic configuration of an endoscopic surgery system.
  • FIG. 2 is a block diagram showing an example of the functional configuration of a camera head and a CCU.
  • semiconductor devices may contain multiple circuits that operate at different power supply voltages.
  • pads were provided for each power supply voltage. Increasing the number of pads leads to an increase in chip area, which in turn leads to an increase in the size of the device. For example, if the semiconductor device is a solid-state imaging device (image sensor), there is also a concern about reflections.
  • a power supply voltage is generated within the chip, and the generated power supply voltage is supplied to the corresponding circuitry without going through a pad. This prevents an increase in the number of pads and also reduces the associated wiring. This prevents an increase in chip area, and therefore an increase in the size of the device. This also addresses the aforementioned issues such as reduced yield.
  • the electronic device 100 includes a substrate 1 and a semiconductor device 2.
  • the substrate 1 is, for example, a printed circuit board (PCB).
  • the semiconductor device 2 is provided on the substrate 1.
  • the semiconductor device 2 includes a package 3 and a chip 4.
  • the package 3 covers the chip 4 and is mounted on the substrate 1.
  • the chip 4 is a stack of multiple semiconductor chips, and two chips are shown in Figure 1.
  • the first chip is referred to as chip 41 and is illustrated.
  • the second chip is referred to as chip 42 and is illustrated.
  • Chip 41 and chip 42 may be chips that use different processes.
  • the process for chip 41 may be a relatively high-voltage process (high-voltage process)
  • the process for chip 42 may be a relatively low-voltage process (low-voltage process).
  • Chip 41 and chip 42 may be collectively referred to simply as chip 4 or each chip 4.
  • Figure 1 also shows an XYZ coordinate system.
  • the X-axis direction and Y-axis direction correspond to the surface direction of each chip 4.
  • the Z-axis direction corresponds to the thickness direction (stacking direction) of chip 4. The same can be said for the surface direction and thickness direction of substrate 1 and package 3.
  • Chips 4 adjacent to each other in the stacking direction are stacked so as to be electrically connected to each other.
  • chip 42 is stacked on chip 41 so as to be electrically connected to chip 41.
  • Electronic device 100 will be further described with reference to Figure 2.
  • FIG. 2 is a diagram showing an example of the schematic configuration of a portion of electronic device 100.
  • Substrate 1, package 3, and chip 41 include pads for achieving electrical connection.
  • the pads provided on substrate 1 are referred to as pads 11.
  • the pads provided on package 3 are referred to as pads 31.
  • the pads provided on chip 41 are referred to as pads 411. These pads may be, for example, pads for wire bonding.
  • Pads 11 on substrate 1 include pad 11-1 and pad 11-2.
  • Pad 11-1 has voltage VDD1 (first voltage).
  • Voltage VDD1 is a DC power supply voltage used by chip 41.
  • Pad 202 has voltage VSS.
  • Voltage VSS is a DC reference voltage (e.g., ground voltage) used in common by chip 41 and chip 42.
  • Pads 31 of package 3 include pads 31-1, 31-2, and 31-3.
  • Pad 31-1 is electrically connected to pad 11-1 and has a voltage VDD1.
  • Pads 31-2 and 31-3 are each electrically connected to pad 11-2 and have a voltage VSS.
  • the voltage VSS of pad 31-2 is referred to as voltage VSS1.
  • the voltage VSS of pad 31-3 is referred to as voltage VSS2.
  • Pads 411 of chip 41 include pads 411-1, 411-2, and 411-3.
  • a voltage VDD1 is supplied to pad 411-1, and a reference voltage is supplied to pads 411-2 and 411-3.
  • pad 411-1 is electrically connected to pad 31-1 and has a voltage VDD1.
  • Pad 411-2 is electrically connected to pad 31-2 and has a voltage VSS1.
  • Pad 411-3 is electrically connected to pad 31-3 and has a voltage VSS2.
  • chip 41 and chip 42 are electrically connected to each other.
  • the surfaces (contact surfaces) of chip 41 and chip 42 that contact each other each have a conductive terminal (e.g., electrode wiring) exposed on that surface.
  • Corresponding terminals of chip 41 and chip 42 are joined together, thereby achieving an electrical connection between chip 41 and chip 42.
  • the terminal of chip 41 is referred to as terminal C1.
  • the terminal of chip 42 is referred to as terminal C2.
  • Corresponding terminals C1 of chip 41 and C2 of chip 42 are electrically connected to each other.
  • terminal C1 of chip 41 includes terminal C1-1 and terminal C1-2.
  • Terminal C2 of chip 42 includes terminal C2-1 and terminal C2-2.
  • Terminal C2-1 of chip 42 is electrically connected to terminal C1-1 of chip 41.
  • Terminal C2-22 of chip 42 is electrically connected to terminal C1-2 of chip 41.
  • Chip 4 includes a logic circuit 5, a regulator circuit 6, and an LV circuit 7.
  • Logic circuit 5 is configured to perform, for example, various logical operations.
  • Logic circuit 5 is provided on each of chip 41 and chip 42.
  • the logic circuit 5 provided on chip 41 is referred to as logic circuit 5-1 and illustrated.
  • the logic circuit 5 provided on chip 42 is referred to as logic circuit 5-2 and illustrated.
  • the logic circuit 5-1 of chip 41 operates based on the voltage VDD1 from pad 11-1.
  • the logic circuit 5-1 is electrically connected between pad 411-1 and pad 411-2, and operates using the voltage VDD1 as a power supply voltage.
  • the logic circuit 5-2 of chip 42 will be described later.
  • Regulator circuit 6 adjusts the input DC voltage and outputs the DC voltage. Regulator circuit 6 can also be called a voltage conversion circuit. Regulator circuit 6 is provided on chip 41 or chip 42, and adjusts voltage VDD1 from pad 11-1 and outputs voltage VDD2 (second voltage).
  • Voltage VDD2 is a different voltage from voltage VDD1, and is, for example, a lower voltage than voltage VDD1.
  • voltage VDD1 may be approximately 1.1 V
  • voltage VDD2 may be approximately 0.8 V.
  • the regulator circuit 6 is an LDO (Low Drop Out) circuit. However, this is not limiting, and various well-known circuits may be used.
  • regulator circuit 6 is provided on chip 41. Regulator circuit 6 is electrically connected between pad 411-1 and terminal C1-1, adjusts voltage VDD1 from pad 411-1, and outputs voltage VDD2 to terminal C1-1. Terminal C1-1 has voltage VDD2. Terminal C2-1, which is electrically connected to terminal C1-1, also has voltage VDD2.
  • terminal C1-2 is electrically connected to pad 411-3 and has a voltage VSS2.
  • Terminal C2-2 electrically connected to C2-1, also has a voltage VSS2.
  • the logic circuit 5-2 of the chip 42 operates based on the voltage VDD2 from the regulator circuit 6.
  • the logic circuit 5-2 is electrically connected between terminals C2-1 and C2-2, and operates using the voltage VDD2 as its power supply voltage.
  • LV circuit 7 is a level shift circuit (level shifter) used to shift the level of the signal voltage output by logic circuit 5.
  • LV circuit 7 is provided on chip 41 or chip 42, and shifts the level of the signal voltage from logic circuit 5-1 to logic circuit 5-2 based on voltage VDD2 from regulator circuit 6.
  • the signal voltage before level shifting by the LV circuit 7 has a voltage level suitable for handling by the logic circuit 5-1, which operates based on voltage VDD1.
  • the signal voltage after level shifting has a voltage level suitable for handling by the logic circuit 5-2, which operates based on voltage VDD2.
  • the regulator circuit 6 adjusts the voltage VDD1 from the pad 411-1 and outputs the voltage VDD2.
  • the logic circuit 5-2 operates based on the voltage VDD2 from the regulator circuit 6. Because there is no need to supply the voltage VDD2 to the semiconductor device 2 from outside the semiconductor device 2 (for example, from the substrate 1), there is no need to provide a pad for the voltage VDD2. This helps prevent the chip area from increasing, and the device from becoming larger.
  • a comparative example will also be used for explanation.
  • FIG. 3 is a diagram showing a comparative example.
  • Electronic device 100E according to the comparative example includes substrate 1E and semiconductor device 2E.
  • Semiconductor device 2E includes package 3E and chip 4E.
  • Chip 4E includes chip 41E and chip 42.
  • Electronic device 100E differs from electronic device 100 ( Figure 2) in that semiconductor device 2E does not include regulator circuit 6. Voltage VDD2 is supplied to semiconductor device 2 from outside semiconductor device 2, i.e., from substrate 1. A pad is also provided for this purpose.
  • substrate 1E further includes pad 11E.
  • Pad 11E has voltage VDD2.
  • Package 3E further includes pad 31E.
  • Pad 31E is electrically connected to pad 11E and has voltage VDD2.
  • Chip 41E of semiconductor device 2E further includes pad 411E.
  • Pad 411E is electrically connected to pad 31E and has voltage VDD2.
  • Terminal C1-1 is electrically connected to pad 411E and has voltage VDD2.
  • Terminal C2-2 electrically connected to terminal C1-1, also has voltage VDD2.
  • electronic device 100E requires the addition of pads 11E, 31E, and 411E. This increases the number of pads. For example, the chip area increases. This problem is addressed by the embodiment described above ( Figure 2).
  • a regulator circuit 6 that outputs voltage VDD2 is provided on chip 41.
  • the high voltage VDD1 is not supplied to chip 42. This has the advantage of making it easier to design the withstand voltage of chip 42.
  • the voltage VSS is supplied separately as voltages VSS1 and VSS2, but these may also be merged and supplied as a single voltage VSS.
  • pads 411-2 and 411-3 may be shared, thereby further reducing the number of pads.
  • the first modified example differs from the previously described embodiment (FIG. 2) in that the regulator circuit 6 is provided on a chip 42.
  • C1-1 of chip 41 is electrically connected to pad 411-1 and has voltage VDD1.
  • Terminal C2-1 of chip 42 is electrically connected to terminal C1-1 and has voltage VDD1.
  • Regulator circuit 6 is electrically connected between terminal C2-1 and logic circuit 5-2, adjusts voltage VDD1 from terminal C2-1 (and further from pad 411-1), and outputs voltage VDD2 to logic circuit 5-2.
  • Logic circuit 5-2 operates based on voltage VDD2 from regulator circuit 6.
  • terminal C1 of chip 41 includes terminal C1-3
  • terminal C2 of chip 42 includes terminal C2-3.
  • Terminals C1-3 and C2-3 are electrically connected to each other.
  • Regulator circuit 6 is also electrically connected between terminals C2-1 and C2-3, and outputs voltage VDD2 to terminal C2-3 as well.
  • Terminal C2-3 has voltage VDD2.
  • LV circuit 7 is electrically connected between terminal C1-3 and pad 411-2.
  • FIG. 5 shows a second modification example, which differs from the first modification example (FIG. 4) described above in that the chip 41 further includes a stabilizing regulator circuit 60.
  • the stabilizing regulator circuit 60 is electrically connected between the pad 411-1 and the logic circuit 5-1, and adjusts the voltage VDD1 from the pad 411-1 to output the voltage VDD1.
  • An example of a stabilizing regulator circuit 60 is an LDO circuit.
  • the logic circuit 5-1 operates based on the voltage VDD1 from the stabilizing regulator circuit 60.
  • the voltage VDD1 output by the stabilizing regulator circuit 60 may be the optimum operating voltage for the logic circuit 5-1. For example, if the optimum operating voltage for the logic circuit 5-1 varies for each manufactured chip 41, supplying the voltage VDD1 from pad 411-1 directly to the logic circuit 5-1 may result in the logic circuit 5-1 not operating at its optimum. By having the stabilizing regulator circuit 60 supply the voltage VDD1 to the logic circuit 5-1, the likelihood that the logic circuit 5-1 will operate at its optimum operating voltage can be increased.
  • FIG. 6 is a diagram showing a third modified example, which differs from the first modified example (FIG. 4) described above in that the LV circuit 7 is provided on a chip 42.
  • the LV circuit 7 is electrically connected between the regulator circuit 6 and terminal C2-2. Because the regulator circuit 6 and the LV circuit 7 are provided on the same chip 42, there is no need to supply the voltage VDD2 output by the regulator circuit 6 to chip 41.
  • FIG. 7 and 8 are diagrams showing a fourth modification. This modification differs from the previously described embodiment (FIGS. 1 and 2) in that the semiconductor device 2 further includes a chip 43.
  • Chip 43 is a third chip stacked on chip 42 on the opposite side of chip 42 from chip 41 so as to be electrically connected to chip 42.
  • the surfaces (contact surfaces) of chips 42 and 43 that contact each other each have a conductive terminal exposed on that surface.
  • Corresponding terminals of chip 42 and chip 43 are joined together, thereby achieving electrical connection between chip 42 and chip 43.
  • the process for chip 43 may be different from the process for chip 42.
  • the process for chip 43 may be a lower voltage process than the process for chip 42.
  • the terminal of chip 41 will be referred to as terminal C1, as before.
  • the terminal of chip 42 will be referred to as terminal C2, as before.
  • the terminal of chip 43 will be referred to as terminal C3.
  • Corresponding terminals C1 of chip 41 and C2 of chip 42 are electrically connected to each other, and corresponding terminals C2 of chip 42 and C3 of chip 43 are electrically connected to each other.
  • pads 31 of package 3 further include pad 31-4.
  • Pad 31-4 is electrically connected to pad 11-2 and has a voltage VSS.
  • the voltage VSS held by pad 31-4 is referred to as voltage VSS3.
  • Pads 411 of chip 41 further include pad 411-4.
  • Pad 411-4 is electrically connected to pad 31-4 and has a voltage VSS3.
  • Terminal C1 of chip 41 further includes terminal C1-4.
  • Terminal C2 of chip 42 further includes terminal C2-4, terminal C2-5, and terminal C2-6.
  • Terminal C3 of chip 43 includes terminal C3-5 and terminal C3-6. In this example, terminal C3-5 of chip 43 is electrically connected to terminal C2-5 of chip 42.
  • Terminal C3-6 of chip 43 is electrically connected to terminal C2-6 of chip 42.
  • Terminal C1-4 is electrically connected to pad 411-4 and has a voltage VSS3.
  • Terminal C2-4 which is electrically connected to terminal C1-4, also has a voltage VSS3.
  • Terminal C2-6 is electrically connected to terminal C2-4 and has a voltage VSS3.
  • Terminal C3-6 which is electrically connected to terminal C2-6, also has a voltage VSS3.
  • regulator circuit 6 With the addition of chip 43, a regulator circuit 6 is also added.
  • the regulator circuit 6 described so far is illustrated in Figure 8 and referred to as regulator circuit 6-1.
  • regulator circuit 6-1 is provided on chip 41.
  • the added regulator circuit 6 is illustrated and referred to as additional regulator circuit 6-2.
  • Additional regulator circuit 6-2 is provided on chip 42 or chip 43, and adjusts voltage VDD2 from regulator circuit 6-1 to output voltage VDD3 (third voltage).
  • Voltage VDD3 is a different voltage from voltage VDD2, and is, for example, a lower voltage than voltage VDD2.
  • voltage VDD2 may be approximately 0.8V
  • voltage VDD3 may be approximately 0.75V.
  • the additional regulator circuit 6-2 is provided on the chip 42. Specifically, the additional regulator circuit 6-2 is electrically connected between terminals C2-1 and C2-5, adjusts the voltage VDD2 from terminal C2-1, and outputs voltage VDD3 to terminal C2-5. Terminal C2-5 has voltage VDD3. Terminal C3-5, which is electrically connected to terminal C2-5, also has voltage VDD3.
  • a logic circuit 5 is also provided on chip 43.
  • the logic circuit 5 provided on chip 43 is illustrated and referred to as logic circuit 5-3.
  • Logic circuit 5-3 is a third logic circuit that operates based on voltage VDD3 from stabilizing regulator circuit 60.
  • logic circuit 5-3 is connected between terminals C3-5 and C3-6, and operates using voltage VDD3 as its power supply voltage.
  • an LV circuit 7 is also added.
  • the LV circuit 7 described so far is illustrated in Figure 8 and referred to as LV circuit 7-1.
  • LV circuit 7-1 is provided on chip 42.
  • the added LV circuit 7 is illustrated and referred to as additional LV circuit 7-2.
  • Additional LV circuit 7-2 is provided on chip 42 or chip 43, and shifts the level of the signal voltage from logic circuit 5-2 to logic circuit 5-3 based on voltage VDD3 from additional regulator circuit 6-2.
  • the signal voltage before level shifting by additional LV circuit 7-2 has a voltage level suitable for handling by logic circuit 5-2, which operates based on voltage VDD2.
  • the signal voltage after level shifting has a voltage level suitable for handling by logic circuit 5-3, which operates based on voltage VDD3.
  • the additional LV circuit 7-2 is provided on chip 42. Specifically, the additional LV circuit 7-2 is electrically connected between the additional regulator circuit 6-2 and terminal C2-2.
  • chips 4 may be used. This can contribute to further multi-functionality and high functionality. Even in this case, by generating the power supply voltage using the regulator circuit 6 within the chip 4, it is possible to prevent an increase in the number of power supply pads.
  • FIG. 9 is a diagram showing a fifth modification. As in the previously described embodiment ( Figure 2), the number of chips 4 is two, chip 41 and chip 42. Chip 41 further includes an analog circuit 8. The analog circuit 8 is as its name suggests, and is configured to perform, for example, various analog calculations.
  • pad 11-1 on substrate 1 has voltage VDD_ANA.
  • Voltage VDD_ANA is the power supply voltage used by analog circuit 8 on chip 41.
  • Voltage VDD_ANA is supplied to pad 411-1 on chip 41.
  • pad 31-1 on package 3 which is electrically connected to pad 11-1, has voltage VDD_ANA
  • pad 411-1 on chip 41 which is connected to pad 31-1, also has voltage VDD_ANA.
  • Analog circuit 8 operates based on voltage VDD_ANA from pad 411-1.
  • analog circuit 8 is electrically connected between pad 411-1 and pad 411-2, and operates using voltage VDD_ANA as its power supply voltage.
  • Two regulator circuits 6 are provided on the chip 4. To distinguish between the regulator circuits 6, they are illustrated as regulator circuit 6-1-1 and regulator circuit 6-1-2.
  • Regulator circuit 6-1-1 is provided on chip 41 and adjusts voltage VDD_ANA from pad 411-1 to output voltage VDD1.
  • Voltage VDD1 is a different voltage from voltage VDD_ANA, and is, for example, a lower voltage than voltage VDD_ANA.
  • voltage VDD_ANA may be approximately 3.3V
  • voltage VDD1 may be approximately 1.1V.
  • regulator circuit 6-1-1 is electrically connected between pad 411-1 and logic circuit 5-1, adjusts voltage VDD_ANA from pad 411-1, and outputs voltage VDD1 to logic circuit 5-1.
  • Logic circuit 5-1 is electrically connected between regulator circuit 6-1-1 and pad 411-2, and operates using voltage VDD1 as its power supply voltage.
  • Regulator circuit 6-1-2 differs from regulator circuit 6 in the previously described embodiment ( Figure 2) in that voltage VDD1 is supplied from regulator circuit 6-1-1 rather than pad 411-1. Regulator circuit 6-1-2 is provided on chip 41 or chip 42, and adjusts voltage VDD1 from regulator circuit 6-1-1 to output voltage VDD2. In this example, regulator circuit 6-1-2 is provided on chip 41. Regulator circuit 6-1-2 is connected between regulator circuit 6-1-1 and C1-1, adjusts voltage VDD1 from regulator circuit 6-1-1, and outputs voltage VDD2 to terminal C1-1.
  • voltage VDD_ANA can be used to generate voltage VDD1. Since there is no need to supply voltage VDD1 to semiconductor device 2 from outside semiconductor device 2, there is no need to provide a pad for voltage VDD1. This can further enhance the effect of suppressing increases in chip area and device size.
  • FIG. 10 is a diagram showing an application example.
  • chip 4 further includes chip 40 in addition to chip 41 and chip 42 described above.
  • Chip 40 is stacked on chip 41 so as to be electrically connected to chip 41 on the side opposite chip 42 across chip 41.
  • Chip 40 is a pixel chip and includes multiple photoelectric conversion units (described below). When chips 40 to 42 are not particularly distinguished, they are also simply referred to as chip 4. Chip 4 will be described with reference to FIGS. 11 and 12.
  • FIG 11 is a diagram showing an example of the schematic configuration of chip 4.
  • Chip 4 is a solid-state imaging device (also called an image sensor, etc.). Each element of chip 4 is provided, for example, in and on a silicon semiconductor substrate.
  • Chip 4 includes a pixel array section 9, as well as peripheral circuits and signal lines. Illustrated as peripheral circuits are a control circuit 101, a vertical drive circuit 102, a column signal processing circuit 103, a horizontal drive circuit 104, and an output circuit 105, all of which are designated by reference numerals. Illustrated as wiring are signal lines 106, 107, and 108, all of which are designated by reference numerals.
  • the pixel array section 9 includes a plurality of pixels 90.
  • the plurality of pixels 90 are arranged in a two-dimensional array.
  • the X-axis direction corresponds to the row direction of the array, for example, the lateral direction (horizontal direction) of the chip 4.
  • the Y-axis direction corresponds to the column direction of the array, for example, the longitudinal direction (vertical direction) of the chip 4.
  • the positive Z-axis direction and negative Z-axis direction are also referred to as the upward and downward directions.
  • the pixel array unit 9 detects incident light. Incident light here may be light traveling in the negative direction of the Z axis.
  • the pixel 90 includes a photoelectric conversion unit.
  • the photoelectric conversion unit generates an electric charge according to the amount of incident light.
  • An example of a photoelectric conversion unit is a photodiode (PD).
  • a circuit is also provided that generates and outputs a voltage signal (pixel signal) according to the amount of electric charge generated in the photoelectric conversion unit.
  • the pixel 90 may be interpreted to include such a circuit, and in that case the pixel 90 can also be called a pixel circuit.
  • the control circuit 101 receives data that commands the input clock, operating mode, etc., and outputs data such as internal information for the chip 4. Based on the vertical synchronization signal, horizontal synchronization signal, and master clock, the control circuit 101 generates clock signals and control signals that serve as the basis for the operation of the vertical drive circuit 102, column signal processing circuit 103, horizontal drive circuit 104, etc. The control circuit 101 inputs (supplies) these generated signals to the vertical drive circuit 102, column signal processing circuit 103, horizontal drive circuit 104, etc.
  • the vertical drive circuit 102 is configured to include, for example, a shift register.
  • the vertical drive circuit 102 is connected to the pixel array section 9 via multiple signal lines 106 (horizontal signal lines) that extend in the row direction (X-axis direction) of the pixels 90.
  • Each signal line 106 extends, for example, for each pixel row, and each signal line 106 may include multiple signal lines.
  • the vertical drive circuit 102 supplies a drive signal (for example, a pulse signal) for driving the pixels 90 to a selected signal line 106.
  • the driving of the pixel 90 by the vertical drive circuit 102 includes driving the pixel transistors (transistors 91 to 94 in Figure 12) described below.
  • the pixel transistors are driven to output a voltage signal (pixel signal) corresponding to the amount of charge generated in the photoelectric conversion unit within the pixel 90 to a corresponding one of multiple signal lines 107 (vertical signal lines) extending in the column direction (Y-axis direction) of the pixel 90.
  • the column signal processing circuit 103 is connected to the pixel array unit 9 via signal lines 107. Each signal line 107 may include multiple signal lines.
  • the column signal processing circuit 103 is arranged, for example, for each pixel column, and performs signal processing such as noise removal on pixel signals from one row of pixels 90 for each pixel column.
  • the column signal processing circuit 103 performs signal processing such as CDS (Correlated Double Sampling) to remove fixed pattern noise specific to the pixels 90, signal amplification, and AD (Analog to Digital) conversion.
  • a horizontal selection switch (not shown) may be connected between the output stage of the column signal processing circuit 103 and the signal line 107.
  • the horizontal drive circuit 104 is configured to include, for example, a shift register.
  • the horizontal drive circuit 104 sequentially outputs horizontal scanning pulses to select each of the column signal processing circuits 103 in turn, causing each column signal processing circuit 103 to output a pixel signal to a signal line 108.
  • the output circuit 105 processes and outputs pixel signals sequentially supplied from each column signal processing circuit 103 via signal lines 108. For example, it performs buffering, black level adjustment, column variation correction, various digital signal processing, etc.
  • FIG. 12 is a diagram showing an example of a pixel circuit.
  • the photoelectric conversion unit included in pixel 90 is shown as photoelectric conversion unit PD1.
  • photoelectric conversion unit PD1 generates an electric charge according to the amount of incident light.
  • photoelectric conversion unit PD1 is shown as a photodiode with its anode connected to GND (ground).
  • the elements of the circuit (pixel circuit) provided around the photoelectric conversion unit PD1 are exemplified by a plurality of pixel transistors and a floating diffusion 95.
  • the pixel transistors are exemplified by transistors 91 to 94, each designated by a reference symbol. When no distinction is made between these, they are simply referred to as transistors or individual transistors.
  • a transistor when a transistor is connected between two elements, it means that one of the source and drain of the transistor is connected to one element, and the other of the source and drain is connected to the other element.
  • Transistor 91 is provided between photoelectric conversion unit PD1 and floating diffusion 95.
  • Transistor 91 is a transfer transistor that transfers the charge in photoelectric conversion unit PD1 to floating diffusion 95.
  • the gate electrode of transistor 91 is connected to the corresponding signal line 106.
  • a control signal from this signal line 106 controls the conduction and non-conduction between the drain and source of transistor 91 (turning transistor 91 on and off).
  • transistor 91 is on, the charge in photoelectric conversion unit PD1 is transferred to the floating diffusion 95 via transistor 91.
  • the floating diffusion 95 accumulates the charge transferred from the photoelectric conversion unit PD1 by the transistor 91 and generates a voltage signal corresponding to the accumulated charge.
  • Transistor 92 is connected between floating diffusion 95 and node VDD.
  • Node VDD has, for example, the voltage (power supply voltage) required for the operation of each transistor.
  • Transistor 92 is a reset transistor that drains the charge in floating diffusion 95.
  • the gate electrode of transistor 92 is connected to the corresponding signal line 106.
  • the on/off state of transistor 92 is controlled by a control signal from signal line 106. When transistor 92 is on, the charge in floating diffusion 95 is drained to node VDD via transistor 92.
  • Transistor 93 is connected between node VDD and transistor 94.
  • the gate of transistor 93 is connected to floating diffusion 95.
  • Transistor 93 can also be called an amplifying transistor, which amplifies and outputs the voltage generated in floating diffusion 95.
  • Transistor 94 is connected between transistor 93 and signal line 107.
  • Transistor 94 can also be called a selection transistor, which selectively outputs the output voltage of transistor 93 to signal line 107.
  • the gate electrode of transistor 94 is connected to the corresponding signal line 106.
  • the on/off state of transistor 94 is controlled by a control signal from signal line 106.
  • transistor 94 When transistor 94 is on, the output voltage of transistor 93 is output to signal line 107 via transistor 94. This voltage signal becomes the pixel signal.
  • pixels 90 having the above configuration are arranged in a two-dimensional array to form the pixel array section 9.
  • the pixel array section 9 is provided on chip 40.
  • Peripheral circuits are provided on chips 41 and 42.
  • a solid-state imaging device having a three-chip stacked structure is obtained.
  • chip 40 includes a pixel array unit 9.
  • the power supply wiring included in chip 41 and chip 42 is shown as power supply wiring L1 and power supply wiring L2.
  • Chip 40 is configured so that pad 411 of chip 41 can be accessed from outside chip 40.
  • a hole is formed in the portion of chip 40 corresponding to pad 411, and a wire is bonded to pad 411 of chip 41 through the hole.
  • a pad equivalent to pad 411 may be provided on chip 40, and chip 41 may be electrically connected to that pad via chip 40. To the extent that there is no contradiction, such a pad provided on chip 40 may also be considered to be included in pad 411.
  • chip 41 and chip 42 include terminals C1 and C2 for electrical connection with each other, and corresponding terminals C1 and C2 are joined to each other.
  • terminal C1-1 of terminal C1 of chip 41 is indicated with a reference numeral.
  • terminal C2-1 of terminal C2 of chip 42 is indicated with a reference numeral.
  • regulator circuit 6 is provided on chip 41.
  • terminals C1-1 and C2-1 are terminals for supplying voltage VDD2 output by regulator circuit 6 from chip 41 to chip 42, as previously described with reference to FIG. 2.
  • the regulator circuit 6 may be provided on chip 42, in which case terminals C1-1 and C2-1 are terminals for supplying the voltage VDD1 input to the regulator circuit 6 from chip 41 to chip 42.
  • regulator circuit 6 When chip 41 and chip 42 are viewed in a plan view (when viewed in the Z-axis direction in Figure 10), regulator circuit 6 is positioned near terminals C1-1 and C2-1. For example, when viewed in a plan view, regulator circuit 6 is positioned adjacent to terminals C1-1 and C2-1. In this way, regulator circuit 6 can be positioned according to the positions of terminal C1-1 of chip 41 and terminal C2-1 of chip 42, allowing for flexible power supply from chip 41 to chip 42. A comparative example will also be used for explanation.
  • FIG. 14 is a diagram showing a comparative example.
  • Chip 4E according to the comparative example differs from chip 4 (FIG. 13) in that it includes chips 40E and 41E instead of chips 40 and 41.
  • Chip 41 is provided with pads 411E, as previously described with reference to FIG. 3.
  • Chip 40E is formed so that pads 411E of chip 41 are accessible from outside chip 4E. This increases the area of chips 40E and 41E. This problem is addressed by the embodiment described above (FIG. 13).
  • the optimum power supply voltage for the logic circuit 5 may differ for each manufactured chip 4.
  • the regulator circuit 6 may be adjusted so that the regulator circuit 6 outputs the optimum power supply voltage for the logic circuit 5. This will be described with reference to FIG. 15 .
  • FIG. 15 is a diagram showing an example of the schematic configuration of semiconductor device 2. Of the components described above, logic circuit 5-1, logic circuit 5-2, and regulator circuit 6 are shown. As elements related to the adjustment of regulator circuit 6, semiconductor device 2 further includes oscillator circuit 10, control circuit 12, and ROM 13.
  • the oscillator circuit 10 is provided on the same chip as the logic circuit 5.
  • An example of an oscillator circuit 10 is a ring oscillator (ROSC).
  • the oscillator circuit 10 includes oscillator circuits 10-1 and 10-2.
  • the oscillator circuit 10-1 is provided on the same chip (chip 41) as the logic circuit 5-1 and is formed using the same process as the logic circuit 5-1.
  • the oscillator circuit 10-1 includes transistors and the like formed using the same process as the logic circuit 5-1.
  • the oscillator circuit 10-2 is provided on the same chip (chip 42) as the logic circuit 5-2 and is formed using the same process as the logic circuit 5-2.
  • the control circuit 12 controls the voltage output by the regulator circuit 6 based on the oscillation frequency of the oscillator circuit 10. For example, the voltage output by the regulator circuit 6 to the logic circuit 5-2 (voltage VDD2 described above) is controlled. In the configuration of Figure 5 described above, the voltage output by the stabilizing regulator circuit 60 ( Figure 5) to the logic circuit 5-1 (voltage VDD1) may also be controlled.
  • the oscillation frequency of the oscillator circuit 10 is measured during pre-shipment testing of the semiconductor device 2.
  • This oscillation frequency indicates the quality of the chip 4, and furthermore, the quality of the logic circuit 5 provided on the same chip 4 as the oscillator circuit 10. From the oscillation frequency measurement results, the optimal power supply voltage for the logic circuit 5 can be determined.
  • the control circuit 12 writes the optimal power supply voltage value for the logic circuit 5 into the ROM 13 as the setting value for the voltage output by the regulator circuit 6.
  • the ROM 13 may be, for example, an EEPROM (Electrically Erasable Programmable Read-Only Memory).
  • the EEPROM may be an OTP (One-Time Programmable ROM).
  • OTP One-Time Programmable ROM
  • regulator circuit 6 is adjusted so that it outputs the optimum power supply voltage for logic circuit 5.
  • control circuit 12 may control regulator circuit 6 based on the oscillation frequency of oscillator circuit 10.
  • the voltage value may be set in a register or the like. Setting during pre-shipment testing, etc., is not required, and ROM 13 may not be necessary.
  • the configuration is not limited to the above, and any method or configuration that can adjust the output voltage of the regulator circuit 6 by understanding the performance of the logic circuit 5 provided on the chip 4 may be adopted.
  • the semiconductor device 2 includes a chip 41 (first chip), a chip 42 (second chip) stacked on the chip 41 so as to be electrically connected to the chip 41, a pad 411-1 to which a voltage VDD1 (first voltage) is supplied, a logic circuit 5-1 (first logic circuit) provided on the chip 41 and operating based on the voltage VDD1 from the pad 411-1, a regulator circuit 6 provided on the chip 41 or the chip 42 and regulating the voltage VDD1 from the pad 411-1 to output a voltage VDD2 (second voltage), and a logic circuit 5-2 provided on the chip 42 and operating based on the voltage VDD2 from the regulator circuit 6.
  • the voltage VDD2 may be lower than the voltage VDD1.
  • the regulator circuit 6 may be an LDO circuit.
  • the regulator circuit 6 adjusts the voltage VDD1 from the pad 411-1 and outputs the voltage VDD2.
  • the logic circuit 5-2 operates based on the voltage VDD2 from the regulator circuit 6. Because there is no need to supply the voltage VDD2 to the semiconductor device 2 from outside the semiconductor device 2, there is no need to provide a pad for the voltage VDD2. This helps prevent an increase in chip area and an increase in the size of the device.
  • regulator circuit 6 may be provided on chip 41.
  • voltage VDD1 is not supplied to chip 42, which has the advantage of making it easier to design withstand voltage.
  • the regulator circuit 6 may be provided on the chip 42.
  • the logic circuit 5-2 and the regulator circuit 6 are provided on the same chip 42, so it is possible to perform testing on the chip 42 alone, including the regulator circuit 6, for example.
  • the semiconductor device 2 includes a stabilization regulator circuit 60 provided on the chip 41 that adjusts the voltage VDD1 from the pad 411-1 and outputs the voltage VDD1, and the logic circuit 5-1 may operate based on the voltage VDD1 from the stabilization regulator circuit 60.
  • This enables power supply that also addresses variations.
  • the voltage VDD1 supplied to the logic circuit 5-1 can be made closer to the optimal operating voltage for the logic circuit 5-1.
  • the semiconductor device 2 may include an LV circuit 7 (level shift circuit) provided on chip 41 or chip 42, which shifts the level of the signal voltage from logic circuit 5-1 to logic circuit 5-2 based on voltage VDD2 from regulator circuit 6.
  • the LV circuit 7 may also be operated based on voltage VDD2 output by regulator circuit 6.
  • the LV circuit 7 may be provided on chip 41.
  • the LV circuit 7 may be provided on chip 42. Because regulator circuit 6 and LV circuit 7 are provided on the same chip 42, there is no need to supply voltage VDD2 output by regulator circuit 6 to chip 41.
  • semiconductor device 2 may include: chip 43 stacked on chip 42 on the opposite side of chip 42 from chip 41 so as to be electrically connected to chip 42; an additional regulator circuit 6-2 provided on chip 42 or chip 43, which adjusts voltage VDD2 from regulator circuit 6 and outputs voltage VDD3 (third voltage); and a logic circuit 5-3 (third logic circuit) provided on chip 43, which operates based on voltage VDD3 from additional regulator circuit 6-2.
  • voltage VDD3 may be lower than voltage VDD2.
  • Additional regulator circuit 6-2 may be an LDO circuit. In such a configuration, there is no need to provide pads for voltage VDD2 or voltage VDD3, which accordingly prevents an increase in chip area and an increase in the size of the device.
  • chips 41 to 43 there is a greater possibility of achieving multi-functionality and high functionality than when using two chips 4, for example, chips 41 and 42.
  • semiconductor device 2 includes chip 40 (pixel chip) stacked on chip 41 so as to be electrically connected to chip 41 on the side opposite chip 42 across chip 41, and chip 40 may include multiple photoelectric conversion units PD1.
  • chip 40 may include multiple photoelectric conversion units PD1.
  • semiconductor device 2 can be used as a solid-state imaging device.
  • chip 41 includes terminal C1 for establishing electrical connection with chip 42
  • chip 42 includes terminal C2 for establishing electrical connection with chip 41, with corresponding terminal C1 of chip 41 and terminal C2 of chip 42 joined to each other, and when chips 41 and 42 are viewed in plan, regulator circuit 6 may be located near terminals C1-1 and C2-1 for supplying voltage VDD2 output by regulator circuit 6 or voltage VDD1 input to regulator circuit 6 from chip 41 to chip 42. Simply arranging regulator circuit 6 in this way allows for flexible power supply from chip 41 to chip 42.
  • the semiconductor device 2 may include an oscillator circuit 10-2 provided on a chip 42 and formed in the same process as the logic circuit 5-2, and a control circuit 12 that controls the voltage VDD2 output by the regulator circuit 6 based on the oscillation frequency of the oscillator circuit 10-2. For example, in this way, the regulator circuit 6 can be adjusted so that it outputs the optimal power supply voltage for the logic circuit 5.
  • the semiconductor device 2 can also be specified as follows. As described with reference to Figures 1, 9 to 13, and 15, the semiconductor device 2 includes a pad 411-1 to which a voltage VDD_ANA is supplied, an analog circuit 8 that operates based on the voltage VDD_ANA from the pad 411-1, a regulator circuit 6-1-1 that adjusts the voltage VDD_ANA from the pad 411-1 and outputs a voltage VDD1 (first voltage), and a logic circuit 5-1 that operates based on the voltage VDD1 from the regulator circuit 6-1-1. For example, the voltage VDD1 may be lower than the voltage VDD_ANA supplied to the pad 411-1.
  • the semiconductor device 2 may include a regulator circuit 6-1-2 (second regulator circuit) that adjusts the voltage VDD1 from the regulator circuit 6-1-1 and outputs the voltage VDD2 (second voltage), and a logic circuit 5-2 (second logic circuit) that operates based on the voltage VDD2 from the regulator circuit 6-1-2. Since there is no need to provide a pad for the voltage VDD2, an increase in chip area can be suppressed, and the device size can be suppressed.
  • a regulator circuit 6-1-2 second regulator circuit
  • VDD2 second voltage
  • VDD2 second voltage
  • a logic circuit 5-2 second logic circuit
  • the semiconductor device 2 described above may also have a chip-stacked structure. That is, as explained with reference to FIG. 9 etc., the semiconductor device 2 includes a chip 41 (first chip) and a chip 42 (second chip) stacked on the chip 41 so as to be electrically connected to the chip 41, and the analog circuit 8, regulator circuit 6-1-1, and logic circuit 5-1 may be provided on the chip 41, the regulator circuit 6-1-2 may be provided on the chip 41 or chip 42, and the logic circuit 5-2 may be provided on the chip 42.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure may be realized as a device mounted on any type of mobile body, such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, personal mobility, an airplane, a drone, a ship, or a robot.
  • Figure 16 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile object control system to which the technology disclosed herein can be applied.
  • the vehicle control system 12000 includes multiple electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside vehicle information detection unit 12030, an inside vehicle information detection unit 12040, and an integrated control unit 12050.
  • the functional configuration of the integrated control unit 12050 also includes a microcomputer 12051, an audio/video output unit 12052, and an in-vehicle network I/F (Interface) 12053.
  • the drivetrain control unit 12010 controls the operation of devices related to the vehicle's drivetrain in accordance with various programs.
  • the drivetrain control unit 12010 functions as a control device for a driveforce generating device such as an internal combustion engine or drive motor that generates vehicle driveforce, a driveforce transmission mechanism that transmits driveforce to the wheels, a steering mechanism that adjusts the vehicle's steering angle, and a braking device that generates vehicle braking force.
  • the body system control unit 12020 controls the operation of various devices installed in the vehicle body according to various programs.
  • the body system control unit 12020 functions as a control device for a keyless entry system, a smart key system, a power window device, or various lamps such as headlamps, backup lamps, brake lamps, turn signals, and fog lamps.
  • radio waves transmitted from a portable device that serves as a key or signals from various switches can be input to the body system control unit 12020.
  • the body system control unit 12020 accepts these radio waves or signal inputs and controls the vehicle's door lock device, power window device, lamps, etc.
  • the outside vehicle information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the outside vehicle information detection unit 12030 is connected to an imaging unit 12031.
  • the outside vehicle information detection unit 12030 causes the imaging unit 12031 to capture images outside the vehicle and receives the captured images.
  • the outside vehicle information detection unit 12030 may perform object detection processing or distance detection processing for people, cars, obstacles, signs, characters on the road surface, etc. based on the received images.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of light received.
  • the imaging unit 12031 can output the electrical signal as an image, or as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light, or may be invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects information inside the vehicle. Connected to the in-vehicle information detection unit 12040 is, for example, a driver state detection unit 12041 that detects the driver's state.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 may calculate the driver's level of fatigue or concentration based on the detection information input from the driver state detection unit 12041, or may determine whether the driver is dozing off.
  • Microcomputer 12051 can calculate control target values for the driving force generating device, steering mechanism, or braking device based on information inside and outside the vehicle acquired by external vehicle information detection unit 12030 or internal vehicle information detection unit 12040, and output control commands to drivetrain control unit 12010.
  • microcomputer 12051 can perform cooperative control aimed at realizing the functions of an ADAS (Advanced Driver Assistance System), including vehicle collision avoidance or impact mitigation, following driving based on inter-vehicle distance, maintaining vehicle speed, vehicle collision warning, or vehicle lane departure warning.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generating device, steering mechanism, braking device, etc. based on information about the vehicle's surroundings acquired by the outside vehicle information detection unit 12030 or the inside vehicle information detection unit 12040, thereby enabling cooperative control aimed at autonomous driving, which allows the vehicle to travel autonomously without relying on driver operation.
  • the microcomputer 12051 can output control commands to the body system control unit 12020 based on information outside the vehicle acquired by the vehicle exterior information detection unit 12030.
  • the microcomputer 12051 can control the headlamps according to the position of a preceding vehicle or an oncoming vehicle detected by the vehicle exterior information detection unit 12030, and perform cooperative control aimed at preventing glare, such as switching from high beams to low beams.
  • the audio/video output unit 12052 transmits at least one audio and/or video output signal to an output device capable of visually or audibly notifying vehicle occupants or the outside of the vehicle of information.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified as output devices.
  • the display unit 12062 may include, for example, at least one of an on-board display and a head-up display.
  • Figure 17 shows an example of the installation position of the imaging unit 12031.
  • the imaging unit 12031 includes imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided, for example, at positions such as the front nose, side mirrors, rear bumper, back door, and the top of the windshield inside the vehicle cabin of the vehicle 12100.
  • the imaging unit 12101 provided on the front nose and the imaging unit 12105 provided on the top of the windshield inside the vehicle cabin mainly capture images of the front of the vehicle 12100.
  • the imaging units 12102 and 12103 provided on the side mirrors mainly capture images of the sides of the vehicle 12100.
  • the imaging unit 12104 provided on the rear bumper or back door mainly captures images of the rear of the vehicle 12100.
  • the imaging unit 12105 provided on the top of the windshield inside the vehicle cabin is mainly used to detect leading vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, etc.
  • Imaging range 12111 indicates the imaging range of imaging unit 12101 provided on the front nose
  • imaging ranges 12112 and 12113 indicate the imaging ranges of imaging units 12102 and 12103 provided on the side mirrors, respectively
  • imaging range 12114 indicates the imaging range of imaging unit 12104 provided on the rear bumper or back door.
  • At least one of the image capturing units 12101 to 12104 may have a function for acquiring distance information.
  • at least one of the image capturing units 12101 to 12104 may be a stereo camera consisting of multiple image capturing elements, or an image capturing element having pixels for phase difference detection.
  • the microcomputer 12051 can calculate the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and the change in this distance over time (relative speed with respect to the vehicle 12100), thereby extracting as a preceding vehicle the three-dimensional object that is the closest three-dimensional object on the path of the vehicle 12100 and traveling in approximately the same direction as the vehicle 12100 at a predetermined speed (e.g., 0 km/h or higher). Furthermore, the microcomputer 12051 can set the inter-vehicle distance that should be maintained in advance in front of the preceding vehicle, and perform automatic braking control (including follow-up stop control) and automatic acceleration control (including follow-up start control). In this way, cooperative control can be performed for the purpose of autonomous driving, which allows the vehicle to travel autonomously without relying on driver operation.
  • automatic braking control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 can classify and extract three-dimensional object data regarding three-dimensional objects into categories such as motorcycles, standard vehicles, large vehicles, pedestrians, utility poles, and other three-dimensional objects, and use this data for automatic obstacle avoidance. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into those that are visible to the driver of the vehicle 12100 and those that are difficult to see.
  • the microcomputer 12051 determines the collision risk, which indicates the risk of collision with each obstacle, and when the collision risk is equal to or exceeds a set value and a collision is possible, it can provide driving assistance to avoid a collision by outputting an alarm to the driver via the audio speaker 12061 or the display unit 12062, or by performing forced deceleration or evasive steering via the drivetrain control unit 12010.
  • At least one of the image capturing units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize pedestrians by determining whether or not a pedestrian is present in the images captured by the image capturing units 12101 to 12104. Such pedestrian recognition is performed, for example, by extracting feature points in the images captured by the image capturing units 12101 to 12104 as infrared cameras, and performing pattern matching processing on a series of feature points that indicate the outline of an object to determine whether or not the object is a pedestrian.
  • the audio/video output unit 12052 controls the display unit 12062 to superimpose a rectangular outline on the recognized pedestrian for emphasis.
  • the audio/video output unit 12052 may also control the display unit 12062 to display an icon or the like indicating the pedestrian in a desired position.
  • the technology disclosed herein can be applied to, for example, the imaging unit 12031 of the above-described configuration.
  • the semiconductor device 2 which is a solid-state imaging device described above with reference to Figures 10 to 12, can be applied to the imaging unit 12031. This makes it possible to reduce the size and improve the functionality of the imaging unit 12031. For example, it is possible to provide a captured image that is easy to see, increasing the possibility of reducing driver fatigue.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure may be applied to an endoscopic surgery system.
  • FIG. 18 is a diagram showing an example of the general configuration of an endoscopic surgery system to which the technology disclosed herein (the present technology) can be applied.
  • Figure 18 shows an operator (doctor) 11131 performing surgery on a patient 11132 on a patient bed 11133 using an endoscopic surgery system 11000.
  • the endoscopic surgery system 11000 is composed of an endoscope 11100, other surgical tools 11110 such as an insufflation tube 11111 and an energy treatment tool 11112, a support arm device 11120 that supports the endoscope 11100, and a cart 11200 on which various devices for endoscopic surgery are mounted.
  • the endoscope 11100 is composed of a lens barrel 11101, a predetermined length of which is inserted from the tip into the body cavity of the patient 11132, and a camera head 11102 connected to the base end of the lens barrel 11101.
  • the endoscope 11100 is configured as a so-called rigid scope having a rigid lens barrel 11101, but the endoscope 11100 may also be configured as a so-called flexible scope having a flexible lens barrel.
  • An opening into which an objective lens is fitted is provided at the tip of the tube 11101.
  • a light source device 11203 is connected to the endoscope 11100, and light generated by the light source device 11203 is guided to the tip of the tube by a light guide extending inside the tube 11101, and is then irradiated via the objective lens towards the object to be observed inside the body cavity of the patient 11132.
  • the endoscope 11100 may be a direct-viewing endoscope, an oblique-viewing endoscope, or a side-viewing endoscope.
  • the camera head 11102 contains an optical system and an image sensor, and the optical system focuses reflected light (observation light) from the object being observed onto the image sensor.
  • the image sensor converts the observation light photoelectrically, generating an electrical signal corresponding to the observation light, i.e., an image signal corresponding to the observed image. This image signal is sent to the camera control unit (CCU) 11201 as RAW data.
  • CCU camera control unit
  • the CCU 11201 is composed of a CPU (Central Processing Unit), GPU (Graphics Processing Unit), etc., and comprehensively controls the operation of the endoscope 11100 and display device 11202. Furthermore, the CCU 11201 receives image signals from the camera head 11102 and performs various image processing on the image signals, such as development processing (demosaic processing), to display an image based on the image signals.
  • CPU Central Processing Unit
  • GPU Graphics Processing Unit
  • the display device 11202 Under the control of the CCU 11201, the display device 11202 displays an image based on the image signal that has been subjected to image processing by the CCU 11201.
  • the light source device 11203 is composed of a light source such as an LED (light emitting diode), and supplies illumination light to the endoscope 11100 when photographing the surgical site, etc.
  • a light source such as an LED (light emitting diode)
  • the input device 11204 is an input interface for the endoscopic surgery system 11000.
  • the user can input various information and instructions to the endoscopic surgery system 11000 via the input device 11204.
  • the user can input instructions to change the imaging conditions (type of illumination light, magnification, focal length, etc.) used by the endoscope 11100.
  • the treatment tool control device 11205 controls the operation of the energy treatment tool 11112 for cauterizing tissue, incising, sealing blood vessels, etc.
  • the insufflation device 11206 sends gas into the body cavity of the patient 11132 via the insufflation tube 11111 to inflate the body cavity in order to ensure a clear field of view for the endoscope 11100 and to ensure working space for the surgeon.
  • the recorder 11207 is a device capable of recording various types of information related to the surgery.
  • the printer 11208 is a device capable of printing various types of information related to the surgery in various formats, such as text, images, or graphs.
  • the light source device 11203 which supplies illumination light to the endoscope 11100 when photographing the surgical site, can be configured from a white light source, such as an LED, a laser light source, or a combination of these.
  • a white light source such as an LED, a laser light source, or a combination of these.
  • the white light source is configured from a combination of RGB laser light sources, the output intensity and output timing of each color (each wavelength) can be controlled with high precision, making it possible to adjust the white balance of the captured image in the light source device 11203.
  • the light source device 11203 may be controlled to change the intensity of the light it outputs at predetermined time intervals.
  • the operation of the image sensor of the camera head 11102 in synchronization with the timing of the change in light intensity to acquire images in a time-division manner and combining these images, it is possible to generate an image with a high dynamic range that is free of so-called blocked-up shadows and blown-out highlights.
  • the light source device 11203 may also be configured to supply light in a predetermined wavelength band corresponding to special light observation.
  • Special light observation for example, utilizes the wavelength dependence of light absorption in body tissue to irradiate light with a narrower band than the light irradiated during normal observation (i.e., white light), thereby capturing high-contrast images of specific tissues, such as blood vessels on the surface of the mucosa, in what is known as narrow band imaging.
  • special light observation may involve fluorescence observation, in which images are obtained using fluorescence generated by irradiating excitation light.
  • Fluorescence observation can involve irradiating excitation light onto body tissue and observing the fluorescence from the tissue (autofluorescence observation), or by locally injecting a reagent such as indocyanine green (ICG) into the body tissue and irradiating the tissue with excitation light corresponding to the fluorescent wavelength of the reagent to obtain a fluorescent image.
  • the light source device 11203 may be configured to supply narrow band light and/or excitation light corresponding to such special light observation.
  • Figure 19 is a block diagram showing an example of the functional configuration of the camera head 11102 and CCU 11201 shown in Figure 18.
  • the camera head 11102 has a lens unit 11401, an imaging unit 11402, a drive unit 11403, a communication unit 11404, and a camera head control unit 11405.
  • the CCU 11201 has a communication unit 11411, an image processing unit 11412, and a control unit 11413.
  • the camera head 11102 and the CCU 11201 are connected to each other via a transmission cable 11400 so that they can communicate with each other.
  • Lens unit 11401 is an optical system provided at the connection point with the lens barrel 11101. Observation light taken in from the tip of the lens barrel 11101 is guided to the camera head 11102 and enters the lens unit 11401. Lens unit 11401 is composed of a combination of multiple lenses, including a zoom lens and a focus lens.
  • the imaging unit 11402 may comprise one imaging element (a so-called single-chip type) or multiple elements (a so-called multi-chip type). If the imaging unit 11402 is configured as a multi-chip type, then, for example, each imaging element may generate an image signal corresponding to each of the RGB colors, and these may then be combined to produce a color image. Alternatively, the imaging unit 11402 may be configured to have a pair of imaging elements for acquiring image signals for the right and left eyes, respectively, corresponding to a 3D (dimensional) display. 3D display allows the surgeon 11131 to more accurately grasp the depth of the biological tissue at the surgical site. Note that if the imaging unit 11402 is configured as a multi-chip type, multiple lens units 11401 may be provided corresponding to each imaging element.
  • the imaging unit 11402 does not necessarily have to be provided in the camera head 11102.
  • the imaging unit 11402 may be provided inside the lens barrel 11101, immediately after the objective lens.
  • the drive unit 11403 is composed of an actuator, and under the control of the camera head control unit 11405, moves the zoom lens and focus lens of the lens unit 11401 a predetermined distance along the optical axis. This allows the magnification and focus of the image captured by the imaging unit 11402 to be adjusted as appropriate.
  • the communication unit 11404 is composed of a communication device for sending and receiving various information to and from the CCU 11201.
  • the communication unit 11404 transmits the image signal obtained from the imaging unit 11402 as RAW data to the CCU 11201 via the transmission cable 11400.
  • the communication unit 11404 also receives control signals from the CCU 11201 for controlling the operation of the camera head 11102, and supplies these to the camera head control unit 11405.
  • These control signals include information relating to the imaging conditions, such as information specifying the frame rate of the captured image, information specifying the exposure value during imaging, and/or information specifying the magnification and focus of the captured image.
  • the imaging conditions such as the frame rate, exposure value, magnification, and focus may be specified by the user as appropriate, or may be set automatically by the control unit 11413 of the CCU 11201 based on the acquired image signal.
  • the endoscope 11100 will be equipped with the so-called AE (Auto Exposure) function, AF (Auto Focus) function, and AWB (Auto White Balance) function.
  • the camera head control unit 11405 controls the operation of the camera head 11102 based on control signals received from the CCU 11201 via the communication unit 11404.
  • the communication unit 11411 is composed of a communication device for sending and receiving various information to and from the camera head 11102.
  • the communication unit 11411 receives image signals transmitted from the camera head 11102 via the transmission cable 11400.
  • the communication unit 11411 transmits control signals to the camera head 11102 to control the operation of the camera head 11102.
  • Image signals and control signals can be transmitted via electrical communication, optical communication, etc.
  • the image processing unit 11412 performs various image processing operations on the image signal, which is RAW data transmitted from the camera head 11102.
  • the control unit 11413 performs various controls related to the imaging of the surgical site, etc. by the endoscope 11100, and the display of the captured images obtained by imaging the surgical site, etc. For example, the control unit 11413 generates a control signal for controlling the driving of the camera head 11102.
  • control unit 11413 causes the display device 11202 to display the captured image showing the surgical area, etc., based on the image signal that has been image processed by the image processing unit 11412.
  • the control unit 11413 may recognize various objects in the captured image using various image recognition technologies.
  • the control unit 11413 can recognize surgical tools such as forceps, specific biological parts, bleeding, mist generated when using the energy treatment tool 11112, etc., by detecting the shape and color of the edges of objects included in the captured image.
  • the control unit 11413 may use the recognition results to superimpose various surgical support information on the image of the surgical area. By superimposing the surgical support information and presenting it to the surgeon 11131, the burden on the surgeon 11131 can be reduced and the surgeon 11131 can proceed with the surgery reliably.
  • the transmission cable 11400 connecting the camera head 11102 and the CCU 11201 is an electrical signal cable for electrical signal communication, an optical fiber for optical communication, or a composite cable of these.
  • communication is performed wired using a transmission cable 11400, but communication between the camera head 11102 and the CCU 11201 may also be performed wirelessly.
  • the technology disclosed herein can be applied to, for example, the endoscope 11100, the camera head 11102 (its imaging unit 11402), the CCU 11201 (its image processing unit 11412), etc.
  • the semiconductor device 2 which is a solid-state imaging device previously described with reference to Figures 10 to 12, can be applied to the imaging unit 10402, etc.
  • This enables the imaging unit 11402, etc. to be made smaller and have higher functionality. For example, it is possible to provide clearer images of the surgical site, increasing the likelihood that the surgeon will be able to reliably identify the surgical site.
  • the present technology can also be configured as follows. (1) a first chip; a second chip stacked on the first chip so as to have electrical connection with the first chip; a pad to which a first voltage is supplied; a first logic circuit provided in the first chip and operating based on the first voltage from the pad; a regulator circuit provided in the first chip or the second chip, which adjusts the first voltage from the pad and outputs a second voltage; a second logic circuit provided in the second chip and operating based on the second voltage from the regulator circuit; Equipped with Semiconductor device. (2) the second voltage is lower than the first voltage; The semiconductor device according to (1). (3) The regulator circuit is an LDO circuit. The semiconductor device according to (1) or (2).
  • the regulator circuit is provided on the first chip; The semiconductor device according to any one of (1) to (3). (5) the regulator circuit is provided on the second chip; The semiconductor device according to any one of (1) to (3). (6) a stabilizing regulator circuit provided in the first chip, which regulates the first voltage from the pad and outputs the first voltage; the first logic circuit operates based on the first voltage from the stabilizing regulator circuit; A semiconductor device according to any one of (1) to (5). (7) a level shift circuit provided in the first chip or the second chip, which shifts a level of a signal voltage from the first logic circuit to the second logic circuit based on the second voltage from the regulator circuit; A semiconductor device according to any one of (1) to (6).
  • the level shift circuit is provided in the first chip; (7) The semiconductor device according to (7). (9) the level shift circuit is provided in the second chip; (7) The semiconductor device according to (7). (10) a third chip stacked on the second chip on the opposite side of the second chip from the first chip so as to be electrically connected to the second chip; an additional regulator circuit provided in the second chip or the third chip, which adjusts the second voltage from the regulator circuit and outputs a third voltage; a third logic circuit provided in the third chip and operating based on the third voltage from the additional regulator circuit; Equipped with A semiconductor device according to any one of (1) to (9). (11) the third voltage is lower than the second voltage; (10) The semiconductor device according to (10).
  • the additional regulator circuit is an LDO circuit;
  • the pixel chip includes a plurality of photoelectric conversion units,
  • the first chip includes a terminal for establishing an electrical connection with the second chip; the second chip includes a terminal for establishing an electrical connection with the first chip; Corresponding terminals of the first chip and the second chip are joined to each other; When the first chip and the second chip are viewed in plan, the regulator circuit is disposed near a terminal for supplying the second voltage output by the regulator circuit or the first voltage input to the regulator circuit from the first chip to the second chip.
  • the semiconductor device according to any one of (1) to (13).
  • an oscillator circuit provided on the second chip and formed by the same process as the second logic circuit; a control circuit that controls the second voltage output by the regulator circuit based on an oscillation frequency of the oscillation circuit; Equipped with The semiconductor device according to any one of (1) to (14).
  • the first voltage is lower than the voltage supplied to the pad;
  • the regulator circuit is an LDO circuit.

Landscapes

  • Semiconductor Integrated Circuits (AREA)

Abstract

半導体装置は、第１のチップと、第１のチップと電気的な接続を有するように、第１のチップに積層された第２のチップと、第１の電圧が供給されるパッドと、第１のチップに設けられ、パッドからの第１の電圧に基づいて動作する第１のロジック回路と、第１のチップ又は第２のチップに設けられ、パッドからの第１の電圧を調整して第２の電圧を出力するレギュレータ回路と、第２のチップに設けられ、レギュレータ回路からの第２の電圧に基づいて動作する第２のロジック回路と、を備える。

Description

半導体装置
　本開示は、半導体装置に関する。
　例えば特許文献１は、撮像装置において、画像ノイズを低減するために電源を分けて供給する技術を開示する。
特開２０２３－５３８０６号公報
　撮像装置等に用いられる半導体装置には、互いに異なる電源電圧で動作する複数の回路が存在し得る。複数の回路に対応する複数の電源電圧を半導体装置の外部から供給すると、電源電圧の数に応じてパッド数が増加し、その分、半導体チップ面積が増大する等して装置が大型化する。
　本開示の一側面は、装置の大型化を抑制する。
　本開示の一側面に係る半導体装置は、第１のチップと、第１のチップと電気的な接続を有するように、第１のチップに積層された第２のチップと、第１の電圧が供給されるパッドと、第１のチップに設けられ、パッドからの第１の電圧に基づいて動作する第１のロジック回路と、第１のチップ又は第２のチップに設けられ、パッドからの第１の電圧を調整して第２の電圧を出力するレギュレータ回路と、第２のチップに設けられ、レギュレータ回路からの第２の電圧に基づいて動作する第２のロジック回路と、を備える。
　本開示の一側面に係る半導体装置は、電圧が供給されるパッドと、パッドからの電圧に基づいて動作するアナログ回路と、パッドからの電圧を調整して第１の電圧を出力するレギュレータ回路と、レギュレータ回路からの第１の電圧に基づいて動作するロジック回路と、を備える。
実施形態に係る半導体装置２が用いられる電子機器１００の一部の概略構成の例を示す図である。 電子機器１００の一部の概略構成の例を示す図である。 比較例を示す図である。 第１変形例を示す図である。 第２変形例を示す図である。 第３変形例を示す図である。 第４変形例を示す図である。 第４変形例を示す図である。 第５変形例を示す図である。 適用例を示す図である。 チップ４の概略構成の例を示す図である。 画素回路の例を示す図である。 チップ４のレイアウトの例を示す図である。 比較例を示す図である。 半導体装置２の概略構成の例を示す図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。 内視鏡手術システムの概略的な構成の一例を示す図である。 カメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。
　以下に、本開示の実施形態について図面に基づいて詳細に説明する。なお、以下の各実施形態において、同一の要素には同一の符号を付することにより重複する説明を省略する。
　以下に示す項目順序に従って本開示を説明する。
　　０．序
　　１．実施形態
　　２．変形例
　　　２．１　第１変形例
　　　２．２　第２変形例
　　　２．３　第３変形例
　　　２．４　第４変形例
　　　２．５　第５変形例
　　３．撮像装置への適用の例
　　４．チップレイアウトの例
　　５．レギュレータ回路の調整の例
　　６．小結
　　７．移動体への応用例
　　８．内視鏡手術システムへの応用例
０．序
　半導体装置には小型化が求められる。一方で、半導体装置には、互いに異なる電源電圧で動作する複数の回路が存在し得る。従来は、電源電圧ごとにパッドを用意していた。パッドの増加は、チップ面積の増大、ひいては装置の大型化につながる。例えば半導体装置が固体撮像装置（イメージセンサ）の場合には、映り込みの懸念もある。
　チップどうしが電気的な接続を有するように複数のチップを積層する技術も知られている。チップごとに製造プロセスが異なる場合は、チップごとでも電源電圧が異なり得る。なお、同じ製造プロセスであっても最適な電源電圧の大きさが異なり得るので、同じ電源電圧を供給すると歩留まりが低下するといった問題が生じる。これに対処するためには、異なる電源電圧を準備する必要がある。
　ワイヤボンディング用のパッケージを採用する場合には、パッド数が増えると、それらを千鳥配置する等の対応が必要になるが、これもチップ面積の増大につながる。
　例えば上記のような課題の少なくとも一部が、開示される技術によって対処される。詳細は後述するが、チップ内で電源電圧が生成され、生成された電源電圧が、パッドを介さずに、対応する回路に供給される。パッド数の増加を抑制し、また、関連する配線も削減することができる。チップ面積の増大、ひいては装置の大型化を抑制される。上述の歩留まり低下等の問題にも対処できる。
１．実施形態
　図１は、実施形態に係る半導体装置２が用いられる電子機器１００の一部の概略構成の例を示す図である。電子機器１００は、基板１と、半導体装置２とを含む。基板１は、例えばプリント基板（ＰＣＢ）である。半導体装置２は、基板１上に設けられる。
　半導体装置２は、パッケージ３と、チップ４とを含む。パッケージ３は、チップ４を覆うとともに、基板１上に設けられる。チップ４は、積層された複数の半導体チップであり、図１には、２つのチップが例示される。第１のチップを、チップ４１と称し図示する。第２のチップを、チップ４２と称し図示する。
　チップ４１と、チップ４２とは、互いに異なるプロセスのチップであってよい。例えば、チップ４１のプロセスが比較的高い電圧のプロセス（高電圧プロセス）であり、チップ４２のプロセスが比較的低い電圧のプロセス（低電圧プロセス）であってよい。
　チップ４１及びチップ４２をまとめて、単にチップ４又は各チップ４と呼ぶ場合もある。図１には、ＸＹＺ座標系も示される。Ｘ軸方向及びＹ軸方向（ＸＹ平面方向）は、各チップ４の面方向に相当する。Ｚ軸方向は、チップ４の厚さ方向（積層方向）に相当する。基板１及びパッケージ３の面方向及び厚さ方向についても同様のことがいえる。
　積層方向に隣り合うチップ４どうしは、互いに電気的な接続を有するように積層される。この例では、チップ４２は、チップ４１と電気的な接続を有するように、チップ４１に積層される。電子機器１００について、図２を参照してさらに説明する。
　図２は、電子機器１００の一部の概略構成の例を示す図である。基板１、パッケージ３及びチップ４１は、電気的な接続を得るためのパッドを含む。基板１に設けられるパッドを、パッド１１と称する。パッケージ３に設けられるパッドを、パッド３１と称する。チップ４１に設けられるパッドを、パッド４１１と称する。これらのパッドは、例えばワイヤボンディング用のパッドであってよい。
　基板１のパッド１１は、パッド１１－１と、パッド１１－２とを含む。パッド１１－１は、電圧ＶＤＤ１（第１の電圧）を有する。電圧ＶＤＤ１は、チップ４１で用いられる直流の電源電圧である。パッド２０２は、電圧ＶＳＳを有する。電圧ＶＳＳは、チップ４１及びチップ４２で共通に用いられる直流の基準電圧（例えばグラウンド電圧）である。
　パッケージ３のパッド３１は、パッド３１－１と、パッド３１－２と、パッド３１－３とを含む。パッド３１－１は、パッド１１－１に電気的に接続され、電圧ＶＤＤ１を有する。パッド３１－２及びパッド３１－３の各々は、パッド１１－２に電気的に接続され、電圧ＶＳＳを有する。パッド３１－２が有する電圧ＶＳＳを、電圧ＶＳＳ１と称する。パッド３１－３が有する電圧ＶＳＳを、電圧ＶＳＳ２と称する。
　チップ４１のパッド４１１は、パッド４１１－１と、パッド４１１－２と、パッド４１１－３とを含む。パッド４１１－１には電圧ＶＤＤ１が供給され、パッド４１１－２及びパッド４１１－３には基準電圧が供給される。
　具体的に、パッド４１１－１は、パッド３１－１に電気的に接続され、電圧ＶＤＤ１を有する。パッド４１１－２は、パッド３１－２に電気的に接続され、電圧ＶＳＳ１を有する。パッド４１１－３は、パッド３１－３に電気的に接続され、電圧ＶＳＳ２を有する。
　先にも述べたように、チップ４１及びチップ４２は、互いに電気的な接続を有する。例えば、互いに接触するチップ４１及びチップ４２の表面（接触面）の各々は、その表面に露出する導電性の端子（例えば電極配線等）を有する。対応するチップ４１の端子及びチップ４２の端子どうしが接合されており、それによって、チップ４１とチップ４２との間の電気的な接続が得られる。
　チップ４１の端子を、端子Ｃ１と称する。チップ４２の端子を、端子Ｃ２と称する。対応するチップ４１の端子Ｃ１及びチップ４２の端子Ｃ２どうしが、互いに電気的に接続される。
　具体的に、チップ４１の端子Ｃ１は、端子Ｃ１－１と、端子Ｃ１－２とを含む。チップ４２の端子Ｃ２は、端子Ｃ２－１と、端子Ｃ２－２とを含む。チップ４２の端子Ｃ２－１は、チップ４１の端子Ｃ１－１に電気的に接続される。チップ４２の端子Ｃ２－２２は、チップ４１の端子Ｃ１－２に電気的に接続される。
　チップ４についてさらに述べる。チップ４は、ロジック回路５と、レギュレータ回路６と、ＬＶ回路７とを含む。
　ロジック回路５は、その名称のとおりであり、例えば各種の論理演算等を実行するように構成される。チップ４１及びチップ４２の各々に、ロジック回路５が設けられる。チップ４１に設けられるロジック回路５を、ロジック回路５－１と称し図示する。チップ４２に設けられるロジック回路５を、ロジック回路５－２と称し図する。
　チップ４１のロジック回路５－１は、パッド１１－１からの電圧ＶＤＤ１に基づいて動作する。この例では、ロジック回路５－１は、パッド４１１－１と、パッド４１１－２との間に電気的に接続され、電圧ＶＤＤ１を電源電圧として動作する。チップ４２のロジック回路５－２については後述する。
　レギュレータ回路６は、入力された直流の電圧を調整して、直流の電圧を出力する。レギュレータ回路６は、電圧変換回路等とも呼べる。レギュレータ回路６は、チップ４１又はチップ４２に設けられ、パッド１１－１からの電圧ＶＤＤ１を調整して電圧ＶＤＤ２（第２の電圧）を出力する。
　電圧ＶＤＤ２は、電圧ＶＤＤ１とは異なる電圧であり、例えば電圧ＶＤＤ１よりも低い電圧である。電圧値の一例について述べると、電圧ＶＤＤ１は１．１Ｖ程度であってよく、電圧ＶＤＤ２は０．８Ｖ程度であってよい。
　レギュレータ回路６の一例は、ＬＤＯ（Low　Drop　Out）回路である。これに限らず、種々の公知の回路が採用されてよい。
　図２に示される例では、レギュレータ回路６は、チップ４１に設けられる。レギュレータ回路６は、パッド４１１－１と、端子Ｃ１－１との間に電気的に接続され、パッド４１１－１からの電圧ＶＤＤ１を調整し、電圧ＶＤＤ２を端子Ｃ１－１に出力する。端子Ｃ１－１は、電圧ＶＤＤ２を有する。端子Ｃ１－１に電気的に接続された端子Ｃ２－１も、電圧ＶＤＤ２を有する。
　なお、端子Ｃ１－２は、パッド４１１－３に電気的に接続され、電圧ＶＳＳ２を有する。Ｃ２－１に電気的に接続された端子Ｃ２－２も、電圧ＶＳＳ２を有する。
　チップ４２のロジック回路５－２は、レギュレータ回路６からの電圧ＶＤＤ２に基づいて動作する。図２に示される例では、ロジック回路５－２は、端子Ｃ２－１と、端子Ｃ２－２との間に電気的に接続され、電圧ＶＤＤ２を電源電圧として動作する。
　ＬＶ回路７は、ロジック回路５が出力する信号電圧のレベルをシフトさせるために用いられるレベルシフト回路（レベルシフタ）である。ＬＶ回路７は、チップ４１又はチップ４２に設けられ、レギュレータ回路６からの電圧ＶＤＤ２に基づいて、ロジック回路５－１からロジック回路５－２への信号電圧のレベルをシフトさせる。
　ＬＶ回路７によるレベルシフト前の信号電圧は、電圧ＶＤＤ１に基づいて動作するロジック回路５－１で扱うのに適した電圧レベルを有する。レベルシフト後の信号電圧は、電圧ＶＤＤ２に基づいて動作するロジック回路５－２で扱うのに適した電圧レベルを有する。
　図２に示される例では、ＬＶ回路７は、チップ４１に設けられる。ＬＶ回路７は、レギュレータ回路６と、パッド４１１－２との間に電気的に接続される。
　以上で説明した半導体装置２では、レギュレータ回路６が、パッド４１１－１からの電圧ＶＤＤ１を調整して電圧ＶＤＤ２を出力する。ロジック回路５－２は、レギュレータ回路６からの電圧ＶＤＤ２に基づいて動作する。半導体装置２の外部（例えば基板１）から電圧ＶＤＤ２を半導体装置２に供給する必要が無いので、電圧ＶＤＤ２用のパッドを設けなくてよい。その分、チップ面積の増大を抑制し、装置の大型化を抑制することができる。比較例も用いて説明する。
　図３は、比較例を示す図である。比較例に係る電子機器１００Ｅは、基板１Ｅと、半導体装置２Ｅとを含む。半導体装置２Ｅは、パッケージ３Ｅと、チップ４Ｅを含む。チップ４Ｅは、チップ４１Ｅと、チップ４２とを含む。
　電子機器１００Ｅは、電子機器１００（図２）と比較して、とくに、半導体装置２Ｅがレギュレータ回路６を含まない点において相違する。電圧ＶＤＤ２は、半導体装置２の外部、すなわち基板１から半導体装置２に供給される。そのためのパッドがさらに設けられる。
　具体的に、基板１Ｅは、パッド１１Ｅをさらに含む。パッド１１Ｅは、電圧ＶＤＤ２を有する。パッケージ３Ｅは、パッド３１Ｅをさらに含む。パッド３１Ｅは、パッド１１Ｅに電気的に接続され、電圧ＶＤＤ２を有する。半導体装置２Ｅのチップ４１Ｅは、パッド４１１Ｅをさらに含む。パッド４１１Ｅは、パッド３１Ｅに電気的に接続され、電圧ＶＤＤ２を有する。端子Ｃ１－１は、パッド４１１Ｅに電気的に接続され、電圧ＶＤＤ２を有する。端子Ｃ１－１に電気的に接続された端子Ｃ２－２も、電圧ＶＤＤ２を有する。
　このように、電子機器１００Ｅでは、電子機器１００（図２）と比較して、パッド１１Ｅ、パッド３１Ｅ及びパッド４１１Ｅをさらに設ける必要がある。その分、パッド数が増加する。例えばチップ面積が増大する。この問題が、上述の実施形態（図２）によって対処される。
　また、上述の図２の構成によれば、電圧ＶＤＤ２を出力するレギュレータ回路６がチップ４１に設けられる。例えばチップ４１のプロセスが高電圧プロセスであり電圧ＶＤＤ１が電圧ＶＤＤ２よりも高い場合でも、高電圧の電圧ＶＤＤ１はチップ４２には供給されない。チップ４２の耐圧設計が行い易くなる等のメリットがある。
　なお、上記の実施形態では、電圧ＶＳＳが電圧ＶＳＳ１及び電圧ＶＳＳ２に分けて供給されるが、それらがマージされて１つの電圧ＶＳＳとして供給されてもよい。例えば、パッド４１１－２及びパッド４１１－３を共通化し、それによってパッド数をさらに削減することができる。
２．変形例
　これまで説明した技術をベースとしたいくつかの変形例について説明する。なお、上述の実施形態の構成と、以下で説明する各変形例の構成とは、矛盾の無い範囲において適宜組み合わされて用いられてよい。
２．１　第１変形例
　図４は、第１変形例を示す図である。第１変形例は、先に説明した実施形態（図２）と比較して、とくに、レギュレータ回路６がチップ４２に設けられる点において相違する。
　チップ４１のＣ１－１は、パッド４１１－１に電気的に接続され、電圧ＶＤＤ１を有する。チップ４２の端子Ｃ２－１は、端子Ｃ１－１に電気的に接続され、電圧ＶＤＤ１を有する。レギュレータ回路６は、端子Ｃ２－１と、ロジック回路５－２との間に電気的に接続され、端子Ｃ２－１から（さらにいうとその先のパッド４１１－１から）の電圧ＶＤＤ１を調整し、電圧ＶＤＤ２をロジック回路５－２に出力する。ロジック回路５－２は、レギュレータ回路６からの電圧ＶＤＤ２に基づいて動作する。
　レギュレータ回路６からの電圧ＶＤＤ２をチップ４１のＬＶ回路７に供給するために、チップ４１の端子Ｃ１は端子Ｃ１－３を含み、チップ４２の端子Ｃ２は端子Ｃ２－３を含む。端子Ｃ１－３及び端子Ｃ２－３は、互いに電気的に接続される。レギュレータ回路６は、端子Ｃ２－１と端子Ｃ２－３との間にも電気的に接続され、電圧ＶＤＤ２を端子Ｃ２－３にも出力する。端子Ｃ２－３は、電圧ＶＤＤ２を有する。端子Ｃ２－３に電気的に接続された端子Ｃ１－３も、電圧ＶＤＤ２を有する。ＬＶ回路７は、端子Ｃ１－３とパッド４１１－２との間に電気的に接続される。
　上記の第１変形例でも、電圧ＶＤＤ２用のパッドを設ける必要が無いので、チップ面積の増大を抑制し、装置の大型化を抑制することができる。また、ロジック回路５－２及びレギュレータ回路６が同じチップ４２に設けられるので、例えばチップ４２単体でレギュレータ回路６も含めたテストを行うことができる。
２．２　第２変形例
　図５は、第２変形例を示す図である。先に説明した第１変形例（図４）と比較して、とくに、チップ４１が安定化レギュレータ回路６０をさらに含む点において相違する。
　安定化レギュレータ回路６０は、パッド４１１－１と、ロジック回路５－１との間に電気的に接続され、パッド４１１－１からの電圧ＶＤＤ１を調整して、電圧ＶＤＤ１を出力する。安定化レギュレータ回路６０の一例は、ＬＤＯ回路である。ロジック回路５－１は、安定化レギュレータ回路６０からの電圧ＶＤＤ１に基づいて動作する。
　安定化レギュレータ回路６０が出力する電圧ＶＤＤ１は、ロジック回路５－１の最適動作電圧であってよい。例えば製造されるチップ４１ごとにロジック回路５－１の最適動作電圧がバラつきを有する場合には、パッド４１１－１からの電圧ＶＤＤ１をそのままロジック回路５－１に供給すると、ロジック回路５－１の動作が最適動作から外れる可能性がある。安定化レギュレータ回路６０が電圧ＶＤＤ１をロジック回路５－１に供給することで、ロジック回路５－１が最適動作電圧で動作する可能性を高めることができる。
　上記の第２変形例でも、電圧ＶＤＤ２用のパッドを設ける必要が無いので、チップ面積の増大を抑制し、装置の大型化を抑制することができる。また、ロジック回路５－１への電圧ＶＤＤ１の供給に安定化レギュレータ回路６０を用いることで、バラつき対処を含めた電源供給が可能になる。ロジック回路５－１に供給される電圧ＶＤＤ１を、ロジック回路５－１の最適動作電圧に近づけることができる。
２．３　第３変形例
　図６は、第３変形例を示す図である。先に説明した第１変形例（図４）と比較して、とくに、ＬＶ回路７がチップ４２に設けられる点において相違する。
　ＬＶ回路７は、レギュレータ回路６と、端子Ｃ２-２との間に電気的に接続される。レギュレータ回路６及びＬＶ回路７が同じチップ４２に設けられるので、レギュレータ回路６が出力する電圧ＶＤＤ２をチップ４１に供給する必要が無い。
２．４　第４変形例
　図７及び図８は、第４変形例を示す図である。先に説明した実施形態（図１、図２）と比較して、とくに、半導体装置２がチップ４３をさらに含む点において相違する。
　チップ４３は、チップ４２を挟んでチップ４１とは反対側においてチップ４２と電気的な接続を有するようにチップ４２に積層された第３のチップである。例えば、互いに接触するチップ４２及びチップ４３の表面（接触面）の各々は、その表面に露出する導電性の端子を有する。対応するチップ４２の端子及びチップ４３の端子どうしが接合されており、それによって、チップ４２とチップ４３との間の電気的な接続が得られる。チップ４３のプロセスは、チップ４２のプロセスとは異なっていてよい。例えば、チップ４３のプロセスは、チップ４２のプロセスよりも低電圧プロセスであってよい。
　チップ４１の端子を、これまでと同様に、端子Ｃ１と称する。チップ４２の端子を、これまでと同様に、端子Ｃ２と称する。チップ４３の端子を、端子Ｃ３と称する。対応するチップ４１の端子Ｃ１及びチップ４２の端子Ｃ２どうしが互いに電気的に接続され、また、対応するチップ４２の端子Ｃ２及びチップ４３の端子Ｃ３どうしが互いに電気的に接続される。
　図８に示される例では、パッケージ３のパッド３１は、パッド３１－４をさらに含む。パッド３１－４は、パッド１１－２に電気的に接続され、電圧ＶＳＳを有する。パッド３１－４が有する電圧ＶＳＳを、電圧ＶＳＳ３と称する。チップ４１のパッド４１１は、パッド４１１－４をさらに含む。パッド４１１－４は、パッド３１－４に電気的に接続され、電圧ＶＳＳ３を有する。
　チップ４１の端子Ｃ１は、端子Ｃ１－４をさらに含む。チップ４２の端子Ｃ２は、端子Ｃ２-４と、端子Ｃ２-５と、端子Ｃ２－６とをさらに含む。チップ４３の端子Ｃ３は、端子Ｃ３－５と、端子Ｃ３－６とを含む。この例では、チップ４３の端子Ｃ３－５は、チップ４２の端子Ｃ２－５に電気的に接続される。チップ４３の端子Ｃ３－６は、チップ４２の端子Ｃ２－６に電気的に接続される。
　端子Ｃ１－４は、パッド４１１－４に電気的に接続され、電圧ＶＳＳ３を有する。端子Ｃ１－４に電気的に接続された端子Ｃ２－４も、電圧ＶＳＳ３を有する。端子Ｃ２-６は、端子Ｃ２-４に電気的に接続され、電圧ＶＳＳ３を有する。端子Ｃ２－６に電気的に接続された端子Ｃ３－６も、電圧ＶＳＳ３を有する。
　チップ４３の追加に伴い、レギュレータ回路６も追加される。これまで説明したレギュレータ回路６を、図８では、レギュレータ回路６－１と称し図示する。この例では、レギュレータ回路６－１は、チップ４１に設けられる。追加されるレギュレータ回路６を、追加レギュレータ回路６－２と称し図示する。
　追加レギュレータ回路６－２は、チップ４２又はチップ４３に設けられ、レギュレータ回路６－１からの電圧ＶＤＤ２を調整して電圧ＶＤＤ３（第３の電圧）を出力する。電圧ＶＤＤ３は、電圧ＶＤＤ２とは異なる電圧であり、例えば電圧ＶＤＤ２よりも低い電圧である。電圧値の一例について述べると、電圧ＶＤＤ２は０．８Ｖ程度であってよく、電圧ＶＤＤ３は０．７５Ｖ程度であってよい。
　図８に示される例では、追加レギュレータ回路６－２は、チップ４２に設けられる。具体的に、追加レギュレータ回路６－２は、端子Ｃ２－１と端子Ｃ２－５との間に電気的に接続され、端子Ｃ２－１からの電圧ＶＤＤ２を調整し、電圧ＶＤＤ３を端子Ｃ２－５に出力する。端子Ｃ２－５は、電圧ＶＤＤ３を有する。端子Ｃ２－５に電気的に接続された端子Ｃ３－５も、電圧ＶＤＤ３を有する。
　チップ４３にも、ロジック回路５が設けられる。チップ４３に設けられるロジック回路５を、ロジック回路５－３と称し図示する。ロジック回路５－３は、安定化レギュレータ回路６０からの電圧ＶＤＤ３に基づいて動作する第３のロジック回路である。この例では、ロジック回路５－３は、端子Ｃ３－５と、端子Ｃ３－６との間に接続され、電圧ＶＤＤ３を電源電圧として動作する。
　チップ４３の追加に伴い、ＬＶ回路７も追加される。これまで説明したＬＶ回路７を、図８では、ＬＶ回路７－１と称し図示する。この例では、ＬＶ回路７－１は、チップ４２に設けられる。追加されるＬＶ回路７を、追加ＬＶ回路７－２と称し図示する。
　追加ＬＶ回路７－２は、チップ４２又はチップ４３に設けられ、追加レギュレータ回路６－２からの電圧ＶＤＤ３に基づいて、ロジック回路５－２からロジック回路５－３への信号電圧のレベルをシフトさせる。追加ＬＶ回路７－２によるレベルシフト前の信号電圧は、電圧ＶＤＤ２に基づいて動作するロジック回路５－２で扱うのに適した電圧レベルを有する。レベルシフト後の信号電圧は、電圧ＶＤＤ３に基づいて動作するロジック回路５－３で扱うのに適した電圧レベルを有する。
　図８に示される例では、追加ＬＶ回路７－２は、チップ４２に設けられる。具体的に、追加ＬＶ回路７－２は、追加レギュレータ回路６－２と、端子Ｃ２－２との間に電気的に接続される。
　上記の第４変形例によれば、半導体装置２の外部から電圧ＶＤＤ２及び電圧ＶＤＤ３を半導体装置２に供給する必要が無いので、電圧ＶＤＤ２用のパッドも電圧ＶＤＤ３用のパッドも設けなくてよい。チップ面積の増大を抑制し、装置の大型化を抑制することができる。チップ４１～チップ４３の３つのチップ４を用いることで、例えばチップ４１及びチップ４２の２つのチップ４を用いる場合よりも、多機能化、高機能化等を実現できる可能性が高まる。
　なお、当然ながら、４つ以上のチップ４が用いられてもよい。さらなる多機能化、高機能化等に資することができる。その場合でも、チップ４内のレギュレータ回路６で電源電圧を生成することで、電源用のパッド数の増加を抑制することができる。
２．５　第５変形例
　図９は、第５変形例を示す図である。先に説明した実施形態（図２）と同様に、チップ４の数は、チップ４１及びチップ４２の２つであるものとする。チップ４１は、アナログ回路８をさらに含む。アナログ回路８は、その名称のとおりであり、例えば各種のアナログ演算等を実行するように構成される。
　この例では、基板１のパッド１１－１は、電圧ＶＤＤ＿ＡＮＡを有する。電圧ＶＤＤ＿ＡＮＡは、チップ４１のアナログ回路８で用いられる電源電圧である。チップ４１のパッド４１１－１には、電圧ＶＤＤ＿ＡＮＡが供給される。すなわち、パッド１１－１に電気的に接続されたパッケージ３のパッド３１－１は電圧ＶＤＤ＿ＡＮＡを有し、パッド３１－１に接続されたチップ４１のパッド４１１－１も電圧ＶＤＤ＿ＡＮＡを有する。
　アナログ回路８は、パッド４１１－１からの電圧ＶＤＤ＿ＡＮＡに基づいて動作する。この例では、アナログ回路８は、パッド４１１－１と、パッド４１１－２との間に電気的に接続され、電圧ＶＤＤ＿ＡＮＡを電源電圧として動作する。
　チップ４には、２つのレギュレータ回路６が設けられる。各レギュレータ回路６を区別できるように、レギュレータ回路６－１－１及びレギュレータ回路６－１－２と称し図示する。
　レギュレータ回路６－１－１は、チップ４１に設けられ、パッド４１１－１からの電圧ＶＤＤ＿ＡＮＡを調整して電圧ＶＤＤ１を出力する。電圧ＶＤＤ１は、電圧ＶＤＤ＿ＡＮＡとは異なる電圧であり、例えば電圧ＶＤＤ＿ＡＮＡよりも低い電圧である。電圧値の一例について述べると、電圧ＶＤＤ＿ＡＮＡは３．３Ｖ程度であってよく、電圧ＶＤＤ１は１．１Ｖ程度であってよい。
　具体的に、レギュレータ回路６－１－１は、パッド４１１－１とロジック回路５－１との間に電気的に接続され、パッド４１１－１からの電圧ＶＤＤ＿ＡＮＡを調整し、電圧ＶＤＤ１をロジック回路５－１に出力する。ロジック回路５－１は、レギュレータ回路６－１－１とパッド４１１－２との間に電気的に接続され、電圧ＶＤＤ１を電源電圧として動作する。
　レギュレータ回路６－１－２は、先に説明した実施形態（図２）のレギュレータ回路６と比較して、とくに、電圧ＶＤＤ１の供給もとがパッド４１１－１ではなくレギュレータ回路６－１－１である点において相違する。レギュレータ回路６－１－２は、チップ４１又はチップ４２に設けられ、レギュレータ回路６－１－１からの電圧ＶＤＤ１を調整して電圧ＶＤＤ２を出力する。この例では、レギュレータ回路６－１－２は、チップ４１に設けられる。レギュレータ回路６－１－２は、レギュレータ回路６－１－１と、Ｃ１－１との間に接続され、レギュレータ回路６－１－１からの電圧ＶＤＤ１を調整し、電圧ＶＤＤ２を端子Ｃ１－１に出力する。
　他の部分については、先の実施形態（図２）と同様であってよく、説明は省略する。
　上記の第５変形例によれば、電圧ＶＤＤ＿ＡＮＡを利用して電圧ＶＤＤ１を生成することができる。半導体装置２の外部から電圧ＶＤＤ１を半導体装置２に供給する必要が無いので、電圧ＶＤＤ１用のパッドを設けなくてよい。チップ面積の増大及び装置の大型化の抑制効果をさらに高めることができる。
３．撮像装置への適用の例
　半導体装置２の具体例の１つは、撮像装置である。図１０～図１２を参照して説明する。
　図１０は、適用例を示す図である。図１０に示されるように、チップ４は、これまで説明したチップ４１及びチップ４２の他に、チップ４０をさらに含む。チップ４０は、チップ４１を挟んでチップ４２とは反対側においてチップ４１と電気的な接続を有するようにチップ４１に積層される。チップ４０は、画素チップであり、複数の光電変換部（後述）を含む。チップ４０～チップ４２をとくに区別しない場合は、単にチップ４とも呼ぶ。チップ４について、図１１及び図１２を参照して説明する。
　図１１は、チップ４の概略構成の例を示す図である。チップ４は、固体撮像装置（イメージセンサ等とも呼ばれる）である。チップ４の各要素は、例えばシリコンの半導体基板内及び半導体基板上に設けられる。チップ４は、画素アレイ部９を含み、また、周辺回路及び信号線等も含む。周辺回路として、制御回路１０１、垂直駆動回路１０２、カラム信号処理回路１０３、水平駆動回路１０４及び出力回路１０５が符号を付して例示される。配線として、信号線１０６、信号線１０７及び信号線１０８が符号を付して例示される。
　画素アレイ部９は、複数の画素９０を含む。複数の画素９０は、２次元アレイ状に配置される。この例では、Ｘ軸方向は、アレイの行方向に対応し、例えばチップ４の横方向（水平方向）に対応する。Ｙ軸方向は、アレイの列方向に対応し、例えばチップ４の縦方向（垂直方向）に対応する。なお、Ｚ軸正方向及びＺ軸負方向を、上方向及び下方向とも呼ぶ。
　画素アレイ部９は、入射光を検出する。ここでいう入射光は、Ｚ軸負方向に向かって進む光であってよい。
　画素９０は、光電変換部を含む。光電変換部は、入射した光の光量に応じた電荷を発生させる。光電変換部の一例は、フォトダイオード（ＰＤ：Photo　Diode）である。光電変換部で発生した電荷の量に応じた電圧信号（画素信号）を生成して出力する回路も設けられる。画素９０は、そのような回路も含む意味に解されてよく、その場合の画素９０は、画素回路とも呼べる。
　制御回路１０１は、入力クロック、動作モード等を指令するデータを受け取り、また、チップ４の内部情報等のデータを出力する。制御回路１０１は、垂直同期信号、水平同期信号及びマスタクロックに基づいて、垂直駆動回路１０２、カラム信号処理回路１０３及び水平駆動回路１０４等の動作の基準となるクロック信号や制御信号を生成する。制御回路１０１は、生成したそれらの信号を、垂直駆動回路１０２、カラム信号処理回路１０３及び水平駆動回路１０４等に入力（供給）する。
　垂直駆動回路１０２は、例えばシフトレジスタを含んで構成される。垂直駆動回路１０２は、画素９０の行方向（Ｘ軸方向）に延在する複数の信号線１０６（水平信号線）を介して、画素アレイ部９に接続される。各信号線１０６は、例えば画素行ごとに延在し、また、各信号線１０６は複数の信号線を含み得る。垂直駆動回路１０２は、画素９０を駆動するための駆動信号（例えばパルス信号）を、選択した信号線１０６に供給する。
　垂直駆動回路１０２による画素９０の駆動は、後述する画素トランジスタ（図１２のトランジスタ９１～トランジスタ９４）の駆動を含む。画素トランジスタは、画素９０内の光電変換部で発生した電荷の量に応じた電圧信号（画素信号）を、画素９０の列方向（Ｙ軸方向）に延在する複数の信号線１０７（垂直信号線）のうちの対応する信号線１０７に出力するように駆動される。
　カラム信号処理回路１０３は、信号線１０７を介して、画素アレイ部９に接続される。各信号線１０７は、複数の信号線を含み得る。カラム信号処理回路１０３は、例えば画素列ごとに配置されており、１行分の画素９０からの画素信号に対して、画素列ごとにノイズ除去等の信号処理を行う。カラム信号処理回路１０３は、画素９０に固有の固定パターンノイズを除去するためのＣＤＳ（Correlated　Double　Sampling）、信号増幅、ＡＤ（Analog　to　Digital）変換等の信号処理を行う。カラム信号処理回路１０３の出力段と信号線１０７との間には、図示しない水平選択スイッチが接続され得る。
　水平駆動回路１０４は、例えばシフトレジスタを含んで構成される。水平駆動回路１０４は、水平走査パルスを順次出力することによって、カラム信号処理回路１０３の各々を順番に選択し、カラム信号処理回路１０３の各々から画素信号を信号線１０８に出力させる。
　出力回路１０５は、カラム信号処理回路１０３の各々から信号線１０８を通して順次に供給される画素信号に対し、信号処理を行って出力する。例えば、バファリングが行われたり、黒レベル調整、列バラつき補正、各種デジタル信号処理等が行われたりする。
　図１２は、画素回路の例を示す図である。画素９０に含まれる光電変換部を、光電変換部ＰＤ１と称し図示する。先にも述べたように、光電変換部ＰＤ１は、入射した光の光量に応じた電荷を発生させる。図１２では、光電変換部ＰＤ１は、アノードがＧＮＤ（グラウンド）に接続されたフォトダイオードとして示される。
　光電変換部ＰＤ１の周辺に設けられた回路（画素回路）の要素として、複数の画素トランジスタ及びフローティングディフュージョン９５が例示される。複数の画素トランジスタとして、トランジスタ９１～トランジスタ９４が符号を付して例示される。これらをとくに区別しない場合は、単にトランジスタ又は各トランジスタ等とも呼ぶ。
　以降の説明において、トランジスタが２つの要素の間に接続されるとは、トランジスタのソース及びドレインの一方が、一方の要素に接続され、ソース及びドレインの他方が、他方の要素に接続されることを意味するものとする。
　トランジスタ９１は、光電変換部ＰＤ１とフローティングディフュージョン９５との間に設けられる。トランジスタ９１は、光電変換部ＰＤ１内の電荷をフローティングディフュージョン９５に転送する転送トランジスタである。トランジスタ９１のゲート電極は、対応する信号線１０６に接続される。その信号線１０６からの制御信号によって、トランジスタ９１のドレイン・ソース間の導通及び非導通（トランジスタ９１のオン・オフ）が制御される。トランジスタ９１がオンのときに、光電変換部ＰＤ１内の電荷が、トランジスタ９１を介してフローティングディフュージョン９５に転送される。
　フローティングディフュージョン９５は、トランジスタ９１によって転送された光電変換部ＰＤ１からの電荷を蓄積し、蓄積した電荷に応じた電圧信号を発生させる。
　トランジスタ９２は、フローティングディフュージョン９５と、ノードＶＤＤとの間に接続される。ノードＶＤＤは、例えば各トランジスタの動作に必要な電圧（電源電圧）を有する。トランジスタ９２は、フローティングディフュージョン９５内の電荷を排出するリセットトランジスタである。トランジスタ９２のゲート電極は、対応する信号線１０６に接続される。その信号線１０６からの制御信号によって、トランジスタ９２のオン・オフが制御される。トランジスタ９２がオンのときに、フローティングディフュージョン９５内の電荷が、トランジスタ９２を介してノードＶＤＤに排出される。
　トランジスタ９３は、ノードＶＤＤと、トランジスタ９４との間に接続される。トランジスタ９３のゲートは、フローティングディフュージョン９５に接続される。トランジスタ９３は、フローティングディフュージョン９５で発生した電圧を増幅して出力する増幅トランジスタとも呼べる。
　トランジスタ９４は、トランジスタ９３と、信号線１０７との間に接続される。トランジスタ９４は、トランジスタ９３の出力電圧を選択的に信号線１０７に出力する選択トランジスタとも呼べる。トランジスタ９４のゲート電極は、対応する信号線１０６に接続される。その信号線１０６からの制御信号によって、トランジスタ９４のオン・オフが制御される。トランジスタ９４がオンのときに、トランジスタ９３の出力電圧が、トランジスタ９４を介して信号線１０７に出力される。この電圧信号が、画素信号になる。
　図１１に戻り、例えば上記のような構成を有する画素９０が、２次元アレイ状に配置され、画素アレイ部９を構成する。チップ４０～チップ４２（図１０）との関係について述べると、例えば、画素アレイ部９は、チップ４０に設けられる。周辺回路は、チップ４１及びチップ４２に設けられる。３チップ積層構造を有する固体撮像装置が得られる。
４．チップレイアウトの例
　図１３は、チップ４のレイアウトの例を示す図である。先にも述べたように、チップ４０は、画素アレイ部９を含む。チップ４１及びチップ４２に含まれる電源配線を、電源配線Ｌ１及び電源配線Ｌ２と称し図示する。
　チップ４の外部からチップ４１のパッド４１１にアクセスできるように、チップ４０が構成される。例えば、チップ４０におけるパッド４１１に対応する部分に孔が形成され、その孔を通り、チップ４１のパッド４１１にワイヤがボンディングされる。
　なお、パッド４１１に相当するパッドがチップ４０に設けられ、チップ４０を介してチップ４１がそのパッドに電気的に接続されてもよい。矛盾の無い範囲において、そのようにチップ４０に設けられるパッドも、パッド４１１に含まれるものと解されてよい。
　先にも述べたように、チップ４１及びチップ４２は、互いに電気的な接続を得るための端子Ｃ１及び端子Ｃ２を含み、対応する端子Ｃ１及び端子Ｃ２どうしが互いに接合される。図１３には、チップ４１の端子Ｃ１のうちの端子Ｃ１－１が、符号付きで示される。また、チップ４２の端子Ｃ２のうちの端子Ｃ２－１が、符号付きで示される。
　この例では、レギュレータ回路６は、チップ４１に設けられる。この場合の端子Ｃ１－１及び端子Ｃ２－１は、先に図２を参照して説明したように、レギュレータ回路６が出力する電圧ＶＤＤ２をチップ４１からチップ４２に供給するための端子である。
　なお、先に図４等を参照して説明したようにレギュレータ回路６がチップ４２に設けられてもよく、その場合の端子Ｃ１－１及び端子Ｃ２－１は、レギュレータ回路６に入力される電圧ＶＤＤ１をチップ４１からチップ４２に供給するための端子である。
　チップ４１及びチップ４２を平面視したとき（図１０のＺ軸方向にみたとき）に、レギュレータ回路６は、端子Ｃ１－１及び端子Ｃ２－１の近くに配置される。例えば、平面視したときに、レギュレータ回路６は、端子Ｃ１-１及び端子Ｃ２-１に隣接配置される。このようにチップ４１の端子Ｃ１－１及びチップ４２の端子Ｃ２-１の位置に応じてレギュレータ回路６を配置すればよいので、チップ４１からチップ４２への電源供給を柔軟に行える。比較例も用いて説明する。
　図１４は、比較例を示す図である。比較例に係るチップ４Ｅは、チップ４（図１３）と比較して、とくに、チップ４０及びチップ４１に代えて、チップ４０Ｅ及びチップ４１Ｅを含む点において相違する。チップ４１には、先に図３を参照して説明したパッド４１１Ｅが設けられる。チップ４０Ｅは、チップ４Ｅの外部からチップ４１のパッド４１１Ｅにもアクセスできるように形成される。その分、チップ４０Ｅ及びチップ４１Ｅの面積が増大する。この問題が、上述の実施形態（図１３）によって対処される。
５．レギュレータ回路の調整の例
　製造されるチップ４ごとに、ロジック回路５の最適な電源電圧が異なり得る。一実施形態において、ロジック回路５の最適な電源電圧をレギュレータ回路６が出力するように、レギュレータ回路６が調整されてよい。図１５を参照して説明する。
　図１５は、半導体装置２の概略構成の例を示す図である。これまで説明した構成要素のうち、ロジック回路５－１、ロジック回路５－２及びレギュレータ回路６が示される。レギュレータ回路６の調整に関する要素として、半導体装置２は、発振回路１０と、制御回路１２と、ＲＯＭ１３とをさらに含む。
　発振回路１０は、ロジック回路５と同じチップに設けられる。発振回路１０の一例は、リングオシレータ（ＲＯＳＣ）である。図１５に示される例では、発振回路１０は、発振回路１０－１と、発振回路１０－２とを含む。発振回路１０－１は、ロジック回路５－１と同じチップ（チップ４１）に設けられ、ロジック回路５－１と同じプロセスで形成される。例えば、発振回路１０－１は、ロジック回路５－１と同じプロセスで形成されたトランジスタ等を含む。同様に、発振回路１０－２は、ロジック回路５－２と同じチップ（チップ４２）に設けられ、ロジック回路５－２と同じプロセスで形成される。
　制御回路１２は、発振回路１０の発振周波数に基づいて、レギュレータ回路６が出力する電圧を制御する。例えば、レギュレータ回路６がロジック回路５－２に出力する電圧（これまで説明した電圧ＶＤＤ２）が制御される。先に説明した図５の構成の場合は、安定化レギュレータ回路６０（図５）がロジック回路５－１に出力する電圧（電圧ＶＤＤ１）が制御されてもよい。
　例えば、半導体装置２の出荷前テスト等において、発振回路１０の発振周波数が測定される。この発振周波数は、チップ４の出来、さらには、発振回路１０と同じチップ４に設けられたロジック回路５の出来を表す。発振周波数の測定結果から、ロジック回路５の最適な電源電圧が把握できる。
　制御回路１２は、ロジック回路５の最適な電源電圧の値を、レギュレータ回路６が出力する電圧の設定値として、ＲＯＭ１３に書き込む。ＲＯＭ１３は、例えばＥＥＰＲＯＭ（Electrically　Erasable　Programmable　Read-Only　Memory）であってよい。ＥＥＰＲＯＭは、ＯＴＰ（One　Time　Programmable　ROM）であってよい。半導体装置２の通常動作時には、ＲＯＭ１３に記憶された電圧の設定値が読み出され、その電圧値に基づいて、制御回路１２がレギュレータ回路６を制御する。
　例えば上記のようにして、ロジック回路５の最適な電源電圧をレギュレータ回路６が出力するように、レギュレータ回路６が調整される。なお、通常動作が起動する度、制御回路１２が発振回路１０の発振周波数に基づいてレギュレータ回路６を制御してもよい。その場合の電圧値は、レジスタ等に設定されてよい。出荷前テスト等での設定は不要であり、ＲＯＭ１３は無くてもよい。
　上記の構成に限らず、チップ４に設けられたロジック回路５の出来を把握してレギュレータ回路６の出力電圧を調整することのできるあらゆる手法、構成が採用されてよい。
６．小結
　以上で説明した技術は、例えば次のように特定される。開示される技術の１つは、半導体装置２である。図１、図２、図４～図８、図１０～図１３及び図１５等を参照して説明したように、半導体装置２は、チップ４１（第１のチップ）と、チップ４１と電気的な接続を有するように、チップ４１に積層されたチップ４２（第２のチップ）と、電圧ＶＤＤ１（第１の電圧）が供給されるパッド４１１－１と、チップ４１に設けられ、パッド４１１－１からの電圧ＶＤＤ１に基づいて動作するロジック回路５－１（第１のロジック回路）と、チップ４１又はチップ４２に設けられ、パッド４１１－１－からの電圧ＶＤＤ１を調整して電圧ＶＤＤ２（第２の電圧）を出力するレギュレータ回路６と、チップ４２に設けられ、レギュレータ回路６からの電圧ＶＤＤ２に基づいて動作するロジック回路５－２と、を備える。例えば、電圧ＶＤＤ２は、電圧ＶＤＤ１よりも低くてよい。レギュレータ回路６は、ＬＤＯ回路であってよい。
　上記の半導体装置２によれば、レギュレータ回路６が、パッド４１１－１からの電圧ＶＤＤ１を調整して電圧ＶＤＤ２を出力する。ロジック回路５－２は、レギュレータ回路６からの電圧ＶＤＤ２に基づいて動作する。半導体装置２の外部から電圧ＶＤＤ２を半導体装置２に供給する必要が無いので、電圧ＶＤＤ２用のパッドを設けなくてよい。その分、チップ面積の増大を抑制し、装置の大型化を抑制することができる。
　図２等を参照して説明したように、レギュレータ回路６は、チップ４１に設けられてよい。この場合は、例えば、電圧ＶＤＤ１がチップ４２に供給されないので、耐圧設計が行い易くなる等のメリットがある。
　図４等を参照して説明したように、レギュレータ回路６は、チップ４２に設けられてよい。この場合は、ロジック回路５－２及びレギュレータ回路６が同じチップ４２に設けられるので、例えばチップ４２単体でレギュレータ回路６も含めたテストを行うことができる。
　図５等を参照して説明したように、半導体装置２は、チップ４１に設けられ、パッド４１１－１からの電圧ＶＤＤ１を調整して、電圧ＶＤＤ１を出力する安定化レギュレータ回路６０を備え、ロジック回路５－１は、安定化レギュレータ回路６０からの電圧ＶＤＤ１に基づいて動作してよい。これにより、バラつき対処を含めた電源供給が可能になる。ロジック回路５－１に供給される電圧ＶＤＤ１を、ロジック回路５－１の最適動作電圧に近づけることができる。
　図２及び図４～図６等を参照して説明したように、半導体装置２は、チップ４１又はチップ４２に設けられ、レギュレータ回路６からの電圧ＶＤＤ２に基づいて、ロジック回路５－１からロジック回路５－２回路への信号電圧のレベルをシフトさせるＬＶ回路７（レベルシフト回路）を備えてよい。レギュレータ回路６が出力する電圧ＶＤＤ２に基づいて、ＬＶ回路７を動作させることもできる。例えば、図２、図４及び図５等を参照して説明したように、ＬＶ回路７は、チップ４１に設けられてよい。或いは、図６等を参照して説明したように、ＬＶ回路７は、チップ４２に設けられてよい。レギュレータ回路６及びＬＶ回路７が同じチップ４２に設けられるので、レギュレータ回路６が出力する電圧ＶＤＤ２をチップ４１に供給する必要が無い。
　図７及び図８等を参照して説明したように、半導体装置２は、チップ４２を挟んでチップ４１とは反対側においてチップ４２と電気的な接続を有するようにチップ４２に積層されたチップ４３と、チップ４２又はチップ４３に設けられ、レギュレータ回路６からの電圧ＶＤＤ２を調整して電圧ＶＤＤ３（第３の電圧）を出力する追加レギュレータ回路６－２と、チップ４３に設けられ、追加レギュレータ回路６－２からの電圧ＶＤＤ３に基づいて動作するロジック回路５－３（第３のロジック回路）と、を備えてよい。例えば、電圧ＶＤＤ３は、電圧ＶＤＤ２よりも低くてよい。追加レギュレータ回路６－２は、ＬＤＯ回路であってよい。このような構成においては、電圧ＶＤＤ２用のパッドも電圧ＶＤＤ３用のパッドも設けなくてよいので、その分、チップ面積の増大を抑制し、装置の大型化を抑制することができる。チップ４１～チップ４３の３つのチップ４を用いることで、例えばチップ４１及びチップ４２の２つのチップ４を用いる場合よりも、多機能化、高機能化等を実現できる可能性が高まる。
　図１０～図１２等を参照して説明したように、半導体装置２は、チップ４１を挟んでチップ４２とは反対側においてチップ４１と電気的な接続を有するようにチップ４１に積層されたチップ４０（画素チップ）を備え、チップ４０は、複数の光電変換部ＰＤ１を含んでよい。例えばこのようにして、半導体装置２を固体撮像装置として用いることができる。
　図１３等を参照して説明したように、チップ４１は、チップ４２との電気的な接続を得るための端子Ｃ１を含み、チップ４２は、チップ４１との電気的な接続を得るための端子Ｃ２を含み、対応するチップ４１の端子Ｃ１及びチップ４２の端子Ｃ２どうしは互いに接合され、チップ４１及び４２チップを平面視したときに、レギュレータ回路６は、レギュレータ回路６が出力する電圧ＶＤＤ２又はレギュレータ回路６に入力される電圧ＶＤＤ１をチップ４１からチップ４２に供給するための端子Ｃ１－１及び端子Ｃ２－１の近くに配置されてよい。このようにレギュレータ回路６を配置するだけで、チップ４１からチップ４２への電源供給を柔軟に行えるようになる。
　図１５等を参照して説明したように、半導体装置２は、チップ４２に設けられ、ロジック回路５－２と同じプロセスで形成された発振回路１０－２と、発振回路１０－２の発振周波数に基づいて、レギュレータ回路６が出力する電圧ＶＤＤ２を制御する制御回路１２と、を備えてよい。例えばこのようにして、ロジック回路５の最適な電源電圧をレギュレータ回路６が出力するように、レギュレータ回路６を調整することができる。
　半導体装置２は、次のように特定することもできる。図１、図９～図１３及び図１５等を参照して説明したように、半導体装置２は、電圧ＶＤＤ＿ＡＮＡが供給されるパッド４１１－１と、パッド４１１－１からの電圧ＶＤＤ＿ＡＮＡに基づいて動作するアナログ回路８と、パッド４１１－１からの電圧ＶＤＤ＿ＡＮＡを調整して電圧ＶＤＤ１（第１の電圧）を出力するレギュレータ回路６－１－１と、レギュレータ回路６－１－１からの電圧ＶＤＤ１に基づいて動作するロジック回路５－１と、を備える。例えば、電圧ＶＤＤ１は、パッド４１１－１に供給される電圧ＶＤＤ＿ＡＮＡよりも低くてよい。
　上記の半導体装置２によれば、電圧ＶＤＤ＿ＡＮＡを利用して電圧ＶＤＤ１を生成することもできる。半導体装置２の外部から電圧ＶＤＤ１を半導体装置２に供給する必要が無いので、電圧ＶＤＤ１用のパッドを設けなくてよい。チップ面積の増大及び装置の大型化の抑制効果をさらに高めることができる。
　図９等を参照して説明したように、半導体装置２は、レギュレータ回路６－１－１からの電圧ＶＤＤ１を調整して電圧ＶＤＤ２（第２の電圧）を出力するレギュレータ回路６－１－２（第２のレギュレータ回路）と、レギュレータ回路６－１－２からの電圧ＶＤＤ２に基づいて動作するロジック回路５－２（第２のロジック回路）と、を備えてよい。電圧ＶＤＤ２用のパッドを設けなくてよい分、チップ面積の増大を抑制し、装置の大型化を抑制することができる。
　上述の半導体装置２も、チップ積層構造を備えてよい。すなわち、図９等を参照して説明したように、半導体装置２は、チップ４１（第１のチップ）と、チップ４１と電気的な接続を有するように、チップ４１に積層されたチップ４２（第２のチップ）と、を備え、アナログ回路８、レギュレータ回路６－１－１及びロジック回路５－１は、チップ４１に設けられ、レギュレータ回路６－１－２は、チップ４１又はチップ４２に設けられ、ロジック回路５－２は、チップ４２に設けられてよい。
７．移動体への応用例
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図１６は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図１６に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced　Driver　Assistance　System）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図１６の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図１７は、撮像部１２０３１の設置位置の例を示す図である。
　図１７では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
　撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図１７には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば撮像部１２０３１に適用され得る。具体的には、先に図１０～図１２を参照して説明した固体撮像装置である半導体装置２を、撮像部１２０３１に適用することができる。これにより、撮像部１２０３１の小型化、高機能化等が可能になる。例えば、見やすい撮影画像を提供し、ドライバの疲労を軽減できる可能性が高まる。
８．内視鏡手術システムへの応用例
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、内視鏡手術システムに適用されてもよい。
　図１８は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
　図１８では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
　内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
　鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
　カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ:　Camera　Control　Unit）１１２０１に送信される。
　ＣＣＵ１１２０１は、ＣＰＵ（Central　Processing　Unit）やＧＰＵ（Graphics　Processing　Unit）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
　表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
　光源装置１１２０３は、例えばＬＥＤ（light　emitting　diode）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
　入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
　処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
　なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
　また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
　また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Narrow　Band　Imaging）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ICG）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
　図１９は、図１８に示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。
　カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
　レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
　撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（dimensional）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
　また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
　駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
　通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
　また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
　なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Auto　Exposure）機能、ＡＦ（Auto　Focus）機能及びＡＷＢ（Auto　White　Balance）機能が内視鏡１１１００に搭載されていることになる。
　カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
　通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
　また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
　画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
　制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
　また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
　カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
　ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
　以上、本開示に係る技術が適用され得る内視鏡手術システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、内視鏡１１１００や、カメラヘッド１１１０２（の撮像部１１４０２）、ＣＣＵ１１２０１（の画像処理部１１４１２）等）に適用され得る。具体的には、先に図１０～図１２を参照して説明した固体撮像装置である半導体装置２を、撮像部１０４０２等に適用することができる。これにより、撮像部撮像部１１４０２等の小型化、高機能化等が可能になる。例えば、より鮮明な術部画像を提供し、術者が術部を確実に確認できるようになる可能性が高まる。
　なお、ここでは、一例として内視鏡手術システムについて説明したが、本開示に係る技術は、その他、例えば、顕微鏡手術システム等に適用されてもよい。
　なお、本開示に記載された効果は、あくまで例示であって、開示された内容に限定されない。他の効果があってもよい。
　以上、本開示の実施形態について説明したが、本開示の技術的範囲は、上述の実施形態そのままに限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、異なる実施形態及び変形例にわたる構成要素を適宜組み合わせてもよい。
　なお、本技術は以下のような構成も取ることができる。
（１）
　第１のチップと、
　前記第１のチップと電気的な接続を有するように、前記第１のチップに積層された第２のチップと、
　第１の電圧が供給されるパッドと、
　前記第１のチップに設けられ、前記パッドからの前記第１の電圧に基づいて動作する第１のロジック回路と、
　前記第１のチップ又は前記第２のチップに設けられ、前記パッドからの前記第１の電圧を調整して第２の電圧を出力するレギュレータ回路と、
　前記第２のチップに設けられ、前記レギュレータ回路からの前記第２の電圧に基づいて動作する第２のロジック回路と、
　を備える、
　半導体装置。
（２）
　前記第２の電圧は、前記第１の電圧よりも低い、
　（１）に記載の半導体装置。
（３）
　前記レギュレータ回路は、ＬＤＯ回路である、
　（１）又は（２）に記載の半導体装置。
（４）
　前記レギュレータ回路は、前記第１のチップに設けられる、
　（１）～（３）のいずれかに記載の半導体装置。
（５）
　前記レギュレータ回路は、前記第２のチップに設けられる、
　（１）～（３）のいずれかに記載の半導体装置。
（６）
　前記第１のチップに設けられ、前記パッドからの前記第１の電圧を調整して、第１の電圧を出力する安定化レギュレータ回路を備え、
　前記第１のロジック回路は、前記安定化レギュレータ回路からの前記第１の電圧に基づいて動作する、
　（１）～（５）のいずれかに記載の半導体装置。
（７）
　前記第１のチップ又は前記第２のチップに設けられ、前記レギュレータ回路からの前記第２の電圧に基づいて、前記第１のロジック回路から前記第２のロジック回路への信号電圧のレベルをシフトさせるレベルシフト回路を備える、
　（１）～（６）のいずれかに記載の半導体装置。
（８）
　前記レベルシフト回路は、前記第１のチップに設けられる、
　（７）に記載の半導体装置。
（９）
　前記レベルシフト回路は、前記第２のチップに設けられる、
　（７）に記載の半導体装置。
（１０）
　前記第２のチップを挟んで前記第１のチップとは反対側において前記第２のチップと電気的な接続を有するように前記第２のチップに積層された第３のチップと、
　前記第２のチップ又は前記第３のチップに設けられ、前記レギュレータ回路からの前記第２の電圧を調整して第３の電圧を出力する追加レギュレータ回路と、
　前記第３のチップに設けられ、前記追加レギュレータ回路からの前記第３の電圧に基づいて動作する第３のロジック回路と、
　を備える、
　（１）～（９）のいずれかに記載の半導体装置。
（１１）
　前記第３の電圧は、前記第２の電圧よりも低い、
　（１０）に記載の半導体装置。
（１２）
　前記追加レギュレータ回路は、ＬＤＯ回路である、
　（１０）又は（１１）に記載の半導体装置。
（１３）
　前記第１のチップを挟んで前記第２のチップとは反対側において前記第１のチップと電気的な接続を有するように前記第１のチップに積層された画素チップを備え、
　前記画素チップは、複数の光電変換部を含む、
　（１）～（１２）のいずれかに記載の半導体装置。
（１４）
　前記第１のチップは、前記第２のチップとの電気的な接続を得るための端子を含み、
　前記第２のチップは、前記第１のチップとの電気的な接続を得るための端子を含み、
　対応する前記第１のチップの端子及び前記第２のチップの端子どうしは互いに接合され、
　前記第１のチップ及び前記第２のチップを平面視したときに、前記レギュレータ回路は、前記レギュレータ回路が出力する第２の電圧又は前記レギュレータ回路に入力される前記第１の電圧を前記第１のチップから前記第２のチップに供給するための端子の近くに配置される、
　（１）～（１３）のいずれかに記載の半導体装置。
（１５）
　前記第２のチップに設けられ、前記第２のロジック回路と同じプロセスで形成された含む発振回路と、
　前記発振回路の発振周波数に基づいて、前記レギュレータ回路が出力する前記第２の電圧を制御する制御回路と、
　を備える、
　（１）～（１４）のいずれかに記載の半導体装置。
（１６）
　電圧が供給されるパッドと、
　前記パッドからの電圧に基づいて動作するアナログ回路と、
　前記パッドからの電圧を調整して第１の電圧を出力するレギュレータ回路と、
　前記レギュレータ回路からの前記第１の電圧に基づいて動作するロジック回路と、
　を備える、
　半導体装置。
（１７）
　前記第１の電圧は、前記パッドに供給される前記電圧よりも低い、
　（１６）に記載の半導体装置。
（１８）
　前記レギュレータ回路は、ＬＤＯ回路である、
　（１６）又は（１７）に記載の半導体装置。
（１９）
　前記レギュレータ回路からの前記第１の電圧を調整して第２の電圧を出力する第２のレギュレータ回路と、
　前記第２のレギュレータ回路からの前記第２の電圧に基づいて動作する第２のロジック回路と、
　を備える、
　（１６）～（１８）のいずれかに記載の半導体装置。
（２０）
　第１のチップと、
　前記第１のチップと電気的な接続を有するように、前記第１のチップに積層された第２のチップと、
　を備え、
　前記アナログ回路、前記レギュレータ回路及び前記ロジック回路は、前記第１のチップに設けられ、
　前記第２のレギュレータ回路は、前記第１のチップ又は前記第２のチップに設けられ、
　前記第２のロジック回路は、前記第２のチップに設けられる、
　（１９）に記載の半導体装置。
　　　　　　　　１　基板
　　　　　　　１１　パッド
　　　　　１１－１　パッド
　　　　　１１－２　パッド
　　　　　　　　２　半導体装置
　　　　　　　　３　パッケージ
　　　　　　　３１　パッド
　　　　　３１－１　パッド
　　　　　３１－２　パッド
　　　　　３１－３　パッド
　　　　　３１－４　パッド
　　　　　　　　４　チップ
　　　　　　　４１　チップ
　　　　　　４１１　パッド
　　　　４１１－１　パッド
　　　　４１１－２　パッド
　　　　４１１－３　パッド
　　　　４１１－４　パッド
　　　　　　　４２　チップ
　　　　　　　４３　チップ
　　　　　　　　５　ロジック回路
　　　　　　５－１　ロジック回路
　　　　　　５－２　ロジック回路
　　　　　　５－３　ロジック回路
　　　　　　　　６　レギュレータ回路
　　　　　　６－１　レギュレータ回路
　　　　６－１－１　レギュレータ回路
　　　　６－１－２　レギュレータ回路
　　　　　　　６０　安定化レギュレータ回路
　　　　　　　　７　ＬＶ回路
　　　　　　７－１　ＬＶ回路
　　　　　　７－２　追加ＬＶ回路
　　　　　　　　８　アナログ回路
　　　　　　　　９　画素アレイ部
　　　　　　　９０　画素
　　　　　　　９１　トランジスタ
　　　　　　　９２　トランジスタ
　　　　　　　９３　トランジスタ
　　　　　　　９４　トランジスタ
　　　　　　　９５　フローティングディフュージョン
　　　　　　　１０　発振回路
　　　　　１０－１　発振回路
　　　　　１０－２　発振回路
　　　　　　　１２　制御回路
　　　　　　　１３　ＲＯＭ
　　　　　　１００　電子機器
　　　　　　１０１　制御回路
　　　　　　１０２　垂直駆動回路
　　　　　　１０３　カラム信号処理回路
　　　　　　１０４　水平駆動回路
　　　　　　１０５　出力回路
　　　　　　１０６　信号線
　　　　　　１０７　信号線
　　　　　　１０８　信号線
　　　　　　　Ｃ１　端子
　　　　　Ｃ１－１　端子
　　　　　Ｃ１－２　端子
　　　　　Ｃ１－３　端子
　　　　　　　Ｃ２　端子
　　　　　Ｃ２－１　端子
　　　　　Ｃ２－２　端子
　　　　　Ｃ２－３　端子
　　　　　Ｃ２－４　端子
　　　　　Ｃ２－５　端子
　　　　　Ｃ２－６　端子
　　　　　　　Ｃ３　端子
　　　　　Ｃ３－５　端子
　　　　　Ｃ３－６　端子
　　　　　　　Ｌ１　電源配線
　　　　　　　Ｌ２　電源配線
　　　　　　ＰＤ１　光電変換部
　　　　　ＶＤＤ１　電圧
　　　　　ＶＤＤ２　電圧
　　　　　ＶＤＤ３　電圧
　　ＶＤＤ＿ＡＮＡ　電圧
　　　　　　ＶＳＳ　電圧
　　　　　ＶＳＳ１　電圧
　　　　　ＶＳＳ２　電圧
　　　　　ＶＳＳ３　電圧

Claims (20)

  1. 　第１のチップと、
    　前記第１のチップと電気的な接続を有するように、前記第１のチップに積層された第２のチップと、
    　第１の電圧が供給されるパッドと、
    　前記第１のチップに設けられ、前記パッドからの前記第１の電圧に基づいて動作する第１のロジック回路と、
    　前記第１のチップ又は前記第２のチップに設けられ、前記パッドからの前記第１の電圧を調整して第２の電圧を出力するレギュレータ回路と、
    　前記第２のチップに設けられ、前記レギュレータ回路からの前記第２の電圧に基づいて動作する第２のロジック回路と、
    　を備える、
    　半導体装置。
  2. 　前記第２の電圧は、前記第１の電圧よりも低い、
    　請求項１に記載の半導体装置。
  3. 　前記レギュレータ回路は、ＬＤＯ回路である、
    　請求項１に記載の半導体装置。
  4. 　前記レギュレータ回路は、前記第１のチップに設けられる、
    　請求項１に記載の半導体装置。
  5. 　前記レギュレータ回路は、前記第２のチップに設けられる、
    　請求項１に記載の半導体装置。
  6. 　前記第１のチップに設けられ、前記パッドからの前記第１の電圧を調整して、第１の電圧を出力する安定化レギュレータ回路を備え、
    　前記第１のロジック回路は、前記安定化レギュレータ回路からの前記第１の電圧に基づいて動作する、
    　請求項１に記載の半導体装置。
  7. 　前記第１のチップ又は前記第２のチップに設けられ、前記レギュレータ回路からの前記第２の電圧に基づいて、前記第１のロジック回路から前記第２のロジック回路への信号電圧のレベルをシフトさせるレベルシフト回路を備える、
    　請求項１に記載の半導体装置。
  8. 　前記レベルシフト回路は、前記第１のチップに設けられる、
    　請求項７に記載の半導体装置。
  9. 　前記レベルシフト回路は、前記第２のチップに設けられる、
    　請求項７に記載の半導体装置。
  10. 　前記第２のチップを挟んで前記第１のチップとは反対側において前記第２のチップと電気的な接続を有するように前記第２のチップに積層された第３のチップと、
    　前記第２のチップ又は前記第３のチップに設けられ、前記レギュレータ回路からの前記第２の電圧を調整して第３の電圧を出力する追加レギュレータ回路と、
    　前記第３のチップに設けられ、前記追加レギュレータ回路からの前記第３の電圧に基づいて動作する第３のロジック回路と、
    　を備える、
    　請求項１に記載の半導体装置。
  11. 　前記第３の電圧は、前記第２の電圧よりも低い、
    　請求項１０に記載の半導体装置。
  12. 　前記追加レギュレータ回路は、ＬＤＯ回路である、
    　請求項１０に記載の半導体装置。
  13. 　前記第１のチップを挟んで前記第２のチップとは反対側において前記第１のチップと電気的な接続を有するように前記第１のチップに積層された画素チップを備え、
    　前記画素チップは、複数の光電変換部を含む、
    　請求項１に記載の半導体装置。
  14. 　前記第１のチップは、前記第２のチップとの電気的な接続を得るための端子を含み、
    　前記第２のチップは、前記第１のチップとの電気的な接続を得るための端子を含み、
    　対応する前記第１のチップの端子及び前記第２のチップの端子どうしは互いに接合され、
    　前記第１のチップ及び前記第２のチップを平面視したときに、前記レギュレータ回路は、前記レギュレータ回路が出力する第２の電圧又は前記レギュレータ回路に入力される前記第１の電圧を前記第１のチップから前記第２のチップに供給するための端子の近くに配置される、
    　請求項１に記載の半導体装置。
  15. 　前記第２のチップに設けられ、前記第２のロジック回路と同じプロセスで形成された含む発振回路と、
    　前記発振回路の発振周波数に基づいて、前記レギュレータ回路が出力する前記第２の電圧を制御する制御回路と、
    　を備える、
    　請求項１に記載の半導体装置。
  16. 　電圧が供給されるパッドと、
    　前記パッドからの電圧に基づいて動作するアナログ回路と、
    　前記パッドからの電圧を調整して第１の電圧を出力するレギュレータ回路と、
    　前記レギュレータ回路からの前記第１の電圧に基づいて動作するロジック回路と、
    　を備える、
    　半導体装置。
  17. 　前記第１の電圧は、前記パッドに供給される前記電圧よりも低い、
    　請求項１６に記載の半導体装置。
  18. 　前記レギュレータ回路は、ＬＤＯ回路である、
    　請求項１６に記載の半導体装置。
  19. 　前記レギュレータ回路からの前記第１の電圧を調整して第２の電圧を出力する第２のレギュレータ回路と、
    　前記第２のレギュレータ回路からの前記第２の電圧に基づいて動作する第２のロジック回路と、
    　を備える、
    　請求項１６に記載の半導体装置。
  20. 　第１のチップと、
    　前記第１のチップと電気的な接続を有するように、前記第１のチップに積層された第２のチップと、
    　を備え、
    　前記アナログ回路、前記レギュレータ回路及び前記ロジック回路は、前記第１のチップに設けられ、
    　前記第２のレギュレータ回路は、前記第１のチップ又は前記第２のチップに設けられ、
    　前記第２のロジック回路は、前記第２のチップに設けられる、
    　請求項１９に記載の半導体装置。
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