WO2025249259A1 - 半導体装置 - Google Patents

半導体装置

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WO2025249259A1
WO2025249259A1 PCT/JP2025/018325 JP2025018325W WO2025249259A1 WO 2025249259 A1 WO2025249259 A1 WO 2025249259A1 JP 2025018325 W JP2025018325 W JP 2025018325W WO 2025249259 A1 WO2025249259 A1 WO 2025249259A1
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WO
WIPO (PCT)
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electrode
semiconductor device
conductor
semiconductor
semiconductor element
Prior art date
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Application number
PCT/JP2025/018325
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English (en)
French (fr)
Inventor
陽 望月
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Rohm Co Ltd
Original Assignee
Rohm Co Ltd
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Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations

Definitions

  • This disclosure relates to a semiconductor device.
  • Patent Document 1 discloses an example of such a semiconductor device.
  • the source electrode and drain electrode are located on opposite sides.
  • An upper plate electrode is conductively bonded to the source electrode.
  • a drain electrode pattern is conductively bonded to the drain electrode.
  • the semiconductor element is sandwiched between the upper plate electrode and the drain electrode pattern.
  • This configuration makes it possible to reduce the parasitic resistance of the semiconductor device while miniaturizing the semiconductor device.
  • the source electrode is located inward from the periphery of the semiconductor element in a planar view. For this reason, in this semiconductor device, when the source electrode is conductively bonded to the upper plate electrode, a gap is formed between the semiconductor element and the upper plate electrode. If external factors such as moisture enter through this gap, it may cause a decrease in the dielectric strength voltage of the semiconductor device.
  • An object of the present disclosure is to provide an improved semiconductor device compared to conventional semiconductor devices.
  • an object of the present disclosure is to provide a semiconductor device that can suppress a decrease in the device's dielectric strength voltage.
  • a semiconductor device provided by one aspect of the present disclosure includes a first semiconductor element having a first electrode located on one side in a first direction, a conductor electrically connected to the first electrode, and an intermediate layer located between the first semiconductor element and the conductor in the first direction.
  • the intermediate layer is an insulator and is in contact with the first semiconductor element and the conductor.
  • FIG. 1 is a plan view of a semiconductor device according to a first embodiment of the present disclosure.
  • FIG. 2 is a plan view corresponding to FIG. 1, seen through the sealing resin.
  • FIG. 3 is a plan view corresponding to FIG. 2, further showing the conductive member.
  • FIG. 4 is a bottom view of the semiconductor device shown in FIG.
  • FIG. 5 is a cross-sectional view taken along line VV in FIG.
  • FIG. 6 is a cross-sectional view taken along line VI-VI in FIG.
  • FIG. 7 is a cross-sectional view taken along line VII-VII in FIG.
  • FIG. 8 is a cross-sectional view taken along line VIII-VIII in FIG.
  • FIG. 9 is a partially enlarged view of FIG. 3, showing the second semiconductor element and its vicinity.
  • FIG. 10 is a cross-sectional view taken along line XX in FIG.
  • FIG. 11 is a partially enlarged view of FIG. 3, showing the first semiconductor element and its vicinity, and also showing the first semiconductor element and the bonding layer in a transparent manner.
  • FIG. 12 is a cross-sectional view taken along line XII-XII in FIG.
  • FIG. 13 is a cross-sectional view taken along line XIII-XIII in FIG.
  • FIG. 14 is a partially enlarged view of FIG.
  • FIG. 15 is a partially enlarged plan view of the semiconductor device according to the second embodiment of the present disclosure, and corresponds to FIG.
  • FIG. 16 is a cross-sectional view taken along line XVI-XVI in FIG. FIG.
  • FIG. 17 is a cross-sectional view taken along line XVII-XVII in FIG.
  • FIG. 18 is a partially enlarged view of FIG.
  • FIG. 19 is a partially enlarged cross-sectional view of a semiconductor device according to a third embodiment of the present disclosure, and corresponds to FIG.
  • FIG. 20 is a partially enlarged cross-sectional view of the semiconductor device shown in FIG. 19, and corresponds to FIG.
  • FIG. 21 is a plan view of the semiconductor device according to the fourth embodiment of the present disclosure, showing the sealing resin and the first semiconductor element. 22 is a bottom view of the semiconductor device shown in FIG. 21.
  • FIG. FIG. 23 is a cross-sectional view taken along line XXIII-XXIII in FIG.
  • FIG. 24 is a cross-sectional view taken along line XXIV-XXIV in FIG.
  • FIG. 25 is a cross-sectional view taken along line XXV-XXV in FIG.
  • FIG. 26 is a partially enlarged view
  • the semiconductor device A10 includes a first conductive layer 12, a second conductive layer 13, a plurality of first semiconductor elements 21, a plurality of second semiconductor elements 22, a plurality of conductors 31, a bonding layer 32, an intermediate layer 33, a conductive member 48, a first power terminal 41, a second power terminal 42, a third power terminal 43, and a sealing resin 60.
  • the semiconductor device A10 also includes an insulating layer 11, a first signal wiring 14, a second signal wiring 15, a third signal wiring 16, a fourth signal wiring 17, a heat dissipation layer 18, a first signal terminal 44, a second signal terminal 45, a third signal terminal 46, and a fourth signal terminal 47.
  • FIG. 2 shows the sealing resin 60 in a see-through manner.
  • FIG. 3 shows the conductive member 48 in a see-through manner in comparison to FIG. 2.
  • Fig. 11 shows the first semiconductor element 21 and the bonding layer 32 in a more transparent manner than Fig. 3.
  • the transmitted sealing resin 60 is shown by an imaginary line (two-dot chain line).
  • the transmitted conductive member 48 is shown by an imaginary line.
  • the transmitted first semiconductor element 21 is shown by an imaginary line.
  • first direction z the normal direction to the first mounting surface 121 of the first conductive layer 12 (details will be described later) will be referred to as the "first direction z.”
  • second direction x an example of a direction perpendicular to the first direction z
  • third direction y a direction perpendicular to the first direction z and the second direction x
  • the semiconductor device A10 converts DC power applied to the first power terminal 41 and the second power terminal 42 into AC power using a plurality of first semiconductor elements 21 and a plurality of second semiconductor elements 22.
  • the converted AC power is input to a power supply target such as a motor from the third power terminal 43.
  • the semiconductor device A10 forms part of a power conversion circuit such as an inverter.
  • the insulating layer 11 supports the first conductive layer 12, the second conductive layer 13, the first signal wiring 14, the second signal wiring 15, the third signal wiring 16, the fourth signal wiring 17, and the heat dissipation layer 18.
  • the elements including the insulating layer 11, the first conductive layer 12, the second conductive layer 13, the first signal wiring 14 to the fourth signal wiring 17, and the heat dissipation layer 18 are obtained from a substrate formed, for example, by active metal brazing (AMB).
  • AMB active metal brazing
  • the insulating layer 11 is covered with a sealing resin 60.
  • the dimension of the insulating layer 11 in the first direction z is smaller than the dimension of each of the first conductive layer 12, the second conductive layer 13, and the heat dissipation layer 18 in the first direction z.
  • the first conductive layer 12 is bonded to one side of the insulating layer 11 in the first direction z.
  • the first conductive layer 12 carries a plurality of first semiconductor elements 21 and a plurality of conductors 31. When viewed in the first direction z, the first conductive layer 12 is surrounded by the periphery of the insulating layer 11.
  • the first conductive layer 12 contains copper (Cu).
  • the first conductive layer 12 has a first mounting surface 121 facing the first direction z.
  • the plurality of first semiconductor elements 21 and the plurality of conductors 31 face the first mounting surface 121.
  • the second conductive layer 13 is located on the same side as the first conductive layer 12 with respect to the insulating layer 11 in the first direction z, and is bonded to the insulating layer 11.
  • the second conductive layer 13 carries multiple second semiconductor elements 22.
  • the second conductive layer 13 is separated from the first conductive layer 12 in the second direction x.
  • the second conductive layer 13 is surrounded by the periphery of the insulating layer 11.
  • the second conductive layer 13 contains copper.
  • the second conductive layer 13 has a second mounting surface 131 that faces the same side as the first mounting surface 121 of the first conductive layer 12 in the first direction z.
  • the multiple second semiconductor elements 22 face the second mounting surface 131.
  • the heat dissipation layer 18 is located on the opposite side of the insulating layer 11 in the first direction z from the first conductive layer 12 and the second conductive layer 13.
  • the heat dissipation layer 18 is bonded to the insulating layer 11.
  • the heat dissipation layer 18 is exposed from the sealing resin 60.
  • the heat dissipation layer 18 when viewed in the first direction z, the heat dissipation layer 18 is surrounded by the periphery of the insulating layer 11.
  • the composition of the heat dissipation layer 18 includes copper.
  • a heat sink (not shown) is bonded to the heat dissipation layer 18.
  • the multiple first semiconductor elements 21 are individually and electrically connected to multiple conductors 31. All of the multiple first semiconductor elements 21 are the same element.
  • the multiple first semiconductor elements 21 are, for example, MOSFETs (Metal-Oxide-Semiconductor Field-Effect Transistors).
  • the multiple first semiconductor elements 21 may be field-effect transistors including MISFETs (Metal-Insulator-Semiconductor Field-Effect Transistors) or bipolar transistors such as IGBTs (Insulated Gate Bipolar Transistors).
  • the multiple first semiconductor elements 21 are n-channel MOSFETs with a vertical structure.
  • the multiple first semiconductor elements 21 include a compound semiconductor substrate.
  • the compound semiconductor substrate has a composition including silicon carbide (SiC).
  • the multiple first semiconductor elements 21 are arranged along the third direction y.
  • the multiple first semiconductor elements 21 have a first electrode 211, a second electrode 212, and a first gate electrode 213.
  • the first electrode 211 faces one of the multiple conductors 31. A current corresponding to the power converted by the first semiconductor element 21 flows through the first electrode 211. In other words, the first electrode 211 corresponds to the source of the first semiconductor element 21.
  • the second electrode 212 is located on the opposite side of the first electrode 211 in the first direction z. A current corresponding to the power before being converted by the first semiconductor element 21 flows through the second electrode 212. In other words, the second electrode 212 corresponds to the drain of the first semiconductor element 21.
  • the first gate electrode 213 is located on the same side as the first electrode 211 in the first direction z.
  • a gate voltage for driving the first semiconductor element 21 is applied to the first gate electrode 213.
  • the area of the first gate electrode 213 is smaller than the area of the first electrode 211 when viewed in the first direction z.
  • the first gate electrode 213 is separated from any of the corresponding multiple conductors 31.
  • the multiple second semiconductor elements 22 are conductively bonded to the second mounting surface 131 of the second conductive layer 13.
  • the multiple second semiconductor elements 22 are the same elements as the multiple first semiconductor elements 21. Therefore, the multiple second semiconductor elements 22 are n-channel MOSFETs with a vertical structure.
  • the multiple second semiconductor elements 22 are arranged along the third direction y.
  • the multiple second semiconductor elements 22 have a third electrode 221, a fourth electrode 222, and a second gate electrode 223.
  • the third electrode 221 is located on the side of the second conductive layer 13 opposite the side facing the second mounting surface 131 in the first direction z.
  • a current corresponding to the power converted by the second semiconductor element 22 flows through the third electrode 221.
  • the third electrode 221 corresponds to the source of the second semiconductor element 22. Therefore, the polarity of the third electrode 221 differs from the polarity of the second electrodes 212 of each of the multiple first semiconductor elements 21.
  • the fourth electrode 222 is located on the opposite side of the third electrode 221 in the first direction z.
  • a current corresponding to the power before being converted by the second semiconductor element 22 flows through the fourth electrode 222.
  • the fourth electrode 222 corresponds to the drain of the second semiconductor element 22.
  • the fourth electrode 222 is conductively bonded to the second mounting surface 131 of the second conductive layer 13 via the conductive bonding layer 29.
  • the fourth electrode 222 of each of the multiple second semiconductor elements 22 is electrically connected to the second conductive layer 13.
  • the conductive bonding layer 29 is, for example, solder.
  • the conductive bonding layer 29 may be a sintered body of metal particles. In this case, the metal particles contain, for example, silver (Ag).
  • the second gate electrode 223 is located on the same side as the third electrode 221 in the first direction z.
  • a gate voltage for driving the second semiconductor element 22 is applied to the second gate electrode 223.
  • the area of the second gate electrode 223 is smaller than the area of the third electrode 221 when viewed in the first direction z.
  • multiple first semiconductor elements 21 are included in the upper arm circuit.
  • multiple second semiconductor elements 22 are included in the lower arm circuit.
  • the configuration of the multiple first semiconductor elements 21 is equivalent to the configuration when the multiple second semiconductor elements 22 are inverted around the third direction y.
  • the multiple conductors 31 are conductively bonded to the first mounting surface 121 of the first conductive layer 12.
  • the multiple conductors 31 are arranged along the third direction y.
  • the multiple conductors 31 are located between the first mounting surface 121 and the multiple first semiconductor elements 21 in the first direction z.
  • the first electrode 211 of each of the multiple first semiconductor elements 21 is individually conductive to the multiple conductors 31.
  • the composition of the multiple conductors 31 includes copper.
  • the multiple conductors 31 have a first portion 311, a second portion 312, and an opening 313.
  • the first portion 311 has a first surface 31A, a third surface 31C, and a peripheral surface 31D.
  • the first surface 31A faces the first direction z and faces one of the multiple first semiconductor elements 21.
  • the first surface 31A is spaced apart from the multiple first semiconductor elements 21. When viewed in the first direction z, the first surface 31A protrudes outward beyond one of the corresponding multiple first semiconductor elements 21.
  • the third surface 31C faces the opposite side of the first surface 31A in the first direction z.
  • the third surface 31C is conductively bonded to the first mounting surface 121 of the first conductive layer 12 via the conductive bonding layer 29. As a result, each of the multiple conductors 31 is electrically connected to the first conductive layer 12.
  • the peripheral surface 31D faces in a direction perpendicular to the first direction z. In the semiconductor device A10, the peripheral surface 31D includes multiple regions.
  • the second portion 312 protrudes from the first surface 31A of the first portion 311.
  • the second portion 312 has a second surface 31B.
  • the second surface 31B faces the same side as the first surface 31A of the first portion 311 in the first direction z.
  • the first electrode 211 of each of the multiple first semiconductor elements 21 is individually conductively bonded to the second surface 31B of the second portion 312 of each of the multiple conductors 31.
  • the second surface 31B is located inward from the periphery of the first electrode 211 of one of the corresponding multiple first semiconductor elements 21.
  • the dimension t1 of the first portion 311 in the first direction z is greater than the dimension t2 of the second portion 312 in the first direction z.
  • the opening 313 penetrates each of the first portion 311 and the second portion 312 in the first direction z.
  • the opening 313 opens from the peripheral surface 31D.
  • the first gate electrode 213 of any of the multiple first semiconductor elements 21 overlaps the opening 313.
  • the bonding layer 32 electrically conductively bonds the second surface 31B of the second portion 312 of each of the multiple conductors 31 to the first electrode 211 of each of the multiple first semiconductor elements 21.
  • the first electrode 211 of each of the multiple first semiconductor elements 21 is electrically connected to the first conductive layer 12 via one of the multiple conductors 31.
  • the bonding layer 32 is, for example, solder.
  • the bonding layer 32 may be a sintered body of metal particles. In this case, the metal particles contain, for example, silver. Therefore, the composition of the bonding layer 32 can be the same as the composition of the conductive bonding layer 29.
  • the bonding layer 32 has an end surface 321 facing in a direction perpendicular to the first direction z.
  • the intermediate layers 33 are individually positioned between the multiple conductors 31 and the multiple first semiconductor elements 21 in the first direction z.
  • the intermediate layers 33 are insulators.
  • the intermediate layers 33 are in contact with any of the corresponding multiple conductors 31 and the corresponding multiple first semiconductor elements 21.
  • the intermediate layers 33 are made of a material containing resin.
  • the resin is, for example, photosensitive polyimide.
  • the intermediate layer 33 contacts the first surface 31A of each of the multiple conductors 31 and the second portion 312 of each of the multiple conductors 31. As shown in Figure 11, when viewed in the first direction z, the intermediate layer 33 protrudes outward from any of the corresponding multiple first semiconductor elements 21. The intermediate layer 33 contacts the periphery of the first surface 31A of any of the corresponding multiple conductors 31.
  • the dimension of the intermediate layer 33 in the first direction z is, for example, not less than 5 ⁇ m and not more than 100 ⁇ m.
  • the intermediate layer 33 has a convex portion 331.
  • the convex portion 331 protrudes in the first direction z beyond the second surface 31B of the second portion 312 of any of the corresponding plurality of conductors 31.
  • the convex portion 331 contacts the end surface 321 of the bonding layer 32 and the first electrode 211 of any of the corresponding plurality of first semiconductor elements 21.
  • the intermediate layer 33 can be formed by applying photosensitive polyimide to cover the first surface 31A and second surface 31B of one of the multiple conductors 31, and then photolithographically patterning the photosensitive polyimide.
  • a method may be used in which the first electrode 211 of one of the multiple first semiconductor elements 21 is conductively bonded to the second surface 31B of one of the multiple conductors 31 via a bonding layer 32, and then the gap in the first direction z between the conductor 31 and the first semiconductor element 21 is filled with the intermediate layer 33. In this case, the intermediate layer 33 is in contact with the first surface 31A of the conductor 31.
  • the first signal wiring 14 is located on the same side as the first conductive layer 12 with respect to the insulating layer 11 in the first direction z, and is bonded to the insulating layer 11.
  • the first signal wiring 14 is located on the opposite side of the second conductive layer 13 from the first conductive layer 12 in the second direction x.
  • the first signal wiring 14 extends along the third direction y.
  • the composition of the first signal wiring 14 includes copper.
  • the first signal wiring 14 is covered with a sealing resin 60.
  • the first signal terminal 44 is located on the opposite side of the first conductive layer 12 from the first signal wiring 14 in the second direction x.
  • the first signal terminal 44 is electrically connected to the first signal wiring 14.
  • the first signal terminal 44 is a metal lead made of a material containing copper or a copper alloy.
  • a portion of the first signal terminal 44 is covered with sealing resin 60.
  • the first signal terminal 44 is L-shaped.
  • the first signal terminal 44 includes a portion that stands up in the first direction z. This portion is exposed from the sealing resin 60.
  • a gate voltage is applied to the first signal terminal 44 to drive the multiple first semiconductor elements 21.
  • the semiconductor device A10 further includes a plurality of first wirings 51.
  • the plurality of first wirings 51 are conductively bonded to the first gate electrodes 213 of the plurality of first semiconductor elements 21, and are also conductively bonded to the first signal wiring 14.
  • the first gate electrodes 213 of the plurality of first semiconductor elements 21 are electrically connected to the first signal wiring 14.
  • the plurality of first wirings 51 are metal leads.
  • the composition of the plurality of first wirings 51 includes copper.
  • the plurality of first wirings 51 are individually conductively bonded to the first gate electrodes 213 of the plurality of first semiconductor elements 21 via the conductive bonding layer 29.
  • the second signal wiring 15 is located on the same side as the second conductive layer 13 with respect to the insulating layer 11 in the first direction z, and is bonded to the insulating layer 11.
  • the second signal wiring 15 is located on the opposite side of the first signal wiring 14 with respect to the second conductive layer 13 in the second direction x.
  • the second signal wiring 15 extends along the third direction y.
  • the composition of the second signal wiring 15 includes copper.
  • the second signal wiring 15 is covered with a sealing resin 60.
  • the second signal terminal 45 is located on the opposite side of the second conductive layer 13 from the second signal wiring 15 in the second direction x.
  • the second signal terminal 45 is electrically connected to the second signal wiring 15.
  • the second signal terminal 45 is a metal lead made of a material containing copper or a copper alloy.
  • a portion of the second signal terminal 45 is covered with sealing resin 60.
  • the second signal terminal 45 is L-shaped.
  • the second signal terminal 45 includes a portion that stands up in the first direction z. This portion is exposed from the sealing resin 60.
  • a gate voltage is applied to the second signal terminal 45 to drive the multiple second semiconductor elements 22.
  • the semiconductor device A10 further includes a plurality of second wirings 52.
  • the plurality of second wirings 52 are conductively bonded to the second gate electrodes 223 of the plurality of second semiconductor elements 22, and are also conductively bonded to the second signal wiring 15.
  • the second gate electrodes 223 of the plurality of second semiconductor elements 22 are electrically connected to the second signal wiring 15.
  • the plurality of second wirings 52 are wires.
  • the composition of the plurality of second wirings 52 includes gold (Au).
  • the composition of the plurality of second wirings 52 may include copper or aluminum (Al).
  • the semiconductor device A10 further includes fifth wiring 55 and sixth wiring 56.
  • the fifth wiring 55 is conductively bonded to the first signal wiring 14 and the first signal terminal 44.
  • the first signal terminal 44 is electrically connected to the first signal wiring 14.
  • the sixth wiring 56 is conductively bonded to the second signal wiring 15 and the second signal terminal 45.
  • the second signal terminal 45 is electrically connected to the second signal wiring 15.
  • Each of the fifth wiring 55 and the sixth wiring 56 is a wire.
  • the composition of each of the fifth wiring 55 and the sixth wiring 56 includes gold.
  • the composition of each of the fifth wiring 55 and the sixth wiring 56 may include copper or aluminum.
  • the third signal wiring 16 is located on the same side as the first conductive layer 12 with respect to the insulating layer 11 in the first direction z, and is bonded to the insulating layer 11.
  • the third signal wiring 16 is located next to the first signal wiring 14 in the second direction x.
  • the third signal wiring 16 extends along the third direction y.
  • the composition of the third signal wiring 16 includes copper.
  • the third signal wiring 16 is covered with a sealing resin 60.
  • the third signal terminal 46 is located on the opposite side of the third signal wiring 16 from the first conductive layer 12 in the second direction x.
  • the third signal terminal 46 is located adjacent to the first signal terminal 44 in the third direction y.
  • the third signal terminal 46 is electrically connected to the third signal wiring 16.
  • the third signal terminal 46 is a metal lead made of a material containing copper or a copper alloy. As shown in FIGS. 1 and 6, a portion of the third signal terminal 46 is covered with sealing resin 60. When viewed in the third direction y, the third signal terminal 46 is L-shaped. As shown in FIG. 6, the third signal terminal 46 includes a portion that stands up in the first direction z. This portion is exposed from the sealing resin 60. A voltage equivalent to the voltage applied to the first electrode 211 of each of the multiple first semiconductor elements 21 is applied to the third signal terminal 46.
  • the semiconductor device A10 further includes a plurality of third wirings 53.
  • the plurality of third wirings 53 are individually conductively bonded to the first surfaces 31A of the plurality of conductors 31, and are also conductively bonded to the third signal wiring 16.
  • the first electrodes 211 of the plurality of first semiconductor elements 21 are electrically connected to the third signal wiring 16.
  • the plurality of third wirings 53 are wires.
  • the composition of the plurality of third wirings 53 includes gold.
  • the composition of the plurality of third wirings 53 may include copper or aluminum.
  • the fourth signal wiring 17 is located on the same side as the second conductive layer 13 with respect to the insulating layer 11 in the first direction z, and is bonded to the insulating layer 11.
  • the fourth signal wiring 17 is located next to the second signal wiring 15 in the second direction x.
  • the fourth signal wiring 17 extends along the third direction y.
  • the composition of the fourth signal wiring 17 includes copper.
  • the fourth signal wiring 17 is covered with a sealing resin 60.
  • the fourth signal terminal 47 is located on the opposite side of the second conductive layer 13 from the fourth signal wiring 17 in the second direction x.
  • the fourth signal terminal 47 is located adjacent to the second signal terminal 45 in the third direction y.
  • the fourth signal terminal 47 is electrically connected to the fourth signal wiring 17.
  • the fourth signal terminal 47 is a metal lead made of a material containing copper or a copper alloy. As shown in FIGS. 1 and 6, a portion of the fourth signal terminal 47 is covered with sealing resin 60. When viewed in the third direction y, the fourth signal terminal 47 is L-shaped. As shown in FIG. 6, the fourth signal terminal 47 includes a portion that stands up in the first direction z. This portion is exposed from the sealing resin 60. A voltage equivalent to the voltage applied to the third electrode 221 of each of the multiple second semiconductor elements 22 is applied to the fourth signal terminal 47.
  • the semiconductor device A10 further includes a plurality of fourth wirings 54.
  • the plurality of fourth wirings 54 are individually conductively bonded to the third electrodes 221 of the plurality of second semiconductor elements 22, and are also conductively bonded to the fourth signal wiring 17.
  • the third electrodes 221 of the plurality of second semiconductor elements 22 are electrically connected to the fourth signal wiring 17.
  • the plurality of fourth wirings 54 are wires.
  • the composition of the plurality of fourth wirings 54 includes gold.
  • the composition of the plurality of fourth wirings 54 may include copper or aluminum.
  • the semiconductor device A10 further includes seventh wiring 57 and eighth wiring 58.
  • the seventh wiring 57 is conductively connected to the third signal wiring 16 and the third signal terminal 46.
  • the third signal terminal 46 is electrically connected to the third signal wiring 16.
  • the eighth wiring 58 is conductively connected to the fourth signal wiring 17 and the fourth signal terminal 47.
  • the fourth signal terminal 47 is electrically connected to the fourth signal wiring 17.
  • Each of the seventh wiring 57 and the eighth wiring 58 is a wire.
  • the composition of each of the seventh wiring 57 and the eighth wiring 58 includes gold.
  • the composition of each of the seventh wiring 57 and the eighth wiring 58 may include copper or aluminum.
  • the conductive member 48 is located on the opposite side of the first conductive layer 12 and the second conductive layer 13 in the first direction z, with the multiple first semiconductor elements 21 and the multiple second semiconductor elements 22 as references.
  • the conductive member 48 is electrically connected to the second electrode 212 of each of the multiple first semiconductor elements 21 and the third electrode 221 of each of the multiple second semiconductor elements 22.
  • the conductive member 48 contains copper.
  • the conductive member 48 has a main portion 481, a plurality of first connection portions 482, and a plurality of second connection portions 483.
  • the main portion 481 extends in the third direction y. When viewed in the first direction z, the main portion 481 overlaps the first conductive layer 12, the second conductive layer 13, and a region of the insulating layer 11 located between the first conductive layer 12 and the second conductive layer 13.
  • the multiple first connection portions 482 are connected to one side of the main portion 481 in the second direction x.
  • the multiple first connection portions 482 extend in the second direction x and are arranged along the third direction y.
  • the multiple first connection portions 482 are individually conductively bonded to the second electrodes 212 of the multiple first semiconductor elements 21 via the conductive bonding layer 29.
  • the second electrodes 212 of the multiple first semiconductor elements 21 are electrically connected to the conductive member 48.
  • the second connection portions 483 are located on the opposite side of the main portion 481 from the first connection portions 482 in the second direction x, and are connected to the main portion 481.
  • the second connection portions 483 extend in the second direction x and are arranged along the third direction y.
  • the shape and dimensions of each of the second connection portions 483 are equal to the shape and dimensions of each of the first connection portions 482.
  • the second connection portions 483 are conductively bonded to the third electrodes 221 of the second semiconductor elements 22 via the conductive bonding layer 29. As a result, the third electrodes 221 of the second semiconductor elements 22 are electrically connected to the conductive member 48.
  • the first power terminal 41 is located on one side of the insulating layer 11 in the third direction y. As shown in Figure 8, the first power terminal 41 is conductively bonded to the first conductive layer 12. As a result, the first power terminal 41 is electrically connected to the first electrodes 211 of the multiple first semiconductor elements 21 via the first conductive layer 12 and the multiple conductors 31.
  • the first power terminal 41 is a metal plate made of a material containing copper or a copper alloy. A portion of the first power terminal 41 is covered with sealing resin 60.
  • the first power terminal 41 has a first mounting hole 411 that penetrates in the first direction z. The first mounting hole 411 is located away from the sealing resin 60.
  • the first power terminal 41 is an N-terminal (negative electrode) to which the DC power supply voltage to be converted is applied.
  • the second power terminal 42 is located on the same side as the first power terminal 41 in the third direction y, with the insulating layer 11 as the reference.
  • the second power terminal 42 is located away from the first power terminal 41 in the second direction x.
  • the second power terminal 42 is conductively bonded to the second conductive layer 13.
  • the second power terminal 42 is electrically connected to the fourth electrodes 222 of each of the multiple second semiconductor elements 22 via the second conductive layer 13.
  • the second power terminal 42 is a metal plate made of a material containing copper or a copper alloy. A portion of the second power terminal 42 is covered with sealing resin 60.
  • the second power terminal 42 has a second mounting hole 421 penetrating in the first direction z.
  • the second mounting hole 421 is located away from the sealing resin 60.
  • the second power terminal 42 is a P terminal (positive electrode) to which the DC power supply voltage to be converted is applied.
  • the third power terminal 43 is located on the opposite side of the insulating layer 11 in the third direction y from the first power terminal 41 and the second power terminal 42. As shown in FIG. 7, the third power terminal 43 is conductively joined to the main portion 481 of the conductive member 48. As a result, the third power terminal 43 is electrically connected to the second electrode 212 of each of the multiple first semiconductor elements 21 and the third electrode 221 of each of the multiple second semiconductor elements 22.
  • the third power terminal 43 is a metal plate made of a material containing copper or a copper alloy. A portion of the third power terminal 43 is covered with sealing resin 60.
  • the third power terminal 43 has a third mounting hole 431 penetrating in the first direction z. The third mounting hole 431 is located away from the sealing resin 60. AC power converted by the multiple first semiconductor elements 21 and the multiple second semiconductor elements 22 is output from the third power terminal 43.
  • the sealing resin 60 covers the first conductive layer 12, the second conductive layer 13, the multiple first semiconductor elements 21, the multiple second semiconductor elements 22, the multiple conductors 31, and the conductive member 48. Furthermore, the sealing resin 60 covers a portion of each of the heat dissipation layer 18, the first power terminal 41, the second power terminal 42, the third power terminal 43, the first signal terminal 44, the second signal terminal 45, the third signal terminal 46, and the fourth signal terminal 47.
  • the sealing resin 60 is electrically insulating.
  • the sealing resin 60 is made of a material containing, for example, black epoxy resin. A portion of the sealing resin 60 is sandwiched between the insulating layer 11 and the main portion 481 of the conductive member 48 in the first direction z.
  • the sealing resin 60 has a top surface 61, a bottom surface 62, two first side surfaces 63, and two second side surfaces 64.
  • the top surface 61 faces the same side as the first mounting surface 121 of the first conductive layer 12 in the first direction z.
  • the bottom surface 62 faces the opposite side to the top surface 61 in the first direction z.
  • the heat dissipation layer 18 is exposed from the bottom surface 62.
  • the two first side surfaces 63 are spaced apart from each other in the second direction x and are connected to the top surface 61 and bottom surface 62.
  • the first signal terminal 44 and the third signal terminal 46 are exposed from one of the two first side surfaces 63.
  • the second signal terminal 45 and the fourth signal terminal 47 are exposed from the other of the two first side surfaces 63.
  • the two second side surfaces 64 are spaced apart from each other in the third direction y and are connected to the top surface 61 and bottom surface 62.
  • the first power terminal 41 and the second power terminal 42 are exposed from one of the two second side surfaces 64.
  • the third power terminal 43 is exposed from the other of the two second side surfaces 64.
  • the semiconductor device A10 comprises a first semiconductor element 21 having a first electrode 211 located on one side in the first direction z, a conductor 31 electrically connected to the first electrode 211, and an intermediate layer 33 located between the first semiconductor element 21 and the conductor 31 in the first direction z.
  • the intermediate layer 33 is an insulator and is in contact with the first semiconductor element 21 and the conductor 31.
  • the intermediate layer 33 When viewed in the first direction z, the first surface 31A of the conductor 31 and the intermediate layer 33 protrude outward beyond the first semiconductor element 21.
  • the intermediate layer 33 is in contact with the periphery of the first surface 31A.
  • the intermediate layer 33 when viewed in the first direction z, includes a portion that is located outward beyond the gap in the first direction z between the first semiconductor element 21 and the conductor 31. This effectively prevents external factors from entering the gap.
  • the semiconductor device A10 further includes a bonding layer 32 that conductively bonds the first electrode 211 of the first semiconductor element 21 to the conductor 31.
  • the intermediate layer 33 is in contact with the bonding layer 32. This configuration can prevent leakage current from the first electrode 211.
  • the conductor 31 has a first portion 311 including the first surface 31A, and a second portion 312 protruding from the first surface 31A. When viewed in the first direction z, the entire second portion 312 overlaps the first portion 311.
  • the first electrode 211 of the first semiconductor element 21 is conductively joined to the second portion 312. With this configuration, heat conducted from the first electrode 211 to the conductor 31 is more likely to diffuse in a direction perpendicular to the first direction z. This reduces the thermal resistance of the conductor 31.
  • the dimension t1 of the first portion 311 in the first direction z is greater than the dimension t2 of the second portion 312 in the first direction z.
  • the degree of heat diffusion in the direction perpendicular to the first direction z is greater in the first portion 311 than in the second portion 312. This effectively reduces the thermal resistance of the conductor 31.
  • the conductor 31 has an opening 313 that penetrates in the first direction z.
  • the first gate electrode 213 of the first semiconductor element 21 overlaps the opening 313.
  • This configuration more reliably prevents short-circuiting between the conductor 31 and the first gate electrode 213.
  • the opening 313 penetrates the second portion 312 in the first direction z, ensuring a larger bonding area between the second portion 312 and the first electrode 211 of the first semiconductor element 21.
  • the opening 313 opens from the peripheral surface 31D of the conductor 31. This configuration more reliably prevents short-circuiting between the conductor 31 and the first wiring 51 when the first wiring 51 is conductively bonded to the first gate electrode 213.
  • the second portion 312 of the conductor 31 has a second surface 31B to which the first electrode 211 of the first semiconductor element 21 is conductively bonded.
  • the intermediate layer 33 has a convex portion 331 that protrudes in the first direction z beyond the second surface 31B.
  • the convex portion 331 is in contact with the bonding layer 32.
  • the semiconductor device A10 further includes an insulating layer 11, a first conductive layer 12, a second conductive layer 13, a heat dissipation layer 18, a second semiconductor element 22, a conductive member 48, and a sealing resin 60.
  • the conductive member 48 is conductively bonded to the second electrode 212 of the first semiconductor element 21 and the third electrode 221 of the second semiconductor element 22.
  • the polarity of the first electrode 211 of the first semiconductor element 21 is different from the polarity of the fourth electrode 222 of the second semiconductor element 22.
  • the conductive member 48 overlaps a portion of the insulating layer 11 sandwiched between the first conductive layer 12 and the second conductive layer 13.
  • a parasitic capacitance is formed in which the conductive member 48 and the heat dissipation layer 18 serve as conductor layers, and the insulating layer 11 and the sealing resin 60 serve as dielectric layers. Therefore, by adopting this configuration, it is possible to ensure a longer distance between the conductive member 48 and the heat dissipation layer 18 in the first direction z, thereby making it possible to reduce the electrostatic capacitance of the parasitic capacitance. This in turn suppresses the generation of leakage current in the semiconductor device A10 caused by the parasitic capacitance, thereby making it possible to reduce noise generated in the semiconductor device A10.
  • FIG. 15 corresponds to Figure 11, which shows the semiconductor device A10.
  • the transparent conductive member 48 and the first semiconductor element 21 are each shown by imaginary lines.
  • semiconductor device A20 the configuration of the multiple conductors 31 and intermediate layer 33 differs from that of semiconductor device A10.
  • the convex portion 331 of the intermediate layer 33 contacts the second surface 31B of the second portion 312 of one of the corresponding multiple conductors 31.
  • the semiconductor device A20 comprises a first semiconductor element 21 having a first electrode 211 located on one side in the first direction z, a conductor 31 electrically connected to the first electrode 211, and an intermediate layer 33 located between the first semiconductor element 21 and the conductor 31 in the first direction z.
  • the intermediate layer 33 is an insulator and is in contact with the first semiconductor element 21 and the conductor 31. Therefore, with this configuration, it is possible to suppress a decrease in the dielectric strength voltage of the semiconductor device A20 as well. Furthermore, by sharing a configuration in common with the semiconductor device A10, the semiconductor device A20 achieves the same effects as the semiconductor device A10.
  • the convex portion 331 of the intermediate layer 33 contacts the first electrode 211 of the first semiconductor element 21 and the second surface 31B of the second portion 312 of the conductor 31.
  • the intermediate layer 33 further prevents external factors from entering the gap in the first direction z between the first semiconductor element 21 and the conductor 31, and prevents leakage current from occurring from the first electrode 211. This more effectively prevents a decrease in the dielectric strength voltage of the semiconductor device A20.
  • FIG. 19 corresponds to Figure 12, which shows the semiconductor device A10.
  • Figure 20 corresponds to Figure 13, which shows the semiconductor device A10.
  • semiconductor device A30 the configuration of the multiple first semiconductor elements 21 and multiple conductors 31 differs from that of semiconductor device A10.
  • each of the multiple conductors 31 does not have a first portion 311 or a second portion 312.
  • Each of the multiple conductors 31 has a first surface 31A, a third surface 31C, a peripheral surface 31D, and an opening 313.
  • the dimension in the first direction z of the first electrode 211 of each of the multiple first semiconductor elements 21 is larger than the dimension in the first direction z of each of the first electrodes 211 of the multiple first semiconductor elements 21 included in the semiconductor device A10.
  • the first electrode 211 of each of the multiple first semiconductor elements 21 is conductively bonded to the first surface 31A of one of the corresponding multiple conductors 31 via the bonding layer 32.
  • Semiconductor device A30 comprises a first semiconductor element 21 having a first electrode 211 located on one side in the first direction z, a conductor 31 electrically connected to the first electrode 211, and an intermediate layer 33 located between the first semiconductor element 21 and the conductor 31 in the first direction z.
  • the intermediate layer 33 is an insulator and is in contact with the first semiconductor element 21 and the conductor 31. Therefore, with this configuration, it is possible to suppress a decrease in the dielectric strength voltage of semiconductor device A30 as well. Furthermore, by sharing a configuration in common with semiconductor device A10, semiconductor device A30 achieves the same effects as semiconductor device A10.
  • FIG. 21 shows the sealing resin 60 and the first semiconductor element 21 in a transparent manner.
  • the transparent sealing resin 60 and the first semiconductor element 21 are each shown by imaginary lines.
  • the semiconductor device A40 is surface-mounted on a wiring board that constitutes, for example, an inverter circuit.
  • the semiconductor device A40 comprises a first semiconductor element 21, a conductor 31, a bonding layer 32, an intermediate layer 33, a sealing resin 60, a first pad 71, a second pad 72, rewiring 73, and a covering layer 74.
  • Some of the components of the semiconductor device A40 correspond to any of the multiple first semiconductor elements 21 provided in the semiconductor device A10, any of the multiple conductors 31 electrically connected thereto, and the corresponding bonding layer 32 and intermediate layer 33. Therefore, in the semiconductor device A10, multiple semiconductor devices A40 can be conductively bonded to the first conductive layer 12 in place of the multiple first semiconductor elements 21, multiple conductors 31, bonding layer 32, and intermediate layer 33.
  • the conductor 31 has a first portion 311, a second portion 312, and an opening 313, similar to the semiconductor device A10.
  • the first electrode 211 of the first semiconductor element 21 is conductively bonded to the second surface 31B of the second portion 312 via the bonding layer 32.
  • the configuration of the conductor 31 is the same as the configuration of each of the multiple conductors 31 provided in the semiconductor device A10.
  • the configuration of the conductor 31 can selectively adopt the configuration of each of the multiple conductors 31 provided in the semiconductor device A20, or the configuration of each of the multiple conductors 31 provided in the semiconductor device A30.
  • the third surface 31C of the first portion 311 of the conductor 31 is exposed from the bottom surface 62 of the sealing resin 60.
  • the second electrode 212 of the first semiconductor element 21 is exposed from the top surface 61 of the sealing resin 60.
  • the intermediate layer 33 is in contact with the sealing resin 60.
  • the first pad 71 and the second pad 72 are located on the same side as the second electrode 212 of the first semiconductor element 21 in the first direction z, with the first semiconductor element 21 as the reference.
  • the second pad 72 is spaced apart from the first pad 71 in the third direction y.
  • Each of the first pad 71 and the second pad 72 is exposed from the top surface 61 of the sealing resin 60.
  • the rewiring 73 includes a first rewiring 731 and a second rewiring 732.
  • the first rewiring 731 is electrically connected to the first pad 71 and the first gate electrode 213 of the first semiconductor element 21. This provides electrical continuity between the first pad 71 and the first gate electrode 213.
  • the second rewiring 732 is electrically connected to the second pad 72 and the first portion 311 of the conductor 31. This provides electrical continuity between the second pad 72 and the first electrode 211 of the first semiconductor element 21 via the conductor 31.
  • the rewiring 73 includes a section extending in the first direction z and a section extending in the second direction x.
  • the section extending in the first direction z that is connected to the first gate electrode 213 of the first semiconductor element 21 is accommodated in the opening 313 of the conductor 31.
  • the rewiring 73 has a base layer 73A and a main layer 73B.
  • the sealing resin 60 contains an additive containing a metal element.
  • the base layer 73A is composed of the metal element contained in the additive.
  • the base layer 73A is in contact with the sealing resin 60.
  • the main layer 73B covers the base layer 73A.
  • the main layer 73B is composed of copper.
  • the rewiring 73 can be formed, for example, by the LDS (Laser Direct Structuring) method disclosed in U.S. Patent Application Publication No. 2010/0019370.
  • the covering layer 74 covers the first rewiring 731 portion of the rewiring 73 that is exposed from the sealing resin 60.
  • the covering layer 74 has electrical insulation properties.
  • the covering layer 74 contacts the bottom surface 62 of the sealing resin 60 and the first rewiring 731.
  • the covering layer 74 is, for example, solder resist.
  • Semiconductor device A40 comprises a first semiconductor element 21 having a first electrode 211 located on one side in the first direction z, a conductor 31 electrically connected to the first electrode 211, and an intermediate layer 33 located between the first semiconductor element 21 and the conductor 31 in the first direction z.
  • the intermediate layer 33 is an insulator and is in contact with the first semiconductor element 21 and the conductor 31. Therefore, with this configuration, it is possible to suppress a decrease in the dielectric strength voltage of semiconductor device A40 as well. Furthermore, by sharing a configuration in common with semiconductor device A10, semiconductor device A40 achieves the same effects as semiconductor device A10.
  • the semiconductor device A40 further includes a first pad 71 electrically connected to the first gate electrode 213 of the first semiconductor element 21, and sealing resin 60.
  • the first pad 71, together with the second electrode 212 of the first semiconductor element 21, is exposed from the top surface 61 of the sealing resin 60.
  • Appendix 1 a first semiconductor element (21) having a first electrode (211) located on one side in a first direction (z); A conductor (31) electrically connected to the first electrode; an intermediate layer (33) located between the first semiconductor element and the conductor in the first direction; The semiconductor device (A10) is characterized in that the intermediate layer is an insulator and is in contact with the first semiconductor element and the conductor.
  • Appendix 2. The conductor (31) has a first surface (31A) facing the first direction (z) and facing the first semiconductor element (21), the first surface is spaced from the first semiconductor element; The semiconductor device (A10) according to Appendix 1, wherein the intermediate layer (33) is in contact with the first surface.
  • the semiconductor device (A10) according to Appendix 2 wherein the first surface (31A) protrudes outward beyond the first semiconductor element (21) when viewed in the first direction (z).
  • Appendix 4. The semiconductor device (A10) according to Appendix 3, wherein the intermediate layer (33) protrudes outward beyond the first semiconductor element (21) when viewed in the first direction (z).
  • Appendix 5. The semiconductor device (A10) according to Appendix 4, wherein the intermediate layer (33) is in contact with the periphery of the first surface (31A).
  • the semiconductor device further includes a bonding layer (32) that electrically connects the first electrode (211) and the conductor (31),
  • the first semiconductor element (21) has a second electrode (212) located on the opposite side of the first electrode (211) in the first direction (z), and a first gate electrode (213) located on the same side as the first electrode in the first direction,
  • the conductor (31) has a first portion (311) including the first surface (31A) and a second portion (312) protruding from the first surface (31A), When viewed in the first direction (z), the second part entirely overlaps the first part,
  • Appendix 9 The semiconductor device (A10) according to Appendix 8, wherein the intermediate layer (33) is in contact with the second portion (312).
  • the second portion (312) has a second surface (31B) facing the same side as the first surface (31A) in the first direction (z),
  • the first electrode (211) is conductively bonded to the second surface
  • the intermediate layer (33) has a convex portion (331) that protrudes in the first direction from the second surface
  • Appendix 11 The semiconductor device (A10) according to Appendix 10, wherein the convex portion (331) is in contact with the first electrode (211).
  • Appendix 13 The conductor (31) has an opening (313) that penetrates the first portion (311) in the first direction (z), The semiconductor device (A10) according to Appendix 10, wherein, when viewed in the first direction, the first gate electrode (213) overlaps the opening.
  • Appendix 14 The first portion (311) has a peripheral surface (31D) facing in a direction perpendicular to the first direction (z), The semiconductor device (A10) according to Appendix 13, wherein the opening (313) opens from the peripheral surface.
  • the semiconductor device (A10) according to Appendix 13, wherein the opening (313) penetrates the second portion (312) in the first direction (z).
  • Appendix 16 The semiconductor device further includes a first conductive layer (12) located on the opposite side of the first semiconductor element (21) with respect to the conductor (31),
  • the semiconductor device (A10) according to any one of appendices 7 to 15, wherein the conductor is conductively joined to the first conductive layer. Appendix 17.
  • a second conductive layer 13
  • a second semiconductor element (22) having a third electrode (221) and a fourth electrode (222) positioned opposite each other in the first direction (z);
  • the polarity of the second electrode (212) and the polarity of the third electrode are different from each other, the third electrode is electrically connected to the second electrode;
  • the semiconductor device further includes a sealing resin (60) that covers a portion of each of the first semiconductor element (21) and the conductor (31),
  • the sealing resin has a top surface (61) and a bottom surface (62) facing opposite to each other in the first direction (z), the second electrode (212) is exposed from the top surface;
  • the semiconductor device (A40) according to Appendix 7, wherein the conductor is exposed from the bottom surface.
  • Appendix 19 The semiconductor device (A40) according to Appendix 18, wherein the intermediate layer (33) is in contact with the sealing resin (60). Appendix 20.
  • the first pad is exposed from the top surface (61),
  • the semiconductor device further includes an insulating layer (11) located on the opposite side of the first semiconductor element (21) and the second semiconductor element (22) with respect to the first conductive layer (12) and the second conductive layer (13),
  • the semiconductor device further includes a heat dissipation layer (14) located on the opposite side of the insulating layer (11) from the first conductive layer (12) and the second conductive layer (13),
  • A10 to A40 semiconductor device 11: insulating layer 12: first conductive layer 121: first mounting surface 13: second conductive layer 131: second mounting surfaces 14 to 17: first signal wiring to fourth signal wiring 18: heat dissipation layer 21: first semiconductor element 211, 212: first electrode, second electrode 213: first gate electrode 22: second semiconductor element 221, 222: third electrode, fourth electrode 223: second gate electrode 29: conductive bonding layer 31: conductor 31A, 31B, 31C: first surface, second surface, third surface 31D: peripheral surface 311, 312: first portion, second portion 313: opening 32: bonding layer 321: end surface 33: intermediate layer 331: protrusion 41: first power terminal 411: first mounting hole 42: second power terminal 421: Second mounting hole 43: Third power terminal 431: Third mounting holes 44-47: First to fourth signal terminals 48: Conductive member 481: Main portion 482, 483: First connection portion, second connection portion 51-58: First to eighth wiring 60: Sealing resin 61: Top surface 62: Bottom

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

半導体装置は、第１方向の一方側に位置する第１電極を有する第１半導体素子と、前記第１電極に電気的につながる導電体と、前記第１方向において前記第１半導体素子と前記導電体との間に位置する中間層とを備える。前記中間層は、絶縁体であるとともに、前記第１半導体素子および前記導電体に接している。前記導電体は、前記第１方向を向き、かつ前記第１半導体素子に対向する第１面を有する。前記第１面は、前記第１半導体素子から離れている。前記中間層は、前記第１面に接している。

Description

半導体装置
　本開示は、半導体装置に関する。
　従来、スイッチング機能を有する半導体素子が搭載された半導体装置が広く知られている。当該半導体装置は、主に電力変換に利用されている。特許文献１には、このような半導体装置の一例が開示されている。
　特許文献１に開示された半導体装置に搭載された半導体素子は、ソース電極とドレイン電極が互いに反対側に位置する。ソース電極には、上面板電極が導電接合されている。ドレイン電極には、ドレイン電極パターンが導電接合されている。半導体素子は、上面板電極とドレイン電極パターンとに挟まれている。本構成をとることにより、半導体装置の小型化を図りつつ、当該半導体装置における寄生抵抗を低減することが可能である。ここで一般的に、ソース電極は、平面視において半導体素子の周縁よりも内方に位置する構成をとる。このため、当該半導体装置においては、ソース電極を上面板電極に導電接合する際、半導体素子と上面板電極との間に隙間が形成される。当該隙間から水分などの外的因子が侵入すると、当該半導体装置の絶縁耐圧の低下を招くおそれがある。
特開２０１３－２５８３８７号公報
［概要］
　本開示は、従来より改良が施された半導体装置を提供することを一の課題とする。特に本開示は、上記事情に鑑み、装置の絶縁耐圧の低下を抑制することが可能な半導体装置を提供することをその一の課題とする。
　本開示の一の側面によって提供される半導体装置は、第１方向の一方側に位置する第１電極を有する第１半導体素子と、前記第１電極に電気的につながる導電体と、前記第１方向において前記第１半導体素子と前記導電体との間に位置する中間層とを備える。前記中間層は、絶縁体であるとともに、前記第１半導体素子および前記導電体に接している。
　本開示のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。
図１は、本開示の第１実施形態に係る半導体装置の平面図である。 図２は、図１に対応する平面図であり、封止樹脂を透過している。 図３は、図２に対応する平面図であり、導通部材をさらに透過している。 図４は、図１に示す半導体装置の底面図である。 図５は、図２のＶ－Ｖ線に沿う断面図である。 図６は、図２のＶＩ－ＶＩ線に沿う断面図である。 図７は、図２のＶＩＩ－ＶＩＩ線に沿う断面図である。 図８は、図２のＶＩＩＩ－ＶＩＩＩ線に沿う断面図である。 図９は、図３の部分拡大図であり、第２半導体素子およびその近傍を示している。 図１０は、図９のＸ－Ｘ線に沿う断面図である。 図１１は、図３の部分拡大図であり、第１半導体素子およびその近傍を示すとともに、第１半導体素子および接合層をさらに透過している。 図１２は、図１１のＸＩＩ－ＸＩＩ線に沿う断面図である。 図１３は、図１１のＸＩＩＩ－ＸＩＩＩ線に沿う断面図である。 図１４は、図１３の部分拡大図である。 図１５は、本開示の第２実施形態に係る半導体装置の部分拡大平面図であり、図１１に対応している。 図１６は、図１５のＸＶＩ－ＸＶＩ線に沿う断面図である。 図１７は、図１５のＸＶＩＩ－ＸＶＩＩ線に沿う断面図である。 図１８は、図１７の部分拡大図である。 図１９は、本開示の第３実施形態に係る半導体装置の部分拡大断面図であり、図１２に対応している。 図２０は、図１９に示す半導体装置の部分拡大断面図であり、図１３に対応している。 図２１は、本開示の第４実施形態に係る半導体装置の平面図であり、封止樹脂および第１半導体素子を透過している。 図２２は、図２１に示す半導体装置の底面図である。 図２３は、図２１のＸＸＩＩＩ－ＸＸＩＩＩ線に沿う断面図である。 図２４は、図２１のＸＸＩＶ－ＸＸＩＶ線に沿う断面図である。 図２５は、図２１のＸＸＶ－ＸＸＶ線に沿う断面図である。 図２６は、図２３の部分拡大図である。
［詳細な説明］
　本開示の詳細について、添付図面に基づき説明する。
　第１実施形態：
　図１～図１４に基づき、本開示の第１実施形態に係る半導体装置Ａ１０について説明する。半導体装置Ａ１０は、第１導電層１２、第２導電層１３、複数の第１半導体素子２１、複数の第２半導体素子２２、複数の導電体３１、接合層３２、中間層３３、導通部材４８、第１電力端子４１、第２電力端子４２、第３電力端子４３および封止樹脂６０を備える。さらに半導体装置Ａ１０は、絶縁層１１、第１信号配線１４、第２信号配線１５、第３信号配線１６、第４信号配線１７、放熱層１８、第１信号端子４４、第２信号端子４５、第３信号端子４６および第４信号端子４７を備える。ここで、図２は、理解の便宜上、封止樹脂６０を透過している。図３は、理解の便宜上、図２に対して導通部材４８をさらに透過している。図１１は、理解の便宜上、図３に対して第１半導体素子２１および接合層３２をさらに透過している。図２および図３では、透過した封止樹脂６０を想像線（二点鎖線）で示している。図３および図１１では、透過した導通部材４８を想像線で示している。図１１では、透過した第１半導体素子２１を想像線で示している。
　半導体装置Ａ１０の説明においては、便宜上、例えば、第１導電層１２の第１搭載面１２１（詳細は後述）の法線方向を「第１方向ｚ」と呼ぶ。また例えば、第１方向ｚに対して直交する方向の一例を「第２方向ｘ」と呼ぶ。また例えば、第１方向ｚおよび第２方向ｘに対して直交する方向を「第３方向ｙ」と呼ぶ。
　半導体装置Ａ１０は、第１電力端子４１および第２電力端子４２に印加された直流の電源電力を、複数の第１半導体素子２１、および複数の第２半導体素子２２により交流電力に変換する。変換された交流電力は、第３電力端子４３からモータなどの電力供給対象に入力される。半導体装置Ａ１０は、インバータなどの電力変換回路の一部を構成する。
　絶縁層１１は、図５および図７に示すように、第１導電層１２、第２導電層１３、第１信号配線１４、第２信号配線１５、第３信号配線１６、第４信号配線１７および放熱層１８を支持している。絶縁層１１、第１導電層１２、第２導電層１３、第１信号配線１４～第４信号配線１７、および放熱層１８を含む要素は、たとえば活性金属接合法（ＡＭＢ；Active Metal Brazing）により形成された基板から得られる。絶縁層１１は、封止樹脂６０に覆われている。絶縁層１１の第１方向ｚの寸法は、第１導電層１２、第２導電層１３および放熱層１８の各々の第１方向ｚの寸法より小さい。
　第１導電層１２は、図２、図３および図８に示すように、絶縁層１１の第１方向ｚの一方側に接合されている。第１導電層１２は、複数の第１半導体素子２１、および複数の導電体３１を搭載している。第１方向ｚに視て、第１導電層１２は、絶縁層１１の周縁に囲まれている。第１導電層１２の組成は、銅（Ｃｕ）を含む。第１導電層１２は、第１方向ｚを向く第１搭載面１２１を有する。複数の第１半導体素子２１、および複数の導電体３１は、第１搭載面１２１に対向している。
　第２導電層１３は、図２、図３および図７に示すように、第１方向ｚにおいて絶縁層１１を基準として第１導電層１２と同じ側に位置するとともに、絶縁層１１に接合されている。第２導電層１３は、複数の第２半導体素子２２を搭載している。第２導電層１３は、第２方向ｘにおいて第１導電層１２から離れている。第１方向ｚに視て、第２導電層１３は、絶縁層１１の周縁に囲まれている。第２導電層１３の組成は、銅を含む。第２導電層１３は、第１方向ｚにおいて第１導電層１２の第１搭載面１２１と同じ側を向く第２搭載面１３１を有する。複数の第２半導体素子２２は、第２搭載面１３１に対向している。
　放熱層１８は、図５～図８に示すように、第１方向ｚにおいて絶縁層１１を基準として第１導電層１２および第２導電層１３とは反対側に位置する。放熱層１８は、絶縁層１１に接合されている。放熱層１８は、封止樹脂６０から露出している。図４に示すように、第１方向ｚに視て、放熱層１８は、絶縁層１１の周縁に囲まれている。放熱層１８の組成は、銅を含む。半導体装置Ａ１０の使用の際、放熱層１８には、ヒートシンク（図示略）接合される。
　複数の第１半導体素子２１は、図５および図８に示すように、複数の導電体３１に個別かつ電気的につながっている。複数の第１半導体素子２１は、いずれも同一の素子である。複数の第１半導体素子２１は、たとえばＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。この他、複数の第１半導体素子２１は、ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor）を含む電界効果トランジスタや、ＩＧＢＴ（Insulated Gate Bipolar Transistor）のようなバイポーラトランジスタでもよい。半導体装置Ａ１０の説明においては、複数の第１半導体素子２１は、ｎチャネル型であり、かつ縦型構造のＭＯＳＦＥＴを対象とする。複数の第１半導体素子２１は、化合物半導体基板を含む。当該化合物半導体基板の組成は、炭化ケイ素（ＳｉＣ）を含む。複数の第１半導体素子２１は、第３方向ｙに沿って配列されている。
　図１２および図１３に示すように、複数の第１半導体素子２１は、第１電極２１１、第２電極２１２および第１ゲート電極２１３を有する。
　図１２および図１３に示すように、第１電極２１１は、複数の導電体３１のいずれかに対向している。第１電極２１１には、第１半導体素子２１により変換された後の電力に対応する電流が流れる。すなわち、第１電極２１１は、第１半導体素子２１のソースに相当する。
　図１２および図１３に示すように、第２電極２１２は、第１方向ｚにおいて第１電極２１１とは反対側に位置する。第２電極２１２には、第１半導体素子２１により変換される前の電力に対応する電流が流れる。すなわち、第２電極２１２は、第１半導体素子２１のドレインに相当する。
　図１２および図１３に示すように、第１ゲート電極２１３は、第１方向ｚにおいて第１電極２１１と同じ側に位置する。第１ゲート電極２１３には、第１半導体素子２１を駆動するためのゲート電圧が印加される。図１１に示すように、第１方向ｚに視て、第１ゲート電極２１３の面積は、第１電極２１１の面積よりも小さい。第１方向ｚに視て、第１ゲート電極２１３は、対応する複数の導電体３１のいずれかから離れている。
　複数の第２半導体素子２２は、図５～図７に示すように、第２導電層１３の第２搭載面１３１に導電接合されている。複数の第２半導体素子２２は、複数の第１半導体素子２１と同一の素子である。したがって、複数の第２半導体素子２２は、ｎチャネル型であり、かつ縦型構造のＭＯＳＦＥＴである。複数の第２半導体素子２２は、第３方向ｙに沿って配列されている。
　図１０に示すように、複数の第２半導体素子２２は、第３電極２２１、第４電極２２２および第２ゲート電極２２３を有する。
　図１０に示すように、第３電極２２１は、第１方向ｚにおいて第２導電層１３の第２搭載面１３１に対向する側とは反対側に位置する。第３電極２２１には、第２半導体素子２２により変換された後の電力に対応する電流が流れる。すなわち、第３電極２２１は、第２半導体素子２２のソースに相当する。したがって、第３電極２２１の極性は、複数の第１半導体素子２１の各々の第２電極２１２の極性と異なる。
　図１０に示すように、第４電極２２２は、第１方向ｚにおいて第３電極２２１とは反対側に位置する。第４電極２２２には、第２半導体素子２２により変換される前の電力に対応する電流が流れる。すなわち、第４電極２２２は、第２半導体素子２２のドレインに相当する。第４電極２２２は、導電接合層２９を介して第２導電層１３の第２搭載面１３１に導電接合されている。これにより、複数の第２半導体素子２２の各々の第４電極２２２は、第２導電層１３に導通している。導電接合層２９は、たとえばハンダである。この他、導電接合層２９は、金属粒子の焼結体でもよい。この場合、当該金属粒子は、たとえば銀（Ａｇ）を含む。
　図１０に示すように、第２ゲート電極２２３は、第１方向ｚにおいて第３電極２２１と同じ側に位置する。第２ゲート電極２２３には、第２半導体素子２２を駆動するためのゲート電圧が印加される。図９に示すように、第１方向ｚに視て、第２ゲート電極２２３の面積は、第３電極２２１の面積よりも小さい。
　半導体装置Ａ１０においては、複数の第１半導体素子２１が上アーム回路に含まれる。あわせて、複数の第２半導体素子２２が下アーム回路に含まれる。さらに半導体装置Ａ１０においては、複数の第１半導体素子２１の構成は、第３方向ｙの回りに複数の第２半導体素子２２を反転させたときの構成に等しい。
　複数の導電体３１は、図８に示すように、第１導電層１２の第１搭載面１２１に導電接合されている。複数の導電体３１は、第３方向ｙに沿って配列されている。複数の導電体３１は、第１方向ｚにおいて第１搭載面１２１と複数の第１半導体素子２１との間に位置する。複数の第１半導体素子２１の各々の第１電極２１１は、複数の導電体３１に個別に導通している。複数の導電体３１の組成は、銅を含む。図１２および図１３に示すように、複数の導電体３１は、第１部３１１、第２部３１２および開口部３１３を有する。
　図１１～図１３に示すように、第１部３１１は、第１面３１Ａ、第３面３１Ｃおよび周面３１Ｄを有する。第１面３１Ａは、第１方向ｚを向き、かつ複数の第１半導体素子２１のいずれかに対向している。第１面３１Ａは、複数の第１半導体素子２１から離れている。第１方向ｚに視て、第１面３１Ａは、対応する複数の第１半導体素子２１のいずれかよりも外方にはみ出している。第３面３１Ｃは、第１方向ｚにおいて第１面３１Ａとは反対側を向く。第３面３１Ｃは、導電接合層２９を介して第１導電層１２の第１搭載面１２１に導電接合されている。これにより、複数の導電体３１の各々は、第１導電層１２に導通している。周面３１Ｄは、第１方向ｚに対して直交する方向を向く。半導体装置Ａ１０においては、周面３１Ｄは、複数の領域を含む。
　図１１～図１３に示すように、第２部３１２は、第１部３１１の第１面３１Ａから突出している。第１方向ｚに視て、第２部３１２の全体は、第１部３１１に重なっている。第２部３１２は、第２面３１Ｂを有する。第２面３１Ｂは、第１方向ｚにおいて第１部３１１の第１面３１Ａと同じ側を向く。複数の第１半導体素子２１の各々の第１電極２１１は、複数の導電体３１の各々の第２部３１２の第２面３１Ｂに個別に導電接合されている。半導体装置Ａ１０においては、第１方向ｚに視て、第２面３１Ｂは、対応する複数の第１半導体素子２１のいずれかの第１電極２１１の周縁よりも内方に位置する。
　図１２および図１３に示すように、第１部３１１の第１方向ｚの寸法ｔ１は、第２部３１２の第１方向ｚの寸法ｔ２より大きい。
　図１１～図１３に示すように、開口部３１３は、第１部３１１および第２部３１２の各々を第１方向ｚに貫通している。開口部３１３は、周面３１Ｄから開口している。第１方向ｚに視て、複数の第１半導体素子２１のいずれかの第１ゲート電極２１３は、開口部３１３に重なっている。
　接合層３２は、図１２および図１３に示すように、複数の導電体３１の各々の第２部３１２の第２面３１Ｂと、複数の第１半導体素子２１の各々の第１電極２１１とを個別に導電接合している。これにより、複数の第１半導体素子２１の各々の第１電極２１１は、複数の導電体３１のいずれかを介して第１導電層１２に導通している。接合層３２は、たとえばハンダである。この他、接合層３２は、金属粒子の焼結体でもよい。この場合、当該金属粒子は、たとえば銀を含む。したがって、接合層３２の組成は、導電接合層２９の組成と同一とすることができる。図１４に示すように、接合層３２は、第１方向ｚに対して直交する方向を向く端面３２１を有する。
　中間層３３は、図１２および図１３に示すように、第１方向ｚにおいて複数の導電体３１と複数の第１半導体素子２１との間に個別に位置する。中間層３３は、絶縁体である。中間層３３は、対応する複数の導電体３１のいずれかと、対応する複数の第１半導体素子２１とに接している。中間層３３は、樹脂を含む材料からなる。当該樹脂は、たとえば感光性ポリイミドである。
　図１２および図１３に示すように、中間層３３は、複数の導電体３１の各々の第１面３１Ａと、複数の導電体３１の各々の第２部３１２とに接している。図１１に示すように、第１方向ｚに視て、中間層３３は、対応する複数の第１半導体素子２１のいずれかよりも外方にはみ出している。中間層３３は、対応する複数の導電体３１のいずれかの第１面３１Ａの周縁に接している。中間層３３の第１方向ｚの寸法は、たとえば５μｍ以上１００μｍ以下である。
　図１４に示すように、中間層３３は、凸部３３１を有する。凸部３３１は、対応する複数の導電体３１のいずれかの第２部３１２の第２面３１Ｂよりも第１方向ｚに突出している。凸部３３１は、接合層３２の端面３２１と、対応する複数の第１半導体素子２１のいずれかの第１電極２１１とに接している。
　半導体装置Ａ１０においては、中間層３３は、複数の導電体３１のいずれかの第１面３１Ａおよび第２面３１Ｂを覆うように感光性ポリイミドを塗布した後、当該感光性ポリイミドに対してフォトリソグラフィパターニングを施すことにより形成できる。この他、複数の導電体３１のいずれかの第２面３１Ｂに、接合層３２を介して複数の第１半導体素子２１のいずれかの第１電極２１１を導電接合した後、導電体３１と第１半導体素子２１との第１方向ｚの隙間に中間層３３を充填する方法を採ってもよい。この場合、中間層３３が導電体３１の第１面３１Ａに接するようにする。
　第１信号配線１４は、図２、図３および図５に示すように、第１方向ｚにおいて絶縁層１１を基準として第１導電層１２と同じ側に位置するとともに、絶縁層１１に接合されている。第１信号配線１４は、第２方向ｘにおいて第２導電層１３に対して第１導電層１２とは反対側に位置する。第１信号配線１４は、第３方向ｙに沿って延びている。第１信号配線１４の組成は、銅を含む。第１信号配線１４は、封止樹脂６０に覆われている。
　第１信号端子４４は、図２および図３に示すように、第２方向ｘにおいて第１信号配線１４を基準として第１導電層１２とは反対側に位置する。第１信号端子４４は、第１信号配線１４に導通している。第１信号端子４４は、銅または銅合金を含む材料からなる金属リードである。図１および図５に示すように、第１信号端子４４の一部は封止樹脂６０に覆われている。第３方向ｙに視て、第１信号端子４４はＬ字状である。図５に示すように、第１信号端子４４は、第１方向ｚに起立した部分を含む。当該部分は、封止樹脂６０から露出している。第１信号端子４４には、複数の第１半導体素子２１が駆動するためのゲート電圧が印加される。
　図３に示すように、半導体装置Ａ１０は、複数の第１配線５１をさらに備える。複数の第１配線５１は、図１１に示すように、複数の第１半導体素子２１の各々の第１ゲート電極２１３に導電接合されるとともに、第１信号配線１４に導電接合されている。これにより、複数の第１半導体素子２１の各々の第１ゲート電極２１３は、第１信号配線１４に導通している。複数の第１配線５１は、金属リードである。複数の第１配線５１の組成は、銅を含む。図１２および図１３に示すように、複数の第１配線５１は、導電接合層２９を介して複数の第１半導体素子２１の各々の第１ゲート電極２１３に個別に導電接合されている。
　第２信号配線１５は、図２、図３および図５に示すように、第１方向ｚにおいて絶縁層１１を基準として第２導電層１３と同じ側に位置するとともに、絶縁層１１に接合されている。第２信号配線１５は、第２方向ｘにおいて第２導電層１３を基準として第１信号配線１４とは反対側に位置する。第２信号配線１５は、第３方向ｙに沿って延びている。第２信号配線１５の組成は、銅を含む。第２信号配線１５は、封止樹脂６０に覆われている。
　第２信号端子４５は、図２および図３に示すように、第２方向ｘにおいて第２信号配線１５を基準として第２導電層１３とは反対側に位置する。第２信号端子４５は、第２信号配線１５に導通している。第２信号端子４５は、銅または銅合金を含む材料からなる金属リードである。図１および図５に示すように、第２信号端子４５の一部は封止樹脂６０に覆われている。第３方向ｙに視て、第２信号端子４５はＬ字状である。図５に示すように、第２信号端子４５は、第１方向ｚに起立した部分を含む。当該部分は、封止樹脂６０から露出している。第２信号端子４５には、複数の第２半導体素子２２が駆動するためのゲート電圧が印加される。
　図３に示すように、半導体装置Ａ１０は、複数の第２配線５２をさらに備える。複数の第２配線５２は、図９に示すように、複数の第２半導体素子２２の各々の第２ゲート電極２２３に導電接合されるとともに、第２信号配線１５に導電接合されている。これにより、複数の第２半導体素子２２の各々の第２ゲート電極２２３は、第２信号配線１５に導通している。複数の第２配線５２は、ワイヤである。複数の第２配線５２の組成は、金（Ａｕ）を含む。この他、複数の第２配線５２の組成は、銅を含む場合や、アルミニウム（Ａｌ）を含む場合でもよい。
　図２に示すように、半導体装置Ａ１０は、第５配線５５および第６配線５６をさらに備える。第５配線５５は、第１信号配線１４と第１信号端子４４とに導電接合されている。これにより、第１信号端子４４は、第１信号配線１４に導通している。第６配線５６は、第２信号配線１５と第２信号端子４５とに導電接合されている。これにより、第２信号端子４５は、第２信号配線１５に導通している。第５配線５５および第６配線５６の各々は、ワイヤである。第５配線５５および第６配線５６の各々の組成は、金を含む。この他、第５配線５５および第６配線５６の各々の組成は、銅を含む場合や、アルミニウムを含む場合でもよい。
　第３信号配線１６は、図２、図３および図５に示すように、第１方向ｚにおいて絶縁層１１を基準として第１導電層１２と同じ側に位置するとともに、絶縁層１１に接合されている。第３信号配線１６は、第２方向ｘにおいて第１信号配線１４の隣に位置する。第３信号配線１６は、第３方向ｙに沿って延びている。第３信号配線１６の組成は、銅を含む。第３信号配線１６は、封止樹脂６０に覆われている。
　第３信号端子４６は、図２および図３に示すように、第２方向ｘにおいて第３信号配線１６を基準として第１導電層１２とは反対側に位置する。第３信号端子４６は、第３方向ｙにおいて第１信号端子４４の隣に位置する。第３信号端子４６は、第３信号配線１６に導通している。第３信号端子４６は、銅または銅合金を含む材料からなる金属リードである。図１および図６に示すように、第３信号端子４６の一部は封止樹脂６０に覆われている。第３方向ｙに視て、第３信号端子４６はＬ字状である。図６に示すように、第３信号端子４６は、第１方向ｚに起立した部分を含む。当該部分は、封止樹脂６０から露出している。第３信号端子４６には、複数の第１半導体素子２１の各々の第１電極２１１に印加される電圧と等電位の電圧が印加される。
　図３に示すように、半導体装置Ａ１０は、複数の第３配線５３をさらに備える。複数の第３配線５３は、図１１に示すように、複数の導電体３１の各々の第１面３１Ａに個別に導電接合されるとともに、第３信号配線１６に導電接合されている。これにより、複数の第１半導体素子２１の各々の第１電極２１１は、第３信号配線１６に導通している。複数の第３配線５３は、ワイヤである。複数の第３配線５３の組成は、金を含む。この他、複数の第３配線５３の組成は、銅を含む場合や、アルミニウムを含む場合でもよい。
　第４信号配線１７は、図２、図３および図５に示すように、第１方向ｚにおいて絶縁層１１を基準として第２導電層１３と同じ側に位置するとともに、絶縁層１１に接合されている。第４信号配線１７は、第２方向ｘにおいて第２信号配線１５の隣に位置する。第４信号配線１７は、第３方向ｙに沿って延びている。第４信号配線１７の組成は、銅を含む。第４信号配線１７は、封止樹脂６０に覆われている。
　第４信号端子４７は、図２および図３に示すように、第２方向ｘにおいて第４信号配線１７を基準として第２導電層１３とは反対側に位置する。第４信号端子４７は、第３方向ｙにおいて第２信号端子４５の隣に位置する。第４信号端子４７は、第４信号配線１７に導通している。第４信号端子４７は、銅または銅合金を含む材料からなる金属リードである。図１および図６に示すように、第４信号端子４７の一部は封止樹脂６０に覆われている。第３方向ｙに視て、第４信号端子４７はＬ字状である。図６に示すように、第４信号端子４７は、第１方向ｚに起立した部分を含む。当該部分は、封止樹脂６０から露出している。第４信号端子４７には、複数の第２半導体素子２２の各々の第３電極２２１に印加される電圧と等電位の電圧が印加される。
　図３に示すように、半導体装置Ａ１０は、複数の第４配線５４をさらに備える。複数の第４配線５４は、図９に示すように、複数の第２半導体素子２２の各々の第３電極２２１に個別に導電接合されるとともに、第４信号配線１７に導電接合されている。これにより、複数の第２半導体素子２２の各々の第３電極２２１は、第４信号配線１７に導通している。複数の第４配線５４は、ワイヤである。複数の第４配線５４の組成は、金を含む。この他、複数の第４配線５４の組成は、銅を含む場合や、アルミニウムを含む場合でもよい。
　図２に示すように、半導体装置Ａ１０は、第７配線５７および第８配線５８をさらに備える。第７配線５７は、第３信号配線１６と第３信号端子４６とに導電接合されている。これにより、第３信号端子４６は、第３信号配線１６に導通している。第８配線５８は、第４信号配線１７と第４信号端子４７とに導電接合されている。これにより、第４信号端子４７は、第４信号配線１７に導通している。第７配線５７および第８配線５８の各々は、ワイヤである。第７配線５７および第８配線５８の各々の組成は、金を含む。この他、第７配線５７および第８配線５８の各々の組成は、銅を含む場合や、アルミニウムを含む場合でもよい。
　導通部材４８は、図５～図８に示すように、第１方向ｚにおいて複数の第１半導体素子２１、および複数の第２半導体素子２２を基準として、第１導電層１２および第２導電層１３とは反対側に位置する。導通部材４８は、複数の第１半導体素子２１の各々の第２電極２１２と、複数の第２半導体素子２２の各々の第３電極２２１とに導通している。導通部材４８の組成は、銅を含む。
　図２、および図５～図８に示すように、導通部材４８は、主部４８１、複数の第１接続部４８２、および複数の第２接続部４８３を有する。主部４８１は、第３方向ｙに延びている。第１方向ｚに視て、主部４８１は、第１導電層１２および第２導電層１３と、第１導電層１２と第２導電層１３との間に位置する絶縁層１１の領域とに重なっている。
　図２および図５に示すように、複数の第１接続部４８２は、主部４８１の第２方向ｘの一方側につながっている。複数の第１接続部４８２は、第２方向ｘに延び、かつ第３方向ｙに沿って配列されている。図８に示すように、複数の第１接続部４８２は、導電接合層２９を介して複数の第１半導体素子２１の各々の第２電極２１２に個別に導電接合されている。これにより、複数の第１半導体素子２１の各々の第２電極２１２は、導通部材４８に導通している。
　図２および図５に示すように、複数の第２接続部４８３は、第２方向ｘにおいて主部４８１を基準として複数の第１接続部４８２とは反対側に位置し、かつ主部４８１につながっている。複数の第２接続部４８３は、第２方向ｘに延び、かつ第３方向ｙに沿って配列されている。第１方向ｚに視て、複数の第２接続部４８３の各々の形状および寸法は、複数の第１接続部４８２の各々の形状および寸法に等しい。図７に示すように、複数の第２接続部４８３は、導電接合層２９を介して複数の第２半導体素子２２の各々の第３電極２２１に導電接合されている。これにより、複数の第２半導体素子２２の各々の第３電極２２１は、導通部材４８に導通している。
　第１電力端子４１は、図１～図３に示すように、絶縁層１１の第３方向ｙの一方側に位置する。図８に示すように、第１電力端子４１は、第１導電層１２に導電接合されている。これにより、第１電力端子４１は、第１導電層１２、および複数の導電体３１を介して複数の第１半導体素子２１の各々の第１電極２１１に導通している。第１電力端子４１は、銅または銅合金を含む材料からなる金属板である。第１電力端子４１の一部は、封止樹脂６０に覆われている。第１電力端子４１は、第１方向ｚに貫通する第１取付け孔４１１を有する。第１取付け孔４１１は、封止樹脂６０から離れて位置する。第１電力端子４１は、電力変換対象となる直流の電源電圧が印加されるＮ端子（負極）である。
　第２電力端子４２は、図１～図３に示すように、第３方向ｙにおいて絶縁層１１を基準として第１電力端子４１と同じ側に位置する。第２電力端子４２は、第２方向ｘにおいて第１電力端子４１から離れて位置する。図７に示すように、第２電力端子４２は、第２導電層１３に導電接合されている。これにより、第２電力端子４２は、第２導電層１３を介して複数の第２半導体素子２２の各々の第４電極２２２に導通している。第２電力端子４２は、銅または銅合金を含む材料からなる金属板である。第２電力端子４２の一部は、封止樹脂６０に覆われている。第２電力端子４２は、第１方向ｚに貫通する第２取付け孔４２１を有する。第２取付け孔４２１は、封止樹脂６０から離れて位置する。第２電力端子４２は、電力変換対象となる直流の電源電圧が印加されるＰ端子（正極）である。
　第３電力端子４３は、図１および図２に示すように、第３方向ｙにおいて絶縁層１１を基準として第１電力端子４１および第２電力端子４２とは反対側に位置する。図７に示すように、第３電力端子４３は、導通部材４８の主部４８１に導電接合されている。これにより、第３電力端子４３は、複数の第１半導体素子２１の各々の第２電極２１２と、複数の第２半導体素子２２の各々の第３電極２２１とに導通している。第３電力端子４３は、銅または銅合金を含む材料からなる金属板である。第３電力端子４３の一部は、封止樹脂６０に覆われている。第３電力端子４３は、第１方向ｚに貫通する第３取付け孔４３１を有する。第３取付け孔４３１は、封止樹脂６０から離れて位置する。第３電力端子４３から、複数の第１半導体素子２１、および複数の第２半導体素子２２により変換された交流電力が出力される。
　封止樹脂６０は、図１、および図５～図８に示すように、第１導電層１２、第２導電層１３、複数の第１半導体素子２１、複数の第２半導体素子２２、複数の導電体３１、および導通部材４８を覆っている。さらに封止樹脂６０は、放熱層１８、第１電力端子４１、第２電力端子４２、第３電力端子４３、第１信号端子４４、第２信号端子４５、第３信号端子４６および第４信号端子４７の各々の一部を覆っている。封止樹脂６０は、電気絶縁性を有する。封止樹脂６０は、たとえば黒色のエポキシ樹脂を含む材料からなる。封止樹脂６０の一部は、第１方向ｚにおいて絶縁層１１と、導通部材４８の主部４８１とに挟まれている。
　図１、図４、および図５～図８に示すように、封止樹脂６０は、頂面６１、底面６２、２つの第１側面６３、および２つの第２側面６４を有する。頂面６１は、第１方向ｚにおいて第１導電層１２の第１搭載面１２１と同じ側を向く。底面６２は、第１方向ｚにおいて頂面６１とは反対側を向く。底面６２から放熱層１８が露出している。
　図１、および図４～図６に示すように、２つの第１側面６３は、第２方向ｘにおいて互いに離れて位置し、かつ頂面６１および底面６２につながっている。２つの第１側面６３のうち一方の第１側面６３から、第１信号端子４４および第３信号端子４６が露出している。２つの第１側面６３のうち他方の第１側面６３から、第２信号端子４５および第４信号端子４７が露出している。
　図１、図４、図７および図８に示すように、２つの第２側面６４は、第３方向ｙにおいて互いに離れて位置し、かつ頂面６１および底面６２につながっている。２つの第２側面６４のうち一方の第２側面６４から、第１電力端子４１および第２電力端子４２が露出している。２つの第２側面６４のうち他方の第２側面６４から、第３電力端子４３が露出している。
　次に、半導体装置Ａ１０の作用効果について説明する。
　半導体装置Ａ１０は、第１方向ｚの一方側に位置する第１電極２１１を有する第１半導体素子２１と、第１電極２１１に電気的につながる導電体３１と、第１方向ｚにおいて第１半導体素子２１と導電体３１との間に位置する中間層３３とを備える。中間層３３は、絶縁体であるとともに、第１半導体素子２１および導電体３１に接している。本構成をとることにより、第１半導体素子２１と導電体３１との第１方向ｚの隙間が中間層３３により埋められる。これにより、当該隙間への外的因子（水分や塵など）の侵入が中間層３３により抑制される。したがって、本構成によれば、半導体装置Ａ１０においては、半導体装置Ａ１０の絶縁耐圧の低下を抑制することが可能となる。
　第１方向ｚに視て、導電体３１の第１面３１Ａと、中間層３３とは、第１半導体素子２１よりも外方にはみ出している。中間層３３は、第１面３１Ａの周縁に接している。本構成をとることにより、第１方向ｚに視て、中間層３３は、第１半導体素子２１と導電体３１との第１方向ｚの隙間よりも外方に位置する部分を含む。これにより、当該隙間への外的因子に侵入を効果的に抑制できる。
　半導体装置Ａ１０は、第１半導体素子２１の第１電極２１１と、導電体３１とを導電接合する接合層３２をさらに備える。中間層３３は、接合層３２に接している。本構成をとることにより、第１電極２１１から漏れ電流が発生することを抑制できる。
　導電体３１は、第１面３１Ａを含む第１部３１１と、第１面３１Ａから突出する第２部３１２とを有する。第１方向ｚに視て、第２部３１２の全体は、第１部３１１に重なっている。第１半導体素子２１の第１電極２１１は、第２部３１２に導電接合されている。本構成をとることにより、第１電極２１１から導電体３１に伝導した熱が、第１方向ｚに対して直交する方向に拡散されやすくなる。これにより、導電体３１における熱抵抗を低減できる。
　第１部３１１の第１方向ｚの寸法ｔ１は、第２部３１２の第１方向ｚの寸法ｔ２より大きい。これにより、第１方向ｚに対して直交する方向における熱の拡散の度合いが、第２部３１２よりも第１部３１１の方が大きくなる。これにより、導電体３１における熱抵抗を効果的に低減できる。
　導電体３１は、第１方向ｚに貫通する開口部３１３を有する。第１方向ｚに視て、第１半導体素子２１の第１ゲート電極２１３は、開口部３１３に重なっている。本構成をとることにより、導電体３１と第１ゲート電極２１３との短絡を、より確実に防止できる。この場合において、開口部３１３が第２部３１２を第１方向ｚに貫通することにより、第１半導体素子２１の第１電極２１１に対する第２部３１２の接合面積を、より大きく確保できる。さらに開口部３１３は、導電体３１の周面３１Ｄから開口している。本構成をとることにより、第１配線５１を第１ゲート電極２１３に導電接合する際、導電体３１と第１配線５１との短絡を、より確実に防止できる。
　導電体３１の第２部３１２は、第１半導体素子２１の第１電極２１１が導電接合される第２面３１Ｂを有する。中間層３３は、第２面３１Ｂよりも第１方向ｚに突出した凸部３３１を有する。凸部３３１は、接合層３２に接している。本構成をとることにより、接合層３２を介して第１電極２１１を第２面３１Ｂに導電接合する際、第２面３１Ｂから溶融した接合層３２が漏出することを中間層３３により抑制できる。
　半導体装置Ａ１０は、絶縁層１１、第１導電層１２、第２導電層１３、放熱層１８、第２半導体素子２２、導通部材４８および封止樹脂６０をさらに備える。導通部材４８は、第１半導体素子２１の第２電極２１２と、第２半導体素子２２の第３電極２２１とに導電接合されている。第１半導体素子２１の第１電極２１１の極性と、第２半導体素子２２の第４電極２２２の極性とは、互いに異なる。第１方向ｚに視て、導通部材４８は、第１導電層１２と第２導電層１３との間に挟まれた絶縁層１１の部分に重なる。ここで、半導体装置Ａ１０においては、導通部材４８および放熱層１８を導体層とし、かつ絶縁層１１および封止樹脂６０を誘電体層とする寄生容量が構成される。そこで、本構成をとることにより、第１方向ｚにおける導通部材４８と放熱層１８との間隔をより長く確保できるため、当該寄生容量の静電容量をより小さくすることが可能となる。これにより、当該寄生容量を起因とした半導体装置Ａ１０の漏れ電流の発生が抑制されるため、半導体装置Ａ１０に発生するノイズを低減することが可能となる。
　第２実施形態：
　図１５～図１８に基づき、本開示の第２実施形態に係る半導体装置Ａ２０について説明する。これらの図において、先述した半導体装置Ａ１０と同一、または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図１５は、半導体装置Ａ１０を示す図１１に対応している。図１５においては、透過した導通部材４８および第１半導体素子２１の各々を想像線で示している。
　半導体装置Ａ２０においては、複数の導電体３１、および中間層３３の構成が、半導体装置Ａ１０の当該構成と異なる。
　図１５～図１７に示すように、第１方向ｚに視て、複数の導電体３１のいずれかの第２部３１２の第２面３１Ｂは、対応する複数の第１半導体素子２１のいずれかの第１電極２１１の周縁よりも外方にはみ出している。
　図１８に示すように、中間層３３の凸部３３１は、対応する複数の導電体３１のいずれかの第２部３１２の第２面３１Ｂに接している。
　次に、半導体装置Ａ２０の作用効果について説明する。
　半導体装置Ａ２０は、第１方向ｚの一方側に位置する第１電極２１１を有する第１半導体素子２１と、第１電極２１１に電気的につながる導電体３１と、第１方向ｚにおいて第１半導体素子２１と導電体３１との間に位置する中間層３３とを備える。中間層３３は、絶縁体であるとともに、第１半導体素子２１および導電体３１に接している。したがって、本構成によれば、半導体装置Ａ２０においても、半導体装置Ａ２０の絶縁耐圧の低下を抑制することが可能となる。さらに半導体装置Ａ２０においては、半導体装置Ａ１０と共通する構成を具備することにより、半導体装置Ａ１０と同等の作用効果を奏する。
　半導体装置Ａ２０においては、中間層３３の凸部３３１は、第１半導体素子２１の第１電極２１１と、導電体３１の第２部３１２の第２面３１Ｂに接している。本構成をとることにより、第１半導体素子２１と導電体３１との第１方向ｚの隙間に外的因子が侵入することと、第１電極２１１から漏れ電流が発生することとの双方が、中間層３３によってさらに抑制される。これにより、半導体装置Ａ２０の絶縁耐圧の低下をより効果的に抑制できる。
　第３実施形態：
　図１９および図２０に基づき、本開示の第３実施形態に係る半導体装置Ａ３０について説明する。これらの図において、先述した半導体装置Ａ１０と同一、または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図１９は、半導体装置Ａ１０を示す図１２に対応している。図２０は、半導体装置Ａ１０を示す図１３に対応している。
　半導体装置Ａ３０においては、複数の第１半導体素子２１、および複数の導電体３１の構成が、半導体装置Ａ１０の当該構成と異なる。
　図１９および図２０に示すように、複数の導電体３１の各々は、第１部３１１および第２部３１２を具備しない。複数の導電体３１の各々は、第１面３１Ａ、第３面３１Ｃ、周面３１Ｄおよび開口部３１３を有する。
　図１９および図２０に示すように、複数の第１半導体素子２１の各々の第１電極２１１の第１方向ｚの寸法は、半導体装置Ａ１０が具備する複数の第１半導体素子２１の各々の第１電極２１１の第１方向ｚの寸法より大きい。複数の第１半導体素子２１の各々の第１電極２１１は、接合層３２を介して対応する複数の導電体３１のいずれかの第１面３１Ａに導電接合されている。
　次に、半導体装置Ａ３０の作用効果について説明する。
　半導体装置Ａ３０は、第１方向ｚの一方側に位置する第１電極２１１を有する第１半導体素子２１と、第１電極２１１に電気的につながる導電体３１と、第１方向ｚにおいて第１半導体素子２１と導電体３１との間に位置する中間層３３とを備える。中間層３３は、絶縁体であるとともに、第１半導体素子２１および導電体３１に接している。したがって、本構成によれば、半導体装置Ａ３０においても、半導体装置Ａ３０の絶縁耐圧の低下を抑制することが可能となる。さらに半導体装置Ａ３０においては、半導体装置Ａ１０と共通する構成を具備することにより、半導体装置Ａ１０と同等の作用効果を奏する。
　第４実施形態：
　次に、図２１～図２６に基づき、本開示の第４実施形態に係る半導体装置Ａ４０について説明する。これらの図において、先述した半導体装置Ａ１０と同一、または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図２１は、理解の便宜上、封止樹脂６０および第１半導体素子２１を透過している。図２１では、透過した封止樹脂６０および第１半導体素子２１の各々を想像線で示している。
　半導体装置Ａ４０は、たとえば、インバータ回路を構成する配線基板に表面実装される。半導体装置Ａ４０は、第１半導体素子２１、導電体３１、接合層３２、中間層３３、封止樹脂６０、第１パッド７１、第２パッド７２、再配線７３および被覆層７４を備える。ここで、半導体装置Ａ４０の構成要素の一部は、半導体装置Ａ１０が具備する複数の第１半導体素子２１のいずれかと、それに電気的につながる複数の導電体３１のいずれかと、これらに対応する接合層３２および中間層３３に相当する。このため、半導体装置Ａ１０においては、複数の第１半導体素子２１、複数の導電体３１、接合層３２、および中間層３３に替えて、複数の半導体装置Ａ４０を第１導電層１２に導電接合することができる。
　導電体３１は、図２３および図２５に示すように、半導体装置Ａ１０と同様に、第１部３１１、第２部３１２および開口部３１３を有する。第１半導体素子２１の第１電極２１１は、接合層３２を介して第２部３１２の第２面３１Ｂに導電接合されている。
　導電体３１の構成は、半導体装置Ａ１０が具備する複数の導電体３１の各々の構成と同様である。この他、導電体３１の構成は、半導体装置Ａ２０が具備する複数の導電体３１の各々の構成を、あるいは半導体装置Ａ３０が具備する複数の導電体３１の各々の構成を選択的に採ることができる。
　図２２に示すように、導電体３１の第１部３１１の第３面３１Ｃは、封止樹脂６０の底面６２から露出している。図２３および図２５に示すように、第１半導体素子２１の第２電極２１２は、封止樹脂６０の頂面６１から露出している。
　図２３～図２５に示すように、中間層３３は、封止樹脂６０に接している。
　第１パッド７１および第２パッド７２は、図２３および図２４に示すように、第１方向ｚにおいて第１半導体素子２１を基準として、第１半導体素子２１の第２電極２１２と同じ側に位置する。第２パッド７２は、第３方向ｙにおいて第１パッド７１から離れている。第１パッド７１および第２パッド７２の各々は、封止樹脂６０の頂面６１から露出している。
　再配線７３は、図２３～図２５に示すように、少なくとも一部が封止樹脂６０に覆われている。再配線７３は、第１再配線７３１および第２再配線７３２を含む。第１再配線７３１は、第１パッド７１と、第１半導体素子２１の第１ゲート電極２１３とに電気的につながっている。これにより、第１パッド７１は、第１ゲート電極２１３に導通している。第２再配線７３２は、第２パッド７２と、導電体３１の第１部３１１とに電気的につながっている。これにより、第２パッド７２は、導電体３１を介して第１半導体素子２１の第１電極２１１に導通している。
　再配線７３は、第１方向ｚに延びる区間と、第２方向ｘに延びる区間とを含む。第１再配線７３１においては、第１方向ｚに延びる区間のうち第１半導体素子２１の第１ゲート電極２１３につながる区間が、導電体３１の開口部３１３に収容されている。
　図２６に示すように、再配線７３は、下地層７３Ａおよび本体層７３Ｂを有する。ここで、封止樹脂６０は、金属元素が含有された添加材を含む。下地層７３Ａは、当該添加材に含有された金属元素により組成される。下地層７３Ａは、封止樹脂６０に接している。本体層７３Ｂは、下地層７３Ａを覆っている。本体層７３Ｂの組成は、銅を含む。再配線７３は、たとえば米国特許出願公開第２０１０／００１９３７０号明細書に開示されているＬＤＳ（Laser Direct Structuring）工法によって形成することができる。
　被覆層７４は、再配線７３のうち封止樹脂６０から露出した第１再配線７３１の部分を覆っている。被覆層７４は、電気絶縁性を有する。被覆層７４は、封止樹脂６０の底面６２と、第１再配線７３１とに接している。被覆層７４は、たとえばソルダーレジストである。
　次に、半導体装置Ａ４０の作用効果について説明する。
　半導体装置Ａ４０は、第１方向ｚの一方側に位置する第１電極２１１を有する第１半導体素子２１と、第１電極２１１に電気的につながる導電体３１と、第１方向ｚにおいて第１半導体素子２１と導電体３１との間に位置する中間層３３とを備える。中間層３３は、絶縁体であるとともに、第１半導体素子２１および導電体３１に接している。したがって、本構成によれば、半導体装置Ａ４０においても、半導体装置Ａ４０の絶縁耐圧の低下を抑制することが可能となる。さらに半導体装置Ａ４０においては、半導体装置Ａ１０と共通する構成を具備することにより、半導体装置Ａ１０と同等の作用効果を奏する。
　半導体装置Ａ４０は、第１半導体素子２１の第１ゲート電極２１３に導通する第１パッド７１と、封止樹脂６０とをさらに備える。第１パッド７１は、第１半導体素子２１の第２電極２１２とともに、封止樹脂６０の頂面６１から露出している。本構成をとることにより、半導体装置Ａ１０において、半導体装置Ａ４０を第１導電層１２に導電接合する際、第１パッド７１は、第１方向ｚにおいて第１半導体素子２１を基準として、第１半導体素子２１の第２電極２１２と同じ側に位置する。これにより、第１パッド７１と第１信号配線１４とに、ワイヤなどをより容易に導電接合することができる。
　本開示は、先述した実施形態に限定されるものではない。本開示の各部の具体的な構成は、種々に設計変更自在である。
　本開示は、以下の付記に記載した実施形態を含む。
　付記１．
　第１方向（ｚ）の一方側に位置する第１電極（２１１）を有する第１半導体素子（２１）と、
　前記第１電極に電気的につながる導電体（３１）と、
　前記第１方向において前記第１半導体素子と前記導電体との間に位置する中間層（３３）と、を備え、
　前記中間層は、絶縁体であるとともに、前記第１半導体素子および前記導電体に接している、半導体装置（Ａ１０）。
　付記２．
　前記導電体（３１）は、前記第１方向（ｚ）を向き、かつ前記第１半導体素子（２１）に対向する第１面（３１Ａ）を有し、
　前記第１面は、前記第１半導体素子から離れており、
　前記中間層（３３）は、前記第１面に接している、付記１に記載の半導体装置（Ａ１０）。
　付記３．
　前記第１方向（ｚ）に視て、前記第１面（３１Ａ）は、前記第１半導体素子（２１）よりも外方にはみ出している、付記２に記載の半導体装置（Ａ１０）。
　付記４．
　前記第１方向（ｚ）に視て、前記中間層（３３）は、前記第１半導体素子（２１）よりも外方にはみ出している、付記３に記載の半導体装置（Ａ１０）。
　付記５．
　前記中間層（３３）は、前記第１面（３１Ａ）の周縁に接している、付記４に記載の半導体装置（Ａ１０）。
　付記６．
　前記第１電極（２１１）と前記導電体（３１）とを導電接合する接合層（３２）をさらに備え、
　前記中間層（３３）は、前記接合層に接している、付記４に記載の半導体装置（Ａ１０）。
　付記７．
　前記第１半導体素子（２１）は、前記第１方向（ｚ）において前記第１電極（２１１）とは反対側に位置する第２電極（２１２）と、前記第１方向において前記第１電極と同じ側に有する第１ゲート電極（２１３）と、を有し、
　前記第１方向に視て、前記第１ゲート電極は、前記導電体（３１）から離れている、付記６に記載の半導体装置（Ａ１０）。
　付記８．
　前記導電体（３１）は、前記第１面（３１Ａ）を含む第１部（３１１）と、前記第１面（３１Ａ）から突出する第２部（３１２）と、を有し、
　前記第１方向（ｚ）に視て、前記第２部の全体は、前記第１部に重なっており、
　前記第１電極（２１１）は、前記第２部に導電接合されている、付記７に記載の半導体装置（Ａ１０）。
　付記９．
　前記中間層（３３）は、前記第２部（３１２）に接している、付記８に記載の半導体装置（Ａ１０）。
　付記１０．
　前記第２部（３１２）は、前記第１方向（ｚ）において前記第１面（３１Ａ）と同じ側を向く第２面（３１Ｂ）を有し、
　前記第１電極（２１１）は、前記第２面に導電接合されており、
　前記中間層（３３）は、前記第２面よりも前記第１方向に突出した凸部（３３１）を有し、
　前記凸部は、前記接合層（３２）に接している、付記９に記載の半導体装置（Ａ１０）。
　付記１１．
　前記凸部（３３１）は、前記第１電極（２１１）に接している、付記１０に記載の半導体装置（Ａ１０）。
　付記１２．
　前記凸部（３３１）は、前記第２面に接している、付記１０に記載の半導体装置（Ａ２０）。
　付記１３．
　前記導電体（３１）は、前記第１部（３１１）を前記第１方向（ｚ）に貫通する開口部（３１３）を有し、
　前記第１方向に視て、前記第１ゲート電極（２１３）は、前記開口部に重なっている、付記１０に記載の半導体装置（Ａ１０）。
　付記１４．
　前記第１部（３１１）は、前記第１方向（ｚ）に対して直交する方向を向く周面（３１Ｄ）を有し、
　前記開口部（３１３）は、前記周面から開口している、付記１３に記載の半導体装置（Ａ１０）。
　付記１５．
　前記開口部（３１３）は、前記第２部（３１２）を前記第１方向（ｚ）に貫通している、付記１３に記載の半導体装置（Ａ１０）。
　付記１６．
　前記導電体（３１）を基準として前記第１半導体素子（２１）とは反対側に位置する第１導電層（１２）をさらに備え、
　前記導電体は、前記第１導電層に導電接合されている、付記７ないし１５のいずれかに記載の半導体装置（Ａ１０）。
　付記１７．
　第２導電層（１３）と、
　前記第１方向（ｚ）において互いに反対側に位置する第３電極（２２１）および第４電極（２２２）を有する第２半導体素子（２２）と、をさらに備え、
　前記第２電極（２１２）の極性と、前記第３電極の極性とは、互いに異なっており、
　前記第３電極は、前記第２電極に導通しており、
　前記第４電極は、前記第２導電層に導電接合されている、付記１６に記載の半導体装置（Ａ１０）。
　付記１８．
　前記第１半導体素子（２１）および前記導電体（３１）の各々の一部を覆う封止樹脂（６０）をさらに備え、
　前記封止樹脂は、前記第１方向（ｚ）において互いに反対側を向く頂面（６１）および底面（６２）を有し、
　前記第２電極（２１２）は、前記頂面から露出しており、
　前記導電体は、前記底面から露出している、付記７に記載の半導体装置（Ａ４０）。
　付記１９．
　前記中間層（３３）は、前記封止樹脂（６０）に接している、付記１８に記載の半導体装置（Ａ４０）。
　付記２０．
　第１パッド（７１）と、前記第１ゲート電極（２１３）および前記第１パッドの各々に電気的につながる第１再配線（７３１）と、をさらに備え、
　前記第１パッドは、前記頂面（６１）から露出しており、
　前記第１再配線は、前記封止樹脂（６０）に覆われている、付記１９に記載の半導体装置（Ａ４０）。
　付記２１．
　前記中間層（３３）は、感光性ポリイミドを含む材料からなる、付記６に記載の半導体装置（Ａ１０）。
　付記２２．
　前記第１部（３１１）の前記第１方向（ｚ）の寸法は、前記第２部（３１２）の前記第１方向の寸法より大きい、付記８に記載の半導体装置（Ａ１０）。
　付記２３．
　前記第２半導体素子（２２）は、前記第１方向（ｚ）において前記第３電極（２２１）と同じ側に位置する第２ゲート電極（２２３）を有する、付記１７に記載の半導体装置（Ａ１０）。
　付記２４．
　前記第２電極（２１２）および前記第３電極（２２１）の各々に導電接合された導通部材（４８）をさらに備える、付記２３に記載の半導体装置。
　付記２５．
　前記第１導電層（１２）および前記第２導電層（１３）を基準として、前記第１半導体素子（２１）および前記第２半導体素子（２２）とは反対側に位置する絶縁層（１１）をさらに備え、
　前記第１導電層および前記第２導電層は、前記絶縁層に接合されている、付記２４に記載の半導体装置（Ａ１０）。
　付記２６．
　前記第１半導体素子（２１）および前記第２半導体素子（２２）を覆う封止樹脂をさらに備える、付記２５に記載の半導体装置。
　付記２７．
　前記絶縁層（１１）を基準として前記第１導電層（１２）および前記第２導電層（１３）とは反対側に位置する放熱層（１４）をさらに備え、
　前記放熱層は、前記封止樹脂（６０）から露出している、付記２６に記載の半導体装置（Ａ１０）。
　付記２８．
　第２パッド（７２）と、前記導電体（３１）および前記第２パッドの各々に電気的につながる第２再配線（７３２）と、をさらに備え、
　前記第２パッドは、前記頂面（６１）から露出しており、
　前記第２再配線は、前記封止樹脂（６０）に覆われている、付記１９に記載の半導体装置（Ａ４０）。
Ａ１０～Ａ４０：半導体装置　　　１１：絶縁層
１２：第１導電層　　　１２１：第１搭載面
１３：第２導電層　　　１３１：第２搭載面
１４～１７：第１信号配線～第４信号配線　　　１８：放熱層
２１：第１半導体素子　　　２１１，２１２：第１電極，第２電極
２１３：第１ゲート電極　　　２２：第２半導体素子
２２１，２２２：第３電極，第４電極　　　２２３：第２ゲート電極
２９：導電接合層　　　３１：導電体
３１Ａ，３１Ｂ，３１Ｃ：第１面，第２面，第３面　　　３１Ｄ：周面
３１１，３１２：第１部，第２部　　　３１３：開口部
３２：接合層　　　３２１：端面
３３：中間層　　　３３１：凸部
４１：第１電力端子　　　４１１：第１取付け孔
４２：第２電力端子　　　４２１：第２取付け孔
４３：第３電力端子　　　４３１：第３取付け孔
４４～４７：第１信号端子～第４信号端子　　　４８：導通部材
４８１：主部　　　４８２，４８３：第１接続部，第２接続部
５１～５８：第１配線～第８配線　　　６０：封止樹脂
６１：頂面　　　６２：底面
６３，６４：第１側面，第２側面　　７１，７２：第１パッド，第２パッド
７３：再配線　　　７３Ａ：下地層
７３Ｂ：本体層　　　７３１，７３２：第１再配線，第２再配線
７４：被覆層　　　ｚ，ｘ，ｙ：第１方向，第２方向，第３方向

Claims (20)

  1. 　第１方向の一方側に位置する第１電極を有する第１半導体素子と、
    　前記第１電極に電気的につながる導電体と、
    　前記第１方向において前記第１半導体素子と前記導電体との間に位置する中間層と、を備え、
    　前記中間層は、絶縁体であるとともに、前記第１半導体素子および前記導電体に接している、半導体装置。
  2. 　前記導電体は、前記第１方向を向き、かつ前記第１半導体素子に対向する第１面を有し、
    　前記第１面は、前記第１半導体素子から離れており、
    　前記中間層は、前記第１面に接している、請求項１に記載の半導体装置。
  3. 　前記第１方向に視て、前記第１面は、前記第１半導体素子よりも外方にはみ出している、請求項２に記載の半導体装置。
  4. 　前記第１方向に視て、前記中間層は、前記第１半導体素子よりも外方にはみ出している、請求項３に記載の半導体装置。
  5. 　前記中間層は、前記第１面の周縁に接している、請求項４に記載の半導体装置。
  6. 　前記第１電極と前記導電体とを導電接合する接合層をさらに備え、
    　前記中間層は、前記接合層に接している、請求項４に記載の半導体装置。
  7. 　前記第１半導体素子は、前記第１方向において前記第１電極とは反対側に位置する第２電極と、前記第１方向において前記第１電極と同じ側に有する第１ゲート電極と、を有し、
    　前記第１方向に視て、前記第１ゲート電極は、前記導電体から離れている、請求項６に記載の半導体装置。
  8. 　前記導電体は、前記第１面を含む第１部と、前記第１面から突出する第２部と、を有し、
    　前記第１方向に視て、前記第２部の全体は、前記第１部に重なっており、
    　前記第１電極は、前記第２部に導電接合されている、請求項７に記載の半導体装置。
  9. 　前記中間層は、前記第２部に接している、請求項８に記載の半導体装置。
  10. 　前記第２部は、前記第１方向において前記第１面と同じ側を向く第２面を有し、
    　前記第１電極は、前記第２面に導電接合されており、
    　前記中間層は、前記第２面よりも前記第１方向に突出した凸部を有し、
    　前記凸部は、前記接合層に接している、請求項９に記載の半導体装置。
  11. 　前記凸部は、前記第１電極に接している、請求項１０に記載の半導体装置。
  12. 　前記凸部は、前記第２面に接している、請求項１０に記載の半導体装置。
  13. 　前記導電体は、前記第１部を前記第１方向に貫通する開口部を有し、
    　前記第１方向に視て、前記第１ゲート電極は、前記開口部に重なっている、請求項１０に記載の半導体装置。
  14. 　前記第１部は、前記第１方向に対して直交する方向を向く周面を有し、
    　前記開口部は、前記周面から開口している、請求項１３に記載の半導体装置。
  15. 　前記開口部は、前記第２部を前記第１方向に貫通している、請求項１３に記載の半導体装置。
  16. 　前記導電体を基準として前記第１半導体素子とは反対側に位置する第１導電層をさらに備え、
    　前記導電体は、前記第１導電層に導電接合されている、請求項７ないし１５のいずれかに記載の半導体装置。
  17. 　第２導電層と、
    　前記第１方向において互いに反対側に位置する第３電極および第４電極を有する第２半導体素子と、をさらに備え、
    　前記第２電極の極性と、前記第３電極の極性とは、互いに異なっており、
    　前記第３電極は、前記第２電極に導通しており、
    　前記第４電極は、前記第２導電層に導電接合されている、請求項１６に記載の半導体装置。
  18. 　前記第１半導体素子および前記導電体の各々の一部を覆う封止樹脂をさらに備え、
    　前記封止樹脂は、前記第１方向において互いに反対側を向く頂面および底面を有し、
    　前記第２電極は、前記頂面から露出しており、
    　前記導電体は、前記底面から露出している、請求項７に記載の半導体装置。
  19. 　前記中間層は、前記封止樹脂に接している、請求項１８に記載の半導体装置。
  20. 　第１パッドと、前記第１ゲート電極および前記第１パッドの各々に電気的につながる第１再配線と、をさらに備え、
    　前記第１パッドは、前記頂面から露出しており、
    　前記第１再配線は、前記封止樹脂に覆われている、請求項１９に記載の半導体装置。
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