WO2025248985A1 - 半導体装置 - Google Patents

半導体装置

Info

Publication number
WO2025248985A1
WO2025248985A1 PCT/JP2025/014159 JP2025014159W WO2025248985A1 WO 2025248985 A1 WO2025248985 A1 WO 2025248985A1 JP 2025014159 W JP2025014159 W JP 2025014159W WO 2025248985 A1 WO2025248985 A1 WO 2025248985A1
Authority
WO
WIPO (PCT)
Prior art keywords
conductive patterns
wiring portion
semiconductor
conductive
adjacent
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
PCT/JP2025/014159
Other languages
English (en)
French (fr)
Inventor
秀夫 網
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of WO2025248985A1 publication Critical patent/WO2025248985A1/ja
Pending legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of AC power input into DC power output; Conversion of DC power input into AC power output
    • H02M7/42—Conversion of DC power input into AC power output without possibility of reversal
    • H02M7/44—Conversion of DC power input into AC power output without possibility of reversal by static converters
    • H02M7/48—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations

Definitions

  • the present invention relates to a semiconductor device.
  • Patent Document 1 describes a semiconductor module.
  • Patent Documents [Patent Document 1] JP 2024-013924 A
  • Patent Document 2 [Patent Document 2] WO 2023/037809
  • a first aspect of the present invention provides a semiconductor device comprising: an insulating plate; a semiconductor element provided above the insulating plate and having a first control electrode and a second control electrode; a plurality of first conductive patterns provided above the insulating plate and electrically connected to the first control electrode; and a plurality of second conductive patterns provided above the insulating plate and electrically connected to the second control electrode, wherein the plurality of first conductive patterns and the plurality of second conductive patterns are alternately arranged in a predetermined arrangement direction, the plurality of first conductive patterns are electrically connected to each other, and the plurality of second conductive patterns are electrically connected to each other.
  • two adjacent first conductive patterns may be connected to each other across a second conductive pattern between the two adjacent first conductive patterns.
  • Two adjacent second conductive patterns may be connected to each other across a first conductive pattern between the two adjacent second conductive patterns.
  • any of the above semiconductor devices may include a main conductive pattern extending in the arrangement direction, disposed between the insulating plate and the semiconductor element, and carrying a main current of the semiconductor element.
  • the plurality of first conductive patterns and the plurality of second conductive patterns may be adjacent to the main conductive pattern in a direction perpendicular to the arrangement direction.
  • the multiple first conductive patterns may be electrically connected to each other via wire members.
  • the multiple second conductive patterns may be electrically connected to each other via wire members.
  • the wire member electrically connecting the multiple first conductive patterns to one another may connect the two adjacent first conductive patterns by extending over a second conductive pattern between the two adjacent first conductive patterns.
  • the wire member electrically connecting the multiple second conductive patterns to one another may connect the two adjacent second conductive patterns by extending over a first conductive pattern between the two adjacent second conductive patterns.
  • the plurality of first conductive patterns may be electrically connected to the first control electrode via a wire member.
  • the plurality of second conductive patterns may be electrically connected to the second control electrode via a wire member.
  • At least one of the plurality of first conductive patterns may have a first wiring portion that wires a wire member for connection to the first control electrode, and a second wiring portion that wires a wire member for connection to other first conductive patterns.
  • At least one of the plurality of second conductive patterns may have a third wiring portion that wires a wire member for connection to the second control electrode, and a fourth wiring portion that wires a wire member for connection to other second conductive patterns.
  • the area of the second wiring portion may be smaller than the area of the first wiring portion.
  • the area of the fourth wiring portion may be smaller than the area of the third wiring portion.
  • the first wiring portion may be closer to the semiconductor element than the second wiring portion in a direction perpendicular to the arrangement direction.
  • the third wiring portion may be closer to the semiconductor element than the fourth wiring portion in a direction perpendicular to the arrangement direction.
  • two adjacent first conductive patterns may each have the first wiring portion and the second wiring portion.
  • the wire member for connecting to another first conductive pattern may connect the second wiring portion of one of the two adjacent first conductive patterns to the first wiring portion of the other of the two adjacent first conductive patterns.
  • Two adjacent second conductive patterns may each have the third wiring portion and the fourth wiring portion.
  • the wire member for connecting to another second conductive pattern may connect the fourth wiring portion of one of the two adjacent second conductive patterns to the third wiring portion of the other of the two adjacent second conductive patterns.
  • At least one of the plurality of first conductive patterns may have a generally rectangular fifth wiring portion.
  • a wire member for connecting to the first control electrode and a wire member for connecting to other first conductive patterns may be wired to the fifth wiring portion.
  • At least one of the plurality of second conductive patterns may have a generally rectangular sixth wiring portion.
  • a wire member for connecting to the second control electrode and a wire member for connecting to other second conductive patterns may be wired to the sixth wiring portion.
  • the semiconductor elements may include a plurality of semiconductor elements arranged in the arrangement direction. Two adjacent semiconductor elements may be asymmetrical with respect to a direction perpendicular to the arrangement direction.
  • the semiconductor elements may include a plurality of semiconductor elements arranged in the arrangement direction. Two adjacent semiconductor elements may be mirror-symmetric with respect to a direction perpendicular to the arrangement direction.
  • the semiconductor element may include a plurality of semiconductor elements arranged in the arrangement direction.
  • the plurality of first conductive patterns may include a first conductive pattern to which one semiconductor element is connected.
  • the plurality of second conductive patterns may include a second conductive pattern to which one semiconductor element is connected.
  • the semiconductor element may include a plurality of semiconductor elements arranged in the arrangement direction.
  • the plurality of first conductive patterns may include a first conductive pattern to which two semiconductor elements are connected.
  • the plurality of second conductive patterns may include a second conductive pattern to which two semiconductor elements are connected.
  • the plurality of first conductive patterns may include first conductive patterns that are connected to adjacent first conductive patterns but are not connected to the semiconductor element.
  • the plurality of second conductive patterns may include second conductive patterns that are connected to adjacent second conductive patterns but are not connected to the semiconductor element.
  • the semiconductor element may include a wide bandgap semiconductor.
  • the wide bandgap semiconductor may include any of a silicon carbide semiconductor, a gallium nitride semiconductor, or a gallium oxide semiconductor.
  • any of the above semiconductor devices may include a first external control terminal electrically connected to the plurality of first conductive patterns, a second external control terminal electrically connected to the plurality of second conductive patterns, and an external main terminal electrically connected to a main conductive pattern through which a main current of the semiconductor element flows.
  • FIG. 1 shows an example of a perspective view of a semiconductor device 100.
  • FIG. 1 shows an example of a plan view of a semiconductor device 100.
  • FIG. An example of a region R of the semiconductor device 100 is shown.
  • 1 shows an example of a region R of a semiconductor device 500 according to a comparative example.
  • An example of main current fluctuation in the semiconductor device 100 is shown.
  • 10 shows an example of main current fluctuation in the semiconductor device 500 according to the comparative example.
  • An example of magnetic flux interlacing in the semiconductor device 100 is shown.
  • 10 shows an example of magnetic flux interlacing in a semiconductor device 500 according to a comparative example.
  • 1 shows a region R of a modified example of the semiconductor device 100.
  • 1 shows a region R of a modified example of the semiconductor device 100.
  • 1 shows a region R of a modified example of the semiconductor device 100.
  • top one side of a semiconductor chip in a direction parallel to the depth direction of the semiconductor substrate is referred to as “top” and the other side as “bottom.”
  • bottom Of the two main surfaces of a substrate, layer, or other member, one is referred to as the top surface and the other as the bottom surface.
  • the directions of "top,” “bottom,” “front,” and “back” are not limited to the direction of gravity or the direction in which the semiconductor device is attached to a substrate or the like when mounted.
  • the orthogonal coordinate axes of X, Y, and Z In this specification, technical matters may be explained using the orthogonal coordinate axes of X, Y, and Z.
  • the plane parallel to the top surface of the semiconductor chip is referred to as the XY plane
  • the depth direction of the semiconductor substrate of the semiconductor chip is referred to as the Z axis.
  • FIG. 1A shows an example of a perspective view of a semiconductor device 100.
  • the semiconductor device 100 includes a case portion 110, a base portion 120, and a plurality of terminals.
  • the semiconductor device 100 may function as part of a power conversion device such as an inverter.
  • the semiconductor device 100 may house a semiconductor chip or the like inside.
  • the case portion 110 houses the semiconductor chip and other components of the semiconductor device 100.
  • the case portion 110 is molded from insulating resin.
  • the case portion 110 is provided on the base portion 120.
  • the base portion 120 is fixed to the case portion 110 with screws, adhesive, or the like.
  • the case portion 110 may be provided with holes for fixing the base portion 120.
  • the base portion 120 may be set to ground potential.
  • the base portion 120 has a main surface in the XY plane.
  • an external main terminal 130 may have an external output terminal 132, an external positive terminal 134, and an external negative terminal 136.
  • the external output terminal 132, the external positive terminal 134, and the external negative terminal 136 may form a current path for a large current flowing through the power semiconductor element.
  • the external output terminal 132 is an AC output terminal.
  • the external positive terminal 134 is a positive terminal of the DC power supply.
  • the external negative terminal 136 is a negative terminal of the DC power supply.
  • Each terminal may be electrically connected to a corresponding terminal of a semiconductor chip or the like included in the semiconductor device 100.
  • the first external control terminal 140 is a terminal that supplies a first control signal to the semiconductor element 10, which will be described later.
  • the second external control terminal 142 is a terminal that supplies a second control signal to the semiconductor element 10. The first control signal and second control signal will be described later.
  • FIG. 1B shows an example of a plan view of the semiconductor device 100. This figure shows an example of the layout of circuits provided on the base portion 120 inside the case portion 110.
  • the semiconductor device 100 has one or more insulating plates 20 on the base portion 120.
  • the semiconductor device 100 of this example has two insulating plates 20 on the base portion 120.
  • the two insulating plates 20 are arranged side by side in the X-axis direction on the base portion 120.
  • Multiple semiconductor elements 10 and multiple wiring patterns may be arranged on the insulating plates 20.
  • the multiple insulating plates 20 may be connected via a lead frame 22.
  • multiple insulating plates 20 are arranged on the base portion 120, but a single insulating plate 20 may also be arranged on the base portion 120.
  • the insulating plate 20 is bonded to the base portion 120.
  • the insulating plate 20 may be a ceramic (e.g., alumina) substrate with good thermal conductivity, with conductive patterns on both sides.
  • the insulating plate 20 is a DCB (Direct Copper Bond) substrate, in which a copper circuit plate is directly bonded onto a ceramic substrate.
  • the insulating plates 20 are connected in parallel.
  • a first connection portion 40 and a second connection portion 42 may be provided on the base portion 120.
  • the first connection portion 40 is connected to the first external control terminal 140.
  • the second connection portion 42 is connected to the second external control terminal 142.
  • the insulating plate 20 may have an output terminal 32, a positive terminal 34, and a negative terminal 36.
  • the insulating plate 20-1 has the output terminal 32
  • the insulating plate 20-2 has the positive terminal 34 and the negative terminal 36.
  • each of the insulating plates 20 of the semiconductor device 100 may also have the output terminal 32, the positive terminal 34, and the negative terminal 36.
  • Each terminal may be electrically connected to each external terminal via a connecting member such as a lead frame.
  • the output terminal 32 is electrically connected to the external output terminal 132.
  • the positive terminal 34 is electrically connected to the external positive terminal 134.
  • the negative terminal 36 is electrically connected to the external negative terminal 136.
  • a main conductive pattern 50, a plurality of first conductive patterns 60, and a plurality of second conductive patterns 70 are provided above the insulating plate 20.
  • the main conductive pattern 50 is provided between the insulating plate 20 and the semiconductor element 10 and is a conductive pattern through which the main current of the semiconductor element 10 flows.
  • the main conductive pattern 50 is provided with an output terminal 32, a positive terminal 34, and a negative terminal 36. Therefore, the main conductive pattern 50 may be electrically connected to each of the external output terminal 132, the external positive terminal 134, and the external negative terminal 136. In other words, the external main terminal 130 may be electrically connected to the main conductive pattern 50 through which the main current of the semiconductor element 10 flows.
  • the main conductive patterns 50 of the multiple insulating plates 20 may be electrically connected to each other via the lead frame 22.
  • the multiple first conductive patterns 60 are electrically connected to each other.
  • the multiple first conductive patterns 60 may be electrically connected to the first connection portion 40. That is, the first external control terminal 140 may be electrically connected to the multiple first conductive patterns 60.
  • the multiple second conductive patterns 70 are electrically connected to each other.
  • the multiple second conductive patterns 70 may be electrically connected to the second connection portion 42. That is, the second external control terminal 142 may be electrically connected to the multiple second conductive patterns 70.
  • the semiconductor element 10 is provided above the insulating plate 20.
  • the semiconductor element 10 may be provided above the main conductive pattern 50.
  • the semiconductor element 10 may be a power semiconductor element.
  • the semiconductor element 10 may be an IGBT or a MOSFET.
  • the semiconductor element 10 may include a wide bandgap semiconductor.
  • the wide bandgap semiconductor may include any of a silicon carbide semiconductor, a gallium nitride semiconductor, or a gallium oxide semiconductor.
  • the wide bandgap semiconductor may include diamond.
  • FIG. 1C shows an example of region R of semiconductor device 100.
  • Region R is the region shown in FIG. 1B.
  • the semiconductor element 10 has a first control electrode 12 and a second control electrode 14.
  • the first control electrode 12 may be a base electrode
  • the second control electrode 14 may be an emitter electrode.
  • the first control electrode 12 may be a gate electrode
  • the second control electrode 14 may be a source electrode.
  • the semiconductor element 10 in this example has one first control electrode 12 and two second control electrodes 14 that are separated from each other, but the number and arrangement of electrodes that the semiconductor element 10 has is not limited to this example.
  • the multiple first conductive patterns 60 are electrically connected to the first control electrode 12.
  • the multiple first conductive patterns 60 may be electrically connected to the first control electrode 12 via wire members 80. As described above, the multiple first conductive patterns 60 are electrically connected to each other, the multiple first conductive patterns 60 are electrically connected to the first connection portion 40, and the first external control terminal 140 is electrically connected to the multiple first conductive patterns 60.
  • the semiconductor element 10 is controlled by inputting a first control signal from the first external control terminal 140 to the first control electrode 12.
  • the multiple second conductive patterns 70 are electrically connected to the second control electrode 14.
  • the multiple second conductive patterns 70 may be electrically connected to the second control electrode 14 via wire members 80.
  • the multiple second conductive patterns 70 are electrically connected to each other, the multiple second conductive patterns 70 are electrically connected to the second connection portion 42, and the second external control terminal 142 is electrically connected to the multiple second conductive patterns 70.
  • the semiconductor element 10 is controlled by inputting a second control signal from the second external control terminal 142 to the second control electrode 14.
  • the multiple first conductive patterns 60 and the multiple second conductive patterns 70 are arranged alternately in a predetermined arrangement direction.
  • the first conductive patterns 60 and the second conductive patterns 70 are arranged alternately in the X-axis direction.
  • the arrangement direction in this example is the X-axis direction.
  • the first conductive patterns 60 and the second conductive patterns 70 are alternately arranged in a predetermined arrangement direction (e.g., the X-axis direction), so the distance between each conductive pattern and the semiconductor element 10 can be made approximately the same in a direction perpendicular to the arrangement direction (e.g., the Y-axis direction).
  • This makes it possible to minimize the lengths of both the wire members 80 connecting the first conductive patterns 60 and the first control electrode 12 and the wire members 80 connecting the second conductive patterns 70 and the second control electrode 14.
  • This makes it possible to reduce the parasitic inductance of both the current path for controlling the first control electrode 12 and the current path for controlling the second control electrode 14.
  • Two adjacent first conductive patterns 60 may be connected to each other across the second conductive pattern 70 between the two adjacent first conductive patterns 60.
  • the adjacent first conductive patterns 60a and 60b are connected to each other across the second conductive pattern 70a between the first conductive patterns 60a and 60b.
  • the multiple first conductive patterns 60 may be electrically connected to each other via wire members 80.
  • the wire members 80 electrically connecting the multiple first conductive patterns 60 to each other may connect two adjacent first conductive patterns 60 by extending over the second conductive pattern 70 between the two adjacent first conductive patterns 60.
  • the wire member 80a electrically connecting the adjacent first conductive patterns 60a and 60b connects the first conductive pattern 60a and the first conductive pattern 60b by extending over the second conductive pattern 70a between the first conductive pattern 60a and the first conductive pattern 60b.
  • Two adjacent second conductive patterns 70 may be connected to each other across the first conductive pattern 60 between the two adjacent second conductive patterns 70.
  • adjacent second conductive patterns 70a and 70b are connected to each other across the first conductive pattern 60b between the second conductive pattern 70a and the second conductive pattern 70b.
  • the multiple second conductive patterns 70 may be electrically connected to each other via wire members 80.
  • the wire members 80 electrically connecting the multiple second conductive patterns 70 to each other may connect two adjacent second conductive patterns 70 by extending over the first conductive pattern 60 between the two adjacent second conductive patterns 70.
  • the wire member 80b electrically connecting the adjacent second conductive patterns 70a and 70b connects the second conductive pattern 70a and the second conductive pattern 70b by extending over the first conductive pattern 60b between the second conductive patterns 70a and 70b.
  • the first conductive patterns 60 are connected to each other across the second conductive patterns 70, and the second conductive patterns 70 are connected to each other across the first conductive patterns 60.
  • a control signal path including a plurality of first conductive patterns 60 and a control signal path including a plurality of second conductive patterns 70 form a twisted current path.
  • the main conductive pattern 50 may be provided extending in the arrangement direction of the first conductive pattern 60 and the second conductive pattern 70.
  • the main conductive pattern 50 is provided extending in the X-axis direction.
  • the multiple first conductive patterns 60 and the multiple second conductive patterns 70 may be adjacent to the main conductive pattern 50 in a direction perpendicular to the arrangement direction.
  • the multiple first conductive patterns 60 and the multiple second conductive patterns 70 are adjacent to the main conductive pattern 50 in the Y-axis direction.
  • the main conductive pattern 50 is provided extending in the arrangement direction of the first conductive patterns 60 and the second conductive patterns 70, and the first conductive patterns 60 and the second conductive patterns 70 are provided adjacent to the main conductive pattern 50 in a direction perpendicular to the arrangement direction.
  • This makes it possible to suppress imbalances in the back electromotive forces that occur in the control signal paths including the multiple first conductive patterns 60 and the control signal paths including the multiple second conductive patterns 70 due to fluctuations in the main current flowing through the main conductive pattern 50.
  • By suppressing imbalances in the back electromotive forces it is possible to suppress imbalances in the potential differences between the first control electrode 12 and the second control electrode 14 of the semiconductor element 10. Details of suppressing imbalances in the back electromotive forces due to the relative arrangement of the conductive patterns will be described later.
  • At least one of the multiple first conductive patterns 60 may have a first wiring portion 62 and a second wiring portion 64. In the semiconductor device 100 of this example, all of the first conductive patterns 60 have a first wiring portion 62 and a second wiring portion 64.
  • the first wiring portion 62 may have wire members 80 for connection to the first control electrode 12.
  • the second wiring portion 64 may have wire members 80 for connection to other first conductive patterns 60.
  • the first wiring portion 62 of the first conductive pattern 60b has wire members 80c and 80d for connection to the first control electrode 12 wired thereto.
  • the second wiring portion 64 of the first conductive pattern 60b has wire member 80a for connection to other first conductive patterns 60a wired thereto.
  • the area of the second wiring portion 64 may be smaller than the area of the first wiring portion 62.
  • the first wiring portion 62 may be closer to the semiconductor element 10 than the second wiring portion 64 in a direction perpendicular to the arrangement direction. In this example, the first wiring portion 62 is closer to the semiconductor element 10 in the Y-axis direction than the second wiring portion 64.
  • Two adjacent first conductive patterns 60 may each have a first wiring portion 62 and a second wiring portion 64.
  • adjacent first conductive patterns 60a and 60b each have a first wiring portion 62 and a second wiring portion 64.
  • a wire member 80 for connecting to another first conductive pattern 60 may connect the second wiring portion 64 of one of the two adjacent first conductive patterns 60 to the first wiring portion 62 of the other of the two adjacent first conductive patterns 60.
  • the wire member 80a connects the second wiring portion 64 of the first conductive pattern 60b to the first wiring portion 62 of the first conductive pattern 60a.
  • At least one of the multiple second conductive patterns 70 may have a third wiring portion 72 and a fourth wiring portion 74.
  • all of the second conductive patterns 70 have a third wiring portion 72 and a fourth wiring portion 74.
  • the third wiring portion 72 may have wire members 80 for connection to the second control electrode 14.
  • the fourth wiring portion 74 may have wire members 80 for connection to other second conductive patterns 70.
  • the third wiring portion 72 of the second conductive pattern 70b has wire members 80e-80h for connection to the second control electrode 14 wired thereto.
  • the fourth wiring portion 74 of the second conductive pattern 70b has wire member 80b for connection to other second conductive patterns 70a wired thereto.
  • the area of the fourth wiring portion 74 may be smaller than the area of the third wiring portion 72.
  • the third wiring portion 72 may be closer to the semiconductor element 10 than the fourth wiring portion 74 in a direction perpendicular to the arrangement direction. In this example, the third wiring portion 72 is closer to the semiconductor element 10 in the Y-axis direction than the fourth wiring portion 74.
  • Two adjacent second conductive patterns 70 may each have a third wiring portion 72 and a fourth wiring portion 74.
  • adjacent second conductive patterns 70a and 70b each have a third wiring portion 72 and a fourth wiring portion 74.
  • a wire member 80 for connecting to another second conductive pattern 70 may connect the fourth wiring portion 74 of one of the two adjacent second conductive patterns 70 to the third wiring portion 72 of the other of the two adjacent second conductive patterns 70.
  • the wire member 80b connects the fourth wiring portion 74 of the second conductive pattern 70b to the third wiring portion 72 of the second conductive pattern 70a.
  • the first conductive pattern 60 and the second conductive pattern 70 each have a wiring portion for wiring the wire member 80 for connecting to the control electrode of the semiconductor element 10, and a wiring portion for wiring the wire member 80 for connecting to other conductive patterns. This makes it possible to improve the bonding properties of the wire member 80 while minimizing the space required for the areas in which the first conductive pattern 60 and the second conductive pattern 70 are arranged.
  • the extension direction of the bonding portion of the wire member 80 for connecting the first conductive patterns 60 to each other and the second conductive patterns 70 to each other is the arrangement direction of the first conductive patterns 60 and the second conductive patterns 70, so the bonding area in the direction perpendicular to the arrangement direction can be reduced. In other words, the area of the second wiring portion 64 and the fourth wiring portion 74 can be reduced. This makes it possible to improve the bondability of the wire member 80 while shortening the length in the direction perpendicular to the arrangement direction and saving space.
  • the semiconductor elements 10 may include multiple semiconductor elements 10 arranged in the arrangement direction. Two adjacent semiconductor elements 10 may be mirror-symmetric with respect to a direction perpendicular to the arrangement direction. For example, semiconductor elements 10a and 10b adjacent to each other are mirror-symmetric with respect to the Y-axis direction. Semiconductor elements 10b and 10c adjacent to each other are mirror-symmetric with respect to the Y-axis direction. In this way, in the semiconductor device 100 of this example, semiconductor elements 10 that are mirror-symmetric with each other are arranged alternately.
  • the plurality of first conductive patterns 60 may include a first conductive pattern 60 to which two semiconductor elements 10 are connected.
  • the plurality of first conductive patterns 60 may include a first conductive pattern 60a to which semiconductor elements 10a and 10b are connected.
  • the plurality of second conductive patterns 70 may include a second conductive pattern 70 to which two semiconductor elements 10 are connected.
  • the plurality of second conductive patterns 70 may include a second conductive pattern 70a to which semiconductor elements 10b and 10c are connected.
  • the plurality of first conductive patterns 60 may include first conductive patterns 60 that are connected to adjacent first conductive patterns 60 but not connected to the semiconductor element 10.
  • the plurality of first conductive patterns 60 include a first conductive pattern 60c that is connected to an adjacent first conductive pattern 60a but not connected to the semiconductor element 10.
  • the plurality of second conductive patterns 70 may include a second conductive pattern 70 that is connected to adjacent second conductive patterns 70 but not connected to the semiconductor element 10.
  • FIG. 2 shows an example of region R of a semiconductor device 500 according to a comparative example.
  • a first control pattern 560 and a second control pattern 570 are provided, extending in the extension direction of the main conductive pattern 50.
  • both the first control pattern 560 and the second control pattern 570 are provided in an elongated manner, so that one is adjacent to the semiconductor element 10 and the other is not adjacent to the semiconductor element 10.
  • the first control pattern 560 is adjacent to the semiconductor element 10
  • the second control pattern 570 is not adjacent to the semiconductor element 10.
  • the wire member 80 for connecting to the second control pattern 570 on the side farther from the semiconductor element 10 is longer than the wire member 80 for connecting to the first control pattern 560 on the side closer to the semiconductor element 10. As a result, it may not be possible to reduce the parasitic inductance of the current path that controls the second control electrode 14.
  • the first conductive patterns 60 and the second conductive patterns 70 are alternately arranged in a predetermined arrangement direction (e.g., the X-axis direction), so the distance between each conductive pattern and the semiconductor element 10 can be made approximately the same in a direction perpendicular to the arrangement direction (e.g., the Y-axis direction).
  • This makes it possible to minimize the lengths of both the wire members 80 connecting the first conductive patterns 60 and the first control electrode 12 and the wire members 80 connecting the second conductive patterns 70 and the second control electrode 14.
  • This makes it possible to reduce the parasitic inductance of both the current path for controlling the first control electrode 12 and the current path for controlling the second control electrode 14.
  • both the first control pattern 560 and the second control pattern 570 are provided in an extended manner.
  • the width of each control pattern in the direction perpendicular to the extension direction must be at least a certain amount. As a result, it may not be possible to achieve both improved bondability of the wire members 80 and space savings.
  • the first conductive pattern 60 and the second conductive pattern 70 each have a wiring portion for wiring the wire member 80 for connection to the control electrode of the semiconductor element 10, and a wiring portion for wiring the wire member 80 for connection to other conductive patterns. This makes it possible to improve the bonding properties of the wire member 80 while minimizing the space required for the areas in which the first conductive pattern 60 and the second conductive pattern 70 are arranged.
  • FIG. 3A shows an example of main current fluctuations in the semiconductor device 100.
  • a main current fluctuation occurs in the -X-axis direction in the main conductive pattern 50
  • a back electromotive force in the +X-axis direction is generated in each of the first conductive pattern 60 and the second conductive pattern 70.
  • the main conductive pattern 50 extends in the arrangement direction of the first conductive pattern 60 and the second conductive pattern 70, and the first conductive pattern 60 and the second conductive pattern 70 are arranged adjacent to the main conductive pattern 50 in a direction perpendicular to the arrangement direction.
  • This causes counter electromotive forces of approximately the same magnitude to be generated in the first conductive pattern 60 and the second conductive pattern 70. Therefore, it is possible to suppress imbalances in the potential difference between the first control electrode 12 and the second control electrode 14 of the semiconductor element 10.
  • Figure 3B shows an example of main current fluctuation in a semiconductor device 500 according to a comparative example.
  • a main current fluctuation occurs in the -X-axis direction in the main conductive pattern 50
  • a back electromotive force in the +X-axis direction is generated in each of the first control pattern 560 and the second control pattern 570.
  • one of the first control pattern 560 and the second control pattern 570 is adjacent to the semiconductor element 10, and the other is not adjacent to the semiconductor element 10.
  • the first control pattern 560 is adjacent to the semiconductor element 10
  • the second control pattern 570 is not adjacent to the semiconductor element 10.
  • Figure 4A shows an example of magnetic flux intersection in semiconductor device 100. For example, when magnetic flux intersection occurs in the +Z-axis direction, a counterclockwise induced electromotive force is generated.
  • the control signal path including the multiple first conductive patterns 60 and the control signal path including the multiple second conductive patterns 70 form a twisted current path.
  • induced electromotive forces in opposite directions are generated between adjacent first conductive patterns 60, and the induced electromotive forces due to magnetic flux intersection cancel each other out between adjacent first conductive patterns 60.
  • induced electromotive forces cancel each other out between adjacent second conductive patterns 70. Therefore, when magnetic flux intersection occurs in the control signal path, the effects of magnetic flux intersection can be suppressed by canceling out the induced electromotive forces within the control signal path.
  • FIG. 4B shows an example of magnetic flux intersection in a semiconductor device 500 according to a comparative example. For example, when magnetic flux intersection occurs in the +Z-axis direction, a counterclockwise induced electromotive force is generated.
  • both the first control pattern 560 and the second control pattern 570 are extended, so that an induced electromotive force is generated in one direction overall in each of the first control pattern 560 and the second control pattern 570.
  • the induced electromotive forces are not canceled out within the control patterns. Therefore, when magnetic flux intersects with the control signal path, it may not be possible to suppress the effects of the magnetic flux intersect.
  • the semiconductor device 100 can reduce the parasitic inductance of the current path for controlling the semiconductor element 10, and can suppress the effects of main current fluctuations and magnetic flux crossover. This can suppress the effects of electromagnetic radiation noise, and reduce the risk of false firing of the semiconductor element 10.
  • FIG. 5 shows region R of a modified example of semiconductor device 100.
  • the semiconductor device 100 of this example differs from the embodiment of FIG. 1C in that the number of semiconductor elements 10 is different. In this example, differences from the embodiment of FIG. 1C will be particularly described, and the rest may be the same as the embodiment of FIG. 1C.
  • the semiconductor element 10 may include multiple semiconductor elements 10 arranged in an array direction. Two adjacent semiconductor elements 10 may be asymmetrical in a direction perpendicular to the array direction. For example, adjacent semiconductor elements 10a and 10b are asymmetrical in the Y-axis direction. Adjacent semiconductor elements 10b and 10c are asymmetrical in the Y-axis direction.
  • the plurality of first conductive patterns 60 may include a first conductive pattern 60 to which one semiconductor element 10 is connected.
  • the plurality of first conductive patterns 60 include a first conductive pattern 60a to which one semiconductor element 10a is connected.
  • the plurality of second conductive patterns 70 may include a second conductive pattern 70 to which one semiconductor element 10 is connected.
  • the plurality of second conductive patterns 70 include a second conductive pattern 70a to which one semiconductor element 10c is connected.
  • the multiple first conductive patterns 60 may include first conductive patterns 60 that are connected to adjacent first conductive patterns 60 but not connected to the semiconductor element 10.
  • the multiple first conductive patterns 60 include a first conductive pattern 60b that is connected to an adjacent first conductive pattern 60a but not connected to the semiconductor element 10.
  • the multiple second conductive patterns 70 may include a second conductive pattern 70 that is connected to adjacent second conductive patterns 70 but not connected to the semiconductor element 10.
  • the multiple second conductive patterns 70 include a second conductive pattern 70b that is connected to an adjacent second conductive pattern 70a but not connected to the semiconductor element 10.
  • FIG. 6 shows region R of a modified example of semiconductor device 100.
  • the semiconductor device 100 of this example differs from the example of FIG. 1C in that the wiring positions of the wire members 80 in the first conductive pattern 60 and the second conductive pattern 70 are different.
  • differences from the example of FIG. 1C will be particularly described, and the rest may be the same as the example of FIG. 1C.
  • the ends of the wire members 80 for connecting the first conductive patterns 60 to each other and the ends of the wire members 80 for connecting the first conductive patterns 60 to the semiconductor element 10 may be arranged in the arrangement direction.
  • the ends of the wire members 80a for connecting the first conductive patterns 60 to each other and the ends of the wire members 80b and 80c for connecting the first conductive pattern 60a to the semiconductor element 10 are arranged in the X-axis direction.
  • the ends of the wire members 80 for connecting the second conductive patterns 70 to each other and the ends of the wire members 80 for connecting the second conductive patterns 70 to the semiconductor element 10 may be arranged in the arrangement direction.
  • the end of the wire member 80d for connecting the second conductive patterns 70 to each other and the ends of the wire members 80e-80h for connecting the second conductive pattern 70a to the semiconductor element 10 are arranged in the X-axis direction.
  • the ends of the wire members 80 for connecting conductive patterns to each other and the ends of the wire members 80 for connecting the conductive patterns to the semiconductor element 10 are arranged in the arrangement direction. This allows the areas of the first wiring portion 62 and the third wiring portion 72 to be smaller than when the ends are not arranged, thereby achieving further space savings.
  • FIG. 7 shows region R of a modified example of semiconductor device 100.
  • the semiconductor device 100 of this example differs from the example of FIG. 1C in that the shapes of the first conductive pattern 60 and the second conductive pattern 70 are different. In this example, differences from the example of FIG. 1C will be particularly described, and the rest may be the same as the example of FIG. 1C.
  • At least one of the multiple first conductive patterns 60 may have a fifth wiring portion 66 having a substantially rectangular shape. In the semiconductor device 100 of this example, all of the first conductive patterns 60 have the fifth wiring portion 66.
  • a wire member 80 for connecting to the first control electrode 12 and a wire member 80 for connecting to other first conductive patterns 60 may be wired to the fifth wiring portion 66.
  • a wire member 80 for connecting the first conductive pattern 60a to the first control electrode 12 and a wire member 80 for connecting the first conductive pattern 60a to other first conductive patterns 60b are wired to the fifth wiring portion 66 of the first conductive pattern 60a.
  • At least one of the multiple second conductive patterns 70 may have a sixth wiring portion 76 having a substantially rectangular shape. In the semiconductor device 100 of this example, all of the second conductive patterns 70 have the sixth wiring portion 76.
  • a wire member 80 for connecting to the second control electrode 14 and a wire member 80 for connecting to other second conductive patterns 70 may be wired to the sixth wiring portion 76.
  • a wire member 80 for connecting the second conductive pattern 70a to the second control electrode 14 and a wire member 80 for connecting the second conductive pattern 70a to other second conductive patterns 70b are wired to the sixth wiring portion 76 of the second conductive pattern 70a.
  • the configurations described in each of FIG. 1C and FIG. 5 to FIG. 7 may be used together with the configurations described in the other figures. That is, the semiconductor device 100 according to the present invention may include all or any combination of the configurations described in FIG. 1C and FIG. 5 to FIG. 7.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

絶縁板と、前記絶縁板の上方に設けられ、第１制御電極および第２制御電極を有する半導体素子と、前記絶縁板の上方に設けられ、前記第１制御電極に電気的に接続される複数の第１導電性パターンと、前記絶縁板の上方に設けられ、前記第２制御電極に電気的に接続される複数の第２導電性パターンと、を備え、前記複数の第１導電性パターンと前記複数の第２導電性パターンとは、予め定められた配列方向において交互に配置され、前記複数の第１導電性パターンは互いに電気的に接続され、前記複数の第２導電性パターンは互いに電気的に接続される半導体装置を提供する。

Description

半導体装置
　本発明は、半導体装置に関する。
　特許文献１には、半導体モジュールが記載されている。
［先行技術文献］
［特許文献］
　　［特許文献１］　特開２０２４－０１３９２４号公報
　　［特許文献２］　国際公開第２０２３／０３７８０９号
一般的開示
　本発明の第１の態様においては、絶縁板と、前記絶縁板の上方に設けられ、第１制御電極および第２制御電極を有する半導体素子と、前記絶縁板の上方に設けられ、前記第１制御電極に電気的に接続される複数の第１導電性パターンと、前記絶縁板の上方に設けられ、前記第２制御電極に電気的に接続される複数の第２導電性パターンと、を備え、前記複数の第１導電性パターンと前記複数の第２導電性パターンとは、予め定められた配列方向において交互に配置され、前記複数の第１導電性パターンは互いに電気的に接続され、前記複数の第２導電性パターンは互いに電気的に接続される半導体装置を提供する。
　上記半導体装置において、隣接する２つの第１導電性パターンは、前記隣接する２つの第１導電性パターンの間の第２導電性パターンをまたいで互いに接続されてよい。隣接する２つの第２導電性パターンは、前記隣接する２つの第２導電性パターンの間の第１導電性パターンをまたいで互いに接続されてよい。
　上記いずれかの半導体装置は、前記配列方向に延伸し、前記絶縁板と前記半導体素子との間に設けられ、前記半導体素子の主電流を流す主導電性パターンを備えてよい。前記複数の第１導電性パターンおよび前記複数の第２導電性パターンは、前記配列方向と直交する方向において、前記主導電性パターンと隣接してよい。
　上記いずれかの半導体装置において、前記複数の第１導電性パターンは、ワイヤ部材を介して互いに電気的に接続されてよい。前記複数の第２導電性パターンは、ワイヤ部材を介して互いに電気的に接続されてよい。
　上記いずれかの半導体装置において、前記複数の第１導電性パターンを互いに電気的に接続する前記ワイヤ部材は、隣接する２つの第１導電性パターンの間の第２導電性パターンの上方を超えて、前記隣接する２つの第１導電性パターンを接続してよい。前記複数の第２導電性パターンを互いに電気的に接続する前記ワイヤ部材は、隣接する２つの第２導電性パターンの間の第１導電性パターンの上方を超えて、前記隣接する２つの第２導電性パターンを接続してよい。
　上記いずれかの半導体装置において、前記複数の第１導電性パターンは、ワイヤ部材を介して前記第１制御電極と電気的に接続されてよい。
　上記いずれかの半導体装置において、前記複数の第２導電性パターンは、ワイヤ部材を介して前記第２制御電極と電気的に接続されてよい。
　上記いずれかの半導体装置において、前記複数の第１導電性パターンの少なくとも１つは、前記第１制御電極に接続するためのワイヤ部材を配線する第１配線部と、他の第１導電性パターンと接続するためのワイヤ部材を配線する第２配線部と、を有してよい。前記複数の第２導電性パターンの少なくとも１つは、前記第２制御電極に接続するためのワイヤ部材を配線する第３配線部と、他の第２導電性パターンと接続するためのワイヤ部材を配線する第４配線部と、を有してよい。
　上記いずれかの半導体装置において、前記第２配線部の面積は、前記第１配線部の面積よりも小さくてよい。前記第４配線部の面積は、前記第３配線部の面積よりも小さくてよい。
　上記いずれかの半導体装置において、前記第１配線部は、前記配列方向と直交する方向において、前記第２配線部よりも前記半導体素子に近接してよい。前記第３配線部は、前記配列方向と直交する方向において、前記第４配線部よりも前記半導体素子に近接してよい。
　上記いずれかの半導体装置において、隣接する２つの第１導電性パターンのそれぞれが前記第１配線部および前記第２配線部を有してよい。他の第１導電性パターンと接続するための前記ワイヤ部材は、前記隣接する２つの第１導電性パターンの一方の前記第２配線部と、前記隣接する２つの第１導電性パターンの他方の前記第１配線部とを接続してよい。隣接する２つの第２導電性パターンのそれぞれが前記第３配線部および前記第４配線部を有してよい。他の第２導電性パターンと接続するための前記ワイヤ部材は、前記隣接する２つの第２導電性パターンの一方の前記第４配線部と、前記隣接する２つの第２導電性パターンの他方の前記第３配線部とを接続してよい。
　上記いずれかの半導体装置において、前記複数の第１導電性パターンの少なくとも１つは、略四角形状の第５配線部を有してよい。前記第１制御電極に接続するためのワイヤ部材および他の第１導電性パターンと接続するためのワイヤ部材は、前記第５配線部に配線されてよい。前記複数の第２導電性パターンの少なくとも１つは、略四角形状の第６配線部を有してよい。前記第２制御電極に接続するためのワイヤ部材および他の第２導電性パターンと接続するためのワイヤ部材は、前記第６配線部に配線されてよい。
　上記いずれかの半導体装置において、前記半導体素子は、前記配列方向に配列された複数の半導体素子を含んでよい。隣接する２つの半導体素子は、前記配列方向と直交する方向に関して、非鏡映対称であってよい。
　上記いずれかの半導体装置において、前記半導体素子は、前記配列方向に配列された複数の半導体素子を含んでよい。隣接する２つの半導体素子は、前記配列方向と直交する方向に関して、鏡映対称であってよい。
　上記いずれかの半導体装置において、前記半導体素子は、前記配列方向に配列された複数の半導体素子を含んでよい。前記複数の第１導電性パターンは、１つの半導体素子が接続された第１導電性パターンを含んでよい。前記複数の第２導電性パターンは、１つの半導体素子が接続された第２導電性パターンを含んでよい。
　上記いずれかの半導体装置において、前記半導体素子は、前記配列方向に配列された複数の半導体素子を含んでよい。前記複数の第１導電性パターンは、２つの半導体素子が接続された第１導電性パターンを含んでよい。前記複数の第２導電性パターンは、２つの半導体素子が接続された第２導電性パターンを含んでよい。
　上記いずれかの半導体装置において、前記複数の第１導電性パターンは、隣接する第１導電性パターンとは接続されるが前記半導体素子とは接続されない第１導電性パターンを含んでよい。前記複数の第２導電性パターンは、隣接する第２導電性パターンとは接続されるが前記半導体素子とは接続されない第２導電性パターンを含んでよい。
　上記いずれかの半導体装置において、前記半導体素子は、ワイドバンドギャップ半導体を含んでよい。
　上記いずれかの半導体装置において、前記ワイドバンドギャップ半導体は、炭化珪素半導体、窒化ガリウム半導体または酸化ガリウム半導体のいずれかを含んでよい。
　上記いずれかの半導体装置は、前記複数の第１導電性パターンと電気的に接続される第１外部制御端子と、前記複数の第２導電性パターンと電気的に接続される第２外部制御端子と、前記半導体素子の主電流を流す主導電性パターンと電気的に接続される外部主端子と、を備えてよい。
　なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
半導体装置１００の斜視図の一例を示す。 半導体装置１００の平面図の一例を示す。 半導体装置１００の領域Ｒの一例を示す。 比較例に係る半導体装置５００の領域Ｒの一例を示す。 半導体装置１００における主電流変動の一例を示す。 比較例に係る半導体装置５００における主電流変動の一例を示す。 半導体装置１００における磁束錯交の一例を示す。 比較例に係る半導体装置５００における磁束錯交の一例を示す。 半導体装置１００の変形例の領域Ｒを示す。 半導体装置１００の変形例の領域Ｒを示す。 半導体装置１００の変形例の領域Ｒを示す。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　本明細書においては、半導体チップが有する半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」、「おもて」、「裏」の方向は重力方向、または、半導体装置の実装時における基板等への取り付け方向に限定されない。
　本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。本明細書では、半導体チップの上面と平行な面をＸＹ面とし、半導体チップが有する半導体基板の深さ方向をＺ軸とする。
　本明細書において「同一」または「等しい」のように称した場合、製造ばらつき等に起因する誤差を有する場合も含んでよい。当該誤差は、例えば１０％以内である。
　図１Ａは、半導体装置１００の斜視図の一例を示す。半導体装置１００は、ケース部１１０と、ベース部１２０と、複数の端子とを備える。半導体装置１００は、インバータ等の電力変換装置の一部として機能してよい。半導体装置１００は、半導体チップ等を内部に収容してよい。
　ケース部１１０は、半導体装置１００が有する半導体チップ等を収容する。ケース部１１０は、絶縁性の樹脂で成型されている。ケース部１１０は、ベース部１２０上に設けられる。
　ベース部１２０は、ねじまたは接着剤等によりケース部１１０に固定されている。ケース部１１０には、ベース部１２０を固定するための穴部が設けられてよい。ベース部１２０は、接地電位に設定されてよい。ベース部１２０は、ＸＹ平面に主面を有する。
　ケース部１１０の上面側には、複数の端子が設けられてよい。本例のケース部１１０の上面側には、外部主端子１３０と、第１外部制御端子１４０と、第２外部制御端子１４２とが設けられている。外部主端子１３０は、外部出力端子１３２と、外部正極端子１３４と、外部負極端子１３６と、を有してよい。外部出力端子１３２と、外部正極端子１３４と、外部負極端子１３６とは、パワー半導体素子に流れる大電流の電流経路を形成してよい。
　外部出力端子１３２は、交流出力端子である。外部正極端子１３４は、直流電源の正側端子である。外部負極端子１３６は、直流電源の負側端子である。それぞれの端子は、半導体装置１００が有する半導体チップ等の対応する端子と電気的に接続されてよい。
　第１外部制御端子１４０は、後述する半導体素子１０に第１制御信号を供給する端子である。第２外部制御端子１４２は、半導体素子１０に第２制御信号を供給する端子である。第１制御信号および第２制御信号については、後述する。
　図１Ｂは、半導体装置１００の平面図の一例を示す。同図は、ケース部１１０の内部において、ベース部１２０上に設けられた回路の配置例を示す。半導体装置１００は、ベース部１２０上に１以上の絶縁板２０を備える。
　本例の半導体装置１００は、ベース部１２０上に２つの絶縁板２０を備える。本例において、ベース部１２０上には、２つの絶縁板２０がＸ軸方向に並んで配置されている。絶縁板２０上には、複数の半導体素子１０および複数の配線パターンが配置されてよい。複数の絶縁板２０は、リードフレーム２２を介して接続されてよい。本例においては、複数の絶縁板２０がベース部１２０上に配置されるが、１つの絶縁板２０がベース部１２０上に配置されてもよい。
　絶縁板２０は、ベース部１２０に接合されている。絶縁板２０は、伝熱性の良いセラミックス（例えばアルミナ）基板の両面に導電性のパターンを有してよい。例えば、絶縁板２０は、セラミックス基板上に銅回路版を直接接合したＤＣＢ（Ｄｉｒｅｃｔ　Ｃｏｐｐｅｒ　Ｂｏｎｄ）基板である。各絶縁板２０は、並列に接続されている。
　ベース部１２０上には、第１接続部４０と、第２接続部４２とが設けられてよい。第１接続部４０は、第１外部制御端子１４０と接続される。第２接続部４２は、第２外部制御端子１４２と接続される。
　絶縁板２０は、出力端子３２と、正極端子３４と、負極端子３６とを有してよい。本例の半導体装置１００においては、絶縁板２０－１が出力端子３２を有し、絶縁板２０－２が正極端子３４と負極端子３６とを有している。ただし、半導体装置１００の絶縁板２０の各々が、出力端子３２と、正極端子３４と、負極端子３６とを有してもよい。
　各端子は、リードフレーム等の接続部材を介して、各外部端子と電気的に接続されてよい。出力端子３２は、外部出力端子１３２と電気的に接続される。正極端子３４は、外部正極端子１３４と電気的に接続される。負極端子３６は、外部負極端子１３６と電気的に接続される。
　絶縁板２０の上方には、主導電性パターン５０と、複数の第１導電性パターン６０と、複数の第２導電性パターン７０とが設けられる。主導電性パターン５０は、絶縁板２０と半導体素子１０との間に設けられ、半導体素子１０の主電流を流す導電性パターンである。主導電性パターン５０には、出力端子３２と、正極端子３４と、負極端子３６とが設けられる。したがって、主導電性パターン５０は、外部出力端子１３２、外部正極端子１３４および外部負極端子１３６のそれぞれと電気的に接続されてよい。すなわち、外部主端子１３０は、半導体素子１０の主電流を流す主導電性パターン５０と電気的に接続されてよい。複数の絶縁板２０のそれぞれの主導電性パターン５０は、リードフレーム２２を介して互いに電気的に接続されてよい。
　複数の第１導電性パターン６０は互いに電気的に接続される。複数の第１導電性パターン６０は、第１接続部４０と電気的に接続されてよい。すなわち、第１外部制御端子１４０は、複数の第１導電性パターン６０と電気的に接続されてよい。
　複数の第２導電性パターン７０は互いに電気的に接続される。複数の第２導電性パターン７０は、第２接続部４２と電気的に接続されてよい。すなわち、第２外部制御端子１４２は、複数の第２導電性パターン７０と電気的に接続されてよい。
　半導体素子１０は、絶縁板２０の上方に設けられる。半導体素子１０は、主導電性パターン５０の上方に設けられてよい。半導体素子１０は、パワー半導体素子であってよい。例えば、半導体素子１０は、ＩＧＢＴであってよく、ＭＯＳＦＥＴであってよい。半導体素子１０は、ワイドバンドギャップ半導体を含んでよい。一例として、ワイドバンドギャップ半導体は、炭化珪素半導体、窒化ガリウム半導体または酸化ガリウム半導体のいずれかを含む。別の例として、ワイドバンドギャップ半導体は、ダイヤモンドを含んでよい。
　図１Ｃは、半導体装置１００の領域Ｒの一例を示す。領域Ｒは、図１Ｂに示された領域である。
　半導体素子１０は、第１制御電極１２および第２制御電極１４を有する。例えば、半導体素子１０がＩＧＢＴである場合、第１制御電極１２はベース電極であってよく、第２制御電極１４は、エミッタ電極であってよい。別の例として、半導体素子１０がＭＯＳＦＥＴである場合、第１制御電極１２はゲート電極であってよく、第２制御電極１４はソース電極であってよい。本例の半導体素子１０は、１つの第１制御電極１２と互いに分離した２つの第２制御電極１４とを有するが、半導体素子１０が有する電極の数およびその配置は本例に限定されない。
　複数の第１導電性パターン６０は、第１制御電極１２に電気的に接続される。複数の第１導電性パターン６０は、ワイヤ部材８０を介して第１制御電極１２と電気的に接続されてよい。上述のように、複数の第１導電性パターン６０は互いに電気的に接続され、複数の第１導電性パターン６０は第１接続部４０と電気的に接続され、第１外部制御端子１４０は複数の第１導電性パターン６０と電気的に接続される。第１外部制御端子１４０から第１制御信号が第１制御電極１２に入力されることで、半導体素子１０が制御される。
　複数の第２導電性パターン７０は、第２制御電極１４に電気的に接続される。複数の第２導電性パターン７０は、ワイヤ部材８０を介して第２制御電極１４と電気的に接続されてよい。上述のように、複数の第２導電性パターン７０は互いに電気的に接続され、複数の第２導電性パターン７０は第２接続部４２と電気的に接続され、第２外部制御端子１４２は複数の第２導電性パターン７０と電気的に接続される。第２外部制御端子１４２から第２制御信号が第２制御電極１４に入力されることで、半導体素子１０が制御される。
　複数の第１導電性パターン６０と複数の第２導電性パターン７０とは、予め定められた配列方向において交互に配置される。本例の第１導電性パターン６０と第２導電性パターン７０とは、Ｘ軸方向において交互に配置される。すなわち、本例の配列方向はＸ軸方向である。
　本例の半導体装置１００において、第１導電性パターン６０と第２導電性パターン７０とは予め定められた配列方向（例えば、Ｘ軸方向）において交互に配置されるので、配列方向と垂直な方向（例えば、Ｙ軸方向）において、それぞれの導電性パターンと半導体素子１０との距離を略同一にすることができる。これにより、第１導電性パターン６０と第１制御電極１２とを接続するワイヤ部材８０および第２導電性パターン７０と第２制御電極１４とを接続するワイヤ部材８０の双方の長さを最小限に抑えることができる。よって、第１制御電極１２を制御するための電流経路および第２制御電極１４を制御する電流経路の双方の寄生インダクタンスを低減することができる。
　隣接する２つの第１導電性パターン６０は、隣接する２つの第１導電性パターン６０の間の第２導電性パターン７０をまたいで互いに接続されてよい。例えば、互いに隣接する第１導電性パターン６０ａと第１導電性パターン６０ｂは、第１導電性パターン６０ａと第１導電性パターン６０ｂの間の第２導電性パターン７０ａをまたいで互いに接続されている。
　複数の第１導電性パターン６０は、ワイヤ部材８０を介して互いに電気的に接続されてよい。複数の第１導電性パターン６０を互いに電気的に接続するワイヤ部材８０は、隣接する２つの第１導電性パターン６０の間の第２導電性パターン７０の上方を超えて、隣接する２つの第１導電性パターン６０を接続してよい。例えば、互いに隣接する第１導電性パターン６０ａと第１導電性パターン６０ｂとを電気的に接続するワイヤ部材８０ａは、第１導電性パターン６０ａと第１導電性パターン６０ｂの間の第２導電性パターン７０ａの上方を超えて、第１導電性パターン６０ａと第１導電性パターン６０ｂとを接続している。
　隣接する２つの第２導電性パターン７０は、隣接する２つの第２導電性パターン７０の間の第１導電性パターン６０をまたいで互いに接続されてよい。例えば、互いに隣接する第２導電性パターン７０ａと第２導電性パターン７０ｂは、第２導電性パターン７０ａと第２導電性パターン７０ｂの間の第１導電性パターン６０ｂをまたいで互いに接続されている。
　複数の第２導電性パターン７０は、ワイヤ部材８０を介して互いに電気的に接続されてよい。複数の第２導電性パターン７０を互いに電気的に接続するワイヤ部材８０は、隣接する２つの第２導電性パターン７０の間の第１導電性パターン６０の上方を超えて、隣接する２つの第２導電性パターン７０を接続してよい。例えば、互いに隣接する第２導電性パターン７０ａと第２導電性パターン７０ｂとを電気的に接続するワイヤ部材８０ｂは、第２導電性パターン７０ａと第２導電性パターン７０ｂの間の第１導電性パターン６０ｂの上方を超えて、第２導電性パターン７０ａと第２導電性パターン７０ｂとを接続している。
　本例の半導体装置１００において、第１導電性パターン６０同士は第２導電性パターン７０をまたいで接続され、第２導電性パターン７０同士は第１導電性パターン６０をまたいで接続される。これにより、複数の第１導電性パターン６０を含む制御信号経路と、複数の第２導電性パターン７０を含む制御信号経路とは、撚線状の電流経路を形成する。それぞれの制御信号経路が撚線状の電流経路を形成することで、制御信号経路に磁束が錯交した場合に、制御信号経路内で誘導起電力を打ち消しあって、磁束錯交の影響を抑制することができる。撚線状の電流経路による磁束錯交の影響の抑制の詳細については、後述する。
　主導電性パターン５０は、第１導電性パターン６０および第２導電性パターン７０の配列方向に延伸して設けられてよい。本例の主導電性パターン５０は、Ｘ軸方向に延伸して設けられる。複数の第１導電性パターン６０および複数の第２導電性パターン７０は、配列方向と直交する方向において、主導電性パターン５０と隣接してよい。本例において、複数の第１導電性パターン６０および複数の第２導電性パターン７０は、Ｙ軸方向において、主導電性パターン５０と隣接している。
　本例の半導体装置１００において、主導電性パターン５０は第１導電性パターン６０および第２導電性パターン７０の配列方向に延伸して設けられ、第１導電性パターン６０および第２導電性パターン７０は配列方向と直交する方向において主導電性パターン５０と隣接して設けられる。これにより、主導電性パターン５０を流れる主電流の変動によって、複数の第１導電性パターン６０を含む制御信号経路と複数の第２導電性パターン７０を含む制御信号経路とにおいて生じる逆起電力のアンバランスを抑制することができる。逆起電力のアンバランスを抑制することで、半導体素子１０の第１制御電極１２と第２制御電極１４との間の電位差のアンバランスを抑制することができる。各導電性パターンの配置関係による逆起電力のアンバランスの抑制の詳細については、後述する。
　複数の第１導電性パターン６０の少なくとも１つは、第１配線部６２と、第２配線部６４とを有してよい。本例の半導体装置１００においては、すべての第１導電性パターン６０が、第１配線部６２と、第２配線部６４とを有している。
　第１配線部６２は、第１制御電極１２に接続するためのワイヤ部材８０を配線してよい。第２配線部６４は、他の第１導電性パターン６０と接続するためのワイヤ部材８０を配線してよい。例えば、第１導電性パターン６０ｂの第１配線部６２には、第１制御電極１２に接続するためのワイヤ部材８０ｃおよび８０ｄが配線されている。第１導電性パターン６０ｂの第２配線部６４には、他の第１導電性パターン６０ａと接続するためのワイヤ部材８０ａが配線されている。
　第２配線部６４の面積は、第１配線部６２の面積よりも小さくてよい。第１配線部６２は、配列方向と直交する方向において、第２配線部６４よりも半導体素子１０に近接してよい。本例において、第１配線部６２は、Ｙ軸方向において、第２配線部６４よりも半導体素子１０に近接している。
　隣接する２つの第１導電性パターン６０のそれぞれが第１配線部６２および第２配線部６４を有してよい。例えば、互いに隣接する第１導電性パターン６０ａと第１導電性パターン６０ｂのそれぞれが第１配線部６２および第２配線部６４を有している。他の第１導電性パターン６０と接続するためのワイヤ部材８０は、隣接する２つの第１導電性パターン６０の一方の第２配線部６４と、隣接する２つの第１導電性パターン６０の他方の第１配線部６２とを接続してよい。本例において、ワイヤ部材８０ａは、第１導電性パターン６０ｂの第２配線部６４と、第１導電性パターン６０ａの第１配線部６２とを接続している。
　複数の第２導電性パターン７０の少なくとも１つは、第３配線部７２と、第４配線部７４とを有してよい。本例の半導体装置１００においては、すべての第２導電性パターン７０が、第３配線部７２と、第４配線部７４とを有している。
　第３配線部７２は、第２制御電極１４に接続するためのワイヤ部材８０を配線してよい。第４配線部７４は、他の第２導電性パターン７０と接続するためのワイヤ部材８０を配線してよい。例えば、第２導電性パターン７０ｂの第３配線部７２には、第２制御電極１４に接続するためのワイヤ部材８０ｅ－８０ｈが配線されている。第２導電性パターン７０ｂの第４配線部７４には、他の第２導電性パターン７０ａと接続するためのワイヤ部材８０ｂが配線されている。
　第４配線部７４の面積は、第３配線部７２の面積よりも小さくてよい。第３配線部７２は、配列方向と直交する方向において、第４配線部７４よりも半導体素子１０に近接してよい。本例において、第３配線部７２は、Ｙ軸方向において、第４配線部７４よりも半導体素子１０に近接している。
　隣接する２つの第２導電性パターン７０のそれぞれが第３配線部７２および第４配線部７４を有してよい。例えば、互いに隣接する第２導電性パターン７０ａと第２導電性パターン７０ｂのそれぞれが第３配線部７２および第４配線部７４を有している。他の第２導電性パターン７０と接続するためのワイヤ部材８０は、隣接する２つの第２導電性パターン７０の一方の第４配線部７４と、隣接する２つの第２導電性パターン７０の他方の第３配線部７２とを接続してよい。本例において、ワイヤ部材８０ｂは、第２導電性パターン７０ｂの第４配線部７４と、第２導電性パターン７０ａの第３配線部７２とを接続している。
　以上のように、本例の半導体装置１００において、第１導電性パターン６０および第２導電性パターン７０のそれぞれは、半導体素子１０の制御電極に接続するためのワイヤ部材８０を配線する配線部と、他の導電性パターンと接続するためのワイヤ部材８０を配線する配線部とを有する。これにより、第１導電性パターン６０および第２導電性パターン７０が配置される領域のスペースを抑えながら、ワイヤ部材８０のボンディング性を向上することができる。
　ワイヤ部材８０のボンディング性を向上するためには、ワイヤ部材８０の延伸方向において、一定以上の面積でボンディングすることが好ましい。本例の半導体装置１００においては、第１導電性パターン６０同士および第２導電性パターン７０同士をそれぞれ接続するためのワイヤ部材８０をボンディングする部分の延伸方向が、第１導電性パターン６０および第２導電性パターン７０の配列方向となるので、配列方向と直交する方向のボンディング面積を小さくすることができる。すなわち、第２配線部６４および第４配線部７４の面積を小さくすることができる。これにより、配列方向と直交する方向の長さを短くしてスペースを抑えながら、ワイヤ部材８０のボンディング性を向上することができる。
　半導体素子１０は、配列方向に配列された複数の半導体素子１０を含んでよい。隣接する２つの半導体素子１０は、配列方向と直交する方向に関して、鏡映対称であってよい。例えば、互いに隣接する半導体素子１０ａと半導体素子１０ｂとは、Ｙ軸方向に関して鏡映対称である。互いに隣接する半導体素子１０ｂと半導体素子１０ｃとは、Ｙ軸方向に関して鏡映対称である。このように、本例の半導体装置１００においては、互いに鏡映対称である半導体素子１０が交互に配置されている。
　複数の第１導電性パターン６０は、２つの半導体素子１０が接続された第１導電性パターン６０を含んでよい。例えば、複数の第１導電性パターン６０は、半導体素子１０ａと半導体素子１０ｂが接続された第１導電性パターン６０ａを含む。複数の第２導電性パターン７０は、２つの半導体素子１０が接続された第２導電性パターン７０を含んでよい。例えば、複数の第２導電性パターン７０は、半導体素子１０ｂと半導体素子１０ｃが接続された第２導電性パターン７０ａを含む。
　複数の第１導電性パターン６０は、隣接する第１導電性パターン６０とは接続されるが半導体素子１０とは接続されない第１導電性パターン６０を含んでよい。例えば、複数の第１導電性パターン６０は、隣接する第１導電性パターン６０ａとは接続されるが半導体素子１０とは接続されない第１導電性パターン６０ｃを含む。本例においては図示されていないが、同様に、複数の第２導電性パターン７０は、隣接する第２導電性パターン７０とは接続されるが半導体素子１０とは接続されない第２導電性パターン７０を含んでよい。
　図２は、比較例に係る半導体装置５００の領域Ｒの一例を示す。半導体装置５００においては、主導電性パターン５０の延伸方向に延伸する第１制御パターン５６０と第２制御パターン５７０とが設けられる。
　比較例に係る半導体装置５００においては、第１制御パターン５６０および第２制御パターン５７０の双方が延伸して設けられるので、一方が半導体素子１０に隣接し、他方は半導体素子１０に隣接しない。図２の例では、第１制御パターン５６０が半導体素子１０に隣接し、第２制御パターン５７０が半導体素子１０に隣接していない。このような配置によれば、半導体素子１０から離れた側の第２制御パターン５７０に接続するためのワイヤ部材８０は、半導体素子１０に近い側の第１制御パターン５６０に接続するためのワイヤ部材８０よりも長くなる。その結果、第２制御電極１４を制御する電流経路の寄生インダクタンスを低減することができない場合がある。
　一方、実施例に係る半導体装置１００によれば、第１導電性パターン６０と第２導電性パターン７０とは予め定められた配列方向（例えば、Ｘ軸方向）において交互に配置されるので、配列方向と垂直な方向（例えば、Ｙ軸方向）において、それぞれの導電性パターンと半導体素子１０との距離を略同一にすることができる。これにより、第１導電性パターン６０と第１制御電極１２とを接続するワイヤ部材８０および第２導電性パターン７０と第２制御電極１４とを接続するワイヤ部材８０の双方の長さを最小限に抑えることができる。よって、第１制御電極１２を制御するための電流経路および第２制御電極１４を制御する電流経路の双方の寄生インダクタンスを低減することができる。
　比較例に係る半導体装置５００においては、第１制御パターン５６０および第２制御パターン５７０の双方が延伸して設けられる。この場合、それぞれの制御パターンを半導体素子１０の制御電極に接続するためのワイヤ部材８０のボンディング性を向上するためには、それぞれの制御パターンの延伸方向と直交する方向の幅が一定以上必要である。その結果、ワイヤ部材８０のボンディング性の向上と省スペース化の両立ができない場合がある。
　一方、実施例に係る半導体装置１００によれば、第１導電性パターン６０および第２導電性パターン７０のそれぞれは、半導体素子１０の制御電極に接続するためのワイヤ部材８０を配線する配線部と、他の導電性パターンと接続するためのワイヤ部材８０を配線する配線部とを有する。これにより、第１導電性パターン６０および第２導電性パターン７０が配置される領域のスペースを抑えながら、ワイヤ部材８０のボンディング性を向上することができる。
　図３Ａは、半導体装置１００における主電流変動の一例を示す。例えば、主導電性パターン５０において、－Ｘ軸方向の主電流変動が生じる場合、第１導電性パターン６０および第２導電性パターン７０のそれぞれには、＋Ｘ軸方向の逆起電力が生じる。
　本例の半導体装置１００において、主導電性パターン５０は第１導電性パターン６０および第２導電性パターン７０の配列方向に延伸して設けられ、第１導電性パターン６０および第２導電性パターン７０は配列方向と直交する方向において主導電性パターン５０と隣接して設けられる。これにより、第１導電性パターン６０および第２導電性パターン７０には、略同一の大きさの逆起電力が生じることになる。したがって、半導体素子１０の第１制御電極１２と第２制御電極１４との間の電位差のアンバランスを抑制することができる。
　図３Ｂは、比較例に係る半導体装置５００における主電流変動の一例を示す。例えば、主導電性パターン５０において、－Ｘ軸方向の主電流変動が生じる場合、第１制御パターン５６０および第２制御パターン５７０のそれぞれには、＋Ｘ軸方向の逆起電力が生じる。
　比較例に係る半導体装置５００においては、第１制御パターン５６０および第２制御パターン５７０の一方が半導体素子１０に隣接し、他方は半導体素子１０に隣接しない。図３Ｂの例では、第１制御パターン５６０が半導体素子１０に隣接し、第２制御パターン５７０が半導体素子１０に隣接していない。このような配置によれば、第１制御パターン５６０に生じる逆起電力は、第２制御パターン５７０に生じる逆起電力よりも大きくなる。したがって、半導体素子１０の第１制御電極１２と第２制御電極１４との間の電位差のアンバランスが生じる場合がある。
　図４Ａは、半導体装置１００における磁束錯交の一例を示す。例えば、＋Ｚ軸方向の磁束錯交が生じる場合、反時計回りの誘導起電力が生じる。
　本例の半導体装置１００において、複数の第１導電性パターン６０を含む制御信号経路と、複数の第２導電性パターン７０を含む制御信号経路とは、撚線状の電流経路を形成する。これにより、隣接する第１導電性パターン６０同士では逆向きの誘導起電力が生じるので、磁束錯交による誘導起電力は隣接する第１導電性パターン６０同士で互いに打ち消し合う。同様に、隣接する第２導電性パターン７０同士において、誘導起電力が互いに打ち消し合う。したがって、制御信号経路に磁束が錯交した場合に、制御信号経路内で誘導起電力を打ち消しあうことで、磁束錯交の影響を抑制することができる。
　図４Ｂは、比較例に係る半導体装置５００における磁束錯交の一例を示す。例えば、＋Ｚ軸方向の磁束錯交が生じる場合、反時計回りの誘導起電力が生じる。
　比較例に係る半導体装置５００においては、第１制御パターン５６０および第２制御パターン５７０の双方が延伸して設けられるので、第１制御パターン５６０および第２制御パターン５７０のそれぞれには、全体として一方向の誘導起電力が生じることとなる。これにより、制御パターン内で、誘導起電力が打ち消されない。したがって、制御信号経路に磁束が錯交した場合に、磁束錯交の影響を抑制することができない場合がある。
　以上のように、実施例に係る半導体装置１００においては、半導体素子１０を制御するための電流経路の寄生インダクタンスを低減すると共に、主電流変動および磁束錯交の影響を抑制することができる。これにより、電磁放射ノイズの影響を抑制することができると共に、半導体素子１０の誤点弧のリスクを低減することができる。
　図５は、半導体装置１００の変形例の領域Ｒを示す。本例の半導体装置１００は、半導体素子１０の数が異なる点で、図１Ｃの実施例と相違する。本例では、図１Ｃの実施例と相違する点について特に説明し、その他は図１Ｃの実施例と同一であってよい。
　半導体素子１０は、配列方向に配列された複数の半導体素子１０を含んでよい。隣接する２つの半導体素子１０は、配列方向と直交する方向に関して、非鏡映対称であってよい。例えば、互いに隣接する半導体素子１０ａと半導体素子１０ｂとは、Ｙ軸方向に関して非鏡映対称である。互いに隣接する半導体素子１０ｂと半導体素子１０ｃとは、Ｙ軸方向に関して非鏡映対称である。
　複数の第１導電性パターン６０は、１つの半導体素子１０が接続された第１導電性パターン６０を含んでよい。例えば、複数の第１導電性パターン６０は、１つの半導体素子１０ａが接続された第１導電性パターン６０ａを含む。複数の第２導電性パターン７０は、１つの半導体素子１０が接続された第２導電性パターン７０を含んでよい。例えば、複数の第２導電性パターン７０は、１つの半導体素子１０ｃが接続された第２導電性パターン７０ａを含む。
　複数の第１導電性パターン６０は、隣接する第１導電性パターン６０とは接続されるが半導体素子１０とは接続されない第１導電性パターン６０を含んでよい。例えば、複数の第１導電性パターン６０は、隣接する第１導電性パターン６０ａとは接続されるが半導体素子１０とは接続されない第１導電性パターン６０ｂを含む。複数の第２導電性パターン７０は、隣接する第２導電性パターン７０とは接続されるが半導体素子１０とは接続されない第２導電性パターン７０を含んでよい。例えば、複数の第２導電性パターン７０は、隣接する第２導電性パターン７０ａとは接続されるが半導体素子１０とは接続されない第２導電性パターン７０ｂを含む。
　図６は、半導体装置１００の変形例の領域Ｒを示す。本例の半導体装置１００は、第１導電性パターン６０および第２導電性パターン７０におけるワイヤ部材８０の配線位置が異なる点で、図１Ｃの実施例と相違する。本例では、図１Ｃの実施例と相違する点について特に説明し、その他は図１Ｃの実施例と同一であってよい。
　第１導電性パターン６０の第１配線部６２において、第１導電性パターン６０同士を接続するためのワイヤ部材８０の端部と、第１導電性パターン６０と半導体素子１０とを接続するためのワイヤ部材８０の端部とは、配列方向に配列されてよい。例えば、第１導電性パターン６０ａの第１配線部６２において、第１導電性パターン６０同士を接続するためのワイヤ部材８０ａの端部と、第１導電性パターン６０ａと半導体素子１０とを接続するためのワイヤ部材８０ｂおよび８０ｃの端部とは、Ｘ軸方向に配列されている。
　第２導電性パターン７０の第３配線部７２において、第２導電性パターン７０同士を接続するためのワイヤ部材８０の端部と、第２導電性パターン７０と半導体素子１０とを接続するためのワイヤ部材８０の端部とは、配列方向に配列されてよい。例えば、第２導電性パターン７０ａの第３配線部７２において、第２導電性パターン７０同士を接続するためのワイヤ部材８０ｄの端部と、第２導電性パターン７０ａと半導体素子１０とを接続するためのワイヤ部材８０ｅ－８０ｈの端部とは、Ｘ軸方向に配列されている。
　本例の半導体装置１００においては、導電性パターン同士を接続するためのワイヤ部材８０の端部と、導電性パターンと半導体素子１０とを接続するためのワイヤ部材８０の端部とが、配列方向に配列される。これにより、端部が配列されない場合と比較して、第１配線部６２および第３配線部７２の面積をそれぞれ小さくすることができるので、さらなる省スペース化を図ることができる。
　図７は、半導体装置１００の変形例の領域Ｒを示す。本例の半導体装置１００は、第１導電性パターン６０および第２導電性パターン７０の形状が異なる点で、図１Ｃの実施例と相違する。本例では、図１Ｃの実施例と相違する点について特に説明し、その他は図１Ｃの実施例と同一であってよい。
　複数の第１導電性パターン６０の少なくとも１つは、略四角形状の第５配線部６６を有してよい。本例の半導体装置１００においては、すべての第１導電性パターン６０が、第５配線部６６を有している。第１制御電極１２に接続するためのワイヤ部材８０および他の第１導電性パターン６０と接続するためのワイヤ部材８０は、第５配線部６６に配線されてよい。例えば、第１導電性パターン６０ａを第１制御電極１２に接続するためのワイヤ部材８０および第１導電性パターン６０ａを他の第１導電性パターン６０ｂと接続するためのワイヤ部材８０は、第１導電性パターン６０ａの第５配線部６６に配線されている。
　複数の第２導電性パターン７０の少なくとも１つは、略四角形状の第６配線部７６を有してよい。本例の半導体装置１００においては、すべての第２導電性パターン７０が、第６配線部７６を有している。第２制御電極１４に接続するためのワイヤ部材８０および他の第２導電性パターン７０と接続するためのワイヤ部材８０は、第６配線部７６に配線されてよい。例えば、第２導電性パターン７０ａを第２制御電極１４に接続するためのワイヤ部材８０および第２導電性パターン７０ａを他の第２導電性パターン７０ｂと接続するためのワイヤ部材８０は、第２導電性パターン７０ａの第６配線部７６に配線されている。
　図１Ｃおよび図５から図７のそれぞれで説明された構成は、他の図で説明された構成と共に用いられてよい。すなわち、本発明に係る半導体装置１００は、図１Ｃおよび図５から図７で説明された構成の全部または任意の組み合わせを備えてよい。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０　半導体素子、１２　第１制御電極、１４　第２制御電極、２０　絶縁板、２２　リードフレーム、３２　出力端子、３４　正極端子、３６　負極端子、４０　第１接続部、４２　第２接続部、５０　主導電性パターン、６０　第１導電性パターン、６２　第１配線部、６４　第２配線部、６６　第５配線部、７０　第２導電性パターン、７２　第３配線部、７４　第４配線部、７６　第６配線部、８０　ワイヤ部材、１００　半導体装置、１１０　ケース部、１２０　ベース部、１３０　外部主端子、１３２　外部出力端子、１３４　外部正極端子、１３６　外部負極端子、１４０　第１外部制御端子、１４２　第２外部制御端子

Claims (20)

  1. 　絶縁板と、
    　前記絶縁板の上方に設けられ、第１制御電極および第２制御電極を有する半導体素子と、
    　前記絶縁板の上方に設けられ、前記第１制御電極に電気的に接続される複数の第１導電性パターンと、
    　前記絶縁板の上方に設けられ、前記第２制御電極に電気的に接続される複数の第２導電性パターンと、
    　を備え、
    　前記複数の第１導電性パターンと前記複数の第２導電性パターンとは、予め定められた配列方向において交互に配置され、
    　前記複数の第１導電性パターンは互いに電気的に接続され、
    　前記複数の第２導電性パターンは互いに電気的に接続される
    　半導体装置。
  2. 　隣接する２つの第１導電性パターンは、前記隣接する２つの第１導電性パターンの間の第２導電性パターンをまたいで互いに接続され、
    　隣接する２つの第２導電性パターンは、前記隣接する２つの第２導電性パターンの間の第１導電性パターンをまたいで互いに接続される
    　請求項１に記載の半導体装置。
  3. 　前記配列方向に延伸し、前記絶縁板と前記半導体素子との間に設けられ、前記半導体素子の主電流を流す主導電性パターンを備え、
    　前記複数の第１導電性パターンおよび前記複数の第２導電性パターンは、前記配列方向と直交する方向において、前記主導電性パターンと隣接する
    　請求項１に記載の半導体装置。
  4. 　前記複数の第１導電性パターンは、ワイヤ部材を介して互いに電気的に接続され、
    　前記複数の第２導電性パターンは、ワイヤ部材を介して互いに電気的に接続される
    　請求項１に記載の半導体装置。
  5. 　前記複数の第１導電性パターンを互いに電気的に接続する前記ワイヤ部材は、隣接する２つの第１導電性パターンの間の第２導電性パターンの上方を超えて、前記隣接する２つの第１導電性パターンを接続し、
    　前記複数の第２導電性パターンを互いに電気的に接続する前記ワイヤ部材は、隣接する２つの第２導電性パターンの間の第１導電性パターンの上方を超えて、前記隣接する２つの第２導電性パターンを接続する
    　請求項４に記載の半導体装置。
  6. 　前記複数の第１導電性パターンは、ワイヤ部材を介して前記第１制御電極と電気的に接続される
    　請求項１に記載の半導体装置。
  7. 　前記複数の第２導電性パターンは、ワイヤ部材を介して前記第２制御電極と電気的に接続される
    　請求項１に記載の半導体装置。
  8. 　前記複数の第１導電性パターンの少なくとも１つは、
    　前記第１制御電極に接続するためのワイヤ部材を配線する第１配線部と、
    　他の第１導電性パターンと接続するためのワイヤ部材を配線する第２配線部と、
    　を有し、
    　前記複数の第２導電性パターンの少なくとも１つは、
    　前記第２制御電極に接続するためのワイヤ部材を配線する第３配線部と、
    　他の第２導電性パターンと接続するためのワイヤ部材を配線する第４配線部と、
    　を有する
    　請求項１に記載の半導体装置。
  9. 　前記第２配線部の面積は、前記第１配線部の面積よりも小さく、
    　前記第４配線部の面積は、前記第３配線部の面積よりも小さい
    　請求項８に記載の半導体装置。
  10. 　前記第１配線部は、前記配列方向と直交する方向において、前記第２配線部よりも前記半導体素子に近接し、
    　前記第３配線部は、前記配列方向と直交する方向において、前記第４配線部よりも前記半導体素子に近接する
    　請求項８に記載の半導体装置。
  11. 　隣接する２つの第１導電性パターンのそれぞれが前記第１配線部および前記第２配線部を有し、
    　他の第１導電性パターンと接続するための前記ワイヤ部材は、前記隣接する２つの第１導電性パターンの一方の前記第２配線部と、前記隣接する２つの第１導電性パターンの他方の前記第１配線部とを接続し、
    　隣接する２つの第２導電性パターンのそれぞれが前記第３配線部および前記第４配線部を有し、
    　他の第２導電性パターンと接続するための前記ワイヤ部材は、前記隣接する２つの第２導電性パターンの一方の前記第４配線部と、前記隣接する２つの第２導電性パターンの他方の前記第３配線部とを接続する
    　請求項８に記載の半導体装置。
  12. 　前記複数の第１導電性パターンの少なくとも１つは、略四角形状の第５配線部を有し、
    　前記第１制御電極に接続するためのワイヤ部材および他の第１導電性パターンと接続するためのワイヤ部材は、前記第５配線部に配線され、
    　前記複数の第２導電性パターンの少なくとも１つは、略四角形状の第６配線部を有し、
    　前記第２制御電極に接続するためのワイヤ部材および他の第２導電性パターンと接続するためのワイヤ部材は、前記第６配線部に配線される
    　請求項１に記載の半導体装置。
  13. 　前記半導体素子は、前記配列方向に配列された複数の半導体素子を含み、
    　隣接する２つの半導体素子は、前記配列方向と直交する方向に関して、非鏡映対称である
    　請求項１から１２のいずれか一項に記載の半導体装置。
  14. 　前記半導体素子は、前記配列方向に配列された複数の半導体素子を含み、
    　隣接する２つの半導体素子は、前記配列方向と直交する方向に関して、鏡映対称である
    　請求項１から１２のいずれか一項に記載の半導体装置。
  15. 　前記半導体素子は、前記配列方向に配列された複数の半導体素子を含み、
    　前記複数の第１導電性パターンは、１つの半導体素子が接続された第１導電性パターンを含み、
    　前記複数の第２導電性パターンは、１つの半導体素子が接続された第２導電性パターンを含む
    　請求項１から１２のいずれか一項に記載の半導体装置。
  16. 　前記半導体素子は、前記配列方向に配列された複数の半導体素子を含み、
    　前記複数の第１導電性パターンは、２つの半導体素子が接続された第１導電性パターンを含み、
    　前記複数の第２導電性パターンは、２つの半導体素子が接続された第２導電性パターンを含む
    　請求項１から１２のいずれか一項に記載の半導体装置。
  17. 　前記複数の第１導電性パターンは、隣接する第１導電性パターンとは接続されるが前記半導体素子とは接続されない第１導電性パターンを含み、
    　前記複数の第２導電性パターンは、隣接する第２導電性パターンとは接続されるが前記半導体素子とは接続されない第２導電性パターンを含む
    　請求項１から１２のいずれか一項に記載の半導体装置。
  18. 　前記半導体素子は、ワイドバンドギャップ半導体を含む
    　請求項１から１２のいずれか一項に記載の半導体装置。
  19. 　前記ワイドバンドギャップ半導体は、炭化珪素半導体、窒化ガリウム半導体または酸化ガリウム半導体のいずれかを含む
    　請求項１８に記載の半導体装置。
  20. 　前記複数の第１導電性パターンと電気的に接続される第１外部制御端子と、
    　前記複数の第２導電性パターンと電気的に接続される第２外部制御端子と、
    　前記半導体素子の主電流を流す主導電性パターンと電気的に接続される外部主端子と、
    　を備える
    　請求項１から１２のいずれか一項に記載の半導体装置。
PCT/JP2025/014159 2024-05-30 2025-04-09 半導体装置 Pending WO2025248985A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2024-087654 2024-05-30
JP2024087654 2024-05-30

Publications (1)

Publication Number Publication Date
WO2025248985A1 true WO2025248985A1 (ja) 2025-12-04

Family

ID=97870071

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2025/014159 Pending WO2025248985A1 (ja) 2024-05-30 2025-04-09 半導体装置

Country Status (1)

Country Link
WO (1) WO2025248985A1 (ja)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1084077A (ja) * 1996-09-06 1998-03-31 Hitachi Ltd 半導体モジュール及びこれを用いたインバータ装置
WO2013179547A1 (ja) * 2012-06-01 2013-12-05 パナソニック株式会社 パワー半導体装置
JP2021141220A (ja) * 2020-03-06 2021-09-16 富士電機株式会社 半導体モジュール
WO2022259646A1 (ja) * 2021-06-10 2022-12-15 富士電機株式会社 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1084077A (ja) * 1996-09-06 1998-03-31 Hitachi Ltd 半導体モジュール及びこれを用いたインバータ装置
WO2013179547A1 (ja) * 2012-06-01 2013-12-05 パナソニック株式会社 パワー半導体装置
JP2021141220A (ja) * 2020-03-06 2021-09-16 富士電機株式会社 半導体モジュール
WO2022259646A1 (ja) * 2021-06-10 2022-12-15 富士電機株式会社 半導体装置

Similar Documents

Publication Publication Date Title
CN102067309B (zh) 电力用半导体模块
US7888796B2 (en) Controller chip mounted on a memory chip with re-wiring lines
JP6852834B2 (ja) 半導体装置
US11894290B2 (en) Packaged stackable electronic power device for surface mounting and circuit arrangement
JP4826845B2 (ja) パワー半導体モジュール
WO2025248985A1 (ja) 半導体装置
JP7543735B2 (ja) 半導体モジュール
JP3243959U (ja) 半導体装置
TWI895998B (zh) 半導體模組
JP2024018291A (ja) 半導体モジュール
TWI897254B (zh) 半導體模組
JP7501665B2 (ja) 半導体モジュール
US20250253257A1 (en) Semiconductor module
WO2025057610A1 (ja) 半導体装置
US20230345637A1 (en) Semiconductor device
JP2023105499A (ja) 半導体装置
CN120565520A (zh) 半导体装置以及外部连接主端子
JP2025177166A (ja) 半導体装置
WO2025225529A1 (ja) 半導体モジュール及び電子回路
JP2023129107A (ja) 半導体モジュール
CN116259581A (zh) 半导体模块
JP2025023739A (ja) 半導体モジュール
CN121889987A (zh) 压电振动元件以及压电器件
CN118872053A (zh) 半导体模块、电力转换装置以及半导体模块的制造方法
CN115117003A (zh) 一种功率半导体模块衬底

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 25814963

Country of ref document: EP

Kind code of ref document: A1