WO2025225529A1 - 半導体モジュール及び電子回路 - Google Patents

半導体モジュール及び電子回路

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WO2025225529A1
WO2025225529A1 PCT/JP2025/015248 JP2025015248W WO2025225529A1 WO 2025225529 A1 WO2025225529 A1 WO 2025225529A1 JP 2025015248 W JP2025015248 W JP 2025015248W WO 2025225529 A1 WO2025225529 A1 WO 2025225529A1
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WO
WIPO (PCT)
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terminal
semiconductor chip
gate control
electrode
wiring
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Pending
Application number
PCT/JP2025/015248
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English (en)
French (fr)
Inventor
純弥 湧口
雄司 森永
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shindengen Electric Manufacturing Co Ltd
Original Assignee
Shindengen Electric Manufacturing Co Ltd
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Filing date
Publication date
Application filed by Shindengen Electric Manufacturing Co Ltd filed Critical Shindengen Electric Manufacturing Co Ltd
Publication of WO2025225529A1 publication Critical patent/WO2025225529A1/ja
Pending legal-status Critical Current
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of AC power input into DC power output; Conversion of DC power input into AC power output
    • H02M7/42—Conversion of DC power input into AC power output without possibility of reversal
    • H02M7/44—Conversion of DC power input into AC power output without possibility of reversal by static converters
    • H02M7/48—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations

Definitions

  • the present invention relates to a semiconductor module and an electronic circuit.
  • FIG. 9 is a diagram showing the configuration of a semiconductor module 900 described in Patent Document 1.
  • first to fourth semiconductor chips Q1 to Q4 are mounted on corresponding wiring patterns 911 to 914, respectively.
  • the gate electrodes G of the first to fourth semiconductor chips Q1 to Q4 are connected to corresponding first to fourth gate control terminals GT1 to GT4 via first to fourth gate control wirings 921 to 924, respectively.
  • the source electrodes S of the first to fourth semiconductor chips Q1 to Q4 are connected to corresponding first to fourth sensing terminals ST1 to ST4 via first to fourth sensing wirings 931 to 934, respectively.
  • the first to fourth semiconductor chips Q1 to Q4 alternate between an operation in which both the first semiconductor chip Q1 and the fourth semiconductor chip Q4 are turned on and an operation in which both the third semiconductor chip Q3 and the second semiconductor chip Q2 are turned on, in response to gate control signals applied from the corresponding first to fourth gate control terminals GT1 to GT4 via the first to fourth gate control wirings 921 to 924.
  • main current refers to the current flowing from the power supply terminal 951 to the ground terminal 952, and in the following explanation, it may also be referred to simply as current.
  • the current path as shown by dashed line B in Figure 9, runs from the power supply terminal 951 through the third semiconductor chip Q3, from the second midpoint terminal 962 through a load (not shown), and then from the first midpoint terminal 961 through the second semiconductor chip Q2 to the earth terminal 952.
  • the current path shown by solid line A may also be referred to as current path A
  • the current path shown by dashed line B may also be referred to as current path B.
  • loss and ringing can occur due to parasitic inductance within the circuit.
  • their high slew rate and high operating frequency make loss and ringing more likely to occur due to parasitic inductance within the circuit. Ringing can occur not only in the drain (collector) voltage and current and source (emitter) voltage and current of the semiconductor chip, but also in the gate voltage and current.
  • the present invention was made to solve the above problems, and aims to provide a highly reliable semiconductor module and electronic circuit that can suppress ringing that occurs in the gate voltage and current of the semiconductor chips that make up the bridge circuit.
  • the semiconductor module of the present invention comprises first to fourth semiconductor chips, each having a first electrode, a second electrode, and a gate electrode; a power supply terminal to which the first electrode of the first semiconductor chip and the first electrode of the third semiconductor chip are connected; an earth terminal to which the second electrode of the second semiconductor chip and the second electrode of the fourth semiconductor chip are connected; a first midpoint terminal to which the second electrode of the first semiconductor chip and the first electrode of the second semiconductor chip are connected; a second midpoint terminal to which the second electrode of the third semiconductor chip and the first electrode of the fourth semiconductor chip are connected; a first gate control terminal connected to the gate electrode of the first semiconductor chip via a first gate control wiring; a second gate control terminal connected to the gate electrode of the second semiconductor chip via a second gate control wiring; a third gate control terminal connected to the gate electrode of the third semiconductor chip via a third gate control wiring; and a fourth gate control terminal connected to the gate electrode of the fourth semiconductor chip via a fourth gate control wiring, wherein the first semiconductor chip is the high side and the second semiconductor chip is the
  • a semiconductor module including a bridge circuit in which a first switching circuit having the third semiconductor chip on its high side and a second switching circuit having the fourth semiconductor chip on its low side are connected in parallel; the power supply terminal, the ground terminal, the first gate control terminal, and the third gate control terminal are arranged on one side of the semiconductor module so that the power supply terminal and the ground terminal are between the first gate control terminal and the third gate control terminal and so that the power supply terminal and the ground terminal are parallel; and the first midpoint terminal, the second midpoint terminal, the second gate control terminal, and the fourth gate control terminal are arranged on the other side of the semiconductor module so that the first midpoint terminal and the second midpoint terminal are between the second gate control terminal and the fourth gate control terminal and so that the first midpoint terminal and the second midpoint terminal are parallel; and when the semiconductor module is viewed from above, the second gate control wiring and the fourth gate control wiring are arranged so that there are no locations adjacent to or parallel to the through current path from the power supply terminal to the ground terminal.
  • the electronic circuit of the present invention comprises first to fourth semiconductor chips, each having a first electrode, a second electrode, and a gate electrode; a power supply terminal to which the first electrode of the first semiconductor chip and the first electrode of the third semiconductor chip are connected; an earth terminal to which the second electrode of the second semiconductor chip and the second electrode of the fourth semiconductor chip are connected; a first midpoint terminal to which the second electrode of the first semiconductor chip and the first electrode of the second semiconductor chip are connected; a second midpoint terminal to which the second electrode of the third semiconductor chip and the first electrode of the fourth semiconductor chip are connected; a first gate control terminal connected to the gate electrode of the first semiconductor chip via a first gate control wiring; a second gate control terminal connected to the gate electrode of the second semiconductor chip via a second gate control wiring; a third gate control terminal connected to the gate electrode of the third semiconductor chip via a third gate control wiring, and a fourth gate control terminal connected to the gate electrode of the fourth semiconductor chip via a fourth gate control wiring; and a bridge circuit configured in parallel in which a first switching circuit having the
  • a through-current path from the power supply terminal to the ground terminal may be formed for a very short time when each semiconductor chip is switched on and off.
  • the first semiconductor chip Q1 and the second semiconductor chip Q2 may both be conductive.
  • a through-current path is formed that runs from the power supply terminal 951 through the first semiconductor chip Q1, then through the second semiconductor chip Q2, and to the ground terminal 952.
  • the third semiconductor chip Q3 and the fourth semiconductor chip Q4 may both be conductive. In this case, as shown by the dashed-dotted line BB in FIG.
  • a through-current path is formed that runs from the power supply terminal 951 through the third semiconductor chip Q3, then through the fourth semiconductor chip Q4, and to the ground terminal 952.
  • the through current path indicated by the dashed dotted line AA may be referred to as the through current path AA
  • the through current path indicated by the dashed dotted line BB may be referred to as the through current path BB.
  • the second gate control wiring 922 is arranged so that there is a portion where it is adjacent to and parallel to the through-current path AA (particularly near the area indicated by the symbol AA1). Furthermore, the fourth gate control wiring 924 is arranged so that there is a portion where it is adjacent to and parallel to the through-current path BB (particularly near the area indicated by the symbol BB1).
  • the semiconductor module and electronic circuit of the present invention when the semiconductor module or electronic circuit is viewed in a plan view, the second gate control wiring and fourth gate control wiring are arranged so that there are no locations where they are adjacent to or parallel to the through-current path from the power supply terminal to the ground terminal. Therefore, with the semiconductor module and electronic circuit of the present invention, the second semiconductor chip and fourth semiconductor chip are less susceptible to the influence of the through-current path, and ringing that occurs in the gate voltage and current when the second semiconductor chip and fourth semiconductor chip are turned off can be suppressed. This makes the semiconductor module and electronic circuit of the present invention a highly reliable semiconductor module and electronic circuit that can suppress ringing that occurs in the gate voltage and current of the semiconductor chips that make up the bridge circuit.
  • FIG. 1 is a plan view of an internal configuration of a semiconductor module 1 according to an embodiment.
  • 2 is an enlarged view showing a main part of the semiconductor module 1 shown in FIG. 1.
  • FIG. 2 is an equivalent circuit diagram of a bridge circuit 100 in the semiconductor module 1 according to the embodiment.
  • FIG. FIG. 2 is a diagram in which a current path is added to FIG. 1.
  • 4 is a graph shown to explain the occurrence of ringing in the semiconductor module 1 according to the embodiment. 4 is a graph shown to explain the occurrence of ringing in the semiconductor module 1 according to the embodiment. 4 is a graph shown to explain the occurrence of ringing in the semiconductor module 1 according to the embodiment. 4 is a graph shown to explain the occurrence of ringing in the semiconductor module 1 according to the embodiment.
  • FIG. 10 is a plan view of the internal configuration of a semiconductor module 2 according to a modified example.
  • FIG. 1 is a diagram showing the configuration of a semiconductor module 900 described in Patent Document 1.
  • FIG. 1 is a plan view of the internal configuration of a semiconductor module 1 according to the embodiment.
  • Fig. 2 is an enlarged view of a main part of the semiconductor module 1 shown in Fig. 1.
  • Fig. 2 is an enlarged view of the main part of the semiconductor module 1 shown in Fig. 1, mainly including the first to fourth wiring patterns 10 to 40 and the semiconductor chips Q1 to Q4 mounted on the first to fourth wiring patterns 10 to 40.
  • some of the reference numerals that should be assigned to the components are omitted in Fig. 1, but these reference numerals are shown in Fig. 2.
  • the internal configuration of a semiconductor module 1 according to the embodiment will be described below with reference to Figs. 1 and 2.
  • the semiconductor module 1 includes first to fourth semiconductor chips Q1 to Q4, first to fourth wiring patterns 10 to 40, a power supply terminal (positive power supply terminal) 51, a ground terminal (negative power supply terminal) 52, a first midpoint terminal 61, and a second midpoint terminal 62.
  • first to fourth semiconductor chips Q1 to Q4 when the first to fourth semiconductor chips Q1 to Q4 are collectively described, they may be referred to as “semiconductor chips Q1 to Q4" without the terms “first” and “second.” Furthermore, when the first to fourth wiring patterns 10 to 40 are collectively described, they may be referred to as “wiring patterns 10 to 40" without the terms “first” and “second.” The first to fourth wiring patterns 10 to 40 refer to the first wiring pattern 10, second wiring pattern 20, third wiring pattern 30, and fourth wiring pattern 40.
  • the second wiring pattern 20 is a wiring pattern on which no semiconductor chips are mounted, and this will be described in detail below.
  • the first wiring pattern 10 is mounted with a first semiconductor chip Q1 and a third semiconductor chip Q3, the third wiring pattern 30 is mounted with a second semiconductor chip Q2, and the fourth wiring pattern 40 is mounted with a fourth semiconductor chip Q4.
  • the semiconductor module 1 includes a bridge circuit 100 (see the equivalent circuit in Figure 3) in which a first switching circuit SW1 (see the equivalent circuit in Figure 3 described below) with the first semiconductor chip Q1 of the semiconductor chips Q1 to Q4 as the high side and the second semiconductor chip Q2 as the low side is connected in parallel with a second switching circuit SW2 (see the equivalent circuit in Figure 3) with the third semiconductor chip Q3 as the high side and the fourth semiconductor chip Q4 as the low side.
  • a bridge circuit 100 see the equivalent circuit in Figure 3 in which a first switching circuit SW1 (see the equivalent circuit in Figure 3 described below) with the first semiconductor chip Q1 of the semiconductor chips Q1 to Q4 as the high side and the second semiconductor chip Q2 as the low side is connected in parallel with a second switching circuit SW2 (see the equivalent circuit in Figure 3) with the third semiconductor chip Q3 as the high side and the fourth semiconductor chip Q4 as the low side.
  • the power supply terminal 51 and earth terminal 52 are terminals that supply power to the bridge circuit, and when viewed in terms of current flow, the power supply terminal 51 is the current input side and the earth terminal 52 is the current output side.
  • the power supply terminal 51 has two power supply terminals 511 and 512, which may be referred to as the "first power supply terminal 511" and the "second power supply terminal 512.”
  • the first power supply terminal 511 and the second power supply terminal 512 are two separate power supply terminals, and the same voltage is applied to the first power supply terminal 511 and the second power supply terminal 512.
  • the first power supply terminal 511 is located close to the first semiconductor chip Q1
  • the second power supply terminal 512 is located close to the third semiconductor chip Q3.
  • the first power supply terminal 511 and the second power supply terminal 512 are located on either side of the ground terminal 52, sandwiching the ground terminal 52 therebetween.
  • first midpoint terminal 61 and the second midpoint terminal 62 are terminals to which a load (not shown) is connected.
  • the first midpoint terminal 61 is connected to the third wiring pattern 30, and the second midpoint terminal 62 is connected to the fourth wiring pattern 40.
  • the first midpoint terminal 61 and the second midpoint terminal 62 are arranged adjacent to each other.
  • the semiconductor chips Q1 to Q4 are described as being MOSFETs (Metal Oxide Semiconductor Field Effect Transistors), and are rectangular in shape when viewed from above.
  • the semiconductor module 1 according to the embodiment uses a vertical MOSFET as an example.
  • the wiring patterns 10 to 40 are formed on a DCB (Direct Copper Bonding) substrate 70, which is a ceramic substrate in which a metal (copper) is directly bonded to a base made of ceramic (alumina, aluminum nitride, silicon nitride, etc.).
  • the DCB substrate 70 may also be referred to simply as the substrate 70.
  • Each of the semiconductor chips Q1 to Q4 has a first electrode (hereinafter referred to as drain electrode D), a second electrode (hereinafter referred to as source electrode S), and a gate electrode G.
  • drain electrode D a first electrode
  • source electrode S a second electrode
  • gate electrode G a gate electrode
  • the semiconductor chips Q1 to Q4 are arranged so that the drain electrode D is on the surface of the semiconductor chips Q1 to Q4 facing the wiring patterns 10 to 40 (the back surface of the semiconductor chips Q1 to Q4).
  • the drain electrode D cannot be seen in the drawings, the symbol D indicating the drain electrode is not shown. However, in the specification, the symbol D will be used to refer to the drain electrode D of the first semiconductor chip Q1, for example. This is also true for the other semiconductor chips Q2 to Q4. Furthermore, the gate electrode G is provided on the surface of the semiconductor chips Q1 to Q4 on the source electrode S side.
  • the wiring patterns 10-40 will be described.
  • a recess 12 that has a concave shape when the first wiring pattern 10 is viewed in a plan view is formed within a predetermined range of one side 11 (referred to as the first side 11) of the multiple sides of the first wiring pattern 10.
  • the semiconductor module 1 of the multiple sides of the first wiring pattern 10, the side located on the upper side as shown in Figures 1 and 2 is referred to as the first side 11.
  • the "recess 12" is not a recess recessed in the thickness direction of the substrate 70, but rather a recess recessed downward along the y-axis on the plane of the substrate 70 when the first wiring pattern 10 is viewed in plan.
  • the first wiring pattern 10 has the first semiconductor chip Q1 and the third semiconductor chip Q3 mounted thereon, and the first power supply terminal 511 and the second power supply terminal 512 are connected thereto as power supply terminals 51.
  • the first power supply terminal 511 is located close to the first semiconductor chip Q1
  • the second power supply terminal 512 is located close to the third semiconductor chip Q3.
  • the first semiconductor chip Q1 and the third semiconductor chip Q3 are also located parallel to each other, sandwiching the recess 12 therebetween (with the recess 12 between them).
  • the position at which the recess 12 is formed is assumed to be approximately the center of the first wiring pattern 10 in the left-right direction along the x-axis shown in the figure.
  • the power supply terminal 51 which is the positive power supply terminal, has two power supply terminals: a first power supply terminal 511 and a second power supply terminal 512.
  • the first power supply terminal 511 is located close to the first semiconductor chip Q1 on the high side.
  • the second power supply terminal 512 is located close to the third semiconductor chip Q3 on the other high side. Therefore, when the first semiconductor chip Q1 and the third semiconductor chip Q3 are turned on, shorter current paths can be formed, which contributes to reducing the parasitic inductance of the bridge circuit.
  • the second wiring pattern 20 is surrounded on three sides by the recess 12 of the first wiring pattern 10, and is disposed so that a portion thereof protrudes outward (upward along the y-axis in the figure) from the opening of the recess 12. At least the portion of the second wiring pattern 20 protruding from the recess 12 has a tapered protrusion 23 having a first oblique side 21 and a second oblique side 22. Note that, below, the "tapered protrusion 23" may be referred to simply as the "protrusion 23" without the term "tapered”.
  • An earth terminal 52 is connected to the second wiring pattern 20. The earth terminal 52 is connected to the second wiring pattern 20 so as to straddle the first wiring pattern 10 without contacting it.
  • the second wiring pattern 20 has a shape that is symmetrical about the center line C of the second wiring pattern 20, which passes through the apex P of the convex portion 23.
  • shape that is symmetrical about the center line C is not strictly defined, and includes shapes that are slightly different on one side and the other side of the axis of symmetry (center line C).
  • the angle ⁇ (see Figure 2) between the first oblique side 21 and the second oblique side 22 of the convex portion 23 is not particularly limited, but is assumed to be 90 degrees in the semiconductor module 1 according to the embodiment. Therefore, the angle between the first oblique side 21 and the center line C, and the angle between the second oblique side 22 and the center line C are both 45 degrees.
  • the third wiring pattern 30 and the fourth wiring pattern 40 are arranged along the first wiring pattern 10. More specifically, the third wiring pattern 30 and the fourth wiring pattern 40 are arranged along the first wiring pattern 10 from one end of the first side 11 of the first wiring pattern 10, i.e., the left end 11a shown in the figure (see Figure 2), to the other end, i.e., the right end 11b shown in the figure (see Figure 2).
  • the third wiring pattern 30 is arranged on the left side of the first side 11 of the first wiring pattern 10 in the left-right direction along the x-axis
  • the fourth wiring pattern 40 is arranged on the right side of the first side 11 of the first wiring pattern 10 in the left-right direction along the x-axis.
  • the third wiring pattern 30 has a second semiconductor chip Q2 mounted thereon and a first midpoint terminal 61 connected thereto.
  • the third wiring pattern 30 has a horizontal portion 30a (see FIG. 2) extending left and right along the x-axis, and a vertical portion 30b (see FIG. 2) extending up and down along the y-axis.
  • the first midpoint terminal 61 is connected to the vertical portion 30b of the third wiring pattern 30, and extends upward along the y-axis.
  • the third wiring pattern 30 has a hypotenuse 31 (see Figure 2) that is formed along the first hypotenuse 21 of the convex portion 23 of the second wiring pattern 20.
  • the hypotenuse 31 faces the first hypotenuse 21 of the second wiring pattern 20 and is parallel to it.
  • the second semiconductor chip Q2 is disposed along the hypotenuse 31 of the third wiring pattern 30.
  • the fourth wiring pattern 40 has a fourth semiconductor chip Q4 mounted thereon and is connected to a second midpoint terminal 62.
  • the fourth wiring pattern 40 also has a horizontal portion 40a (see FIG. 2) extending left and right along the x-axis in the figure, and a vertical portion 40b (see FIG. 2) extending up and down along the y-axis.
  • the second midpoint terminal 62 is connected to the vertical portion 40b of the fourth wiring pattern 40, and extends upward in the figure along the y-axis.
  • the fourth wiring pattern 40 has a hypotenuse 41 (see Figure 2) that is formed along the second hypotenuse 22 of the convex portion 23 of the second wiring pattern 20.
  • the hypotenuse 41 faces the second hypotenuse 22 of the second wiring pattern 20 and is parallel to it.
  • the fourth semiconductor chip Q4 is arranged along the hypotenuse 41 of the fourth wiring pattern 40.
  • the first wiring pattern 10 has a shape that is symmetrical about an extension axis (not shown) that extends the center line C of the second wiring pattern 20 downward in the figure.
  • the third wiring pattern 30 and the fourth wiring pattern 40 are also arranged so as to have shapes that are symmetrical about an extension axis that extends the center line C of the second wiring pattern 20 upward in the figure.
  • shape that is symmetrical is not strictly defined, and includes shapes that are slightly different on one side and the other side of the symmetry axis.
  • the second wiring pattern 20 is surrounded by the first wiring pattern 10, the third wiring pattern 30, and the fourth wiring pattern 40, and is located near the center of the substrate 70.
  • the semiconductor chips Q1 to Q4 have a rectangular shape in plan view, which may be a square or a rectangle, but will be described here as a rectangle.
  • the first side and the second side opposite the first side are short sides
  • the third side and the fourth side opposite the third side are long sides.
  • the semiconductor chips Q1 to Q4 are assumed to be rectangular in shape with the long sides being slightly longer than the short sides.
  • the first side, which is one of the short sides of each semiconductor chip is referred to as the "first short side a1,” the second side, which is the other short side, is referred to as the “second short side a2”
  • the third side, which is one of the long sides, is referred to as the "first long side b1,”
  • the fourth side, which is the other long side is referred to as the "second long side b2.”
  • the first semiconductor chip Q1 as an example, the first side, which is one of the short sides of the first semiconductor chip Q1 is referred to as the "first short side a1,” the second side, which is the other short side, is referred to as the “second short side a2,"
  • the third side, which is one of the long sides, is referred to as the "first long side b1,” and the fourth side, which is the other long side, is referred to as the "second long side b2.”
  • the first semiconductor chip Q1 mounted on the first wiring pattern 10 is arranged such that the first short side a1, which is the first side of the first semiconductor chip Q1, is aligned along the first side 11 of the first wiring pattern 10.
  • the source electrode S which serves as the second electrode of the first semiconductor chip Q1 is connected to the third wiring pattern 30 via a second electrode connection member 81 (hereinafter referred to as the source connection member 81) such as an aluminum wire.
  • the source connection member 81 extends from the side of the first short side a1 of the first semiconductor chip Q1 in a direction perpendicular to the first short side a1 and is connected to the third wiring pattern 30.
  • the third semiconductor chip Q3 mounted on the first wiring pattern 10 has a first short side a1, which is a first side of the third semiconductor chip Q3, arranged along the first side 11 of the first wiring pattern 10.
  • a source electrode S which serves as a second electrode of the third semiconductor chip Q3, is connected to the fourth wiring pattern 40 via a second electrode connecting member 83 (hereinafter referred to as the source connecting member 83) such as an aluminum wire.
  • the source connecting member 83 extends from the side of the first short side a1 of the third semiconductor chip Q3 in a direction perpendicular to the first short side a1 and is connected to the fourth wiring pattern 40.
  • the first semiconductor chip Q1 and the third semiconductor chip Q3 are arranged on the first wiring pattern 10 so that the extension direction of the source connection member 81 connected to the first semiconductor chip Q1 is parallel to the extension direction of the source connection member 83 connected to the third semiconductor chip Q3.
  • the second semiconductor chip Q2 mounted on the third wiring pattern 30 has its first short side a1, which is its first side, arranged along the oblique side 31 formed on the third wiring pattern 30.
  • the source electrode S which serves as the second electrode of the second semiconductor chip Q2, is connected to the second wiring pattern 20 via a second electrode connection member 82 (hereinafter referred to as the source connection member 82), such as an aluminum wire.
  • the source connection member 82 extends from the side of the first short side a1 of the second semiconductor chip Q2 in a direction perpendicular to the first short side a1 and is connected to the second wiring pattern 20.
  • the fourth semiconductor chip Q4 mounted on the fourth wiring pattern 40 has its first short side a1, which is its first side, arranged along the oblique side 41 formed on the fourth wiring pattern 40.
  • the source electrode S which serves as the second electrode of the fourth semiconductor chip Q4, is connected to the second wiring pattern 20 via a second electrode connection member 84 (hereinafter referred to as the source connection member 84), such as an aluminum wire.
  • the source connection member 84 extends from the side of the first short side a1 of the fourth semiconductor chip Q4 in a direction perpendicular to the first short side a1 and is connected to the second wiring pattern 20.
  • the first short side a1 of the second semiconductor chip Q2 is arranged along the oblique side 31 formed on the third wiring pattern 30, and the first short side a1 of the fourth semiconductor chip Q4 mounted on the fourth wiring pattern 40 is arranged along the oblique side 41 formed on the fourth wiring pattern 40. Therefore, the second semiconductor chip Q2 and fourth semiconductor chip Q4 are arranged at an angle rather than parallel to each other.
  • wiring patterns 10-40 as wiring patterns formed on substrate 70.
  • first to fourth gate control wiring patterns 111-114 and first to fourth sensing wiring patterns 121-124 are also formed on substrate 70, as shown in FIGS. 1 and 2.
  • first to fourth gate control terminals GT1-GT4 are connected to first to fourth gate control wiring patterns 111-114
  • first to fourth sensing terminals ST1-ST4 are connected to first to fourth sensing wiring patterns 121-124.
  • first to fourth gate control wiring patterns 111 to 114 are connected to the gate electrodes G of the semiconductor chips Q1 to Q4 via connecting members such as aluminum wires. These connecting members are referred to as the first to fourth gate control wirings 131 to 134. Furthermore, the first to fourth sensing wiring patterns 121 to 124 are connected to the source electrodes S of the semiconductor chips Q1 to Q4 via connecting members such as aluminum wires. These connecting members are referred to as the first to fourth sensing wirings 141 to 144.
  • the first sensing terminal ST1 is arranged on one side of the semiconductor module 1, between the power supply terminal 51 (first power supply terminal 511 and second power supply terminal 512) and the ground terminal 52, and the first gate control terminal GT1.
  • the second sensing terminal ST2 is arranged on the other side of the semiconductor module 1, between the first midpoint terminal 61 and the second midpoint terminal 62, and the second gate control terminal GT2.
  • the third sensing terminal ST3 is arranged on one side of the semiconductor module 1, between the power supply terminal 51 (first power supply terminal 511 and second power supply terminal 512) and the ground terminal 52, and the third gate control terminal GT3.
  • the fourth sensing terminal ST4 is arranged on the other side of the semiconductor module 1, between the first midpoint terminal 61 and the second midpoint terminal 62, and the fourth gate control terminal GT4.
  • a first gate control wiring pattern 111 and a first sensing wiring pattern 121 are formed corresponding to the first semiconductor chip Q1.
  • the gate electrode G of the first semiconductor chip Q1 and the first gate control wiring pattern 111 are connected by a first gate control wiring 131. Therefore, the gate electrode G of the first semiconductor chip Q1 is connected to the first gate control terminal GT1 via the first gate control wiring 131.
  • the first gate control wiring 131 is connected to the gate electrode G of the semiconductor chip Q1 from the second short side a2 (see Figure 2) of the first semiconductor chip Q1.
  • the source electrode S of the first semiconductor chip Q1 and the first sensing wiring pattern 121 are connected by the first sensing wiring 141. Therefore, the source electrode S of the first semiconductor chip Q1 is connected to the first sensing terminal ST1 via the first sensing wiring 141. Note that, like the first gate control wiring 131, the first sensing wiring 141 is also connected to the source electrode S of the first semiconductor chip Q1 from the second short side a2 (see Figure 2) side of the first semiconductor chip Q1.
  • second to fourth gate control wiring patterns 112 to 114 and second to fourth sensing wiring patterns 122 to 124 are formed on the other semiconductor chips (second to fourth semiconductor chips Q2 to Q4), respectively.
  • the gate electrodes G of the second to fourth semiconductor chips Q2 to Q4 are connected to the second to fourth gate control wiring patterns 112 to 114 by second to fourth gate control wiring patterns 132 to 134.
  • the source electrodes S of the second to fourth semiconductor chips Q2 to Q4 are connected to the second to fourth sensing wiring patterns 122 to 124 by second to fourth sensing wiring patterns 142 to 144.
  • the gate electrodes G of the semiconductor chips Q2 to Q4 are connected to the second to fourth gate control terminals GT2 to GT4 via the second to fourth gate control wirings 132 to 134, and the source electrodes S of the semiconductor chips Q2 to Q4 are connected to the second to fourth sensing terminals ST2 to ST4 via the second to fourth sensing wirings 142 to 144.
  • the second to fourth gate control wirings 132 to 134 are connected to the gate electrodes G of the semiconductor chips Q2 to Q4 from the second short sides a2 (see FIG. 2) of the second to fourth semiconductor chips Q2 to Q4, and the second to fourth sensing wirings 142 to 144 are connected to the source electrodes S of the semiconductor chips Q2 to Q4 from the second short sides a2 (see FIG. 2) of the second to fourth semiconductor chips Q2 to Q4.
  • the power supply terminals 51 first power supply terminal 511 and second power supply terminal 512
  • the ground terminal 52 the first sensing terminal ST1, the first gate control terminal GT1, the third sensing terminal ST3, and the third gate control terminal GT3 are arranged in parallel.
  • the first power supply terminal 511 is arranged to the left of the earth terminal 52 in the figure
  • the second power supply terminal 512 is arranged to the right of the earth terminal 52 in the figure.
  • the first sensing terminal ST1 and the first gate control terminal GT1 are arranged in this order toward the left in the figure.
  • the third sensing terminal ST3 and the third gate control terminal GT3 are arranged in this order toward the right in the figure.
  • the first sensing terminal ST1 is interposed between the first power supply terminal 511 and the first gate control terminal GT1
  • the third sensing terminal ST3 is interposed between the second power supply terminal 512 and the third gate control terminal GT3.
  • the first gate control terminal GT1 and the third gate control terminal GT3 are positioned away from the power supply terminal 51 and the ground terminal 52, and are therefore less susceptible to the current flowing through the power supply terminal 51 and the ground terminal 52.
  • a first midpoint terminal 61, a second midpoint terminal 62, a second sensing terminal ST2, a second gate control terminal GT2, a fourth sensing terminal ST4, and a fourth gate control terminal GT4 are arranged in parallel.
  • first midpoint terminal 61 and the second midpoint terminal 62 are arranged in parallel in the center.
  • the second sensing terminal ST2 and the second gate control terminal GT2 are arranged in this order, moving leftward in the illustration.
  • the fourth sensing terminal ST4 and the fourth gate control terminal GT4 are arranged in this order, moving leftward in the illustration.
  • the second sensing terminal ST2 is interposed between the first midpoint terminal 61 and the first gate control terminal GT1
  • the fourth sensing terminal ST4 is interposed between the second midpoint terminal 62 and the fourth gate control terminal GT4.
  • the second gate control terminal GT2 and the fourth gate control terminal GT4 are positioned away from the first midpoint terminal 61 and the second midpoint terminal 62, and are therefore less susceptible to the influence of the current flowing through the first midpoint terminal 61 and the second midpoint terminal 62.
  • the semiconductor module 1 according to the embodiment has been described above, but the semiconductor module 1 according to the embodiment configured in this manner is sealed with resin and packaged.
  • the frame indicated by the reference numeral 150 represents the outer periphery of the package. This also applies to Figures 4 and 9, which will be described later.
  • FIG. 3 is an equivalent circuit diagram of the bridge circuit 100 in the semiconductor module 1 according to the embodiment. Note that in FIG. 3, the same components as those in FIGS. 1 and 2 are assigned the same reference numerals. As described above, the bridge circuit 100 represented by the equivalent circuit shown in FIG. 3 is configured such that a first switching circuit SW1, which has the first semiconductor chip Q1 as the high side and the second semiconductor chip Q2 as the low side, and a second switching circuit SW2, which has the third semiconductor chip Q3 as the high side and the fourth semiconductor chip Q4 as the low side, are connected in parallel. Note that in the bridge circuit 100 shown in FIG. 3, the first power supply terminal 511 and the second power supply terminal 512 are collectively referred to as power supply terminal 51.
  • both the first semiconductor chip Q1 and the fourth semiconductor chip Q4 are turned on. Furthermore, when a predetermined voltage is applied to the gate electrodes G of the third semiconductor chip Q3 and the second semiconductor chip Q2, both the third semiconductor chip Q3 and the second semiconductor chip Q2 are turned on.
  • the current path is as shown by solid line A in Figure 3, passing from the power supply terminal 51 through the first semiconductor chip Q1, from the first midpoint terminal 61 through a load (not shown), and then from the second midpoint terminal 62 through the fourth semiconductor chip Q4 to the ground terminal 52.
  • the current path is as shown by dashed line B in Figure 3, passing from the power supply terminal 51 through the third semiconductor chip Q3, from the second midpoint terminal 62 through a load (not shown), and then from the first midpoint terminal 61 through the second semiconductor chip Q2 to the ground terminal 52.
  • Figure 4 is a diagram in which current paths have been added to Figure 1, and the configuration of the semiconductor module 1 is the same as Figures 1 and 2.
  • Figure 4 mainly shows the reference numerals of the components necessary for explaining the current paths. For this reason, some of the reference numerals indicating the components shown in Figures 1 and 2 have been omitted in Figure 4.
  • the current path indicated by solid line A (current path A) and the current path indicated by dashed line B (current path B) in Figure 4 are schematic representations of the shortest current paths when current flows from the power supply terminal 51 (first power supply terminal 511 or second power supply terminal 512) of the semiconductor module 1, and the shortest current paths are referred to as "shortest current path A” and "shortest current path B.”
  • shortest current path A and shortest current path B shown in Figure 4 are schematic representations.
  • the current path indicated by the dashed-dotted line AA (current path AA) and the current path indicated by the dashed-dotted line BB (current path BB) in FIG. 4 are schematic representations of the current paths when a current (through current) flows from the power supply terminal 51 (first power supply terminal 511 or second power supply terminal 512) of the semiconductor module 1 to the earth terminal 52, and these current paths are referred to as the "through current path AA” and the "through current path BB.” Note that the "through current path AA” and the "through current path BB" shown in FIG. 4 are also shown schematically.
  • the second gate control wiring 132 and the fourth gate control wiring 134 are arranged so that there are no locations adjacent to or parallel to the through-current paths AA and BB that run from the power supply terminal 51 (first power supply terminal 511 or second power supply terminal 512) to the ground terminal 52.
  • adjacent with respect to the gate control wiring and current path means that there are no conductive members or other current paths between the gate control wiring and the current path.
  • parallel with respect to the gate control wiring and current path means that the extension direction of the gate control wiring and the direction of the current path are parallel or nearly parallel when the semiconductor module is viewed in a plan view.
  • “nearly parallel” with respect to two directions means that the relationship between the directions of the two directions is closer to parallel than perpendicular (the difference between the directions of the two directions is less than 45°).
  • the current path in this case refers to the path through which the current density is highest when a current is flowing.
  • the first gate control wiring 131 and the third gate control wiring 133 are also arranged so that there are no locations where they are adjacent to or parallel to the through current paths AA and BB.
  • the shortest current path A is a path that runs from the first power supply terminal 511, which is closer to the first semiconductor chip Q1, through the first wiring pattern 10 and to the first semiconductor chip Q1.
  • the current then flows from the drain electrode D (not shown) of the first semiconductor chip Q1 mounted on the first wiring pattern 10, via the source electrode S, through the source connection member 81, through the third wiring pattern 30, and to the first midpoint terminal 61.
  • the current then flows through a load (not shown), from the second midpoint terminal 62, to the fourth wiring pattern 40, and from the drain electrode D (not shown) of the fourth semiconductor chip Q4 mounted on the fourth wiring pattern 40, via the source electrode S, through the source connection member 84, through the second wiring pattern 20, and to the ground terminal 52.
  • the shortest current path B for the current is a path that starts from the second power supply terminal 512, which is closer to the third semiconductor chip Q3, enters the first wiring pattern 10, and reaches the third semiconductor chip Q3.
  • the current then flows from the drain electrode D (not shown) of the third semiconductor chip Q3 to the source electrode S, via the source connection member 83, through the fourth wiring pattern 40, and to the second midpoint terminal 62.
  • the current then passes through a load (not shown), enters the third wiring pattern 30 from the first midpoint terminal 61, and then flows from the drain electrode D (not shown) of the second semiconductor chip Q2 mounted on the third wiring pattern 30 to the source electrode S, from the source connection member 82, through the second wiring pattern 20, and to the ground terminal 52.
  • shortest current path A the shortest current path from power supply terminal 51 (first power supply terminal 511) to first midpoint terminal 61 will be referred to as first shortest current path A1 (see Figure 4), and the shortest current path from second midpoint terminal 62 to earth terminal 52 will be referred to as shortest current path A2 (see Figure 4).
  • shortest current path B the shortest current path from power supply terminal 51 (second power supply terminal 512) to second midpoint terminal 62 will be referred to as second shortest current path B1 (see Figure 4), and the shortest current path from first midpoint terminal 61 to earth terminal 52 will be referred to as shortest current path B2 (see Figure 4).
  • the second gate control wiring 132 of the second semiconductor chip Q2 is arranged so as to intersect with the first shortest current path A1 on the third wiring pattern 30 when the semiconductor module 1 is viewed in a plan view, as shown in FIG. 4.
  • the fourth gate control wiring 134 of the fourth semiconductor chip Q4 is arranged so as to intersect with the second shortest current path B1 on the fourth wiring pattern 40 when the semiconductor module 1 is viewed in a plan view, as shown in FIG. 4.
  • the second gate control wiring 132 of the second semiconductor chip Q2 is less affected by the current flowing through the first shortest current path A1. This makes it possible to suppress ringing that occurs in the second gate voltage and current when the second semiconductor chip Q2 turns off.
  • the fourth gate control wiring 134 of the fourth semiconductor chip Q4 is less affected by the current flowing through the second shortest current path B1. This makes it possible to further suppress ringing that occurs in the gate voltage and current of the fourth semiconductor chip Q4 when the fourth semiconductor chip Q4 turns off.
  • the shortest current paths A and B and the through current paths AA and BB are substantially the same paths (see FIG. 4). Therefore, with regard to the first gate control wiring 131 and the third gate control wiring 133, it can also be expressed as "the first gate control wiring 131 and the third gate control wiring 133 are arranged so that there are no locations where they are adjacent to or parallel with the shortest current paths A and B.”
  • FIG. 5A is a graph showing the current waveform of the phase current (current passing through the first midpoint terminal 61 and the second midpoint terminal 62) in the semiconductor module 1.
  • FIG. 5B is a graph showing a portion of FIG. 5A (the area indicated by the dashed rectangle E) enlarged in the horizontal direction.
  • the area indicated by the rectangle E in FIG. 5A includes the waveform when the second semiconductor chip Q2 is turned off.
  • the areas indicated by the rectangle E in FIGS. 5C, 6A, 6C, 7A, and 7C, which will be described later, also include the waveform when the second semiconductor chip Q2 is turned off.
  • FIG. 5C, 6A, 6C, 7A, and 7C which will be described later, also include the waveform when the second semiconductor chip Q2 is turned off.
  • FIG. 5C is a graph showing the Vds waveform (voltage waveform of the drain-source voltage) in the second semiconductor chip Q2 of the semiconductor module 1.
  • FIG. 5D is a graph showing a portion of FIG. 5C (the area indicated by the dashed rectangle E) enlarged in the horizontal direction.
  • Fig. 6A is a graph showing the Id waveform (current waveform of the drain current) in the first semiconductor chip Q1 of the semiconductor module 1.
  • Fig. 6B is a graph showing a portion of Fig. 6A (the area indicated by the dashed rectangle E) enlarged in the horizontal direction.
  • Fig. 6C is a graph showing the Id waveform in the second semiconductor chip Q2 of the semiconductor module 1.
  • Fig. 6D is a graph showing a portion of Fig. 6C (the area indicated by the dashed rectangle E) enlarged in the horizontal direction.
  • Fig. 7A is a graph showing the Vgs waveform (voltage waveform of the gate-source voltage) in the second semiconductor chip Q2 of the semiconductor module 1.
  • Fig. 7B is a graph showing a portion of Fig. 7A (the area indicated by the dashed rectangle E) enlarged in the horizontal direction.
  • Fig. 7C is a graph showing an Ig waveform (current waveform of the gate current) in the second semiconductor chip Q2 of the semiconductor module 1.
  • Fig. 7D is a graph showing a part of Fig. 7C (the area indicated by the rectangle E shown by the dashed line) enlarged in the horizontal direction.
  • the same phenomenon as the second semiconductor chip Q2 occurs in the fourth semiconductor chip Q4.
  • ringing occurs in the gate voltage and current of the fourth semiconductor chip Q4, mainly due to ringing in the through current path BB (see Figure 4).
  • ringing occurs in the gate voltage and current when second semiconductor chip Q2 and fourth semiconductor chip Q4 are turned off.
  • semiconductor module 1 there are no locations where second gate control wiring 132 and fourth gate control wiring 134 are adjacent to and parallel to through-current paths AA and BB, so the ringing in semiconductor module 1 is sufficiently suppressed.
  • the amplitude of the ringing in semiconductor module 1 is reduced to about 50% compared to the corresponding ringing in a semiconductor module (such as semiconductor module 900 shown in FIG. 9) where the second gate control wiring and fourth gate control wiring are adjacent to and parallel to the through-current paths. This indicates that the gate current and voltage are significantly affected by the current and voltage in the adjacent and parallel current paths.
  • the first gate control wiring 131 and the third gate control wiring 133 are also arranged so that there are no locations where they are adjacent to or parallel to the through current paths AA and BB.
  • the same effects as those of the second semiconductor chip Q2 and the fourth semiconductor chip Q4 are obtained in the first semiconductor chip Q1 and the third semiconductor chip Q3.
  • ringing in the gate voltage and current caused by ringing in the through current paths AA and BB is reduced in the first semiconductor chip Q1 and the third semiconductor chip Q3 as well.
  • the second gate control wiring 132 and the fourth gate control wiring 134 are arranged so that there are no locations adjacent to or parallel to the through-current paths AA and BB that run from the power supply terminal 51 (first power supply terminal 511 and second power supply terminal 512) to the ground terminal 52.
  • the second semiconductor chip Q2 and the fourth semiconductor chip Q4 are less susceptible to the influence of the through-current paths AA and BB, and ringing that occurs in the gate voltage and current when the second semiconductor chip Q2 and the fourth semiconductor chip Q4 are turned off can be suppressed. This prevents the second semiconductor chip Q2 and the fourth semiconductor chip Q4, which should actually be turned off, from mistakenly turning on, and suppresses damage to the switching elements.
  • the semiconductor module 1 according to the embodiment is a highly reliable semiconductor module that can suppress ringing that occurs in the gate voltage and current of the semiconductor chips that make up the bridge circuit.
  • the first gate control wiring 131 and the third gate control wiring 133 are also arranged so that there are no locations where they are adjacent to or parallel to the through-current paths AA and BB. Therefore, with the semiconductor module 1 according to the embodiment, the first semiconductor chip Q1 and the third semiconductor chip Q3 are also less susceptible to the influence of the through-current paths AA and BB, and ringing that occurs in the gate voltage and current when the first semiconductor chip Q1 and the third semiconductor chip Q3 are turned off can be suppressed.
  • the semiconductor module of the present invention may be configured such that "the earth terminals include two earth terminals, a first earth terminal and a second earth terminal, which are arranged on either side of the power supply terminal, sandwiching the power supply terminal therebetween.”
  • the power supply terminal 51 is arranged in the center of the substrate 70 in the left-right direction and connected to the first wiring pattern. Meanwhile, one first earth terminal and one second earth terminal are arranged on either side of the power supply terminal 51, and these two earth terminals are connected to the second wiring pattern 20 so as to straddle the first wiring pattern 10.
  • source connection members 81-84 made of wires or the like are used as connection members for connecting each source electrode S of semiconductor chips Q1-Q4 to the wiring pattern to which each source electrode S is connected.
  • connectors connection clips
  • connection members may also be used as connection members.
  • FIG 8 is a plan view of the internal configuration of a semiconductor module 2 according to a modified example.
  • the semiconductor module 2 is an example in which connectors are used as connection members for connecting each source electrode S of the semiconductor chips Q1 to Q4 to the wiring pattern.
  • the semiconductor module 2 in Figure 8 is illustrated as having a configuration basically similar to that of the semiconductor module 1 according to the embodiment.
  • connectors (connection clips) 91 to 94 are used as connection members (second electrode connection members, source connection members) for connecting each source electrode S of the semiconductor chips Q1 to Q4 to the wiring pattern.
  • the source electrode S of the first semiconductor chip Q1 is connected to the third wiring pattern 30 by a connector 91, and the source electrode S of the second semiconductor chip Q2 is connected to the second wiring pattern 20 by a connector 92. Furthermore, the source electrode S of the third semiconductor chip Q3 is connected to the fourth wiring pattern 40 by a connector 93, and the source electrode S of the fourth semiconductor chip Q4 is connected to the second wiring pattern 20 by a connector 94.
  • connection members that connect each source electrode S of semiconductor chips Q1-Q4 to the corresponding wiring pattern can have low impedance, thereby contributing to reducing parasitic inductance.
  • Figure 8 illustrates an example in which the source electrodes S of the semiconductor chips Q1 to Q4 and the corresponding wiring patterns to which they are connected are all connected by connectors 91 to 94
  • the source electrodes S of specific semiconductor chips among the source electrodes S of the semiconductor chips Q1 to Q4 may also be connected to the corresponding wiring patterns using connectors.
  • the source electrodes S of the first and third semiconductor chips Q1 and Q3 may be connected to the wiring patterns 30 and 40 using connectors 91 and 93.
  • the first to fourth sensing wirings 141 to 144 of the semiconductor chips Q1 to Q4 may be configured to have lower impedance than the first to fourth gate control wirings 131 to 134 of the semiconductor chips Q1 to Q4. Note that, for example, if the first to fourth sensing wirings 141 to 144 are made of wire, making the wire diameter larger than the first to fourth gate control wirings 131 to 134 can achieve this.
  • the second sensing wiring 142 of the second semiconductor chip Q2 and the fourth sensing wiring 144 of the fourth semiconductor chip Q4 have lower impedance than the second gate control wiring 132 and the fourth gate control wiring 134, the second gate control wiring 132 of the second semiconductor chip Q2 and the fourth gate control wiring 134 of the fourth semiconductor chip Q4 are less susceptible to the influence of the current flowing through the first shortest current path A1 or the second shortest current path B1, thereby further enhancing the effect of suppressing ringing that occurs in the gate voltage and current of the semiconductor chips Q2 and Q4.
  • the voltage induced on the second gate control wiring 132 and fourth gate control wiring 134 side is mitigated by the presence of the second and fourth sensing wirings 141, 144, thereby further enhancing the effect of suppressing ringing that occurs in the gate voltage and current of the second and fourth semiconductor chips Q2, Q4.
  • the shapes of the first wiring pattern 10 and the third and fourth wiring patterns 30, 40 are not limited to those shown in FIG. 1 and can be any suitable shape.
  • vertical MOSFETs are used as the semiconductor chips Q1 to Q4, but they are not limited to vertical MOSFETs and may be horizontal MOSFETs. Furthermore, semiconductor chips other than MOSFETs may be used as the semiconductor chips Q1 to Q4. For example, SiC-MOSFETs, GaNFETs, etc. may be used. Other semiconductor chips such as IGBTs (Insulated Gate Bipolar Transistors) may also be used. Furthermore, although the semiconductor chips Q1 to Q4 are rectangular in shape in the above-described embodiment, they may also be square in shape.
  • the substrate 70 is a DCB substrate, but is not limited to a DCB substrate.
  • other ceramic substrates such as an AMB (Active Metal Brazing) substrate, or copper-based or aluminum-based metal-based substrates, etc., can also be used as the substrate 70.
  • Metals other than copper (for example, aluminum) can also be used as the metal to be bonded to the ceramic substrate.
  • the present invention has been described using a semiconductor module as an example, but the present invention is not limited to this.
  • the present invention can also be applied to electronic circuits manufactured entirely or partially using discrete electronic components.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Inverter Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

半導体モジュール１の一方の側に、電源端子５１及びアース端子５２が第１、第３ゲート制御端子ＧＴ１，ＧＴ３の間に、電源端子５１とアース端子５２とが並列となるように配置されている。また、他方の側に、第１、第２中点端子６１，６２が第２、第４ゲート制御端子とＧＴ２，ＧＴ４との間に、第１、第２中点端子６１，６２が並列となるように配置されている。そして、電子モジュール１を平面視したとき、第２ゲート制御配線１３２及び第４ゲート制御配線１３４は、電源端子５１からアース端子５２に至る貫通電流経路ＡＡ，ＢＢと隣接して並行する箇所がないように配置されている。 半導体モジュール１は、ブリッジ回路を構成する半導体チップのゲート電圧・電流に発生するリンギングを抑制可能な、信頼性の高い半導体モジュールとなる。

Description

半導体モジュール及び電子回路 クロスリファレンス
　本出願は、日本国において２０２４年４月２６日に出願された特願２０２４－０７２６３５号に基づく優先権を主張するものであり、当該出願に記載された内容はすべて参照によりそのまま本明細書に援用される。
　本発明は、半導体モジュール及び電子回路に関する。
　半導体チップをスイッチング素子として用いたブリッジ回路が知られている（例えば、特許文献１参照）。図９は、特許文献１に記載されている半導体モジュール９００の構成を示す図である。半導体モジュール９００においては、第１～第４半導体チップＱ１～Ｑ４はそれぞれ対応する配線パターン９１１～９１４に搭載されている。また、第１～第４半導体チップＱ１～Ｑ４の各ゲート電極Ｇには、第１～第４ゲート制御配線９２１～９２４を介してそれぞれ対応する第１～第４ゲート制御端子ＧＴ１～ＧＴ４が接続されている。また、第１～第４半導体チップＱ１～Ｑ４の各ソース電極Ｓには、第１～第４センシング配線９３１～９３４を介してそれぞれ対応する第１～第４センシング端子ＳＴ１～ＳＴ４に接続されている。
　このようなブリッジ回路において、第１～第４半導体チップＱ１～Ｑ４は、それぞれ対応する第１～第４ゲート制御端子ＧＴ１～ＧＴ４から第１～第４ゲート制御配線９２１～９２４を介して付与されるゲート制御信号によって、第１半導体チップＱ１及び第４半導体チップＱ４がともにオンする動作と、第３半導体チップＱ３及び第２半導体チップＱ２がともにオンする動作とを交互に繰り返す。
　なお、第１半導体チップＱ１及び第４半導体チップＱ４がともにオンすると、第３半導体チップＱ３及び第２半導体チップＱ２はともにオフする。一方、第３半導体チップＱ３及び第２半導体チップＱ２がともにオンすると、第１半導体チップＱ１及び第４半導体チップＱ４はともにオフする。
　図９に記載されているブリッジ回路において、第１半導体チップＱ１及び第４半導体チップＱ４がともにオンしたときの主電流の電流経路は、図９の実線Ａで示すように、電源端子（正側の電源端子）９５１から第１半導体チップＱ１を通り、第１中点端子９６１から図示しない負荷を通った後に、第２中点端子９６２から第４半導体チップＱ４を通ってアース端子（負側の電源端子）９５２に至る経路である。なお、「主電流」は電源端子９５1からアース端子９５２に流れる電流を指しており、以下の説明では、単に電流と表記する場合もある。
　一方、第３半導体チップＱ３及び第２半導体チップＱ２がともにオンしたときの電流経路は、図９の破線Ｂで示すように、電源端子９５１から第３半導体チップＱ３を通り、第２中点端子９６２から図示しない負荷を通った後に、第１中点端子９６１から第２半導体チップＱ２を通ってアース端子９５２に至る経路である。なお、実線Ａで示す電流経路を電流経路Ａと表記し、破線Ｂで示す電流経路を電流経路Ｂと表記する場合もある。
国際公開第２０２０／２４１２３９号
　上記した半導体モジュール９００のようなブリッジ回路において、回路内の寄生インダクタンスが要因で損失やリンギングが発生することがある。特に、ワイドバンドギャップ半導体を使用する場合においては、その高スルーレートと高い動作周波数により、回路内の寄生インダクタンスが要因で損失やリンギングが発生し易い。リンギングは、半導体チップのドレイン（コレクタ）電圧・電流やソース（エミッタ）電圧・電流だけでなく、ゲート電圧・電流にも発生する。
　半導体モジュール９００は、上記したような動作を行うが、ブリッジ回路を構成する半導体チップがオン・オフ動作を繰り返す際に、半導体チップがオンからオフする際のゲート電圧・電流（ゲート電圧・電流の立下り）にリンギングが発生すると、本来、オフすべき半導体チップが誤オン動作してしまう場合があり、スイッチング素子の破損を招く恐れがある。
　そこで、本発明は、上記の問題を解決するためになされたものであり、ブリッジ回路を構成する半導体チップのゲート電圧・電流に発生するリンギングを抑制可能な、信頼性の高い半導体モジュール及び電子回路を提供することを目的とする。
　本発明の半導体モジュールは、それぞれが第１電極、第２電極及びゲート電極を有する第１～第４半導体チップと、前記第１半導体チップの前記第１電極及び前記第３半導体チップの前記第１電極が接続される電源端子と、前記第２半導体チップの前記第２電極及び前記第４半導体チップの前記第２電極が接続されるアース端子と、前記第１半導体チップの前記第２電極及び前記第２半導体チップの前記第１電極が接続される第１中点端子と、前記第３半導体チップの前記第２電極及び前記第４半導体チップの前記第１電極が接続される第２中点端子と、前記第１半導体チップの前記ゲート電極に第１ゲート制御配線を介して接続される第１ゲート制御端子、前記第２半導体チップの前記ゲート電極に第２ゲート制御配線を介して接続される第２ゲート制御端子、前記第３半導体チップの前記ゲート電極に第３ゲート制御配線を介して接続される第３ゲート制御端子、及び、前記第４半導体チップの前記ゲート電極に第４ゲート制御配線を介して接続される第４ゲート制御端子とを備え、前記第１半導体チップをハイサイドとし前記第２半導体チップをローサイドとする第１スイッチング回路と、前記第３半導体チップをハイサイドとし前記第４半導体チップをローサイドとする第２スイッチング回路とが並列に接続されたブリッジ回路が構成された半導体モジュールであって、前記半導体モジュールの一方の側に、前記電源端子、前記アース端子、前記第１ゲート制御端子、及び、前記第３ゲート制御端子が、前記電源端子及び前記アース端子が前記第１ゲート制御端子と前記第３ゲート制御端子との間に、かつ、前記電源端子と前記アース端子とが並列となるように、配置され、前記半導体モジュールの他方の側に、前記第１中点端子、前記第２中点端子、前記第２ゲート制御端子、及び、前記第４ゲート制御端子が、前記第１中点端子及び前記第２中点端子が前記第２ゲート制御端子と前記第４ゲート制御端子との間に、かつ、前記第１中点端子と前記第２中点端子とが並列となるように配置され、前記半導体モジュールを平面視したとき、前記第２ゲート制御配線及び前記第４ゲート制御配線は、前記電源端子から前記アース端子に至る貫通電流経路と隣接して並行する箇所がないように配置されていることを特徴とする。
　本発明の電子回路は、それぞれが第１電極、第２電極及びゲート電極を有する第１～第４半導体チップと、前記第１半導体チップの前記第１電極及び前記第３半導体チップの前記第１電極が接続される電源端子と、前記第２半導体チップの前記第２電極及び前記第４半導体チップの前記第２電極が接続されるアース端子と、前記第１半導体チップの前記第２電極及び前記第２半導体チップの前記第１電極が接続される第１中点端子と、前記第３半導体チップの前記第２電極及び前記第４半導体チップの前記第１電極が接続される第２中点端子と、前記第１半導体チップの前記ゲート電極に第１ゲート制御配線を介して接続される第１ゲート制御端子、前記第２半導体チップの前記ゲート電極に第２ゲート制御配線を介して接続される第２ゲート制御端子、前記第３半導体チップの前記ゲート電極に第３ゲート制御配線を介して接続される第３ゲート制御端子、及び、前記第４半導体チップの前記ゲート電極に第４ゲート制御配線を介して接続される第４ゲート制御端子とを備え、前記第１半導体チップをハイサイドとし前記第２半導体チップをローサイドとする第１スイッチング回路と、前記第３半導体チップをハイサイドとし前記第４半導体チップをローサイドとする第２スイッチング回路とが並列に接続されたブリッジ回路が構成された電子回路であって、前記電子回路を平面視したとき、前記第２ゲート制御配線及び前記第４ゲート制御配線は、前記電源端子から前記アース端子に至る貫通電流経路と隣接して並行する箇所がないように配置されていることを特徴とする。
　ところで、半導体チップをスイッチング素子として用いたブリッジ回路においては、各半導体チップのオン・オフ動作が切り替わる際に、電源端子からアース端子に至る貫通電流経路が、ごく短時間形成されることがある。例えば、半導体モジュール９００においては、第１半導体チップＱ１及び第２半導体チップＱ２がともに導通可能となる場合がある。この場合、図９において一点鎖線ＡＡで示すように、電源端子９５１から第１半導体チップＱ１を通り、その後第２半導体チップＱ２を通ってアース端子９５２に至る貫通電流経路が形成される。また、半導体モジュール９００においては、第３半導体チップＱ３及び第４半導体チップＱ４がともに導通可能となる場合もある。この場合、図９において二点鎖線ＢＢで示すように、電源端子９５１から第３半導体チップＱ３を通り、その後第４半導体チップＱ４を通ってアース端子９５２に至る貫通電流経路が形成される。なお、一点鎖線ＡＡで示す貫通電流経路を貫通電流経路ＡＡと表記し、二点鎖線ＢＢで示す貫通電流経路を貫通電流経路ＢＢと表記する場合もある。
　半導体モジュール９００においては、半導体モジュール９００を平面視したとき、第２ゲート制御配線９２２は、貫通電流経路ＡＡ（特に、符号ＡＡ１で示す付近）と隣接して並行する箇所があるように配置されている。また、第４ゲート制御配線９２４は、貫通電流経路ＢＢ（特に、符号ＢＢ１で示す付近）と隣接して並行する箇所があるように配置されている。本発明の発明者らの鋭意研究により、第２ゲート制御配線及び第４ゲート制御配線が上記のような配置である場合には、第２半導体チップ及び第４半導体チップのゲート電圧・電流にリンギングが発生しやすくなることが判明した（後述する実施形態の実施例参照。）。
　一方、本発明の半導体モジュール及び電子回路においては、半導体モジュール又は電子回路を平面視したとき、第２ゲート制御配線及び第４ゲート制御配線は、電源端子からアース端子に至る貫通電流経路と隣接して並行する箇所がないように配置されている。このため、本発明の半導体モジュール及び電子回路によれば、第２半導体チップ及び第４半導体チップが貫通電流経路の影響を受けにくくなり、第２半導体チップ及び第４半導体チップがオフする際においてゲート電圧・電流に発生するリンギングを抑制できる。これにより、本発明の半導体モジュール及び電子回路は、ブリッジ回路を構成する半導体チップのゲート電圧・電流に発生するリンギングを抑制可能な、信頼性の高い半導体モジュール及び電子回路となる。
実施形態に係る半導体モジュール１の内部構成を平面視した図である。 図１に示す半導体モジュール１の要部を拡大して示す図である。 実施形態に係る半導体モジュール１におけるブリッジ回路１００の等価回路図である。 図１に電流経路を付加した図である。 実施形態に係る半導体モジュール１におけるリンギングの発生を説明するために示すグラフである。 実施形態に係る半導体モジュール１におけるリンギングの発生を説明するために示すグラフである。 実施形態に係る半導体モジュール１におけるリンギングの発生を説明するために示すグラフである。 変形例に係る半導体モジュール２の内部構成を平面視した図である。 特許文献１に記載されている半導体モジュール９００の構成を示す図である。
　以下、本発明の半導体モジュール及び電子回路について、図に示す実施形態に基づいて説明する。以下に説明する実施形態は、特許請求の範囲に係る発明を限定するものではない。また、実施形態の中で説明されている諸要素及びその組み合わせの全てが本発明の解決手段に必須であるとは限らない。
[実施形態]
　図１は、実施形態に係る半導体モジュール１の内部構成を平面視した図である。
　図２は、図１に示す半導体モジュール１の要部を拡大して示す図である。図２は、図１に示す半導体モジュール１の要部として、主に、第１～第４配線パターン１０～４０及び当該第１～第４配線パターン１０～４０に搭載されている半導体チップＱ１～Ｑ４などが拡大されたものとなっている。
　なお、図面の煩雑化を防ぐために、図１においては、各構成要素に付すべき符号の一部が省略されているが、これらの符号は図２に示すこととする。以下、図１及び図２を参照して実施形態に係る半導体モジュール１の内部構成について説明する。
　実施形態に係る半導体モジュール１は、第１～第４半導体チップＱ１～Ｑ４、第１～第４配線パターン１０～４０、電源端子(正側の電源端子)５１、アース端子（負側の電源端子）５２、第１中点端子６１及び第２中点端子６２を備えている。以下の説明において、第１～第４半導体チップＱ１～Ｑ４をまとめて説明する場合には、「第１」、「第２」等を省略して、「半導体チップＱ１～Ｑ４」と表記する場合もある。また、第１～第４配線パターン１０～４０をまとめて説明する場合には、「第１」、「第２」等を省略して、「配線パターン１０～４０」と表記する場合もある。なお、第１～第４配線パターン１０～４０は、第１配線パターン１０、第２配線パターン２０、第３配線パターン３０及び第４配線パターン４０である。
　配線パターン１０～４０のうちの第２配線パターン２０は、半導体チップが搭載されない配線パターンであり、これについては詳細を後述する。そして、第１配線パターン１０には、第１半導体チップＱ１及び第３半導体チップＱ３が搭載され、第３配線パターン３０には第２半導体チップＱ２が搭載され、第４配線パターン４０には第４半導体チップＱ４が搭載されている。
　また、実施形態に係る半導体モジュール１は、半導体チップＱ１～Ｑ４のうちの第１半導体チップＱ１をハイサイドとし、第２半導体チップＱ２をローサイドとする第１スイッチング回路ＳＷ１（後述する図３の等価回路参照。）と、第３半導体チップＱ３をハイサイドとし、第４半導体チップＱ４をローサイドとする第２スイッチング回路ＳＷ２（図３の等価回路参照。）とが並列に接続されたブリッジ回路１００（図３の等価回路参照。）が構成されている。このようなブリッジ回路１００において、第１半導体チップＱ１及び第４半導体チップＱ４がともにオンする動作と、第３半導体チップＱ３及び第２半導体チップＱ２がともにオンする動作とを交互に繰り返す。
　ここで、電源端子５１、アース端子５２、第１中点端子６１，第２中点端子６２について図１及び図２を参照して説明する。電源端子５１及びアース端子５２は、ブリッジ回路に電力を供給する端子であり、電流の流れとしてみた場合、電源端子５１が電流の入力側、アース端子５２が電流の出力側となる。
　なお、実施形態に係る半導体モジュール１においては、電源端子５１は、２つの電源端子５１１，５１２を有しており、これら２つの電源端子５１１，５１２を「第１電源端子５１１」、「第２電源端子５１２」というように表記する場合もある。なお、第１電源端子５１１、第２電源端子５１２は、１つの電源端子を２つに分けたものであり、第１電源端子５１１及び第２電源端子５１２には、同じ電圧が印加される。また、第１電源端子５１１は、第１半導体チップＱ１に近い位置に配置されており、第２電源端子５１２は、第３半導体チップＱ３に近い位置に配置されている。第１電源端子５１１及び第２電源端子５１２は、アース端子５２を挟んで当該アース端子５２の両側に配置されている。
　一方、第１中点端子６１及び第２中点端子６２は、図示しない負荷が接続される端子である。第１中点端子６１は第３配線パターン３０に接続されており、第２中点端子６２は第４配線パターン４０に接続されている。これら第１中点端子６１と第２中点端子６２とは隣接配置されている。そして、第１半導体チップＱ１及び第４半導体チップＱ４がともにオンしたときと、第３半導体チップＱ３及び第２半導体チップＱ２がともにオンしたときとでは、第１中点端子６１と第２中点端子６２との間を流れる電流の向きが反転する。
　実施形態に係る半導体モジュール１においては、半導体チップＱ１～Ｑ４は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であるとし、その平面視形状は矩形をなしているものとして説明する。また、実施形態に係る半導体モジュール１においては、縦型ＭＯＳＦＥＴを用いた場合を例示する。また、実施形態に係る半導体モジュール１においては、配線パターン１０～４０は、セラミック（アルミナ、窒化アルミニウム、窒化ケイ素等）からなるベースに金属（銅）を直接接合したセラミック基板であるＤＣＢ（Direct Copper Bonding）基板７０上に形成されているものとする。以下、ＤＣＢ基板７０を単に基板７０と表記する場合もある。
　半導体チップＱ１～Ｑ４はそれぞれ第１電極（以下、ドレイン電極Ｄとして説明する。）と、第２電極(以下、ソース電極Ｓとして説明する。)と、ゲート電極Ｇとを有している。ここで、半導体チップＱ１～Ｑ４としては縦型ＭＯＳＦＥＴを用いた場合を例示しているため、半導体チップＱ１～Ｑ４は、ドレイン電極Ｄが半導体チップＱ１～Ｑ４における配線パターン１０～４０側の面（半導体チップＱ１～Ｑ４の裏面）となるように配置されている。
　従って、ドレイン電極Ｄは、図面上では目視できないため、ドレイン電極を示す符号Ｄは図示されていない。但し、明細書中では、例えば、第１半導体チップＱ１のドレイン電極Ｄというように符号Ｄを付して説明する。このことは他の半導体チップＱ２～Ｑ４においても同様である。また、ゲート電極Ｇは、半導体チップＱ１～Ｑ４におけるソース電極Ｓ側の面に設けられている。
　続いて、配線パターン１０～４０について説明する。第１配線パターン１０においては、当該第１配線パターン１０の複数の辺のうちの１つの辺１１（第１辺１１とする。）の所定範囲には、当該第１配線パターン１０を平面視したときに凹形状をなす凹部１２が形成されている。ここで、半導体モジュール１においては、第１配線パターン１０の複数の辺のうち、図１及び図２における図示の上側に位置する辺を第１辺１１としている。
　なお、「凹部１２」は、基板７０の厚み方向にへこんだ凹部ではなく、第１配線パターン１０を平面視したときに、基板７０の平面上において、図示のｙ軸に沿った下方向に凹状にへこんだ凹部である。
　また、第１配線パターン１０には、第１半導体チップＱ１及び第３半導体チップＱ３が搭載されているとともに、電源端子５１として第１電源端子５１１及び第２電源端子５１２が接続されている。なお、前述したように、第１電源端子５１１は、第１半導体チップＱ１に近い位置に配置されており、第２電源端子５１２は、第３半導体チップＱ３に近い位置に配置されている。また、第１半導体チップＱ１及び第３半導体チップＱ３は、凹部１２を挟むようにして（凹部１２を間に置いて）、互いに平行配置されている。なお、凹部１２が形成されている位置は、第１配線パターン１０における図示のｘ軸に沿った左右方向のほぼ中央付近であるとする。
　このように、実施形態に係る半導体モジュール１においては、正側の電源端子である電源端子５１は、第１電源端子５１１及び第２電源端子５１２の２つの電源端子を有しており、第１電源端子５１１は、ハイサイド側の一方の第１半導体チップＱ１に近い位置に配置されている。また、第２電源端子５１２は、ハイサイド側の他方の第３半導体チップＱ３に近い位置に配置されている。このため、第１半導体チップＱ１がオンする際及び第３半導体チップＱ３がオンする際には、それぞれにおいて、より短い電流経路を形成することができ、ブリッジ回路の寄生インダクタンスの低減化に寄与できる。
　続いて、第２配線パターン２０について説明する。第２配線パターン２０は、第１配線パターン１０の凹部１２によって三方が囲まれ、一部が当該凹部１２の開口から外方（図示のｙ軸に沿った上方向）に突出するように配置されている。そして、第２配線パターン２０における少なくとも凹部１２から突出する部分には、第１斜辺２１及び第２斜辺２２を有する先細り形状の凸部２３が形成されている。なお、「先細り形状の凸部２３」は、以下では「先細り形状の」を省略して、単に「凸部２３」と表記する場合もある。また、第２配線パターン２０にはアース端子５２が接続されている。なお、アース端子５２は、第１配線パターン１０を非接触で跨ぐようにして第２配線パターン２０に接続されている。
　また、第２配線パターン２０は、実施形態に係る半導体モジュール１においては、凸部２３の頂点Ｐを通る当該第２配線パターン２０の中心線Ｃを対称軸とする線対称の形状となっているものとする。但し、ここでの線対称の形状というのは、厳密なものではなく、対称軸（中心線Ｃ）を中心とする一方の側と他方の側とで形状が多少異なるものを含むものとする。
　ここで、凸部２３の第１斜辺２１と第２斜辺２２とのなす角度θ（図２参照。）は、特に限定されるものではないが、実施形態に係る半導体モジュール１においては９０度であるとする。このため、第１斜辺２１と中心線Ｃとのなす角度、及び、第２斜辺２２と中心線Ｃとのなす角度はそれぞれ４５度である。
　続いて、第３配線パターン３０及び第４配線パターン４０について説明する。第３配線パターン３０及び第４配線パターン４０は、第１配線パターン１０に沿って配置されている。詳しく説明すると、第３配線パターン３０及び第４配線パターン４０は、第１配線パターン１０の第１辺１１における一方の端部すなわち図示の左端部１１ａ（図２参照。）から他方の端部すなわち図示の右端部１１ｂ（図２参照。）に沿って配置されている。ここで、第３配線パターン３０は、図１及び図２に示すように、第１配線パターン１０の第１辺１１のｘ軸に沿った左右方向の左側に配置されており、第４配線パターン４０は、第１配線パターン１０の第１辺１１のｘ軸に沿った左右方向の右側に配置されている。
　第３配線パターン３０には、第２半導体チップＱ２が搭載されているとともに、第１中点端子６１が接続されている。また、第３配線パターン３０は、図示のｘ軸に沿った左右方向に延在する水平部３０ａ（図２参照。）とｙ軸に沿った上下方向に延在する垂直部３０ｂ（図２参照。）とを有している。なお、第１中点端子６１は、第３配線パターン３０の垂直部３０ｂに接続されており、ｙ軸に沿って図示の上方向に延出している。
　また、第３配線パターン３０には、第２配線パターン２０の凸部２３が有する第１斜辺２１に沿った斜辺３１（図２参照。）が形成されている。斜辺３１は第２配線パターン２０の第１斜辺２１に対向し、かつ、平行となっている。なお、第２半導体チップＱ２は、第３配線パターン３０の斜辺３１に沿って配置されている。
　一方、第４配線パターン４０には、第４半導体チップＱ４が搭載されているとともに、第２中点端子６２が接続されている。また、第４配線パターン４０は、図示におけるｘ軸に沿った左右方向に延在する水平部４０ａ（図２参照。）とｙ軸に沿った上下方向に延在する垂直部４０ｂ（図２参照。）とを有している。なお、第２中点端子６２は、第４配線パターン４０の垂直部４０ｂに接続されており、ｙ軸に沿って図示の上方向に延出している。
　また、第４配線パターン４０には、第２配線パターン２０の凸部２３が有する第２斜辺２２に沿った斜辺４１（図２参照。）が形成されている。斜辺４１は第２配線パターン２０の第２斜辺２２に対向し、かつ、平行となっている。なお、第４半導体チップＱ４は、第４配線パターン４０の斜辺４１に沿って配置されている。
　なお、実施形態に係る半導体モジュール１においては、第１配線パターン１０は、第２配線パターン２０の中心線Ｃを図示の下方向に延長した延長軸(図示せず。)を対称軸とする線対称の形状となっているものとする。また、第３配線パターン３０と第４配線パターン４０とは、第２配線パターン２０の中心線Ｃを図示の上方向に延長した延長軸を対称軸として線対称の形状となるように配置されている。但し、この場合においても、線対称の形状というのは、厳密なものではなく、対称軸を中心とする一方の側と他方の側とで形状が多少異なるものを含むものとする。
　配線パターン１０～４０がこのような配置となっていることにより、第２配線パターン２０は、第１配線パターン１０、第３配線パターン３０及び第４配線パターン４０で囲まれており、基板７０の中央部付近に位置するものとなる。
　ところで、実施形態に係る半導体モジュール１においては、半導体チップＱ１～Ｑ４は平面視形状が矩形であり、正方形であってもよく、また、長方形であってもよいが、ここでは、長方形であるとして説明する。そして、半導体チップＱ１～Ｑ４のそれぞれの複数の辺すなわち第１辺～第４辺のうちの第１辺と当該第１辺とは反対側の第２辺とがそれぞれ短辺であり、第３辺と当該第３辺とは反対側の第４辺とがそれぞれ長辺であるとする。
但し、半導体チップＱ１～Ｑ４は、長辺が短辺に比べてやや長い程度の長方形であるとする。
　ここで、図２に示すように、半導体チップＱ１～Ｑ４において、個々の半導体チップの一方の短辺である第１辺を「第１短辺ａ１」、他方の短辺である第２辺を「第２短辺ａ２」とし、一方の長辺である第３辺を「第１長辺ｂ１」、他方の長辺である第４辺を「第２長辺ｂ２」とする。これを第１半導体チップＱ１を例にとって説明すると、当該第１半導体チップＱ１の一方の短辺である第１辺を「第１短辺ａ１」、他方の短辺である第２辺を「第２短辺ａ２」とし、一方の長辺である第３辺を「第１長辺ｂ１」、他方の長辺である第４辺を「第２長辺ｂ２」とする。これは、他の半導体チップＱ２～Ｑ４においても同様である（図２参照。）。
　第１配線パターン１０に搭載されている第１半導体チップＱ１は、図２に示すように、当該第１半導体チップＱ１の第１辺である第１短辺ａ１が第１配線パターン１０の第１辺１１に沿って配置されている。そして、当該第１半導体チップＱ１の第２電極としてのソース電極Ｓがアルミニウムワイヤーなどの第２電極接続部材８１（以下、ソース接続部材８１とする。）を介して第３配線パターン３０に接続されている。なお、ソース接続部材８１は、第１半導体チップＱ１の第１短辺ａ１の側から当該第１短辺ａ１に直交する方向に延出して第３配線パターン３０に接続されている。
　また、第１配線パターン１０に搭載されている第３半導体チップＱ３は、図２に示すように、当該第３半導体チップＱ３の第１辺である第１短辺ａ１が第１配線パターン１０の第１辺１１に沿って配置されている。そして、当該第３半導体チップＱ３の第２電極としてのソース電極Ｓがアルミニウムワイヤーなどの第２電極接続部材８３（以下、ソース接続部材８３とする。）を介して第４配線パターン４０に接続されている。なお、ソース接続部材８３は、第３半導体チップＱ３の第１短辺ａ１の側から当該第１短辺ａ１に直交する方向に延出して第４配線パターン４０に接続されている。
　従って、実施形態に係る半導体モジュール１においては、第１半導体チップＱ１及び第３半導体チップＱ３は、第１半導体チップＱ１に接続されているソース接続部材８１の延出方向と、第３半導体チップＱ３に接続されているソース接続部材８３の延出方向とが平行となるように第１配線パターン１０に配置されている。
　また、第３配線パターン３０に搭載されている第２半導体チップＱ２は、図２に示すように、当該第２半導体チップＱ２の第１辺である第１短辺ａ１が第３配線パターン３０に形成されている斜辺３１に沿って配置されている。そして、当該第２半導体チップＱ２の第２電極としてのソース電極Ｓがアルミニウムワイヤーなどの第２電極接続部材８２（以下、ソース接続部材８２とする。）を介して第２配線パターン２０に接続されている。なお、ソース接続部材８２は、第２半導体チップＱ２の第１短辺ａ１の側から当該第１短辺ａ１に直交する方向に延出して第２配線パターン２０に接続されている。
　また、第４配線パターン４０に搭載されている第４半導体チップＱ４は、図２に示すように、当該第４半導体チップＱ４の第１辺である第１短辺ａ１が第４配線パターン４０に形成されている斜辺４１に沿って配置されている。そして、当該第４半導体チップＱ４の第２電極としてのソース電極Ｓがアルミニウムワイヤーなどの第２電極接続部材８４（以下、ソース接続部材８４とする。）を介して第２配線パターン２０に接続されている。なお、ソース接続部材８４は、第４半導体チップＱ４の第１短辺ａ１の側から当該第１短辺ａ１に直交する方向に延出して第２配線パターン２０に接続されている。
　ここで、第３配線パターン３０に搭載されている第２半導体チップＱ２と第４配線パターン４０に搭載されている第４半導体チップＱ４とに注目してみると、第２半導体チップＱ２は、当該第２半導体チップＱ２の第１短辺ａ１が第３配線パターン３０に形成されている斜辺３１に沿って配置され、また、第４配線パターン４０に搭載されている第４半導体チップＱ４は、当該第４半導体チップＱ４の第１短辺ａ１が第４配線パターン４０に形成されている斜辺４１に沿って配置されている。このため、これら第２半導体チップＱ２と第４半導体チップＱ４とは、互いに平行配置とならずに斜め配置となる。
　以上、基板７０に形成されている配線パターンとして、配線パターン１０～４０について説明したが、基板７０には配線パターン１０～４０の他に、図１及び図２に示すように、第１～第４ゲート制御配線パターン１１１～１１４と、第１～第４センシング配線パターン１２１～１２４とが形成されている。そして、第１～第４ゲート制御配線パターン１１１～１１４には、図１に示すように、第１～第４ゲート制御端子ＧＴ１～ＧＴ４が接続されており、第１～第４センシング配線パターン１２１～１２４には、図１に示すように、第１～第４センシング端子ＳＴ１～ＳＴ４が接続されている。
　また、第１～第４ゲート制御配線パターン１１１～１１４は、半導体チップＱ１～Ｑ４の各ゲート電極Ｇにそれぞれアルミニウムワイヤーなどの接続部材を介して接続されている。これらの接続部材を第１～第４ゲート制御配線１３１～１３４とする。また、第１～第４センシング配線パターン１２１～１２４は、半導体チップＱ１～Ｑ４の各ソース電極Ｓにそれぞれアルミニウムワイヤーなどの接続部材を介して接続されている。これらの接続部材を第１～第４センシング配線１４１～１４４とする。
　半導体モジュール１においては、第１センシング端子ＳＴ１は、半導体モジュール１の一方の側に、かつ、電源端子５１（第１電源端子５１１及び第２電源端子５１２）及びアース端子５２と第１ゲート制御端子ＧＴ１との間に配置されている。また、第２センシング端子ＳＴ２は、半導体モジュール１の他方の側に、かつ、第１中点端子６１及び第２中点端子６２と第２ゲート制御端子ＧＴ２との間に配置されている。また、第３センシング端子ＳＴ３は、半導体モジュール１の一方の側に、かつ、電源端子５１（第１電源端子５１１及び第２電源端子５１２）及びア－ス端子５２と第３ゲート制御端子ＧＴ３との間に配置されている。また、第４センシング端子ＳＴ４は、半導体モジュール１の他方の側に、かつ、第１中点端子６１及び第２中点端子６２と第４ゲート制御端子ＧＴ４との間に配置されている。
　ここで、第１半導体チップＱ１を例にとって説明すると、当該第１半導体チップＱ１に対応して第１ゲート制御配線パターン１１１と第１センシング配線パターン１２１とが形成されている。そして、第１半導体チップＱ１のゲート電極Ｇと第１ゲート制御配線パターン１１１との間は、第１ゲート制御配線１３１によって接続されている。従って、第１半導体チップＱ１のゲート電極Ｇは、第１ゲート制御配線１３１を介して第１ゲート制御端子ＧＴ１に接続されることとなる。なお、第１ゲート制御配線１３１は、第１半導体チップＱ１の第２短辺ａ２（図２参照。）側から当該半導体チップＱ１のゲート電極Ｇに接続されている。
　また、第１半導体チップＱ１のソース電極Ｓと第１センシング配線パターン１２１との間は、第１センシング配線１４１によって接続されている。従って、第１半導体チップＱ１のソース電極Ｓは、第１センシング配線１４１を介して第１センシング端子ＳＴ１に接続されることとなる。なお、第１センシング配線１４１も第１ゲート制御配線１３１と同様に、第１半導体チップＱ１の第２短辺ａ２（図２参照。）側から当該半導体チップＱ１のソース電極Ｓに接続されている。
　他の半導体チップ（第２～第４半導体チップＱ２～Ｑ４）においても同様に、第２～第４半導体チップＱ２～Ｑ４のそれぞれに対応して、第２～第４ゲート制御配線パターン１１２～１１４と第２～第４センシング配線パターン１２２～１２４とがそれぞれに形成されている。そして、第２～第４半導体チップＱ２～Ｑ４の各ゲート電極Ｇと第２～第４ゲート制御配線パターン１１２～１１４との間は、第２～第４ゲート制御配線１３２～１３４によって接続されている。また、第２～第４半導体チップＱ２～Ｑ４の各ソース電極Ｓと第２～第４センシング配線パターン１２２～１２４との間は、第２～第４センシング配線１４２～１４４によって接続されている。
　従って、半導体チップＱ２～Ｑ４の各ゲート電極Ｇは、第２～第４ゲート制御配線１３２～１３４を介して第２～第４ゲート制御端子ＧＴ２～ＧＴ４に接続され、半導体チップＱ２～Ｑ４の各ソース電極Ｓは、第２～第４センシング配線１４２～１４４を介して第２～第４センシング端子ＳＴ２～ＳＴ４に接続されることとなる。
　なお、当該第２～第４半導体チップＱ２～Ｑ４においても、第２～第４ゲート制御配線１３２～１３４は、第２～第４半導体チップＱ２～Ｑ４の各第２短辺ａ２（図２参照。）の側から半導体チップＱ２～Ｑ４の各ゲート電極Ｇに接続され、第２～第４センシング配線１４２～１４４は、第２～第４半導体チップＱ２～Ｑ４の各第２短辺ａ２（図２参照。）の側から半導体チップＱ２～Ｑ４の各ソース電極Ｓに接続されている。
　ところで、このように構成されている実施形態に係る半導体モジュール１は、図１に示すように、半導体モジュール１の一方の側（第１配線パターン１０が配置されている側）には、電源端子５１（第１電源端子５１１及び第２電源端子５１２）、アース端子５２、第１センシング端子ＳＴ１、第１ゲート制御端子ＧＴ１、第３センシング端子ＳＴ３、第３ゲート制御端子ＧＴ３が並列かつ平行に配置されている。
　具体的には、アース端子５２を中心にして、当該アース端子５２の図示左側に第１電源端子５１１が配置され、アース端子５２の図示右側に第２電源端子５１２が配置されている。そして、第１電源端子５１１の図示左側には、第１センシング端子ＳＴ１及び第１ゲート制御端子ＧＴ１が、図示の左方に向かって、第１センシング端子ＳＴ１、第１ゲート制御端子ＧＴ１の順で配置されている。また、第２電源端子５１２の図示右側には、第３センシング端子ＳＴ３及び第３ゲート制御端子ＧＴ３が、図示の右方に向かって、第３センシング端子ＳＴ３、第３ゲート制御端子ＧＴ３の順で配置されている。
　電源端子５１（第１電源端子５１１及び第２電源端子５１２）、アース端子５２、第１ゲート制御端子ＧＴ１、第１センシング端子ＳＴ１、第３ゲート制御端子ＧＴ３、第３センシング端子ＳＴ３がこのように配置されることにより、第１電源端子５１１と第１ゲート制御端子ＧＴ１との間には第１センシング端子ＳＴ１が介在し、第２電源端子５１２と第３ゲート制御端子ＧＴ３との間には第３センシング端子ＳＴ３が介在することとなる。これにより、第１ゲート制御端子ＧＴ１及び第３ゲート制御端子ＧＴ３は、電源端子５１及びアース端子５２から離間した位置となるため、電源端子５１及びアース端子５２を流れる電流の影響を受けにくくなる。
　また、半導体モジュール１の他方の側（第３配線パターン３０及び第４配線パターン４０が配置されている側）には、図１に示すように、第１中点端子６１、第２中点端子６２、第２センシング端子ＳＴ２、第２ゲート制御端子ＧＴ２、第４センシング端子ＳＴ４、第４ゲート制御端子ＧＴ４が並列かつ平行に配置されている。
　具体的には、第１中点端子６１及び第２中点端子６２が中央部に並列配置されている。そして、第１中点端子６１の図示左側には、第２センシング端子ＳＴ２、第２ゲート制御端子ＧＴ２が、図示の左方に向かって、第２センシング端子ＳＴ２、第２ゲート制御端子ＧＴ２の順で配置されている。また、第２中点端子６２の図示右側には、第４センシング端子ＳＴ４、第４ゲート制御端子ＧＴ４が、図示の左方に向かって、第４センシング端子ＳＴ４、第４ゲート制御端子ＧＴ４の順で配置されている。
　第１中点端子６１、第２中点端子６２、第２センシング端子ＳＴ２、第２ゲート制御端子ＧＴ２、第４センシング端子ＳＴ４、第４ゲート制御端子ＧＴ４がこのように配置されることにより、第１中点端子６１と第１ゲート制御端子ＧＴ１との間には第２センシング端子ＳＴ２が介在し、第２中点端子６２と第４ゲート制御端子ＧＴ４との間には第４センシング端子ＳＴ４が介在することとなる。これにより、第２ゲート制御端子ＧＴ２及び第４ゲート制御端子ＧＴ４は、第１中点端子６１及び第２中点端子６２から離間した位置となるため、第１中点端子６１及び第２中点端子６２を流れる電流の影響を受けにくくなる。
　以上、実施形態に係る半導体モジュール１に構成について説明したが、このように構成されている実施形態に係る半導体モジュール１は、樹脂封止されてパッケージ化されている。図１においては、符号１５０で示す枠がパッケージの外周を表している。これは、後述する図４及び図９においても同様である。
　図３は、実施形態に係る半導体モジュール１におけるブリッジ回路１００の等価回路図である。なお、図３において、図１及び図２と同一構成要素には同一符号が付されている。図３に示すような等価回路で表されているブリッジ回路１００は、前述したように、第１半導体チップＱ１をハイサイドとし、第２半導体チップＱ２をローサイドとする第１スイッチング回路ＳＷ１と、第３半導体チップＱ３をハイサイドとし、第４半導体チップＱ４をローサイドとする第２スイッチング回路ＳＷ２とが並列に接続された構成となっている。なお、図３に示すブリッジ回路１００においては、第１電源端子５１１及び第２電源端子５１２は、ひとまとめにして電源端子５１として示されている。
　このようなブリッジ回路１００において、第１半導体チップＱ１及び第４半導体チップＱ４の各ゲート電極Ｇに所定の電圧が印加されることにより、第１半導体チップＱ１及び第４半導体チップＱ４がともにオンする。また、第３半導体チップＱ３及び第２半導体チップＱ２の各ゲート電極Ｇに所定の電圧が印加されることにより、第３半導体チップＱ３及び第２半導体チップＱ２がともにオンする。
　ここで、第１半導体チップＱ１及び第４半導体チップＱ４がともにオンしたときの電流経路は、図３の実線Ａで示すように、電源端子５１から第１半導体チップＱ１を通り、第１中点端子６１から図示しない負荷を通った後に、第２中点端子６２から第４半導体チップＱ４を通ってアース端子５２に至る経路である。
　一方、第３半導体チップＱ３及び第２半導体チップＱ２がともにオンしたときの電流経路は、図３の破線Ｂで示すように、電源端子５１から第３半導体チップＱ３を通り、第２中点端子６２から図示しない負荷を通った後に、第１中点端子６１から第２半導体チップＱ２を通ってアース端子５２に至る経路である。
　このような電流経路を図４において説明する。図４は図１に電流経路を付加した図であり、半導体モジュール１としての構成は図１及び図２と同様である。但し、図４においては、主に、電流経路の説明に必要な構成要素の符号が記載されている。このため、図４においては、図１及び図２に示した各構成要素を示す符号の一部が省略されている。
　なお、図４において実線Ａで示されている電流経路（電流経路Ａ）及び破線Ｂで示されている電流経路（電流経路Ｂ）は、それぞれ半導体モジュール１の電源端子５１（第１電源端子５１１又は第２電源端子５１２）から電流が流れる際の最短の電流経路を模式的に示すものであり、最短の電流経路を「最短電流経路Ａ」及び「最短電流経路Ｂ」とする。なお、図４において示されている「最短電流経路Ａ」及び「最短電流経路Ｂ」は、模式的に示されているものである。
　また、図４において一点鎖線ＡＡで示されている電流経路（電流経路ＡＡ）及び二点鎖線ＢＢで示されている電流経路（電流経路ＢＢ）は、それぞれ半導体モジュール１の電源端子５１（第１電源端子５１１又は第２電源端子５１２）からアース端子５２に電流（貫通電流）が流れる際の電流経路を模式的に示すものであり、これらの電流経路を「貫通電流経路ＡＡ」及び「貫通電流経路ＢＢ」とする。なお、図４において示されている「貫通電流経路ＡＡ」及び「貫通電流経路ＢＢ」も、模式的に示されているものである。
　半導体モジュール１を平面視したとき、第２ゲート制御配線１３２及び第４ゲート制御配線１３４は、電源端子５１（第１電源端子５１１又は第２電源端子５１２）からアース端子５２に至る貫通電流経路ＡＡ，ＢＢと隣接して並行する箇所がないように配置されている。本明細書において、ゲート制御配線及び電流経路に関する「隣接」とは、ゲート制御配線と電流経路との間に導電性の部材や他の電流経路が存在しないことをいう。また、本明細書において、ゲート制御配線及び電流経路に関する「並行」とは、半導体モジュールを平面視したときに、ゲート制御配線の延出方向と電流経路の進行方向とが平行又は平行に近い状態であることをいう。本明細書において、２つの方向について「平行に近い状態である」とは、２つの方向の進行方向の関係が直角よりも平行に近い（２つの方向の進行方向の差異が４５°未満である）ことをいう。なお、この場合の電流経路は、電流が流れている際に電流密度が最も高密度となる経路のことをいう。
　また、半導体モジュール１を平面視したとき、第１ゲート制御配線１３１及び第３ゲート制御配線１３３についても、貫通電流経路ＡＡ，ＢＢと隣接して並行する箇所がないように配置されている。
　次に、第２ゲート制御配線１３２及び第４ゲート制御配線１３４と最短電流経路Ａ，Ｂとの関係について説明する。第１半導体チップＱ１及び第４半導体チップＱ４がともにオンしたときの最短電流経路Ａは、第１半導体チップＱ１に対して、より近い第１電源端子５１１から第１配線パターン１０に入って第１半導体チップＱ１に至る経路となる。そして、当該第１配線パターン１０に搭載されている第１半導体チップＱ１のドレイン電極Ｄ（図示せず。）からソース電極Ｓを経て、ソース接続部材８１を介して第３配線パターン３０を通って第１中点端子６１へと流れる。その後、図示しない負荷を経て第２中点端子６２から第４配線パターン４０に入り、当該第４配線パターン４０に搭載されている第４半導体チップＱ４のドレイン電極Ｄ（図示せず。）からソース電極Ｓを経て、ソース接続部材８４を介して第２配線パターン２０を通ってアース端子５２へと流れる。
　一方、第３半導体チップＱ３及び第２半導体チップＱ２がともにオンしたときの電流の最短電流経路Ｂは、第３半導体チップＱ３に対して、より近い第２電源端子５１２から第１配線パターン１０に入って第３半導体チップＱ３に至る経路となる。そして、第３半導体チップＱ３のドレイン電極Ｄ（図示せず。）からソース電極Ｓを経て、ソース接続部材８３を介して第４配線パターン４０を通って第２中点端子６２へと流れる。その後、図示しない負荷を経て第１中点端子６１から第３配線パターン３０に入り、当該第３配線パターン３０に搭載されている第２半導体チップＱ２のドレイン電極Ｄ（図示せず。）からソース電極Ｓを経て、ソース接続部材８２から第２配線パターン２０を通ってアース端子５２へと流れる。
　なお，以下の説明においては、最短電流経路Ａのうち、電源端子５１（第１電源端子５１１）から第１中点端子６１に至る最短電流経路を第１最短電流経路Ａ１（図４参照。）とし、第２中点端子６２からアース端子５２に至る最短電流経路を最短電流経路Ａ２（図４参照。）として説明する。同様に、最短電流経路Ｂのうち、電源端子５１（第２電源端子５１２）から第２中点端子６２に至る最短電流経路を第２最短電流経路Ｂ１（図４参照。）とし、第１中点端子６１からアース端子５２に至る最短電流経路を最短電流経路Ｂ２（図４参照。）として説明する。
　ここで、実施形態に係る半導体モジュール１においては、第２半導体チップＱ２の第２ゲート制御配線１３２は、図４に示すように、半導体モジュール１を平面視したとき、第３配線パターン３０上で第１最短電流経路Ａ１と交差するように配置されている。同じく、第４半導体チップＱ４の第４ゲート制御配線１３４は、図４に示すように、半導体モジュール１を平面視したとき、第４配線パターン４０上で第２最短電流経路Ｂ１と交差するように配置されている。
　このような構成となっていることにより、第２半導体チップＱ２がオンからオフする際においては、第２半導体チップＱ２の第２ゲート制御配線１３２は第１最短電流経路Ａ１を流れる電流の影響を受けにくくなる。これにより、第２半導体チップＱ２がオフする際の当該第２ゲート電圧・電流に発生するリンギングを抑制できる。同様に、第４半導体チップＱ４がオンからオフする際においては、第４半導体チップＱ４の第４ゲート制御配線１３４は第２最短電流経路Ｂ１を流れる電流の影響を受けにくくなる。これにより、第４半導体チップＱ４がオフする際の当該第４半導体チップＱ４のゲート電圧・電流に発生するリンギングを一層抑制できる。
　なお、電源端子５１（第１電源端子５１１又は第２電源端子５１２）から第１半導体チップＱ１及び第３半導体チップＱ３に至る区間においては、最短電流経路Ａ，Ｂと貫通電流経路ＡＡ，ＢＢとは実質的に同様の経路となる（図４参照。）。このため、第１ゲート制御配線１３１及び第３ゲート制御配線１３３に関しては、「第１ゲート制御配線１３１及び第３ゲート制御配線１３３は、最短電流経路Ａ，Ｂと隣接して並行する箇所がないように配置されている」と表現することもできる。
　ここで、半導体モジュール１において発生するリンギングを測定（シミュレーション）した結果（実施例）について説明する。ここでは、第２半導体チップＱ２がオフする際におけるリンギングを測定した結果について説明する。
　図５～図７は、実施形態に係る半導体モジュール１におけるリンギングの発生を説明するために示すグラフである。
　図５（Ａ）は半導体モジュール１における相電流（第１中点端子６１及び第２中点端子６２を通過する電流）の電流波形を示すグラフである。図５（Ｂ）は図５（Ａ）の一部（破線で表示する四角形Ｅで示す領域）を横軸方向に拡大して示すグラフである。なお、図５（Ａ）における四角形Ｅで示す領域は、第２半導体チップＱ２がオフする際の波形を含む。後述する図５（Ｃ）、図６（Ａ）、図６（Ｃ）、図７（Ａ）及び図７（Ｃ）における四角形Ｅで示す領域も、第２半導体チップＱ２がオフする際の波形を含む。　図５（Ｃ）は半導体モジュール１の第２半導体チップＱ２におけるＶｄｓ波形（ドレイン－ソース間電圧の電圧波形）を示すグラフである。図５（Ｄ）は図５（Ｃ）の一部（破線で表示する四角形Ｅで示す領域）を横軸方向に拡大して示すグラフである。
　図６（Ａ）は半導体モジュール１の第１半導体チップＱ１におけるＩｄ波形（ドレイン電流の電流波形）を示すグラフである。図６（Ｂ）は図６（Ａ）の一部（破線で表示する四角形Ｅで示す領域）を横軸方向に拡大して示すグラフである。
　図６（Ｃ）は半導体モジュール１の第２半導体チップＱ２におけるＩｄ波形を示すグラフである。図６（Ｄ）は図６（Ｃ）の一部（破線で表示する四角形Ｅで示す領域）を横軸方向に拡大して示すグラフである。
　図７（Ａ）は半導体モジュール１の第２半導体チップＱ２におけるＶｇｓ波形（ゲート－ソース間電圧の電圧波形）を示すグラフである。図７（Ｂ）は図７（Ａ）の一部（破線で表示する四角形Ｅで示す領域）を横軸方向に拡大して示すグラフである。
　図７（Ｃ）は半導体モジュール１の第２半導体チップＱ２におけるＩｇ波形（ゲート電流の電流波形）を示すグラフである。図７（Ｄ）は図７（Ｃ）の一部（破線で表示する四角形Ｅで示す領域）を横軸方向に拡大して示すグラフである。
　まず、図５（Ａ）及び図５（Ｂ）に示すように、半導体モジュール１における相電流自体にはリンギングの発生は確認できなかった。一方、図５（Ｃ）及び図５（Ｄ）に示すように、第２半導体チップＱ２におけるＶｄｓ波形においてはリンギングの発生が確認できた(図５（Ｄ）の楕円Ｆ１で示す領域を参照。)。
　ここで、図６（Ａ）～図６（Ｄ）に示すように、第１半導体チップＱ１及び第２半導体チップＱ２のＩｄ波形においては、ほぼ同タイミングで、ほぼ同波形のリンギングが発生した（図６（Ｂ）及び図６（Ｄ）において楕円Ｆ２で示す領域を参照。）。これは、第１半導体チップＱ１と第２半導体チップＱ２とを通過する電流経路、すなわち、貫通電流経路ＡＡ（図４参照。）でリンギングが発生していることを示している。
　また、図７（Ａ）～図７（Ｄ）に示すように、第２半導体チップＱ２のＶｇｓ波形及びＩｇ波形においては、第２半導体チップＱ２がオフする際（立下り中）のリンギングの発生が確認できた（図７（Ｂ）及び図７（Ｄ）において楕円Ｆ３で示す領域を参照。）。上記した相電流の電流波形、第２半導体チップＱ２におけるＶｄｓ波形並びに第１半導体チップＱ１及び第２半導体チップＱ２におけるＩｄ波形を考慮すると、第２半導体チップＱ２のＶｇｓ波形及びＩｇ波形におけるリンギングは、主に貫通電流経路ＡＡにおけるリンギングに起因するものであると考えられる。
　図示は省略するが、第４半導体チップＱ４においても第２半導体チップＱ２と同様の現象が発生する。つまり、第４半導体チップＱ４のゲート電圧・電流においては、主に貫通電流経路ＢＢ（図４参照。）におけるリンギングに起因するリンギングが発生する。
　なお、上記の説明のように、半導体モジュール１においても第２半導体チップＱ２及び第４半導体チップＱ４をオフする際、ゲート電圧・電流にリンギングが発生する。しかしながら、半導体モジュール１においては、第２ゲート制御配線１３２及び第４ゲート制御配線１３４が貫通電流経路ＡＡ，ＢＢと隣接して並行する箇所がないため、半導体モジュール１における上記のリンギングは十分に抑制されたものとなる。図示は省略するが、半導体モジュール１における上記のリンギングは、第２ゲート制御配線及び第４ゲート制御配線が貫通電流経路と隣接して並行する箇所がある半導体モジュール（図９に示す半導体モジュール９００のような半導体モジュール）における対応するリンギングと比較して、振幅が５０％程度に低減される。これは、ゲート電流・電圧が、隣接して並行する電流経路における電流・電圧の影響を大きく受けることを示している。
　また、半導体モジュール１を平面視したとき、第１ゲート制御配線１３１及び第３ゲート制御配線１３３についても、貫通電流経路ＡＡ，ＢＢと隣接して並行する箇所がないように配置されている。このため、第１半導体チップＱ１及び第３半導体チップＱ３においても第２半導体チップＱ２及び第４半導体チップＱ４の場合と同様の効果が得られる。つまり、第１半導体チップＱ１及び第３半導体チップＱ３においても、貫通電流経路ＡＡ，ＢＢのリンギングに起因するゲート電圧・電流のリンギングは低減される。
　以上説明したように、実施形態に係る半導体モジュール１によれば、半導体モジュール１を平面視したとき、第２ゲート制御配線１３２及び第４ゲート制御配線１３４は、電源端子５１（第１電源端子５１１及び第２電源端子５１２）からアース端子５２に至る貫通電流経路ＡＡ，ＢＢと隣接して並行する箇所がないように配置されている。実施形態に係る半導体モジュール１によれば、第２半導体チップＱ２及び第４半導体チップＱ４が貫通電流経路ＡＡ，ＢＢの影響を受けにくくなり、第２半導体チップＱ２及び第４半導体チップＱ４がオフする際においてゲート電圧・電流に発生するリンギングを抑制できる。これにより、本来、オフすべき第２半導体チップＱ２及び第４半導体チップＱ４が誤オン動作してしまうことを抑制し、スイッチング素子の破損を抑制することができる。
　このように、実施形態に係る半導体モジュール１は、ブリッジ回路を構成する半導体チップのゲート電圧・電流に発生するリンギングを抑制可能な、信頼性の高い半導体モジュールとなる。
　また、実施形態に係る半導体モジュール１においては、半導体モジュール１を平面視したとき、第１ゲート制御配線１３１及び第３ゲート制御配線１３３についても、貫通電流経路ＡＡ，ＢＢと隣接して並行する箇所がないように配置されている。このため、実施形態に係る半導体モジュール１によれば、第１半導体チップＱ１及び第３半導体チップＱ３も貫通電流経路ＡＡ，ＢＢの影響を受けにくくなり、第１半導体チップＱ１及び第３半導体チップＱ３がオフする際においてゲート電圧・電流に発生するリンギングを抑制することができる。
　なお、本発明は前述の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲で種々変形実施可能となるものである。たとえば、下記に示すような変形実施も可能である。
　（１）前述の実施形態においては、電源端子５１を２つ（第１電源端子５１１及び第２電源端子５１２）とし、アース端子５２を１つとした場合を例示したが、逆に、アース端子を２つ（第１アース端子及び第２アース端子）とし、電源端子５１を１つとしてもよい。つまり、本発明の半導体モジュールは、「アース端子は、第１アース端子及び第２アース端子の２つのアース端子を有しており、第１アース端子及び第２アース端子は、電源端子を挟んで当該電源端子の両側に配置されている」という構成としてもよい。図示は省略するが、この場合、電源端子５１は基板７０の左右方向の中心に配置して第１配線パターンに接続する。一方、第１アース端子及び第２アース端子は、電源端子５１の左右両側に１個ずつ配置し、これら２つのアース端子は、第１配線パターン１０を跨ぐようにして第２配線パターン２０に接続する。
　（２）前述の実施形態においては、半導体チップＱ１～Ｑ４の各ソース電極Ｓと当該各ソース電極Ｓが接続される配線パターンとを接続する接続部材としては、ワイヤーなどからなるソース接続部材８１～８４を用いた場合を例示したが、接続部材として接続子（接続クリップ）が用いられていてもよい。
　図８は、変形例に係る半導体モジュール２の内部構成を平面視した図である。半導体モジュール２は、半導体チップＱ１～Ｑ４の各ソース電極Ｓと配線パターンとを接続する接続部材として接続子を用いた例である。なお、図８における半導体モジュール２としては、実施形態に係る半導体モジュール１と基本的に同様の構成を有するものを例示している。図８に示す半導体モジュール２においては、半導体チップＱ１～Ｑ４の各ソース電極Ｓと配線パターンとを接続する接続部材（第２電極接続部材、ソース接続部材）として接続子（接続クリップ）９１～９４が用いられている。
　具体的には、第１半導体チップＱ１のソース電極Ｓは、第３配線パターン３０に接続子９１によって接続され、第２半導体チップＱ２のソース電極Ｓは、第２配線パターン２０に接続子９２によって接続されている。また、第３半導体チップＱ３のソース電極Ｓは、第４配線パターン４０に接続子９３によって接続され、第４半導体チップＱ４のソース電極Ｓは、第２配線パターン２０に接続子９４によって接続されている。
　このように、半導体チップＱ１～Ｑ４の各ソース電極Ｓと対応する配線パターンとを接続する第２電極接続部材として接続子９１～９４が用いられることによって、半導体チップＱ１～Ｑ４の各ソース電極Ｓと対応する配線パターンとを接続する接続部材を低インピーダンスとすることができ、それによって、寄生インダクタンスを低減化に寄与できる。
　なお、図８においては、半導体チップＱ１～Ｑ４の各ソース電極Ｓと各ソース電極Ｓが接続される対応する配線パターンとをすべて接続子９１～９４で接続した場合が例示されているが、半導体チップＱ１～Ｑ４の各ソース電極Ｓのうちの特定の半導体チップのソース電極Ｓと対応する配線パターンとを接続子を用いて接続してもよい。図示は省略するが、例えば、第１，第３半導体チップＱ１，Ｑ３のソース電極Ｓと配線パターン３０，４０とを接続子９１，９３を用いて接続してもよい。
　（３）前述の実施形態において、半導体チップＱ１～Ｑ４の第１～第４センシング配線１４１～１４４を、半導体チップＱ１～Ｑ４の第１～第４ゲート制御配線１３１～１３４に比べて低インピーダンスとなるようにしてもよい。なお、第１～第４センシング配線１４１～１４４を低インピーダンスとするには、例えば、第１～第４センシング配線１４１～１４４がワイヤーからなる場合にはワイヤーの径を第１～第４ゲート制御配線１３１～１３４よりも大きくすることによって実現できる。
　この場合、特に、第２半導体チップＱ２の第２センシング配線１４２及び第４半導体チップＱ４の第４センシング配線１４４を、第２ゲート制御配線１３２及び第４ゲート制御配線１３４よりも低インピーダンスとすることにより、第２半導体チップＱ２の第２ゲート制御配線１３２及び第４半導体チップＱ４の第４ゲート制御配線１３４が、第１最短電流経路Ａ１又は第２最短電流経路Ｂ１を流れる電流の影響をより受けにくくなり、それによって、半導体チップＱ２，Ｑ４のゲート電圧・電流に発生するリンギングを抑制する効果をより一層高めることができる。
　すなわち、第２半導体チップＱ２の第２センシング配線１４２及び第４半導体チップＱ４の第４センシング配線１４４を低インピーダンスとすることにより、第２ゲート制御配線１３２及び第４ゲート制御配線１３４側に誘起される電圧は、第２、第４センシング配線１４１，１４４の存在によって緩和されることとなり、第２、第４半導体チップＱ２，Ｑ４のゲート電圧・電流に発生するリンギングを抑制する効果をより一層高めることができる。
　（４）第１配線パターン１０及び第３，第４配線パターン３０，４０の形状は、図１に示した形状に限定されるものではなく、適宜、最適な形状とすることができる。
　（５）前述の実施形態においては、半導体チップＱ１～Ｑ４として縦型のＭＯＳＦＥＴを使用した場合を例示したが、縦型のＭＯＳＦＥＴに限られるものではなく、横型のＭＯＳＦＥＴであってもよい。また、半導体チップＱ１～Ｑ４としては、ＭＯＳＦＥＴ以外の半導体チップを用いてもよい。例えば、ＳｉＣ－ＭＯＳＦＥＴ、ＧａＮＦＥＴなどを用いてもよい。また、ＩＧＢＴ（Insulated Gate Bipolar Transistor）など他の半導体チップであってもよい。また、前述の実施形態においては、半導体チップＱ１～Ｑ４は長方形としたが正方形であってもよい。
　（６）前述の実施形態においては、基板７０はＤＣＢ基板としたが、ＤＣＢ基板であることに限られるものではない。例えば、基板７０として、ＡＭＢ（Active Metal Brazing）基板のような他のセラミック基板や、銅ベースやアルミニウムベースの金属ベース基板等を用いることもできる。セラミック基板に接合する金属としては、銅以外の金属（例えば、アルミニウム）を用いることもできる。
　（７）前述の実施形態においては、半導体モジュールを例にとって本発明を説明したが、本発明はこれに限られるものではない。例えば、本発明は、ディスクリートの電子部品を全部又は一部に用いて製造された電子回路にも適用できる。
　１，２・・・半導体モジュール、１０・・・第１配線パターン、１１・・・第１配線パターンの第１辺、１１ａ・・・第１配線パターン１０の第１辺１１における一方の端部（左端部）、１１ｂ・・・第１配線パターン１０の第１辺１１の他方の端部（右端部）、１２・・・凹部、２０・・・第２配線パターン、２１・・・第１斜辺、２２・・・第２斜辺、２３・・・凸部（先細り形状の凸部）、３０・・・第３配線パターン、３０ａ・・・第３配線パターン３０の水平部、３０ｂ・・・第３配線パターン３０の垂直部、３１・・・第１斜辺２１に沿った第３配線パターン３０の斜辺、４０・・・第４配線パターン、４０ａ・・・第４配線パターン４０の水平部、４０ｂ・・・第４配線パターン４０の垂直部、４１・・・第２斜辺２２に沿った第４配線パターン４０の斜辺、５１・・・電源端子（正側の電源端子）、５１１・・・第１電源端子、５１２・・・第２電源端子、５２・・・アース端子（負側の電源端子）、６１・・・第１中点端子、６２・・・第２中点端子、７０・・・基板、８１～８４・・・ソース接続部材（第２電極接続部材）、９１～９４・・・接続子（接続クリップ）、１１１～１１４・・・第１～第４ゲート制御配線パターン、１２１～１２４・・・第１～第４センシング配線パターン、１３１～１３４・・・第１～第４ゲート制御配線、１４１～１４４・・・第１～第４センシング配線、１５０・・・パッケージの外周、Ｃ・・・凸部２３の中心線、Ａ，Ｂ・・・最短電流経路、Ａ１・・・第１電源端子５１１から第１中点端子６１に至る第１最短電流経路、Ａ２・・・第２中点端子６２からアース端子５２に至る最短電流経路、Ｂ１・・・第２電源端子５１２から第２中点端子６２に至る第２最短電流経路、Ｂ２・・・第１中点端子６１からアース端子５２に至る最短電流経路、Ｑ１・・・第１半導体チップ、Ｑ２・・・第２半導体チップ、Ｑ３・・・第３半導体チップ、Ｑ４・・・第４半導体チップ、ａ１・・・半導体チップＱ１～Ｑ４の第１辺（第１短辺）、ａ２・・・半導体チップＱ１～Ｑ４の第２辺（第２短辺）、ｂ１・・・半導体チップＱ１～Ｑ４の第３辺（第１長辺）、ｂ２・・・半導体チップＱ１～Ｑ４の第４辺（第２長辺）、Ｇ・・・半導体チップＱ１～Ｑ４のゲート電極、Ｓ・・・半導体チップＱ１～Ｑ４のソース電極（第２電極）、ＡＡ，ＢＢ・・・貫通電流経路、ＧＴ１～ＧＴ４・・・第１～第４ゲート制御端子、ＳＴ１～ＳＴ４・・・第１～第４センシング端子

Claims (11)

  1. 　それぞれが第１電極、第２電極及びゲート電極を有する第１～第４半導体チップと、
    　前記第１半導体チップの前記第１電極及び前記第３半導体チップの前記第１電極が接続される電源端子と、
    　前記第２半導体チップの前記第２電極及び前記第４半導体チップの前記第２電極が接続されるアース端子と、
    　前記第１半導体チップの前記第２電極及び前記第２半導体チップの前記第１電極が接続される第１中点端子と、
    　前記第３半導体チップの前記第２電極及び前記第４半導体チップの前記第１電極が接続される第２中点端子と、
    　前記第１半導体チップの前記ゲート電極に第１ゲート制御配線を介して接続される第１ゲート制御端子、前記第２半導体チップの前記ゲート電極に第２ゲート制御配線を介して接続される第２ゲート制御端子、前記第３半導体チップの前記ゲート電極に第３ゲート制御配線を介して接続される第３ゲート制御端子、及び、前記第４半導体チップの前記ゲート電極に第４ゲート制御配線を介して接続される第４ゲート制御端子とを備え、
    　前記第１半導体チップをハイサイドとし前記第２半導体チップをローサイドとする第１スイッチング回路と、前記第３半導体チップをハイサイドとし前記第４半導体チップをローサイドとする第２スイッチング回路とが並列に接続されたブリッジ回路が構成された半導体モジュールであって、
    　前記半導体モジュールの一方の側に、前記電源端子、前記アース端子、前記第１ゲート制御端子、及び、前記第３ゲート制御端子が、前記電源端子及び前記アース端子が前記第１ゲート制御端子と前記第３ゲート制御端子との間に、かつ、前記電源端子と前記アース端子とが並列となるように、配置され、
    　前記半導体モジュールの他方の側に、前記第１中点端子、前記第２中点端子、前記第２ゲート制御端子、及び、前記第４ゲート制御端子が、前記第１中点端子及び前記第２中点端子が前記第２ゲート制御端子と前記第４ゲート制御端子との間に、かつ、前記第１中点端子と前記第２中点端子とが並列となるように配置され、
    　前記半導体モジュールを平面視したとき、前記第２ゲート制御配線及び前記第４ゲート制御配線は、前記電源端子から前記アース端子に至る貫通電流経路と隣接して並行する箇所がないように配置されていることを特徴とする半導体モジュール。
  2. 　前記半導体モジュールを平面視したとき、前記第１ゲート制御配線及び前記第３ゲート制御配線についても、前記貫通電流経路と隣接して並行する箇所がないように配置されていることを特徴とする請求項１に記載の半導体モジュール。
  3. 　前記半導体モジュールを平面視したとき、
    　前記第２ゲート制御配線は、前記電源端子から前記第１中点端子に至る第１最短電流経路と交差するように配置され、
    　前記第４ゲート制御配線は、前記電源端子から前記第２中点端子に至る第２最短電流経路と交差するように配置されていることを特徴とする請求項１又は２に記載の半導体モジュール。
  4. 　前記半導体モジュールは、前記第１半導体チップの第２電極に第１センシング配線を介して接続される第１センシング端子、前記第２半導体チップの第２電極に第２センシング配線を介して接続される第２センシング端子、前記第３半導体チップの第２電極に第３センシング配線を介して接続される第３センシング端子、及び、前記第４半導体チップの第２電極に第４センシング配線を介して接続される第４センシング端子をさらに備え、
    　前記第１センシング端子は、前記半導体モジュールの前記一方の側に、かつ、前記電源端子及び前記アース端子と前記第１ゲート制御端子との間に配置され、
    　前記第２センシング端子は、前記半導体モジュールの前記他方の側に、かつ、前記第１中点端子及び前記第２中点端子と前記第２ゲート制御端子との間に配置され、
    　前記第３センシング端子は、前記半導体モジュールの前記一方の側に、かつ、前記電源端子及び前記ア－ス端子と前記第３ゲート制御端子との間に配置され、
    　前記第４センシング端子は、前記半導体モジュールの前記他方の側に、かつ、前記第１中点端子及び前記第２中点端子と前記第４ゲート制御端子との間に配置されていることを特徴とする請求項１～３のいずれかに記載の半導体モジュール。
  5. 　前記第１センシング配線、前記第２センシング配線、前記第３センシング配線及び前記第４センシング配線のうちの少なくとも前記第２センシング配線及び前記第４センシング配線は、前記第２ゲート制御配線及び前記第４ゲート制御配線よりも低インピーダンスであることを特徴とする請求項４に記載の半導体モジュール。
  6. 　前記半導体モジュールは、第１～第４配線パターンをさらに有し、
    　前記第１配線パターンには前記第１電源端子が接続されるとともに前記第１半導体チップ及び前記第３半導体チップが搭載され、前記第２配線パターンには前記アース端子が接続され、前記第３配線パターンには前記第１中点端子が接続されるとともに前記第２半導体チップが搭載され、前記第４配線パターンには前記第２中点端子が接続されるとともに前記第４半導体チップが搭載されており、
    　前記第１配線パターンにおいては、当該第１配線パターンの複数の辺のうちの１つの辺の所定範囲には、前記第１配線パターンを平面視したときに凹形状をなす凹部が形成されており、かつ、前記凹部を挟むようにして前記第１半導体チップ及び前記第３半導体チップが搭載されており、
    　前記第２配線パターンは、前記第１配線パターンの前記凹部によって三方が囲まれ、一部が当該凹部の開口から外方に突出するように配置されており、前記第２配線パターンにおける少なくとも前記凹部から突出する部分には、第１斜辺及び第２斜辺を有する先細り形状の凸部が形成されており、
    　前記第３配線パターン及び前記第４配線パターンは、前記第１配線パターンに沿って配置されており、
    　前記第３配線パターンには前記先細り形状の凸部が有する前記第１斜辺に沿った斜辺が形成され、前記第４配線パターンには前記先細り形状の凸部が有する前記第２斜辺に沿った斜辺が形成されており、
    　前記第１半導体チップにおいては、当該第１半導体チップの前記第２電極が第２電極接続部材を介して前記第３配線パターンに接続されており、
    　前記第２半導体チップは、前記第３配線パターンに形成されている前記斜辺に沿って配置されており、前記第２半導体チップにおいては、当該第２半導体チップの前記第２電極が第２電極接続部材を介して前記第２配線パターンに接続されており、
    　前記第３半導体チップにおいては、当該第３半導体チップの前記第２電極が第２電極接続部材を介して前記第４配線パターンに接続されており、
    　前記第４半導体チップは、前記第４配線パターンに形成されている前記斜辺に沿って配置されており、前記第４半導体チップにおいては、当該第４半導体チップの前記第２電極が第２電極接続部材を介して前記第２配線パターンに接続されており、
    　前記半導体モジュールを平面視したとき、前記第２ゲート制御配線は前記第３配線パターン上で前記第１最短電流経路と交差するように配置され、前記第４ゲート制御配線は前記第４配線パターン上で前記第２最短電流経路と交差するように配置されていることを特徴とする請求項３に記載の半導体モジュール。
  7. 　前記第１半導体チップ及び前記第３半導体チップは、前記第１半導体チップに接続されている前記第２電極接続部材の延出方向と、前記第３半導体チップに接続されている前記第２電極接続部材の延出方向とが平行となるように前記第１配線パターンに配置されていることを特徴とする請求項６に記載の半導体モジュール。
  8. 　前記第２電極接続部材として接続子が用いられていることを特徴とする請求項６又は７に記載の半導体モジュール。
  9. 　前記電源端子は、第１電源端子及び第２電源端子の２つの電源端子を有しており、前記第１電源端子及び前記第２電源端子は、前記アース端子を挟んで当該アース端子の両側に配置されていることを特徴とする請求項１～８のいずれかに記載の半導体モジュール。
  10. 　前記アース端子は、第１アース端子及び第２アース端子の２つのアース端子を有しており、前記第１アース端子及び前記第２アース端子は、前記電源端子を挟んで当該電源端子の両側に配置されていることを特徴とする請求項１～８のいずれかに記載の半導体モジュール。
  11. 　それぞれが第１電極、第２電極及びゲート電極を有する第１～第４半導体チップと、
    　前記第１半導体チップの前記第１電極及び前記第３半導体チップの前記第１電極が接続される電源端子と、
    　前記第２半導体チップの前記第２電極及び前記第４半導体チップの前記第２電極が接続されるアース端子と、
    　前記第１半導体チップの前記第２電極及び前記第２半導体チップの前記第１電極が接続される第１中点端子と、
    　前記第３半導体チップの前記第２電極及び前記第４半導体チップの前記第１電極が接続される第２中点端子と、
    　前記第１半導体チップの前記ゲート電極に第１ゲート制御配線を介して接続される第１ゲート制御端子、前記第２半導体チップの前記ゲート電極に第２ゲート制御配線を介して接続される第２ゲート制御端子、前記第３半導体チップの前記ゲート電極に第３ゲート制御配線を介して接続される第３ゲート制御端子、及び、前記第４半導体チップの前記ゲート電極に第４ゲート制御配線を介して接続される第４ゲート制御端子とを備え、
    　前記第１半導体チップをハイサイドとし前記第２半導体チップをローサイドとする第１スイッチング回路と、前記第３半導体チップをハイサイドとし前記第４半導体チップをローサイドとする第２スイッチング回路とが並列に接続されたブリッジ回路が構成された電子回路であって、
    　前記電子回路を平面視したとき、前記第２ゲート制御配線及び前記第４ゲート制御配線は、前記電源端子から前記アース端子に至る貫通電流経路と隣接して並行する箇所がないように配置されていることを特徴とする電子回路。
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