WO2025220321A1 - 演算回路、不揮発性メモリ、および、演算回路の制御方法 - Google Patents

演算回路、不揮発性メモリ、および、演算回路の制御方法

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WO2025220321A1
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WO
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input
arithmetic
bias voltage
circuit
output
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塁 阪井
健太 鈴木
隆 小嶋
豊 肥後
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Sony Semiconductor Solutions Corp
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Sony Semiconductor Solutions Corp
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    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices

Definitions

  • This technology relates to arithmetic circuits.
  • it relates to arithmetic circuits that perform logical operations, non-volatile memories, and methods for controlling arithmetic circuits.
  • Magnetic resistance effect elements such as MTJ (Magnetic Tunnel Junction) elements have traditionally been used in non-volatile memories and the like.
  • MTJ Magnetic Tunnel Junction
  • a two-input arithmetic circuit has been proposed that uses a toggle MRAM (Magnetoresistive RAM) MTJ element that is flipped using a magnetic field induced by a current (see, for example, Patent Document 1).
  • MRAM Magneticoresistive RAM
  • this arithmetic circuit two input lines are connected to one MTJ element, and control is performed to either pass a current in a specified direction through one input line or stop that current, and to pass a current in the opposite direction to the specified direction through the other input line or stop that current. These controls reverse the resistance state of the MTJ element when current flows through only one of the two input lines.
  • This technology was developed in light of these circumstances, and aims to reduce power consumption in arithmetic circuits that use magnetoresistive elements.
  • This technology was developed to solve the problems mentioned above, and its first aspect is an arithmetic circuit and its control method, which include an arithmetic element including a magnetoresistive element whose magnetization direction is reversed by the VCMA (Voltage Controlled Magnetic Anisotropy) effect, and a control circuit that performs input processing to input multiple bits that are the subject of a predetermined logical operation into the arithmetic element in sequence, and output processing to cause the arithmetic element to output one bit of output data indicating the result of the logical operation after the input processing.
  • VCMA Voltage Controlled Magnetic Anisotropy
  • the logical operation may include an exclusive OR operation. This results in the effect of performing the exclusive OR operation with low power consumption.
  • the logical operation may include a logical product operation. This results in the effect of performing the logical product operation with low power consumption.
  • the logical operation may include a logical sum operation. This provides the effect of performing the logical sum operation with low power consumption.
  • a bias voltage generation circuit may be further provided that generates a bias voltage in accordance with the control of the control circuit. This brings about the effect of reversing the magnetization direction of the magnetoresistive element by the bias voltage.
  • the bias voltage may include an initialization voltage
  • the bias voltage generation circuit may perform, before the input process, a read process in which the bit held in the magnetoresistive element is read, and an initialization process in which the initialization voltage is applied if the read bit is a specific logical value, and the initialization voltage is not applied if the read bit is not the specific logical value. This results in the effect of initializing the magnetoresistive element with low power consumption.
  • the bias voltage may include first and second bias voltages
  • the computing element may include the magnetoresistive element and a selection transistor connected in series between a first input node to which the first bias voltage is input and a second input node to which the second bias voltage is input.
  • the arithmetic element may include the magnetoresistive element and a selection transistor connected in series between an input node to which the bias voltage is input and a ground node. This provides the effect of realizing a two-input arithmetic element.
  • the selection transistor may be an nMOS (n-channel Metal Oxide Semiconductor) transistor, and the magnetoresistive element may be inserted between the nMOS transistor and the input node. This results in the realization of a two-input arithmetic element.
  • nMOS n-channel Metal Oxide Semiconductor
  • the selection transistor may be a pMOS (p-channel MOS) transistor, and the magnetoresistive element may be inserted between the pMOS transistor and the ground node. This results in the realization of a two-input arithmetic element.
  • the arithmetic element may include first and second arithmetic elements, the first arithmetic element having a first logic gate, and the second arithmetic element having a second logic gate, and the first and second arithmetic elements may share an output circuit that outputs the output data to the control circuit and a selector that selects either the output circuit or the first or second logic gate and connects it to the output circuit. This has the effect of reducing the circuit size and circuit area.
  • the magnetoresistive element may include a pinned layer, a free layer, and a tunnel barrier layer. This provides the effect of reversing the magnetization direction of the free layer due to the VCMA effect.
  • the magnetoresistive element may include a pair of a free layer and a tunnel barrier layer whose magnetization is exchange-coupled with the pinned layer. This has the effect of facilitating input processing.
  • a second aspect of this technology is a nonvolatile memory comprising a memory cell array in which a predetermined number of memory cells are arranged, each containing a magnetoresistive element whose magnetization direction is reversed by the VCMA effect, and a control circuit that performs an input process in which multiple bits that are the subject of a predetermined logical operation are input to the memory cells in sequence, and an output process in which, after the input process, one bit of output data indicating the result of the logical operation is output from the memory cell.
  • This has the effect of reducing the power consumption of the nonvolatile memory.
  • an error correction circuit may be further provided that uses the output data to detect and correct data errors. This has the effect of improving error resistance.
  • 1 is a block diagram illustrating a configuration example of an arithmetic circuit according to a first embodiment of the present technology
  • 1 is an example of a perspective view of a logic gate according to a first embodiment of the present technology
  • 1 is a cross-sectional view showing a configuration example of a magnetoresistive effect element according to a first embodiment of the present technology
  • 3 is a diagram showing an example of the relationship between perpendicular magnetic anisotropy and voltage of the magnetoresistive element according to the first embodiment of the present technology
  • FIG. 10 is a graph showing an example of the relationship between the resistance value and the gate voltage of a selection transistor according to the first embodiment of the present technology.
  • 10A and 10B are diagrams for explaining an initialization process according to the first embodiment of the present technology
  • 1 is a diagram for explaining input processing according to the first embodiment of the present technology
  • 10A and 10B are diagrams for explaining an output process according to the first embodiment of the present technology
  • 3A and 3B are a timing chart illustrating an example of an operation of an arithmetic circuit according to the first embodiment of the present technology, and a circuit diagram of the arithmetic circuit
  • FIG. 10 is a circuit diagram showing a configuration example of a computing element in a comparative example
  • 4 is a flowchart illustrating an example of an operation of an arithmetic circuit according to the first embodiment of the present technology.
  • FIG. 10 is a block diagram illustrating a configuration example of a computing element according to a first modified example of the first embodiment of the present technology.
  • 10A and 10B are diagrams for explaining an initialization process according to a first modified example of the first embodiment of the present technology;
  • FIG. 10 is a cross-sectional view showing a configuration example of a magnetoresistive effect element according to a second modified example of the first embodiment of the present technology.
  • FIG. 10 is a circuit diagram illustrating a configuration example of a computing element according to a second embodiment of the present technology.
  • FIG. 10 is a cross-sectional view showing a configuration example of a magnetoresistive effect element according to a second embodiment of the present technology.
  • FIG. 10 is a cross-sectional view showing a configuration example of a magnetoresistive effect element according to a modified example of the second embodiment of the present technology.
  • FIG. 13 is a diagram for explaining input processing according to a third embodiment of the present technology.
  • 13 is a graph showing an example of the relationship between the resistance value and the gate voltage of a selection transistor according to a third embodiment of the present technology.
  • 13A and 13B are diagrams illustrating voltage divisions of a magnetoresistive element and a selection transistor according to a third embodiment of the present technology.
  • FIG. 13 is a circuit diagram illustrating a configuration example of a computing element according to a fourth embodiment of the present technology.
  • FIG. 13 is a diagram for explaining input processing according to a fourth embodiment of the present technology.
  • FIG. 13 is a diagram for explaining input processing according to a fourth embodiment of the present technology.
  • FIG. 13 is a circuit diagram illustrating a configuration example of a computing element according to a fifth embodiment of the present technology.
  • FIG. 20 is a diagram for explaining input processing according to a fifth embodiment of the present technology.
  • FIG. 23 is a block diagram showing a configuration example of an arithmetic circuit according to a sixth embodiment of the present technology.
  • FIG. 23 is a circuit diagram illustrating a configuration example of a calculation block according to a sixth embodiment of the present technology.
  • FIG. 22 is a block diagram showing a configuration example of a nonvolatile memory according to a seventh embodiment of the present technology.
  • FIG. 23 is a circuit diagram showing a configuration example of a memory cell array according to a seventh embodiment of the present technology.
  • FIG. 20 is a block diagram showing a configuration example of a nonvolatile memory according to an eighth embodiment of the present technology.
  • FIG. 23 is a block diagram showing a configuration example of a memory block according to an eighth embodiment of the present technology.
  • First embodiment (example of causing an arithmetic element including a magnetoresistive element to perform a logical operation) 2.
  • Second embodiment (example in which a logic operation is performed by an arithmetic element including a magnetoresistive element arranged on the ground side) 3.
  • Third embodiment (example in which a logical OR operation is performed by an arithmetic element including a magnetoresistive element) 4.
  • Fourth embodiment example in which a logical product operation is performed by an arithmetic element including a magnetoresistive element) 5.
  • the control circuit 110 controls the bias voltage generation circuit 120 and the arithmetic element 200.
  • This control circuit 110 receives input data IN, which is the subject of a specific logical operation, as well as commands that instruct initialization and logical operations. Initialization is performed immediately before the logical operation.
  • the control circuit 110 controls the bias voltage generation circuit 120 using a control signal, and performs initialization processing to initialize the calculation element 200.
  • the control circuit 110 supplies input data IN and a control signal to the bias voltage generation circuit 120, and performs input processing to input the input data IN to the calculation element 200.
  • the logical operation performed is, for example, an exclusive OR.
  • the input data IN has a data size of N bits (N is an integer greater than or equal to 2), and these bits are input one bit at a time in sequence.
  • control circuit 110 controls the bias voltage generation circuit 120 using a control signal, and performs output processing to cause the processing element 200 to output output data OUT indicating the result of the logical operation.
  • the bias voltage generation circuit 120 generates a gate voltage Vg and a bias voltage Vb in accordance with a control signal from the control circuit 110 and supplies them to the logic gate 205.
  • the bias voltage generation circuit 120 supplies the bias voltage Vb over a pulse period. This voltage causes the magnetization vector of the free layer in the magnetoresistive element 210 to precess around the horizontal direction of the external magnetic field, and the application of the bias voltage is stopped when the magnetization vector reverses during this precession.
  • the magnetoresistive element 210 and the selection transistor 220 are connected in series between the input node 201, to which the bias voltage Vb is input, and the ground node. Furthermore, for example, an nMOS transistor is used as the selection transistor 220, and a gate voltage Vg is applied to its gate.
  • the magnetoresistive element 210 is an element whose magnetization direction reverses due to the VCMA effect.
  • the resistance value of the magnetoresistive element 210 changes depending on the magnetization direction.
  • An MTJ element for example, is used as the magnetoresistive element 210.
  • An MTJ element whose magnetization direction reverses due to the VCMA effect is called a VC (Voltage-Controlled)-MTJ.
  • the output circuit 230 outputs 1-bit data indicating whether the voltage at the connection node between the magnetoresistive element 210 and the selection transistor 220 is higher than a predetermined reference voltage Vref as output data OUT to the control circuit 110.
  • a predetermined reference voltage Vref a predetermined reference voltage
  • the output circuit 230 for example, an inverter made up of an nMOS transistor and a pMOS transistor is used.
  • [Configuration example of arithmetic element] 2 is an example of a perspective view of a logic gate 205 according to the first embodiment of the present technology.
  • the axis parallel to the row direction is defined as the X axis
  • the axis parallel to the column direction is defined as the Y axis
  • the axis perpendicular to the X axis and the Y axis is defined as the Z axis.
  • the selection transistor 220 has a gate 221, a source 222, and a drain 223.
  • One of the two ends of the magnetoresistive element 210 is connected to the bias voltage generation circuit 120 (not shown) via a signal line 218 wired in the Z-axis direction.
  • the other end of the magnetoresistive element 210 is connected to the drain 223 via a signal line 219 wired in the Z-axis direction.
  • FIG. 3 is a cross-sectional view showing an example of the configuration of the magnetoresistive effect element 210 according to the first embodiment of the present technology.
  • the magnetoresistive effect element 210 includes a pinned layer 211, a tunnel barrier layer 212, a free layer 213, and a magnetic granting layer 214. With the side connected to the bias voltage generating circuit 120 facing upward, the pinned layer 211, the tunnel barrier layer 212, the free layer 213, and the magnetic granting layer 214 are stacked in this order from top to bottom.
  • the pinned layer 211 is a layer that has magnetic anisotropy and an invariable magnetization direction.
  • the magnetization direction of this pinned layer 211 is, for example, an upward direction. However, the magnetization direction may also be a downward direction.
  • the tunnel barrier layer 212 is a non-magnetic layer.
  • the free layer 213 has magnetic anisotropy and is a layer whose magnetization direction is reversed due to the VCMA effect.
  • the magnetic donor layer 214 is a layer that applies a magnetic field to the free layer 213 in a planar direction perpendicular to the free layer 213.
  • the magnetoresistive element 210 when the magnetization directions of the pinned layer 211 and the free layer 213 are different, the magnetoresistive element 210 enters a high resistance state where the resistance value is higher than a predetermined value, and when the magnetization directions of the pinned layer 211 and the free layer 213 are the same, the magnetoresistive element 210 enters a low resistance state where the resistance value is lower than a predetermined value.
  • This magnetization direction can be changed by applying a predetermined bias voltage Vb to the magnetoresistive element 210.
  • the low resistance state and high resistance state of the magnetoresistive element 210 can be associated with logical values "0" and "1", respectively, to store one bit of data.
  • FIG. 4 is a diagram showing an example of the relationship between the perpendicular magnetic anisotropy and voltage of the magnetoresistive effect element 210 in the first embodiment of the present technology.
  • the vertical axis in the diagram represents the perpendicular magnetic anisotropy of the magnetoresistive effect element 210, and the horizontal axis represents the voltage applied to the magnetoresistive effect element 210.
  • the voltage is applied so that the potential on the pinned layer 211 side of the magnetoresistive effect element 210 is higher than that on the magnetic imparting layer 214 side.
  • the higher the voltage the lower the perpendicular magnetic anisotropy. Furthermore, when a voltage is applied so that the potential on the pinned layer 211 side is lower, the higher the voltage, the higher the magnetic anisotropy. This phenomenon in which perpendicular magnetic anisotropy changes with voltage is called the VCMA effect.
  • Vsw When a voltage lower than Vsw is applied, the magnetoresistive element 210 has anisotropy in the perpendicular direction, and this state is maintained. When a voltage of Vsw is applied over the pulse period, the anisotropy of the magnetoresistive element 210 disappears, and the magnetization direction is reversed. When a voltage higher than Vsw is applied, the magnetoresistive element 210 has anisotropy in the in-plane direction, and this state is maintained.
  • the value of Vsw depends on the VCMA effect and is, for example, about 1 volt (V).
  • FIG 5 is a graph showing an example of the relationship between the resistance value RTR and the gate voltage Vg of the selection transistor 220 according to the first embodiment of the present technology.
  • the vertical axis in the graph represents the resistance value RTR
  • the horizontal axis in the graph represents the gate voltage Vg.
  • the gate voltage Vg when the selection transistor 220 is turned on is defined as Von .
  • the resistance value RTR is very small compared with the resistance value RMTJ of the magnetoresistive element 210.
  • the resistance value RTR when the gate voltage Vg is Vg( ⁇ L) lower than Von is defined as RTR ( ⁇ L). The timing of applying this Vg( ⁇ L) will be described later.
  • FIG. 6 is a diagram for explaining the initialization process in the first embodiment of the present technology.
  • “a” indicates the resistance state of the magnetoresistive effect element 210, the bias voltage Vb, and the gate voltage Vg during the initialization process.
  • “L” in “a” in the figure indicates a low resistance state, and “H” indicates a high resistance state. This is also true for FIG. 7 and subsequent figures.
  • "b” indicates the respective voltage divisions of the magnetoresistive effect element 210 and the selection transistor 220.
  • the application of bias voltage Vb reverses the magnetization direction if the magnetoresistive element 210 is in a high resistance state, and does not reverse if the magnetoresistive element 210 is in a low resistance state.
  • the partial voltage of the magnetoresistive element 210 should be Vsw only when the magnetoresistive element 210 is in the high resistance state. A combination of bias voltage and gate voltage that satisfies such a condition is determined.
  • Vb V MTJ +V TR ...Formula 1
  • V MTJ is the voltage division of the magnetoresistive element 210
  • V TR is the voltage division of the selection transistor 220 .
  • R MTJ is the resistance value of the magnetoresistive element 210
  • R TR is the resistance value of the selection transistor 220 .
  • I sw V sw /R MTJ (H) ...Formula 3
  • R MTJ (H) is the resistance value of the magnetoresistive element 210 in the high resistance state.
  • the bias voltage can be set to 2 ⁇ V sw according to Equation 5. This 2 ⁇ V sw is set to the initialization voltage V init .
  • the application of the initialization voltage V init reverses the magnetization direction and changes it to a low resistance state.
  • V MTJ R MTJ (L) x I sw ...Formula 6
  • R MTJ (L) is the resistance value of the magnetoresistive element 210 in the low resistance state, and is lower than R MTJ (H).
  • Equation 7 Since R MTJ (L) is lower than R MTJ (H), the right side of Equation 7 has a value smaller than V sw as shown in b in the figure, so the magnetoresistive element 210 does not reverse and maintains its state.
  • the bias voltage generation circuit 120 sets the bias voltage Vb to the initialization voltage Vinit and sets the gate voltage Vg to Vg ( ⁇ L) corresponding to R TR ( ⁇ L).
  • the magnetoresistive element 210 is inverted in the high resistance state and is not inverted in the low resistance state.
  • the magnetoresistive element 210 is initialized to the low resistance state.
  • the control circuit 110 can also initialize the magnetoresistive element 210 to the high resistance state.
  • FIG. 7 is a diagram for explaining input processing in the first embodiment of the present technology.
  • “a” shows the resistance state of the magnetoresistive element 210, the bias voltage Vb, the gate voltage Vg, and the output data OUT during input processing.
  • “b” shows the truth table of the computing element 200.
  • the control circuit 110 inputs the nth bit (n is an integer from 1 to N) of the N-bit input data, and controls the bias voltage generation circuit 120 according to the logical value of that bit.
  • the bias voltage generation circuit 120 sets the bias voltage Vb to 0 volts (V) (i.e., does not apply the bias voltage Vb).
  • V 0 volts
  • the bias voltage generating circuit 120 applies Vsw as the bias voltage Vb and Von as the gate voltage Vg.
  • the bias voltage Vb and gate voltage Vg are controlled to different values than when inputting.
  • a logical value "0" is assigned to the low resistance state (L) of the magnetoresistive element 210, 0 volts (V) of Vb, and 0 volts (V) of OUT, and a logical value "1" is assigned to the high resistance state (H) of the magnetoresistive element 210, Vsw of Vb, and VDD of OUT.
  • a logical value "1" is assigned to the low resistance state (L) and a logical value "0" to the high resistance state (H).
  • the assignment of the logical values of 0 volts (V) and Vsw , and 0 volts (V) and VDD may be reversed.
  • the bias voltage generation circuit 120 when inputting, sets the bias voltage Vb to 0 volts (V) or Vsw and sets the gate voltage Vg to Von .
  • V bias voltage
  • Vsw bias voltage
  • Vg gate voltage
  • an exclusive OR operation can also be realized by reversing the logic assigned to only one of the input side (i.e., input A and input B) and the output side.
  • FIG. 8 is a diagram for explaining the output process in the first embodiment of the present technology.
  • “a” indicates the resistance state of the magnetoresistive element 210, the bias voltage Vb, and the gate voltage Vg during the output process.
  • “b” indicates the respective voltage divisions of the magnetoresistive element 210 and the selection transistor 220.
  • the bias voltage generating circuit 120 sets the bias voltage Vb to a read voltage Vread lower than the initialization voltage Vinit , and sets the gate voltage Vg to Vg ( ⁇ L) as in the initialization.
  • the application of the read voltage V read causes the voltage division of the magnetoresistive element 210 to have a value different from V sw in both the high resistance state and the low resistance state, so that the magnetization direction of the magnetoresistive element 210 does not reverse.
  • the reference voltage Vref of the output circuit 230 is set to a value between the divided voltage of the magnetoresistive element 210 in the high resistance state and the divided voltage of the magnetoresistive element 210 in the low resistance state. As a result, the output circuit 230 outputs output data OUT having a value according to the resistance value of the magnetoresistive element 210.
  • [Example of operation of arithmetic circuit] 9 is a timing chart showing an example of the operation of the arithmetic circuit 100 according to the first embodiment of the present technology, and a circuit diagram of the arithmetic element 200.
  • “a” is a timing chart showing an example of the operation of the arithmetic circuit 100
  • "b” in the figure is a circuit diagram of the arithmetic element 200.
  • bit string "111001010” is input to the arithmetic circuit 100 as input data IN.
  • the control circuit 110 in the arithmetic circuit 100 performs an initialization process to initialize the magnetoresistive element 210 to a low resistance state (L), which corresponds to a logical value of "0."
  • L low resistance state
  • the "init” in the figure indicates the initialization process.
  • the control circuit 110 controls the bias voltage generation circuit 120 to input the first bit of the logical value "1" to the arithmetic element 200.
  • the bias voltage generation circuit 120 applies a bias voltage of Vsw under the control of the control circuit 110.
  • the application of this bias voltage inverts the magnetoresistive element 210 (such as an MTJ element) and puts it into a high resistance state (H) corresponding to the logical value "1.”
  • control circuit 110 inputs the second and third bits with a logical value of "1" in sequence.
  • the magnetoresistive element 210 inverts with each input, entering a high resistance state (H).
  • the control circuit 110 controls the bias voltage generation circuit 120 to input the fourth bit with a logical value of "0" to the processing element 200.
  • the bias voltage generation circuit 120 sets the bias voltage to 0 volts (V) (in other words, does not apply it) in accordance with the control of the control circuit 110. Because no bias voltage is applied, the magnetoresistance effect element 210 does not invert and maintains its high resistance state (H).
  • the control circuit 110 inputs the fifth bit onwards in the same way, and after inputting the final bit, it reads (in other words, outputs) the output data OUT.
  • "Read” in the figure a indicates the read process.
  • output data with a logical value of "1” is read.
  • This output data OUT corresponds to the exclusive OR of "111001010".
  • the output data OUT can be added to the input data as parity.
  • This parity indicates whether the number of "1”s in the bit string "111001010" is odd or not, and can be used to detect and correct errors in the non-volatile memory or communication device.
  • the above calculations can also be used for pseudo-random number generation (such as the Xorshift method) in various information processing devices.
  • the logic gate 205 in the computing element 200 functions as a two-input XOR (exclusive OR) gate.
  • the data held in the magnetoresistive element 210 in the logic gate 205 is fed back as input A of the two inputs.
  • Input B of the two inputs is data input by the control circuit 110 via the bias voltage generation circuit 120.
  • the control circuit 110 inputs each bit in the input data in turn as input B, thereby reading out the exclusive OR of those bits.
  • the logic gate 205 contains one transistor, and the output circuit 230 (such as an inverter) contains two transistors. Therefore, the calculation element 200 that calculates an exclusive OR can be realized using three transistors.
  • Figure 10 is a circuit diagram showing an example configuration of an arithmetic element in a comparative example.
  • the arithmetic element in the comparative example comprises a two-input XOR gate 280 and a flip-flop 270.
  • Flip-flop 270 holds the bit output by XOR gate 280 and feeds it back to XOR gate 280 as input A.
  • XOR gate 280 receives its own input A and an external input B.
  • XOR gate 280 also includes nMOS transistors 281 to 288. nMOS transistors 281 to 284 are connected in series between power supply voltage Vdd and reference voltage Vss.
  • the inverted value xA of input A is input to the gate of nMOS transistor 281, and input B is input to the gate of nMOS transistor 282.
  • Input A is input to the gate of nMOS transistor 283, and input B is input to the gate of nMOS transistor 284.
  • nMOS transistors 285 to 288 are connected in series between the power supply voltage Vdd and the reference voltage Vss.
  • Input A is input to the gate of nMOS transistor 285, and the inverted value xB of input B is input to the gate of nMOS transistor 286.
  • the inverted value xA is input to the gate of nMOS transistor 287, and the inverted value xB is input to the gate of nMOS transistor 288.
  • connection node of nMOS transistors 282 and 283 is connected to the connection node of nMOS transistors 286 and 287, and the voltages at these nodes are output as output data indicating the calculation result.
  • a flip-flop 270 is required to feed the output back to one of the two inputs, and this flip-flop 270 can be implemented using, for example, eight transistors.
  • the number of transistors in the XOR gate 280 is also eight. Therefore, the number of transistors in the arithmetic element in the comparative example is 16.
  • the computing element 200 can be realized with three transistors, as described above. This allows for a reduction in circuit size and mounting area compared to the comparative example.
  • Patent Document 1 uses a magnetic field induced by a current to perform reversal, resulting in very high power consumption. Furthermore, Patent Document 1 requires two input lines to be connected to one magnetoresistive element.
  • the computing element 200 inverts the magnetoresistive effect element 210 using the VCMA effect, thereby reducing power consumption compared to Patent Document 1. Furthermore, as shown in Figure 2, only one signal line (signal line 218 in the figure) is required to connect to the input side of the magnetoresistive effect element 210, reducing the number of wiring lines compared to Patent Document 1.
  • control circuit 110 can then input the same input data to multiple arithmetic elements 200, and determine the final output data by majority vote of the outputs of the arithmetic elements 200. This can improve error resistance.
  • FIG. 11 is a flowchart showing an example of the operation of the arithmetic circuit 100 in the first embodiment of the present technology. This operation is initiated, for example, when an initialization command is input to the arithmetic circuit 100.
  • the control circuit 110 in the arithmetic circuit 100 initializes the magnetoresistive element 210 and sets n to its initial value (step S901). Then, when a logical operation command and input data are input, the control circuit 110 inputs the nth bit of the input data (step S902) and determines whether input of all bits has been completed (step S903).
  • step S903 If input of all bits has not been completed (step S903: No), the control circuit 110 increments n (step S905) and repeats steps S902 and onward.
  • step S903 if input of all bits has been completed (step S903: Yes), the control circuit 110 outputs the output data (step S904) and ends the operation for the calculation.
  • bits in input data are input in order to the computing element 200, which includes the magnetoresistive effect element 210 whose magnetization direction is reversed by the VCMA effect, thereby reducing power consumption compared to Patent Document 1. Furthermore, the number of wirings can be reduced compared to Patent Document 1.
  • the bias voltage generation circuit 120 applies the initialization voltage Vinit during the initialization process regardless of the bit held in the magnetoresistive element 210. However, it is preferable to reduce the power consumption during initialization.
  • the arithmetic circuit 100 in the first modification of the first embodiment differs from the first embodiment in that it applies the initialization voltage Vinit only when the bit held in the magnetoresistive element 210 is a specific logical value.
  • FIG. 12 is a block diagram showing an example configuration of a computing element 200 in a first modified example of the first embodiment of the present technology.
  • the computing element 200 in this first modified example of the first embodiment differs from the first embodiment in that it further includes a switch 240.
  • the switch 240 selects either the output terminal of the output circuit 230 or the bias voltage generation circuit 120 in accordance with a control signal SW from the control circuit 110, and connects it to the magnetoresistive effect element 210.
  • FIG. 13 is a diagram illustrating the initialization process in the first modified example of the first embodiment of the present technology.
  • “a” is a timing chart showing an example of the operation of the arithmetic circuit 100
  • “b” in the figure shows the resistance state, bias voltage Vb, and gate voltage Vg of the magnetoresistive effect element 210 during the initialization process.
  • control circuit 110 performs a read process to read out the bits held in the magnetoresistive element 210 before the initialization process.
  • the bias voltage generation circuit 120 sets the bias voltage Vb to 0 volts (V) (i.e., does not apply it). Because the bias voltage Vb is not applied, the magnetoresistive element 210 does not invert and maintains the low resistance state (L).
  • the value of the gate voltage Vg at this time is arbitrary.
  • the bias voltage generation circuit 120 sets the bias voltage Vb to the initialization voltage Vinit and sets the gate voltage Vg to Vg ( ⁇ L), as in the first embodiment.
  • the magnetoresistive element 210 is connected to the bias voltage generating circuit 120.
  • the bias voltage generation circuit 120 applies the initialization voltage Vinit only when the read bit is a specific logical value (such as "1") that requires inversion. Therefore, power consumption can be reduced compared to the first embodiment, in which the initialization voltage Vinit is applied even when the read bit is a logical value (such as "0") that does not require inversion.
  • the bias voltage generation circuit 120 applies the initialization voltage V init only when the read bit has a specific logical value, and therefore, power consumption can be reduced compared to the first embodiment.
  • the bias voltage generation circuit 120 applies a bias voltage to the computing element 200, and stops applying the voltage when the magnetization vector of the free layer reverses during precession of the vector.
  • the pulse width of the applied voltage must be precisely controlled to improve the probability of successful reversal, which makes input processing difficult.
  • the computing circuit 100 in this first modification of the first embodiment differs from the first embodiment in that two free layers whose magnetizations are exchange-coupled are arranged within the magnetoresistive element 210, making input processing easier.
  • FIG. 14 is a cross-sectional view showing an example configuration of a magnetoresistive effect element 210 in a second modified example of the first embodiment of the present technology.
  • the magnetoresistive effect element 210 in the second modified example of the first embodiment differs from the first embodiment in that it further includes an exchange coupling layer 215 and a free layer 216 in addition to the pinned layer 211, tunnel barrier layer 212, free layer 213, and magnetic donor layer 214.
  • the pinned layer 211, tunnel barrier layer 212, free layer 213, exchange coupling layer 215, free layer 216, and magnetic donor layer 214 are stacked in this order.
  • free layer 213 is exchange-coupled with free layer 216.
  • free layers 213 and 216 are ferromagnetically coupled or antiferromagnetically coupled.
  • the magnetization directions of free layers 213 and 216 are the same, and in the case of antiferromagnetic coupling, the magnetization directions of free layers 213 and 216 are opposite to each other.
  • free layer 213 has a VCMA effect, while free layer 216 does not have the VCMA effect.
  • free layers 213 and 216 are an example of a pair of free layers as defined in the claims.
  • the exchange-coupled free layer 216 When reversing the direction during input processing, for example, when the magnetization vector of the free layer 213 begins to precess due to the application of a bias voltage, the exchange-coupled free layer 216 also follows suit and begins to precess. The bias voltage generation circuit 120 then stops applying voltage when the magnetization vector is reversed.
  • the exchange-coupled free layer 216 suppresses the reversal of the free layer 213. This eliminates the need for precise control of the pulse width, making input processing easier.
  • the provision of exchange-coupled free layers 213 and 216 eliminates the need for precise control of pulse width, making input processing easier.
  • the selection transistor 220 is inserted on the ground side, but this is not limiting.
  • the arithmetic circuit 100 in this second embodiment differs from the first embodiment in that a magnetoresistive effect element 210 is inserted on the ground side.
  • FIG. 15 is a circuit diagram showing an example configuration of a computing element 200 according to a second embodiment of the present technology.
  • the computing element 200 according to the second embodiment differs from the first embodiment in that it includes a selection transistor 225 instead of the selection transistor 220.
  • a pMOS transistor is used as the selection transistor 225.
  • the selection transistor 225 is inserted between the input node 201 and the magnetoresistive effect element 210.
  • the magnetoresistive effect element 210 is inserted between the selection transistor 225 and the ground node.
  • the selection transistor 225 is a pMOS transistor, a low level Von is applied to it when it is turned on.
  • FIG. 16 is a cross-sectional view showing an example configuration of a magnetoresistive effect element according to a modified example of the second embodiment of the present technology.
  • the magnetic imparting layer 214, free layer 213, tunnel barrier layer 212, and pinned layer 211 are stacked in this order from top to bottom.
  • the second embodiment described above can be applied to a second modification of the first embodiment, in which two free layers whose magnetizations are exchange-coupled are provided.
  • the arithmetic circuit 100 in this modification of the second embodiment differs from the second embodiment in that two free layers whose magnetizations are exchange-coupled are disposed in the magnetoresistive element 210, thereby facilitating input processing.
  • FIG. 17 is a cross-sectional view showing an example configuration of a magnetoresistive effect element 210 in a modified example of the second embodiment of the present technology.
  • the magnetoresistive effect element 210 in the modified example of the second embodiment differs from the first embodiment in that it further comprises an exchange coupling layer 215 and a free layer 216 in addition to the pinned layer 211, tunnel barrier layer 212, free layer 213, and magnetic imparting layer 214.
  • the magnetic imparting layer 214, free layer 216, exchange coupling layer 215, free layer 213, tunnel barrier layer 212, and pinned layer 211 are stacked in this order from top to bottom.
  • the exchange-coupled free layer 216 suppresses re-inversion of the free layer 213. This eliminates the need for precise control of the pulse width, making input processing easier.
  • the provision of exchange-coupled free layers 213 and 216 eliminates the need for precise control of pulse width, making input processing easier.
  • the arithmetic circuit 100 calculates an exclusive OR, but it can also perform logical operations other than the exclusive OR.
  • the arithmetic circuit 100 in this third embodiment differs from the first embodiment in that it calculates a logical OR.
  • FIG. 18 is a diagram for explaining input processing in the third embodiment of the present technology.
  • “a” indicates the resistance state of the magnetoresistive element 210, the bias voltage Vb, the gate voltage Vg, and the output data OUT during input processing.
  • “b” indicates the truth table of the computing element 200.
  • the bias voltage generation circuit 120 sets the bias voltage Vb to 0 volts (V) (i.e., does not apply it).
  • the application of a bias voltage Vb corresponding to a logical value "1" is required to reverse the magnetization direction of the magnetoresistive element 210 if it is in a low resistance state (L), and to prevent reversal if it is in a high resistance state (H).
  • the divided voltage of the magnetoresistive element 210 must be Vsw only when the magnetoresistive element 210 is in the low resistance state. A combination of bias voltage and gate voltage that satisfies such a condition is determined.
  • the current I flowing through the magnetoresistive element 210 and the selection transistor 220 is expressed by the above-mentioned equation 2.
  • I sw V sw /R MTJ (L) ...Formula 8
  • R MTJ (L) is the resistance value of the magnetoresistive element 210 in the low resistance state.
  • the bias voltage can be set to 2 ⁇ Vsw according to Equation 10. This 2 ⁇ Vsw is defined as V OR .
  • V OR When V OR is applied, if the magnetoresistive element 210 is in a low resistance state, its magnetization direction is reversed and it becomes a high resistance state.
  • V MTJ R MTJ (H) x I sw ...Formula 11
  • the bias voltage generation circuit 120 does not apply the bias voltage Vb.
  • the bias voltage generating circuit 120 sets the bias voltage Vb to VOR and sets the gate voltage to Vg ( ⁇ H) corresponding to R TR ( ⁇ H).
  • FIG 19 is a graph showing an example of the relationship between the resistance value RTR and the gate voltage Vg of the selection transistor 220 according to the third embodiment of the present technology.
  • the vertical axis in the figure represents the resistance value RTR
  • the horizontal axis in the figure represents the gate voltage Vg.
  • a gate voltage lower than Von and higher than Vg ( ⁇ L) is applied as Vg ( ⁇ H).
  • Figure 20 is a diagram showing the voltage division of the magnetoresistive element 210 and the selection transistor 220 in the third embodiment of the present technology.
  • the bias voltage generation circuit 120 sets the bias voltage to VOR and the gate voltage to Vg ( ⁇ H).
  • Vg the bias voltage generation circuit 120
  • the only difference between the first and third embodiments is the control of the bias voltage generation circuit 120; since the circuit configuration is the same, the control circuit 110 can switch between executing an exclusive OR operation and a logical OR operation.
  • the bias voltage generation circuit 120 sets the bias voltage Vb and the gate voltage Vg to VOR and Vg ( ⁇ H) when the logical value “1” is input, thereby realizing a logical OR operation.
  • the arithmetic circuit 100 calculates an exclusive OR, but it can also perform logical operations other than the exclusive OR.
  • the arithmetic circuit 100 in this fourth embodiment differs from the first embodiment in that it calculates a logical AND.
  • FIG. 21 is a circuit diagram showing an example configuration of a computing element 200 according to a fourth embodiment of the present technology.
  • the computing element 200 according to the fourth embodiment differs from the first embodiment in that it further includes an inverter 250.
  • the input terminal of the inverter 250 is connected to the bias voltage generation circuit 120, and the output terminal of the inverter 250 is connected to the magnetoresistive element 210.
  • the bias voltage generation circuit 120 sets the bias voltage Vb to 0 volts (V)
  • the inverter 250 applies the bias voltage to the magnetoresistive element 210.
  • the bias voltage generation circuit 120 applies the bias voltage Vb
  • the inverter 250 sets the voltage to the magnetoresistive element 210 to 0 volts (V).
  • FIG. 22 is a diagram for explaining input processing in the fourth embodiment of the present technology.
  • “a” shows the resistance state of the magnetoresistive element 210, the bias voltage Vb, the gate voltage Vg, and the output data OUT during input processing.
  • “b” shows the truth table of the computing element 200.
  • the bias voltage generation circuit 120 sets the bias voltage Vb to 0 volts (V) (i.e., does not apply it). At this time, the inverter 250 applies the bias voltage V AND to the magnetoresistive element 210.
  • the magnetoresistive element 210 can be inverted only in the resistive state (H).
  • the inverter 250 supplies a bias voltage of the same value as at the time of initialization as V AND , and the bias voltage generation circuit 120 sets the gate voltage to Vg ( ⁇ L).
  • the bias voltage generating circuit 120 applies Vsw or the like as the bias voltage Vb, and the inverter 250 sets the bias voltage to 0 volts (V) (i.e., does not apply any bias voltage).
  • V 0 volts
  • the logic assignment of input B can be reversed, thereby eliminating inverter 250.
  • the circuit configuration will be similar to that of the first and second embodiments, and control circuit 110 will be able to switch between executing an exclusive OR operation, a logical OR operation, and a logical AND operation.
  • an inverter 250 is added, and when a logical value of "0" is input, the bias voltage generation circuit 120 sets the gate voltage Vg to Vg ( ⁇ L), thereby realizing a logical AND operation.
  • the arithmetic circuit 100 executes an exclusive OR operation on two inputs, but is not limited to this configuration.
  • the arithmetic circuit 100 in this fifth embodiment differs from the first embodiment in that it executes an exclusive OR operation on three inputs.
  • FIG. 23 is a circuit diagram showing an example configuration of a computing element 200 according to a fifth embodiment of the present technology.
  • a magnetoresistive element 210 and a selection transistor 220 are inserted in series between input nodes 201 and 202.
  • the bias voltage generation circuit 120 inputs a bias voltage Vb to the input node 201 and a bias voltage Vc to the input node 202.
  • a indicates the resistance value R MTJ of the magnetoresistive element 210, the bias voltage Vb, the bias voltage Vc, and the output data OUT during the input processing.
  • b indicates the truth table of the computing element 200.
  • the magnetization direction of the magnetoresistive element 210 is reversed. Therefore, when the magnetoresistive element 210 is in a low resistance state (L), output data OUT of VDD is output, and when the magnetoresistive element 210 is in a high resistance state (H), output data OUT of 0 volts (V) is output.
  • the magnetization direction of the magnetoresistive element 210 is reversed. Therefore, when the magnetoresistive element 210 is in a low resistance state (L), output data OUT of V DD is output, and when the magnetoresistive element 210 is in a high resistance state (H), output data OUT of 0 volts (V) is output.
  • the magnetization direction of the magnetoresistive element 210 is not reversed. Therefore, when the magnetoresistive element 210 is in a low resistance state (L), output data OUT of 0 volts (V) is output, and when the magnetoresistive element 210 is in a high resistance state (H), output data OUT of VDD is output.
  • control circuit 110 sets the bias voltage Vc to 0 volts (V) and inputs the first bit of the input data as input B.
  • the control circuit 110 then inputs the second and third bits as input B and input C. From the fourth bit onwards, the data is input two bits at a time.
  • the magnetoresistive element 210 and the selection transistor 220 are connected in series between the input nodes 201 and 202 to which the bias voltages Vb and Vc are input, thereby enabling a three-input exclusive OR operation.
  • the logic gate 205 and the output circuit 230 are arranged in the processing element 200, but it is preferable to reduce the circuit size when arranging a plurality of processing elements 200.
  • the processing circuit 100 in this sixth embodiment differs from the first embodiment in that a single output circuit 230 is shared by a plurality of processing elements 200.
  • FIG. 25 is a block diagram showing an example configuration of an arithmetic circuit 100 according to a sixth embodiment of the present technology.
  • the arithmetic circuit 100 of this sixth embodiment differs from the first embodiment in that multiple arithmetic elements, such as arithmetic elements 200-1 and 200-2, are arranged within an arithmetic block 206.
  • Each of these arithmetic elements includes a logic gate, and shares a selector 260 and an output circuit 230.
  • arithmetic elements 200-1 and 200-2 are examples of the first and second arithmetic elements set forth in the claims.
  • processing element 200-1 includes a logic gate 205-1
  • processing element 200-2 includes a logic gate 205-2.
  • Logic gates 205-1 and 205-2 are examples of the first and second logic gates described in the claims.
  • Selector 260 selects one of multiple logic gates, such as logic gates 205-1 and 205-2, in accordance with a selection signal SEL from control circuit 110 and connects it to output circuit 230.
  • FIG. 26 is a circuit diagram showing an example configuration of the calculation block 206 in the sixth embodiment of the present technology.
  • Each of the logic gates such as logic gates 205-1 and 205-2, includes a magnetoresistive element 210 and a selection transistor 220 connected in series. The connection node between the magnetoresistive element 210 and the selection transistor 220 is connected to the selector 260.
  • the bias voltage generation circuit 120 applies a bias voltage to each logic gate individually. For example, bias voltage Vb1 is applied to logic gate 205-1, and bias voltage Vb2 is applied to logic gate 205-2.
  • multiple arithmetic elements share the selector 260 and output circuit 230, making it possible to reduce the circuit size and circuit area compared to when an output circuit 230 is provided for each arithmetic element.
  • the arithmetic circuit 100 executes an exclusive OR operation, but it is also possible to apply this arithmetic circuit 100 to a nonvolatile memory.
  • the seventh embodiment differs from the first embodiment in that the nonvolatile memory executes an exclusive OR operation.
  • FIG. 27 is a block diagram showing an example configuration of a nonvolatile memory 300 according to the seventh embodiment of the present technology.
  • This nonvolatile memory 300 includes an input/output interface 310, a control circuit 110, a bit line address decoder 320, a bias voltage generation circuit 120, and a bit line control circuit 330.
  • the nonvolatile memory 300 further includes a word line address decoder 340, a word line control circuit 350, a memory cell array 360, and a sense amplifier 370.
  • the input/output interface 310 exchanges commands, addresses, data, etc. with the host system, etc.
  • control circuit 110 controls the bias voltage generation circuit 120 and other circuits in response to commands, causing them to perform predetermined logical operations.
  • the bias voltage generation circuit 120 generates a bias voltage under the control of the control circuit 110 and supplies it to the memory cell array 360 via the bit line control circuit 330.
  • Memory cell array 360 has multiple memory cells (not shown) arranged in a two-dimensional lattice pattern. Each memory cell includes a magnetoresistive element. The structure of the memory cells will be described in detail later. Furthermore, within memory cell array 360, bit lines and source lines are wired for each column, and word lines are wired for each row.
  • the bit line address decoder 320 selects the bit line and source line to be accessed by decoding the address received by the input/output interface 310.
  • the bit line control circuit 330 outputs a bias voltage pulse signal to the selected bit line and source line.
  • the word line address decoder 340 selects the word line to be accessed by decoding the address received by the input/output interface 310.
  • the word line control circuit 350 outputs a gate voltage signal to the selected word line.
  • the sense amplifier 370 reads data from the memory cell being accessed. The read data is output to the control circuit 110.
  • FIG. 28 is a circuit diagram showing an example configuration of a memory cell array 360 according to the seventh embodiment of the present technology.
  • a plurality of memory cells 207 are arranged in a two-dimensional lattice pattern.
  • a bit line BL and a source line SL are wired for each column of the memory cells 207
  • a word line WL is wired for each row of the memory cells 207.
  • Each memory cell 207 includes a magnetoresistive element 210 and a select transistor 220. These magnetoresistive elements 210 and select transistors 220 are connected in series between a bit line BL and a source line SL. A word line WL is connected to the gate of the select transistor 220.
  • a nonvolatile memory 300 in which such magnetoresistive elements 210 are arranged is called a VC-MRAM.
  • the circuit formed by the memory cell 207 and sense amplifier 370 is similar to the computing element 200 in the first embodiment.
  • the control circuit 110 can cause the memory cell 207 to perform logical operations using control similar to that in the first embodiment.
  • the commands to the nonvolatile memory 300 include, for example, an initialization command and an XOR command.
  • the control circuit 110 performs the initialization process described with reference to FIG. 6.
  • the magnetoresistive effect element 210 is initialized to a low resistance state.
  • the host or the like sends an XOR command along with the input data to be operated on.
  • the control circuit 110 performs the input processing described with reference to Figure 7 and the output processing described with reference to Figure 8. This executes an exclusive OR operation on the input data.
  • the host or the like can also transmit a high resistance command in addition to the initialization command and the XOR command.
  • a high resistance command is executed, only the command is transmitted, and no data is transferred.
  • the control circuit 110 performs the same control as when input B with a logic value of "1" is input in a and b of FIG. 18. That is, the bias voltage and gate voltage are controlled to VOR and Vg ( ⁇ H). Since the high resistance command does not require data transfer, the time required to input the command can be reduced accordingly.
  • the host or the like can also send an inversion command.
  • this inversion command is executed, only the command is sent, and no data is transferred.
  • the control circuit 110 performs the same control as when input B with a logic value of "1" is input in a and b of FIG. 7. That is, the bias voltage and gate voltage are controlled to Vsw and Von .
  • the magnetoresistive element 210 it is also possible to initialize the magnetoresistive element 210 to a high resistance state using an initialization command.
  • the host or the like can send a low resistance command in addition to the initialization command and XOR command.
  • the control circuit 110 performs the same control as described with reference to Figure 6 in accordance with the low resistance command.
  • the host or the like can send an OR command.
  • the control circuit 110 calculates a logical sum in accordance with that command using control similar to that of the third embodiment.
  • the host or the like can send an AND command.
  • the control circuit 110 calculates a logical product in accordance with that command using control similar to that of the fourth embodiment.
  • bits in the input data are input in order to the memory cells 207 including the magnetoresistive effect elements 210, thereby enabling logical operations to be performed in the nonvolatile memory 300.
  • the nonvolatile memory 300 calculates an exclusive OR, but the calculation result can be used for error detection and correction.
  • the nonvolatile memory 300 in this eighth embodiment differs from the seventh embodiment in that the calculation result of the exclusive OR is used for error detection and correction.
  • FIG. 29 is a block diagram showing an example configuration of a nonvolatile memory 300 according to an eighth embodiment of the present technology.
  • the nonvolatile memory 300 according to this eighth embodiment includes an input/output interface 310, an error correction circuit 380, and a predetermined number of memory blocks 390.
  • FIG. 30 is a block diagram showing an example configuration of a memory block 390 according to the eighth embodiment of the present technology.
  • the memory block 390 includes a control circuit 110, a bit line address decoder 320, a bias voltage generation circuit 120, and a bit line control circuit 330.
  • the memory block 390 further includes a word line address decoder 340, a word line control circuit 350, a memory cell array 360, and a sense amplifier 370.
  • the error correction circuit 380 in Figure 29 detects and corrects errors in read data.
  • this error correction circuit 380 receives data to be written from the input/output interface 310, it encodes the data and supplies it to the memory block 390 as write data.
  • the error correction circuit 380 receives read data from the memory block 390, it detects and corrects (in other words, decodes) errors in the read data and supplies it to the input/output interface 310.
  • the error correction circuit 380 can use the exclusive OR operation described above for encoding and decoding.
  • the error correction circuit 380 inputs the input data to be operated on into the memory block 390.
  • the control circuit 110 in the memory block 390 operates the exclusive OR operation in the memory cells 207 using control similar to that in the first embodiment, reads out output data indicating the operation results, and supplies this to the error correction circuit 380.
  • the error correction circuit 380 performs syndrome calculations using this output data to detect and correct errors.
  • the host or other device can send an error check command.
  • the error correction circuit 380 uses an exclusive OR operation to detect errors in the read data.
  • the host or the like can also send a refresh command.
  • the error correction circuit 380 detects errors in the read data using an exclusive OR operation. If the error is correctable, the error correction circuit 380 identifies the location of the error and supplies the address of the memory cell 207 holding the erroneous bit and an inversion command to the memory block 390.
  • the control circuit 110 performs control similar to that shown in a and b of FIG. 7 when input B with a logic value of "1" is input. That is, the bias voltage and gate voltage are controlled to Vsw and Von . As a result, the erroneous bit is inverted and the error is corrected.
  • VC-MTJs have high compatibility with logic processes, making it easy to incorporate general logic circuits.
  • Arithmetic circuits including VC-MTJs are applicable not only to the error correction function of VC-MRAM, but also to general error correction circuits. For example, XOR operations are frequently used in the encoding process and syndrome calculation of LDPC (Low-Density Parity-Check) codes used in mobile communications, etc. XOR operations are also used in the encoding kernel of polar codes.
  • LDPC Low-Density Parity-Check
  • the error correction circuit 380 uses the results of the exclusive OR calculation to detect and correct errors in the read data, thereby improving the error tolerance of the non-volatile memory 300.
  • the present technology can also be configured as follows.
  • a computing element including a magnetoresistive element whose magnetization direction is reversed by the VCMA effect;
  • An arithmetic circuit comprising: a control circuit that performs an input process of sequentially inputting a plurality of bits to be operated on by a predetermined logical operation to the arithmetic element; and an output process of causing the arithmetic element to output one bit of output data indicating the result of the logical operation after the input process.
  • the logical operation includes an exclusive OR operation.
  • the bias voltage includes an initialization voltage;
  • the bias voltage includes a first and a second bias voltage;
  • the selection transistor is an nMOS transistor, The arithmetic circuit according to (8), wherein the magnetoresistive element is inserted between the nMOS transistor and the input node.
  • the selection transistor is a pMOS transistor, The arithmetic circuit according to (7), wherein the magnetoresistive element is inserted between the pMOS transistor and the ground node.
  • the arithmetic elements include first and second arithmetic elements; the first computing element comprises a first logic gate; the second computing element comprises a second logic gate; The arithmetic circuit according to any one of (1) to (10), wherein the first and second arithmetic elements share an output circuit that outputs the output data to the control circuit and a selector that selects and connects either the output circuit or the first or second logic gate to the output circuit. (12) The arithmetic circuit according to any one of (1) to (11), wherein the magnetoresistive element includes a pinned layer, a free layer, and a tunnel barrier layer.
  • the magnetoresistive element includes a pair of a free layer and a tunnel barrier layer whose magnetization is exchange-coupled with a pinned layer.
  • a memory cell array in which a predetermined number of memory cells are arranged, each including a magnetoresistive element whose magnetization direction is reversed by the VCMA effect;
  • a nonvolatile memory comprising a control circuit that performs an input process in which a plurality of bits to be subjected to a predetermined logical operation are input to the memory cell in sequence, and an output process in which one bit of output data indicating the result of the logical operation is output to the memory cell after the input process.
  • control circuit 120 bias voltage generation circuit 200, 200-1, 200-2 arithmetic element 205, 205-1, 205-2 logic gate 206 arithmetic block 207 memory cell 210 magnetoresistance effect element 211 pin layer 212 tunnel barrier layer 213, 216 free layer 214 magnetic imparting layer 215 exchange coupling layer 220, 225 selection transistor 221 gate 222 source 223 drain 230 output circuit 240 switch 250 inverter 260 selector 270 flip-flop 280 XOR (exclusive OR) gate 281 to 288 nMOS transistor 300 nonvolatile memory 310 input/output interface 320 bit line address decoder 330 bit line control circuit 340 Word line address decoder 350 Word line control circuit 360 Memory cell array 370 Sense amplifier 380 Error correction circuit 390 Memory block

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Abstract

磁気抵抗効果素子を用いる演算回路において、消費電力を低減する。　演算回路は、演算素子と、制御回路とを具備する。演算素子は、ＶＣＭＡ（Voltage Controlled Magnetic Anisotropy）効果により磁化方向が反転する磁気抵抗効果素子を含む。制御回路は、所定の論理演算の演算対象である複数のビットを演算素子に順に入力する入力処理と入力処理の後に論理演算の結果を示す１ビットの出力データを演算素子に出力させる出力処理とを行う。

Description

演算回路、不揮発性メモリ、および、演算回路の制御方法
　本技術は、演算回路に関する。詳しくは、論理演算を行う演算回路、不揮発性メモリ、および、演算回路の制御方法に関する。
　従来より、不揮発性メモリなどにおいて、ＭＴＪ（Magnetic Tunnel Junction）素子などの磁気抵抗効果素子が用いられている。例えば、電流による誘起磁場を用いて反転させるトグルＭＲＡＭ（Magnetoresistive RAM）のＭＴＪ素子を用いた、２入力の演算回路が提案されている（例えば、特許文献１参照。）。この演算回路では、１つのＭＴＪ素子に２本の入力ラインが接続され、一方の入力ラインに所定方向への電流を流すか、その電流を停止する制御と、他方の入力ラインに所定方向と逆方向への電流を流すか、その電流を停止する制御とが実行される。これらの制御により、２本の入力ラインの一方のみに電流が流れた際に、ＭＴＪ素子の抵抗状態が反転する。
特開２００７－２２８５４号公報
　上述の従来技術では、２本の入力ラインのそれぞれの電流を制御することにより、排他的論理和の演算を実現している。しかしながら、上述の演算回路では、電流による誘起磁場を用いるため、消費電力が非常に大きくなるという問題がある。
　本技術はこのような状況に鑑みて生み出されたものであり、磁気抵抗効果素子を用いる演算回路において、消費電力を低減することを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、ＶＣＭＡ（Voltage Controlled Magnetic Anisotropy）効果により磁化方向が反転する磁気抵抗効果素子を含む演算素子と、所定の論理演算の演算対象である複数のビットを上記演算素子に順に入力する入力処理と上記入力処理の後に上記論理演算の結果を示す１ビットの出力データを上記演算素子に出力させる出力処理とを行う制御回路とを具備する演算回路、および、その制御方法である。これにより、消費電力が低減するという作用をもたらす。
　また、この第１の側面において、上記論理演算は、排他的論理和演算を含んでもよい。これにより、低消費電力で排他的論理和が演算されるという作用をもたらす。
　また、この第１の側面において、上記論理演算は、論理積演算を含んでもよい。これにより、低消費電力で論理積が演算されるという作用をもたらす。
　また、この第１の側面において、上記論理演算は、論理和演算を含んでもよい。これにより、低消費電力で論理和が演算されるという作用をもたらす。
　また、この第１の側面において、上記制御回路の制御に従ってバイアス電圧を生成するバイアス電圧生成回路をさらに具備してもよい。これにより、バイアス電圧により磁気抵抗効果素子の磁化方向が反転するという作用をもたらす。
　また、この第１の側面において、上記バイアス電圧は、初期化電圧を含み、上記バイアス電圧生成回路は、上記磁気抵抗効果素子に保持されたビットを読み出す読出し処理と、上記読み出したビットが特定の論理値である場合には上記初期化電圧を印加し、上記読み出したビットが上記特定の論理値でない場合には上記初期化電圧を印加しない初期化処理とを上記入力処理の前に行ってもよい。これにより、低消費電力で磁気抵抗効果素子が初期化されるという作用をもたらす。
　また、この第１の側面において、上記バイアス電圧は、第１および第２のバイアス電圧を含み、上記演算素子は、上記第１のバイアス電圧が入力される第１の入力ノードと上記第２のバイアス電圧が入力される第２の入力ノードとの間に直列に接続された上記磁気抵抗効果素子および選択トランジスタを備えてもよい。これにより、３入力の演算素子が実現されるという作用をもたらす。
　また、この第１の側面において、上記演算素子は、上記バイアス電圧が入力される入力ノードと接地ノードとの間に直列に接続された上記磁気抵抗効果素子および選択トランジスタを備えてもよい。これにより、２入力の演算素子が実現されるという作用をもたらす。
　また、この第１の側面において、上記選択トランジスタは、ｎＭＯＳ（n-channel Metal Oxide Semiconductor）トランジスタであり、上記磁気抵抗効果素子は、上記ｎＭＯＳトランジスタと上記入力ノードとの間に挿入されてもよい。これにより、２入力の演算素子が実現されるという作用をもたらす。
　また、この第１の側面において、上記選択トランジスタは、ｐＭＯＳ（p-channel MOS）トランジスタであり、上記磁気抵抗効果素子は、上記ｐＭＯＳトランジスタと上記接地ノードとの間に挿入されてもよい。これにより、２入力の演算素子が実現されるという作用をもたらす。
　また、この第１の側面において、上記演算素子は、第１および第２の演算素子を含み、上記第１の演算素子は、第１の論理ゲートを備え、上記第２の演算素子は、第２の論理ゲートを備え、上記第１および第２の演算素子は、上記出力データを上記制御回路に出力する出力回路と上記出力回路と上記第１および第２の論理ゲートのいずれかを選択して上記出力回路に接続するセレクタとを共有してもよい。これにより、回路規模や回路面積が削減されるという作用をもたらす。
　また、この第１の側面において、上記磁気抵抗効果素子は、ピン層、フリー層およびトンネルバリア層を含んでもよい。これにより、ＶＣＭＡ効果によりフリー層の磁化方向が反転するという作用をもたらす。
　また、この第１の側面において、上記磁気抵抗効果素子は、ピン層と磁化が交換結合した一対のフリー層とトンネルバリア層とを含んでもよい。これにより、入力処理が容易になるという作用をもたらす。
　また、本技術の第２の側面は、ＶＣＭＡ効果により磁化方向が反転する磁気抵抗効果素子をそれぞれが含む所定数のメモリセルが配列されたメモリセルアレイと、所定の論理演算の演算対象である複数のビットを上記メモリセルに順に入力する入力処理と上記入力処理の後に上記論理演算の結果を示す１ビットの出力データを上記メモリセルに出力させる出力処理とを行う制御回路とを具備する不揮発性メモリである。これにより、不揮発性メモリの消費電力が低減するという作用をもたらす。
　また、この第２の側面において、上記出力データを用いてデータの誤りを検出して訂正する誤り訂正回路をさらに具備してもよい。これにより、エラー耐性が向上するという作用をもたらす。
本技術の第１の実施の形態における演算回路の一構成例を示すブロック図である。 本技術の第１の実施の形態における論理ゲートの斜視図の一例である。 本技術の第１の実施の形態における磁気抵抗効果素子の一構成例を示す断面図である。 本技術の第１の実施の形態における磁気抵抗効果素子の垂直磁気異方性と電圧との関係の一例を示す図である。 本技術の第１の実施の形態における選択トランジスタの抵抗値とゲート電圧との関係の一例を示すグラフである。 本技術の第１の実施の形態における初期化処理を説明するための図である。 本技術の第１の実施の形態における入力処理を説明するための図である。 本技術の第１の実施の形態における出力処理を説明するための図である。 本技術の第１の実施の形態における演算回路の動作の一例を示すタイミングチャート、および、演算回路の回路図である。 比較例における演算素子の一構成例を示す回路図である。 本技術の第１の実施の形態における演算回路の動作の一例を示すフローチャートである。 本技術の第１の実施の形態の第１の変形例における演算素子の一構成例を示すブロック図である。 本技術の第１の実施の形態の第１の変形例における初期化処理を説明するための図である。 本技術の第１の実施の形態の第２の変形例における磁気抵抗効果素子の一構成例を示す断面図である。 本技術の第２の実施の形態における演算素子の一構成例を示す回路図である。 本技術の第２の実施の形態における磁気抵抗効果素子の一構成例を示す断面図である。 本技術の第２の実施の形態の変形例における磁気抵抗効果素子の一構成例を示す断面図である。 本技術の第３の実施の形態における入力処理を説明するための図である。 本技術の第３の実施の形態における選択トランジスタの抵抗値とゲート電圧との関係の一例を示すグラフである。 本技術の第３の実施の形態における磁気抵抗効果素子および選択トランジスタのそれぞれの分圧を示す図である。 本技術の第４の実施の形態における演算素子の一構成例を示す回路図である。 本技術の第４の実施の形態における入力処理を説明するための図である。 本技術の第５の実施の形態における演算素子の一構成例を示す回路図である。 本技術の第５の実施の形態における入力処理を説明するための図である。 本技術の第６の実施の形態における演算回路の一構成例を示すブロック図である。 本技術の第６の実施の形態における演算ブロックの一構成例を示す回路図である。 本技術の第７の実施の形態における不揮発性メモリの一構成例を示すブロック図である。 本技術の第７の実施の形態におけるメモリセルアレイの一構成例を示す回路図である。 本技術の第８の実施の形態における不揮発性メモリの一構成例を示すブロック図である。 本技術の第８の実施の形態におけるメモリブロックの一構成例を示すブロック図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（磁気抵抗効果素子を含む演算素子に論理演算させる例）
　２．第２の実施の形態（接地側に配置した磁気抵抗効果素子を含む演算素子に論理演算させる例）
　３．第３の実施の形態（磁気抵抗効果素子を含む演算素子に論理和演算させる例）
　４．第４の実施の形態（磁気抵抗効果素子を含む演算素子に論理積演算させる例）
　５．第５の実施の形態（磁気抵抗効果素子を含む３入力の演算素子に論理和演算させる例）
　６．第６の実施の形態（各々が磁気抵抗効果素子を含む複数の演算素子に論理演算させる例）
　７．第７の実施の形態（磁気抵抗効果素子を含むメモリセルに論理演算させる例）
　８．第８の実施の形態（磁気抵抗効果素子を含むメモリセルに論理演算させ、出力データを用いて誤りを訂正する例）
　＜１．第１の実施の形態＞
　［演算回路の構成例］
　図１は、本技術の実施の形態における演算回路１００の一構成例を示すブロック図である。この演算回路１００は、所定の論理演算を行う回路であり、例えば、通信装置や不揮発性メモリにおいて用いられる。演算回路１００は、制御回路１１０、バイアス電圧生成回路１２０と所定数の演算素子２００とを備える。また、演算素子２００は、磁気抵抗効果素子２１０および選択トランジスタ２２０を含む論理ゲート２０５と、出力回路２３０とを備える。２つ以上の演算素子２００を配列する場合、それらの演算素子２００は、例えば、二次元格子状に配列される。
　制御回路１１０は、バイアス電圧生成回路１２０および演算素子２００を制御するものである。この制御回路１１０には、所定の論理演算の対象である入力データＩＮと、初期化や論理演算を指示するコマンドとが入力される。初期化は、論理演算の直前に実行されるものとする。
　制御回路１１０は、初期化のコマンドに従って、制御信号によりバイアス電圧生成回路１２０を制御し、演算素子２００を初期化する初期化処理を実行する。また、制御回路１１０は、論理演算のコマンドに従って、入力データＩＮおよび制御信号をバイアス電圧生成回路１２０に供給し、入力データＩＮを演算素子２００に入力する入力処理を実行する。
　論理演算として、例えば、排他的論理和が実行される。また、入力データＩＮのデータサイズは、Ｎ（Ｎ、は２以上の整数）ビットであり、これらのビットは、１ビットずつ順に入力される。
　また、制御回路１１０は、入力処理の後に、制御信号によりバイアス電圧生成回路１２０を制御し、論理演算の結果を示す出力データＯＵＴを演算素子２００に出力させる出力処理を実行する。
　バイアス電圧生成回路１２０は、制御回路１１０からの制御信号に従って、ゲート電圧Ｖｇおよびバイアス電圧Ｖｂを生成し、論理ゲート２０５に供給するものである。バイアス電圧生成回路１２０は、バイアス電圧Ｖｂをパルス期間に亘って供給する。この電圧により、磁気抵抗効果素子２１０内のフリー層の磁化ベクトルが外部磁場の水平方向を中心に歳差運動し、その歳差運動中に磁化ベクトルが反転したタイミングでバイアス電圧の印加が停止される。
　論理ゲート２０５において、磁気抵抗効果素子２１０および選択トランジスタ２２０は、バイアス電圧Ｖｂが入力される入力ノード２０１と接地ノードとの間において、直列に接続される。また、選択トランジスタ２２０として、例えば、ｎＭＯＳトランジスタが用いられ、そのゲートには、ゲート電圧Ｖｇが印加される。
　磁気抵抗効果素子２１０は、ＶＣＭＡ効果により磁化方向が反転する素子である。磁化方向に応じて磁気抵抗効果素子２１０の抵抗値が変化する。磁気抵抗効果素子２１０として、例えば、ＭＴＪ素子が用いられる。ＶＣＭＡ効果により磁化方向が反転するＭＴＪ素子は、ＶＣ(Voltage-Controlled)－ＭＴＪと呼ばれる。
　出力回路２３０は、磁気抵抗効果素子２１０および選択トランジスタ２２０の接続ノードの電圧が、所定の参照電圧Ｖｒｅｆよりも高いか否かを示す１ビットのデータを出力データＯＵＴとして制御回路１１０へ出力するものである。出力回路２３０として、例えば、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタからなるインバータが用いられる。
　［演算素子の構成例］
　図２は、本技術の第１の実施の形態における論理ゲート２０５の斜視図の一例である。２つ以上の演算素子２００を二次元格子状に配列する場合、それらの行方向に平行な軸をＸ軸とし、列方向に平行な軸をＹ軸とする。Ｘ軸およびＹ軸に垂直な軸をＺ軸とする。
　選択トランジスタ２２０は、ゲート２２１、ソース２２２およびドレイン２２３を備える。磁気抵抗効果素子２１０の両端の一方は、Ｚ軸方向に配線された信号線２１８を介してバイアス電圧生成回路１２０（不図示）に接続される。磁気抵抗効果素子２１０の両端の他方は、Ｚ軸方向に配線された信号線２１９を介してドレイン２２３に接続される。
　［磁気抵抗効果素子の構成例］
　図３は、本技術の第１の実施の形態における磁気抵抗効果素子２１０の一構成例を示す断面図である。この磁気抵抗効果素子２１０は、ピン層２１１、トンネルバリア層２１２、フリー層２１３および磁気付与層２１４を備える。バイアス電圧生成回路１２０に接続される方を上方として、上から順にピン層２１１、トンネルバリア層２１２、フリー層２１３および磁気付与層２１４の順序で積層される。
　ピン層２１１は、磁気異方性を有するとともに磁化方向が不変の層である。このピン層２１１の磁化方向は、例えば、上方向である。なお、磁化方向は、下方向であってもよい。
　トンネルバリア層２１２は非磁性の層である。フリー層２１３は、磁気異方性を有し、ＶＣＭＡ効果により磁化方向が反転する層である。磁気付与層２１４は、フリー層２１３と直交した平面方向の磁場をフリー層２１３に印加する層である。
　また、磁気抵抗効果素子２１０は、ピン層２１１およびフリー層２１３の磁化の向きが異なる場合に、抵抗値が所定値より高い高抵抗状態になり、それぞれの磁化の向きが同じ場合に、抵抗値が所定値より低い低抵抗状態になる。この磁化の向きは、磁気抵抗効果素子２１０に、所定値のバイアス電圧Ｖｂを印加することにより変化させることができる。磁気抵抗効果素子２１０の低抵抗状態及び高抵抗状態に、例えば、論理値「０」および「１」をそれぞれ対応させて１ビットのデータを記憶させることができる。
　図４は、本技術の第１の実施の形態における磁気抵抗効果素子２１０の垂直磁気異方性と電圧との関係の一例を示す図である。同図における縦軸は、磁気抵抗効果素子２１０の垂直磁気異方性を示し、横軸は、磁気抵抗効果素子２１０に印加される電圧を示す。磁気抵抗効果素子２１０の磁気付与層２１４側よりもピン層２１１側の電位が高くなるように電圧が印加されるものとする。
　同図に例示するように、電圧が高いほど垂直磁気異方性が低下する。なお、ピン層２１１側の電位が低くなるように電圧が印加される場合、電圧が高いほど磁気異方性が高くなる。このように電圧に対して垂直磁気異方性が変化する現象は、ＶＣＭＡ効果と呼ばれる。
　Ｖｓｗよりも低い電圧が印加された場合、磁気抵抗効果素子２１０は、垂直方向に異方性を有し、その状態が維持される。Ｖｓｗの電圧がパルス期間に亘って印加された場合、磁気抵抗効果素子２１０の異方性が無くなり、磁化方向が反転する。また、Ｖｓｗよりも高い電圧が印加された場合、磁気抵抗効果素子２１０は、面内方向に異方性を有し、その状態が維持される。Ｖｓｗの値は、ＶＣＭＡ効果に依存し、例えば、１ボルト（Ｖ）程度である。
　図５は、本技術の第１の実施の形態における選択トランジスタ２２０の抵抗値ＲＴＲとゲート電圧Ｖｇとの関係の一例を示すグラフである。同図における縦軸は抵抗値ＲＴＲを示し、同図における横軸は、ゲート電圧Ｖｇを示す。
　選択トランジスタ２２０がオン状態となるときのゲート電圧ＶｇをＶｏｎとする。ゲート電圧ＶｇがＶｏｎのとき、抵抗値ＲＴＲは、磁気抵抗効果素子２１０の抵抗値ＲＭＴＪと比較して非常に小さい値となる。
　また、ゲート電圧Ｖｇが低いほど、抵抗値ＲＴＲが高くなる。ゲート電圧Ｖｇが、Ｖｏｎより低いＶｇ（→Ｌ）のときの抵抗値ＲＴＲをＲＴＲ（→Ｌ）とする。このＶｇ（→Ｌ）を印加するタイミングについては後述する。
　図６は、本技術の第１の実施の形態における初期化処理を説明するための図である。同図におけるａは、初期化処理の際の磁気抵抗効果素子２１０の抵抗状態、バイアス電圧Ｖｂおよびゲート電圧Ｖｇを示す。同図におけるａの「Ｌ」は、低抵抗状態を示し、「Ｈ」は高抵抗状態を示す。図７以降においても同様である。図６におけるｂは、磁気抵抗効果素子２１０および選択トランジスタ２２０のそれぞれの分圧を示す。
　磁気抵抗効果素子２１０を低抵抗状態に初期化する場合、バイアス電圧Ｖｂの印加により、磁気抵抗効果素子２１０が高抵抗状態であれば、その磁化方向が反転し、低抵抗状態であれば反転しなければよい。高抵抗状態の場合にのみ磁気抵抗効果素子２１０が反転するには、同図におけるｂに例示するように、磁気抵抗効果素子２１０が高抵抗状態の場合にのみ、磁気抵抗効果素子２１０の分圧がＶｓｗになればよい。そのような条件を満たすバイアス電圧およびゲート電圧の組み合わせを求める。
　磁気抵抗効果素子２１０および選択トランジスタ２２０は直列に接続されているため、次の式が成立する。
　　Ｖｂ＝ＶＭＴＪ＋ＶＴＲ　　　　　　　　　　　　　　　・・・式１
上式におけるＶＭＴＪは、磁気抵抗効果素子２１０の分圧であり、ＶＴＲは、選択トランジスタ２２０の分圧である。
　また、磁気抵抗効果素子２１０および選択トランジスタ２２０に流れる電流Ｉは、次の式により表される。
　　Ｉ＝Ｖｂ／（ＲＭＴＪ＋ＲＴＲ）　　　　　　　　　　　・・・式２
上式におけるＲＭＴＪは、磁気抵抗効果素子２１０の抵抗値であり、ＲＴＲは、選択トランジスタ２２０の抵抗値である。
　磁気抵抗効果素子２１０が、高抵抗状態の場合にＶＭＴＪがＶｓｗとなるときの電流Ｉ、すなわち反転に必要な電流をＩｓｗとすると、Ｉｓｗは、次の式により表される。
　　Ｉｓｗ＝Ｖｓｗ／ＲＭＴＪ（Ｈ）　　　　　　　　　　　・・・式３
上式において、ＲＭＴＪ（Ｈ）は、高抵抗状態の磁気抵抗効果素子２１０の抵抗値である。
　Ｉｓｗを得るために必要なＲＴＲをＲＴＲ（→Ｌ）とすると、式２および式３より、次の式が得られる。
　　Ｉｓｗ＝Ｖｓｗ／ＲＭＴＪ（Ｈ）
　　　　 ＝Ｖｂ／（ＲＭＴＪ（Ｈ）＋ＲＴＲ（→Ｌ））　　・・・式４
　式４を変形すると、次の式が得られる。
　　ＲＴＲ（→Ｌ）＝（Ｖｂ／Ｖｓｗ－１）ＲＭＴＪ（Ｈ）　・・・式５
　例えば、ＲＴＲ（→Ｌ）をＲＭＴＪ（Ｈ）と同程度の値にする場合、式５より、バイアス電圧を２×Ｖｓｗとすればよい。この２×Ｖｓｗを初期化電圧Ｖｉｎｉｔとする。初期化電圧Ｖｉｎｉｔの印加により、磁気抵抗効果素子２１０が高抵抗状態であれば、その磁化方向が反転し、低抵抗状態となる。
　一方、磁気抵抗効果素子２１０が低抵抗状態であれば、初期化電圧Ｖｉｎｉｔの印加時のＶＭＴＪは、次の式により表される。
　　ＶＭＴＪ＝ＲＭＴＪ（Ｌ）×Ｉｓｗ　　　　　　　　　・・・式６
上式において、ＲＭＴＪ（Ｌ）は、低抵抗状態の磁気抵抗効果素子２１０の抵抗値であり、ＲＭＴＪ（Ｈ）より低い値である。
　式６に式３の右辺を代入すると、次の式が得られる。
　　ＶＭＴＪ＝（ＲＭＴＪ（Ｌ）／ＲＭＴＪ（Ｈ））Ｖｓｗ　　・・・式７
　ＲＭＴＪ（Ｌ）は、ＲＭＴＪ（Ｈ）より低いため、式７の右辺は、同図におけるｂに例示するようにＶｓｗよりも小さい値となる。このため、磁気抵抗効果素子２１０は反転せず、その状態が維持される。
　同図におけるａおよびｂに例示するように、初期化する際にバイアス電圧生成回路１２０は、バイアス電圧Ｖｂを初期化電圧Ｖｉｎｉｔにし、ゲート電圧Ｖｇを、ＲＴＲ（→Ｌ）に対応するＶｇ（→Ｌ）にする。これにより、高抵抗状態の場合に磁気抵抗効果素子２１０が反転し、低抵抗状態の場合に磁気抵抗効果素子２１０が反転しない。この結果、磁気抵抗効果素子２１０が低抵抗状態に初期化される。なお、制御回路１１０は、磁気抵抗効果素子２１０を高抵抗状態に初期化することもできる。
　図７は、本技術の第１の実施の形態における入力処理を説明するための図である。同図におけるａは、入力処理の際の磁気抵抗効果素子２１０の抵抗状態、バイアス電圧Ｖｂ、ゲート電圧Ｖｇおよび出力データＯＵＴを示す。同図におけるｂは、演算素子２００の真理値表を示す。
　制御回路１１０は、Ｎビットの入力データ内の第ｎ（ｎは、１からＮの整数）ビットを入力対象とし、そのビットの論理値に応じてバイアス電圧生成回路１２０を制御する。
　同図におけるａに例示するように論理値「０」の第ｎビットを入力する場合にバイアス電圧生成回路１２０は、バイアス電圧Ｖｂを０ボルト（Ｖ）にする（すなわち、バイアス電圧Ｖｂを印加しない）。このときのゲート電圧Ｖｇの値は、任意である。
　一方、論理値「１」の第ｎビットを入力する場合にバイアス電圧生成回路１２０は、バイアス電圧ＶｂとしてＶｓｗを印加し、ゲート電圧ＶｇとしてＶｏｎを印加する。
　Ｖｂが０ボルト（Ｖ）、すなわち、バイアス電圧Ｖｂが印加されない場合、磁気抵抗効果素子２１０は反転しない。この結果、磁気抵抗効果素子２１０が低抵抗状態（Ｌ）であれば、０ボルト（Ｖ）の出力データＯＵＴが読み出され、磁気抵抗効果素子２１０が高抵抗状態（Ｈ）であれば、ＶＤＤの出力データＯＵＴが読み出される。
　一方、Ｖｓｗが印加された場合、磁気抵抗効果素子２１０が反転する。この結果、磁気抵抗効果素子２１０が低抵抗状態（Ｌ）であれば、電源電圧ＶＤＤの出力データＯＵＴが読み出される（言い換えれば、出力される）。また、磁気抵抗効果素子２１０が高抵抗状態（Ｈ）であれば、０（Ｖ）の出力データＯＵＴが読み出される。
　なお、出力データＯＵＴの読出し（言い換えれば、出力）の際には、バイアス電圧Ｖｂおよびゲート電圧Ｖｇは、入力時と異なる値に制御される。
　磁気抵抗効果素子２１０の低抵抗状態（Ｌ）と、Ｖｂの０ボルト（Ｖ）と、ＯＵＴの０ボルト（Ｖ）とに論理値「０」を割り当て、磁気抵抗効果素子２１０の高抵抗状態（Ｈ）と、ＶｂのＶｓｗと、ＯＵＴのＶＤＤとに論理値「１」を割り当てる。なお、低抵抗状態（Ｌ）に論理値「１」を割り当て、高抵抗状態（Ｈ）に論理値「０」を割り当てることもできる。この場合は、０ボルト（Ｖ）およびＶｓｗ、０ボルト（Ｖ）およびＶＤＤのそれぞれの論理値の割り当ても逆にすればよい。
　また、磁気抵抗効果素子２１０の抵抗状態を入力Ａとし、バイアス電圧Ｖｂを入力Ｂとし、出力データＯＵＴを出力とすると、同図におけるｂに例示するように、入力ＡおよびＢの一方のみが論理値「１」である場合に出力が論理値「１」となる。この出力は、入力Ａおよび入力Ｂの排他的論理和に該当する。
　同図におけるａおよびｂに例示するように入力の際にバイアス電圧生成回路１２０は、バイアス電圧Ｖｂを０ボルト（Ｖ）またはＶｓｗにし、ゲート電圧ＶｇをＶｏｎにする。これにより、排他的論理和の演算が実行される。なお、入力側（すなわち、入力Ａおよび入力Ｂ）と出力側との一方のみに割り当てる論理を逆にすることにより、否定排他的論理和演算を実現することもできる。
　図８は、本技術の第１の実施の形態における出力処理を説明するための図である。同図におけるａは、出力処理の際の磁気抵抗効果素子２１０の抵抗状態、バイアス電圧Ｖｂおよびゲート電圧Ｖｇを示す。同図におけるｂは、磁気抵抗効果素子２１０および選択トランジスタ２２０のそれぞれの分圧を示す。
　同図におけるａに例示するようにバイアス電圧生成回路１２０は、バイアス電圧Ｖｂを、初期化電圧Ｖｉｎｉｔより低い読出し電圧Ｖｒｅａｄにし、ゲート電圧Ｖｇを初期化時と同様にＶｇ（→Ｌ）にする。
　同図におけるｂに例示するように、読出し電圧Ｖｒｅａｄの印加により、高抵抗状態および低抵抗状態のいずれにおいても磁気抵抗効果素子２１０の分圧は、Ｖｓｗと異なる値になる。このため、磁気抵抗効果素子２１０の磁化方向は反転しない。
　出力回路２３０の参照電圧Ｖｒｅｆは、高抵抗状態の磁気抵抗効果素子２１０の分圧と低抵抗状態の磁気抵抗効果素子２１０の分圧との間の値に設定される。これにより、出力回路２３０は、磁気抵抗効果素子２１０の抵抗値に応じた値の出力データＯＵＴを出力する。
　［演算回路の動作例］
　図９は、本技術の第１の実施の形態における演算回路１００の動作の一例を示すタイミングチャート、および、演算素子２００の回路図である。同図におけるａは、演算回路１００の動作の一例を示すタイミングチャートであり、同図におけるｂは、演算素子２００の回路図である。
　同図におけるａに例示するように、例えば、「１１１００１０１０」のビット列が入力データＩＮとして演算回路１００に入力されたものとする。
　演算回路１００内の制御回路１１０は、磁気抵抗効果素子２１０を、論理値「０」に対応する低抵抗状態（Ｌ）に初期化する初期化処理を行う。同図におけるａの「ｉｎｉｔ」は、初期化処理を示す。
　そして、制御回路１１０は、バイアス電圧生成回路１２０を制御して、論理値「１」の第１ビットを演算素子２００に入力する。バイアス電圧生成回路１２０は、制御回路１１０の制御に従ってＶｓｗのバイアス電圧を印加する。このバイアス電圧の印加により磁気抵抗効果素子２１０（ＭＴＪ素子など）は反転し、論理値「１」に対応する高抵抗状態（Ｈ）となる。
　続いて制御回路１１０は、論理値「１」の第２ビットおよび第３ビットを順に入力する。磁気抵抗効果素子２１０は、入力のたびに反転し、高抵抗状態（Ｈ）となる。
　そして、制御回路１１０は、バイアス電圧生成回路１２０を制御して、論理値「０」の第４ビットを演算素子２００に入力する。バイアス電圧生成回路１２０は、制御回路１１０の制御に従ってバイアス電圧を０ボルト（Ｖ）にする（言い換えれば、印加しない）。バイアス電圧が印加されないため、磁気抵抗効果素子２１０は反転せず、高抵抗状態（Ｈ）を維持する。
　制御回路１１０は、第５ビット目以降を同様に入力し、最後のビットの入力後に出力データＯＵＴの読出し（言い換えれば、出力）を行う。同図におけるａの「Ｒｅａｄ」は読出し処理を示す。同図においては、論理値「１」の出力データが読み出される。この出力データＯＵＴは、「１１１００１０１０」の排他的論理和に該当する。
　不揮発性メモリや通信装置に演算回路１００を適用する場合、出力データＯＵＴをパリティとして入力データに付加することができる。このパリティは、「１１１００１０１０」のビット列の「１」の個数が奇数であるか否かを示し、不揮発性メモリや通信装置において誤りの検出や訂正に用いることができる。
　なお、誤りの検出および訂正の他、各種の情報処理装置において上述の演算を疑似乱数生成処理（Ｘｏｒｓｈｉｆｔ法など）に用いることもできる。
　同図におけるｂに例示するように、演算素子２００内の論理ゲート２０５は、２入力のＸＯＲ（排他的論理和）ゲートの機能を有する。論理ゲート２０５内の磁気抵抗効果素子２１０に保持されたデータは、２入力のうち入力Ａとして帰還する。また、２入力のうち入力Ｂは、バイアス電圧生成回路１２０を介して制御回路１１０により入力されたデータである。制御回路１１０が、入力データ内の各ビットを順に入力Ｂとして入力することにより、それらのビットの排他的論理和を読み出すことができる。
　同図におけるｂの回路において、論理ゲート２０５内のトランジスタは１つであり、出力回路２３０（インバータなど）のトランジスタ数は２つである。このため、３つのトランジスタにより、排他的論理和を演算する演算素子２００を実現することができる。
　ここで、磁気抵抗効果素子２１０を用いずに、トランジスタのみで同図におけるｂと同様の機能を実現する演算素子を比較例として想定する。
　図１０は、比較例における演算素子の一構成例を示す回路図である。例えば、比較例の演算素子は、２入力のＸＯＲゲート２８０とフリップフロップ２７０とを備える。フリップフロップ２７０は、ＸＯＲゲート２８０の出力するビットを保持し、入力ＡとしてＸＯＲゲート２８０に帰還させる。ＸＯＲゲート２８０には、その入力Ａと、外部からの入力Ｂとが入力される。
　また、ＸＯＲゲート２８０は、ｎＭＯＳトランジスタ２８１から２８８を備える。ｎＭＯＳトランジスタ２８１から２８４は、電源電圧Ｖｄｄと、基準電圧Ｖｓｓとの間に直列に接続される。ｎＭＯＳトランジスタ２８１のゲートには、入力Ａの反転値ｘＡが入力され、ｎＭＯＳトランジスタ２８２のゲートには、入力Ｂが入力される。ｎＭＯＳトランジスタ２８３のゲートには、入力Ａが入力され、ｎＭＯＳトランジスタ２８４のゲートには、入力Ｂが入力される。
　また、ｎＭＯＳトランジスタ２８５から２８８は、電源電圧Ｖｄｄと、基準電圧Ｖｓｓとの間に直列に接続される。ｎＭＯＳトランジスタ２８５のゲートには、入力Ａが入力され、ｎＭＯＳトランジスタ２８６のゲートには、入力Ｂの反転値ｘＢが入力される。ｎＭＯＳトランジスタ２８７のゲートには、反転値ｘＡが入力され、ｎＭＯＳトランジスタ２８８のゲートには、反転値ｘＢが入力される。
　ｎＭＯＳトランジスタ２８２および２８３の接続ノードは、ｎＭＯＳトランジスタ２８６および２８７の接続ノードと接続され、これらのノードの電圧が演算結果を示す出力データとして出力される。
　同図に例示するように、比較例では、出力を２入力の一方に帰還させるためにフリップフロップ２７０が必要となり、このフリップフロップ２７０は、例えば８個のトランジスタにより実現することができる。また、ＸＯＲゲート２８０のトランジスタ数も８個である。このため、比較例の演算素子のトランジスタ数は、１６個である。
　これに対して、磁気抵抗効果素子２１０を用いる場合、前述したように３個のトランジスタで演算素子２００を実現することができる。このため、比較例と比較して回路規模や実装面積を削減することができる。
　また、特許文献１に記載のトグルＭＲＡＭでは、電流による誘起磁場を用いて反転させるため、消費電力が非常に大きくなる。また、特許文献１では、１つの磁気抵抗効果素子に２本の入力ラインを接続する必要がある。
　これに対して、演算素子２００では、ＶＣＭＡ効果により磁気抵抗効果素子２１０を反転させるため、特許文献１と比較して消費電力を低減することができる。また、図２に例示したように、磁気抵抗効果素子２１０の入力側に接続する信号線は１本（同図における信号線２１８）でよいため、特許文献１と比較して配線数を削減することができる。
　なお、演算回路１００内に複数の演算素子２００を設けることもできる。そして、制御回路１１０は、複数の演算素子２００に同じ入力データを入力し、演算素子２００のそれぞれの出力の多数決をとって、最終的な出力データとすることもできる。これにより、エラー耐性を向上させることができる。
　図１１は、本技術の第１の実施の形態における演算回路１００の動作の一例を示すフローチャートである。この動作は、例えば、初期化のコマンドが演算回路１００に入力されたときに開始される。
　演算回路１００内の制御回路１１０は、磁気抵抗効果素子２１０を初期化し、ｎを初期値にする（ステップＳ９０１）。そして、論理演算のコマンドおよび入力データが入力されると制御回路１１０は、入力データの第ｎビットを入力し（ステップＳ９０２）、全ビットの入力が完了したか否かを判断する（ステップＳ９０３）。
　全ビットの入力が完了していない場合（ステップＳ９０３：Ｎｏ）、制御回路１１０は、ｎを増分し（ステップＳ９０５）、ステップＳ９０２以降を繰り返す。
　一方、全ビットの入力が完了した場合（ステップＳ９０３：Ｙｅｓ）、制御回路１１０は、出力データを出力させ（ステップＳ９０４）、演算のための動作を終了する。
　このように、本技術の第１の実施の形態によれば、ＶＣＭＡ効果により磁化方向が反転する磁気抵抗効果素子２１０を含む演算素子２００に入力データ内のビットを順に入力するため、特許文献１と比較して消費電力を低減することができる。また、特許文献１と比較して配線数を削減することができる。
　［第１の変形例］
　上述の第１の実施の形態では、初期化処理の際にバイアス電圧生成回路１２０が、磁気抵抗効果素子２１０に保持されたビットに関わらず、初期化電圧Ｖｉｎｉｔを印加していたが、初期化時の消費電力を削減することが好ましい。この第１の実施の形態の第１の変形例における演算回路１００は、磁気抵抗効果素子２１０に保持されたビットが特定の論理値である場合にのみ初期化電圧Ｖｉｎｉｔを印加する点において第１の実施の形態と異なる。
　図１２は、本技術の第１の実施の形態の第１の変形例における演算素子２００の一構成例を示すブロック図である。この第１の実施の形態の第１の変形例における演算素子２００は、スイッチ２４０をさらに備える点において第１の実施の形態と異なる。
　スイッチ２４０は、制御回路１１０からの制御信号ＳＷに従って、出力回路２３０の出力端子とバイアス電圧生成回路１２０との一方とのいずれかを選択し、磁気抵抗効果素子２１０に接続するものである。
　図１３は、本技術の第１の実施の形態の第１の変形例における初期化処理を説明するための図である。同図におけるａは、演算回路１００の動作の一例を示すタイミングチャートであり、同図におけるｂは、初期化処理の際の磁気抵抗効果素子２１０の抵抗状態、バイアス電圧Ｖｂおよびゲート電圧Ｖｇを示す。
　同図におけるａに例示するように、第１の実施の形態の第１の変形例において制御回路１１０は、初期化処理の前に、磁気抵抗効果素子２１０に保持されたビットを読み出す読出し処理を行う。
　そして、同図におけるｂに例示するように、読み出したビットが論理値「０」（同図におけるｂのＬ）である場合に、バイアス電圧生成回路１２０は、バイアス電圧Ｖｂを０ボルト（Ｖ）にする（すなわち、印加しない）。バイアス電圧Ｖｂが印加されないため、磁気抵抗効果素子２１０は反転せず、低抵抗状態（Ｌ）を維持する。このときのゲート電圧Ｖｇの値は任意である。
　一方、読み出したビットが論理値「１」（同図におけるｂのＨ）である場合に、バイアス電圧生成回路１２０は、第１の実施の形態と同様にバイアス電圧Ｖｂを初期化電圧Ｖｉｎｉｔにし、ゲート電圧ＶｇをＶｇ（→Ｌ）にする。
　また、バイアス電圧を印加しない場合、制御回路１１０は、図１２に例示したスイッチ２４０を制御して、磁気抵抗効果素子２１０を出力回路２３０に接続させる。初期化電圧Ｖｉｎｉｔを印加する場合、磁気抵抗効果素子２１０は、バイアス電圧生成回路１２０に接続される。
　なお、スイッチ２４０を設けず、制御回路１１０がバイアス電圧やゲート電圧の制御のみを行うこともできる。
　図１３におけるｂに例示したように、読み出したビットが反転を要する特定の論理値（「１」など）の場合にのみ、バイアス電圧生成回路１２０が初期化電圧Ｖｉｎｉｔを印加する。このため、反転を要しない論理値（「０」など）の場合であっても初期化電圧Ｖｉｎｉｔを印加する第１の実施の形態と比較して、消費電力を削減することができる。
　このように、本技術の第１の実施の形態の第１の変形例によれば、読み出したビットが特定の論理値の場合にのみ、バイアス電圧生成回路１２０が初期化電圧Ｖｉｎｉｔを印加するため、第１の実施の形態と比較して消費電力を削減することができる。
　［第２の変形例］
　上述の第１の実施の形態では、バイアス電圧生成回路１２０が演算素子２００にバイアス電圧を印加し、フリー層の磁化ベクトルの歳差運動中に、そのベクトルが反転したタイミングで電圧の印加を停止していた。しかしながら、第１の実施の形態では、反転の成功確率を向上させるために印加する電圧のパルス幅を精密に管理する必要があり、入力処理が困難になるという問題がある。この第１の実施の形態の第１の変形例における演算回路１００は、磁気抵抗効果素子２１０内に、磁化が交換結合した２つのフリー層を配置して、入力処理を容易にした点において第１の実施の形態と異なる。
　図１４は、本技術の第１の実施の形態の第２の変形例における磁気抵抗効果素子２１０の一構成例を示す断面図である。第１の実施の形態の第２の変形例における磁気抵抗効果素子２１０は、ピン層２１１、トンネルバリア層２１２、フリー層２１３および磁気付与層２１４に加えて、交換結合層２１５およびフリー層２１６をさらに備える点において第１の実施の形態と異なる。例えば、上から順に、ピン層２１１、トンネルバリア層２１２、フリー層２１３、交換結合層２１５、フリー層２１６および磁気付与層２１４の順で積層される。
　フリー層２１３の磁化は、フリー層２１６と交換結合している。言い換えれば、フリー層２１３および２１６は、強磁性結合または反強磁性結合している。強磁性結合の場合、フリー層２１３および２１６の磁化方向は同一となり、反強磁性結合の場合、フリー層２１３および２１６の磁化方向は互いに逆になる。また、フリー層２１３は、ＶＣＭＡ効果を有し、フリー層２１６は、ＶＣＭＡ効果を有しない。なお、フリー層２１３および２１６は、特許請求の範囲に記載の一対のフリー層の一例である。
　入力処理で反転させる場合、バイアス電圧の印加により、例えば、フリー層２１３の磁化ベクトルが歳差運動を開始すると、交換結合したフリー層２１６も追従して歳差運動を開始する。そして、バイアス電圧生成回路１２０は、磁化ベクトルが反転したタイミングで電圧の印加を停止する。
　フリー層２１３のみの第１の実施の形態では、バイアス電圧の印加を停止するタイミングが、磁化ベクトルが反転するタイミングからずれると、そのベクトルが再反転してしまうおそれがある。これに対して、同図に例示した構成では、交換結合したフリー層２１６がフリー層２１３の再反転を抑制する。このため、パルス幅の精密な管理が不要となり、入力処理が容易になる。
　なお、フリー層２１３および２１６は交換結合しているため、それぞれの磁化方向を個別に反転させることはできない。したがって、フリー層２１３および２１６は１ビットを記録する。
　このように、本技術の第１の実施の形態の第２の変形例によれば、交換結合したフリー層２１３および２１６を設けたため、パルス幅の精密な管理が不要となり、入力処理が容易になる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、接地側に選択トランジスタ２２０を挿入していたが、この回路構成に限定されない。この第２の実施の形態における演算回路１００は、接地側に磁気抵抗効果素子２１０を挿入した点において第１の実施の形態と異なる。
　図１５は、本技術の第２の実施の形態における演算素子２００の一構成例を示す回路図である。この第２の実施の形態における演算素子２００は、選択トランジスタ２２０の代わりに選択トランジスタ２２５を備える点において第１の実施の形態と異なる。選択トランジスタ２２５として、ｐＭＯＳトランジスタが用いられる。
　選択トランジスタ２２５は、入力ノード２０１と磁気抵抗効果素子２１０との間に挿入される。磁気抵抗効果素子２１０は、選択トランジスタ２２５と接地ノードとの間に挿入される。
　また、選択トランジスタ２２５は、ｐＭＯＳトランジスタであるため、オン状態にする際にローレベルのＶｏｎが印加される。
　図１６は、本技術の第２の実施の形態の変形例における磁気抵抗効果素子の一構成例を示す断面図である。接地ノードに接続される方を上方として、上から順に磁気付与層２１４、フリー層２１３、トンネルバリア層２１２、および、ピン層２１１の順序で積層される。
　なお、第２の実施の形態に、第１の実施の形態の第１の変形例を適用することができる。
　このように、本技術の第２の実施の形態によれば、磁気抵抗効果素子２１０を接地側に挿入した演算素子２００において、消費電力を低減することができる。
　［変形例］
　上述の第２の実施の形態に、磁化が交換結合した２つのフリー層を設ける第１の実施の形態の第２の変形例を適用することができる。この第２の実施の形態の変形例における演算回路１００は、磁気抵抗効果素子２１０内に、磁化が交換結合した２つのフリー層を配置して、入力処理を容易にした点において第２の実施の形態と異なる。
　図１７は、本技術の第２の実施の形態の変形例における磁気抵抗効果素子２１０の一構成例を示す断面図である。第２の実施の形態の変形例における磁気抵抗効果素子２１０は、ピン層２１１、トンネルバリア層２１２、フリー層２１３および磁気付与層２１４に加えて、交換結合層２１５およびフリー層２１６をさらに備える点において第１の実施の形態と異なる。例えば、接地ノードへの方向を上方向として、上から順に、磁気付与層２１４、フリー層２１６、交換結合層２１５、フリー層２１３、トンネルバリア層２１２およびピン層２１１の順で積層される。
　同図に例示した構成では、交換結合したフリー層２１６がフリー層２１３の再反転を抑制する。このため、パルス幅の精密な管理が不要となり、入力処理が容易になる。
　このように、本技術の第２の実施の形態の変形例によれば、交換結合したフリー層２１３および２１６を設けたため、パルス幅の精密な管理が不要となり、入力処理が容易になる。
　＜３．第３の実施の形態＞
　上述の第１の実施の形態では、演算回路１００は、排他的論理和を演算していたが、排他的論理和以外の論理演算を行うこともできる。この第３の実施の形態における演算回路１００は、論理和を演算する点において第１の実施の形態と異なる。
　図１８は、本技術の第３の実施の形態における入力処理を説明するための図である。同図におけるａは、入力処理の際の磁気抵抗効果素子２１０の抵抗状態、バイアス電圧Ｖｂ、ゲート電圧Ｖｇおよび出力データＯＵＴを示す。同図におけるｂは、演算素子２００の真理値表を示す。
　同図におけるａに例示するように、論理値「０」を入力Ｂとして入力する場合にバイアス電圧生成回路１２０は、バイアス電圧Ｖｂを０ボルト（Ｖ）にする（すなわち、印加しない）。
　論理和演算を実現するためには、論理値「１」に対応するバイアス電圧Ｖｂの印加により、磁気抵抗効果素子２１０が低抵抗状態（Ｌ）であれば、その磁化方向が反転し、高抵抗状態（Ｈ）であれば反転しないようにすればよい。低抵抗状態の場合にのみ磁気抵抗効果素子２１０が反転するには、磁気抵抗効果素子２１０が低抵抗状態の場合にのみ、磁気抵抗効果素子２１０の分圧がＶｓｗになればよい。そのような条件を満たすバイアス電圧およびゲート電圧の組み合わせを求める。
　磁気抵抗効果素子２１０および選択トランジスタ２２０は直列に接続されているため、前述の式１が成立する。
　また、磁気抵抗効果素子２１０および選択トランジスタ２２０に流れる電流Ｉは、前述の式２により表される。
　磁気抵抗効果素子２１０が、低抵抗状態の場合にＶＭＴＪがＶｓｗとなるときの電流Ｉ、すなわち反転に必要な電流をＩｓｗとすると、Ｉｓｗは、次の式により表される。
　　Ｉｓｗ＝Ｖｓｗ／ＲＭＴＪ（Ｌ）　　　　　　　　　　・・・式８
上式において、ＲＭＴＪ（Ｌ）は、低抵抗状態の磁気抵抗効果素子２１０の抵抗値である。
　Ｉｓｗを得るために必要なＲＴＲをＲＴＲ（→Ｈ）とすると、式２および式８より、次の式が得られる。
　　Ｉｓｗ＝Ｖｓｗ／ＲＭＴＪ（Ｌ）
　　　　 ＝Ｖｂ／（ＲＭＴＪ（Ｌ）＋ＲＴＲ（→Ｈ））　・・・式９
　式９を変形すると、次の式が得られる。
　　ＲＴＲ（→Ｈ）＝（Ｖｂ／Ｖｓｗ－１）ＲＭＴＪ（Ｌ）・・・式１０
　例えば、ＲＴＲ（→Ｈ）をＲＭＴＪ（Ｌ）と同程度の値にする場合、式１０より、バイアス電圧を２×Ｖｓｗとすればよい。この２×ＶｓｗをＶＯＲとする。ＶＯＲの印加により、磁気抵抗効果素子２１０が低抵抗状態であれば、その磁化方向が反転し、高抵抗状態となる。
　一方、磁気抵抗効果素子２１０が高抵抗状態であれば、ＶＯＲの印加時のＶＭＴＪは、次の式により表される。
　　ＶＭＴＪ＝ＲＭＴＪ（Ｈ）×Ｉｓｗ　　　　　　　　・・・式１１
　式１１に式８の右辺を代入すると、次の式が得られる。
　　ＶＭＴＪ＝（ＲＭＴＪ（Ｈ）／ＲＭＴＪ（Ｌ））Ｖｓｗ・・・式１２
　ＲＭＴＪ（Ｌ）は、ＲＭＴＪ（Ｈ）より低いため、式１２の右辺は、Ｖｓｗよりも大きな値となる。このため、磁気抵抗効果素子２１０は反転せず、その状態が維持される。
　同図におけるａに例示するように、論理値「０」の第ｎビットを入力する場合にバイアス電圧生成回路１２０は、バイアス電圧Ｖｂを印加しない。
　一方、論理値「１」の第ｎビットを入力する場合にバイアス電圧生成回路１２０は、バイアス電圧ＶｂをＶＯＲとし、ゲート電圧を、ＲＴＲ（→Ｈ）に対応するＶｇ（→Ｈ）とする。
　抵抗状態および出力データＯＵＴのそれぞれの論理値の割り当てを第１の実施の形態と同様にし、Ｖｂの０ボルト（Ｖ）に論理値「０」を割り当て、ＶｂのＶＯＲに論理値「１」を割り当てる。
　この場合、同図におけるｂに例示するように、入力ＡおよびＢの少なくとも一方が論理値「１」である場合に出力が論理値「１」となる。この出力は、入力ＡおよびＢの論理和に該当する。
　図１９は、本技術の第３の実施の形態における選択トランジスタ２２０の抵抗値ＲＴＲとゲート電圧Ｖｇとの関係の一例を示すグラフである。同図における縦軸は抵抗値ＲＴＲを示し、同図における横軸は、ゲート電圧Ｖｇを示す。同図に例示するように、Ｖｏｎより低く、Ｖｇ（→Ｌ）より高いゲート電圧がＶｇ（→Ｈ）として印加される。
　図２０は、本技術の第３の実施の形態における磁気抵抗効果素子２１０および選択トランジスタ２２０のそれぞれの分圧を示す図である。
　前述したように論理値「１」を入力Ｂとして入力する際にバイアス電圧生成回路１２０は、バイアス電圧をＶＯＲにし、ゲート電圧をＶｇ（→Ｈ）にする。これにより、磁気抵抗効果素子２１０が高抵抗状態の場合、磁気抵抗効果素子２１０の分圧はＶｓｗよりも高くなり、磁気抵抗効果素子２１０が低抵抗状態の場合、磁気抵抗効果素子２１０の分圧はＶｓｗとなって磁化方向が反転する。
　なお、第３の実施の形態に、第１の実施の形態の第１、第２の変形例と、第２の実施の形態と、その変形例とのそれぞれを適用することができる。
　また、第１の実施の形態と第３の実施の形態との相違は、バイアス電圧生成回路１２０の制御のみであり、回路構成は同一であるため、制御回路１１０は、排他的論理和演算と論理和演算とを切り替えて実行させることができる。
　このように、本技術の第３の実施の形態によれば、バイアス電圧生成回路１２０は、論理値「１」を入力する際にバイアス電圧Ｖｂおよびゲート電圧ＶｇをＶＯＲおよびＶｇ（→Ｈ）とするため、論理和演算を実現することができる。
　＜４．第４の実施の形態＞
　上述の第１の実施の形態では、演算回路１００が排他的論理和を演算していたが、排他的論理和以外の論理演算を行うこともできる。この第４の実施の形態における演算回路１００は、論理積を演算する点において第１の実施の形態と異なる。
　図２１は、本技術の第４の実施の形態における演算素子２００の一構成例を示す回路図である。この第４の実施の形態における演算素子２００は、インバータ２５０をさらに備える点において第１の実施の形態と異なる。
　インバータ２５０の入力端子は、バイアス電圧生成回路１２０に接続され、インバータ２５０の出力端子は、磁気抵抗効果素子２１０に接続される。バイアス電圧生成回路１２０がバイアス電圧Ｖｂを０ボルト（Ｖ）にする場合にインバータ２５０は、バイアス電圧を磁気抵抗効果素子２１０に印加する。バイアス電圧生成回路１２０がバイアス電圧Ｖｂを印加する場合、インバータ２５０は、磁気抵抗効果素子２１０への電圧を０ボルト（Ｖ）にする。
　図２２は、本技術の第４の実施の形態における入力処理を説明するための図である。同図におけるａは、入力処理の際の磁気抵抗効果素子２１０の抵抗状態、バイアス電圧Ｖｂ、ゲート電圧Ｖｇおよび出力データＯＵＴを示す。同図におけるｂは、演算素子２００の真理値表を示す。
　同図におけるａに例示するように、論理値「０」を入力Ｂとして入力する場合にバイアス電圧生成回路１２０は、バイアス電圧Ｖｂを０ボルト（Ｖ）にする（すなわち、印加しない）。このとき、インバータ２５０は、バイアス電圧ＶＡＮＤを磁気抵抗効果素子２１０に印加するものとする。
　論理積演算を実現するためには、論理値「０」に対応するバイアス電圧Ｖｂの印加により、高抵抗状態（Ｈ）であれば磁気抵抗効果素子２１０の磁化方向が反転し、低抵抗状態（Ｌ）であれば反転しないようにすればよい。
　例えば、バイアス電圧およびゲート電圧を初期化時と同じ値にすることにより、抵抗状態（Ｈ）の場合にのみ磁気抵抗効果素子２１０を反転させることができる。例えば、インバータ２５０は、初期化時と同じ値のバイアス電圧をＶＡＮＤとして供給し、バイアス電圧生成回路１２０は、ゲート電圧をＶｇ（→Ｌ）にする。
　一方、論理値「１」の第ｎビットを入力Ｂとして入力する場合にバイアス電圧生成回路１２０は、Ｖｓｗなどをバイアス電圧Ｖｂとして印加し、インバータ２５０は、バイアス電圧を０ボルト（Ｖ）にする（すなわち、印加しない）。このときのゲート電圧Ｖｇの値は、任意である。
　上述の制御により、同図におけるｂに例示するように入力ＡおよびＢの両方とも論理値「１」である場合に出力が論理値「１」となる。この出力は、入力ＡおよびＢの論理積に該当する。
　なお、第４の実施の形態に、第１の実施の形態の第１、第２の変形例と、第２の実施の形態と、その変形例とのそれぞれを適用することができる。
　また、第４の実施の形態において入力Ｂの論理の割り当てを逆にし、インバータ２５０を削減することもできる。この場合は、回路構成が第１および第２の実施の形態と同様になるため、制御回路１１０は、排他的論理和演算と論理和演算と論理積演算とを切り替えて実行させることができる。
　このように、本技術の第４の実施の形態によれば、インバータ２５０を追加し、論理値「０」を入力する際にバイアス電圧生成回路１２０がゲート電圧ＶｇをＶｇ（→Ｌ）にするため、論理積演算を実現することができる。
　＜５．第５の実施の形態＞
　上述の第１の実施の形態では、演算回路１００は、２入力の排他的論理和演算を実行させていたが、この構成に限定されない。この第５の実施の形態における演算回路１００は、３入力の排他的論理和演算を実行する点において第１の実施の形態と異なる。
　図２３は、本技術の第５の実施の形態における演算素子２００の一構成例を示す回路図である。第５の実施の形態の演算素子２００において、磁気抵抗効果素子２１０および選択トランジスタ２２０は、入力ノード２０１および２０２の間に直列に挿入される。バイアス電圧生成回路１２０は、入力ノード２０１にバイアス電圧Ｖｂを入力し、入力ノード２０２にバイアス電圧Ｖｃを入力する。
　図２４は、本技術の第５の実施の形態における入力処理を説明するための図である。同図におけるａは、入力処理の際の磁気抵抗効果素子２１０の抵抗値ＲＭＴＪ、バイアス電圧Ｖｂ、バイアス電圧Ｖｃおよび出力データＯＵＴを示す。同図におけるｂは、演算素子２００の真理値表を示す。
　同図におけるａに例示するようにバイアス電圧ＶｂおよびＶｃが両方とも０ボルト（Ｖ）の場合、磁気抵抗効果素子２１０の磁化方向は反転しない。このため、磁気抵抗効果素子２１０が低抵抗状態（Ｌ）であれば、０ボルト（Ｖ）の出力データＯＵＴが出力され、磁気抵抗効果素子２１０が高抵抗状態（Ｈ）であれば、ＶＤＤの出力データＯＵＴが出力される。
　また、バイアス電圧ＶｂがＶｓｗで、バイアス電圧Ｖｃが０ボルト（Ｖ）の場合、磁気抵抗効果素子２１０の磁化方向が反転する。このため、磁気抵抗効果素子２１０が低抵抗状態（Ｌ）であれば、ＶＤＤの出力データＯＵＴが出力され、磁気抵抗効果素子２１０が高抵抗状態（Ｈ）であれば、０ボルト（Ｖ）の出力データＯＵＴが出力される。
　また、バイアス電圧Ｖｂが０ボルト（Ｖ）で、バイアス電圧Ｖｃが－Ｖｓｗの場合、磁気抵抗効果素子２１０の磁化方向が反転する。このため、磁気抵抗効果素子２１０が低抵抗状態（Ｌ）であれば、ＶＤＤの出力データＯＵＴが出力され、磁気抵抗効果素子２１０が高抵抗状態（Ｈ）であれば、０ボルト（Ｖ）の出力データＯＵＴが出力される。
　また、バイアス電圧ＶｂがＶｓｗで、バイアス電圧Ｖｃが－Ｖｓｗの場合、磁気抵抗効果素子２１０の磁化方向は反転しない。このため、磁気抵抗効果素子２１０が低抵抗状態（Ｌ）であれば、０ボルト（Ｖ）の出力データＯＵＴが出力され、磁気抵抗効果素子２１０が高抵抗状態（Ｈ）であれば、ＶＤＤの出力データＯＵＴが出力される。
　同図におけるｂに例示するように磁気抵抗効果素子２１０の抵抗状態を入力Ａとし、バイアス電圧ＶｂおよびＶｃを入力Ｂおよび入力Ｃとすると、３入力の排他的論理和を実現することができる。
　制御回路１１０は、例えば、バイアス電圧Ｖｃを０ボルト（Ｖ）にしつつ、入力データの第１ビットを入力Ｂとして入力する。そして、制御回路１１０は、第２ビットおよび第３ビットを入力Ｂおよび入力Ｃとして入力する。第４ビット以降は、２ビットずつ順に入力される。
　なお、第５の実施の形態に、第１の実施の形態の第１、第２の変形例と、第２の実施の形態と、その変形例と、第３の実施の形態と第４の実施の形態とのそれぞれを適用することができる。
　このように、本技術の第５の実施の形態によれば、バイアス電圧ＶｂおよびＶｃが入力される入力ノード２０１および２０２の間に直列に磁気抵抗効果素子２１０および選択トランジスタ２２０を接続したため、３入力の排他的論理和演算を実現することができる。
　＜６．第６の実施の形態＞
　上述の第１の実施の形態では、演算素子２００内に論理ゲート２０５および出力回路２３０を配置していたが、複数の演算素子２００を配列する際に回路規模を削減することが好ましい。この第６の実施の形態における演算回路１００は、複数の演算素子２００が１つの出力回路２３０を共有する点において第１の実施の形態と異なる。
　図２５は、本技術の第６の実施の形態における演算回路１００の一構成例を示すブロック図である。この第６の実施の形態の演算回路１００は、演算素子２００－１および２００－２などの複数の演算素子が演算ブロック２０６内に配列される点において第１の実施の形態と異なる。これらの演算素子のそれぞれは、論理ゲートを備え、セレクタ２６０および出力回路２３０を共有する。なお、演算素子２００－１および２００－２は、特許請求の範囲に記載の第１および第２の演算素子の一例である。
　また、演算素子２００－１は、論理ゲート２０５－１を備え、演算素子２００－２は、論理ゲート２０５－２を備える。論理ゲート２０５－１および２０５－２は、特許請求の範囲に記載の第１および第２の論理ゲートの一例である。
　セレクタ２６０は、論理ゲート２０５－１および２０５－２などの複数の論理ゲートのいずれかを、制御回路１１０からの選択信号ＳＥＬに従って選択し、出力回路２３０に接続するものである。
　図２６は、本技術の第６の実施の形態における演算ブロック２０６の一構成例を示す回路図である。論理ゲート２０５－１および２０５－２などの論理ゲートのそれぞれは、直列に接続された磁気抵抗効果素子２１０および選択トランジスタ２２０を備える。磁気抵抗効果素子２１０および選択トランジスタ２２０の接続ノードはセレクタ２６０に接続される。
　バイアス電圧生成回路１２０は、論理ゲートのそれぞれに個別にバイアス電圧を印加する。例えば、論理ゲート２０５－１にバイアス電圧Ｖｂ１が印加され、論理ゲート２０５－２にバイアス電圧Ｖｂ２が印加される。
　図２５および図２６に例示したように、複数の演算素子がセレクタ２６０および出力回路２３０を共有することにより、演算素子ごとに出力回路２３０を設ける場合と比較して、演算回路１００の回路規模や回路面積を削減することができる。
　なお、第６の実施の形態に、第１から第５の実施の形態と、各変形例とのそれぞれを適用することができる。
　このように、本技術の第６の実施の形態によれば、複数の演算素子がセレクタ２６０および出力回路２３０を共有するため、演算素子ごとに出力回路２３０を設ける場合と比較して、回路規模や回路面積を削減することができる。
　＜７．第７の実施の形態＞
　上述の第１の実施の形態では、演算回路１００が排他的論理和演算を実行していたが、この演算回路１００を不揮発性メモリに適用することもできる。この第７の実施の形態は、不揮発性メモリが排他的論理和演算を実行する点において第１の実施の形態と異なる。
　図２７は、本技術の第７の実施の形態における不揮発性メモリ３００の一構成例を示すブロック図である。この不揮発性メモリ３００は、入出力インターフェース３１０、制御回路１１０、ビットラインアドレスデコーダ３２０、バイアス電圧生成回路１２０、ビットライン制御回路３３０を備える。さらに不揮発性メモリ３００は、ワードラインアドレスデコーダ３４０、ワードライン制御回路３５０、メモリセルアレイ３６０およびセンスアンプ３７０を備える。
　入出力インターフェース３１０は、ホストシステムなどとの間で、コマンド、アドレス、データなどをやり取りするものである。
　第７の実施の形態における制御回路１１０は、コマンドに応じてバイアス電圧生成回路１２０などを制御し、所定の論理演算を実行させる。
　第７の実施の形態におけるバイアス電圧生成回路１２０は、制御回路１１０の制御に従って、バイアス電圧を生成し、ビットライン制御回路３３０を介してメモリセルアレイ３６０に供給する。
　メモリセルアレイ３６０には、複数のメモリセル（不図示）が二次元格子状に配列される。メモリセルのそれぞれは、磁気抵抗効果素子を含む。メモリセルの構造の詳細については後述する。また、メモリセルアレイ３６０内には、列ごとに、ビットラインおよびソースラインが配線され、行ごとにワードラインが配線される。
　ビットラインアドレスデコーダ３２０は、入出力インターフェース３１０が受信したアドレスのデコードにより、アクセス対象のビットラインおよびソースラインを選択するものである。
　ビットライン制御回路３３０は、選択されたビットラインおよびソースラインに、バイアス電圧のパルス信号を出力するものである。
　ワードラインアドレスデコーダ３４０は、入出力インターフェース３１０が受信したアドレスのデコードにより、アクセス対象のワードラインを選択するものである。
　ワードライン制御回路３５０は、選択されたワードラインにゲート電圧の信号を出力するものである。
　センスアンプ３７０は、アクセス対象のメモリセルからデータの読出しを行うものである。読み出したデータは、制御回路１１０へ出力される。
　図２８は、本技術の第７の実施の形態におけるメモリセルアレイ３６０の一構成例を示す回路図である。メモリセルアレイ３６０には、複数のメモリセル２０７が二次元格子状に配列される。また、メモリセルアレイ３６０には、メモリセル２０７の列ごとにビットラインＢＬおよびソースラインＳＬが配線され、メモリセル２０７の行ごとにワードラインＷＬが配線される。
　メモリセル２０７のそれぞれは、磁気抵抗効果素子２１０および選択トランジスタ２２０を含む。これらの磁気抵抗効果素子２１０および選択トランジスタ２２０は、ビットラインＢＬとソースラインＳＬとの間に直列に接続される。また、選択トランジスタ２２０のゲートにワードラインＷＬが接続される。
　前述したように、磁気抵抗効果素子２１０は、ＶＣＭＡ効果により磁化方向が反転する。このような磁気抵抗効果素子２１０を配列した不揮発性メモリ３００は、ＶＣ－ＭＲＡＭと呼ばれる。
　図２７および図２８に例示したように、メモリセル２０７およびセンスアンプ３７０が構成する回路は、第１の実施の形態における演算素子２００と同様である。制御回路１１０は、第１の実施の形態と同様の制御により、メモリセル２０７に論理演算を実行させることができる。
　また、不揮発性メモリ３００へのコマンドは、例えば、初期化コマンドおよびＸＯＲコマンドを含む。初期化コマンドに従って制御回路１１０は、図６を参照して説明した初期化処理を行う。例えば、磁気抵抗効果素子２１０は、低抵抗状態に初期化されるものとする。
　ホスト等は、ＸＯＲコマンドを演算対象の入力データとともに送信する。このＸＯＲコマンドに従って制御回路１１０は、図７を参照して説明した入力処理と、図８を参照して説明した出力処理とを行う。これにより、入力データに対する排他的論理和演算が実行される。
　また、ホスト等は、初期化コマンドおよびＸＯＲコマンドの他、高抵抗化コマンドを送信することもできる。この高抵抗化コマンドの実行時は、そのコマンドのみが送信され、データは転送されないものとする。高抵抗化コマンドに従って制御回路１１０は、図１８におけるａおよびｂにおいて、論理値「１」の入力Ｂを入力する場合と同様の制御を行う。すなわち、バイアス電圧およびゲート電圧は、ＶＯＲおよびＶｇ（→Ｈ）に制御される。高抵抗化コマンドでは、データ転送が不要であるため、その分、コマンドの入力時間を削減することができる。
　また、ホスト等は、初期化コマンドおよびＸＯＲコマンドの他、反転コマンドを送信することもできる。この反転コマンドの実行時は、そのコマンドのみが送信され、データは転送されないものとする。反転コマンドに従って制御回路１１０は、図７におけるａおよびｂにおいて、論理値「１」の入力Ｂを入力する場合と同様の制御を行う。すなわち、バイアス電圧およびゲート電圧は、ＶｓｗおよびＶоｎに制御される。
　なお、初期化コマンドにおいて磁気抵抗効果素子２１０を高抵抗状態に初期化することもできる。この場合、ホスト等は、初期化コマンドおよびＸＯＲコマンドの他、低抵抗化コマンドを送信するができる。制御回路１１０は、低抵抗化コマンドに従って図６を参照して説明したものと同様の制御を行う。
　また、第７の実施の形態に第１から第６の実施の形態と、各変形例とのそれぞれを適用することができる。
　論理和を演算する第３の実施の形態を適用する場合、ホスト等は、ＯＲコマンドを送信することができる。制御回路１１０は、そのコマンドに従って第３の実施の形態と同様の制御により論理和を演算させる。論理積を演算する第４の実施の形態を適用する場合、ホスト等は、ＡＮＤコマンドを送信することができる。制御回路１１０は、そのコマンドに従って第４の実施の形態と同様の制御により論理積を演算させる。
　このように、本技術の第７の実施の形態によれば、磁気抵抗効果素子２１０を含むメモリセル２０７に入力データ内のビットを順に入力するため、不揮発性メモリ３００において論理演算を実行することができる。
　＜８．第８の実施の形態＞
　上述の第７の実施の形態では、不揮発性メモリ３００が排他的論理和を演算していたが、その演算結果を誤りの検出および訂正に用いることができる。この第８の実施の形態における不揮発性メモリ３００は、排他的論理和の演算結果を誤りの検出や訂正に用いる点において第７の実施の形態と異なる。
　図２９は、本技術の第８の実施の形態における不揮発性メモリ３００の一構成例を示すブロック図である。この第８の実施の形態の不揮発性メモリ３００は、入出力インターフェース３１０と、誤り訂正回路３８０と、所定数のメモリブロック３９０とを備える。
　図３０は、本技術の第８の実施の形態におけるメモリブロック３９０の一構成例を示すブロック図である。メモリブロック３９０は、制御回路１１０、ビットラインアドレスデコーダ３２０、バイアス電圧生成回路１２０、ビットライン制御回路３３０を備える。さらにメモリブロック３９０は、ワードラインアドレスデコーダ３４０、ワードライン制御回路３５０、メモリセルアレイ３６０およびセンスアンプ３７０を備える。
　図２９における誤り訂正回路３８０は、リードデータの誤りを検出し、訂正する。この誤り訂正回路３８０は、書込み対象のデータを入出力インターフェース３１０から受け取ると、そのデータを符号化し、ライトデータとしてメモリブロック３９０に供給する。また、誤り訂正回路３８０は、メモリブロック３９０からリードデータを受け取ると、そのリードデータの誤りを検出し、訂正（言い換えれば、復号）して入出力インターフェース３１０に供給する。
　誤り訂正回路３８０は、符号化と、復号とに前述の排他的論理和演算を利用することができる。誤り訂正回路３８０は、演算対象の入力データをメモリブロック３９０に入力する。メモリブロック３９０内の制御回路１１０は、第１の実施の形態と同様の制御によりメモリセル２０７に排他的論理和を演算させ、演算結果を示す出力データを読み出して、誤り訂正回路３８０に供給する。誤り訂正回路３８０は、その出力データを用いたシンドローム計算を行って誤りの検出や訂正を行う。
　ホスト等は、誤りチェックコマンドを送信することができる。その誤りチェックコマンドに従って、誤り訂正回路３８０は、排他的論理和演算を用いてリードデータの誤りを検出する。
　また、ホスト等は、リフレッシュコマンドを送信することもできる。リフレッシュコマンドに従って誤り訂正回路３８０は、排他的論理和演算を用いてリードデータの誤りを検出する。そして、誤り訂正回路３８０は、誤りが訂正可能であれば、誤りの位置を特定し、誤りの生じたビットを保持するメモリセル２０７のアドレスと反転コマンドとをメモリブロック３９０に供給する。反転コマンドに従って制御回路１１０は、図７におけるａおよびｂにおいて、論理値「１」の入力Ｂを入力する場合と同様の制御を行う。すなわち、バイアス電圧およびゲート電圧は、ＶｓｗおよびＶоｎに制御される。これにより、誤りの生じたビットが反転され、誤りが訂正される。
　なお、ＶＣ－ＭＴＪは、ロジックプロセスとの親和性が高く、一般の論理回路の混載が容易である。ＶＣ－ＭＴＪを含む演算回路は、ＶＣ－ＭＲＡＭの誤り訂正機能に限らず、一般の誤り訂正回路にも適用可能である。例えば、移動体通信等で利用されるＬＤＰＣ（Low-Density Parity-Check code）符号の符号化処理やシンドローム計算では、ＸＯＲ演算が多用されている。また、Ｐｏｌａｒ符号の符号化カーネルでもＸＯＲ演算が用いられる。
　また、第８の実施の形態に第１から第６の実施の形態と、各変形例とのそれぞれを適用することができる。
　このように、本技術の第８の実施の形態によれば、誤り訂正回路３８０が、排他的論理和の演算結果をリードデータの誤りの検出や訂正に用いるため、不揮発性メモリ３００のエラー耐性を向上させることができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）ＶＣＭＡ効果により磁化方向が反転する磁気抵抗効果素子を含む演算素子と、
　所定の論理演算の演算対象である複数のビットを前記演算素子に順に入力する入力処理と前記入力処理の後に前記論理演算の結果を示す１ビットの出力データを前記演算素子に出力させる出力処理とを行う制御回路と
を具備する演算回路。
（２）前記論理演算は、排他的論理和演算を含む
前記（１）記載の演算回路。
（３）前記論理演算は、論理積演算を含む
前記（１）または（２）に記載の演算回路。
（４）前記論理演算は、論理和演算を含む
前記（１）から（３）のいずれかに記載の演算回路。
（５）前記制御回路の制御に従ってバイアス電圧を生成するバイアス電圧生成回路をさらに具備する前記（１）から（４）のいずれかに記載の演算回路。
（６）前記バイアス電圧は、初期化電圧を含み、
　前記バイアス電圧生成回路は、前記磁気抵抗効果素子に保持されたビットを読み出す読出し処理と、前記読み出したビットが特定の論理値である場合には前記初期化電圧を印加し、前記読み出したビットが前記特定の論理値でない場合には前記初期化電圧を印加しない初期化処理とを前記入力処理の前に行う
前記（５）記載の演算回路。
（７）前記バイアス電圧は、第１および第２のバイアス電圧を含み、
　前記演算素子は、前記第１のバイアス電圧が入力される第１の入力ノードと前記第２のバイアス電圧が入力される第２の入力ノードとの間に直列に接続された前記磁気抵抗効果素子および選択トランジスタを備える
前記（５）または（６）に記載の演算回路。
（８）前記演算素子は、前記バイアス電圧が入力される入力ノードと接地ノードとの間に直列に接続された前記磁気抵抗効果素子および選択トランジスタを備える
前記（５）または（６）に記載の演算回路。
（９）前記選択トランジスタは、ｎＭＯＳトランジスタであり、
　前記磁気抵抗効果素子は、前記ｎＭＯＳトランジスタと前記入力ノードとの間に挿入される
前記（８）記載の演算回路。
（１０）前記選択トランジスタは、ｐＭＯＳトランジスタであり、
　前記磁気抵抗効果素子は、前記ｐＭＯＳトランジスタと前記接地ノードとの間に挿入される
前記（７）記載の演算回路。
（１１）前記演算素子は、第１および第２の演算素子を含み、
　前記第１の演算素子は、第１の論理ゲートを備え、
　前記第２の演算素子は、第２の論理ゲートを備え、
　前記第１および第２の演算素子は、前記出力データを前記制御回路に出力する出力回路と前記出力回路と前記第１および第２の論理ゲートのいずれかを選択して前記出力回路に接続するセレクタとを共有する
前記（１）から（１０）のいずれかに記載の演算回路。
（１２）前記磁気抵抗効果素子は、ピン層、フリー層およびトンネルバリア層を含む
前記（１）から（１１）のいずれかに記載の演算回路。
（１３）前記磁気抵抗効果素子は、ピン層と磁化が交換結合した一対のフリー層とトンネルバリア層とを含む
前記（１）から（１２）のいずれかに記載の演算回路。
（１４）ＶＣＭＡ効果により磁化方向が反転する磁気抵抗効果素子をそれぞれが含む所定数のメモリセルが配列されたメモリセルアレイと、
　所定の論理演算の演算対象である複数のビットを前記メモリセルに順に入力する入力処理と前記入力処理の後に前記論理演算の結果を示す１ビットの出力データを前記メモリセルに出力させる出力処理とを行う制御回路と
を具備する不揮発性メモリ。
（１５）前記出力データを用いてデータの誤りを検出して訂正する誤り訂正回路をさらに具備する
前記（１４）記載の不揮発性メモリ。
（１６）ＶＣＭＡ効果により磁化方向が反転する磁気抵抗効果素子を含む演算素子に所定の論理演算の演算対象である複数のビットを順に入力する入力手順と、
　前記入力処理の後に前記論理演算の結果を示す１ビットの出力データを前記演算素子に出力させる出力手順と
を具備する演算回路の制御方法。
　１００　演算回路
　１１０　制御回路
　１２０　バイアス電圧生成回路
　２００、２００－１、２００－２　演算素子
　２０５、２０５－１、２０５－２　論理ゲート
　２０６　演算ブロック
　２０７　メモリセル
　２１０　磁気抵抗効果素子
　２１１　ピン層
　２１２　トンネルバリア層
　２１３、２１６　フリー層
　２１４　磁気付与層
　２１５　交換結合層
　２２０、２２５　選択トランジスタ
　２２１　ゲート
　２２２　ソース
　２２３　ドレイン
　２３０　出力回路
　２４０　スイッチ
　２５０　インバータ
　２６０　セレクタ
　２７０　フリップフロップ
　２８０　ＸＯＲ（排他的論理和）ゲート
　２８１～２８８　ｎＭＯＳトランジスタ
　３００　不揮発性メモリ
　３１０　入出力インターフェース
　３２０　ビットラインアドレスデコーダ
　３３０　ビットライン制御回路
　３４０　ワードラインアドレスデコーダ
　３５０　ワードライン制御回路
　３６０　メモリセルアレイ
　３７０　センスアンプ
　３８０　誤り訂正回路
　３９０　メモリブロック

Claims (16)

  1. 　ＶＣＭＡ（Voltage Controlled Magnetic Anisotropy）効果により磁化方向が反転する磁気抵抗効果素子を含む演算素子と、
    　所定の論理演算の演算対象である複数のビットを前記演算素子に順に入力する入力処理と前記入力処理の後に前記論理演算の結果を示す１ビットの出力データを前記演算素子に出力させる出力処理とを行う制御回路と
    を具備する演算回路。
  2. 　前記論理演算は、排他的論理和演算を含む
    請求項１記載の演算回路。
  3. 　前記論理演算は、論理積演算を含む
    請求項１記載の演算回路。
  4. 　前記論理演算は、論理和演算を含む
    請求項１記載の演算回路。
  5. 　前記制御回路の制御に従ってバイアス電圧を生成するバイアス電圧生成回路をさらに具備する請求項１記載の演算回路。
  6. 　前記バイアス電圧は、初期化電圧を含み、
    　前記バイアス電圧生成回路は、前記磁気抵抗効果素子に保持されたビットを読み出す読出し処理と、前記読み出したビットが特定の論理値である場合には前記初期化電圧を印加し、前記読み出したビットが前記特定の論理値でない場合には前記初期化電圧を印加しない初期化処理とを前記入力処理の前に行う
    請求項５記載の演算回路。
  7. 　前記バイアス電圧は、第１および第２のバイアス電圧を含み、
    　前記演算素子は、前記第１のバイアス電圧が入力される第１の入力ノードと前記第２のバイアス電圧が入力される第２の入力ノードとの間に直列に接続された前記磁気抵抗効果素子および選択トランジスタを備える
    請求項５記載の演算回路。
  8. 　前記演算素子は、前記バイアス電圧が入力される入力ノードと接地ノードとの間に直列に接続された前記磁気抵抗効果素子および選択トランジスタを備える
    請求項５記載の演算回路。
  9. 　前記選択トランジスタは、ｎＭＯＳ（n-channel Metal Oxide Semiconductor）トランジスタであり、
    　前記磁気抵抗効果素子は、前記ｎＭＯＳトランジスタと前記入力ノードとの間に挿入される
    請求項８記載の演算回路。
  10. 　前記選択トランジスタは、ｐＭＯＳ（p-channel MOS）トランジスタであり、
    　前記磁気抵抗効果素子は、前記ｐＭＯＳトランジスタと前記接地ノードとの間に挿入される
    請求項８記載の演算回路。
  11. 　前記演算素子は、第１および第２の演算素子を含み、
    　前記第１の演算素子は、第１の論理ゲートを備え、
    　前記第２の演算素子は、第２の論理ゲートを備え、
    　前記第１および第２の演算素子は、前記出力データを前記制御回路に出力する出力回路と前記出力回路と前記第１および第２の論理ゲートのいずれかを選択して前記出力回路に接続するセレクタとを共有する
    請求項１記載の演算回路。
  12. 　前記磁気抵抗効果素子は、ピン層、フリー層およびトンネルバリア層を含む
    請求項１記載の演算回路。
  13. 　前記磁気抵抗効果素子は、ピン層と磁化が交換結合した一対のフリー層とトンネルバリア層とを含む
    請求項１記載の演算回路。
  14. 　ＶＣＭＡ効果により磁化方向が反転する磁気抵抗効果素子をそれぞれが含む所定数のメモリセルが配列されたメモリセルアレイと、
    　所定の論理演算の演算対象である複数のビットを前記メモリセルに順に入力する入力処理と前記入力処理の後に前記論理演算の結果を示す１ビットの出力データを前記メモリセルに出力させる出力処理とを行う制御回路と
    を具備する不揮発性メモリ。
  15. 　前記出力データを用いてデータの誤りを検出して訂正する誤り訂正回路をさらに具備する
    請求項１４記載の不揮発性メモリ。
  16. 　ＶＣＭＡ効果により磁化方向が反転する磁気抵抗効果素子を含む演算素子に所定の論理演算の演算対象である複数のビットを順に入力する入力手順と、
    　前記入力処理の後に前記論理演算の結果を示す１ビットの出力データを前記演算素子に出力させる出力手順と
    を具備する演算回路の制御方法。
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