WO2025211237A1 - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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WO2025211237A1
WO2025211237A1 PCT/JP2025/012189 JP2025012189W WO2025211237A1 WO 2025211237 A1 WO2025211237 A1 WO 2025211237A1 JP 2025012189 W JP2025012189 W JP 2025012189W WO 2025211237 A1 WO2025211237 A1 WO 2025211237A1
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WO
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nanosheet
wiring
power supply
cell
integrated circuit
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PCT/JP2025/012189
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English (en)
French (fr)
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秀幸 小室
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Socionext Inc
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Socionext Inc
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Publication date
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/10—Integrated device layouts

Definitions

  • This disclosure relates to a semiconductor integrated circuit device equipped with standard cells including CFETs (Complementary Field Effect Transistors).
  • CFETs Complementary Field Effect Transistors
  • the standard cell method is known as a method for forming semiconductor integrated circuits on a semiconductor substrate.
  • the standard cell method is a method for designing an LSI chip by preparing basic units with specific logical functions (e.g., inverters, latches, flip-flops, full adders, etc.) as standard cells in advance, placing multiple standard cells on the semiconductor substrate, and connecting these standard cells with wiring.
  • basic units with specific logical functions e.g., inverters, latches, flip-flops, full adders, etc.
  • N-type transistors N1, N2, and N3 are in the off state and serve as dummy transistors.
  • power supply wiring 11 extending in the X direction is formed in the BM0 wiring layer.
  • Power supply wiring 11 supplies VDD.
  • Power supply wiring 11 is located in the center of the capacitance cell in the Y direction in a plan view.
  • wiring 15a extending in the X direction is formed above power supply wiring 11 in the drawing, and wiring 15b extending in the X direction is formed below power supply wiring 11 in the drawing.
  • Wiring 15a and 15b are dummy wiring that are in a floating state. Note that wiring 15a and 15b do not necessarily have to be formed.
  • an active region 2P which constitutes the channel, source, and drain of the P-type nanosheet FET that becomes the P-type transistors P1, P2, and P3.
  • the active region 2P overlaps with the power supply wiring 11 in a planar view, and also overlaps with wiring 15b in a planar view.
  • the active region 2P includes nanosheets 21a, 21b, and 21c that become the channel of the P-type nanosheet FET.
  • portions 22a, 22b, 22c, and 22d of the active region 2P that become the source or drain of the P-type nanosheet FET are connected to the power supply wiring 11 via vias 31 formed on their back surfaces.
  • the vias 31 overlap with the power supply wiring 11 and the active region 2P in a planar view.
  • Local wirings 41a, 41b, 41c, and 41d are formed extending in the Y direction. Local wirings 41a, 41b, 41c, and 41d are in contact with portions 22a, 22b, 22c, and 22d in active region 2P, respectively.
  • an active region 2N is formed, which forms the channel, source, and drain of the N-type nanosheet FET that becomes the N-type transistors N1, N2, and N3.
  • the active region 2N overlaps with the power supply wiring 12 in a planar view, and also with wiring 16b in a planar view.
  • the active region 2N also overlaps with the active region 2P in a planar view.
  • the active region 2N includes nanosheets 23a, 23b, and 23c that become the channel of the N-type nanosheet FET.
  • the nanosheets 23a, 23b, and 23c of the N-type nanosheet FET overlap with the nanosheets 21a, 21b, and 21c of the P-type nanosheet FET, respectively, in a planar view.
  • Gate wiring 51a, 51b, and 51c extend in the Y direction and also extend in the Z direction from top to bottom. Gate wiring 51a surrounds the outer peripheries of nanosheets 21a and 23a in the Y and Z directions via a gate insulating film (not shown). However, the surfaces of nanosheets 21a and 23a on the lower side of Figure 1 in the Y direction are not covered by gate wiring 51a and are exposed from gate wiring 51a. Gate wiring 51a serves as the gates of transistors P1 and N1. Gate wiring 51b surrounds the outer peripheries of nanosheets 21b and 23b in the Y and Z directions via a gate insulating film (not shown).
  • Gate wiring 51b serves as the gates of transistors P2 and N2.
  • Gate wiring 51c surrounds the outer peripheries of nanosheets 21c and 23c in the Y and Z directions via a gate insulating film (not shown).
  • Gate wiring 51c serves as the gates of transistors P3 and N3.
  • the surfaces of nanosheets 21c and 23c on the lower side of FIG. 1 in the Y direction are not covered by gate wiring 51c and are exposed from gate wiring 51c.
  • Gate wiring 51a, 51b, and 51c are connected to power supply wiring 12 via vias 32 formed on their surfaces.
  • vias 32 overlap with power supply wiring 12 and active region 2N, and are formed at the upper end of the region where power supply wiring 12 and gate wiring 51a, 51b, and 51c overlap in the Y direction, i.e., the position closest to the end opposite the side where the nanosheet is exposed from the gate wiring.
  • the size of the active areas 2P and 2N in the Y direction is w1
  • the distance from the active areas 2P and 2N to the cell frame in the Y direction is s1 and s2 (s1 ⁇ s2).
  • the sources and drains of the nanosheet FETs P1, P2, and P3 are connected to the power supply wiring 11 that supplies VDD, and the gates of the nanosheet FETs P1, P2, and P3 are supplied with VSS.
  • This forms capacitance between the gate and the source and drain in the nanosheet FETs P1, P2, and P3 via the gate oxide film.
  • forksheet FETs as the transistors that make up the CFET, the active area that makes up the transistor can be made larger in the Y direction, thereby increasing the capacitance value.
  • VDD is supplied to portions 22a, 22b, 22c, and 22d, which serve as the source or drain of P-type transistors P1, P2, and P3, from power supply wiring 11 formed in the BM0 wiring layer via vias 31 that overlap the power supply wiring 11 and active region 2P in a planar view. Therefore, the path length from power supply wiring 11 to portions 22a, 22b, 22c, and 22d is short. This reduces the resistance value from power supply wiring 11 to nanosheets 21a, 21b, and 21c, thereby improving the high-speed response of the resulting capacitor.
  • VSS is supplied to the gate wirings 51a, 51b, and 51c, which serve as the gates of the P-type transistors P1, P2, and P3, from the power supply wiring 12 formed in the M0 wiring layer via vias 32.
  • the vias 32 are formed at the end of the region where the power supply wiring 12 and the gate wirings 51a, 51b, and 51c overlap in a plan view, on the side opposite the side where the nanosheet is exposed from the gate wiring in the Y direction. This reduces the resistance value from the power supply wiring 12 to the gates surrounding the nanosheets 21a, 21b, and 21c, thereby improving the high-speed response of the resulting capacitance.
  • FIGS. 4(a) to 4(d) are plan views showing examples of the layout structure of inverter cells.
  • the inverter cell is an example of a standard cell with a logic function included in the semiconductor integrated circuit device of this embodiment.
  • FIGS. 4(a) and 4(b) respectively show the lower and upper structures of inverter cell 1
  • FIGS. 4(c) and 4(d) respectively show the lower and upper structures of inverter cell 2.
  • Inverter cell 1 and inverter cell 2 basically have the same layout structure, but differ in the size of their active regions in the Y direction.
  • power supply wiring 11 is formed in the BM0 wiring layer at the center of the inverter cell in the Y direction
  • power supply wiring 12 is formed in the M0 wiring layer at the center of the inverter cell in the Y direction.
  • Local wirings 43a and 43b are formed extending in the Y direction.
  • the local wirings 43a and 43b are in contact with portions 26a and 26b, respectively, in the active region 2P1.
  • Local wiring 44a and 44b are formed extending in the Y direction. Local wiring 44a and 44b are in contact with portions 28a and 28b, respectively, in active region 2N1. Local wiring 44a is connected to power supply wiring 12 via a via 64 formed on its surface. Local wiring 44b is connected to underlying local wiring 43b via a via.
  • the gate wiring 52 extends in the Y direction and also in the Z direction from top to bottom.
  • the gate wiring 52 surrounds the outer peripheries of the nanosheets 25 and 27 in the Y and Z directions via a gate insulating film (not shown). However, the surfaces of the nanosheets 25 and 27 on the lower side in the Y direction in the drawing are not covered by the gate wiring 52 and are exposed from the gate wiring 52.
  • FIG. 1 is a cross-sectional view showing the cross section taken along line Y1-Y1' in Fig. 6.
  • the local wiring 42a, 42b, 42c, and 42d at the top are connected to the power supply wiring 12 via vias 38. This allows VSS to be supplied to the portions 24a, 24b, 24c, and 24d that serve as the source and drain of the nanosheet FETs N1, N2, and N3.
  • the sources and drains of the nanosheet FETs N1, N2, and N3 are connected to the power supply wiring 12 that supplies VSS, and the gates of the nanosheet FETs N1, N2, and N3 are supplied with VDD.
  • the nanosheet FETs N1, N2, and N3 capacitance is formed between the gate and the source and drain via the gate oxide film.
  • the active area that makes up the transistor can be made larger in the Y direction, thereby increasing the capacitance value.
  • Figure 12 is a circuit diagram of the capacitance cell shown in Figure 11.
  • the cell shown in Figure 11 has P-type transistors P1, P2, and P3 and N-type transistors N1, N2, and N3.
  • Capacitance section 1 has P-type transistor P3 and N-type transistor N3.
  • Fixed value output section 2 has P-type transistors P1 and P2 and N-type transistors N1 and N2. Fixed value output section 2 outputs a fixed value to the gates of each transistor P3 and N3 of capacitance section 1.
  • fixed value output section 2 outputs VDD, i.e., a high fixed value.
  • the source and drain of P-type transistor P3 are connected to VDD, and the source and drain of N-type transistor N3 are connected to VSS.
  • the gates of P-type transistor P3 and N-type transistor N3 are connected to each other.
  • the drains of P-type transistors P1 and P2 are connected to the gates of P-type transistor P3 and N-type transistor N3.
  • the drain voltage of P-type transistors P1 and P2 is VDD, a fixed high value.
  • N-type transistor N3 functions as a capacitor because its source and drain are fixed to VSS and VDD is supplied to its gate.
  • P-type transistor P3 functions as a dummy transistor in the off state because its source and drain are fixed to VDD and VDD is supplied to its gate.
  • P-type transistor P1 and N-type transistor N2 are on, while P-type transistor P2 and N-type transistor N1 are off.
  • P-type transistor P1 functions as a capacitor because its source and drain are fixed to VDD and VSS is supplied to its gate.
  • N-type transistor N2 functions as a capacitor because its source and drain are fixed to VSS and VDD is supplied to its gate.
  • wiring 16c extending in the X direction is formed above the power supply wiring 12 in the drawing, and wiring 16d extending in the X direction is formed below the power supply wiring 12 in the drawing.
  • Local wirings 42a, 42b, 42c, and 42d are in contact with portions 24a, 24b, 24c, and 24d that become the source or drain of the N-type nanosheet FET in the active region 2N, respectively.
  • Local wiring 42b is shorter than in Figure 1(b) so that it does not overlap with M0 wiring 16c in a planar view.
  • Local wirings 42a, 42c, and 42d are connected to the power supply wiring 12 via via 38A.
  • the source and drain of the nanosheet FET N3 are connected to the power supply wiring 12 that supplies VSS, and the gate of the nanosheet FET N3 is supplied with VDD from the fixed value output unit 2.
  • the nanosheet FET N3 capacitance is formed between the gate and the source and drain via the gate oxide film.
  • the active area that makes up the transistor can be made large in the Y direction, thereby increasing the capacitance value.
  • VDD is supplied to gate wiring 51c, which serves as the gate of transistors P3 and N3, from local wiring 41b, which is in contact with the drains of transistors P1 and P2 that make up fixed value output unit 2, via wiring 16c formed in the M0 wiring layer.
  • Wiring 16c is formed on the opposite side in the Y direction from the side where the nanosheet is exposed from the gate wiring in a plan view. This makes it possible to suppress the resistance value from fixed value output unit 2 to the gate surrounding the nanosheet of transistor N3, thereby improving the high-speed response of the resulting capacitance.
  • FIG. 4 13A and 13B are plan views showing an example of a layout structure of a capacitance cell according to Modification 4 of this embodiment, where (a) shows the lower part and (b) shows the upper part. Note that components common to those in FIG. 1 and the like are denoted by the same reference numerals, and detailed description thereof may be omitted here.
  • Figure 14 is a circuit diagram of the capacitance cell shown in Figure 13.
  • the fixed value output unit 2 outputs VSS, i.e., a low fixed value, to the gates of each transistor P3 and N3 in the capacitance unit 1.
  • VSS i.e., a low fixed value
  • the drains of N-type transistors N1 and N2 are connected to the gates of P-type transistor P3 and N-type transistor N3.
  • the drain voltage of N-type transistors N1 and N2 is VSS, i.e., a fixed low value.
  • the source and drain of P-type transistor P3 are fixed to VDD and VSS is supplied to its gate, so it functions as a capacitor.
  • the source and drain of N-type transistor N3 are fixed to VSS and VSS is supplied to its gate, so it is a dummy transistor in the off state.
  • the source and drain of P-type transistor P1 are also fixed to VDD and VSS is supplied to its gate, so it functions as a capacitor.
  • the source and drain of N-type transistor N2 are also fixed to VSS and VDD is supplied to its gate, so it functions as a capacitor.
  • P-type transistor P2 and N-type transistor N1 are both in the off state.
  • the layout structure shown in Figure 13 is almost the same as the layout structure shown in Figure 11.
  • the connection relationship between wiring 16c and 16d in the M0 wiring layer and other components is different.
  • Wiring 16c is connected to local wiring 41b through a via, and also to gate wiring 51b through a via.
  • Wiring 16d is connected to local wiring 42b through a via, and also to gate wiring 51a and 51c through vias.
  • the connection destination of gate wiring 51c which serves as the gate of transistors P3 and N3, has changed from wiring 16c to wiring 16d.
  • the rest of the structure is the same as Figure 11.
  • the source and drain of the nanosheet FET P3 are connected to the power supply wiring 11 that supplies VDD, and the gate of the nanosheet FET P3 is supplied with VSS from the fixed value output unit 2.
  • the nanosheet FET P3 capacitance is formed between the gate and the source and drain via the gate oxide film.
  • the active area that makes up the transistor can be made large in the Y direction, thereby increasing the capacitance value.
  • Second Embodiment 15A and 15B are plan views showing an example of a layout structure of a capacitance cell according to the second embodiment, where (a) shows the lower part and (b) shows the upper part.
  • the same components as those in the first embodiment are denoted by the same reference numerals, and detailed descriptions of configurations that can be easily inferred from the description of the first embodiment may be omitted.
  • the circuit configuration of the capacitance cell shown in FIG. 15 is the same as that shown in the circuit diagram of FIG. 3 in the first embodiment.
  • power supply wiring 111 extending in the X direction is formed in the BM0 wiring layer.
  • the power supply wiring 111 supplies VDD.
  • the power supply wiring 111 is arranged at the lower end of the capacitor cell in the Y direction, straddling the cell frame.
  • portions 22a, 22b, 22c, and 22d that become the source or drain of the P-type nanosheet FET are connected to the power supply wiring 111 via vias 131 formed on their back surfaces.
  • the vias 131 overlap with the power supply wiring 111 and the active region 2P in plan view.
  • power supply wiring 112 extending in the X direction is formed in the M0 wiring layer. Power supply wiring 112 supplies VSS. In plan view, power supply wiring 112 is arranged at the lower end of the capacitance cell in the Y direction so as to straddle the cell frame, and overlaps with power supply wiring 111 in plan view.
  • the surface of the nanosheet facing downward in the Y direction is exposed from the gate wiring.
  • the power supply wiring 111, 112 is arranged on the side of the nanosheet exposed from the gate wiring.
  • the sources and drains of the nanosheet FETs P1, P2, and P3 are connected to the power supply wiring 111 that supplies VDD, and the gates of the nanosheet FETs P1, P2, and P3 are supplied with VSS.
  • This forms capacitance between the gate and the source and drain in the nanosheet FETs P1, P2, and P3 via the gate oxide film.
  • the active area that makes up the transistor can be made larger in the Y direction, thereby increasing the capacitance value.
  • VDD is supplied to portions 22a, 22b, 22c, and 22d, which serve as the source or drain of P-type transistors P1, P2, and P3, from power supply wiring 111 formed in the BM0 wiring layer via vias 131 that overlap the power supply wiring 111 and active region 2P in a planar view. Therefore, the path length from power supply wiring 111 to portions 22a, 22b, 22c, and 22d is short. This reduces the resistance from power supply wiring 111 to nanosheets 21a, 21b, and 21c, thereby improving the high-speed response of the resulting capacitor.
  • FIGS. 16(a) to 16(d) are plan views showing examples of the layout structure of inverter cells.
  • the inverter cell is an example of a standard cell with a logic function included in the semiconductor integrated circuit device of this embodiment.
  • FIGS. 16(a) and 16(b) show the structures of the lower and upper parts, respectively, of inverter cell 1
  • FIGS. 16(c) and 16(d) show the structures of the lower and upper parts, respectively, of inverter cell 2.
  • Inverter cell 1 and inverter cell 2 basically have the same layout structure, but differ in the size of their active regions in the Y direction.
  • power supply wiring 111 is arranged in the BM0 wiring layer at the lower end of the inverter cell in the Y direction on the drawing, and power supply wiring 112 is arranged in the M0 wiring layer at the lower end of the inverter cell in the Y direction on the drawing.
  • the portion 26a that serves as the source of the P-type nanosheet FET is connected to the power supply wiring 111 via a via 163 formed on its back surface.
  • the portion 28a that serves as the source of the N-type nanosheet FET is connected to the power supply wiring 112 via the local wiring 44a and a via 164 formed on its surface.
  • Inverter cell 2 shown in Figures 16(c) and (d) has the same layout structure as inverter cell 1 shown in Figures 16(a) and (b).
  • the size w2 in the Y direction of active regions 2P2 and 2N2 is smaller than the size w1 in the Y direction of active regions 2P1 and 2N1 shown in Figures 16(a) and (b) (w2 ⁇ w1). That is, nanosheet 25A is smaller in size in the Y direction than nanosheet 25.
  • nanosheet 27A is smaller in size in the Y direction than nanosheet 27. Therefore, the drive capability of inverter cell 2 is smaller than that of inverter cell 1.
  • Figure 17 is a plan view showing an example of the configuration of a cell row in this embodiment, with (a) showing the bottom and (b) showing the top.
  • the cell row is arranged with cell C1, which is the inverter cell 1 shown in Figures 16(a) and (b), cell C3, which is the capacity cell shown in Figures 15(a) and (b), and cell C2, which is the inverter cell 2 shown in Figures 16(c) and (d).
  • the active region 2P1 of cell C1 and the active region 2P of cell C3 have the same size in the Y direction (w1) and are laid out over the same area in the Y direction.
  • the nanosheet 25 that constitutes the P-type nanosheet FET of cell C1 has the same size in the Y direction and is laid out over the same area in the Y direction as the nanosheets 21a, 21b, and 21c that constitute the P-type nanosheet FET of cell C3.
  • the active region 2N1 of cell C1 and the active region 2N of cell C3 have the same size in the Y direction (w1) and are laid out over the same area in the Y direction.
  • the nanosheet 27 that constitutes the N-type nanosheet FET of cell C1 has the same size in the Y direction and is laid out over the same area in the Y direction as the nanosheets 23a, 23b, and 23c that constitute the N-type nanosheet FET of cell C3.
  • the fork-sheet FET is formed by providing a structure made of an insulator between opposing nanosheets exposed from the gate wiring. Therefore, in a cell row in which cells are aligned in the X direction, as in the configuration shown in Figure 17, the shape of the structure, i.e., its size and placement area in the Y direction, can be made constant by aligning the positions of the surfaces of the nanosheets exposed from the gate wiring in the Y direction. This facilitates manufacturing.
  • the active area of cell C3, which is a capacitance cell has the same size (w1) in the Y direction as the active area of cell C1, which has the greater drive capacity of cells C1 and C2, which are inverter cells 1 and 2. This allows the capacitance value of cell C3 to be increased.
  • FIG. 18A and 18B are plan views showing an example of a layout structure of a capacitance cell according to Modification 1 of this embodiment, where (a) shows the lower part and (b) shows the upper part.
  • the circuit configuration of the capacitance cell shown in Fig. 18 is the same as that shown in the circuit diagram of Fig. 8 shown in Modification 1 of the first embodiment.
  • the layout structure according to this modification has essentially the same configuration as the layout structure according to the second embodiment. However, vias have been added to the layout structure of FIG. 18(b). That is, local wiring 42a, 42b, 42c, and 42d are connected to power wiring 112 via via 133.
  • capacitance is also formed between the upper local wirings 42a, 42b, 42c, and 42d and portions 27a, 27b, 27c, and 27d in active region 2N and the lower local wirings 41a, 41b, 41c, and 41d and portions 22a, 22b, 22c, and 22d in active region 2P. This allows the capacitance value of the capacitance cell to be increased.
  • FIG. 19A and 19B are plan views showing an example of a layout structure of a capacitance cell according to Modification 2 of this embodiment, where (a) shows the lower part and (b) shows the upper part.
  • the circuit configuration of the capacitance cell shown in Fig. 19 is the same as that shown in the circuit diagram of Fig. 10 shown in Modification 2 of the first embodiment.
  • the local wiring 41a, 41b, 41c, and 41d at the bottom are connected to the M0 wiring 116a at the top via via 136.
  • the M0 wiring 116a is connected to the gate wiring 51a, 51b, and 51c via via 137.
  • VDD is supplied to the gate wiring 51a, 51b, and 51c from the power supply wiring 111 of the BM0 layer via via 131, the active region 2P, the local wiring 41a, 41b, 41c, and 41d, via 136, the M0 wiring 116a, and via 137.
  • the active region 2P has portions 22a, 22b, 22c, and 22d, which serve as the source or drain of the P-type nanosheet FET. Of these, portions 22a, 22c, and 22d are connected to the power supply wiring 111 via via 131A formed on their back surfaces. Portion 22b is not connected to the power supply wiring 111.
  • wiring 116c and 116d extending in the X direction are formed above the power supply wiring 112 in the drawing.
  • Local wirings 42a, 42b, 42c, and 42d are in contact with portions 24a, 24b, 24c, and 24d that become the source or drain of the N-type nanosheet FET in the active region 2N, respectively.
  • Local wiring 42b is shorter than in FIG. 15(b) so that it does not overlap with M0 wiring 116c in a planar view.
  • Local wirings 42a, 42c, and 42d are connected to the power supply wiring 112 via via via 133A.
  • Wiring 116c is connected to local wiring 41b at the bottom via a via.
  • Wiring 116c is also connected to gate wiring 51b and 51c via a via.
  • Wiring 116d is connected to local wiring 42b via a via.
  • Wiring 116d is also connected to gate wiring 51a via a via.
  • the source and drain of the nanosheet FET N3 are connected to the power supply wiring 112 that supplies VSS, and the gate of the nanosheet FET N3 is supplied with VDD from the fixed value output unit 2.
  • the nanosheet FET N3 capacitance is formed between the gate and the source and drain via the gate oxide film.
  • the active area that constitutes the transistor can be made large in the Y direction, thereby increasing the capacitance value.
  • VDD is supplied to gate wiring 51c, which serves as the gate of transistors P3 and N3, from local wiring 41b, which is in contact with the drains of transistors P1 and P2 that make up fixed value output unit 2, via wiring 116c formed in the M0 wiring layer.
  • Wiring 116c is formed on the opposite side in the Y direction from the side where the nanosheet is exposed from the gate wiring in a plan view. This makes it possible to suppress the resistance value from fixed value output unit 2 to the gate surrounding the nanosheet of transistor N3, thereby improving the high-speed response of the resulting capacitance.
  • the layout structure shown in Figure 21 is almost the same as the layout structure shown in Figure 20. However, the connection relationship between wiring 116c and 116d in the M0 wiring layer and other components is different.
  • Wiring 116c is connected to local wiring 41b via a via, and also to gate wiring 51b via a via.
  • Wiring 116d is connected to local wiring 42b via a via, and also to gate wiring 51a and 51c via vias.
  • the connection destination of gate wiring 51c which serves as the gate of P-type transistor P3 and N-type transistor N3, has changed from wiring 116c to wiring 116d.
  • the rest of the structure is the same as Figure 20.
  • the source and drain of the nanosheet FET P3 are connected to the power supply wiring 111 that supplies VDD, and the gate of the nanosheet FET P3 is supplied with VSS from the fixed value output unit 2.
  • the nanosheet FET P3 capacitance is formed between the gate and the source and drain via the gate oxide film.
  • the active area that constitutes the transistor can be made large in the Y direction, thereby increasing the capacitance value.
  • (Third embodiment) 22 is a plan view showing an example of a layout structure of a capacitance cell according to the third embodiment, where (a) shows the lower part and (b) shows the upper part.
  • components common to the first embodiment are given the same reference numerals, and detailed descriptions of configurations that can be easily inferred from the description of the first embodiment may be omitted.
  • the circuit configuration of the capacitance cell shown in FIG. 22 is as shown in the circuit diagram of FIG.
  • power supply wiring 211 extending in the X direction is formed in the BM0 wiring layer.
  • the power supply wiring 211 supplies VDD.
  • the power supply wiring 211 is arranged at the upper end of the capacitance cell in the Y direction so as to straddle the cell frame.
  • the active region 2P does not overlap the power supply wiring 211 in a planar view.
  • the local wirings 41a, 41b, 41c, and 41d which are in contact with the portions 22a, 22b, 22c, and 22d that become the source or drain of the P-type nanosheet FET, have their ends on the upper side of the drawing in the Y direction overlap with the power supply wiring 211.
  • the local wirings 41a, 41b, 41c, and 41d are connected to the power supply wiring 211 through vias 231 formed on their back surfaces.
  • power supply wiring 212 extending in the X direction is formed in the M0 wiring layer.
  • the power supply wiring 212 supplies VSS.
  • the power supply wiring 212 is arranged at the upper end of the capacitance cell in the Y direction, spanning the cell frame.
  • the active region 2N does not overlap the power supply wiring 212 in a planar view.
  • the gate wiring 51a, 51b, and 51c are connected to the power supply wiring 212 via vias 232 formed on their surfaces.
  • the surface of the nanosheet facing downward in the Y direction is exposed from the gate wiring.
  • the power supply wiring 211, 212 is arranged on the side opposite the side of the nanosheet exposed from the gate wiring.
  • gate wiring 51a, 51b, and 51c which serve as the gates of P-type transistors P1, P2, and P3, receive VSS from power supply wiring 212 formed in the M0 wiring layer through via 232.
  • Power supply wiring 212 is formed at the end of the capacitance cell opposite the side where the nanosheet is exposed from the gate wiring in the Y direction. This reduces the resistance from power supply wiring 212 to the gate surrounding nanosheets 21a, 21b, and 21c, thereby improving the high-speed response of the capacitance that is formed.
  • Figures 23(a) to (d) are plan views showing examples of the layout structure of inverter cells.
  • the inverter cell is an example of a standard cell with a logic function included in the semiconductor integrated circuit device of this embodiment.
  • Figures 23(a) and (b) show the structures of the lower and upper parts, respectively, of inverter cell 1
  • Figures 23(c) and (d) show the structures of the lower and upper parts, respectively, of inverter cell 2.
  • Inverter cell 1 and inverter cell 2 basically have the same layout structure, but differ in the size of their active regions in the Y direction.
  • power supply wiring 211 is arranged in the BM0 wiring layer at the upper end of the inverter cell in the Y direction in plan view
  • power supply wiring 212 is arranged in the M0 wiring layer at the upper end of the inverter cell in the Y direction in plan view.
  • the active region 2P1 does not overlap the power supply wiring 211 formed in the BM0 wiring layer in a planar view.
  • the local wiring 43a which is in contact with the portion 26a that serves as the source of the P-type nanosheet FET in the active region 2P1, is connected to the power supply wiring 211 through a via 263 formed on its back surface.
  • the active region 2N1 does not overlap the power supply wiring 212 formed in the M0 wiring layer in a planar view.
  • the local wiring 44a which is in contact with the portion 28a that serves as the source of the N-type nanosheet FET in the active region 2N1, is connected to the power supply wiring 212 through a via 264 formed on its surface.
  • the size of the active areas 2P1 and 2N1 in the Y direction is w1, and the distances from the active areas 2P1 and 2N1 to the cell frame in the Y direction are s1 and s2. This is the same as the capacitance cell shown in Figure 22.
  • Inverter cell 2 shown in Figures 23(c) and (d) has the same layout structure as inverter cell 1 shown in Figures 23(a) and (b).
  • the size w2 in the Y direction of active regions 2P2 and 2N2 is smaller than the size w1 in the Y direction of active regions 2P1 and 2N1 shown in Figures 23(a) and (b) (w2 ⁇ w1). That is, nanosheet 25A is smaller in size in the Y direction than nanosheet 25.
  • nanosheet 27A is smaller in size in the Y direction than nanosheet 27. Therefore, the drive capability of inverter cell 2 is smaller than that of inverter cell 1.
  • Figure 24 is a plan view showing an example of the configuration of a cell row in this embodiment, with (a) showing the bottom and (b) showing the top.
  • the cell row is arranged with cell C1, which is inverter cell 1 shown in Figures 23(a) and (b), cell C3, which is a capacity cell shown in Figures 22(a) and (b), and cell C2, which is inverter cell 2 shown in Figures 23(c) and (d).
  • the active region 2P1 of cell C1 and the active region 2P of cell C3 have the same size in the Y direction (w1) and are laid out over the same area in the Y direction.
  • the nanosheet 25 that constitutes the P-type nanosheet FET of cell C1 has the same size in the Y direction and is laid out over the same area in the Y direction as the nanosheets 21a, 21b, and 21c that constitute the P-type nanosheet FET of cell C3.
  • the active region 2N1 of cell C1 and the active region 2N of cell C3 have the same size in the Y direction (w1) and are laid out over the same area in the Y direction.
  • the nanosheet 27 that constitutes the N-type nanosheet FET of cell C1 has the same size in the Y direction and is laid out over the same area in the Y direction as the nanosheets 23a, 23b, and 23c that constitute the N-type nanosheet FET of cell C3.
  • the active region 2P1 of cell C1, the active region 2P of cell C3, and the active region 2P2 of cell C2 have the same lower edge position in the Y direction on the drawing.
  • the active region 2N1 of cell C1, the active region 2N of cell C3, and the active region 2N2 of cell C2 have the same lower edge position in the Y direction on the drawing. In other words, the positions of the surfaces of the nanosheets exposed from the gate wiring of cells C1, C3, and C2 are aligned in the Y direction.
  • the fork-sheet FET is formed by providing a structure made of an insulator between opposing nanosheets exposed from the gate wiring. Therefore, in a cell row in which cells are aligned in the X direction, as in the configuration shown in Figure 24, the shape of the structure, i.e., its size and placement area in the Y direction, can be made constant by aligning the positions of the surfaces of the nanosheets exposed from the gate wiring in the Y direction. This facilitates manufacturing.
  • the active area of cell C3, which is a capacitance cell has the same size (w1) in the Y direction as the active area of cell C1, which has the greater drive capacity of cells C1 and C2, which are inverter cells 1 and 2. This allows the capacitance value of cell C3 to be increased.
  • the active area of the adjacent capacitance cell exists relative to the active areas of inverter cells 1 and 2. This determines the distance between the active areas, which can improve the accuracy of performance estimates.
  • FIG. 25A and 25B are plan views showing an example of a layout structure of a capacitance cell according to Modification 1 of this embodiment, where (a) shows the lower part and (b) shows the upper part.
  • the circuit configuration of the capacitance cell shown in Fig. 25 is the same as that shown in the circuit diagram of Fig. 8 shown in Modification 1 of the first embodiment.
  • the layout structure according to this modification has essentially the same configuration as the layout structure according to the third embodiment. However, vias have been added to the layout structure of FIG. 25(b). That is, local wiring 42a, 42b, 42c, and 42d are connected to power wiring 212 via via 233.
  • capacitance is also formed between the upper local wirings 42a, 42b, 42c, and 42d and portions 27a, 27b, 27c, and 27d in active region 2N and the lower local wirings 41a, 41b, 41c, and 41d and portions 22a, 22b, 22c, and 22d in active region 2P. This allows the capacitance value of the capacitance cell to be increased.
  • (Fourth embodiment) 26 is a plan view showing an example of a layout structure of a capacitance cell according to the fourth embodiment, where (a) shows the lower part and (b) shows the upper part.
  • components common to the first embodiment are given the same reference numerals, and detailed descriptions of configurations that can be easily inferred from the description of the first embodiment may be omitted.
  • the circuit configuration of the capacitance cell shown in FIG. 26 is the same as that shown in the circuit diagram of FIG. 8 shown in Modification 1 of the first embodiment.
  • power supply wiring 311 and 312 extending in the X direction are formed in the BM0 wiring layer.
  • Power supply wiring 311 supplies VDD.
  • Power supply wiring 311 is arranged at the lower end of the capacitance cell in the Y direction on the drawing, straddling the cell frame.
  • Power supply wiring 312 supplies VSS.
  • Power supply wiring 312 is arranged at the upper end of the capacitance cell in the Y direction on the drawing, straddling the cell frame.
  • portions 22a, 22b, 22c, and 22d that serve as the source or drain of the P-type nanosheet FET are connected to the power supply wiring 311 via vias 331 formed on their back surfaces.
  • the vias 331 overlap with the power supply wiring 311 and the active region 2P in plan view.
  • the local wirings 42a, 42b, 42c, and 42d are in contact with the portions 24a, 24b, 24c, and 24d in the active region 2N that serve as the source or drain of the N-type nanosheet FET.
  • the local wirings 42a, 42b, 42c, and 42d are connected to the power wiring 312 through vias 332 formed on their back surfaces.
  • wiring 313 extending in the X direction is formed.
  • Wiring 313 is arranged on the opposite side in the Y direction from the side where the nanosheet is exposed from the gate wiring.
  • Wiring 313 is connected to local wiring 42a, 42b, 42c, and 42d via via 334.
  • Wiring 313 is also connected to gate wiring 51a, 51b, and 51c via via 335.
  • the surface of the nanosheet facing downward in the Y direction is exposed from the gate wiring.
  • Power supply wiring 311 is arranged on the side of the nanosheet exposed from the gate wiring, and power supply wiring 312 is arranged on the opposite side of the nanosheet exposed from the gate wiring.
  • the sources and drains of the nanosheet FETs P1, P2, and P3 are connected to the power supply wiring 311 that supplies VDD, and the gates of the nanosheet FETs P1, P2, and P3 are supplied with VSS.
  • This forms capacitance between the gate and the source and drain in the nanosheet FETs P1, P2, and P3 via the gate oxide film.
  • the active area that makes up the transistor can be made larger in the Y direction, thereby increasing the capacitance value.
  • VDD is supplied to portions 22a, 22b, 22c, and 22d, which serve as the source or drain of P-type transistors P1, P2, and P3, from power supply wiring 311 formed in the BM0 wiring layer via vias 331 that overlap the power supply wiring 311 and active region 2P in a planar view. Therefore, the path length from power supply wiring 311 to portions 22a, 22b, 22c, and 22d is short. This reduces the resistance from power supply wiring 311 to nanosheets 21a, 21b, and 21c, thereby improving the high-speed response of the resulting capacitor.
  • capacitance is formed between the upper local wirings 42a, 42b, 42c, and 42d and portions 24a, 24b, 24c, and 24d in active region 2N and the lower local wirings 41a, 41b, 41c, and 41d and portions 22a, 22b, 22c, and 22d in active region 2P. This increases the capacitance value of the capacitance cell.
  • VSS is supplied to gate wiring 51a, 51b, and 51c from M0 wiring 313, which is located on the opposite side of the nanosheet exposed from the gate wiring. This makes it possible to suppress the resistance value from power supply wiring 312 to the gate surrounding nanosheets 21a, 21b, and 21c.
  • Figures 27(a) to (d) are plan views showing examples of the layout structure of inverter cells.
  • the inverter cell is an example of a standard cell with a logic function included in the semiconductor integrated circuit device of this embodiment.
  • Figures 27(a) and (b) show the structures of the lower and upper parts, respectively, of inverter cell 1
  • Figures 27(c) and (d) show the structures of the lower and upper parts, respectively, of inverter cell 2.
  • Inverter cell 1 and inverter cell 2 basically have the same layout structure, but differ in the size in the Y direction of the active regions that form the transistor channel, source, and drain.
  • power supply wiring 311 is arranged at the lower end of the inverter cell in the Y direction of the drawing, and power supply wiring 312 is arranged at the upper end of the inverter cell in the Y direction of the drawing.
  • the portion 26a that serves as the source of the P-type nanosheet FET is connected to the power supply wiring 311 via a via 363 formed on its back surface.
  • Local wiring 44a contacts portion 28a, which serves as the source of the N-type nanosheet FET in active region 2N1.
  • the upper end of local wiring 44a in the Y direction overlaps with power supply wiring 312 in plan view.
  • Local wiring 44a is connected to power supply wiring 312 via via 364 formed on its back surface.
  • Wiring 314 is connected to local wiring 41b at the bottom via a via.
  • Wiring 314 is also connected to gate wiring 51b and 51c via vias.
  • Wiring 315 is connected to local wiring 42b via a via.
  • Wiring 315 is also connected to gate wiring 51a via a via.

Landscapes

  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

フォークシートＦＥＴを含むＣＦＥＴを用いた容量セルのレイアウト構造を提供する。容量セルは、Ｘ方向に延びるナノシート(２１ａ)を含むＦＥＴ(Ｐ１)と、深さ方向でＦＥＴ(Ｐ１)よりも上にあり、Ｘ方向に延びナノシート(２１ａ)と平面視で重なるナノシート(２３ａ)を含むＦＥＴ(Ｎ１)と、ナノシート(２１ａ，２３ａ)のＹ方向および深さ方向の周囲を囲うゲート配線(５１ａ)を備える。ナノシート(２１ａ，２３ａ)はＹ方向における一方の側の面がゲート配線(５１ａ)から露出している。ＦＥＴ(Ｐ１)のソースおよびドレインとなる部分(２２ａ，２２ｂ)はＶＤＤを供給する電源配線(１１)と接続され、ゲート配線(５１ａ)はＶＳＳが供給される。

Description

半導体集積回路装置
　本開示は、ＣＦＥＴ（Complementary FET(Field Effect Transistor)）を含むスタンダードセルを備えた半導体集積回路装置に関する。
　半導体基板上に半導体集積回路を形成する方法として、スタンダードセル方式が知られている。スタンダードセル方式とは、特定の論理機能を有する基本的単位（例えば、インバータ，ラッチ，フリップフロップ，全加算器など）をスタンダードセルとして予め用意しておき、半導体基板上に複数のスタンダードセルを配置して、それらのスタンダードセルを配線で接続することによって、ＬＳＩチップを設計する方式のことである。
　また、ＬＳＩの基本構成要素であるトランジスタは、ゲート長の縮小（スケーリング）により、集積度の向上、動作電圧の低減、および動作速度の向上を実現してきた。しかし近年、過度なスケーリングによるオフ電流と、それによる消費電力の著しい増大が問題となっている。この問題を解決するため、トランジスタ構造を従来の平面型から立体型に変更した立体構造トランジスタが盛んに研究されている。
　特許文献１では、ＣＦＥＴを用いた容量セルについて開示されている。
　特許文献２では、半導体集積回路装置の小面積化のために、ゲート電極をフォーク形状としたナノシートＦＥＴであるフォークシートＦＥＴを用いた容量セルの構造について開示されている。
国際公開第２０２０／１１０７３３号 国際公開第２０２１／１７１９６９号
　本開示は、さらなる小面積化のために、ＣＦＥＴを用いたスタンダードセルにおけるトランジスタとしてフォークシートＦＥＴを用いた場合における、容量セルのレイアウト構造を提供することを目的とする。
　本開示の第１態様に係る半導体集積回路装置は、容量セルである第１スタンダードセルを含み、前記第１スタンダードセルは、第１方向に延びる第１ナノシートを含む、第１導電型の第１ナノシートＦＥＴ（Field Effect Transistor）と、深さ方向において前記第１ナノシートＦＥＴよりも上に形成されており、前記第１方向に延びかつ前記第１ナノシートと平面視で重なる第２ナノシートを含む、第２導電型の第２ナノシートＦＥＴと、前記第１方向と垂直をなす第２方向に延び、前記第１および第２ナノシートと平面視で重なり、前記第１および第２ナノシートの前記第２方向および前記深さ方向における周囲を囲う第１ゲート配線と、前記第１方向に延び、第１電源電圧を供給する第１電源配線と、前記第１方向に延び、第２電源電圧を供給する第２電源配線とを備え、前記第１および第２ナノシートは、前記第２方向における一方の側である第１側の面が前記第１ゲート配線から露出しており、前記第１ナノシートＦＥＴのソースおよびドレインは、前記第１電源配線と接続されており、前記第１ゲート配線は、前記第２電源電圧が供給される。
　この態様によると、容量セルは、第１方向に延びる第１ナノシートを含む、第１導電型の第１ナノシートＦＥＴと、深さ方向で第１ナノシートＦＥＴよりも上に形成されており、第１方向に延びかつ第１ナノシートと平面視で重なる第２ナノシートを含む、第２導電型の第２ナノシートＦＥＴと、第１方向と垂直をなす第２方向に延び、第１および第２ナノシートの第２方向および深さ方向の周囲を囲う第１ゲート配線を備える。第１および第２ナノシートは第２方向における一方の側である第１側の面が第１ゲート配線から露出している。すなわち、第１および第２ナノシートＦＥＴは、フォークシートＦＥＴである。そして、第１ナノシートＦＥＴのソースおよびドレインは第１電源配線と接続されており、第１ゲート配線は第２電源電圧が供給される。これにより、第１ナノシートＦＥＴにおいて、ゲートとソースおよびドレインとの間に、ゲート酸化膜を介して容量が構成される。また、フォークシートＦＥＴを用いることによって、トランジスタを構成するアクティブ領域を第２方向において大きく形成できるので、容量値を大きくすることができる。
　本開示の第２態様に係る半導体集積回路装置は、容量セルである第１スタンダードセルを含み、前記第１スタンダードセルは、第１方向に延びる第１ナノシートを含む、第１導電型の第１ナノシートＦＥＴ（Field Effect Transistor）と、深さ方向において前記第１ナノシートＦＥＴよりも上に形成されており、前記第１方向に延びかつ前記第１ナノシートと平面視で重なる第２ナノシートを含む、第２導電型の第２ナノシートＦＥＴと、前記第１方向と垂直をなす第２方向に延び、前記第１および第２ナノシートと平面視で重なり、前記第１および第２ナノシートの前記第２方向および前記深さ方向における周囲を囲う第１ゲート配線と、前記第１方向に延び、第１電源電圧を供給する第１電源配線と、前記第１方向に延び、第２電源電圧を供給する第２電源配線とを備え、前記第１および第２ナノシートは、前記第２方向における一方の側である第１側の面が前記第１ゲート配線から露出しており、前記第２ナノシートＦＥＴのソースおよびドレインは、前記第２電源配線が接続されており、前記第１ゲート配線は、前記第１電源電圧が供給される。
　この態様によると、容量セルは、第１方向に延びる第１ナノシートを含む、第１導電型の第１ナノシートＦＥＴと、深さ方向で第１ナノシートＦＥＴよりも上に形成されており、第１方向に延びかつ第１ナノシートと平面視で重なる第２ナノシートを含む、第２導電型の第２ナノシートＦＥＴと、第１方向と垂直をなす第２方向に延び、第１および第２ナノシートの第２方向および深さ方向の周囲を囲う第１ゲート配線を備える。第１および第２ナノシートは第２方向における一方の側である第１側の面が第１ゲート配線から露出している。すなわち、第１および第２ナノシートＦＥＴは、フォークシートＦＥＴである。そして、第２ナノシートＦＥＴのソースおよびドレインは第２電源配線と接続されており、第１ゲート配線は第１電源電圧が供給される。これにより、第２ナノシートＦＥＴにおいて、ゲートとソースおよびドレインとの間に、ゲート酸化膜を介して容量が構成される。また、フォークシートＦＥＴを用いることによって、トランジスタを構成するアクティブ領域を第２方向において大きく形成できるので、容量値を大きくすることができる。
　本開示によると、ＣＦＥＴを用いたスタンダードセルにおけるトランジスタとしてフォークシートＦＥＴを用いた場合における、容量セルのレイアウト構造を提供することができる。
（ａ），（ｂ）は第１実施形態に係る容量セルのレイアウト構造の例を示す平面図 （ａ）～（ｃ）は図１のレイアウト構造における断面図 図１の容量セルの回路図 （ａ）～（ｄ）は第１実施形態におけるインバータセルのレイアウト構造の例を示す平面図 （ａ），（ｂ）は第１実施形態におけるセル列の構成例を示す平面図 （ａ），（ｂ）は第１実施形態の変形例１に係る容量セルのレイアウト構造の例を示す平面図 図６のレイアウト構造における断面図 図６の容量セルの回路図 （ａ），（ｂ）は第１実施形態の変形例２に係る容量セルのレイアウト構造の例を示す平面図 図９の容量セルの回路図 （ａ），（ｂ）は第１実施形態の変形例３に係る容量セルのレイアウト構造の例を示す平面図 図１１の容量セルの回路図 （ａ），（ｂ）は第１実施形態の変形例４に係る容量セルのレイアウト構造の例を示す平面図 図１３の容量セルの回路図 （ａ），（ｂ）は第２実施形態に係る容量セルのレイアウト構造の例を示す平面図 （ａ）～（ｄ）は第２実施形態におけるインバータセルのレイアウト構造の例を示す平面図 （ａ），（ｂ）は第２実施形態におけるセル列の構成例を示す平面図 （ａ），（ｂ）は第２実施形態の変形例１に係る容量セルのレイアウト構造の例を示す平面図 （ａ），（ｂ）は第２実施形態の変形例２に係る容量セルのレイアウト構造の例を示す平面図 （ａ），（ｂ）は第２実施形態の変形例３に係る容量セルのレイアウト構造の例を示す平面図 （ａ），（ｂ）は第２実施形態の変形例４に係る容量セルのレイアウト構造の例を示す平面図 （ａ），（ｂ）は第３実施形態に係る容量セルのレイアウト構造の例を示す平面図 （ａ）～（ｄ）は第３実施形態におけるインバータセルのレイアウト構造の例を示す平面図 （ａ），（ｂ）は第３実施形態におけるセル列の構成例を示す平面図 （ａ），（ｂ）は第３実施形態の変形例１に係る容量セルのレイアウト構造の例を示す平面図 （ａ），（ｂ）は第４実施形態に係る容量セルのレイアウト構造の例を示す平面図 （ａ）～（ｄ）は第４実施形態におけるインバータセルのレイアウト構造の例を示す平面図 （ａ），（ｂ）は第４実施形態におけるセル列の構成例を示す平面図 （ａ），（ｂ）は第４実施形態の変形例１に係る容量セルのレイアウト構造の例を示す平面図 （ａ），（ｂ）は第４実施形態の変形例２に係る容量セルのレイアウト構造の例を示す平面図
　以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体集積回路装置は複数のスタンダードセル（本明細書では、適宜、単にセルという）を備えており、この複数のスタンダードセルのうち少なくとも一部は、ＣＦＥＴ、すなわち、立体構造のＰ型ＦＥＴとＮ型ＦＥＴを基板に対して垂直方向に積層した立体構造デバイスを備えるものとする。本実施形態では、ＣＦＥＴは、ナノシートＦＥＴを備えるものとする。そして、半導体集積回路装置において、ナノシートＦＥＴの一部は、ゲート電極をフォーク形状としたフォークシートＦＥＴであるものとする。
　以降の実施形態における平面図および断面図においては、各絶縁膜等の記載は省略することがある。また、本明細書において、「同一サイズ」等のように、サイズ等が同じであることを意味する表現は、製造上のばらつき範囲を含んでいるものとする。
　また、以下の実施形態では、「ＶＤＤ」，「ＶＳＳ」は、電源電圧、または電源自体を示すために用いるものとする。
　また、以下の説明では、図１等の平面図において、図面横方向をＸ方向（第１方向に相当）、図面縦方向をＹ方向（第２方向に相当）、基板面に垂直な方向をＺ方向（深さ方向に相当）としている。また、図１等の平面図において縦横に走る点線、および、図２等の断面図において縦に走る点線は、設計時に部品配置を行うために用いるグリッドを示す。グリッドは、Ｘ方向において等間隔に配置されており、またＹ方向において等間隔に配置されている。なお、グリッド間隔は、Ｘ方向とＹ方向とにおいて同じであってもよいし異なっていてもよい。また、グリッド間隔は、層ごとに異なっていてもかまわない。さらに、各部品は必ずしもグリッド上に配置される必要はない。ただし、製造ばらつきを抑制する観点から、部品はグリッド上に配置される方が好ましい。
　（第１実施形態）
　図１および図２は第１実施形態に係る容量セルのレイアウト構造の例を示す図であり、図１（ａ），（ｂ）は平面図、図２（ａ）は平面視横方向における断面図、図２（ｂ），（ｃ）は平面視縦方向における断面図である。図２（ａ）は線Ｘ１－Ｘ１’の断面、図２（ｂ）は線Ｙ１－Ｙ１’の断面、図２（ｃ）は線Ｙ２－Ｙ２’の断面である。
　図１および図２に示す容量セルは、ＣＦＥＴを含む。図１（ａ）は下部、すなわち基板に近い側に形成されたＰ型ナノシートＦＥＴ(下部トランジスタ)、および、その背面側の配線層であるＢＭ０配線層を含む部分を示す。図１（ｂ）は上部、すなわち基板から遠い側に形成されたＮ型ナノシートＦＥＴ（上部トランジスタ）、および、その表面側の配線層であるＭ０配線層を含む部分を示す。ここで、ナノシートＦＥＴの表面側とは、ナノシートＦＥＴに対して、ナノシートＦＥＴに接続されるローカル配線やメタル配線等が積層される側のことをいう。ナノシートＦＥＴの背面側とは、ナノシートＦＥＴに接続されるローカル配線やメタル配線等が積層される側とは反対側のことをいう。
　下部トランジスタであるＰ型ナノシートＦＥＴ、および、上部トランジスタであるＮ型ナノシートＦＥＴは、いずれも、フォークシートＦＥＴである。
　図３は図１および図２に示す容量セルの回路図である。図３に示すように、図１および図２に示すセルは、Ｐ型トランジスタＰ１，Ｐ２，Ｐ３およびＮ型トランジスタＮ１，Ｎ２，Ｎ３を有する。Ｐ型トランジスタＰ１，Ｐ２，Ｐ３およびＮ型トランジスタＮ１，Ｎ２，Ｎ３のゲートは、ＶＳＳに共通に接続されている。Ｐ型トランジスタＰ１，Ｐ２，Ｐ３のソースおよびドレインはＶＤＤに接続されている。Ｎ型トランジスタＮ１，Ｎ２，Ｎ３のソースおよびドレインはフローティング状態である。
　Ｐ型トランジスタＰ１，Ｐ２，Ｐ３では、ＶＳＳに接続されたゲートとＶＤＤに接続されたソースおよびドレインとの間において、ゲート酸化膜を介して容量が構成される。Ｎ型トランジスタＮ１，Ｎ２，Ｎ３はオフ状態であり、ダミートランジスタとなっている。
　図１（ａ）に示すように、ＢＭ０配線層において、Ｘ方向に延びる電源配線１１が形成されている。電源配線１１はＶＤＤを供給する。電源配線１１は、平面視で、容量セルのＹ方向における中央部にある。また、ＢＭ０配線層において、電源配線１１の図面上側に、Ｘ方向に延びる配線１５ａが形成されており、電源配線１１の図面下側に、Ｘ方向に延びる配線１５ｂが形成されている。配線１５ａ，１５ｂはフローティング状態であるダミー配線である。なお、配線１５ａ，１５ｂは形成しなくてもかまわない。
　電源配線１１の上方に、Ｐ型トランジスタＰ１，Ｐ２，Ｐ３となるＰ型ナノシートＦＥＴのチャネル、ソースおよびドレインを構成するアクティブ領域２Ｐが形成されている。アクティブ領域２Ｐは、電源配線１１と平面視で重なっており、また、配線１５ｂと平面視で重なっている。アクティブ領域２Ｐは、Ｐ型ナノシートＦＥＴのチャネルとなるナノシート２１ａ，２１ｂ，２１ｃを含む。また、アクティブ領域２Ｐは、Ｐ型ナノシートＦＥＴのソースまたはドレインとなる部分２２ａ，２２ｂ，２２ｃ，２２ｄが、その背面に形成されたビア３１を介して、電源配線１１と接続されている。ビア３１は、電源配線１１およびアクティブ領域２Ｐと平面視で重なっている。
　Ｙ方向に延びるローカル配線４１ａ，４１ｂ，４１ｃ，４１ｄが形成されている。ローカル配線４１ａ，４１ｂ，４１ｃ，４１ｄは、それぞれ、アクティブ領域２Ｐにおける部分２２ａ，２２ｂ，２２ｃ，２２ｄに接している。
　図１（ｂ）に示すように、Ｍ０配線層において、Ｘ方向に延びる電源配線１２が形成されている。電源配線１２はＶＳＳを供給する。電源配線１２は、平面視で、容量セルのＹ方向における中央部にあり、電源配線１１と平面視で重なっている。なお、図１では、電源配線１１，１２の配線幅は同一であるように描いているが、電源配線１１，１２の配線幅は同一でなくてもよい。また、Ｍ０配線層において、電源配線１２の図面上側に、Ｘ方向に延びる配線１６ａが形成されており、電源配線１２の図面下側に、Ｘ方向に延びる配線１６ｂが形成されている。配線１６ａ，１６ｂはフローティング状態であるダミー配線である。なお、配線１６ａ，１６ｂは、形成しなくてもかまわない。
　電源配線１２の下方に、Ｎ型トランジスタＮ１，Ｎ２，Ｎ３となるＮ型ナノシートＦＥＴのチャネル、ソースおよびドレインを構成するアクティブ領域２Ｎが形成されている。アクティブ領域２Ｎは、電源配線１２と平面視で重なっており、また、配線１６ｂと平面視で重なっている。また、アクティブ領域２Ｎは、アクティブ領域２Ｐと平面視で重なっている。アクティブ領域２Ｎは、Ｎ型ナノシートＦＥＴのチャネルとなるナノシート２３ａ，２３ｂ，２３ｃを含む。Ｎ型ナノシートＦＥＴのナノシート２３ａ，２３ｂ，２３ｃは、それぞれ、Ｐ型ナノシートＦＥＴのナノシート２１ａ，２１ｂ，２１ｃと平面視で重なっている。
　Ｙ方向に延びるローカル配線４２ａ，４２ｂ，４２ｃ，４２ｄが形成されている。ローカル配線４２ａ，４２ｂ，４２ｃ，４２ｄは、それぞれ、アクティブ領域２ＮにおけるＮ型ナノシートＦＥＴのソースまたはドレインとなる部分２４ａ，２４ｂ，２４ｃ，２４ｄに接している。
　ゲート配線５１ａ，５１ｂ，５１ｃは、Ｙ方向に延びており、かつ、上部から下部にかけてＺ方向に延びている。ゲート配線５１ａは、ナノシート２１ａ，２３ａのＹ方向およびＺ方向の外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ただし、ナノシート２１ａ，２３ａは、Ｙ方向における図１の図面下側の面が、ゲート配線５１ａによって覆われておらず、ゲート配線５１ａから露出している。ゲート配線５１ａは、トランジスタＰ１，Ｎ１のゲートとなる。ゲート配線５１ｂは、ナノシート２１ｂ，２３ｂのＹ方向およびＺ方向の外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ただし、ナノシート２１ｂ，２３ｂは、Ｙ方向における図１の図面下側の面が、ゲート配線５１ｂによって覆われておらず、ゲート配線５１ｂから露出している。ゲート配線５１ｂは、トランジスタＰ２，Ｎ２のゲートとなる。ゲート配線５１ｃは、ナノシート２１ｃ，２３ｃのＹ方向およびＺ方向の外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線５１ｃは、トランジスタＰ３，Ｎ３のゲートとなる。ただし、ナノシート２１ｃ，２３ｃは、Ｙ方向における図１の図面下側の面が、ゲート配線５１ｃによって覆われておらず、ゲート配線５１ｃから露出している。
　ゲート配線５１ａ，５１ｂ，５１ｃは、その表面に形成されたビア３２を介して、電源配線１２に接続されている。ビア３２は、平面視で、電源配線１２およびアクティブ領域２Ｎと重なっており、かつ、電源配線１２とゲート配線５１ａ，５１ｂ，５１ｃが重なる領域の、Ｙ方向における図面上側の端部、すなわち、ナノシートがゲート配線から露出している側の反対側の端に最も近い位置に形成されている。
　図１では、アクティブ領域２Ｐ，２ＮのＹ方向におけるサイズはｗ１であり、Ｙ方向におけるアクティブ領域２Ｐ，２Ｎからセル枠までの距離は、ｓ１，ｓ２（ｓ１＜ｓ２）である。
　本実施形態に係る容量セルでは、ナノシートＦＥＴ　Ｐ１，Ｐ２，Ｐ３のソースおよびドレインは、ＶＤＤを供給する電源配線１１と接続されており、ナノシートＦＥＴ　Ｐ１，Ｐ２，Ｐ３のゲートはＶＳＳが供給される。これにより、ナノシートＦＥＴ　Ｐ１，Ｐ２，Ｐ３において、ゲートとソースおよびドレインとの間に、ゲート酸化膜を介して容量が構成される。そして、ＣＦＥＴを構成するトランジスタとしてフォークシートＦＥＴを用いることによって、トランジスタを構成するアクティブ領域をＹ方向において大きく形成できるので、容量値を大きくすることができる。
　また、本実施形態に係る容量セルでは、Ｐ型トランジスタＰ１，Ｐ２，Ｐ３について、ソースまたはドレインとなる部分２２ａ，２２ｂ，２２ｃ，２２ｄは、ＢＭ０配線層に形成された電源配線１１から、電源配線１１およびアクティブ領域２Ｐと平面視で重なっているビア３１を介して、ＶＤＤが供給されている。このため、電源配線１１から部分２２ａ，２２ｂ，２２ｃ，２２ｄまでの経路長は小さい。これにより、電源配線１１からナノシート２１ａ，２１ｂ，２１ｃまでの抵抗値を抑制することができるので、構成される容量の高速応答性を向上させることができる。
　また、本実施形態に係る容量セルでは、Ｐ型トランジスタＰ１，Ｐ２，Ｐ３について、ゲートとなるゲート配線５１ａ，５１ｂ，５１ｃは、Ｍ０配線層に形成された電源配線１２からビア３２を介してＶＳＳが供給されている。ビア３２は、平面視で、電源配線１２とゲート配線５１ａ，５１ｂ，５１ｃが重なる領域の、Ｙ方向におけるナノシートがゲート配線から露出している側と反対側の端部に形成されている。これにより、電源配線１２からナノシート２１ａ，２１ｂ，２１ｃを囲うゲートまでの抵抗値を抑制することができるので、構成される容量の高速応答性を向上させることができる。
　図４（ａ）～（ｄ）はインバータセルのレイアウト構造の例を示す平面図である。インバータセルは、本実施形態に係る半導体集積回路装置が含む、論理機能を備えるスタンダードセルの一例である。図４（ａ），（ｂ）はそれぞれ、インバータセル１の下部および上部の構造を示し、図４（ｃ），（ｄ）はそれぞれ、インバータセル２の下部および上部の構造を示す。インバータセル１とインバータセル２は、基本的には同じレイアウト構造であるが、アクティブ領域のＹ方向におけるサイズが異なっている。
　図１の容量セルと同様に、電源配線１１は、ＢＭ０配線層において、インバータセルのＹ方向における中央部に形成されており、電源配線１２は、Ｍ０配線層において、インバータセルのＹ方向における中央部に形成されている。
　図４（ａ），（ｂ）に示すインバータセル１では、ＢＭ０配線層に形成された電源配線１１の上方に、Ｐ型ナノシートＦＥＴのチャネル、ソースおよびドレインを構成するアクティブ領域２Ｐ１が形成されている。アクティブ領域２Ｐ１は、電源配線１１と平面視で重なっている。アクティブ領域２Ｐ１は、Ｐ型ナノシートＦＥＴのチャネルとなるナノシート２５を含む。また、アクティブ領域２Ｐ１は、Ｐ型ナノシートＦＥＴのソースとなる部分２６ａが、その背面に形成されたビア６３を介して、電源配線１１と接続されている。
　Ｙ方向に延びるローカル配線４３ａ，４３ｂが形成されている。ローカル配線４３ａ，４３ｂは、アクティブ領域２Ｐ１における部分２６ａ，２６ｂにそれぞれ接している。
　Ｍ０配線層に形成された電源配線１２の下方に、Ｎ型ナノシートＦＥＴのチャネル、ソースおよびドレインを構成するアクティブ領域２Ｎ１が形成されている。アクティブ領域２Ｎ１は、電源配線１２と平面視で重なっている。アクティブ領域２Ｎ１は、Ｎ型ナノシートＦＥＴのチャネルとなるナノシート２７を含む。
　Ｙ方向に延びるローカル配線４４ａ，４４ｂが形成されている。ローカル配線４４ａ，４４ｂは、アクティブ領域２Ｎ１における部分２８ａ，２８ｂにそれぞれ接している。ローカル配線４４ａは、その表面に形成されたビア６４を介して、電源配線１２と接続されている。ローカル配線４４ｂは、ビアを介して、下部のローカル配線４３ｂと接続されている。
　ゲート配線５２は、Ｙ方向に延びており、かつ、上部から下部にかけてＺ方向に延びている。ゲート配線５２は、ナノシート２５，２７のＹ方向およびＺ方向の外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ただし、ナノシート２５，２７は、Ｙ方向における図面下側の面が、ゲート配線５２によって覆われておらず、ゲート配線５２から露出している。
　Ｍ０配線層において、Ｘ方向に延びる配線７１，７２が形成されている。配線７１は、ビアを介して、ゲート配線５２と接続されている。配線７１は、インバータの入力Ａとなる。配線７２は、ビアを介して、ローカル配線４４ｂと接続されている。配線７２は、インバータの出力Ｙとなる。
　アクティブ領域２Ｐ１，２Ｎ１のＹ方向におけるサイズはｗ１であり、Ｙ方向におけるアクティブ領域２Ｐ１，２Ｎ１からセル枠までの距離は、ｓ１，ｓ２である。これは、図１に示す容量セルと同じである。
　図４（ｃ），（ｄ）に示すインバータセル２は、図４（ａ），（ｂ）に示すインバータセル１と同様のレイアウト構造を有している。ただし、アクティブ領域２Ｐ２，２Ｎ２のＹ方向におけるサイズｗ２が、図４（ａ），（ｂ）に示すアクティブ領域２Ｐ１，２Ｎ１のＹ方向におけるサイズｗ１よりも、小さい（ｗ２＜ｗ１）。すなわち、ナノシート２５Ａは、Ｙ方向におけるサイズが、ナノシート２５よりも小さい。また、ナノシート２７Ａは、Ｙ方向におけるサイズが、ナノシート２７よりも小さい。このため、インバータセル２のドライブ能力は、インバータセル１よりも小さい。
　図５は本実施形態におけるセル列の構成例を示す平面図であり、（ａ）は下部、（ｂ）は上部である。図５では、セル列において、図４（ａ），（ｂ）に示すインバータセル１であるセルＣ１、図１（ａ），（ｂ）に示す容量セルであるセルＣ３、および、図４（ｃ），（ｄ）に示すインバータセル２であるセルＣ２が並べて配置されている。
　図５（ａ）において、セルＣ１のアクティブ領域２Ｐ１とセルＣ３のアクティブ領域２Ｐは、Ｙ方向におけるサイズが同じであり（ｗ１）、かつ、Ｙ方向において同じ範囲に敷設されている。すなわち、セルＣ１のＰ型ナノシートＦＥＴを構成するナノシート２５は、セルＣ３のＰ型ナノシートＦＥＴを構成するナノシート２１ａ，２１ｂ，２１ｃと、Ｙ方向におけるサイズが同じであり、かつ、Ｙ方向における敷設範囲が同じである。
　同様に、図５（ｂ）において、セルＣ１のアクティブ領域２Ｎ１とセルＣ３のアクティブ領域２Ｎは、Ｙ方向におけるサイズが同じであり（ｗ１）、かつ、Ｙ方向において同じ範囲に敷設されている。すなわち、セルＣ１のＮ型ナノシートＦＥＴを構成するナノシート２７は、セルＣ３のＮ型ナノシートＦＥＴを構成するナノシート２３ａ，２３ｂ，２３ｃと、Ｙ方向におけるサイズが同じであり、かつ、Ｙ方向における敷設範囲が同じである。
　また、セルＣ１のアクティブ領域２Ｐ１、セルＣ３のアクティブ領域２Ｐ、および、セルＣ２のアクティブ領域２Ｐ２は、Ｙ方向において、図面下側の端の位置が同じである。セルＣ１のアクティブ領域２Ｎ１、セルＣ３のアクティブ領域２Ｎ、および、セルＣ２のアクティブ領域２Ｎ２は、Ｙ方向において、図面下側の端の位置が同じである。すなわち、セルＣ１，Ｃ３，Ｃ２は、ゲート配線から露出したナノシートの面の位置が、Ｙ方向においてそろっている。
　ここで、フォークシートＦＥＴは、ゲート配線から露出して対向するナノシートは、その間に絶縁体からなる構造物を設けることによって形成される。そこで、図５の構成のように、セルをＸ方向に並べたセル列において、ゲート配線から露出したナノシートの面の位置をＹ方向においてそろえることによって、当該構造物の形状、すなわち、Ｙ方向におけるサイズと敷設範囲を一定にすることができる。これにより、製造が容易となる。
　また、容量セルであるセルＣ３のアクティブ領域は、インバータセル１，２であるセルＣ１，Ｃ２のうちドライブ能力が大きい方のセルＣ１のアクティブ領域と、Ｙ方向におけるサイズが同じ（ｗ１）である。これにより、セルＣ３の容量値を大きくすることができる。
　また、アクティブ領域のサイズが異なるインバータセル１，２に対して、容量セルが隣接して配置された場合、インバータセル１，２のアクティブ領域に対して、隣接する容量セルのアクティブ領域が存在する。このため、アクティブ領域間の距離が定まるので、これにより、性能の見積もり精度を向上させることができる。
　（変形例１）
　図６は本実施形態の変形例１に係る容量セルのレイアウト構造の例を示す平面図であり、（ａ）は下部を示し、（ｂ）は上部を示す。図７は図６の線Ｙ１－Ｙ１’の断面を示す断面図である。
　図８は図６および図７に示す容量セルの回路図である。図８の回路図は、図３とほぼ同様であるが、Ｎ型トランジスタＮ１，Ｎ２，Ｎ３のソースおよびドレインが、フローティング状態でなく、ＶＳＳに接続されている。
　本変形例に係るレイアウト構造は、第１実施形態に係るレイアウト構造と、基本的に同様の構成からなる。ただし、図６（ｂ）のレイアウト構造において、ビアが追加されている。
　すなわち、ローカル配線４２ａ，４２ｂ，４２ｃ，４２ｄは、ビア３３を介して、電源配線１２と接続されている。また、電源配線１２より図面上側にある配線１６ａが、ビア３４を介して、ローカル配線４２ａ，４２ｂ，４２ｃ，４２ｄと接続されており、かつ、ビア３５を介して、ゲート配線５１ａ，５１ｂ，５１ｃと接続されている。
　本変形例によると、上部にあるローカル配線４２ａ，４２ｂ，４２ｃ，４２ｄおよびアクティブ領域２Ｎにおける部分２４ａ，２４ｂ，２４ｃ，２４ｄと、下部にあるローカル配線４１ａ，４１ｂ，４１ｃ，４１ｄおよびアクティブ領域２Ｐにおける部分２２ａ，２２ｂ，２２ｃ，２２ｄとの間にも、容量が構成される。これにより、容量セルの容量値を増大させることができる。
　さらに、ゲート配線５１ａ，５１ｂ，５１ｃに、ナノシートがゲート配線から露出している側と反対側に形成された配線１６ａからも、ＶＳＳが供給される。これにより、電源配線１２からナノシート２１ａ，２１ｂ，２１ｃを囲うゲートまでの抵抗値を抑制することができる。
　（変形例２）
　図９は本実施形態の変形例２に係る容量セルのレイアウト構造の例を示す平面図であり、（ａ）は下部を示し、（ｂ）は上部を示す。
　図１０は図９に示す容量セルの回路図である。図１０の回路図は、図８とほぼ同様であるが、Ｐ型トランジスタＰ１，Ｐ２，Ｐ３およびＮ型トランジスタＮ１，Ｎ２，Ｎ３のゲートが、ＶＳＳではなく、ＶＤＤに接続されている。すなわち、本変形例では、Ｎ型トランジスタＮ１，Ｎ２，Ｎ３が容量を構成する。Ｐ型トランジスタＰ１，Ｐ２，Ｐ３はオフ状態であり、ダミートランジスタとなっている。
　図９に示すように、下部にあるローカル配線４１ａ，４１ｂ，４１ｃ，４１ｄは、ビア３６を介して、上部にあるＭ０配線１６ａと接続されている。Ｍ０配線１６ａは、ビア３７を介して、ゲート配線５１ａ，５１ｂ，５１ｃと接続されている。これにより、ゲート配線５１ａ，５１ｂ，５１ｃは、ＢＭ０層の電源配線１１から、ビア３１、アクティブ領域２Ｐ、ローカル配線４１ａ，４１ｂ，４１ｃ，４１ｄ、ビア３６、Ｍ０配線１６ａ、ビア３７を介して、ＶＤＤが供給されている。
　上部にあるローカル配線４２ａ，４２ｂ，４２ｃ，４２ｄは、ビア３８を介して、電源配線１２と接続されている。これにより、ナノシートＦＥＴ　Ｎ１，Ｎ２，Ｎ３のソースおよびドレインとなる部分２４ａ，２４ｂ，２４ｃ，２４ｄに、ＶＳＳが供給されている。
　本変形例によると、ナノシートＦＥＴ　Ｎ１，Ｎ２，Ｎ３のソースおよびドレインは、ＶＳＳを供給する電源配線１２と接続されており、ナノシートＦＥＴ　Ｎ１，Ｎ２，Ｎ３のゲートはＶＤＤが供給される。これにより、ナノシートＦＥＴ　Ｎ１，Ｎ２，Ｎ３において、ゲートとソースおよびドレインとの間に、ゲート酸化膜を介して容量が構成される。また、ＣＦＥＴを構成するトランジスタとしてフォークシートＦＥＴを用いることによって、トランジスタを構成するアクティブ領域をＹ方向において大きく形成できるので、容量値を大きくすることができる。
　（変形例３）
　図１１は本実施形態の変形例３に係る容量セルのレイアウト構造の例を示す平面図であり、（ａ）は下部を示し、（ｂ）は上部を示す。なお、図１等と共通の構成要素には同一の符号を付けており、ここでは詳細な説明を省略する場合がある。
　図１２は図１１に示す容量セルの回路図である。図１２に示すように、図１１に示すセルは、Ｐ型トランジスタＰ１，Ｐ２，Ｐ３およびＮ型トランジスタＮ１，Ｎ２，Ｎ３を有する。容量部１は、Ｐ型トランジスタＰ３およびＮ型トランジスタＮ３を有する。固定値出力部２は、Ｐ型トランジスタＰ１，Ｐ２，Ｎ型トランジスタＮ１およびＮ２を有する。固定値出力部２は、容量部１の各トランジスタＰ３，Ｎ３のゲートに固定値を出力する。図１２では、固定値出力部２はＶＤＤ、すなわちハイ固定値を出力する。
　Ｐ型トランジスタＰ１，Ｐ２のソースはともにＶＤＤに接続されており、ドレイン同士が接続されている。Ｎ型トランジスタＮ１，Ｎ２のソースはともにＶＳＳに接続されており、ドレイン同士が接続されている。Ｐ型トランジスタＰ１およびＮ型トランジスタＮ１のゲート同士が接続されており、Ｐ型トランジスタＰ２およびＮ型トランジスタＮ２のゲート同士が接続されている。Ｐ型トランジスタＰ１，Ｐ２のドレインはＰ型トランジスタＰ２およびＮ型トランジスタＮ２のゲートに接続されており、Ｎ型トランジスタＮ１，Ｎ２のドレインはＰ型トランジスタＰ１およびＮ型トランジスタＮ１のゲートに接続されている。Ｐ型トランジスタＰ３のソースおよびドレインはＶＤＤに接続されており、Ｎ型トランジスタＮ３のソースおよびドレインはＶＳＳに接続されている。Ｐ型トランジスタＰ３およびＮ型トランジスタＮ３のゲート同士が接続されている。そして、Ｐ型トランジスタＰ３およびＮ型トランジスタＮ３のゲートに、Ｐ型トランジスタＰ１，Ｐ２のドレインが接続されている。
　Ｐ型トランジスタＰ１，Ｐ２のドレイン電圧はＶＤＤ、すなわちハイ固定値となっている。Ｎ型トランジスタＮ３は、ソースおよびドレインがＶＳＳに固定されており、ゲートにＶＤＤが供給されるので、容量として機能する。Ｐ型トランジスタＰ３は、ソースおよびドレインがＶＤＤに固定されており、ゲートにＶＤＤが供給されるので、オフ状態のダミートランジスタとなる。また、Ｐ型トランジスタＰ１，Ｎ型トランジスタＮ２はオン状態になり、Ｐ型トランジスタＰ２およびＮ型トランジスタＮ１はオフ状態になる。Ｐ型トランジスタＰ１は、ソースおよびドレインがＶＤＤに固定されており、ゲートにＶＳＳが供給されるので、容量として機能する。Ｎ型トランジスタＮ２は、ソースおよびドレインがＶＳＳに固定されており、ゲートにＶＤＤが供給されるので、容量として機能する。
　図１１（ａ）に示すように、アクティブ領域２Ｐは、Ｐ型ナノシートＦＥＴのソースまたはドレインとなる部分２２ａ，２２ｂ，２２ｃ，２２ｄのうち、部分２２ａ，２２ｃ，２２ｄが、その背面に形成されたビア３１Ａを介して、電源配線１１と接続されている。部分２２ｂは、電源配線１１と接続されていない。
　図１１（ｂ）に示すように、Ｍ０配線層において、電源配線１２の図面上側に、Ｘ方向に延びる配線１６ｃが形成されており、電源配線１２の図面下側に、Ｘ方向に延びる配線１６ｄが形成されている。
　ローカル配線４２ａ，４２ｂ，４２ｃ，４２ｄは、それぞれ、アクティブ領域２ＮにおけるＮ型ナノシートＦＥＴのソースまたはドレインとなる部分２４ａ，２４ｂ，２４ｃ，２４ｄに接している。ローカル配線４２ｂは、Ｍ０配線１６ｃと平面視で重ならないように、図１（ｂ）と比べて短くなっている。ローカル配線４２ａ，４２ｃ，４２ｄは、ビア３８Ａを介して、電源配線１２と接続されている。
　配線１６ｃは、ビアを介して、下部におけるローカル配線４１ｂと接続されている。また、配線１６ｃは、ビアを介して、ゲート配線５１ｂ，５１ｃと接続されている。配線１６ｄは、ビアを介して、ローカル配線４２ｂと接続されている。また、配線１６ｄは、ビアを介してゲート配線５１ａと接続されている。
　本変形例によると、ナノシートＦＥＴ　Ｎ３のソースおよびドレインは、ＶＳＳを供給する電源配線１２と接続されており、ナノシートＦＥＴ　Ｎ３のゲートは固定値出力部２からＶＤＤが供給される。これにより、ナノシートＦＥＴ　Ｎ３において、ゲートとソースおよびドレインとの間に、ゲート酸化膜を介して容量が構成される。また、ＣＦＥＴを構成するトランジスタとしてフォークシートＦＥＴを用いることによって、トランジスタを構成するアクティブ領域をＹ方向において大きく形成できるので、容量値を大きくすることができる。
　また、本変形例では、トランジスタＰ３，Ｎ３のゲートとなるゲート配線５１ｃは、固定値出力部２を構成するトランジスタＰ１，Ｐ２のドレインに接するローカル配線４１ｂから、Ｍ０配線層に形成された配線１６ｃを介して、ＶＤＤが供給されている。配線１６ｃは、平面視で、Ｙ方向におけるナノシートがゲート配線から露出している側と反対側に、形成されている。これにより、固定値出力部２からトランジスタＮ３のナノシートを囲うゲートまでの抵抗値を抑制することができるので、構成される容量の高速応答性を向上させることができる。
　（変形例４）
　図１３は本実施形態の変形例４に係る容量セルのレイアウト構造の例を示す平面図であり、（ａ）は下部を示し、（ｂ）は上部を示す。なお、図１等と共通の構成要素には同一の符号を付けており、ここでは詳細な説明を省略する場合がある。
　図１４は図１３に示す容量セルの回路図である。図１４に示すように、図１３に示すセルは、固定値出力部２がＶＳＳ，すなわちロー固定値を、容量部１の各トランジスタＰ３，Ｎ３のゲートに出力する。すなわち、Ｐ型トランジスタＰ３およびＮ型トランジスタＮ３のゲートに、Ｎ型トランジスタＮ１，Ｎ２のドレインが接続されている。
　Ｎ型トランジスタＮ１，Ｎ２のドレイン電圧はＶＳＳ、すなわちロー固定値となっている。Ｐ型トランジスタＰ３は、ソースおよびドレインがＶＤＤに固定されており、ゲートにＶＳＳが供給されるので、容量として機能する。Ｎ型トランジスタＮ３は、ソースおよびドレインがＶＳＳに固定されており、ゲートにＶＳＳが供給されるので、オフ状態のダミートランジスタとなる。また、Ｐ型トランジスタＰ１も、ソースおよびドレインがＶＤＤに固定されており、ゲートにＶＳＳが供給されるので、容量として機能する。Ｎ型トランジスタＮ２もソースおよびドレインがＶＳＳに固定されており、ゲートにＶＤＤが供給されるので、容量として機能する。Ｐ型トランジスタＰ２およびＮ型トランジスタＮ１はオフ状態になる。
　図１３に示すレイアウト構造は、図１１に示すレイアウト構造とほぼ同様である。ただし、Ｍ０配線層における配線１６ｃ，１６ｄの、他の構成要素との接続関係が異なっている。配線１６ｃは、ビアを介してローカル配線４１ｂと接続されており、かつ、ビアを介してゲート配線５１ｂと接続されている。配線１６ｄは、ビアを介してローカル配線４２ｂと接続されており、かつ、ビアを介してゲート配線５１ａ，５１ｃと接続されている。すなわち、トランジスタＰ３，Ｎ３のゲートとなるゲート配線５１ｃの接続先が、配線１６ｃから配線１６ｄに変わっている。その他の構造は、図１１と同様である。
　本変形例によると、ナノシートＦＥＴ　Ｐ３のソースおよびドレインは、ＶＤＤを供給する電源配線１１と接続されており、ナノシートＦＥＴ　Ｐ３のゲートは固定値出力部２からＶＳＳが供給される。これにより、ナノシートＦＥＴ　Ｐ３において、ゲートとソースおよびドレインとの間に、ゲート酸化膜を介して容量が構成される。また、ＣＦＥＴを構成するトランジスタとしてフォークシートＦＥＴを用いることによって、トランジスタを構成するアクティブ領域をＹ方向において大きく形成できるので、容量値を大きくすることができる。
　（第２実施形態）
　図１５は第２実施形態に係る容量セルのレイアウト構造の例を示す平面図であり、（ａ）は下部を示し、（ｂ）は上部を示す。なお、本実施形態では、第１実施形態と共通の構成要素には同一の符号を付しており、第１実施形態における説明から容易に類推できる構成に関しては、詳細な説明を省略する場合がある。図１５に示す容量セルの回路構成は、第１実施形態で示した図３の回路図に示すとおりである。
　図１５（ａ）に示すように、ＢＭ０配線層において、Ｘ方向に延びる電源配線１１１が形成されている。電源配線１１１はＶＤＤを供給する。電源配線１１１は、容量セルのＹ方向における図面下側の端部に、セル枠にまたがるように配置されている。
　アクティブ領域２Ｐは、Ｙ方向における図面下側の一部が、電源配線１１１と平面視で重なっている。アクティブ領域２Ｐは、Ｐ型ナノシートＦＥＴのソースまたはドレインとなる部分２２ａ，２２ｂ，２２ｃ，２２ｄが、その背面に形成されたビア１３１を介して、電源配線１１１と接続されている。ビア１３１は、電源配線１１１およびアクティブ領域２Ｐと平面視で重なっている。
　図１５（ｂ）に示すように、Ｍ０配線層において、Ｘ方向に延びる電源配線１１２が形成されている。電源配線１１２はＶＳＳを供給する。電源配線１１２は、平面視で、容量セルのＹ方向における図面下側の端部に、セル枠にまたがるように配置されており、電源配線１１１と平面視で重なっている。
　アクティブ領域２Ｎは、Ｙ方向における図面下側の一部が、電源配線１１２と平面視で重なっている。ゲート配線５１ａ，５１ｂ，５１ｃは、その表面に形成されたビア１３２を介して、電源配線１１２に接続されている。
　本実施形態では、第１実施形態と同様に、ナノシートはＹ方向における図面下側の面がゲート配線から露出している。そして、電源配線１１１，１１２は、ナノシートがゲート配線から露出している側に配置されている。
　本実施形態に係る容量セルでは、ナノシートＦＥＴ　Ｐ１，Ｐ２，Ｐ３のソースおよびドレインは、ＶＤＤを供給する電源配線１１１と接続されており、ナノシートＦＥＴ　Ｐ１，Ｐ２，Ｐ３のゲートはＶＳＳが供給される。これにより、ナノシートＦＥＴ　Ｐ１，Ｐ２，Ｐ３において、ゲートとソースおよびドレインとの間に、ゲート酸化膜を介して容量が構成される。そして、ＣＦＥＴを構成するトランジスタとしてフォークシートＦＥＴを用いることによって、トランジスタを構成するアクティブ領域をＹ方向において大きく形成できるので、容量値を大きくすることができる。
　また、本実施形態に係る容量セルでは、Ｐ型トランジスタＰ１，Ｐ２，Ｐ３について、ソースまたはドレインとなる部分２２ａ，２２ｂ，２２ｃ，２２ｄは、ＢＭ０配線層に形成された電源配線１１１から、電源配線１１１およびアクティブ領域２Ｐと平面視で重なっているビア１３１を介して、ＶＤＤが供給されている。このため、電源配線１１１から部分２２ａ，２２ｂ，２２ｃ，２２ｄまでの経路長は小さい。これにより、電源配線１１１からナノシート２１ａ，２１ｂ，２１ｃまでの抵抗値を抑制することができるので、構成される容量の高速応答性を向上させることができる。
　図１６（ａ）～（ｄ）はインバータセルのレイアウト構造の例を示す平面図である。インバータセルは、本実施形態に係る半導体集積回路装置が含む、論理機能を備えるスタンダードセルの一例である。図１６（ａ），（ｂ）はそれぞれ、インバータセル１の下部および上部の構造を示し、図１６（ｃ），（ｄ）はそれぞれ、インバータセル２の下部および上部の構造を示す。インバータセル１とインバータセル２は、基本的には同じレイアウト構造であるが、アクティブ領域のＹ方向におけるサイズが異なっている。
　図１５に示す容量セルと同様に、電源配線１１１は、ＢＭ０配線層において、インバータセルのＹ方向における図面下側の端部に配置されており、電源配線１１２は、Ｍ０配線層において、インバータセルのＹ方向における図面下側の端部に配置されている。
　図１６（ａ），（ｂ）に示すインバータセル１では、アクティブ領域２Ｐ１は、Ｙ方向における図面下側の一部が、電源配線１１１と平面視で重なっている。アクティブ領域２Ｐ１は、Ｐ型ナノシートＦＥＴのソースとなる部分２６ａが、その背面に形成されたビア１６３を介して、電源配線１１１と接続されている。
　アクティブ領域２Ｎ１は、Ｙ方向における図面下側の一部が、電源配線１１２と平面視で重なっている。アクティブ領域２Ｎ１は、Ｎ型ナノシートＦＥＴのソースとなる部分２８ａが、ローカル配線４４ａと、その表面に形成されたビア１６４を介して、電源配線１１２と接続されている。
　アクティブ領域２Ｐ１，２Ｎ１のＹ方向におけるサイズはｗ１であり、Ｙ方向におけるアクティブ領域２Ｐ１，２Ｎ１からセル枠までの距離は、ｓ１，ｓ２である。これは、図１５に示す容量セルと同じである。
　図１６（ｃ），（ｄ）に示すインバータセル２は、図１６（ａ），（ｂ）に示すインバータセル１と同様のレイアウト構造を有している。ただし、アクティブ領域２Ｐ２，２Ｎ２のＹ方向におけるサイズｗ２が、図１６（ａ），（ｂ）に示すアクティブ領域２Ｐ１，２Ｎ１のＹ方向におけるサイズｗ１よりも、小さい（ｗ２＜ｗ１）。すなわち、ナノシート２５Ａは、Ｙ方向におけるサイズが、ナノシート２５よりも小さい。また、ナノシート２７Ａは、Ｙ方向におけるサイズが、ナノシート２７よりも小さい。このため、インバータセル２のドライブ能力は、インバータセル１よりも小さい。
　図１７は本実施形態におけるセル列の構成例を示す平面図であり、（ａ）は下部、（ｂ）は上部である。図１７では、セル列において、図１６（ａ），（ｂ）に示すインバータセル１であるセルＣ１、図１５（ａ），（ｂ）に示す容量セルであるセルＣ３、および、図１６（ｃ），（ｄ）に示すインバータセル２であるセルＣ２が並べて配置されている。
　図１７（ａ）において、セルＣ１のアクティブ領域２Ｐ１とセルＣ３のアクティブ領域２Ｐは、Ｙ方向におけるサイズが同じであり（ｗ１）、かつ、Ｙ方向において同じ範囲に敷設されている。すなわち、セルＣ１のＰ型ナノシートＦＥＴを構成するナノシート２５は、セルＣ３のＰ型ナノシートＦＥＴを構成するナノシート２１ａ，２１ｂ，２１ｃと、Ｙ方向におけるサイズが同じであり、かつ、Ｙ方向における敷設範囲が同じである。
　同様に、図１７（ｂ）において、セルＣ１のアクティブ領域２Ｎ１とセルＣ３のアクティブ領域２Ｎは、Ｙ方向におけるサイズが同じであり（ｗ１）、かつ、Ｙ方向において同じ範囲に敷設されている。すなわち、セルＣ１のＮ型ナノシートＦＥＴを構成するナノシート２７は、セルＣ３のＮ型ナノシートＦＥＴを構成するナノシート２３ａ，２３ｂ，２３ｃと、Ｙ方向におけるサイズが同じであり、かつ、Ｙ方向における敷設範囲が同じである。
　また、セルＣ１のアクティブ領域２Ｐ１、セルＣ３のアクティブ領域２Ｐ、および、セルＣ２のアクティブ領域２Ｐ２は、Ｙ方向において、図面下側の端の位置が同じである。セルＣ１のアクティブ領域２Ｎ１、セルＣ３のアクティブ領域２Ｎ、および、セルＣ２のアクティブ領域２Ｎ２は、Ｙ方向において、図面下側の端の位置が同じである。すなわち、セルＣ１，Ｃ３，Ｃ２は、ゲート配線から露出したナノシートの面の位置が、Ｙ方向においてそろっている。
　ここで、フォークシートＦＥＴは、ゲート配線から露出して対向するナノシートは、その間に絶縁体からなる構造物を設けることによって形成される。そこで、図１７の構成のように、セルをＸ方向に並べたセル列において、ゲート配線から露出したナノシートの面の位置をＹ方向においてそろえることによって、当該構造物の形状、すなわち、Ｙ方向におけるサイズと敷設範囲を一定にすることができる。これにより、製造が容易となる。
　また、容量セルであるセルＣ３のアクティブ領域は、インバータセル１，２であるセルＣ１，Ｃ２のうちドライブ能力が大きい方のセルＣ１のアクティブ領域と、Ｙ方向におけるサイズが同じ（ｗ１）である。これにより、セルＣ３の容量値を大きくすることができる。
　また、アクティブ領域のサイズが異なるインバータセル１，２に対して、容量セルが隣接して配置された場合、インバータセル１，２のアクティブ領域に対して、隣接する容量セルのアクティブ領域が存在する。このため、アクティブ領域間の距離が定まるので、これにより、性能の見積もり精度を向上させることができる。
　（変形例１）
　図１８は本実施形態の変形例１に係る容量セルのレイアウト構造の例を示す平面図であり、（ａ）は下部を示し、（ｂ）は上部を示す。図１８に示す容量セルの回路構成は、第１実施形態の変形例１で示した図８の回路図に示すとおりである。
　本変形例に係るレイアウト構造は、第２実施形態に係るレイアウト構造と、基本的に同様の構成からなる。ただし、図１８（ｂ）のレイアウト構造において、ビアが追加されている。すなわち、ローカル配線４２ａ，４２ｂ，４２ｃ，４２ｄは、ビア１３３を介して、電源配線１１２と接続されている。
　本変形例によると、上部にあるローカル配線４２ａ，４２ｂ，４２ｃ，４２ｄおよびアクティブ領域２Ｎにおける部分２７ａ，２７ｂ，２７ｃ，２７ｄと、下部にあるローカル配線４１ａ，４１ｂ，４１ｃ，４１ｄおよびアクティブ領域２Ｐにおける部分２２ａ，２２ｂ，２２ｃ，２２ｄとの間にも、容量が構成される。これにより、容量セルの容量値を増大させることができる。
　（変形例２）
　図１９は本実施形態の変形例２に係る容量セルのレイアウト構造の例を示す平面図であり、（ａ）は下部を示し、（ｂ）は上部を示す。図１９に示す容量セルの回路構成は、第１実施形態の変形例２で示した図１０の回路図に示すとおりである。
　図１９に示すように、下部にあるローカル配線４１ａ，４１ｂ，４１ｃ，４１ｄは、ビア１３６を介して、上部にあるＭ０配線１１６ａと接続されている。Ｍ０配線１１６ａは、ビア１３７を介して、ゲート配線５１ａ，５１ｂ，５１ｃと接続されている。これにより、ゲート配線５１ａ，５１ｂ，５１ｃは、ＢＭ０層の電源配線１１１から、ビア１３１、アクティブ領域２Ｐ、ローカル配線４１ａ，４１ｂ，４１ｃ，４１ｄ、ビア１３６、Ｍ０配線１１６ａ、ビア１３７を介して、ＶＤＤが供給されている。
　本変形例によると、ナノシートＦＥＴ　Ｎ１，Ｎ２，Ｎ３のソースおよびドレインは、ＶＳＳを供給する電源配線１１２と接続されており、ナノシートＦＥＴ　Ｎ１，Ｎ２，Ｎ３のゲートはＶＤＤが供給される。これにより、ナノシートＦＥＴ　Ｎ１，Ｎ２，Ｎ３において、ゲートとソースおよびドレインとの間に、ゲート酸化膜を介して容量が構成される。そして、ＣＦＥＴを構成するトランジスタとしてフォークシートＦＥＴを用いることによって、トランジスタを構成するアクティブ領域をＹ方向において大きく形成できるので、容量値を大きくすることができる。
　（変形例３）
　図２０は本実施形態の変形例３に係る容量セルのレイアウト構造の例を示す平面図であり、（ａ）は下部を示し、（ｂ）は上部を示す。図２０に示す容量セルの回路構成は、第１実施形態の変形例３で示した図１２の回路図に示すとおりである。なお、図１５等と共通の構成要素には同一の符号を付けており、ここでは詳細な説明を省略する場合がある。
　図２０（ａ）に示すように、アクティブ領域２Ｐは、Ｐ型ナノシートＦＥＴのソースまたはドレインとなる部分２２ａ，２２ｂ，２２ｃ，２２ｄのうち、部分２２ａ，２２ｃ，２２ｄが、その背面に形成されたビア１３１Ａを介して、電源配線１１１と接続されている。部分２２ｂは、電源配線１１１と接続されていない。
　図２０（ｂ）に示すように、Ｍ０配線層において、電源配線１１２の図面上側に、Ｘ方向に延びる配線１１６ｃ，１１６ｄが形成されている。
　ローカル配線４２ａ，４２ｂ，４２ｃ，４２ｄは、それぞれ、アクティブ領域２ＮにおけるＮ型ナノシートＦＥＴのソースまたはドレインとなる部分２４ａ，２４ｂ，２４ｃ，２４ｄに接している。ローカル配線４２ｂは、Ｍ０配線１１６ｃと平面視で重ならないように、図１５（ｂ）と比べて短くなっている。ローカル配線４２ａ，４２ｃ，４２ｄは、ビア１３３Ａを介して、電源配線１１２と接続されている。
　配線１１６ｃは、ビアを介して、下部におけるローカル配線４１ｂと接続されている。また、配線１１６ｃは、ビアを介して、ゲート配線５１ｂ，５１ｃと接続されている。配線１１６ｄは、ビアを介して、ローカル配線４２ｂと接続されている。また、配線１１６ｄは、ビアを介してゲート配線５１ａと接続されている。
　本変形例によると、ナノシートＦＥＴ　Ｎ３のソースおよびドレインは、ＶＳＳを供給する電源配線１１２と接続されており、ナノシートＦＥＴ　Ｎ３のゲートは固定値出力部２からＶＤＤが供給される。これにより、ナノシートＦＥＴ　Ｎ３において、ゲートとソースおよびドレインとの間に、ゲート酸化膜を介して容量が構成される。また、ＣＦＥＴを構成するトランジスタとしてフォークシートＦＥＴを用いることによって、トランジスタを構成するアクティブ領域をＹ方向において大きく形成できるので、容量値を大きくすることができる。
　また、本変形例では、トランジスタＰ３，Ｎ３のゲートとなるゲート配線５１ｃは、固定値出力部２を構成するトランジスタＰ１，Ｐ２のドレインに接するローカル配線４１ｂから、Ｍ０配線層に形成された配線１１６ｃを介して、ＶＤＤが供給されている。配線１１６ｃは、平面視で、Ｙ方向におけるナノシートがゲート配線から露出している側と反対側に、形成されている。これにより、固定値出力部２からトランジスタＮ３のナノシートを囲うゲートまでの抵抗値を抑制することができるので、構成される容量の高速応答性を向上させることができる。
　（変形例４）
　図２１は本実施形態の変形例４に係る容量セルのレイアウト構造の例を示す平面図であり、（ａ）は下部を示し、（ｂ）は上部を示す。図２１に示す容量セルの回路構成は、第１実施形態の変形例４で示した図１４の回路図に示すとおりである。なお、図１５等と共通の構成要素には同一の符号を付けており、ここでは詳細な説明を省略する場合がある。
　図２１に示すレイアウト構造は、図２０に示すレイアウト構造とほぼ同様である。ただし、Ｍ０配線層における配線１１６ｃ，１１６ｄの、他の構成要素との接続関係が、異なっている。配線１１６ｃは、ビアを介してローカル配線４１ｂと接続されており、かつ、ビアを介してゲート配線５１ｂと接続されている。配線１１６ｄは、ビアを介してローカル配線４２ｂと接続されており、かつ、ビアを介してゲート配線５１ａ，５１ｃと接続されている。すなわち、Ｐ型トランジスタＰ３およびＮ型トランジスタＮ３のゲートとなるゲート配線５１ｃの接続先が、配線１１６ｃから配線１１６ｄに変わっている。その他の構造は、図２０と同様である。
　本変形例によると、ナノシートＦＥＴ　Ｐ３のソースおよびドレインは、ＶＤＤを供給する電源配線１１１と接続されており、ナノシートＦＥＴ　Ｐ３のゲートは固定値出力部２からＶＳＳが供給される。これにより、ナノシートＦＥＴ　Ｐ３において、ゲートとソースおよびドレインとの間に、ゲート酸化膜を介して容量が構成される。また、ＣＦＥＴを構成するトランジスタとしてフォークシートＦＥＴを用いることによって、トランジスタを構成するアクティブ領域をＹ方向において大きく形成できるので、容量値を大きくすることができる。
　（第３実施形態）
　図２２は第３実施形態に係る容量セルのレイアウト構造の例を示す平面図であり、（ａ）は下部を示し、（ｂ）は上部を示す。なお、本実施形態では、第１実施形態と共通の構成要素には同一の符号を付しており、第１実施形態における説明から容易に類推できる構成に関しては、詳細な説明を省略する場合がある。図２２に示す容量セルの回路構成は、図３の回路図に示すとおりである。
　図２２（ａ）に示すように、ＢＭ０配線層において、Ｘ方向に延びる電源配線２１１が形成されている。電源配線２１１はＶＤＤを供給する。電源配線２１１は、平面視で、容量セルのＹ方向における図面上側の端部に、セル枠にまたがるように配置されている。
　アクティブ領域２Ｐは、電源配線２１１と平面視で重なっていない。Ｐ型ナノシートＦＥＴのソースまたはドレインとなる部分２２ａ，２２ｂ，２２ｃ，２２ｄと接しているローカル配線４１ａ，４１ｂ，４１ｃ，４１ｄは、Ｙ方向における図面上側の端部が、電源配線２１１と重なっている。ローカル配線４１ａ，４１ｂ，４１ｃ，４１ｄは、その背面に形成されたビア２３１を介して、電源配線２１１と接続されている。
　図２２（ｂ）に示すように、Ｍ０配線層において、Ｘ方向に延びる電源配線２１２が形成されている。電源配線２１２はＶＳＳを供給する。電源配線２１２は、平面視で、容量セルのＹ方向における図面上側の端部に、セル枠にまたがるように配置されている。
　アクティブ領域２Ｎは、電源配線２１２と平面視で重なっていない。ゲート配線５１ａ，５１ｂ，５１ｃは、その表面に形成されたビア２３２を介して、電源配線２１２に接続されている。
　第１実施形態と同様に、ナノシートはＹ方向における図面下側の面がゲート配線から露出している。そして、電源配線２１１，２１２は、ナノシートがゲート配線から露出している側と反対側に配置されている。
　本実施形態に係る容量セルでは、ナノシートＦＥＴ　Ｐ１，Ｐ２，Ｐ３のソースおよびドレインは、ＶＤＤを供給する電源配線２１１と接続されており、ナノシートＦＥＴ　Ｐ１，Ｐ２，Ｐ３のゲートはＶＳＳが供給される。これにより、ナノシートＦＥＴ　Ｐ１，Ｐ２，Ｐ３において、ゲートとソースおよびドレインとの間に、ゲート酸化膜を介して容量が構成される。そして、ＣＦＥＴを構成するトランジスタとして、フォークシートＦＥＴを用いることによって、トランジスタを構成するアクティブ領域をＹ方向において大きく形成できるので、容量値を大きくすることができる。
　また、本実施形態に係る容量セルでは、Ｐ型トランジスタＰ１，Ｐ２，Ｐ３について、ゲートとなるゲート配線５１ａ，５１ｂ，５１ｃは、Ｍ０配線層に形成された電源配線２１２からビア２３２を介してＶＳＳが供給されている。電源配線２１２は、容量セルの、Ｙ方向におけるナノシートがゲート配線から露出している側と反対側の端部に形成されている。これにより、電源配線２１２からナノシート２１ａ，２１ｂ，２１ｃを囲うゲートまでの抵抗値を抑制することができるので、構成される容量の高速応答性を向上させることができる。
　図２３（ａ）～（ｄ）はインバータセルのレイアウト構造の例を示す平面図である。インバータセルは、本実施形態に係る半導体集積回路装置が含む、論理機能を備えるスタンダードセルの一例である。図２３（ａ），（ｂ）はそれぞれ、インバータセル１の下部および上部の構造を示し、図２３（ｃ），（ｄ）はそれぞれ、インバータセル２の下部および上部の構造を示す。インバータセル１とインバータセル２は、基本的には同じレイアウト構造であるが、アクティブ領域のＹ方向におけるサイズが異なっている。
　図２２の容量セルと同様に、電源配線２１１は、ＢＭ０配線層において、平面視で、インバータセルのＹ方向における図面上側の端部に配置されており、電源配線２１２は、Ｍ０配線層において、平面視で、インバータセルのＹ方向における図面上側の端部に配置されている。
　図２３（ａ），（ｂ）に示すインバータセル１では、アクティブ領域２Ｐ１は、ＢＭ０配線層に形成された電源配線２１１と平面視で重なっていない。アクティブ領域２Ｐ１におけるＰ型ナノシートＦＥＴのソースとなる部分２６ａに接しているローカル配線４３ａが、その背面に形成されたビア２６３を介して、電源配線２１１と接続されている。
　アクティブ領域２Ｎ１は、Ｍ０配線層に形成された電源配線２１２と平面視で重なっていない。アクティブ領域２Ｎ１におけるＮ型ナノシートＦＥＴのソースとなる部分２８ａに接しているローカル配線４４ａが、その表面に形成されたビア２６４を介して、電源配線２１２と接続されている。
　アクティブ領域２Ｐ１，２Ｎ１のＹ方向におけるサイズはｗ１であり、Ｙ方向におけるアクティブ領域２Ｐ１，２Ｎ１からセル枠までの距離は、ｓ１，ｓ２である。これは、図２２に示す容量セルと同じである。
　図２３（ｃ），（ｄ）に示すインバータセル２は、図２３（ａ），（ｂ）に示すインバータセル１と同様のレイアウト構造を有している。ただし、アクティブ領域２Ｐ２，２Ｎ２のＹ方向におけるサイズｗ２が、図２３（ａ），（ｂ）に示すアクティブ領域２Ｐ１，２Ｎ１のＹ方向におけるサイズｗ１よりも、小さい（ｗ２＜ｗ１）。すなわち、ナノシート２５Ａは、Ｙ方向におけるサイズが、ナノシート２５よりも小さい。また、ナノシート２７Ａは、Ｙ方向におけるサイズが、ナノシート２７よりも小さい。このため、インバータセル２のドライブ能力は、インバータセル１よりも小さい。
　図２４は本実施形態におけるセル列の構成例を示す平面図であり、（ａ）は下部、（ｂ）は上部である。図２４では、セル列において、図２３（ａ），（ｂ）に示すインバータセル１であるセルＣ１、図２２（ａ），（ｂ）に示す容量セルであるセルＣ３、および、図２３（ｃ），（ｄ）に示すインバータセル２であるセルＣ２が並べて配置されている。
　図２４（ａ）において、セルＣ１のアクティブ領域２Ｐ１とセルＣ３のアクティブ領域２Ｐは、Ｙ方向におけるサイズが同じであり（ｗ１）、かつ、Ｙ方向において同じ範囲に敷設されている。すなわち、セルＣ１のＰ型ナノシートＦＥＴを構成するナノシート２５は、セルＣ３のＰ型ナノシートＦＥＴを構成するナノシート２１ａ，２１ｂ，２１ｃと、Ｙ方向におけるサイズが同じであり、かつ、Ｙ方向における敷設範囲が同じである。
　同様に、図２４（ｂ）において、セルＣ１のアクティブ領域２Ｎ１とセルＣ３のアクティブ領域２Ｎは、Ｙ方向におけるサイズが同じであり（ｗ１）、かつ、Ｙ方向において同じ範囲に敷設されている。すなわち、セルＣ１のＮ型ナノシートＦＥＴを構成するナノシート２７は、セルＣ３のＮ型ナノシートＦＥＴを構成するナノシート２３ａ，２３ｂ，２３ｃと、Ｙ方向におけるサイズが同じであり、かつ、Ｙ方向における敷設範囲が同じである。
　また、セルＣ１のアクティブ領域２Ｐ１、セルＣ３のアクティブ領域２Ｐ、および、セルＣ２のアクティブ領域２Ｐ２は、Ｙ方向において、図面下側の端の位置が同じである。セルＣ１のアクティブ領域２Ｎ１、セルＣ３のアクティブ領域２Ｎ、および、セルＣ２のアクティブ領域２Ｎ２は、Ｙ方向において、図面下側の端の位置が同じである。すなわち、セルＣ１，Ｃ３，Ｃ２は、ゲート配線から露出したナノシートの面の位置が、Ｙ方向においてそろっている。
　ここで、フォークシートＦＥＴは、ゲート配線から露出して対向するナノシートは、その間に絶縁体からなる構造物を設けることによって形成される。そこで、図２４の構成のように、セルをＸ方向に並べたセル列において、ゲート配線から露出したナノシートの面の位置をＹ方向においてそろえることによって、当該構造物の形状、すなわち、Ｙ方向におけるサイズと敷設範囲を一定にすることができる。これにより、製造が容易となる。
　また、容量セルであるセルＣ３のアクティブ領域は、インバータセル１，２であるセルＣ１，Ｃ２のうちドライブ能力が大きい方のセルＣ１のアクティブ領域と、Ｙ方向におけるサイズが同じ（ｗ１）である。これにより、セルＣ３の容量値を大きくすることができる。
　また、アクティブ領域のサイズが異なるインバータセル１，２に対して、容量セルが隣接して配置された場合、インバータセル１，２のアクティブ領域に対して、隣接する容量セルのアクティブ領域が存在する。このため、アクティブ領域間の距離が定まるので、これにより、性能の見積もり精度を向上させることができる。
　（変形例１）
　図２５は本実施形態の変形例１に係る容量セルのレイアウト構造の例を示す平面図であり、（ａ）は下部を示し、（ｂ）は上部を示す。図２５に示す容量セルの回路構成は、第１実施形態の変形例１で示した図８の回路図に示すとおりである。
　本変形例に係るレイアウト構造は、第３実施形態に係るレイアウト構造と、基本的に同様の構成からなる。ただし、図２５（ｂ）のレイアウト構造において、ビアが追加されている。すなわち、ローカル配線４２ａ，４２ｂ，４２ｃ，４２ｄは、ビア２３３を介して、電源配線２１２と接続されている。
　本変形例によると、上部にあるローカル配線４２ａ，４２ｂ，４２ｃ，４２ｄおよびアクティブ領域２Ｎにおける部分２７ａ，２７ｂ，２７ｃ，２７ｄと、下部にあるローカル配線４１ａ，４１ｂ，４１ｃ，４１ｄおよびアクティブ領域２Ｐにおける部分２２ａ，２２ｂ，２２ｃ，２２ｄとの間にも、容量が構成される。これにより、容量セルの容量値を増大させることができる。
　（第４実施形態）
　図２６は第４実施形態に係る容量セルのレイアウト構造の例を示す平面図であり、（ａ）は下部を示し、（ｂ）は上部を示す。なお、本実施形態では、第１実施形態と共通の構成要素には同一の符号を付けており、第１実施形態における説明から容易に類推できる構成に関しては、詳細な説明を省略する場合がある。図２６に示す容量セルの回路構成は、第１実施形態の変形例１で示した図８の回路図に示すとおりである。
　図２６（ａ）に示すように、ＢＭ０配線層において、Ｘ方向に延びる電源配線３１１，３１２が形成されている。電源配線３１１はＶＤＤを供給する。電源配線３１１は、容量セルのＹ方向における図面下側の端部に、セル枠にまたがるように配置されている。電源配線３１２はＶＳＳを供給する。電源配線３１２は、容量セルのＹ方向における図面上側の端部に、セル枠にまたがるように配置されている。
　アクティブ領域２Ｐは、Ｙ方向における図面下側の一部が、電源配線３１１と平面視で重なっている。アクティブ領域２Ｐは、Ｐ型ナノシートＦＥＴのソースまたはドレインとなる部分２２ａ，２２ｂ，２２ｃ，２２ｄが、その背面に形成されたビア３３１を介して、電源配線３１１と接続されている。ビア３３１は、電源配線３１１およびアクティブ領域２Ｐと平面視で重なっている。
　図２６（ｂ）に示すように、ローカル配線４２ａ，４２ｂ，４２ｃ，４２ｄは、アクティブ領域２Ｎにおける、Ｎ型ナノシートＦＥＴのソースまたはドレインとなる部分２４ａ，２４ｂ，２４ｃ，２４ｄに接している。ローカル配線４２ａ，４２ｂ，４２ｃ，４２ｄは、Ｙ方向における図面上側の端部が、電源配線３１２と平面視で重なっている。ローカル配線４２ａ，４２ｂ，４２ｃ，４２ｄは、その背面に形成されたビア３３２を介して、電源配線３１２と接続されている。
　Ｍ０配線層において、Ｘ方向に延びる配線３１３が形成されている。配線３１３は、Ｙ方向においてナノシートがゲート配線から露出している側と反対側に配置されている。配線３１３は、ビア３３４を介して、ローカル配線４２ａ，４２ｂ，４２ｃ，４２ｄと接続されている。また、配線３１３は、ビア３３５を介して、ゲート配線５１ａ，５１ｂ，５１ｃと接続されている。
　第１実施形態と同様に、ナノシートはＹ方向における図面下側の面がゲート配線から露出している。そして、電源配線３１１は、ナノシートがゲート配線から露出している側に配置されており、電源配線３１２は、ナノシートがゲート配線から露出している側と反対側に配置されている。
　本実施形態に係る容量セルでは、ナノシートＦＥＴ　Ｐ１，Ｐ２，Ｐ３のソースおよびドレインは、ＶＤＤを供給する電源配線３１１と接続されており、ナノシートＦＥＴ　Ｐ１，Ｐ２，Ｐ３のゲートはＶＳＳが供給される。これにより、ナノシートＦＥＴ　Ｐ１，Ｐ２，Ｐ３において、ゲートとソースおよびドレインとの間に、ゲート酸化膜を介して容量が構成される。そして、ＣＦＥＴを構成するトランジスタとしてフォークシートＦＥＴを用いることによって、トランジスタを構成するアクティブ領域をＹ方向において大きく形成することができるので、容量値を大きくすることができる。
　また、本実施形態に係る容量セルでは、Ｐ型トランジスタＰ１，Ｐ２，Ｐ３について、ソースまたはドレインとなる部分２２ａ，２２ｂ，２２ｃ，２２ｄは、ＢＭ０配線層に形成された電源配線３１１から、電源配線３１１およびアクティブ領域２Ｐと平面視で重なっているビア３３１を介して、ＶＤＤが供給されている。このため、電源配線３１１から部分２２ａ，２２ｂ，２２ｃ，２２ｄまでの経路長は小さい。これにより、電源配線３１１からナノシート２１ａ，２１ｂ，２１ｃまでの抵抗値を抑制することができるので、構成される容量の高速応答性を向上させることができる。
　また、上部にあるローカル配線４２ａ，４２ｂ，４２ｃ，４２ｄおよびアクティブ領域２Ｎにおける部分２４ａ，２４ｂ，２４ｃ，２４ｄと、下部にあるローカル配線４１ａ，４１ｂ，４１ｃ，４１ｄおよびアクティブ領域２Ｐにおける部分２２ａ，２２ｂ，２２ｃ，２２ｄとの間にも、容量が構成される。これにより、容量セルの容量値を増大させることができる。
　さらに、ゲート配線５１ａ，５１ｂ，５１ｃに、ナノシートがゲート配線から露出している側と反対側に配置されたＭ０配線３１３から、ＶＳＳが供給される。これにより、電源配線３１２からナノシート２１ａ，２１ｂ，２１ｃを囲うゲートまでの抵抗値を抑制することができる。
　図２７（ａ）～（ｄ）はインバータセルのレイアウト構造の例を示す平面図である。インバータセルは、本実施形態に係る半導体集積回路装置が含む、論理機能を備えたスタンダードセルの一例である。図２７（ａ），（ｂ）はそれぞれ、インバータセル１の下部および上部の構造を示し、図２７（ｃ），（ｄ）はそれぞれ、インバータセル２の下部および上部の構造を示す。インバータセル１とインバータセル２は、基本的には同じレイアウト構造であるが、トランジスタのチャネル、ソースおよびドレインを構成するアクティブ領域のＹ方向におけるサイズが異なっている。
　図２６の容量セルと同様に、ＢＭ０配線層において、電源配線３１１は、インバータセルのＹ方向における図面下側の端部に配置されており、電源配線３１２は、インバータセルのＹ方向における図面上側の端部に配置されている。
　図２７（ａ），（ｂ）に示すインバータセル１では、アクティブ領域２Ｐ１は、Ｙ方向における図面下側の一部が、電源配線３１１と平面視で重なっている。アクティブ領域２Ｐ１は、Ｐ型ナノシートＦＥＴのソースとなる部分２６ａが、その背面に形成されたビア３６３を介して、電源配線３１１と接続されている。
　アクティブ領域２Ｎ１におけるＮ型ナノシートＦＥＴのソースとなる部分２８ａに、ローカル配線４４ａが接している。ローカル配線４４ａは、Ｙ方向における図面上側の端部が、電源配線３１２と平面視で重なっている。ローカル配線４４ａは、その背面に形成されたビア３６４を介して、電源配線３１２と接続されている。
　アクティブ領域２Ｐ１，２Ｎ１のＹ方向におけるサイズはｗ１であり、Ｙ方向におけるアクティブ領域２Ｐ１，２Ｎ１からセル枠までの距離は、ｓ１，ｓ２である。これは、図２６に示す容量セルと同じである。
　図２７（ｃ），（ｄ）に示すインバータセル２は、図２７（ａ），（ｂ）に示すインバータセル１と同様のレイアウト構造を有している。ただし、アクティブ領域２Ｐ２，２Ｎ２のＹ方向におけるサイズｗ２が、図２７（ａ），（ｂ）に示すアクティブ領域２Ｐ１，２Ｎ１のＹ方向におけるサイズｗ１よりも、小さい（ｗ２＜ｗ１）。すなわち、ナノシート２５Ａは、Ｙ方向におけるサイズが、ナノシート２５よりも小さい。また、ナノシート２７Ａは、Ｙ方向におけるサイズが、ナノシート２７よりも小さい。このため、インバータセル２のドライブ能力は、インバータセル１よりも小さい。
　図２８は本実施形態におけるセル列の構成例を示す平面図であり、（ａ）は下部、（ｂ）は上部である。図２８では、セル列において、図２７（ａ），（ｂ）に示すインバータセル１であるセルＣ１、図２６（ａ），（ｂ）に示す容量セルであるセルＣ３、および、図２７（ｃ），（ｄ）に示すインバータセル２であるセルＣ２が並べて配置されている。
　図２８（ａ）において、セルＣ１のアクティブ領域２Ｐ１とセルＣ３のアクティブ領域２Ｐは、Ｙ方向におけるサイズが同じであり（ｗ１）、かつ、Ｙ方向において同じ範囲に敷設されている。すなわち、セルＣ１のＰ型ナノシートＦＥＴを構成するナノシート２５は、セルＣ３のＰ型ナノシートＦＥＴを構成するナノシート２１ａ，２１ｂ，２１ｃと、Ｙ方向におけるサイズが同じであり、かつ、Ｙ方向における敷設範囲が同じである。
　同様に、図２８（ｂ）において、セルＣ１のアクティブ領域２Ｎ１とセルＣ３のアクティブ領域２Ｎは、Ｙ方向におけるサイズが同じであり（ｗ１）、かつ、Ｙ方向において同じ範囲に敷設されている。すなわち、セルＣ１のＮ型ナノシートＦＥＴを構成するナノシート２７は、セルＣ３のＮ型ナノシートＦＥＴを構成するナノシート２３ａ，２３ｂ，２３ｃと、Ｙ方向におけるサイズが同じであり、かつ、Ｙ方向における敷設範囲が同じである。
　また、セルＣ１のアクティブ領域２Ｐ１、セルＣ３のアクティブ領域２Ｐ、および、セルＣ２のアクティブ領域２Ｐ２は、Ｙ方向において、図面下側の端の位置が同じである。セルＣ１のアクティブ領域２Ｎ１、セルＣ３のアクティブ領域２Ｎ、および、セルＣ２のアクティブ領域２Ｎ２は、Ｙ方向において、図面下側の端の位置が同じである。すなわち、セルＣ１，Ｃ３，Ｃ２は、ゲート配線から露出したナノシートの面の位置が、Ｙ方向においてそろっている。
　ここで、フォークシートＦＥＴは、ゲート配線から露出して対向するナノシートは、その間に絶縁体からなる構造物を設けることによって形成される。そこで、図２８の構成のように、セルをＸ方向に並べたセル列において、ゲート配線から露出したナノシートの面の位置をＹ方向においてそろえることによって、当該構造物の形状、すなわち、Ｙ方向におけるサイズと敷設範囲を一定にすることができる。これにより、製造が容易となる。
　また、容量セルであるセルＣ３のアクティブ領域２Ｐ，２Ｎは、インバータセル１，２であるセルＣ１，Ｃ２のうちドライブ能力が大きい方のセルＣ１のアクティブ領域２Ｐ１，２Ｎ１と、Ｙ方向におけるサイズが同じ（ｗ１）である。これにより、セルＣ３の容量値を大きくすることができる。
　また、アクティブ領域のサイズが異なるインバータセル１，２に対して、容量セルが隣接して配置された場合、インバータセル１，２のアクティブ領域に対して、隣接する容量セルのアクティブ領域が存在する。このため、アクティブ領域間の距離が定まるので、これにより、性能の見積もり精度を向上させることができる。
　（変形例１）
　図２９は本実施形態の変形例１に係る容量セルのレイアウト構造の例を示す平面図であり、（ａ）は下部を示し、（ｂ）は上部を示す。なお、図２６等と共通の構成要素には同一の符号を付けており、ここでは詳細な説明を省略する場合がある。図２９に示す容量セルの回路構成は、第１実施形態の変形例３で示した図１２に示すとおりである。
　図２９（ａ）に示すように、アクティブ領域２Ｐは、Ｐ型ナノシートＦＥＴのソースまたはドレインとなる部分２２ａ，２２ｂ，２２ｃ，２２ｄのうち、部分２２ａ，２２ｃ，２２ｄが、その背面に形成されたビア３３１Ａを介して、電源配線３１１と接続されている。部分２２ｂは、電源配線３１１と接続されていない。
　ローカル配線４１ａ，４１ｂ，４１ｃ，４１ｄは、それぞれ、アクティブ領域２ＰにおけるＰ型ナノシートＦＥＴのソースまたはドレインとなる部分２２ａ，２２ｂ，２２ｃ，２２ｄに接している。ローカル配線４１ｂは、図２６（ａ）と比べて、図面上側に長く延びている。
　図２９（ｂ）に示すように、Ｍ０配線層において、Ｘ方向に延びる配線３１４，３１５が形成されている。
　ローカル配線４２ａ，４２ｂ，４２ｃ，４２ｄは、それぞれ、アクティブ領域２ＮにおけるＮ型ナノシートＦＥＴのソースまたはドレインとなる部分２４ａ，２４ｂ，２４ｃ，２４ｄに接している。ローカル配線４２ｂは、Ｍ０配線３１４と平面視で重ならないように、図２６（ｂ）と比べて短くなっている。ローカル配線４２ａ，４２ｃ，４２ｄは、その背面に形成されたビア３３２Ａを介して、電源配線３１２と接続されている。
　配線３１４は、ビアを介して、下部におけるローカル配線４１ｂと接続されている。また、配線３１４は、ビアを介して、ゲート配線５１ｂ，５１ｃと接続されている。配線３１５は、ビアを介して、ローカル配線４２ｂと接続されている。また、配線３１５は、ビアを介してゲート配線５１ａと接続されている。
　本変形例によると、ナノシートＦＥＴ　Ｎ３のソースおよびドレインは、ＶＳＳを供給する電源配線３１２と接続されており、ナノシートＦＥＴ　Ｎ３のゲートは固定値出力部２からＶＤＤが供給される。これにより、ナノシートＦＥＴ　Ｎ３において、ゲートとソースおよびドレインとの間に、ゲート酸化膜を介して容量が構成される。また、ＣＦＥＴを構成するトランジスタとしてフォークシートＦＥＴを用いることによって、トランジスタを構成するアクティブ領域をＹ方向において大きく形成できるので、容量値を大きくすることができる。
　また、本変形例では、トランジスタＰ３，Ｎ３のゲートとなるゲート配線５１ｃは、固定値出力部２を構成するトランジスタＰ１，Ｐ２のドレインに接するローカル配線４１ｂから、Ｍ０配線層に形成された配線３１４を介して、ＶＤＤが供給されている。配線３１４は、平面視で、Ｙ方向におけるナノシートがゲート配線から露出している側と反対側に、形成されている。これにより、固定値出力部２からトランジスタＮ３のナノシートを囲うゲートまでの抵抗値を抑制することができるので、構成される容量の高速応答性を向上させることができる。
　（変形例２）
　図３０は本実施形態の変形例２に係る容量セルのレイアウト構造の例を示す平面図であり、（ａ）は下部を示し、（ｂ）は上部を示す。なお、図２６等と共通の構成要素には同一の符号を付けており、ここでは詳細な説明を省略する場合がある。図３０に示す容量セルの回路構成は、第１実施形態の変形例４で示した図１４に示すとおりである。
　図３０に示すレイアウト構造は、図２９に示すレイアウト構造とほぼ同様である。ただし、Ｍ０配線層における配線３１４，３１５の、他の構成要素との接続関係が異なっている。配線３１４は、ビアを介してローカル配線４１ｂと接続されており、かつ、ビアを介してゲート配線５１ｂと接続されている。配線３１５は、ビアを介してローカル配線４２ｂと接続されており、かつ、ビアを介してゲート配線５１ａ，５１ｃと接続されている。すなわち、トランジスタＰ３，Ｎ３のゲートとなるゲート配線５１ｃの接続先が、配線３１４から配線３１５に変わっている。その他の構造は、図２９と同様である。
　本変形例によると、ナノシートＦＥＴ　Ｐ３のソースおよびドレインは、ＶＤＤを供給する電源配線３１１と接続されており、ナノシートＦＥＴ　Ｐ３のゲートは固定値出力部２からＶＳＳが供給される。これにより、ナノシートＦＥＴ　Ｐ３において、ゲートとソースおよびドレインとの間に、ゲート酸化膜を介して容量が構成される。また、ＣＦＥＴを構成するトランジスタとしてフォークシートＦＥＴを用いることによって、トランジスタを構成するアクティブ領域をＹ方向において大きく形成できるので、容量値を大きくすることができる。
　なお、上述の各実施形態では、ＣＦＥＴにおいて、下部にＰ導電型トランジスタを形成し、上部にＮ導電型トランジスタを形成するものとしたが、形成するトランジスタの導電型は逆でもかまわない。すなわち、下部にＮ導電型トランジスタを形成し、上部にＰ導電型トランジスタを形成するものとしてもよい。この場合は、上述の各実施形態において、電源配線が供給するＶＤＤ，ＶＳＳを入れ替えて構成すればよい。
　また、上述の実施形態では、ナノシートＦＥＴは、平面視で重なる３枚のシートを有し、シートの断面形状は矩形状であるものとしたが、ナノシートＦＥＴのナノシートの枚数および断面形状は、これに限られるものではない。また、ＣＦＥＴにおける下部と上部で、ナノシートの枚数および断面形状が異なっていてもかまわない。
　本開示では、ＣＦＥＴおよびフォークシートＦＥＴを用いた容量セルについてレイアウト構造を提供することができるので、例えば半導体チップの性能向上に有用である。
２　固定値出力部
２Ｐ，２Ｎ　アクティブ領域
２Ｐ１，２Ｎ１，２Ｐ２，２Ｎ２　アクティブ領域
１１，１２　電源配線
２１ａ，２１ｂ，２１ｃ　ナノシート
２２ａ，２２ｂ，２２ｃ，２２ｄ　ソースまたはドレインとなる部分
２３ａ，２３ｂ，２３ｃ　ナノシート
２４ａ，２４ｂ，２４ｃ，２４ｄ　ソースまたはドレインとなる部分
２５，２５Ａ，２７，２７Ａ　ナノシート
２６ａ，２６ｂ　ソースまたはドレインとなる部分
２８ａ，２８ｂ　ソースまたはドレインとなる部分
５１ａ，５１ｂ，５１ｃ　ゲート配線
５２　ゲート配線
１１１，１１２　電源配線
２１１，２１２　電源配線
３１１，３１２　電源配線
Ｃ１，Ｃ２，Ｃ３　スタンダードセル
Ｐ１，Ｐ２，Ｐ３　Ｐ型ナノシートＦＥＴ
Ｎ１，Ｎ２，Ｎ３　Ｎ型ナノシートＦＥＴ

Claims (20)

  1. 　容量セルである第１スタンダードセルを含む半導体集積回路装置であって、
    　前記第１スタンダードセルは、
    　第１方向に延びる第１ナノシートを含む、第１導電型の第１ナノシートＦＥＴ（Field Effect Transistor）と、
    　深さ方向において前記第１ナノシートＦＥＴよりも上に形成されており、前記第１方向に延びかつ前記第１ナノシートと平面視で重なる第２ナノシートを含む、第２導電型の第２ナノシートＦＥＴと、
    　前記第１方向と垂直をなす第２方向に延び、前記第１および第２ナノシートと平面視で重なり、前記第１および第２ナノシートの前記第２方向および前記深さ方向における周囲を囲う第１ゲート配線と、
    　前記第１方向に延び、第１電源電圧を供給する第１電源配線と、
    　前記第１方向に延び、第２電源電圧を供給する第２電源配線とを備え、
    　前記第１および第２ナノシートは、前記第２方向における一方の側である第１側の面が前記第１ゲート配線から露出しており、
    　前記第１ナノシートＦＥＴのソースおよびドレインは、前記第１電源配線と接続されており、
    　前記第１ゲート配線は、前記第２電源電圧が供給される
    半導体集積回路装置。
  2. 　請求項１記載の半導体集積回路装置において、
    　前記第１電源配線は、前記第１ナノシートＦＥＴの背面側にある第１配線層に形成されており、
    　前記第２電源配線は、前記第２ナノシートＦＥＴの表面側にある第２配線層に形成されており、前記第１ゲート配線と接続されている
    半導体集積回路装置。
  3. 　請求項２記載の半導体集積回路装置において、
    　前記第１および第２電源配線は、平面視で、前記第１スタンダードセルの前記第２方向における中央部に、配置されている
    半導体集積回路装置。
  4. 　請求項２記載の半導体集積回路装置において、
    　前記第１および第２電源配線は、平面視で、前記第１スタンダードセルの前記第２方向における前記第１側の端部に、配置されている
    半導体集積回路装置。
  5. 　請求項２記載の半導体集積回路装置において、
    　前記第１および第２電源配線は、平面視で、前記第１スタンダードセルの前記第２方向における前記第１側と反対側の端部に、配置されている
    半導体集積回路装置。
  6. 　請求項１記載の半導体集積回路装置において、
    　前記第１電源配線は、前記第１ナノシートＦＥＴの背面側にある第１配線層に形成されており、平面視で、前記第１スタンダードセルの前記第２方向における前記第１側の端部に配置されており、
    　前記第２電源配線は、前記第１配線層に形成されており、平面視で、前記第１スタンダードセルの前記第２方向における前記第１側と反対側の端部に配置されており、前記第１ゲート配線と接続されている
    半導体集積回路装置。
  7. 　請求項１記載の半導体集積回路装置において、
    　前記第１スタンダードセルは、
    　前記第１および第２電源配線と接続されており、前記第１ゲート配線に前記第２電源電圧を供給する固定値出力部を備える
    半導体集積回路装置。
  8. 　請求項１記載の半導体集積回路装置において、
    　前記第２ナノシートＦＥＴのソースおよびドレインは、前記第２電源電圧が供給される
    半導体集積回路装置。
  9. 　請求項１記載の半導体集積回路装置において、
    　前記第１スタンダードセルと同じセル列に配置されており、論理機能を備えた第２スタンダードセルを備え、
    　前記第２スタンダードセルは、
    　前記深さ方向において前記第１ナノシートＦＥＴと同じ高さに形成されており、前記第１方向に延びる第３ナノシートを含み、前記第１導電型の第３ナノシートＦＥＴと、
    　前記深さ方向において前記第２ナノシートＦＥＴと同じ高さに形成されており、前記第１方向に延びかつ前記第３ナノシートと平面視で重なる第４ナノシートを含む、前記第２導電型の第４ナノシートＦＥＴと、
    　前記第２方向に延び、前記第３および第４ナノシートと平面視で重なり、前記第３および第４ナノシートの前記第２方向および前記深さ方向における周囲を囲う第２ゲート配線とを備え、
    　前記第３および第４ナノシートは、前記第２方向における前記第１側の面が前記第２ゲート配線から露出しており、
    　前記第１ナノシートと前記第３ナノシートは、前記第２方向における前記第１側の端の位置が同じである
    半導体集積回路装置。
  10. 　請求項９記載の半導体集積回路装置において、
    　前記第１および第２スタンダードセルと同じセル列に配置されており、論理機能を備えた第３スタンダードセルを備え、
    　前記第３スタンダードセルは、
    　前記深さ方向において前記第１ナノシートＦＥＴと同じ高さに形成されており、前記第１方向に延びる第５ナノシートを含み、前記第１導電型の第５ナノシートＦＥＴと、
    　前記深さ方向において前記第２ナノシートＦＥＴと同じ高さに形成されており、前記第１方向に延びかつ前記第５ナノシートと平面視で重なる第６ナノシートを含む、前記第２導電型の第６ナノシートＦＥＴと、
    　前記第２方向に延び、前記第５および第６ナノシートと平面視で重なり、前記第５および第６ナノシートの前記第２方向および前記深さ方向における周囲を囲う第３ゲート配線とを備え、
    　前記第５および第６ナノシートは、前記第２方向における前記第１側の面が前記第３ゲート配線から露出しており、
    　前記第１ナノシート、前記第３ナノシート、および、第５ナノシートは、前記第２方向における前記第１側の端の位置が同じである
    半導体集積回路装置。
  11. 　請求項１０記載の半導体集積回路装置において、
    　前記第１ナノシートと前記第３ナノシートは、前記第２方向におけるサイズが同じであり、かつ、前記第２方向における敷設範囲が同じであり、
    　前記第５ナノシートは，前記第２方向におけるサイズが、前記第１ナノシートよりも小さい
    半導体集積回路装置。
  12. 　容量セルである第１スタンダードセルを含む半導体集積回路装置であって、
    　前記第１スタンダードセルは、
    　第１方向に延びる第１ナノシートを含む、第１導電型の第１ナノシートＦＥＴ（Field Effect Transistor）と、
    　深さ方向において前記第１ナノシートＦＥＴよりも上に形成されており、前記第１方向に延びかつ前記第１ナノシートと平面視で重なる第２ナノシートを含む、第２導電型の第２ナノシートＦＥＴと、
    　前記第１方向と垂直をなす第２方向に延び、前記第１および第２ナノシートと平面視で重なり、前記第１および第２ナノシートの前記第２方向および前記深さ方向における周囲を囲う第１ゲート配線と、
    　前記第１方向に延び、第１電源電圧を供給する第１電源配線と、
    　前記第１方向に延び、第２電源電圧を供給する第２電源配線とを備え、
    　前記第１および第２ナノシートは、前記第２方向における一方の側である第１側の面が前記第１ゲート配線から露出しており、
    　前記第２ナノシートＦＥＴのソースおよびドレインは、前記第２電源配線が接続されており、
    　前記第１ゲート配線は、前記第１電源電圧が供給される
    半導体集積回路装置。
  13. 　請求項１２記載の半導体集積回路装置において、
    　前記第１電源配線は、前記第１ナノシートＦＥＴの背面側にある第１配線層に形成されており、前記第１ゲート配線と接続されており、
    　前記第２電源配線は、前記第２ナノシートＦＥＴの表面側にある第２配線層に形成されている
    半導体集積回路装置。
  14. 　請求項１３記載の半導体集積回路装置において、
    　前記第１および第２電源配線は、平面視で、前記第１スタンダードセルの前記第２方向における中央部に、配置されている
    半導体集積回路装置。
  15. 　請求項１３記載の半導体集積回路装置において、
    　前記第１および第２電源配線は、平面視で、前記第１スタンダードセルの前記第２方向における前記第１側の端部に、配置されている
    半導体集積回路装置。
  16. 　請求項１２記載の半導体集積回路装置において、
    　前記第１スタンダードセルは、
    　前記第１および第２電源配線と接続されており、前記第１ゲート配線に前記第１電源電圧を供給する固定値出力部を備える
    半導体集積回路装置。
  17. 　請求項１２記載の半導体集積回路装置において、
    　前記第１ナノシートＦＥＴのソースおよびドレインは、前記第２電源電圧が供給される
    半導体集積回路装置。
  18. 　請求項１２記載の半導体集積回路装置において、
    　前記第１スタンダードセルと同じセル列に配置されており、論理機能を備えた第２スタンダードセルを備え、
    　前記第２スタンダードセルは、
    　前記深さ方向において前記第１ナノシートＦＥＴと同じ高さに形成されており、前記第１方向に延びる第３ナノシートを含み、前記第１導電型の第３ナノシートＦＥＴと、
    　前記深さ方向において前記第２ナノシートＦＥＴと同じ高さに形成されており、前記第１方向に延びかつ前記第３ナノシートと平面視で重なる第４ナノシートを含む、前記第２導電型の第４ナノシートＦＥＴと、
    　前記第２方向に延び、前記第３および第４ナノシートと平面視で重なり、前記第３および第４ナノシートの前記第２方向および前記深さ方向における周囲を囲う第２ゲート配線とを備え、
    　前記第３および第４ナノシートは、前記第２方向における前記第１側の面が前記第２ゲート配線から露出しており、
    　前記第２ナノシートと前記第４ナノシートは、前記第２方向における前記第１側の端の位置が同じである
    半導体集積回路装置。
  19. 　請求項１８記載の半導体集積回路装置において、
    　前記第１および第２スタンダードセルと同じセル列に配置されており、論理機能を備えた第３スタンダードセルを備え、
    　前記第３スタンダードセルは、
    　前記深さ方向において前記第１ナノシートＦＥＴと同じ高さに形成されており、前記第１方向に延びる第５ナノシートを含み、前記第１導電型の第５ナノシートＦＥＴと、
    　前記深さ方向において前記第２ナノシートＦＥＴと同じ高さに形成されており、前記第１方向に延びかつ前記第５ナノシートと平面視で重なる第６ナノシートを含む、前記第２導電型の第６ナノシートＦＥＴと、
    　前記第２方向に延び、前記第５および第６ナノシートと平面視で重なり、前記第５および第６ナノシートの前記第２方向および前記深さ方向における周囲を囲う第３ゲート配線とを備え、
    　前記第５および第６ナノシートは、前記第２方向における前記第１側の面が前記第３ゲート配線から露出しており、
    　前記第２ナノシート、前記第４ナノシート、および、第６ナノシートは、前記第２方向における前記第１側の端の位置が同じである
    半導体集積回路装置。
  20. 　請求項１９記載の半導体集積回路装置において、
    　前記第２ナノシートと前記第４ナノシートは、前記第２方向におけるサイズが同じであり、かつ、前記第２方向における敷設範囲が同じであり、
    　前記第６ナノシートは，前記第２方向におけるサイズが、前記第１ナノシートよりも小さい
    半導体集積回路装置。
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