WO2025200737A1 - 用于多mipi-rffe接口的数字电路和射频器件 - Google Patents

用于多mipi-rffe接口的数字电路和射频器件

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WO2025200737A1
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parsing module
signal
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孙源
郭嘉帅
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Lansus Technologies Inc
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/18—Multiprotocol handlers, e.g. single devices capable of handling multiple protocols
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017509—Interface arrangements

Definitions

  • the present invention also provides a radio frequency device, comprising a digital circuit for multiple MIPI-RFFE interfaces as described in any one of the above items.
  • FIG1 is a system framework diagram of a radio frequency front-end device in the prior art
  • the input end of the first MIPI protocol parsing module 101 is connected to the external first MIPI host 201, and the output end of the first MIPI protocol parsing module 101 is connected to the first input end of the logic parsing module 103.
  • the first MIPI protocol parsing module 101 is used to parse the first MIPI control signal sent by the first MIPI host 201 and send the parsed signal to the logic parsing module 103;
  • the input end of the second MIPI protocol parsing module 102 is connected to the external second MIPI host 202, and the output end of the second MIPI protocol parsing module 102 is connected to the second input end of the logic parsing module 103.
  • the second MIPI protocol parsing module 102 is used to parse the second MIPI control signal sent by the second MIPI host 202 and send the parsed signal to the logic parsing module 103;
  • the output end of the control circuit module 104 is connected to the input end of the RF circuit module 105 .
  • FIG. 3 is a logic diagram of the logic analysis module 103 provided in an embodiment of the present invention.
  • the logic analysis module 103 includes a trigger 1031, a selector 1032, and a common register 1033, wherein:
  • the clock terminal CLK and the data input terminal D of the flip-flop 1031 are connected to a high level for a long time, the asynchronous reset terminal RB of the flip-flop 1031 is connected to the first input terminal of the logic analysis module 103, the asynchronous set terminal SETB of the flip-flop 1031 is connected to the second input terminal of the logic analysis module 103, and the data output terminal Q of the flip-flop 1031 is connected to the first input terminal of the selector 1032;
  • the second input terminal and the third input terminal of the selector 1032 are connected to the first input terminal and the second input terminal of the logic parsing module 103 respectively, and the output terminal of the selector 1032 is connected to the input terminal of the common register 1033;
  • the output end of the common register 1033 serves as the output end of the logic analysis module 103 and is connected to the input end of the control circuit module 104 .
  • the common register 1033 will output a unique signal output by the selector 1032 to the control circuit module 104.
  • the control circuit module 104 generates a control signal for controlling the RF circuit module 105 based on the value stored in the specific register in the signal, thereby completing the signal processing of the RF device.
  • the first MIPI protocol parsing module 101 includes a first MIPI parsing submodule 1011 and a first register 1012, wherein:
  • the first MIPI parsing submodule 1011 is used to parse the first MIPI control signal generated by the first MIPI host 201 through the MIPI-RFFE protocol to obtain a first write enable signal we1, a first write address signal addr1, and a first write data signal wdata1, and send them to the second input end of the selector 1032;
  • the first register 1012 is configured to write the first write data signal wdata1 into the common register 1033, and to combine the first write enable signal we1 and the first write address signal addr1 through a preset combinational logic to obtain a first combination signal.
  • the first combination signal is then sent to the asynchronous reset terminal RB of the flip-flop 1031 through the first input terminal of the logic analysis module 103.
  • the preset combinational logic performs AND logic combination processing.
  • the first register 1012 is connected to the output end of the logic analysis module 103, and the first register 1012 is further used to:
  • the output of the public register 1033 is obtained to obtain the first read-back data rdata1 , and the first read-back data rdata1 is returned to the first MIPI host 201 through the first MIPI parsing submodule 1011 .
  • the second MIPI protocol parsing module 102 includes a second MIPI parsing submodule 1021 and a second register 1022, wherein:
  • the second MIPI parsing submodule 1021 is configured to parse the second MIPI control signal generated by the second MIPI host 202 through the MIPI-RFFE protocol to obtain a second write enable signal we2, a second write address signal addr2, and a second write data signal wdata2, and send the signals to the third input terminal of the selector 1032;
  • the second register 1022 is configured to write the second write data signal wdata2 into the common register 1033, and to combine the second write enable signal we2 and the second write address signal addr2 through a preset combinational logic to obtain a second combination signal.
  • the second combination signal is then sent to the asynchronous set terminal SETB of the flip-flop 1031 through the second input terminal of the logic analysis module 103.
  • the preset combinational logic performs AND logic combination processing.
  • the second register 1022 is connected to the output end of the logic analysis module 103, and the second register 1022 is further used to:
  • the output of the public register 1033 is obtained to obtain the second read-back data rdata2, and the second read-back data rdata2 is returned to the second MIPI host 202 through the second MIPI parsing submodule 1021.
  • the logic analysis module 103 actually outputs the data corresponding to the last write enable signal (we) sent by the first MIPI host 201 and the second MIPI host 202 through the selector 1032 .
  • Figure 4 is a schematic diagram of the data write waveform of the common register 1033 provided in an embodiment of the present invention.
  • the common register 1033 (reg0a)
  • the first write enable signal we1 corresponding to the first MIPI host 201 generates a high pulse
  • the first write address signal addr1 is a
  • the first write data signal wdata1 is bb
  • the common register 1033 is written as bb; in the second box indicated by the arrow, the second write enable signal we2 corresponding to the second MIPI host 202 generates a high pulse, the second write address signal addr2 is a, and the second write data signal wdata2 is aa, and then written into the common register 1033.
  • the common register 1033 is written from bb to aa. In this way, the subsequent control circuit module 104 can obtain the corresponding configuration data from the output of the common register 1033 according to the correct data writing order, avoiding the configuration conflict problem caused by multiple MIPI-RFFE interface architectures.
  • a digital circuit that includes a common register used uniformly by different MIPI-RFFE interfaces.
  • a logic analysis module is used to read and write address signals for different MIPI host signals respectively, thereby identifying the writing order of different signals and outputting the last written register data to the subsequent control circuit.
  • a logic analysis module is set as the only input of the control circuit in the RF device, which not only prevents the configuration conflict problem caused by the direct connection of different registers to the control circuit, but also can realize the correct logical sequential reading of multiple MIPI interface configurations, thereby improving the availability of the device.
  • the present invention also provides a radio frequency device, which includes a digital circuit 100 for multiple MIPI-RFFE interfaces as described in any one of the above embodiments.
  • the radio frequency device includes the digital circuit 100 for multiple MIPI-RFFE interfaces, it can read and write address signals for different MIPI host signals based on the logic parsing module in the digital circuit, thereby identifying the writing order of different signals and outputting the last written register data to the subsequent control circuit, thereby preventing configuration conflicts caused by direct connection of different registers to the control circuit, realizing the correct logical sequential reading of multiple MIPI interface configurations, and improving the availability of the device.
  • the radio frequency device includes the digital circuit 100 for multiple MIPI-RFFE interfaces, it can read and write address signals for different MIPI host signals based on the logic parsing module in the digital circuit, thereby identifying the writing order of different signals and outputting the last written register data to the subsequent control circuit, thereby preventing configuration conflicts caused by direct connection of different registers to the control circuit, realizing the correct logical sequential reading of multiple

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Abstract

本发明适用于射频电路技术领域，尤其涉及一种用于多MIPI-RFFE接口的数字电路和射频器件，数字电路包括第一、第二MIPI协议解析模块、逻辑解析模块、控制电路模块和射频电路模块；其中，第一MIPI协议解析模块的输入端与外部的第一MIPI主机连接，第一MIPI协议解析模块的输出端与逻辑解析模块的第一输入端连接；第二MIPI协议解析模块的输入端与外部的第二MIPI主机连接，第二MIPI协议解析模块的输出端与逻辑解析模块的第二输入端连接；逻辑解析模块的输出端连接控制电路模块的输入端；控制电路模块的输出端连接射频电路模块的输入端。本发明防止了不同寄存器直接连接控制电路导致的配置冲突问题。

Description

用于多MIPI-RFFE接口的数字电路和射频器件 技术领域
本发明适用于射频电路技术领域，尤其涉及一种用于多MIPI-RFFE接口的数字电路和射频器件。
背景技术
MIPI(Mobile Industry Processor Interface)协议是一种标准化移动终端系统各器件间通信的通信协议，符合该协议实现的射频前端控制接口被称为MIPI RFFE(MIPI RF Front-end)接口。如图1所示，图1是一种现有的射频前端器件的系统框架图，该射频前端器件由MIPI-RFFE接口电路、MIPI寄存器电路、控制电路、射频电路构成，通过这样的架构，外部的MIPI-RFFE主机可以连接到架构中的MIPI-RFFE接口来配置射频前端器件，以达到通讯目的。
然而图1所示的架构会存在以下问题：若MIPI-RFFE主机1和MIPI-RFFE主机3需要实现相同的功能，则需要保证在其对应的总线上两者拥有相同功能的寄存器(MIPI1寄存器和MIPI3寄存器)，这是因为相同功能的寄存器拥有同样的控制射频电路的效果。若使用不同类型的寄存器，在MIPI-RFFE主机1和MIPI-RFFE主机3同时连接至射频前端器件且输入同种功能的信号时，控制电路不能正确控制射频电路。
在这种情况下，只能对具有相同功能寄存器的MIPI-RFFE主机1和MIPI-RFFE主机3的信号做优先级处理。然而，图1所示架构的优先级处理逻辑只能设置在控制电路中(此时才能够接收到两个不同的信号)。对于控制电路来说，其并不能识别MIPI-RFFE主机1和MIPI-RFFE主机3各自所在的总线先后配置顺序，因此会造成配置冲突问题。
发明内容
本发明提供一种用于多MIPI-RFFE接口的数字电路和射频器件，旨在解决射频器件设置多个MIPI-RFFE接口时在控制电路中会产生配置冲突的问题。
为解决上述技术问题，第一方面，本发明提供一种用于多MIPI-RFFE接口的数字电路，所述数字电路包括第一MIPI协议解析模块、第二MIPI协议解析模块、逻辑解析模块、控制电路模块和射频电路模块；其中，
所述第一MIPI协议解析模块的输入端与外部的第一MIPI主机连接，所述第一MIPI协议解析模块的输出端与所述逻辑解析模块的第一输入端连接，所述第一MIPI协议解析模块用于解析所述第一MIPI主机发出的第一MIPI控制信号，并将其解析后发送至所述逻辑解析模块；
所述第二MIPI协议解析模块的输入端与外部的第二MIPI主机连接，所述第二MIPI协议解析模块的输出端与所述逻辑解析模块的第二输入端连接，所述第二MIPI协议解析模块用于解析所述第二MIPI主机发出的第二MIPI控制信号，并将其解析后发送至所述逻辑解析模块；
所述逻辑解析模块的输出端连接所述控制电路模块的输入端，所述逻辑解析模块用于选择所述第一MIPI控制信号和所述第二MIPI控制信号中的一个发送至所述控制电路模块；
所述控制电路模块的输出端连接所述射频电路模块的输入端。
更进一步地，所述逻辑解析模块包括触发器、选择器和公共寄存器，其中：
所述触发器的时钟端CLK和数据输入端D长接高电平，所述触发器的异步复位端RB连接所述逻辑解析模块的第一输入端，所述触发器的异步置位SETB端连接所述逻辑解析模块的第二输入端，所述触发器的数据输出端Q连接所述选择器的第一输入端；
所述选择器的第二输入端、所述选择器的第三输入端分别连接所述逻辑解析模块的第一输入端、所述逻辑解析模块的第二输入端，所述选择器的输出端连接所述公共寄存器的输入端；
所述公共寄存器的输出端作为所述逻辑解析模块的输出端，与所述控制电路模块的输入端连接。
更进一步地，所述第一MIPI协议解析模块包括第一MIPI解析子模块和第一寄存器，其中：
所述第一MIPI解析子模块用于从所述第一MIPI主机通过MIPI-RFFE协议产生的所述第一MIPI控制信号中解析出第一写使能信号we1、第一写地址信号addr1和第一写数据信号wdata1，并送入所述选择器的第二输入端；
所述第一寄存器用于将所述第一写数据信号wdata1写入所述公共寄存器，并将所述第一写使能信号we1、所述第一写地址信号addr1通过预设组合逻辑组合得到第一组合信号，之后，将所述第一组合信号通过所述逻辑解析模块的第一输入端发送至所述触发器的异步复位端RB。
更进一步地，所述预设组合逻辑为按照与逻辑组合处理。
更进一步地，所述第一寄存器连接所述逻辑解析模块的输出端，所述第一寄存器还用于：
获取所述公共寄存器的输出，得到第一回读数据rdata1，并将所述第一回读数据rdata1通过所述第一MIPI解析子模块返回至所述第一MIPI主机。
更进一步地，所述第二MIPI协议解析模块包括第二MIPI解析子模块和第二寄存器，其中：
所述第二MIPI解析子模块用于从所述第二MIPI主机通过MIPI-RFFE协议产生的所述第二MIPI控制信号中解析出第二写使能信号we2、第二写地址信号addr2和第二写数据信号wdata2，并送入所述选择器的第三输入端；
所述第二寄存器用于将所述第二写数据信号wdata2写入所述公共寄存器，并将所述第二写使能信号we2、所述第二写地址信号addr2通过预设组合逻辑组合得到第二组合信号，之后，将所述第二组合信号通过所述逻辑解析模块的第二输入端发送至所述触发器的异步置位端SETB。
更进一步地，所述预设组合逻辑为按照与逻辑组合处理。
更进一步地，所述第二寄存器连接所述逻辑解析模块的输出端，所述第二寄存器还用于：
获取所述公共寄存器的输出，得到第二回读数据rdata2，并将所述第二回读数据rdata2通过所述第二MIPI解析子模块返回至所述第二MIPI主机。
第二方面，本发明还提供一种射频器件，所述射频器件包括如上任意一项所述的用于多MIPI-RFFE接口的数字电路。
本发明所达到的有益效果，在于提出了一种包含了不同MIPI-RFFE接口统一使用的公共寄存器的数字电路，该数字电路中通过逻辑解析模块对不同的MIPI主机信号分别进行读写地址信号，从而识别出不同信号的先后写顺序，并将最后写入的寄存器数据输出到后续的控制电路，本申请中设置逻辑解析模块作为射频器件中控制电路的唯一输入，既防止了不同寄存器直接连接控制电路导致的配置冲突问题，又能够实现正确逻辑的多MIPI接口配置的顺序读取，提高了器件的可用性。
附图说明
图1是现有技术的射频前端器件的系统框架图；
图2是本发明实施例提供的用于多MIPI-RFFE接口的数字电路的逻辑示意图；
图3是本发明实施例提供的逻辑解析模块103的逻辑示意图；
图4是本发明实施例提供的公共寄存器1033写数据波形示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
请参照图2，图2是本发明实施例提供的用于多MIPI-RFFE接口的数字电路的逻辑示意图，所述用于多MIPI-RFFE接口的数字电路100包括第一MIPI协议解析模块101、第二MIPI协议解析模块102、逻辑解析模块103、控制电路模块104和射频电路模块105；其中，
所述第一MIPI协议解析模块101的输入端与外部的第一MIPI主机201连接，所述第一MIPI协议解析模块101的输出端与所述逻辑解析模块103的第一输入端连接，所述第一MIPI协议解析模块101用于解析所述第一MIPI主机201发出的第一MIPI控制信号，并将其解析后发送至所述逻辑解析模块103；
所述第二MIPI协议解析模块102的输入端与外部的第二MIPI主机202连接，所述第二MIPI协议解析模块102的输出端与所述逻辑解析模块103的第二输入端连接，所述第二MIPI协议解析模块102用于解析所述第二MIPI主机202发出的第二MIPI控制信号，并将其解析后发送至所述逻辑解析模块103；
所述逻辑解析模块103的输出端连接所述控制电路模块104的输入端，所述逻辑解析模块103用于选择所述第一MIPI控制信号和所述第二MIPI控制信号中的一个发送至所述控制电路模块104；
所述控制电路模块104的输出端连接所述射频电路模块105的输入端。
请参照图3，图3是本发明实施例提供的逻辑解析模块103的逻辑示意图，本发明实施例中，所述逻辑解析模块103包括触发器1031、选择器1032和公共寄存器1033，其中：
所述触发器1031的时钟端CLK和数据输入端D长接高电平，所述触发器1031的异步复位端RB连接所述逻辑解析模块103的第一输入端，所述触发器1031的异步置位端SETB连接所述逻辑解析模块103的第二输入端，所述触发器1031的数据输出端Q连接所述选择器1032的第一输入端；
所述选择器1032的第二输入端、所述选择器1032的第三输入端分别连接所述逻辑解析模块103的第一输入端、所述逻辑解析模块103的第二输入端，所述选择器1032的输出端连接所述公共寄存器1033的输入端；
所述公共寄存器1033的输出端作为所述逻辑解析模块103的输出端，与所述控制电路模块104的输入端连接。
具体的，在这样的连接方式下，公共寄存器1033会输出一个唯一的、由选择器1032输出的信号给到控制电路模块104，控制电路模块104根据信号中具体的寄存器所存储的值，产生控制射频电路模块105的控制信号，从而完成射频器件的信号处理。
本发明实施例中，所述第一MIPI协议解析模块101包括第一MIPI解析子模块1011和第一寄存器1012，其中：
所述第一MIPI解析子模块1011用于从所述第一MIPI主机201通过MIPI-RFFE协议产生的所述第一MIPI控制信号中解析出第一写使能信号we1、第一写地址信号addr1和第一写数据信号wdata1，并送入所述选择器1032的第二输入端；
所述第一寄存器1012用于将所述第一写数据信号wdata1写入所述公共寄存器1033，并将所述第一写使能信号we1、所述第一写地址信号addr1通过预设组合逻辑组合得到第一组合信号，之后，将所述第一组合信号通过所述逻辑解析模块103的第一输入端发送至所述触发器1031的异步复位端RB。所述预设组合逻辑为按照与逻辑组合处理。
所述第一寄存器1012连接所述逻辑解析模块103的输出端，所述第一寄存器1012还用于：
获取所述公共寄存器1033的输出，得到第一回读数据rdata1，并将所述第一回读数据rdata1通过所述第一MIPI解析子模块1011返回至所述第一MIPI主机201。
本发明实施例中，所述第二MIPI协议解析模块102包括第二MIPI解析子模块1021和第二寄存器1022，其中：
所述第二MIPI解析子模块1021用于从所述第二MIPI主机202通过MIPI-RFFE协议产生的所述第二MIPI控制信号中解析出第二写使能信号we2、第二写地址信号addr2和第二写数据信号wdata2，并送入所述选择器1032的第三输入端；
所述第二寄存器1022用于将所述第二写数据信号wdata2写入所述公共寄存器1033，并将所述第二写使能信号we2、所述第二写地址信号addr2通过预设组合逻辑组合得到第二组合信号，之后，将所述第二组合信号通过所述逻辑解析模块103的第二输入端发送至所述触发器1031的异步置位端SETB。所述预设组合逻辑为按照与逻辑组合处理。
所述第二寄存器1022连接所述逻辑解析模块103的输出端，所述第二寄存器1022还用于：
获取所述公共寄存器1033的输出，得到第二回读数据rdata2，并将所述第二回读数据rdata2通过所述第二MIPI解析子模块1021返回至所述第二MIPI主机202。
上述过程中，所述逻辑解析模块103实际上通过选择器1032输出了第一MIPI主机201、第二MIPI主机202之中所发出的最后一个写使能信号(we)对应的数据。
为便于理解本发明实施例中的用于多MIPI-RFFE接口的数字电路100的技术效果，请参照图4，图4是本发明实施例提供的公共寄存器1033写数据波形示意图，对于公共寄存器1033(reg0a)，箭头所指的第一个框内，第一MIPI主机201对应的第一写使能信号we1发生一个高脉冲，第一写地址信号addr1为a，第一写数据信号wdata1为bb，然后通过所述第一寄存器1012写入到了公共寄存器1033中，此时，公共寄存器1033写成了bb；箭头所指的第二个框内，第二MIPI主机202对应的第二写使能信号we2发生一个高脉冲，第二写地址信号addr2为a，第二写数据信号wdata2为aa，然后写入到了公共寄存器1033中，公共寄存器1033由bb写为aa。通过这样的方式，后续的控制电路模块104能够根据正确的写数据顺序，从公共寄存器1033的输出获取对应的配置数据，避免了多个MIPI-RFFE接口架构导致的配置冲突问题。
本发明所达到的有益效果，在于提出了一种包含了不同MIPI-RFFE接口统一使用的公共寄存器的数字电路，该数字电路中通过逻辑解析模块对不同的MIPI主机信号分别进行读写地址信号，从而识别出不同信号的先后写顺序，并将最后写入的寄存器数据输出到后续的控制电路，本申请中设置逻辑解析模块作为射频器件中控制电路的唯一输入，既防止了不同寄存器直接连接控制电路导致的配置冲突问题，又能够实现正确逻辑的多MIPI接口配置的顺序读取，提高了器件的可用性。
本发明还提供一种射频器件，所述射频器件包括如上实施例中任意一项所述的用于多MIPI-RFFE接口的数字电路100，所述射频器件包括该用于多MIPI-RFFE接口的数字电路100时，能够基于该数字电路中的逻辑解析模块对不同的MIPI主机信号分别进行读写地址信号，从而识别出不同信号的先后写顺序，并将最后写入的寄存器数据输出到后续的控制电路，防止了不同寄存器直接连接控制电路导致的配置冲突问题，实现正确逻辑的多MIPI接口配置的顺序读取，提高了器件的可用性。参上实施例中的描述，此处不再赘述。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
上面结合附图对本发明的实施例进行了描述，所揭露的仅为本发明较佳实施例而已，但是本发明并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨和权利要求所保护的范围情况下，还可做出很多形式用等同变化，均属于本发明的保护之内。

Claims (9)

  1. 一种用于多MIPI-RFFE接口的数字电路，其特征在于，所述数字电路包括第一MIPI协议解析模块、第二MIPI协议解析模块、逻辑解析模块、控制电路模块和射频电路模块；其中，
    所述第一MIPI协议解析模块的输入端与外部的第一MIPI主机连接，所述第一MIPI协议解析模块的输出端与所述逻辑解析模块的第一输入端连接，所述第一MIPI协议解析模块用于解析所述第一MIPI主机发出的第一MIPI控制信号，并将其解析后发送至所述逻辑解析模块；
    所述第二MIPI协议解析模块的输入端与外部的第二MIPI主机连接，所述第二MIPI协议解析模块的输出端与所述逻辑解析模块的第二输入端连接，所述第二MIPI协议解析模块用于解析所述第二MIPI主机发出的第二MIPI控制信号，并将其解析后发送至所述逻辑解析模块；
    所述逻辑解析模块的输出端连接所述控制电路模块的输入端，所述逻辑解析模块用于选择所述第一MIPI控制信号和所述第二MIPI控制信号中的一个发送至所述控制电路模块；
    所述控制电路模块的输出端连接所述射频电路模块的输入端。
  2. 如权利要求1所述的用于多MIPI-RFFE接口的数字电路，其特征在于，所述逻辑解析模块包括触发器、选择器和公共寄存器，其中：
    所述触发器的时钟端CLK和数据输入端D长接高电平，所述触发器的异步复位端RB连接所述逻辑解析模块的第一输入端，所述触发器的异步置位端SETB连接所述逻辑解析模块的第二输入端，所述触发器的数据输出端Q连接所述选择器的第一输入端；
    所述选择器的第二输入端、所述选择器的第三输入端分别连接所述逻辑解析模块的第一输入端、所述逻辑解析模块的第二输入端，所述选择器的输出端连接所述公共寄存器的输入端；
    所述公共寄存器的输出端作为所述逻辑解析模块的输出端，与所述控制电路模块的输入端连接。
  3. 如权利要求2所述的用于多MIPI-RFFE接口的数字电路，其特征在于，所述第一MIPI协议解析模块包括第一MIPI解析子模块和第一寄存器，其中：
    所述第一MIPI解析子模块用于从所述第一MIPI主机通过MIPI-RFFE协议产生的所述第一MIPI控制信号中解析出第一写使能信号we1、第一写地址信号addr1和第一写数据信号wdata1，并送入所述选择器的第二输入端；
    所述第一寄存器用于将所述第一写数据信号wdata1写入所述公共寄存器，并将所述第一写使能信号we1、所述第一写地址信号addr1通过预设组合逻辑组合得到第一组合信号，之后，将所述第一组合信号通过所述逻辑解析模块的第一输入端发送至所述触发器的异步复位端RB。
  4. 如权利要求3所述的用于多MIPI-RFFE接口的数字电路，其特征在于，所述预设组合逻辑为按照与逻辑组合处理。
  5. 如权利要求3所述的用于多MIPI-RFFE接口的数字电路，其特征在于，所述第一寄存器连接所述逻辑解析模块的输出端，所述第一寄存器还用于：
    获取所述公共寄存器的输出，得到第一回读数据rdata1，并将所述第一回读数据rdata1通过所述第一MIPI解析子模块返回至所述第一MIPI主机。
  6. 如权利要求2所述的用于多MIPI-RFFE接口的数字电路，其特征在于，所述第二MIPI协议解析模块包括第二MIPI解析子模块和第二寄存器，其中：
    所述第二MIPI解析子模块用于从所述第二MIPI主机通过MIPI-RFFE协议产生的所述第二MIPI控制信号中解析出第二写使能信号we2、第二写地址信号addr2和第二写数据信号wdata2，并送入所述选择器的第三输入端；
    所述第二寄存器用于将所述第二写数据信号wdata2写入所述公共寄存器，并将所述第二写使能信号we2、所述第二写地址信号addr2通过预设组合逻辑组合得到第二组合信号，之后，将所述第二组合信号通过所述逻辑解析模块的第二输入端发送至所述触发器的异步置位端SETB。
  7. 如权利要求6所述的用于多MIPI-RFFE接口的数字电路，其特征在于，所述预设组合逻辑为按照与逻辑组合处理。
  8. 如权利要求6所述的用于多MIPI-RFFE接口的数字电路，其特征在于，所述第二寄存器连接所述逻辑解析模块的输出端，所述第二寄存器还用于：
    获取所述公共寄存器的输出，得到第二回读数据rdata2，并将所述第二回读数据rdata2通过所述第二MIPI解析子模块返回至所述第二MIPI主机。
  9. 一种射频器件，其特征在于，所述射频器件包括如权利要求1-8任意一项所述的用于多MIPI-RFFE接口的数字电路。
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