CN117407059B - 中断控制方法、设备、存储介质及程序产品 - Google Patents
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Abstract
本申请实施例提供一种中断控制方法、设备、存储介质及程序产品,该方法包括第一中断控制器接收第二中断控制器发送的第一中断号,第一中断号包括中断源对应的中断接口的标识信息,将第一中断号存储在第一寄存器中,以使处理器从第一寄存器中读取第一中断号,根据第一中断号对中断源进行中断处理。本申请实施例提供的中断控制方法,通过在中断控制器中设置交互模块,实现中断控制器之间的数据交互,从而无需处理器对各中断控制器的寄存器进行读写,缩短了处理器处理中断的耗时,提高了系统性能。
Description
技术领域
本申请实施例涉及中断控制技术领域,尤其涉及一种中断控制方法、设备、存储介质及程序产品。
背景技术
中断是系统外部设备等中断源出现紧急事件需要中央处理器去处理时,由系统外部设备触发信号通知中央处理器的一种机制。随着系统功能越来越强,系统外部设备越来越多,中断因此也越来越多,为了适应中断数量的增加,硬件上需要级联多级中断控制器以提供更多的中断接口。
相关技术中,针对级联中断控制器,通常是基于相关的各级中断控制器,将各自中断接口对应的中断号存储于自身的寄存器中,通过处理器对各级中断控制器的寄存器的读写进行中断控制。
然而,实现本申请过程中,发明人发现现有技术中至少存在如下问题:处理器处理中断耗时较长。
发明内容
本申请实施例提供一种中断控制方法、设备、存储介质及程序产品,以缩短处理器处理中断的耗时,提高系统性能。
第一方面,本申请实施例提供一种中断控制方法,应用于第一中断控制器,所述第一中断控制器包括第一寄存器,所述方法包括:
接收第二中断控制器发送的第一中断号;所述第一中断号包括中断源对应的中断接口的标识信息;
将所述第一中断号存储在所述第一寄存器中,以使处理器从所述第一寄存器中读取所述第一中断号,根据所述第一中断号对所述中断源进行中断处理。
在一种可能的设计中,所述第一中断号还包括命令类型;所述命令类型用于指示触发所述中断源的中断,或完成所述中断源的中断。
在一种可能的设计中,所述将所述第一中断号存储在所述第一寄存器中,包括:
基于预设的映射关系,将所述第一寄存器中与所述第一中断号对应的位进行置位;所述映射关系包括所述第一寄存器中多个位与多个中断接口之间的对应关系,其中,不同位对应不同中断接口,所述多个中断接口包括多个中断控制器设置的中断接口。
在一种可能的设计中,所述将所述第一中断号存储在所述第一寄存器中之后,还包括:
接收处理器发送的第二中断号;所述第二中断号用于指示对所述第一中断号对应的中断源已完成中断处理;
将所述第二中断号存储在所述第一寄存器中;
将所述第二中断号发送给所述第二中断控制器,以使所述第二中断控制器将所述第二中断号存储在所述中断源对应的中断控制器的第二寄存器中。
第二方面,本申请实施例提供一种中断控制方法,应用于处理器,所述方法包括:
从第一中断控制器的第一寄存器中读取第一中断号;所述第一中断号是第二中断控制器发送给所述第一中断控制器的,包括中断源对应的中断接口的标识信息;
根据所述第一中断号对所述中断源进行中断处理。
在一种可能的设计中,所述处理器与所述第一中断控制器之间的电连接包括中断线连接和数据线连接;所述从第一中断控制器的第一寄存器中读取第一中断号,包括:
响应于所述中断线的电平为预设电平,通过所述数据线从所述第一中断控制器的第一寄存器中读取第一中断号。
第三方面,本申请实施例提供一种第一中断控制器,包括:
接收模块,用于接收第二中断控制器发送的第一中断号;所述第一中断号包括中断源对应的中断接口的标识信息;
存储模块,用于将所述第一中断号存储在所述第一中断控制器的第一寄存器中,以使处理器从所述第一寄存器中读取所述第一中断号,根据所述第一中断号对所述中断源进行中断处理。
第四方面,本申请实施例提供一种处理器,包括:
读取模块,用于从第一中断控制器的第一寄存器中读取第一中断号;所述第一中断号是第二中断控制器发送给所述第一中断控制器的,包括中断源对应的中断接口的标识信息;
处理模块,用于根据所述第一中断号对所述中断源进行中断处理。
第五方面,本申请实施例提供一种中断控制设备,包括:处理器、第一中断控制器和第二中断控制器;
所述第二中断控制,用于向所述第一中断控制器发送第一中断号;
所述第一中断控制器,用于接收所述第二中断控制器发送的第一中断号;所述第一中断号包括中断源对应的中断接口的标识信息;将所述第一中断号存储在所述第一中断控制器的第一寄存器中;
所述处理器,用于从所述第一寄存器中读取所述第一中断号,根据所述第一中断号对所述中断源进行中断处理。
第六方面,本申请实施例提供一种计算机可读存储介质,所述计算机可读存储介质中存储有计算机执行指令,当处理器执行所述计算机执行指令时,实现如上第一方面以及第一方面各种可能的设计所述的方法。
第七方面,本申请实施例提供一种计算机程序产品,包括计算机程序,所述计算机程序被处理器执行时,实现如上第一方面以及第一方面各种可能的设计所述的方法。
本实施例提供的中断控制方法、设备、存储介质及程序产品,该方法包括第一中断控制器接收第二中断控制器发送的第一中断号,所述第一中断号包括中断源对应的中断接口的标识信息,将所述第一中断号存储在所述第一寄存器中,以使处理器从所述第一寄存器中读取所述第一中断号,根据所述第一中断号对所述中断源进行中断处理。本申请实施例提供的中断控制方法,通过在中断控制器中设置交互模块,实现中断控制器之间的数据交互,从而无需处理器对各中断控制器的寄存器进行读写,缩短了处理器处理中断的耗时,提高了系统性能。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍,显而易见地,下面描述中的附图是本申请的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动性的前提下,还可以根据这些附图获得其他的附图。
图1为相关技术提供的级联中断控制器的结构示意图;
图2a至图2d为相关技术提供的系统外部设备触发中断的流程示意图;
图2e至图2j为相关技术提供的中断服务程序执行的过程示意图;
图3为相关技术提供的中央处理器的跳转流程示意图;
图4为本申请实施例提供的中断控制系统的结构示意图;
图5为本申请实施例提供的中断控制方法的流程示意图一;
图6为本申请实施例提供的中断控制方法的流程示意图二;
图7为本申请实施例提供的中断控制方法的流程示意图三;
图8a至图8d为本申请实施例提供的中断控制方法中系统外部设备触发中断的流程示意图;
图8e至图8j为本申请实施例提供的中断控制方法中中断服务程序执行的过程示意图;
图9为本申请实施例提供的中断控制方法中处理器的跳转流程示意图;
图10为本申请实施例提供的第一中断控制器的结构示意图;
图11为本申请实施例提供的第二中断控制器的结构示意图;
图12为本申请实施例提供的处理器的结构示意图;
图13为本申请实施例提供的中断控制设备的硬件结构示意图。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚,下面将结合本申请实施例中的附图,对本申请实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例是本申请一部分实施例,而不是全部的实施例。基于本申请中的实施例,本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例,都属于本申请保护的范围。
中断是系统外部设备等中断源出现紧急事件需要中央处理器去处理时,由系统外部设备触发信号通知中央处理器的一种机制。当系统外部设备触发中断时,中央处理器立即中止现行程序的运行,跳转到相应的中断服务程序执行,待中断服务程序执行完成后,再返回原来的程序运行。
由于中断机制本身就是去处理紧急事件的并且会打断中央处理器现行程序的运行,因此,中央处理器处理中断的时间越短越好,能够保证系统的工作效率。
随着系统功能越来越强,系统外部设备越来越多,中断因此也越来越多。相关技术中,为了适应中断数量的增加,硬件上需要级联多级中断控制器以提供更多的中断接口。图1为相关技术提供的级联中断控制器的结构示意图。如图1所示,中断控制器1和中断控制器2级联连接,中断控制器1包括多个中断接口(例如0至3),其中,中断接口2通过中断线2与中断控制器2连接,中断控制器2包括多个中断接口(例如0至2),其中中断接口1通过中断线1与系统外部设备,即外设连接。中断控制器1还通过中断线3与中央处理器连接。中央处理器通过系统总线分别与中断控制器1的寄存器和中断控制器2的寄存器连接。
在具体实现过程中,系统外部设备触发中断的流程如下:
如图2a所示,外设出现紧急事件需要通知中央处理器处理时,外设主动改变其与中断控制器2相连的中断线1的中断线电平。
如图2b所示,中断控制器2感知到其与外设相连的中断线电平变化后,将这条中断线对应的中断号1记录在自己内部的寄存器中,并主动改变其与中断控制器1相连的中断线电平。
如图2c所示,中断控制器1感知到其与中断控制器2相连的中断线电平变化后,将这条中断线对应的中断号2记录在自己内部的寄存器中,并主动改变其与中央处理器相连的中断线电平。
如图2d所示,最后中央处理器接收到这个中断,终止其正在执行的程序,跳转到中央处理器的中断服务程序中执行。
中断服务程序执行的过程如下:
如图2e所示,中央处理器中断服务程序会关闭自己的中断响应功能以防止中断嵌套,并通过系统总线读取中断控制器1中的寄存器,获取中断控制器1中保存的中断号信息,然后中央处理器跳转到中断控制器1中断号2所对应的中断服务程序中执行。
如图2f所示,进入到中断控制器1中断号2所对应的中断服务程序中执行后,同样中央处理器需要通过系统总线读取中断控制器2中的寄存器,获取中断控制器2中保存的中断号信息,然后中央处理器跳转到中断控制器2中断号1所对应的中断服务程序中执行。
如图2g所示,进入到中断控制器2中断号1所对应的中断服务程序中执行后,找到对应外设注册的中断服务程序,此时中央处理器才实际去处理外设的事务,处理完成后,外设将释放与中断控制器2相连的中断线,中断线回到初始电平。中央处理器跳转回到中断控制器2中断号1所对应的中断服务程序中执行。
如图2h所示,回到中断控制器2中断号1所对应的中断服务程序中后,中央处理器通过系统总线写中断控制器2中的寄存器告知中断控制器2,中断号1已经处理完成,随后中断控制器2释放其与中断控制器1相连的中断线,中断线回到初始状态。中央处理器跳转回到中断控制器1中断号2所对应的中断服务程序中执行。
如图2i所示,回到中断控制器1中断号2所对应的中断服务程序中后,中央处理器通过系统总线写中断控制器1中的寄存器告知中断控制器1,中断号2已经处理完成,随后中断控制器1释放其与中央处理器相连的中断线,中断线回到初始状态。中央处理器跳转回到中央处理器中断服务程序中执行。
如图2j所示,回到中央处理器中断服务程序中后,中央处理器打开自己的中断响应功能,来响应下一次的中断。至此处理完成外设发过来的一次中断。
图3为相关技术提供的中央处理器的跳转流程示意图。结合图2a-图2j和图3来看,当前中断级联的设计,响应一次中断中央处理器将会多次执行读写中断控制器寄存器,如果中断级联的级数不断增加,将不断重复上述步骤1、2、4、5,这大大增加了中央处理器执行一次中断的耗时。
为了解决上述技术问题,本申请发明人研究发现可以通过减少处理器与各级中断处理器的寄存器之间的读写操作次数,来减少中断处理过程中的耗时,基于此,本申请实施例提供一种中断控制方法。
图4为本申请实施例提供的中断控制系统的结构示意图。如图4所示,该系统包括中央处理器和多个中断控制器(例如中断控制器1和中断控制器2)。中断控制器1和中断控制器2均包括中断信息交互模块。可选地,中断信息交互模块中的T表示发送模块,用于向对端发送中断消息。中断信息交互模块中的R表示接收模块,用于接收对端发送中断消息。
在具体实现过程中,以第一中断控制器与中央处理器通过中断线连接,且中央处理器可以通过系统的数据总线访问第一中断控制器中的第一寄存器,且以中断源为第二控制器的中断接口连接的中断源为例。第一中断控制器接收第二中断控制器发送的第一中断号;所述第一中断号包括中断源对应的中断控制器(例如第二控制器)的标识信息和中断接口(例如中断接口1)的标识信息;将所述第一中断号存储在所述第一寄存器中,以使处理器从所述第一寄存器中读取所述第一中断号,根据所述第一中断号对所述中断源进行中断处理。本申请实施例提供的中断控制方法,通过在中断控制器中设置交互模块,实现中断控制器之间的数据交互,从而无需处理器对各中断控制器的寄存器进行读写,缩短了处理器处理中断的耗时,提高了系统性能。
需要说明的是,图4所示的场景示意图仅仅是一个示例,本申请实施例描述的中断控制方法以及场景是为了更加清楚地说明本申请实施例的技术方案,并不构成对于本申请实施例提供的技术方案的限定,本领域普通技术人员可知,随着系统的演变和新业务场景的出现,本申请实施例提供的技术方案对于类似的技术问题,同样适用。
下面以具体地实施例对本申请的技术方案进行详细说明。下面这几个具体的实施例可以相互结合,对于相同或相似的概念或过程可能在某些实施例不再赘述。
图5为本申请实施例提供的中断控制方法的流程示意图一。如图5所示,该方法的执行主体为第一中断控制器,所述第一中断控制器包括第一寄存器。该方法包括:
501、接收第二中断控制器发送的第一中断号;所述第一中断号包括中断源对应的中断接口的标识信息。
具体的,第一中断控制器和第二中断控制器可以进行数据交互,可以分别在第一中断控制器和第二中断控制器中设置数据交互模块,数据交互模块至少用于实现第二中断控制器向第一中断控制器发送数据(例如中断源对应的中断号)。
其中,第一中断控制器可以是级联控制器中的第一级中断控制器。级联结构中,第一中断控制器可以仅通过一个中断接口连接第二中断控制器,还可以同时通过另一个中断接口连接第三中断控制器。本实施例对此不作限定。示例性的,假设中断控制设备包括处理器cpu和中断控制器a,b,c和d。一种情况下a,b,c和d为串联,即cpu连接a,a连接b,b连接c,c连接d。另一种情况下,部分串联,部分并联,例如,cpu连接a,a连接b,c和d。
在一些实施例中,中断号可以仅包括中断接口的标识信息,还可以包括中断接口所在的中断控制器的标识信息。
在一种可能的情况中,a,b,c和d为串联,假设第一中断控制器是a,第二中断控制器是b,那么中断源,可以是b、c和d任一中断控制器的中断接口连接的中断源。若中断源为c的中断接口连接的外设,那么中断号可以用于表征中断控制器c的标识信息和对应的中断接口的标识信息。中断控制器c可以将该中断号发送给第二中断控制器b,再由第二中断控制器b发送给第一中断控制器a,第一中断控制器a基于中断控制器c的标识信息和中断接口的标识信息将第一寄存器中与该两个标识信息对应的位进行置位,即将实现中断号存储至第一寄存器中,进而处理器可以通过数据总线访问该第一寄存器,以获得该中断号,从而对对应的中断源进行中断处理,执行对应的中断服务程序。
在另一种可能的情况中,a,b,c和d为串联,假设第一中断控制器是a,第二中断控制器是b,那么中断源,可以是b、c和d任一中断控制器的中断接口连接的中断源。预先可以将a中的第一寄存器进行硬件分段,其中一段用于与第二中断控制器b连接,用于记录第二中断控制器发送的中断号。示例性的,a的第一寄存器包括0~8191位,其中0~4095用于记录a的中断接口的中断号,4096~8191用于记录第二中断控制器b发送的中断号。具体实现过程中,假设第二中断控制器b的中断号是0~4095,那么可以将b的0~4095与a的4096~8191进行对应。即b的0可以对应于a中的4096。以此类推,第二中断控制器b的0~4095不仅是用于记录自身中断接口的中断号,还用于分配给第三控制器c,假设其中0~2047是用于记录b的中断接口的中断号,那么2048~4095可以用于记录第三中断控制器c发送的中断号。总之,在a、b、c和d构成的串联结构中,第一中断控制器a中的第一寄存器中包括了所有级联控制器(a,b,c和d)的中断接口的中断号分别对应的位,第二中断控制器b的寄存器中包括了b,c和d的各中断接口分别对应的中断号对应的位,第三中断控制器c中的寄存器中包括了c和d的各中断接口分别对应的中断号对应的位,第四中断控制器d中的寄存器中包括了d的各中断接口分别对应的中断号对应的位。
示例性的,若中断源为c的中断接口连接的外设,那么中断号可以用于表征对应的中断接口的标识信息。中断控制器c可以将该中断号发送给第二中断控制器b,并记录在该中断号对应的寄存器的位中,再由第二中断控制器b发送给第一中断控制器a,记录在a中第一寄出器对应的位中。在以上情况基础上,第一中断控制器接收到中断号后,可以将中断号存储至第一寄存器中,进而处理器可以通过数据总线访问该第一寄存器,以获得该中断号,从而对对应的中断源进行中断处理,执行对应的中断服务程序。
在一些实施例中,为了保证中断处理的稳定性,中断号中可以包括表征待处理事项类型的信息,例如需要进行处理的中断,还是正在处理的中断,还是已经完成处理的中断等。具体的,所述第一中断号还可以包括命令类型;所述命令类型用于指示触发所述中断源的中断,或完成所述中断源的中断。
502、将所述第一中断号存储在所述第一寄存器中,以使处理器从所述第一寄存器中读取所述第一中断号,根据所述第一中断号对所述中断源进行中断处理。
具体的,在第二中断控制器将第一中断号发送给第一中断控制器后,第一中断控制器将第一中断号存储在自身的第一寄存器中。在处理器获知发生中断后,例如基于处理器与中断控制器(例如第一中断控制器)之间的中断线发生电平改变,可以通过与第一中断控制器之间的数据连线(例如数据总线),从第一寄存器中读取第一中断号,进而可以基于第一中断号执行对应的中断服务程序,完成对中断源的中断处理。
在一些实施例中,所述将所述第一中断号存储在所述第一寄存器中,可以包括:基于预设的映射关系,将所述第一寄存器中与所述第一中断号对应的位进行置位;所述映射关系包括所述第一寄存器中多个位与多个中断接口之间的对应关系,其中,不同位对应不同中断接口,所述多个中断接口包括多个中断控制器设置的中断接口。
具体的,第一寄存器可以包括多个位bit,多个位中的每个位对应一个中断接口,该中断接口可以是处理器对应的多个中断控制器中的任一中断接口。假设处理器cpu,依次连接中断控制器a,b,c和d。a,b,c和d为级联控制器。cpu连接a,a连接b,b连接c,c连接d。各中断控制器分别包括128个中断接口,用于与中断源(例如外设)连接。假设第一中断控制器为a,其第一寄存器中则可以至少包括128*4=512个位,其中一个128用于对应于a的中断接口,另一个128用于对应于b的中断接口,再一个128用于对应于c的中断接口,又一个128用于对应于d的中断接口。分别对应不同的中断接口。对于每个位,可以设置为,将该位置1,表征对应的中断接口连接的中断源产生中断。
可选地,为了体现中断优先级,便于进行中断控制。可以将512个位按照优先级高低与各中断接口进行关联。例如,可以按照从0至511的顺序,分别关联优先级高至低的各中断接口。
本实施例提供的中断控制方法,通过在中断控制器中设置交互模块,实现中断控制器之间的数据交互,从而无需处理器对各中断控制器的寄存器进行读写,缩短了处理器处理中断的耗时,提高了系统性能。
在一些实施例中,为了保证数据传输的稳定性和可靠性,在完成中断源的中断处理后,可以通过处理器发送表征中断已完成的第二中断号给第一寄存器,以使寄存器获知中断处理的完成状态,并且,可以将该第二中断号写入第二中断控制器的,所述将所述第一中断号存储在所述第一寄存器中之后,还可以包括:接收处理器发送的第二中断号;所述第二中断号用于指示对所述第一中断号对应的中断源已完成中断处理;将所述第二中断号存储在所述第一寄存器中;将所述第二中断号发送给所述第二中断控制器,以使所述第二中断控制器将所述第二中断号存储在所述中断源对应的中断控制器的第二寄存器中。
具体的,假设中断源是第二中断控制器的中断接口连接的中断源,那么当第二中断控制器将中断源产生的第一中断号发送给第一中断控制器后,第一中断控制器将第一中断号存入第一寄存器中,以使处理器从第一寄存器中读取第一中断号,以执行对应的中断服务程序,完成中断源产生的中断,在完成之后,处理器可以通过生成第二中断号,将第二中断号写第一寄存器的方式告知第一中断控制器中断已处理完成,第一中断控制器可以将第二中断号发送给第二中断控制器,第二中断控制器将第二中断号存储至第二寄存器中。示例性的,第一中断号存入寄存器时,可以将对应位进行置1,第二中断号存入寄存器时,可以将第一中断号对应的位进行置0。基于此,寄存器中的一位用于记录中断发生或中断已完成的状态。
图6为本申请实施例提供的中断控制方法的流程示意图二。如图6所示,该方法包括:
601、向第一中断控制器发送第一中断号,以使所述第一中断控制器将所述第一中断号存储在所述第一中断控制器的第一寄存器中;所述第一中断号包括中断源对应的中断接口的标识信息。
本实施例的步骤601与上述实施例中的步骤501和502相类似,此处不再赘述。
本实施例提供的中断控制方法,通过在中断控制器中设置交互模块,实现中断控制器之间的数据交互,从而无需处理器对各中断控制器的寄存器进行读写,缩短了处理器处理中断的耗时,提高了系统性能。
在一些实施例中,所述向第一中断控制器发送第一中断号之前,还可以包括:接收第三中断控制器发送的所述第一中断号。
具体的,第一中断控制器可以是级联控制器中的第一级中断控制器,还可以是其他级中断控制器。本实施例对此不作限定。示例性的,假设处理器cpu,依次连接中断控制器a,b,c和d。a,b,c和d为级联控制器。cpu连接a,a连接b,b连接c,c连接d。那么第一中断控制器可以是a,还可以是b、c或d。在一种可能的情况中,假设第一中断控制器是a,第二中断控制器是b,那么中断源,可以是b、c和d任一中断控制器的中断接口连接的中断源。若中断源为c的中断接口连接的外设,那么中断号可以用于表征中断控制器c的标识信息和对应的中断接口的标识信息。中断控制器c可以将该中断号发送给第二中断控制器b,再由第二中断控制器b发送给第一中断控制器a。
在一些实施例中,所述方法还可以包括:若所述第一中断号对应的中断控制器为第二中断控制器,则将所述第一中断号存储在所述第二控制器的第二寄存器中;接收所述第一中断控制器发送的第二中断号;述第二中断号用于指示对所述第一中断号对应的中断源已完成中断处理;将所述第二中断号存储在所述第二控制器的第二寄存器中。
具体的,假设中断源是第二中断控制器的中断接口连接的中断源,那么当第二中断控制器将中断源产生的第一中断号发送给第一中断控制器后,或者发送时,可以将第一中断号存储在第二中断控制器中的第二寄存器中,第一中断控制器将第一中断号存入第一寄存器中,以使处理器从第一寄存器中读取第一中断号,以执行对应的中断服务程序,完成中断源产生的中断,在完成之后,处理器可以通过生成第二中断号,将第二中断号写第一寄存器的方式告知第一中断控制器中断已处理完成,第一中断控制器可以将第二中断号发送给第二中断控制器,第二中断控制器将第二中断号存储至第二寄存器中。示例性的,第一中断号存入寄存器时,可以将对应位进行置1,第二中断号存入寄存器时,可以将第一中断号对应的位进行置0。基于此,寄存器中的一位用于记录中断发生或中断已完成的状态。
图7为本申请实施例提供的中断控制方法的流程示意图三。如图7所示,该方法包括:
701、从第一中断控制器的第一寄存器中读取第一中断号;所述第一中断号是第二中断控制器发送给所述第一中断控制器的,包括中断源对应的中断接口的标识信息。
本实施例的步骤701与上述实施例中的步骤501和502相类似,此处不再赘述。
702、根据所述第一中断号对所述中断源进行中断处理。
具体的,处理器在确定中断发生(例如,确定处理器与中断控制器之间的中断线为预设电平时表征中断已经发生)之后,可以从第一寄存器中读取第一中断号,从而可以执行第一中断号对应的中断服务程序,以完成中断源的中断处理。
在一些实施例中,所述处理器与所述第一中断控制器之间的电连接包括中断线连接和数据线连接;所述从第一中断控制器的第一寄存器中读取第一中断号,可以包括:响应于所述中断线的电平为预设电平,通过所述数据线从所述第一中断控制器的第一寄存器中读取第一中断号。
本实施例提供的中断控制方法,通过在中断控制器中设置交互模块,实现中断控制器之间的数据交互,从而无需处理器对各中断控制器的寄存器进行读写,缩短了处理器处理中断的耗时,提高了系统性能。
以下结合图4、图8a-8j和图9,对本实施例提供的中断控制方法进行示例说明。
示例性的,如图4所示,中断信息交互模块的定义如下,
中断信息交互模块中的T表示发送模块,用于向对端中断控制器发送中断消息。
中断信息交互模块中的R表示接收模块,用于接收对端中断控制器发送的中断消息。
T和R之间可以采用多种方式进行信号传输,例如总线或单线,以下以采用单根信号线传输信号为例。
T每次传输发送一个中断信息数据包,数据包可以包含第一数量的命令和第二数量的数据,例如可以包括8个比特的命令和16个比特的数据。
示例性的,实际应用中,中断信息数据包可以包括以下两种:
命令:0x01数据:中断号A,表示向对端中断控制器触发一个中断号为A的中断。
命令:0x02数据:中断号A,表示向对端终止一个中断号为A的中断。
通过映射关系将中断控制器2的中断号映射到中断控制器1中,比如中断控制器1本地支持8192个中断,中断号为0~8191,级联的中断控制器2支持512个中断号,中断号为0~511。那么可以将0~511映射在8191后的8192~8703。
当中断控制器2的0号中断触发时,中断控制器2通过中断信息交互模块向中断控制器1发送的中断信息数据包可以为:
命令:0x01数据:0x0
中断控制器1收到这个数据包后,得知中断控制器2触发了一个中断号为0的中断,并将该中断映射为8192号中断存储在寄存器中。
系统外部设备触发中断的流程如下:
如图8a所示,外设出现紧急事件需要通知中央处理器处理,外设主动改变其与中断控制器2相连的中断线电平。
如图8b所示,中断控制器2感知到其与外设相连的中断线电平变化后,将这条中断线对应的中断号1记录在自己内部的寄存器中,并通过中断信息交互模块中的T向对端发送中断信息数据包。
命令:0x01数据:0x1。
如图8c所示,中断控制器1的中断信息交互模块R收到中断控制器2发送过来的数据包后,解析后得知中断控制器2触发了中断号1的中断,并将这个中断号1映射为本地的中断号8193记录在寄存器中,并主动改变其与中央处理器相连的中断线电平。
如图8d所示,中央处理器接收到这个中断,终止其正在执行的程序,跳转到中央处理器的中断服务程序中执行。
中断服务程序执行的过程如下:
如图8e所示,中央处理器中断服务程序会关闭自己的中断响应功能以防止中断嵌套,并通过系统总线读取中断控制器1中的寄存器,获取中断控制器1中保存的中断号信息,然后中央处理器跳转到中断控制器1中断号8193所对应的中断服务程序中执行。
如图8f所示,进入到中断控制器1中断号8193所对应的中断服务程序中执行后,找到对应外设注册的中断服务程序,此时中央处理器就可以实际去处理外设的事务,处理完成后外设将释放与中断控制器2相连的中断线,中断线回到初始电平。中央处理器跳转回到中断控制器1中断号8193所对应的中断服务程序中执行。
如图8g所示,回到中断控制器1中断号8193所对应的中断服务程序中后,中央处理器通过系统总线写中断控制器1中的寄存器告知中断控制器1,中断号8193已经处理完成,随后中断控制器1释放其与中央处理器相连的中断线,中断线回到初始状态。中央处理器跳转回到中央处理器中断服务程序中执行。
如图8h所示,回到中央处理器中断服务程序中后,中央处理器打开自己的中断响应功能,来响应下一次的中断。至此中央处理器处理完成外设发过来的一次中断并回到原本运行的程序中继续执行。
如图8i所示,中央处理器通过系统总线写中断控制器1中的寄存器告知中断控制器1,中断号8193已经处理完成后,中断控制器1将中断号8193反映射到中断控制器2的中断号1,通过中断信息交互模块中的T向对端发送中断信息数据包:
命令:0x02数据:0x1。
如图8j所示,中断控制器2收到这个命令包后,得知当前中断号1的中断已经处理完成。
图9为本申请实施例提供的中断控制方法中处理器的跳转流程示意图。如图9所示,中央处理器的处理中断的时间变短了,不需要再去读取级联的中断控制器的寄存器了,在中断级联越多的系统中可以更多节约中央处理器处理中断的时间。中断控制器之间的交互将交由中断交互模块进行,中央处理器并不参与。
本申请实施例提供的中断控制方法,能够缩短中央处理器处理中断的耗时,提高系统性能,越大型的中断级联系统优化越显著,并且就别可扩展性,一个中断控制器可以有多个中断交互模块,支持级联多个中断控制器,中断信息交互模块功能简单,只需要两根信号线,交互只需要两个中断信息数据包,实现简单,成本低。
图10为本申请实施例提供的第一中断控制器的结构示意图。如图10所示,该第一中断控制器100包括:第一接收模块1001以及第一存储模块1002。
第一接收模块1001,用于接收第二中断控制器发送的第一中断号;所述第一中断号包括中断源对应的中断接口的标识信息;
第一存储模块1002,用于将所述第一中断号存储在所述第一中断控制器的第一寄存器中,以使处理器从所述第一寄存器中读取所述第一中断号,根据所述第一中断号对所述中断源进行中断处理。
本申请实施例提供的中断控制设备,通过在中断控制器中设置交互模块,实现中断控制器之间的数据交互,从而无需处理器对各中断控制器的寄存器进行读写,缩短了处理器处理中断的耗时,提高了系统性能。
在一些实施例中,所述第一中断号还包括命令类型;所述命令类型用于指示触发所述中断源的中断,或完成所述中断源的中断。
在一些实施例中,第一存储模块1002具体用于:基于预设的映射关系,将所述第一寄存器中与所述第一中断号对应的位进行置位;所述映射关系包括所述第一寄存器中多个位与多个中断接口之间的对应关系,其中,不同位对应不同中断接口,所述多个中断接口包括多个中断控制器设置的中断接口。
在一些实施例中,设备100还包括处理模块(未示出),处理模块用于接收处理器发送的第二中断号;所述第二中断号用于指示对所述第一中断号对应的中断源已完成中断处理;将所述第二中断号存储在所述第一寄存器中;将所述第二中断号发送给所述第二中断控制器,以使所述第二中断控制器将所述第二中断号存储在所述中断源对应的中断控制器的第二寄存器中。
本申请实施例提供的中断控制设备,可用于执行上述以第一中断控制器为执行主体的方法实施例,其实现原理和技术效果类似,本实施例此处不再赘述。
图11为本申请实施例提供的第二中断控制器的结构示意图。如图11所示,该第二中断控制器110包括:发送模块1101。
发送模块1101,用于向第一中断控制器发送第一中断号,以使所述第一中断控制器将所述第一中断号存储在所述第一中断控制器的第一寄存器中;所述第一中断号包括中断源对应的中断接口的标识信息。
本申请实施例提供的中断控制设备,通过在中断控制器中设置交互模块,实现中断控制器之间的数据交互,从而无需处理器对各中断控制器的寄存器进行读写,缩短了处理器处理中断的耗时,提高了系统性能。
在一些实施例中,设备110还包括第二接收模块(未示出),第二接收模块,用于接收第三中断控制器发送的所述第一中断号。
在一些实施例中,设备110还包括第二存储模块(未示出),第二存储模块用于若所述第一中断号对应的中断控制器为第二中断控制器,则将所述第一中断号存储在所述第二控制器的第二寄存器中;接收所述第一中断控制器发送的第二中断号;所述第二中断号用于指示对所述第一中断号对应的中断源已完成中断处理;将所述第二中断号存储在所述第二控制器的第二寄存器中。
本申请实施例提供的中断控制设备,可用于执行上述以第二中断控制器为执行主体的方法实施例,其实现原理和技术效果类似,本实施例此处不再赘述。
图12为本申请实施例提供的处理器的结构示意图。如图12所示,该中断控制设备120包括:读取模块1201以及处理模块1202。
读取模块1201,用于从第一中断控制器的第一寄存器中读取第一中断号;所述第一中断号是第二中断控制器发送给所述第一中断控制器的,包括中断源对应的中断接口的标识信息;
处理模块1202,用于根据所述第一中断号对所述中断源进行中断处理。
本申请实施例提供的中断控制设备,通过在中断控制器中设置交互模块,实现中断控制器之间的数据交互,从而无需处理器对各中断控制器的寄存器进行读写,缩短了处理器处理中断的耗时,提高了系统性能。
在一些实施例中,所述处理器与所述第一中断控制器之间的电连接包括中断线连接和数据线连接;读取模块1201具体用于:响应于所述中断线的电平为预设电平,通过所述数据线从所述第一中断控制器的第一寄存器中读取第一中断号。
本申请实施例提供的中断控制设备,可用于执行上述以处理器为执行主体的方法实施例,其实现原理和技术效果类似,本实施例此处不再赘述。
图13为本申请实施例提供的中断控制设备的硬件结构示意图,该设备130包括:处理器1301、第一中断控制器1302和第二中断控制器1303;
所述第二中断控制1303,用于向所述第一中断控制器发送第一中断号;
所述第一中断控制器1302,用于接收所述第二中断控制器发送的第一中断号;所述第一中断号包括中断源对应的中断接口的标识信息;将所述第一中断号存储在所述第一中断控制器的第一寄存器中;
所述处理器1301,用于从所述第一寄存器中读取所述第一中断号,根据所述第一中断号对所述中断源进行中断处理。
本实施例提供的中断控制设备的工作原理可以参考上述方法实施例的介绍,此处不再赘述。
本申请实施例提供的中断控制设备,通过在中断控制器中设置交互模块,实现中断控制器之间的数据交互,从而无需处理器对各中断控制器的寄存器进行读写,缩短了处理器处理中断的耗时,提高了系统性能。
在示例性实施例中,设备130可以被一个或多个应用专用集成电路(ASIC)、数字信号处理器(DSP)、数字信号处理设备(DSPD)、可编程逻辑器件(PLD)、现场可编程门阵列(FPGA)、控制器、微控制器、微处理器或其他电子元件实现,用于执行上述方法。
在示例性实施例中,还提供了一种包括指令的非临时性计算机可读存储介质,例如包括指令的存储器,上述指令可由设备130的处理器1301执行以完成上述方法。例如,所述非临时性计算机可读存储介质可以是ROM、随机存取存储器(RAM)、CD-ROM、磁带、软盘和光数据存储设备等。
上述的计算机可读存储介质,上述可读存储介质可以是由任何类型的易失性或非易失性存储设备或者它们的组合实现,如静态随机存取存储器(SRAM),电可擦除可编程只读存储器(EEPROM),可擦除可编程只读存储器(EPROM),可编程只读存储器(PROM),只读存储器(ROM),磁存储器,快闪存储器,磁盘或光盘。可读存储介质可以是通用或专用计算机能够存取的任何可用介质。
一种示例性的可读存储介质耦合至处理器,从而使处理器能够从该可读存储介质读取信息,且可向该可读存储介质写入信息。当然,可读存储介质也可以是处理器的组成部分。处理器和可读存储介质可以位于专用集成电路(Application Specific IntegratedCircuits,简称:ASIC)中。当然,处理器和可读存储介质也可以作为分立组件存在于设备中。
本领域普通技术人员可以理解:实现上述各方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成。前述的程序可以存储于一计算机可读取存储介质中。该程序在执行时,执行包括上述各方法实施例的步骤;而前述的存储介质包括:ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。
本申请实施例还提供一种计算机程序产品,包括计算机程序,所述计算机程序被处理器执行时,实现如上中断控制设备执行的中断控制方法。
最后应说明的是:以上各实施例仅用以说明本申请的技术方案,而非对其限制;尽管参照前述各实施例对本申请进行了详细的说明,本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改,或者对其中部分或者全部技术特征进行等同替换;而这些修改或者替换,并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。
Claims (10)
1.一种中断控制方法,其特征在于,应用于第一中断控制器,所述第一中断控制器包括第一寄存器,所述方法包括:
接收第二中断控制器发送的第一中断号;所述第一中断号包括中断源对应的中断接口的标识信息;
将所述第一中断号存储在所述第一寄存器中,以使处理器从所述第一寄存器中读取所述第一中断号,根据所述第一中断号对所述中断源进行中断处理;
所述将所述第一中断号存储在所述第一寄存器中,包括:
基于预设的映射关系,将所述第一寄存器中与所述第一中断号对应的位进行置位;所述映射关系包括所述第一寄存器中多个位与多个中断接口之间的对应关系,其中,不同位对应不同中断接口,所述多个中断接口包括多个中断控制器设置的中断接口。
2.根据权利要求1所述的方法,其特征在于,所述第一中断号还包括命令类型;所述命令类型用于指示触发所述中断源的中断,或完成所述中断源的中断。
3.根据权利要求1或2所述的方法,其特征在于,所述将所述第一中断号存储在所述第一寄存器中之后,还包括:
接收处理器发送的第二中断号;所述第二中断号用于指示对所述第一中断号对应的中断源已完成中断处理;
将所述第二中断号存储在所述第一寄存器中;
将所述第二中断号发送给所述第二中断控制器,以使所述第二中断控制器将所述第二中断号存储在所述中断源对应的中断控制器的第二寄存器中。
4.一种中断控制方法,其特征在于,应用于处理器,所述方法包括:
从第一中断控制器的第一寄存器中读取第一中断号;所述第一中断号是第二中断控制器发送给所述第一中断控制器的,包括中断源对应的中断接口的标识信息;
根据所述第一中断号对所述中断源进行中断处理;
所述第一寄存器中的所述第一中断号,是基于预设的映射关系,将所述第一寄存器中与所述第一中断号对应的位进行置位得到的;所述映射关系包括所述第一寄存器中多个位与多个中断接口之间的对应关系,其中,不同位对应不同中断接口,所述多个中断接口包括多个中断控制器设置的中断接口。
5.根据权利要求4所述的方法,其特征在于,所述处理器与所述第一中断控制器之间的电连接包括中断线连接和数据线连接;所述从第一中断控制器的第一寄存器中读取第一中断号,包括:
响应于所述中断线的电平为预设电平,通过所述数据线从所述第一中断控制器的第一寄存器中读取第一中断号。
6.一种第一中断控制器,其特征在于,包括:
接收模块,用于接收第二中断控制器发送的第一中断号;所述第一中断号包括中断源对应的中断接口的标识信息;
存储模块,用于将所述第一中断号存储在所述第一中断控制器的第一寄存器中,以使处理器从所述第一寄存器中读取所述第一中断号,根据所述第一中断号对所述中断源进行中断处理;
所述存储模块,具体用于基于预设的映射关系,将所述第一寄存器中与所述第一中断号对应的位进行置位;所述映射关系包括所述第一寄存器中多个位与多个中断接口之间的对应关系,其中,不同位对应不同中断接口,所述多个中断接口包括多个中断控制器设置的中断接口。
7.一种处理器,其特征在于,包括:
读取模块,用于从第一中断控制器的第一寄存器中读取第一中断号;所述第一中断号是第二中断控制器发送给所述第一中断控制器的,包括中断源对应的中断接口的标识信息;
处理模块,用于根据所述第一中断号对所述中断源进行中断处理;
所述第一寄存器中的所述第一中断号,是基于预设的映射关系,将所述第一寄存器中与所述第一中断号对应的位进行置位得到的;所述映射关系包括所述第一寄存器中多个位与多个中断接口之间的对应关系,其中,不同位对应不同中断接口,所述多个中断接口包括多个中断控制器设置的中断接口。
8.一种中断控制设备,其特征在于,包括:处理器、第一中断控制器和第二中断控制器;
所述第二中断控制,用于向所述第一中断控制器发送第一中断号;
所述第一中断控制器,用于接收所述第二中断控制器发送的第一中断号;所述第一中断号包括中断源对应的中断接口的标识信息;将所述第一中断号存储在所述第一中断控制器的第一寄存器中;
所述处理器,用于从所述第一寄存器中读取所述第一中断号,根据所述第一中断号对所述中断源进行中断处理;
所述第一寄存器中的所述第一中断号,是基于预设的映射关系,将所述第一寄存器中与所述第一中断号对应的位进行置位得到的;所述映射关系包括所述第一寄存器中多个位与多个中断接口之间的对应关系,其中,不同位对应不同中断接口,所述多个中断接口包括多个中断控制器设置的中断接口。
9.一种计算机可读存储介质,其特征在于,所述计算机可读存储介质中存储有计算机执行指令,当处理器执行所述计算机执行指令时,实现如权利要求1至5任一项所述的中断控制方法。
10.一种计算机程序产品,包括计算机程序,其特征在于,所述计算机程序被处理器执行时实现权利要求1至5任一项所述的中断控制方法。
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Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103761145A (zh) * | 2009-01-26 | 2014-04-30 | 超威半导体公司 | 用于各个处理器的辅助中断虚拟化的访客中断控制器 |
CN113282397A (zh) * | 2021-06-25 | 2021-08-20 | 厦门紫光展锐科技有限公司 | 外设的中断处理方法及设备 |
CN115168256A (zh) * | 2022-08-04 | 2022-10-11 | 昆仑芯(北京)科技有限公司 | 中断控制方法、中断控制器、电子设备、介质和芯片 |
WO2022247198A1 (zh) * | 2021-05-28 | 2022-12-01 | 上海阵量智能科技有限公司 | 中断分发器、数据处理芯片、中断分发及数据处理方法 |
-
2023
- 2023-10-25 CN CN202311395798.XA patent/CN117407059B/zh active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103761145A (zh) * | 2009-01-26 | 2014-04-30 | 超威半导体公司 | 用于各个处理器的辅助中断虚拟化的访客中断控制器 |
WO2022247198A1 (zh) * | 2021-05-28 | 2022-12-01 | 上海阵量智能科技有限公司 | 中断分发器、数据处理芯片、中断分发及数据处理方法 |
CN113282397A (zh) * | 2021-06-25 | 2021-08-20 | 厦门紫光展锐科技有限公司 | 外设的中断处理方法及设备 |
CN115168256A (zh) * | 2022-08-04 | 2022-10-11 | 昆仑芯(北京)科技有限公司 | 中断控制方法、中断控制器、电子设备、介质和芯片 |
Non-Patent Citations (1)
Title |
---|
基于FPGA的中断控制器设计;吴志勇;刘继平;郭元兴;;通信技术;20181110(第11期);全文 * |
Also Published As
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