WO2025192183A1 - 半導体複合基板及びその製造方法 - Google Patents

半導体複合基板及びその製造方法

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WO2025192183A1
WO2025192183A1 PCT/JP2025/005210 JP2025005210W WO2025192183A1 WO 2025192183 A1 WO2025192183 A1 WO 2025192183A1 JP 2025005210 W JP2025005210 W JP 2025005210W WO 2025192183 A1 WO2025192183 A1 WO 2025192183A1
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sic
substrate
layer
composite substrate
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English (en)
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拓滋 前川
脩斗 荒木
満 森本
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Rohm Co Ltd
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Rohm Co Ltd
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    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/36—Carbides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/60—Schottky-barrier diodes 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P52/00—Grinding, lapping or polishing of wafers, substrates or parts of devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass

Definitions

  • This disclosure relates to a semiconductor composite substrate and a method for manufacturing the same.
  • SiC-based devices such as Schottky barrier diodes (SBDs) and MOSFETs have been used for power control applications.
  • the single-crystal SiC substrates on which such SiC-based devices are formed are generally manufactured using a sublimation recrystallization method known as the modified Lely method.
  • this method has the drawback of low efficiency in crystal growth and wafer processing, resulting in high manufacturing costs. Therefore, to reduce manufacturing costs, SiC composite substrates have sometimes been manufactured by laminating a single-crystal SiC layer onto a polycrystalline SiC substrate.
  • Patent Document 1 describes a technique for bonding a thinned single-crystal SiC layer to a polycrystalline SiC substrate with low defects, and then growing a single-crystal SiC epitaxial layer on the thinned single-crystal SiC layer.
  • Patent Document 2 describes a technique for bonding a single-crystal SiC layer to a polycrystalline SiC substrate with an adhesive layer formed by plasma processing.
  • edges of the semiconductor layer may chip and generate dust during handling.
  • the present disclosure has been proposed in light of the above-mentioned circumstances, and aims to provide a semiconductor composite substrate formed by laminating a semiconductor layer on a semiconductor substrate, which does not generate dust even when handled, and a method for manufacturing the same.
  • the semiconductor composite substrate disclosed herein includes a semiconductor substrate and a semiconductor layer embedded in the semiconductor substrate so that its top surface is exposed.
  • the method for manufacturing a semiconductor composite substrate disclosed herein includes the steps of attaching a semiconductor layer to at least one main surface of a support substrate, forming a polycrystalline semiconductor layer on at least one main surface so as to cover the semiconductor layer, removing the support substrate, and forming a bevel in the polycrystalline semiconductor layer.
  • FIG. 1 is a cross-sectional view of a semiconductor composite substrate according to this embodiment.
  • FIG. 2 is a cross-sectional view of a semiconductor composite substrate according to the first modification.
  • FIG. 3A is a process diagram of the method for manufacturing a semiconductor composite substrate according to this embodiment.
  • FIG. 3B is a process diagram of the method for manufacturing a semiconductor composite substrate according to this embodiment.
  • FIG. 3C is a process diagram of the method for manufacturing a semiconductor composite substrate according to this embodiment.
  • FIG. 3D is a process diagram of the method for manufacturing a semiconductor composite substrate according to this embodiment.
  • FIG. 3E is a process diagram of the method for manufacturing a semiconductor composite substrate according to this embodiment.
  • FIG. 3F is a process diagram of the method for manufacturing a semiconductor composite substrate according to this embodiment.
  • FIG. 3A is a process diagram of the method for manufacturing a semiconductor composite substrate according to this embodiment.
  • FIG. 3B is a process diagram of the method for manufacturing a semiconductor composite substrate according to this embodiment
  • FIG. 3G is a process diagram of the method for manufacturing a semiconductor composite substrate according to this embodiment.
  • FIG. 3H is a process diagram of the method for manufacturing a semiconductor composite substrate according to this embodiment.
  • FIG. 3I is a process diagram of the method for manufacturing a semiconductor composite substrate according to this embodiment.
  • FIG. 3J is a process diagram of the method for manufacturing a semiconductor composite substrate according to this embodiment.
  • FIG. 4A is a process diagram of a method for manufacturing a semiconductor composite substrate according to the first modification.
  • FIG. 4B is a process diagram of the method for manufacturing a semiconductor composite substrate according to the first modification.
  • FIG. 4C is a process diagram of the method for manufacturing a semiconductor composite substrate according to the first modification.
  • FIG. 4A is a process diagram of a method for manufacturing a semiconductor composite substrate according to the first modification.
  • FIG. 4B is a process diagram of the method for manufacturing a semiconductor composite substrate according to the first modification.
  • FIG. 4C is a process diagram of the method for
  • FIG. 5A is a process diagram of a method for manufacturing a semiconductor composite substrate according to the second modification.
  • FIG. 5B is a process diagram of the method for manufacturing a semiconductor composite substrate according to the second modification.
  • FIG. 6A is a process diagram of a method for manufacturing a semiconductor composite substrate according to the third modification.
  • FIG. 6B is a process diagram of the method for manufacturing a semiconductor composite substrate according to the third modification.
  • FIG. 6C is a process diagram of the method for manufacturing a semiconductor composite substrate according to the third modification.
  • FIG. 7 is a cross-sectional view of a Schottky barrier diode.
  • FIG. 8 is a cross-sectional view of a trench FET.
  • FIG. 9 is a cross-sectional view of a planar FET.
  • the semiconductor substrate and semiconductor layer constituting the semiconductor composite substrate are both described as being made of SiC, but the semiconductors constituting these are not limited to SiC and may be made of other types of semiconductors.
  • the SiC crystal in this embodiment is assumed to be of the 4H crystal polytype, but is not limited to this and may be of other crystal polytypes such as 6H and 3C.
  • SiC composite substrate 10 is a cross-sectional view of a SiC composite substrate 10 according to the present embodiment.
  • the SiC composite substrate 10 according to the present embodiment is composed of a polycrystalline SiC substrate 11 and a single-crystal SiC layer 12 embedded in the polycrystalline SiC substrate 11 so that a top surface 12a of the single-crystal SiC layer 12 is exposed.
  • the top surface 12a of the single-crystal SiC layer 12 is located within the top surface 11a of the polycrystalline SiC substrate 11, and the side surface 12b of the single-crystal SiC layer 12 is covered by the polycrystalline SiC substrate 11.
  • the SiC composite substrate 10 has a disk-like shape with a diameter of 100 mm or more, and the peripheral edges are beveled to create a rounded chamfer.
  • the thickness of the polycrystalline SiC substrate 11 is 100 ⁇ m or more, and may be 350 ⁇ m or more, or 1000 ⁇ m or less.
  • the thickness of the single-crystal SiC layer 12 is 1 ⁇ m or more, and may be 10 ⁇ m or more.
  • the polycrystalline SiC substrate 11 may be formed by chemical vapor deposition (CVD).
  • the single-crystal SiC layer 12 may be an epitaxial layer formed by remote epitaxial growth or by sublimation.
  • the top surface 12a of the single-crystal SiC layer 12 may be a (0001) Si-face.
  • the polycrystalline SiC substrate 11 is doped with n-type impurities of Group V elements such as nitrogen, phosphorus, and arsenic.
  • the concentration of the n-type impurities in the polycrystalline SiC substrate 11 is in the range of 5 ⁇ 10 18 /cm 3 to 2 ⁇ 10 22 /cm 3.
  • the single-crystal SiC layer 12 is also doped with n-type impurities.
  • the concentration of the n-type impurities in the single-crystal SiC layer 12 is in the range of 5 ⁇ 10 14 /cm 3 to 2 ⁇ 10 17 /cm 3.
  • the number density of SiC in the polycrystalline SiC substrate 11 and the single-crystal SiC layer 12 is approximately 4.8 ⁇ 10 22 /cm 3 .
  • a buffer layer 12c may be formed from the bottom surface of the single-crystal SiC layer 12 to a predetermined height.
  • the concentration of n-type impurities in the buffer layer 12c may be 2 ⁇ 10 17 /cm 3 to 5 ⁇ 10 18 /cm 3.
  • the polycrystalline SiC substrate 11 may be replaced by a polycrystalline semiconductor substrate made of a compound semiconductor such as GaN
  • the single-crystal SiC layer 12 may be replaced by a single-crystal semiconductor layer made of a semiconductor such as Si.
  • the single-crystal SiC layer 12 may be replaced by a polycrystalline SiC layer made of polycrystals.
  • the single-crystal SiC layer 12 is embedded in the top surface 11a of the polycrystalline SiC substrate 11, and the side surfaces of the single-crystal SiC layer 12 are covered by the polycrystalline SiC substrate 11. Therefore, when the SiC composite substrate 10 is handled, the edge of the single-crystal SiC layer 12 does not chip and generate dust. Furthermore, damage to the SiC composite substrate 10 caused by cracks originating from the edge of the single-crystal SiC layer 12 can be prevented. This makes it possible to improve the yield in the manufacturing process of the SiC composite substrate 10.
  • SiC composite substrate 10 of the present embodiment does not require chamfering of the edges of the single crystal SiC layer as in conventional SiC composite substrates, thereby reducing manufacturing costs.
  • the amount of n-type impurity added to polycrystalline SiC substrate 11 is in the range of 5 ⁇ 10 18 /cm 3 to 2 ⁇ 10 22 /cm 3.
  • polycrystalline SiC substrate 11 is used as a substrate layer, and because the amount of n-type impurity added to polycrystalline SiC substrate 11 is greater than the usual amount, it is possible to reduce the on-resistance without grinding the substrate layer to reduce its thickness.
  • the buffer layer 12c extends from the bottom surface of the single-crystal SiC layer 12 to a predetermined height, the buffer layer 12c is interposed between the substrate layer and drift layer formed by the polycrystalline SiC substrate 11 and the single-crystal SiC layer 12 when a semiconductor device is constructed using the SiC composite substrate 10, and controls the carrier density, thereby suppressing the occurrence of defects that increase the on-resistance.
  • FIG. 2 is a cross-sectional view showing a SiC composite substrate 10 of Modified Example 1.
  • the SiC composite substrate 10 of Modified Example 1 differs from the SiC composite substrate 10 shown in Figure 1 in that the single-crystal SiC layer 12 protrudes from the top surface 11a of the polycrystalline SiC substrate 11, and part of the side surface 12b of the single-crystal SiC layer 12 adjacent to the top surface 12a of the single-crystal SiC layer 12 is also exposed from the top surface 11a of the polycrystalline SiC substrate 11, together with the top surface 12a.
  • the other configuration of the SiC composite substrate 10 of Modified Example 1 is similar to that of the SiC composite substrate 10 shown in Figure 1, and therefore common reference numerals will be used to designate corresponding components.
  • the single-crystal SiC layer 12 is also embedded in the top surface 11a of the polycrystalline SiC substrate 11, and part of the side surface 12b of the single-crystal SiC layer 12 is covered by the polycrystalline SiC substrate 11.
  • the part of the side surface of the single-crystal SiC layer 12 covered by the polycrystalline SiC substrate 11 is protected from exposure by the polycrystalline SiC substrate 11, and the part of the side surface 12b of the single-crystal SiC layer 12 exposed from the top surface 11a of the polycrystalline SiC substrate 11 is also supported by the polycrystalline SiC substrate 11 that surrounds it directly below. This reduces dust generation caused by chipping of the edge of the single-crystal SiC layer 12 during handling.
  • a single-crystal SiC substrate 21 is provided.
  • the single-crystal SiC substrate may have a top surface 21a that is the (0001) Si-face.
  • the edge of the single-crystal SiC substrate 21 is beveled to provide a rounded chamfer.
  • the single-crystal SiC substrate 21 may be fabricated by sublimation deposition.
  • graphene is deposited on the surface of the single-crystal SiC substrate 21, including the top surface 21a, to form a graphene film 25.
  • the graphene film 25 has a layered structure in which graphene is loosely bonded by van der Waals forces, and is composed of 0 layers or several layers of graphene formed on the 0 layer that are covalently bonded to SiC on the surface of the single-crystal SiC substrate 21. Because the single-crystal SiC substrate 21 is placed on a stand (not shown), the graphene film 25 is not formed on the bottom surface 21b that contacts the stand.
  • a SiC epitaxial layer 26 made of single-crystal SiC is grown to cover the graphene film 25.
  • the SiC epitaxial layer 26 is formed by a remote epitaxy method in which the crystal structure of the top surface 21 a of the single-crystal SiC substrate 21 is transferred by van der Waals forces exerted through the thin graphene film 25, which has zero to several layers.
  • n-type impurities are added to the source gas for the SiC epitaxial layer 26, so that the SiC epitaxial layer 26 contains the n-type impurities at a concentration ranging from 5 ⁇ 10 14 /cm 3 to 2 ⁇ 10 17 /cm 3 .
  • the graphene film 25 and SiC epitaxial layer 26 stacked on the shoulder portion 21c of the single crystal SiC substrate 21 are removed so as to expose the shoulder portion 21c.
  • the graphene film 25 and SiC epitaxial layer 26 may be removed by polishing the surface of the single crystal SiC substrate 21 on which the graphene film 25 and SiC epitaxial layer 26 are formed.
  • the graphene film 25 and SiC epitaxial layer 26 formed on the top surface 21a of the single crystal SiC substrate 21 are separated from the graphene film 25 and SiC epitaxial layer 26 covering other portions of the single crystal SiC substrate 21.
  • the SiC epitaxial layer 26 is peeled off from the graphene film 25 stacked on the top surface 21a of the single-crystal SiC substrate 21.
  • the graphene film 25 and SiC epitaxial layer 26 formed on the top surface 21a of the single-crystal SiC substrate 21 are separated from the graphene film 25 and SiC epitaxial layer 26 covering the rest of the single-crystal SiC substrate 21, so only the SiC epitaxial layer 26 formed on the top surface 21a of the single-crystal SiC substrate 21 can be peeled off.
  • the SiC epitaxial layer 26 can be easily peeled off from the graphene film 25 by depositing a stress layer on the SiC epitaxial layer 26 to apply stress.
  • the stress layer deposited on the SiC epitaxial layer 26 is removed after the SiC epitaxial layer 26 is peeled off.
  • SiC epitaxial layers 26 are attached to the top surface 31a and bottom surface 31b of a support substrate 31 made of graphite.
  • the SiC epitaxial layer 26 is peeled off from the graphene film 25 laminated on the top surface 21a of the single-crystal SiC substrate 21 in Figure 3E.
  • polycrystalline SiC is deposited by CVD on the surface of support substrate 31 so as to cover SiC epitaxial layer 26 attached to top surface 31a and bottom surface 31b of support substrate 31, thereby forming polycrystalline SiC layer 35.
  • a stacked body 40 is formed with polycrystalline SiC layer 35 formed on the surface of support substrate 31.
  • n-type impurities are added to the source gas for polycrystalline SiC layer 35 so that polycrystalline SiC layer 35 contains n-type impurities at a concentration in the range of 5 ⁇ 10 18 /cm 3 to 2 ⁇ 10 22 /cm 3 .
  • the polycrystalline SiC layer 35 on the side of the laminate 40 is ground away until the side of the support substrate 31 is exposed.
  • the side of the support substrate 31 is exposed on the side surface 40a formed on the side of the laminate 40 by grinding.
  • the stack 40 As shown in Figure 3I, the stack 40, with the side of the support substrate 31 exposed from the side surface 40a, is heated in an atmospheric environment, and the support substrate 31, which is made of graphite, is burned and removed. By removing the support substrate 31, the SiC epitaxial layer 26 and polycrystalline SiC layer 35 stacked on the top surface 31a and bottom surface 31b of the support substrate 31 are separated into a first block 41 and a second block 42, respectively.
  • first block 41 and the second block 42 are beveled to chamfer their respective ends.
  • the beveled first block 41 and second block 42 are each constructed by stacking a SiC epitaxial layer 26 on a polycrystalline SiC layer 35, with the top surface 26a of the SiC epitaxial layer 26 located within the top surface 35a of the polycrystalline SiC layer 35 and the side surface 26b of the SiC epitaxial layer 26 being covered by the polycrystalline SiC layer 35.
  • the first block 41 and second block 42 shown in Figure 3J each correspond to the SiC composite substrate 10 shown in Figure 1.
  • the polycrystalline SiC layer 35 and SiC epitaxial layer 26 in the first block 41 and second block 42 correspond to the polycrystalline SiC substrate 11 and single-crystal SiC layer 12 of the SiC composite substrate 10, respectively.
  • SiC epitaxial layer 26 is fabricated by remote epitaxy in the steps of Figures 3A to 3E, and SiC epitaxial layer 26 is attached to support substrate 31 in the step of Figure 3F, but the method for manufacturing SiC composite substrate 10 is not limited to this.
  • a single-crystal SiC layer fabricated by sublimation may be attached to support substrate 31, and the steps shown in Figure 3F and subsequent steps may be carried out.
  • the method for manufacturing a SiC composite substrate 10 makes it possible to manufacture a SiC composite substrate 10, as shown in FIG. 1, in which a single-crystal SiC layer 12 is embedded in the top surface 11a of a polycrystalline SiC substrate 11 and the side surfaces of the single-crystal SiC layer 12 are covered by the polycrystalline SiC substrate 11.
  • the side surfaces 12b of the single-crystal SiC layer 12 are covered by the polycrystalline SiC substrate 11, so that the edge of the single-crystal SiC layer 12 does not chip and generate dust when the SiC composite substrate 10 is handled.
  • damage to the SiC composite substrate 10 caused by cracks originating from the edge of the single-crystal SiC layer 12 can be prevented. This improves the yield in the manufacturing process of the SiC composite substrate 10.
  • the manufacturing method of the SiC composite substrate of Variation 1 will be described with reference to Figures 4A to 4C.
  • the manufacturing method of Variation 1 replaces the steps shown in Figures 3C to 3E.
  • the other steps, such as those shown in Figures 3A to 3B and Figures 3F to 3J, are the same as the manufacturing method described above.
  • the graphene film 25 formed on the surface of the single-crystal SiC substrate 21 excluding the bottom surface 21b in the step of FIG. 3B is removed from the shoulder portion 21c of the single-crystal SiC substrate 21 so that the shoulder portion 21c of the single-crystal SiC substrate 21 is exposed.
  • the graphene film 25 may be removed by polishing the surface of the single-crystal SiC substrate 21 on which the graphene film 25 is formed.
  • the graphene film 25 formed on the top surface 21a of the single-crystal SiC substrate 21 is separated from the graphene film 25 covering the other portions of the single-crystal SiC substrate 21.
  • a SiC epitaxial layer 26 made of single-crystal SiC is grown on the entire surface of the single-crystal SiC substrate 21, excluding the bottom surface 21b, so as to cover the graphene film 25.
  • the SiC epitaxial layer 26 is deposited directly on the shoulder portion 21c of the single-crystal SiC substrate 21, but on the top surface 21a, the SiC epitaxial layer 26 is formed by a remote epitaxy method, in which the crystalline structure of the top surface 21a of the single-crystal SiC substrate 21 is transferred by van der Waals forces exerted through a thin graphene film 25 consisting of zero to several layers.
  • n-type impurities are added to the source gas for the SiC epitaxial layer 26, so that the SiC epitaxial layer 26 contains the n-type impurity at a concentration ranging from 5 ⁇ 10 14 /cm 3 to 2 ⁇ 10 17 /cm 3 .
  • the SiC epitaxial layer 26 is peeled off from the graphene film 25 stacked on the top surface 21a of the single-crystal SiC substrate 21.
  • the SiC epitaxial layer 26 is formed directly on the shoulder portion 21c of the single-crystal SiC substrate 21, but on the top surface 21a, the SiC epitaxial layer 26 is formed via the graphene film 25.
  • the SiC epitaxial layer 26 can be easily peeled off from the graphene film 25 by depositing a stress layer on the SiC epitaxial layer 26 to apply stress.
  • the stress layer deposited on the SiC epitaxial layer 26 is removed after the SiC epitaxial layer 26 is peeled off. After this process is completed, proceed to the process shown in Figure 3F described above.
  • the graphene film 25 formed on the shoulder portion 21c of the single crystal SiC substrate 21 is removed in the step shown in FIG. 4A to expose the shoulder portion 21c of the single crystal SiC substrate 21.
  • the step shown in FIG. 3D two layers, the graphene film 25 and the SiC epitaxial layer 26 formed on the shoulder portion 21c of the single crystal SiC substrate 21, are removed, whereas in the step of FIG. 4A of Modification 1, it is sufficient to remove only the graphene film 25 from the shoulder portion 21c of the single crystal SiC substrate 21, reducing the workload of the step of exposing the shoulder portion 21c of the single crystal SiC substrate 21.
  • the manufacturing method of the SiC composite substrate of Variation 2 will be described with reference to Figures 5A and 5B.
  • the manufacturing method of Variation 2 replaces the steps shown in Figures 3H and 3I.
  • the other steps shown in Figures 3A to 3G and 3J are the same as the manufacturing method described above.
  • the laminate 40 is cut at a cross section sandwiched between the top surface 31a and bottom surface 31b of the support substrate 31, ensuring a predetermined gap between them.
  • the support substrate 31 which was surrounded by the polycrystalline SiC layer 35 in the laminate 40, is exposed.
  • the laminate 40 cut in Figure 5A is heated in an atmospheric environment, and the support substrate 31, which is made of graphite, is burned and removed. With the support substrate 31 removed, the SiC epitaxial layer 26 and polycrystalline SiC layer 35 stacked on the top surface 31a and bottom surface 31b of the support substrate 31 are separated into a first block 41 and a second block 42, respectively. After this process is completed, the process proceeds to the process shown in Figure 3J described above.
  • the support substrate 31 is exposed by cutting the laminate 40.
  • the support substrate 31 is exposed by grinding the sides of the laminate 40 down to the support substrate 31, whereas in the manufacturing method of variant 2, it is sufficient to only cut the laminate 40 to expose the support substrate 31, thereby reducing the workload in the process of exposing the support substrate 31.
  • the manufacturing method of the SiC composite substrate of Variation 3 will be described with reference to Figures 6A to 6C.
  • the manufacturing method of Variation 3 replaces the steps shown in Figures 3D to 3G.
  • the other steps shown in Figures 3A to 3C and Figures 3H to 3J are the same as the manufacturing method described above.
  • the portions of the SiC epitaxial layer 26 formed to cover the graphene film 25 in the process shown in FIG. 3C that cover the top 21a and shoulder 21c of the single-crystal SiC substrate 21 are peeled off. Because the graphene film 25 has a layered structure in which graphene is loosely bonded, the SiC epitaxial layer 26 can be easily peeled off from the graphene film 25 by depositing a stress layer on the SiC epitaxial layer 26 and applying stress. The stress layer deposited on the SiC epitaxial layer 26 is removed after the SiC epitaxial layer 26 is peeled off.
  • the peeled SiC epitaxial layer 26 has a dish-like shape that rises or falls toward the edges, because the portions that covered not only the top 21a but also the shoulder 21c of the single-crystal SiC substrate 21 were peeled off.
  • the rising or falling portions of the SiC epitaxial layer 26 will be referred to as the rising portions.
  • the SiC epitaxial layer 26 peeled off in the process shown in Figure 6A is attached to the top surface 31a and bottom surface 31b of the support substrate 31 made of graphite.
  • the SiC epitaxial layer 26 is attached to the support substrate 31 with the rising portion facing outward.
  • polycrystalline SiC is deposited by CVD on the surface of support substrate 31 so as to cover SiC epitaxial layer 26 attached to top surface 31a and bottom surface 31b of support substrate 31, thereby forming polycrystalline SiC layer 35.
  • a stacked body 40 is formed with polycrystalline SiC layer 35 formed on the surface of support substrate 31.
  • n-type impurities are added to the source gas for polycrystalline SiC layer 35 so that polycrystalline SiC layer 35 contains n-type impurities at a concentration ranging from 5 ⁇ 10 18 /cm 3 to 2 ⁇ 10 22 /cm 3.
  • the SiC epitaxial layer 26 is peeled off from the graphene film 25 without going through the step of exposing the shoulder portion 21c of the single crystal SiC substrate 21.
  • the step of removing the graphene film 25 and SiC epitaxial layer 26 formed on the shoulder portion 21c of the single crystal SiC substrate 21 is not required, thereby reducing the number of steps in the manufacturing method.
  • the semiconductor device of this embodiment uses a SiC composite substrate 10 as shown in FIG. 1, with the polycrystalline SiC substrate 11 of the SiC composite substrate 10 serving as a substrate layer and the single-crystal SiC layer 12 serving as a drift layer.
  • a buffer layer 12c is further provided on the SiC composite substrate 10 as shown in FIG. 1, the buffer layer 12c is interposed between the substrate layer and the drift layer.
  • examples of electronic devices using the SiC composite substrate 10 including a Schottky barrier diode (SBD), a trench metal oxide field effect transistor (MOSFET), and a planar MOSFET.
  • SBD Schottky barrier diode
  • MOSFET trench metal oxide field effect transistor
  • the SBD 50 is fabricated using the SiC composite substrate 10 shown in FIG. 1.
  • the SiC composite substrate 10 is formed by stacking a polycrystalline SiC substrate 11 and a single-crystal SiC layer 12.
  • the polycrystalline SiC substrate 11 is doped to a high concentration of n + type in the range of 5 ⁇ 10 / cm3 to 2 ⁇ 10 / cm3 to form a substrate layer
  • the single-crystal SiC layer 12 is doped to a low concentration of n- type in the range of 5 ⁇ 10 / cm3 to 2 ⁇ 10 / cm3 to form a drift layer.
  • the buffer layer 12c is doped to a medium concentration of n- type in the range of 2 ⁇ 10 / cm3 to 5 ⁇ 10 / cm3 .
  • the bottom surface of the polycrystalline SiC substrate 11 is covered with a cathode electrode 51 , and the cathode electrode 51 is connected to a cathode terminal K.
  • the top surface 12a of the single-crystal SiC layer 12 is provided with a contact hole 53 that exposes a portion of the single-crystal SiC layer 12 as a body region 52, and a field insulating film 55 is formed in a field region 54 surrounding the body region 52.
  • the field insulating film 55 is made of SiO2 (silicon oxide) but may be made of other insulators such as silicon nitride (SiN).
  • An anode electrode 56 is formed on the field insulating film 55 and is connected to an anode terminal A.
  • the SiC composite substrate 10 is formed by stacking a polycrystalline SiC substrate 11 and a single-crystal SiC layer 12.
  • the polycrystalline SiC substrate 11 is doped to a high concentration of n + type in the range of 5 ⁇ 10 /cm to 2 ⁇ 10 /cm to form a substrate layer
  • the single-crystal SiC layer 12 is doped to a low concentration of n- type in the range of 5 ⁇ 10 /cm to 2 ⁇ 10 / cm to form a drift layer.
  • the buffer layer 12c is doped to a medium concentration of n- type in the range of 2 ⁇ 10 /cm to 5 ⁇ 10 /cm.
  • the bottom surface of the polycrystalline SiC substrate 11 is covered with a drain electrode 61 , which is connected to a drain terminal D.
  • a p-type body region 62 is formed on the top surface 12a of the single-crystal SiC layer 12.
  • the portion of the single-crystal SiC layer 12 on the polycrystalline SiC substrate 11 side of the body region 62 is a lightly doped n - type drain region 63 (12) that remains as the single-crystal SiC layer 12.
  • a gate trench 64 is formed in the single-crystal SiC layer 12. The gate trench 64 penetrates the body region 62 from the top surface 12a of the single-crystal SiC layer 12, and its deepest portion reaches the drain region 63 (12).
  • a gate insulating film 65 is formed on the inner surface of the gate trench 64 and on the top surface 12a of the single-crystal SiC layer 12, covering the entire inner surface of the gate trench 64.
  • the inside of the gate insulating film 65 is filled with, for example, polysilicon, thereby embedding a gate electrode 66 in the gate trench 64.
  • a gate terminal G is connected to the gate electrode 66.
  • a highly doped n + type source region 67 is formed in a surface layer portion of the body region 62, forming part of the side surface of the gate trench 64.
  • a highly doped p+ type body contact region 68 is formed in the single - crystal SiC layer 12, extending from the top surface 12a thereof through the source region 67 and connected to the body region 62.
  • An interlayer insulating film 71 made of SiO2 is formed on the single-crystal SiC layer 12.
  • a source electrode 73 is connected to the source region 67 and the body contact region 68 via a contact hole 72 formed in the interlayer insulating film 71.
  • a source terminal S is connected to the source electrode 73.
  • the gate electrode 66 By applying a predetermined voltage (a voltage equal to or greater than the gate threshold voltage) to the gate electrode 66 while generating a predetermined potential difference between the source electrode 73 and the drain electrode 61 (between the source and drain), the electric field from the gate electrode 66 can form a channel near the interface with the gate insulating film 65 in the body region 62. This allows current to flow between the source electrode 73 and the drain electrode 61, turning on the trench MOSFET 60.
  • a predetermined voltage a voltage equal to or greater than the gate threshold voltage
  • FIG. 9 is a cross-sectional view of a planar MOSFET 80.
  • the planar MOSFET 80 is fabricated using the SiC composite substrate 10 shown in FIG. 1.
  • the SiC composite substrate 10 is formed by stacking a polycrystalline SiC substrate 11 and a single-crystal SiC layer 12.
  • the polycrystalline SiC substrate 11 is doped to a high concentration of n + type in the range of 5 ⁇ 10 18 /cm 3 to 2 ⁇ 10 22 /cm 3 to form a substrate layer
  • the single-crystal SiC layer 12 is doped to a low concentration of n - type in the range of 5 ⁇ 10 14 /cm 3 to 2 ⁇ 10 17 /cm 3 to form a drift layer.
  • the buffer layer 12c is doped to a medium concentration of n type in the range of 2 ⁇ 10 17 /cm 3 to 5 ⁇ 10 18 /cm 3 .
  • the bottom surface of the polycrystalline SiC substrate 11 is covered with a drain electrode 81 , and the drain electrode 81 is connected to a drain terminal D.
  • a p-type body region 82 is formed in a well shape on the top surface 12a of the single-crystal SiC layer 12.
  • the portion of the single-crystal SiC layer 12 on the polycrystalline SiC substrate 11 side of the body region 82 is a lightly doped n - type drain region 83 (12), with the single-crystal SiC layer 12 remaining intact.
  • a highly doped n + type source region 84 is formed in the surface layer of the body region 82, spaced apart from the periphery of the body region 82.
  • a highly doped p + type body contact region 85 is formed inside the source region 84. The body contact region 85 penetrates the source region 84 in the depth direction and is connected to the body region 82.
  • a gate insulating film 86 is formed on the top surface 12a of the single-crystal SiC layer 12.
  • the gate insulating film 86 covers the portion of the body region 82 that surrounds the source region 84 (the peripheral portion of the body region 82) and the outer periphery of the source region 84.
  • a gate electrode 87 made of, for example, polysilicon is formed on the gate insulating film 86.
  • the gate electrode 87 faces the peripheral portion of the body region 82, with the gate insulating film 86 in between.
  • a gate terminal G is connected to the gate electrode 87.
  • An interlayer insulating film 88 made of SiO2 is formed on the single-crystal SiC layer 12.
  • a source electrode 92 is connected to the source region 84 and the body contact region 85 via a contact hole 91 formed in the interlayer insulating film 88.
  • a source terminal S is connected to the source electrode 92.
  • the gate electrode 87 By applying a predetermined voltage (a voltage equal to or greater than the gate threshold voltage) to the gate electrode 87 while generating a predetermined potential difference between the source electrode 92 and the drain electrode 81 (between the source and drain), the electric field from the gate electrode 87 can form a channel near the interface with the gate insulating film 86 in the body region 82. This allows current to flow between the source electrode 92 and the drain electrode 81, turning the planar MOSFET 80 on.
  • a predetermined voltage a voltage equal to or greater than the gate threshold voltage
  • the semiconductor device of this embodiment uses a SiC composite substrate 10, as shown in FIG. 1, in which a single-crystal SiC layer 12 is embedded in the top surface 11a of a polycrystalline SiC substrate 11 and the side surfaces of the single-crystal SiC layer 12 are covered by the polycrystalline SiC substrate 11. Because the side surfaces 12b of the single-crystal SiC layer 12 are covered by the polycrystalline SiC substrate 11, the edges of the single-crystal SiC layer 12 are not chipped and generate dust when the SiC composite substrate 10 is handled. Furthermore, damage to the SiC composite substrate 10 caused by cracks originating from the edges of the single-crystal SiC layer 12 can be prevented. This improves the yield in the manufacturing process of the SiC composite substrate 10 and ultimately reduces the cost of semiconductor devices using the single-crystal SiC layer 12.
  • the amount of n-type impurity added to polycrystalline SiC substrate 11 is in the range of 5 ⁇ 10 18 /cm 3 to 2 ⁇ 10 22 /cm 3.
  • the amount of n-type impurity added to polycrystalline SiC substrate 11, which serves as a substrate layer is greater than the usual amount, so that the on-resistance can be reduced without reducing the thickness of the substrate layer by grinding.
  • the SiC composite substrate 10 includes a polycrystalline SiC substrate 11 and a single-crystal SiC layer 12 embedded in the polycrystalline SiC substrate 11 so that a top surface 12a of the single-crystal SiC layer 12 is exposed. Since the single-crystal SiC layer 12 is embedded and protected in the polycrystalline SiC substrate 11, dust generation caused by chipping of the edge of the single-crystal SiC layer 12 during handling is reduced.
  • the top surface 12a of the single-crystal SiC layer 12 is located within the top surface 11a of the polycrystalline SiC substrate 11.
  • the top surface of the single-crystal SiC layer 12 is located within the top surface 11a of the polycrystalline SiC substrate 11 and is protected by the polycrystalline SiC substrate 11, thereby reducing dust generation caused by chipping of the edge of the single-crystal SiC layer 12 during handling.
  • the polycrystalline SiC substrate 11 includes a single-crystal semiconductor or a polycrystalline semiconductor.
  • the polycrystalline SiC substrate 11 may also be made of a single-crystal semiconductor or a polycrystalline semiconductor.
  • the single-crystal SiC layer 12 includes a single-crystal semiconductor.
  • the single-crystal SiC layer may also be made of a single-crystal semiconductor.
  • the polycrystalline SiC substrate (11) and the single-crystal SiC layer (12) contain SiC.
  • the polycrystalline SiC substrate (11) and the single-crystal SiC layer (12) are made of SiC.
  • the polycrystalline SiC substrate (11) has a thickness of 100 ⁇ m or more.
  • the thickness of the polycrystalline SiC substrate 11 is 350 ⁇ m or more.
  • the polycrystalline SiC substrate (11) has a thickness of 1000 ⁇ m or less.
  • the method for manufacturing a SiC composite substrate 10 includes the steps of attaching a SiC epitaxial layer 26 to the top surface 31 a and bottom surface 31 b of a support substrate 31, forming a polycrystalline SiC layer 35 on the top surface 31 a and bottom surface 31 b of the support substrate 31 so as to cover the SiC epitaxial layer 26, removing the support substrate 31, and forming a bevel in the polycrystalline SiC layer 35.
  • the method can manufacture a SiC composite substrate 10 in which the polycrystalline SiC layer 35 and the SiC epitaxial layer 26 form a polycrystalline SiC substrate 11 and a single-crystal SiC layer 12, respectively. Because the single-crystal SiC layer 12 of the SiC composite substrate 10 is embedded and protected in the polycrystalline SiC substrate 11, dust generation due to chipping of the edge of the single-crystal SiC layer 12 during handling is reduced.
  • SiC epitaxial layer 26 attached to support substrate 31 is manufactured by a process including the steps of providing single-crystal SiC substrate 21, forming SiC epitaxial layer 26 on top surface 21 a of single-crystal SiC substrate 21, and peeling off SiC epitaxial layer 26 from single-crystal SiC substrate 21.
  • SiC epitaxial layer 26 corresponding to single-crystal SiC layer 12 can be manufactured.
  • the method for manufacturing the SiC composite substrate 10 according to Supplementary Note 19 further includes a step of forming a graphene film 25 on the surface of the single-crystal SiC substrate 21, wherein the step of forming the SiC epitaxial layer 26 forms the SiC epitaxial layer 26 with the graphene film 25 interposed between the surface of the single-crystal SiC substrate 21, and the step of peeling off the SiC epitaxial layer 26 peels off the SiC epitaxial layer 26 from the graphene film 25 interposed between the single-crystal SiC substrate 21.
  • a high-quality single crystal can be formed using a remote epitaxy method.
  • (Appendix 21) A semiconductor device including the SiC composite substrate 10 according to any one of appendices 1 to 17, and using the semiconductor layer of the SiC composite substrate 10 as a drift layer. Since the single-crystal SiC layer 12 is embedded and protected in the polycrystalline SiC substrate 11, dust generation due to chipping of the edge of the single-crystal SiC layer 12 during handling is reduced, and the yield in the manufacturing process of the SiC composite substrate 10 can be improved, thereby reducing the cost of semiconductor devices using the single-crystal SiC layer 12.

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Abstract

ＳｉＣ複合基板は、多結晶ＳｉＣ基板と、多結晶ＳｉＣ基板にその頂面が露出するように埋め込まれた単結晶ＳｉＣ層とを有し、単結晶ＳｉＣ層の側面は、多結晶ＳｉＣ基板によって覆われていてもよく、単結晶ＳｉＣ層の頂面は、多結晶ＳｉＣ基板の頂面内にあってもよく、単結晶ＳｉＣ層は多結晶ＳｉＣ基板によって保護されている。

Description

半導体複合基板及びその製造方法
　本開示は、半導体複合基板及びその製造方法に関する。
　従来、電力制御の用途にショットキーバリアダイオード（Schottky barrier diode：SBD）、ＭＯＳＦＥＴのようなＳｉＣ系デバイスが提供されている。このようなＳｉＣ系デバイスが形成される単結晶ＳｉＣ基板は、主に改良レーリー法（modified Lely method）と呼ばれる昇華再結晶化法で製造されることが一般的である。しかし、この方法は結晶成長及びウェハ加工の効率が低く製造コストが高くなるという課題がある。そこで、製造コストを低減するために、多結晶ＳｉＣ基板に単結晶ＳｉＣ層を積層したＳｉＣ複合基板が製造されることがあった。
　特許文献１には、多結晶ＳｉＣ基板に単結晶ＳｉＣ薄化層を低欠陥で接合し、その後で単結晶ＳｉＣ薄化層上に単結晶ＳｉＣエピタキシャル層を成長させる技術が記載されている。特許文献２には、多結晶ＳｉＣ基板に単結晶ＳｉＣ層をプラズマ処理により形成した接着層で接合する技術が記載されている。
特許第６２０６７８６号公報 特表２０１１－５１５８２５号公報
［概要］
　多結晶ＳｉＣ基板のような半導体基板に単結晶ＳｉＣ層のような半導体層を積層してなる半導体複合基板は、ハンドリング時に半導体層の端部が欠けて発塵することがあった。
　本開示は、上述の実情に鑑みて提案されるものであって、半導体基板に半導体層を積層してなる半導体複合基板であって、ハンドリング時にも発塵しないような半導体複合基板及びその製造方法を提供することを目的とする。
　上述の課題を解決するために、本開示の半導体複合基板は、半導体基板と、半導体基板にその頂面が露出するように埋め込まれた半導体層とを含む。
　本開示の半導体複合基板の製造方法は、支持基板の少なくとも一方の主表面に半導体層を貼り付ける工程と、半導体層を覆うように少なくとも一方の主表面に多結晶半導体層を形成する工程と、支持基板を除去する工程と、多結晶半導体層にベベルを形成する工程とを含む。
図１は、本実施の形態の半導体複合基板の断面図である。 図２は、変形例１の半導体複合基板の断面図である。 図３Ａは、本実施の形態の半導体複合基板の製造方法のプロセス図である。 図３Ｂは、本実施の形態の半導体複合基板の製造方法のプロセス図である。 図３Ｃは、本実施の形態の半導体複合基板の製造方法のプロセス図である。 図３Ｄは、本実施の形態の半導体複合基板の製造方法のプロセス図である。 図３Ｅは、本実施の形態の半導体複合基板の製造方法のプロセス図である。 図３Ｆは、本実施の形態の半導体複合基板の製造方法のプロセス図である。 図３Ｇは、本実施の形態の半導体複合基板の製造方法のプロセス図である。 図３Ｈは、本実施の形態の半導体複合基板の製造方法のプロセス図である。 図３Ｉは、本実施の形態の半導体複合基板の製造方法のプロセス図である。 図３Ｊは、本実施の形態の半導体複合基板の製造方法のプロセス図である。 図４Ａは、変形例１の半導体複合基板の製造方法のプロセス図である。 図４Ｂは、変形例１の半導体複合基板の製造方法のプロセス図である。 図４Ｃは、変形例１の半導体複合基板の製造方法のプロセス図である。 図５Ａは、変形例２の半導体複合基板の製造方法のプロセス図である。 図５Ｂは、変形例２の半導体複合基板の製造方法のプロセス図である。 図６Ａは、変形例３の半導体複合基板の製造方法のプロセス図である。 図６Ｂは、変形例３の半導体複合基板の製造方法のプロセス図である。 図６Ｃは、変形例３の半導体複合基板の製造方法のプロセス図である。 図７は、ショットキーバリアダイオードの断面図である。 図８は、トレンチ型ＦＥＴの断面図である。 図９は、プレーナ型ＦＥＴの断面図である。
［詳細な説明］
　以下、半導体複合基板及びその製造装置の実施の形態について、図面を参照して詳細に説明する。本実施の形態において、半導体複合基板を構成する半導体基板及び半導体層はいずれもＳｉＣから構成されるものとして説明するが、これらを構成する半導体はＳｉＣに限らず、他の種類の半導体から構成されてもよい。また、本実施の形態におけるＳｉＣ結晶は、結晶多型の４Ｈを想定しているが、これに限らず６Ｈ、３Ｃなど他の結晶多型であってもよい。
　以下で説明する実施の形態は、包括的又は具体的な例を示すものであり、数値、形状、材料、構成要素、構成要素の設置位置及び接続形態は、一例であり、本開示に限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。さらに、図面の寸法比率は説明の都合上誇張されており、実際の比率と異なる場合がある。また、以下の実施の形態及びその変形例には、同様の構成要素が含まれている場合があり、同様の構成要素には共通の符号を付与し、重複する説明を省略する。
　（半導体複合基板）
　図１は、本実施の形態のＳｉＣ複合基板１０の断面図である。本実施の形態のＳｉＣ複合基板１０は、多結晶ＳｉＣ基板１１と、多結晶ＳｉＣ基板１１にその頂面１２ａが露出するように埋め込まれた単結晶ＳｉＣ層１２とから構成されている。単結晶ＳｉＣ層１２の頂面１２ａは多結晶ＳｉＣ基板１１の頂面１１ａ内にあり、単結晶ＳｉＣ層１２の側面１２ｂは多結晶ＳｉＣ基板１１に覆われている。
　ＳｉＣ複合基板１０は、直径が１００ｍｍ以上の円板状の形状を有し、周囲の端部はアール面取りになるようにベベル加工されている。ＳｉＣ複合基板１０において、多結晶ＳｉＣ基板１１の厚さは、１００μｍ以上であり、３５０μｍ以上であってもよく、１０００μｍ以下である。単結晶ＳｉＣ層１２の厚さは、１μｍ以上であり、１０μｍ以上であってもよい。
　多結晶ＳｉＣ基板１１は、化学気相成長法（chemical vapor deposition：ＣＶＤ）により形成されたものでもよい。単結晶ＳｉＣ層１２は、リモートエピタキシャル成長法により形成されたエピタキシャル層でもよく、昇華法により形成されたものでもよい。単結晶ＳｉＣ層１２の頂面１２ａは（０００１）面のＳｉ面であってもよい。
　多結晶ＳｉＣ基板１１には、窒素、リン、ヒ素などのＶ族元素によるｎ型不純物が添加されている。多結晶ＳｉＣ基板１１におけるｎ型不純物の濃度は、５×１０１８／ｃｍ３から２×１０２２／ｃｍ３の範囲にある。単結晶ＳｉＣ層１２にも、同様にｎ型不純物が添加されている。単結晶ＳｉＣ層１２におけるｎ型不純物の濃度は、５×１０１４／ｃｍ３から２×１０１７／ｃｍ３の範囲にある。なお、多結晶ＳｉＣ基板１１及び単結晶ＳｉＣ層１２におけるＳｉＣの個数密度は、約４．８×１０２２／ｃｍ３である。
　単結晶ＳｉＣ層１２の底面から所定高さまでは、バッファ層１２ｃとして構成してもよい。バッファ層１２ｃにおけるｎ型不純物の濃度は２×１０１７／ｃｍ３から５×１０１８／ｃｍ３としてもよい。また、ＳｉＣ複合基板１０においては、多結晶ＳｉＣ基板１１に代えてＧａＮのような化合物半導体による多結晶半導体基板で構成してもよいし、単結晶ＳｉＣ層１２に代えてＳｉのような半導体による単結晶半導体層で構成してもよい。単結晶ＳｉＣ層１２は、多結晶から構成された多結晶ＳｉＣ層に代えてもよい。
　本実施の形態のＳｉＣ複合基板１０においては、単結晶ＳｉＣ層１２は多結晶ＳｉＣ基板１１の頂面１１ａに埋め込まれ、単結晶ＳｉＣ層１２の側面は多結晶ＳｉＣ基板１１によって覆われている。したがって、ＳｉＣ複合基板１０のハンドリング時にも単結晶ＳｉＣ層１２の端部が欠けて発塵することがない。また、単結晶ＳｉＣ層１２の端部をクラック起点とするＳｉＣ複合基板１０の破損を防止することができる。このため、ＳｉＣ複合基板１０の製造工程における歩留まりを向上させることができる。
　従来のＳｉＣ複合基板においては、多結晶ＳｉＣ基板に積層された単結晶ＳｉＣ層の端部は露出していたため、ハンドリング時に単結晶ＳｉＣ層１２の端部が破損しないように単結晶ＳｉＣ層の端部を面取り加工していた。本実施の形態のＳｉＣ複合基板１０においては、単結晶ＳｉＣ層１２の側面１２ｂは露出することはなく、多結晶ＳｉＣ基板１１によって覆われて保護されている。このため、本実施の形態のＳｉＣ複合基板１０は、従来のＳｉＣ複合基板のように単結晶ＳｉＣ層の端部に面取り加工を必要としないため、製造コストを低減することができる。
　本実施の形態のＳｉＣ複合基板１０において、多結晶ＳｉＣ基板１１のｎ型不純物の添加量は５×１０１８／ｃｍ３から２×１０２２／ｃｍ３の範囲にある。ＳｉＣ複合基板１０によって半導体デバイスを構成するときに多結晶ＳｉＣ基板１１はサブストレート層とされるが、多結晶ＳｉＣ基板１１におけるｎ型不純物の添加量は通常の添加量よりも多いため、厚さを小さくするためにサブストレート層を研削することなくオン抵抗を低減することができる。
　単結晶ＳｉＣ層１２の底面から所定高さまでをバッファ層１２ｃとして構成する場合には、バッファ層１２ｃは、ＳｉＣ複合基板１０によって半導体デバイスを構成するときに多結晶ＳｉＣ基板１１及び単結晶ＳｉＣ層１２が構成するサブストレート層及びドリフト層との間に介在してキャリア密度を制御することで、オン抵抗の増加を招来する欠陥の発生を抑制することができる。
　図２は、変形例１のＳｉＣ複合基板１０を示す断面図である。変形例１のＳｉＣ複合基板１０は、単結晶ＳｉＣ層１２が多結晶ＳｉＣ基板１１の頂面１１ａから突き出し、単結晶ＳｉＣ層１２の頂面１２ａに隣接する単結晶ＳｉＣ層１２の側面１２ｂの一部も頂面１２ａとともに多結晶ＳｉＣ基板１１の頂面１１ａから露出する点が図１に示したＳｉＣ複合基板１０と相違している。変形例１のＳｉＣ複合基板１０の他の構成は、図１に示したＳｉＣ複合基板１０と同様であるので、対応する構成部材には共通する符号を附すことにする。
　変形例１のＳｉＣ複合基板においても、単結晶ＳｉＣ層１２は多結晶ＳｉＣ基板１１の頂面１１ａに埋め込まれ、単結晶ＳｉＣ層１２の側面１２ｂの一部は多結晶ＳｉＣ基板１１によって覆われている。多結晶ＳｉＣ基板１１に覆われた単結晶ＳｉＣ層１２の側面の一部は多結晶ＳｉＣ基板１１によって露出しないように保護され、多結晶ＳｉＣ基板１１の頂面１１ａから露出した単結晶ＳｉＣ層１２の側面１２ｂの一部も直下を取り囲む多結晶ＳｉＣ基板１１によって支持されている。このため、ハンドリング時に単結晶ＳｉＣ層１２の端部が欠けることによる発塵を低減することができる。
　（半導体複合基板の製造方法）
　次に、図１に示したようなＳｉＣ複合基板１０の製造方法について、図３Ａから図３Jのプロセス図を参照して説明する。最初に、図３Ａに示すように、単結晶ＳｉＣ基板２１を提供する。単結晶ＳｉＣ基板は、（０００１）面のＳｉ面を頂面２１ａとするものであってもよい。単結晶ＳｉＣ基板２１の端部は、アール面取りになるようにベベル加工されている。単結晶ＳｉＣ基板２１は、昇華法により作製されたものでもよい。
　図３Ｂに示すように、単結晶ＳｉＣ基板２１の頂面２１ａを含む表面にグラフェンを堆積させてグラフェン膜２５を形成する。グラフェン膜２５は、グラフェンがファンデルワールス力により緩く結合した層状構造を有し、単結晶ＳｉＣ基板２１の表面のＳｉＣと共有結合する０層又は０層上に形成された数層のグラフェンから構成されている。単結晶ＳｉＣ基板２１は、図示しない台に載置されているため、台に接する底面２１ｂにグラフェン膜２５は形成されない。
　図３Ｃに示すように、グラフェン膜２５を覆うように単結晶ＳｉＣによるＳｉＣエピタキシャル層２６を成長させる。ＳｉＣエピタキシャル層２６は、０層から数層の薄いグラフェン膜２５を介して及ぼされるファンデルワールス力によって単結晶ＳｉＣ基板２１の頂面２１ａの結晶構造が転写されるリモートエピタキシャル法によって形成される。ここで、ＳｉＣエピタキシャル層２６の原料ガスにはｎ型不純物を添加し、ＳｉＣエピタキシャル層２６にはｎ型不純物が５×１０１４／ｃｍ３から２×１０１７／ｃｍ３の範囲の濃度で含まれるようにする。
　図３Ｄに示すように、単結晶ＳｉＣ基板２１の肩部２１ｃが露出するように、肩部２１ｃに積層されたグラフェン膜２５及びＳｉＣエピタキシャル層２６を除去する。グラフェン膜２５及びＳｉＣエピタキシャル層２６の除去は、グラフェン膜２５及びＳｉＣエピタキシャル層２６を形成した単結晶ＳｉＣ基板２１の表面を研磨することによってもよい。単結晶ＳｉＣ基板２１の肩部２１ｃからグラフェン膜２５及びＳｉＣエピタキシャル層２６を除去することで、単結晶ＳｉＣ基板２１の頂面２１ａに形成されたグラフェン膜２５及びＳｉＣエピタキシャル層２６は、単結晶ＳｉＣ基板２１の他の部分を覆うグラフェン膜２５及びＳｉＣエピタキシャル層２６から切り離される。
　図３Ｅに示すように、単結晶ＳｉＣ基板２１の頂面２１ａに積層されたグラフェン膜２５からＳｉＣエピタキシャル層２６を剥離する。単結晶ＳｉＣ基板２１の頂面２１ａに形成されたグラフェン膜２５及びＳｉＣエピタキシャル層２６は、単結晶ＳｉＣ基板２１の他の部分を覆うグラフェン膜２５及びＳｉＣエピタキシャル層２６から切り離されているため、単結晶ＳｉＣ基板２１の頂面２１ａに形成されたＳｉＣエピタキシャル層２６だけを剥離することができる。ここで、グラフェン膜２５はグラフェンが緩く結合した層状構造を有しているため、ＳｉＣエピタキシャル層２６にストレス層を堆積して応力を及ぼすことにより、ＳｉＣエピタキシャル層２６はグラフェン膜２５から容易に剥離することができる。ＳｉＣエピタキシャル層２６に堆積したストレス層は、ＳｉＣエピタキシャル層２６を剥離した後で除去する。
　図３Ｆに示すように、黒鉛で構成された支持基板３１の頂面３１ａ及び底面３１ｂにそれぞれＳｉＣエピタキシャル層２６を貼り付ける。ＳｉＣエピタキシャル層２６は、図３Ｅにおいて単結晶ＳｉＣ基板２１の頂面２１ａに積層されたグラフェン膜２５から剥離したものである。
　図３Ｇに示すように、支持基板３１の頂面３１ａ及び底面３１ｂに貼り付けられたＳｉＣエピタキシャル層２６を覆うように支持基板３１の表面にＣＶＤにより多結晶ＳｉＣを堆積させて多結晶ＳｉＣ層３５を形成する。このように支持基板３１の表面に多結晶ＳｉＣ層３５が形成されてなる積層体４０が形成される。ここで、多結晶ＳｉＣ層３５の原料ガスにはｎ型不純物を添加し、多結晶ＳｉＣ層３５にはｎ型不純物が５×１０１８／ｃｍ３から２×１０２２／ｃｍ３の範囲の濃度で含まれるようにする。
　図３Ｈに示すように、積層体４０の側部の多結晶ＳｉＣ層３５を研削し、支持基板３１の側部が露出するまで進める。研削により積層体４０の側部に形成された側面４０ａには、支持基板３１の側部が露出している。
　図３Ｉに示すように、側面４０ａから支持基板３１の側部が露出した積層体４０を大気雰囲気中で加熱し、黒鉛から構成された支持基板３１を燃焼させて除去する。支持基板３１が除去されたことで、支持基板３１の頂面３１ａ及び底面３１ｂに積層されていたＳｉＣエピタキシャル層２６及び多結晶ＳｉＣ層３５は、それぞれ第１ブロック４１及び第２ブロック４２に切り離される。
　図３Ｊに示すように、第１ブロック４１及び第２ブロック４２にそれぞれ端部をアール面取りするベベル加工を施す。ベベル加工を施された第１ブロック４１及び第２ブロック４２は、それぞれ多結晶ＳｉＣ層３５にＳｉＣエピタキシャル層２６が積層されて構成され、ＳｉＣエピタキシャル層２６の頂面２６ａは多結晶ＳｉＣ層３５の頂面３５ａ内にあり、ＳｉＣエピタキシャル層２６の側面２６ｂは多結晶ＳｉＣ層３５によって覆われている。
　図３Ｊに示した第１ブロック４１及び第２ブロック４２は、それぞれ図１に示したＳｉＣ複合基板１０に相当している。第１ブロック４１及び第２ブロック４２における多結晶ＳｉＣ層３５及びＳｉＣエピタキシャル層２６は、それぞれＳｉＣ複合基板１０の多結晶ＳｉＣ基板１１及び単結晶ＳｉＣ層１２に対応している。
　なお、図３Ｊに示した第１ブロック４１及び第２ブロックにおいても、図１に示したＳｉＣ複合基板１０におけるバッファ層１２ｃのようにＳｉＣエピタキシャル層２６の底面から所定高さまでをバッファ層として構成することもできる。その場合には、図３Ｃに示したグラフェン膜２５上にＳｉＣエピタキシャル層２６を形成する工程において、ＳｉＣエピタキシャル層２６の頂面から所定の深さまで部分に２×１０１７／ｃｍ３から５×１０１８／ｃｍ３の範囲の濃度のｎ型不純物が含まれるように原料ガスにｎ型不純物を添加すればよい。ＳｉＣエピタキシャル層２６の頂面から所定の深さまで部分は、第１ブロック４１及び第２ブロック４２におけるＳｉＣエピタキシャル層２６の底面から所定高さに形成されるバッファ層に相当することになる。
　図３Ａから図３Ｊに示したＳｉＣ複合基板１０の製造方法においては、図３Ａから図３Ｅの工程でリモートエピタキシャル法によるＳｉＣエピタキシャル層２６を作製し、図３Ｆの工程でＳｉＣエピタキシャル層２６を支持基板３１に貼り付けていたが、ＳｉＣ複合基板１０の製造方法はこれに限られない。例えば、図３Ａから図３Ｅの工程で作製したＳｉＣエピタキシャル層２６に代えて、昇華法によって作製した単結晶ＳｉＣ層を支持基板３１に貼り付けて図３Ｆに示した工程以降を進めてもよい。
　本実施の形態のＳｉＣ複合基板１０の製造方法によると、図１に示したような、単結晶ＳｉＣ層１２が多結晶ＳｉＣ基板１１の頂面１１ａに埋め込まれ、単結晶ＳｉＣ層１２の側面が多結晶ＳｉＣ基板１１によって覆われたＳｉＣ複合基板１０を製造することができる。この製造方法によって製造したＳｉＣ複合基板１０は、単結晶ＳｉＣ層１２の側面１２ｂが多結晶ＳｉＣ基板１１によって覆われているため、ＳｉＣ複合基板１０のハンドリング時にも単結晶ＳｉＣ層１２の端部が欠けて発塵することがない。また、単結晶ＳｉＣ層１２の端部をクラック起点とするＳｉＣ複合基板１０の破損を防止することができる。このため、ＳｉＣ複合基板１０の製造工程における歩留まりを向上させることができる。
　図４Ａから図４Ｃを参照して変形例１のＳｉＣ複合基板の製造方法を説明する。変形例１の製造方法は、図３Ｃから図３Ｅに示した工程に代わるものである。図３Ａから図３Ｂ及び図３Ｆから図３Ｊに示したような他の工程は、前述した製造方法と同様である。
　図４Ａに示すように、図３Ｂの工程において単結晶ＳｉＣ基板２１の底面２１ｂを除く表面に形成されたグラフェン膜２５について、単結晶ＳｉＣ基板２１の肩部２１ｃが露出するように、肩部２１ｃに形成されたグラフェン膜２５を除去する。グラフェン膜２５の除去は、グラフェン膜２５を形成した単結晶ＳｉＣ基板２１の表面を研磨することによってもよい。単結晶ＳｉＣ基板２１の肩部２１ｃからグラフェン膜２５を除去することで、単結晶ＳｉＣ基板２１の頂面２１ａに形成されたグラフェン膜２５は、単結晶ＳｉＣ基板２１の他の部分を覆うグラフェン膜２５から切り離される。
　図４Ｂに示すように、単結晶ＳｉＣ基板２１の底面２１ｂを除く表面にグラフェン膜２５を覆うように単結晶ＳｉＣによるＳｉＣエピタキシャル層２６を成長させる。単結晶ＳｉＣ基板２１の肩部２１ｃにはＳｉＣエピタキシャル層２６が直接に堆積されるが、頂面２１ａにおいては、ＳｉＣエピタキシャル層２６は０層から数層の薄いグラフェン膜２５を介して及ぼされるファンデルワールス力によって単結晶ＳｉＣ基板２１の頂面２１ａの結晶構造が転写されるリモートエピタキシャル法によって形成される。ここで、ＳｉＣエピタキシャル層２６の原料ガスにはｎ型不純物を添加し、ＳｉＣエピタキシャル層２６にはｎ型不純物が５×１０１４／ｃｍ３から２×１０１７／ｃｍ３の範囲の濃度で含まれるようにする。
　図４Ｃに示すように、単結晶ＳｉＣ基板２１の頂部２１ａに積層されたグラフェン膜２５からＳｉＣエピタキシャル層２６を剥離する。単結晶ＳｉＣ基板２１の肩部２１ｃには直接にＳｉＣエピタキシャル層２６が形成されているが、頂面２１ａにはＳｉＣエピタキシャル層２６はグラフェン膜２５を介して形成されている。グラフェン膜２５はグラフェンが緩く結合した層状構造を有しているため、ＳｉＣエピタキシャル層２６にストレス層を堆積して応力を及ぼすことにより、ＳｉＣエピタキシャル層２６はグラフェン膜２５から容易に剥離することができる。ＳｉＣエピタキシャル層２６に堆積したストレス層は、ＳｉＣエピタキシャル層２６を剥離した後で除去する。この工程を終えると、前述した図３Ｆに示した工程に進む。
　変形例１の製造方法においては、図４Ａに示した工程において単結晶ＳｉＣ基板２１の肩部２１ｃに形成されたグラフェン膜２５を除去して単結晶ＳｉＣ基板２１の肩部２１ｃを露出させている。図３Ｄに示した工程においては単結晶ＳｉＣ基板２１の肩部２１ｃに形成されたグラフェン膜２５及びＳｉＣエピタキシャル層２６の２層の除去をしていたのに対し、変形例１の図４Ａの工程においては単結晶ＳｉＣ基板２１の肩部２１ｃからグラフェン膜２５のみを除去すれば足り、単結晶ＳｉＣ基板２１の肩部２１ｃを露出させる工程の作業の負担が低減される。
　図５Ａ及び図５Ｂを参照して変形例２のＳｉＣ複合基板の製造方法を説明する。変形例２の製造方法は、図３Ｈ及び図３Ｉに示した工程に代わるものである。図３Ａから図３Ｇ及び図３Ｊに示したような他の工程は、前述した製造方法と同様である。
　図５Ａに示すように、支持基板３１の頂面３１ａ及び底面３１ｂによって挟まれ、これらと所定の間隙を確保する断面によって積層体４０を切断する。切断によって、積層体４０において多結晶ＳｉＣ層３５に取り囲まれていた支持基板３１は露出する。図５Ｂに示すように、図５Ａで切断した積層体４０を大気雰囲気中で加熱し、黒鉛から構成された支持基板３１を燃焼させて除去する。支持基板３１が除去されたことで、支持基板３１の頂面３１ａ及び底面３１ｂに積層されていたＳｉＣエピタキシャル層２６及び多結晶ＳｉＣ層３５は、それぞれ第１ブロック４１及び第２ブロック４２に切り離される。この工程を終えると、前述した図３Ｊに示した工程に進む。
　変形例２の製造方法においては、図５Ａに示したように、積層体４０を切断することで支持基板３１を露出させている。図３Ｈに示した工程では積層体４０の側部を支持基板３１に達するまで研削することで支持基板３１を露出させていたのに対し、変形例２の製造方法では支持基板３１を露出させるために積層体４０を切断するだけで足りるため、支持基板３１を露出させる工程の作業の負担が軽減される。
　図６Ａから図６Ｃを参照して変形例３のＳｉＣ複合基板の製造方法を説明する。変形例３の製造方法は、図３Ｄから図３Ｇに示した工程に代わるものである。図３Ａから図３Ｃ及び図３Ｈから図３Ｊに示したような他の工程は、前述した製造方法と同様である。
　図６Ａに示すように、図３Ｃに示した工程においてグラフェン膜２５を覆うように形成したＳｉＣエピタキシャル層２６の内で、単結晶ＳｉＣ基板２１の頂部２１ａ及び肩部２１ｃを覆う部分を剥離する。グラフェン膜２５はグラフェンが緩く結合した層状構造を有しているため、ＳｉＣエピタキシャル層２６にストレス層を堆積して応力を及ぼすことにより、ＳｉＣエピタキシャル層２６はグラフェン膜２５から容易に剥離することができる。ＳｉＣエピタキシャル層２６に堆積したストレス層は、ＳｉＣエピタキシャル層２６を剥離した後で除去する。剥離したＳｉＣエピタキシャル層２６は、単結晶ＳｉＣ基板２１の頂部２１ａだけでなく肩部２１ｃを覆っていた部分を剥離したため、端部に近付くと立ち上がる又は立ち下がる平皿状の形状を有している。以下では、ＳｉＣエピタキシャル層２６における立ち上がる又は立ち下がる部分を立ち上がり部と称することにする。
　図６Ｂに示すように、黒鉛で構成された支持基板３１の頂面３１ａ及び底面３１ｂにそれぞれ図６Ａに示した工程で剥離したＳｉＣエピタキシャル層２６を貼り付ける。ここで、ＳｉＣエピタキシャル層２６は、立ち上がり部が外側に向かうように支持基板３１に貼り付けられる。
　図６Ｃに示すように、支持基板３１の頂面３１ａ及び底面３１ｂに貼り付けられたＳｉＣエピタキシャル層２６を覆うように支持基板３１の表面にＣＶＤにより多結晶ＳｉＣを堆積させて多結晶ＳｉＣ層３５を形成する。このように支持基板３１の表面に多結晶ＳｉＣ層３５が形成されてなる積層体４０が形成される。ここで、多結晶ＳｉＣ層３５の原料ガスにはｎ型不純物を添加し、多結晶ＳｉＣ層３５にはｎ型不純物が５×１０１８／ｃｍ３から２×１０２２／ｃｍ３の範囲の濃度で含まれるようにする。この工程を終えると、前述した図３Ｈに示した工程に進む。
　変形例３の製造方法においては、図６Ａに示したように、単結晶ＳｉＣ基板２１の肩部２１ｃを露出させる工程を経ることなくグラフェン膜２５からＳｉＣエピタキシャル層２６を剥離している。変形例３の製造方法では図３Ｄに示したように単結晶ＳｉＣ基板２１の肩部２１ｃに形成されたグラフェン膜２５及びＳｉＣエピタキシャル層２６を除去する工程が必要ないため、製造方法の工数が低減される。
　（半導体デバイス）
　次に、半導体デバイスの実施の形態について説明する。本実施の形態の半導体デバイスは図１に示したようなＳｉＣ複合基板１０を用い、ＳｉＣ複合基板１０の多結晶ＳｉＣ基板１１をサブストレート層とし、単結晶ＳｉＣ層１２をドリフト層として構成したものである。図１に示したようにＳｉＣ複合基板１０にバッファ層１２ｃがさらに設けられている場合には、サブストレート層とドリフト層との間にバッファ層１２ｃが介在する。以下では、ＳｉＣ複合基板１０を用いた電子デバイスとして、ショットキーバリアダイオード（Schottky barrier diode：ＳＢＤ）、トレンチ型ＭＯＳＦＥＴ（metal oxide field effect transistor）及びプレーナ型ＭＯＳＦＥＴの例について説明する。
　図７は、ＳＢＤ５０の断面図である。ＳＢＤ５０は、図１に示したＳｉＣ複合基板１０を用いて作製したものである。ＳＢＤ５０においては、多結晶ＳｉＣ基板１１及び単結晶ＳｉＣ層１２が積層されたＳｉＣ複合基板１０において、多結晶ＳｉＣ基板１１は５×１０１８／ｃｍ３から２×１０２２／ｃｍ３の範囲の高濃度のｎ＋型にドーピングされてサブストレート層となり、単結晶ＳｉＣ層１２は５×１０１４／ｃｍ３から２×１０１７／ｃｍ３の範囲の低濃度のｎ－型にドーピングされてドリフト層となっている。バッファ層１２ｃは、２×１０１７／ｃｍ３から５×１０１８／ｃｍ３の範囲の中濃度のｎ型にドーピングされている。多結晶ＳｉＣ基板１１の底面は、カソード電極５１で覆われ、カソード電極５１はカソード端子Ｋに接続されている。
　単結晶ＳｉＣ層１２の頂面１２ａは、単結晶ＳｉＣ層１２の一部をボディ領域５２として露出させるコンタクトホール５３を備え、ボディ領域５２を取り囲むフィールド領域５４には、フィールド絶縁膜５５が形成されている。フィールド絶縁膜５５は、ＳｉＯ２（酸化シリコン）から構成されるが、窒化シリコン（ＳｉＮ）等、他の絶縁物から構成されてもよい。このフィールド絶縁膜５５上には、アノード電極５６が形成され、アノード電極５６はアノード端子Ａに接続されている。
　単結晶ＳｉＣ層１２の頂面１２ａ近傍（表層部）には、アノード電極５６に接するようにｐ型のＪＴＥ（junction termination extension）構造５７が形成されている。ＪＴＥ構造５７は、フィールド絶縁膜５５のコンタクトホール５３の内外に跨るように、コンタクトホール５３の輪郭に沿って形成されている。
　図８は、トレンチ型ＭＯＳＦＥＴ６０の断面図である。トレンチ型ＭＯＳＦＥＴ６０は、図１に示したＳｉＣ複合基板１０を用いて作製したものである。トレンチ型ＭＯＳＦＥＴ６０においては、多結晶ＳｉＣ基板１１及び単結晶ＳｉＣ層１２が積層されたＳｉＣ複合基板１０において、多結晶ＳｉＣ基板１１は５×１０１８／ｃｍ３から２×１０２２／ｃｍ３の範囲の高濃度のｎ＋型にドーピングされてサブストレート層となり、単結晶ＳｉＣ層１２は５×１０１４／ｃｍ３から２×１０１７／ｃｍ３の範囲の低濃度のｎ－型にドーピングされてドリフト層となっている。バッファ層１２ｃは、２×１０１７／ｃｍ３から５×１０１８／ｃｍ３の範囲の中濃度のｎ型にドーピングされている。多結晶ＳｉＣ基板１１の底面は、ドレイン電極６１で覆われ、ドレイン電極６１はドレイン端子Ｄに接続されている。
　単結晶ＳｉＣ層１２の頂面１２ａには、ｐ型のボディ領域６２が形成されている。単結晶ＳｉＣ層１２において、ボディ領域６２に対して多結晶ＳｉＣ基板１１側の部分は、単結晶ＳｉＣ層１２のままの状態が維持された、低濃度にドーピングされたｎ-型のドレイン領域６３（１２）である。単結晶ＳｉＣ層１２には、ゲートトレンチ６４が形成されている。ゲートトレンチ６４は、単結晶ＳｉＣ層１２の頂面１２ａからボディ領域６２を貫通し、その最深部がドレイン領域６３（１２）に達している。
　ゲートトレンチ６４の内面及び単結晶ＳｉＣ層１２の頂面１２ａには、ゲートトレンチ６４の内面全域を覆うようにゲート絶縁膜６５が形成されている。そして、ゲート絶縁膜６５の内側を、たとえばポリシリコンで充填することによって、ゲートトレンチ６４内にゲート電極６６が埋設されている。ゲート電極６６には、ゲート端子Ｇが接続されている。
　ボディ領域６２の表層部には、ゲートトレンチ６４の側面の一部を形成する高濃度にドーピングされたｎ+型のソース領域６７が形成されている。また、単結晶ＳｉＣ層１２には、その頂面１２ａからソース領域６７を貫通し、ボディ領域６２に接続される高濃度にドーピングされたｐ+型のボディコンタクト領域６８が形成されている。
　単結晶ＳｉＣ層１２上には、ＳｉＯ2からなる層間絶縁膜７１が形成されている。層間絶縁膜７１に形成されたコンタクトホール７２を介して、ソース電極７３がソース領域６７及びボディコンタクト領域６８に接続されている。ソース電極７３には、ソース端子Ｓが接続されている。
　ソース電極７３とドレイン電極６１との間（ソース－ドレイン間）に所定の電位差を発生させた状態で、ゲート電極６６に所定の電圧（ゲート閾値電圧以上の電圧）を印加することにより、ゲート電極６６からの電界によりボディ領域６２におけるゲート絶縁膜６５との界面近傍にチャネルを形成することができる。これにより、ソース電極７３とドレイン電極６１との間に電流を流すことができ、トレンチ型ＭＯＳＦＥＴ６０をオン状態にさせることができる。
　図９は、プレーナ型ＭＯＳＦＥＴ８０の断面図である。プレーナ型ＭＯＳＦＥＴ８０は、図１に示したＳｉＣ複合基板１０を用いて作製したものである。プレーナ型ＭＯＳＦＥＴ８０においては、多結晶ＳｉＣ基板１１及び単結晶ＳｉＣ層１２が積層されたＳｉＣ複合基板１０において、多結晶ＳｉＣ基板１１は５×１０１８／ｃｍ３から２×１０２２／ｃｍ３の範囲の高濃度のｎ＋型にドーピングされてサブストレート層となり、単結晶ＳｉＣ層１２は５×１０１４／ｃｍ３から２×１０１７／ｃｍ３の範囲の低濃度のｎ－型にドーピングされてドリフト層となっている。バッファ層１２ｃは、２×１０１７／ｃｍ３から５×１０１８／ｃｍ３の範囲の中濃度のｎ型にドーピングされている。多結晶ＳｉＣ基板１１の底面は、ドレイン電極８１で覆われ、ドレイン電極８１はドレイン端子Ｄに接続されている。
　単結晶ＳｉＣ層１２の頂面１２ａには、ｐ型のボディ領域８２がウェル状に形成されている。単結晶ＳｉＣ層１２において、ボディ領域８２に対して多結晶ＳｉＣ基板１１側の部分は、単結晶ＳｉＣ層１２そのままの状態が維持された、低濃度にドーピングされたｎ-型のドレイン領域８３（１２）である。ボディ領域８２の表層部には、高濃度にドーピングされたｎ+型のソース領域８４がボディ領域８２の周縁と間隔を空けて形成されている。ソース領域８４の内側には、高濃度にドーピングされたｐ+型のボディコンタクト領域８５が形成されている。ボディコンタクト領域８５は、ソース領域８４を深さ方向に貫通し、ボディ領域８２に接続されている。
　単結晶ＳｉＣ層１２の頂面１２ａには、ゲート絶縁膜８６が形成されている。ゲート絶縁膜８６は、ボディ領域８２におけるソース領域８４を取り囲む部分（ボディ領域８２の周縁部）及びソース領域８４の外周縁を覆っている。ゲート絶縁膜８６上には、たとえばポリシリコンからなるゲート電極８７が形成されている。ゲート電極８７は、ゲート絶縁膜８６を挟んでボディ領域８２の周縁部に対向している。ゲート電極８７には、ゲート端子Ｇが接続される。
　単結晶ＳｉＣ層１２上には、ＳｉＯ2からなる層間絶縁膜８８が形成されている。層間絶縁膜８８に形成されたコンタクトホール９１を介して、ソース電極９２がソース領域８４及びボディコンタクト領域８５に接続されている。ソース電極９２には、ソース端子Ｓが接続されている。
　ソース電極９２とドレイン電極８１との間（ソース－ドレイン間）に所定の電位差を発生させた状態で、ゲート電極８７に所定の電圧（ゲート閾値電圧以上の電圧）を印加することにより、ゲート電極８７からの電界によりボディ領域８２におけるゲート絶縁膜８６との界面近傍にチャネルを形成することができる。これにより、ソース電極９２とドレイン電極８１との間に電流を流すことができ、プレーナ型ＭＯＳＦＥＴ８０をオン状態にさせることができる。
　本実施の形態の半導体デバイスは、図１に示したような、単結晶ＳｉＣ層１２が多結晶ＳｉＣ基板１１の頂面１１ａに埋め込まれ、単結晶ＳｉＣ層１２の側面が多結晶ＳｉＣ基板１１によって覆われたＳｉＣ複合基板１０を用いたものである。ＳｉＣ複合基板１０は、単結晶ＳｉＣ層１２の側面１２ｂが多結晶ＳｉＣ基板１１によって覆われているため、ＳｉＣ複合基板１０のハンドリング時にも単結晶ＳｉＣ層１２の端部が欠けて発塵することがない。また、単結晶ＳｉＣ層１２の端部をクラック起点とするＳｉＣ複合基板１０の破損を防止することができる。このため、ＳｉＣ複合基板１０の製造工程における歩留まりを向上させることができ、ひいては単結晶ＳｉＣ層１２を用いた半導体デバイスのコストを削減することができる。
　本実施の形態のＳｉＣ複合基板１０において、多結晶ＳｉＣ基板１１のｎ型不純物の添加量は５×１０１８／ｃｍ３から２×１０２２／ｃｍ３の範囲にある。ＳｉＣ複合基板１０によって半導体デバイスを構成するときにサブストレート層とされる多結晶ＳｉＣ基板１１におけるｎ型不純物の添加量は通常の添加量よりも多いため、研削によりサブストレート層の厚さを小さくすることなくオン抵抗を低減することができる。
　以上、本開示について詳細に説明したが、当業者にとっては、本開示が本開示中に説明した実施形態に限定されるものではないということは明らかである。一実施形態の一つ又は複数の要素を別の実施形態の一つ又は複数の要素と組み合わせることができる。本開示は、請求の範囲の記載により定まる本開示の趣旨及び範囲を逸脱することなく修正及び変更態様として実施することができる。したがって、本開示の記載は、例示説明を目的とするものであり、本開示に対して何ら制限的な意味を有するものではない。
　（付記１）
　ＳｉＣ複合基板１０は、多結晶ＳｉＣ基板１１と、多結晶ＳｉＣ基板１１にその頂面１２ａが露出するように埋め込まれた単結晶ＳｉＣ層１２とを含む。単結晶ＳｉＣ層１２は多結晶ＳｉＣ基板１１に埋め込まれて保護されているため、ハンドリング時に単結晶ＳｉＣ層１２の端部が欠けることによる発塵が低減される。
　（付記２）
　付記１に記載のＳｉＣ複合基板１０であって、単結晶ＳｉＣ層１２の側面１２ｂは、多結晶ＳｉＣ基板１１によって覆われている。単結晶ＳｉＣ基板２１の側面１２ｂは多結晶ＳｉＣ基板１１によって覆われて保護されているため、ハンドリング時に単結晶ＳｉＣ層１２の端部が欠けることによる発塵が低減される。
　（付記３）
　付記１又は２に記載のＳｉＣ複合基板１０であって、単結晶ＳｉＣ層１２の頂面１２ａは、多結晶ＳｉＣ基板１１の頂面１１ａ内にある。単結晶ＳｉＣ層１２の頂面は多結晶ＳｉＣ基板１１の頂面１１ａ内にあり、多結晶ＳｉＣ基板１１によって保護されているため、ハンドリング時に単結晶ＳｉＣ層１２の端部が欠けることによる発塵が低減される。
　（付記４）
　付記１又は２に記載のＳｉＣ複合基板１０であって、単結晶ＳｉＣ層１２は、少なくともその一部が多結晶ＳｉＣ基板１１の頂面１１ａから突き出している。単結晶ＳｉＣ層１２は多結晶ＳｉＣ基板１１に埋め込まれて保護されているため、ハンドリング時に単結晶ＳｉＣ層１２の端部が欠けることによる発塵が低減される。
　（付記５）
　付記１から４のいずれか一項に記載のＳｉＣ複合基板１０であって、多結晶ＳｉＣ基板１１は、単結晶半導体又は多結晶半導体を含む。多結晶ＳｉＣ基板１１を単結晶半導体又は多結晶半導体で構成することもできる。
　（付記６）
　付記１から５のいずれか一項に記載のＳｉＣ複合基板１０であって、単結晶ＳｉＣ層１２は、単結晶半導体を含む。単結晶ＳｉＣ層は、単結晶半導体で構成することもできる。
　（付記７）
　付記１から６のいずれか一項に記載のＳｉＣ複合基板１０であって、多結晶ＳｉＣ基板１１及び単結晶ＳｉＣ層１２は、ＳｉＣを含む。多結晶ＳｉＣ基板１１及び単結晶ＳｉＣ層１２は、ＳｉＣで構成されている。
　（付記８）
　付記１から７のいずれか一項に記載のＳｉＣ複合基板１０であって、多結晶ＳｉＣ基板１１の厚さは１００μｍ以上である。
　（付記９）
　付記８に記載のＳｉＣ複合基板１０であって、多結晶ＳｉＣ基板１１の厚さは３５０μｍ以上である。
　（付記１０）
　付記１から９のいずれか一項に記載のＳｉＣ複合基板１０であって、多結晶ＳｉＣ基板１１の厚さは１０００μｍ以下である。
　（付記１１）
　付記１から１０のいずれか一項に記載のＳｉＣ複合基板１０であって、単結晶ＳｉＣ層１２の厚さは１μｍ以上である。
　（付記１２）
　付記１から１１のいずれか一項に記載のＳｉＣ複合基板１０であって、単結晶ＳｉＣ層１２の厚さは１０μｍ以上である。
　（付記１３）
　付記１から１２のいずれか一項に記載のＳｉＣ複合基板１０であって、直径が１００ｍｍ以上である。
　（付記１４）
　付記１から１３のいずれか一項に記載のＳｉＣ複合基板１０であって、多結晶ＳｉＣ基板１１は、５×１０１８／ｃｍ３から２×１０２２／ｃｍ３の範囲にあるｎ型不純物を含む。半導体デバイスのサブストレート層を構成するときに、ｎ型不純物の添加量が通常の添加量よりも多いため、厚さを小さくするためにサブストレート層を研削することなくオン抵抗を低減することができる。
　（付記１５）
　付記１から１４のいずれか一項に記載のＳｉＣ複合基板１０であって、単結晶ＳｉＣ層１２は、５×１０１４／ｃｍ３から２×１０１７／ｃｍ３の範囲にあるｎ型不純物を含む。
　（付記１６）
　付記１から１５のいずれか一項に記載のＳｉＣ複合基板１０であって、単結晶ＳｉＣ層１２の底面から所定高さまでを構成し、２×１０１７／ｃｍ３から５×１０１８／ｃｍ３の範囲にあるｎ型不純部を含むバッファ層をさらに含む。ｎ型キャリアの密度を制御することにより、欠陥の発生による電子デバイスのオン抵抗の増加を抑制することができる。
　（付記１７）
　付記１から１６のいずれか一項に記載のＳｉＣ複合基板１０であって、端部にベベルが形成されている。ハンドリング時に端部の欠けによる発塵を低減することができる。
　（付記１８）
　ＳｉＣ複合基板１０の製造方法であって、支持基板３１の頂面３１ａ及び底面３１ｂにＳｉＣエピタキシャル層２６を貼り付ける工程と、ＳｉＣエピタキシャル層２６を覆うように支持基板３１の頂面３１ａ及び底面３１ｂに多結晶ＳｉＣ層３５を形成する工程と、支持基板３１を除去する工程と、多結晶ＳｉＣ層３５にベベルを形成する工程とを含む。多結晶ＳｉＣ層３５及びＳｉＣエピタキシャル層２６をそれぞれ多結晶ＳｉＣ基板１１及び単結晶ＳｉＣ層１２とするＳｉＣ複合基板１０を製造することができる。ＳｉＣ複合基板１０の単結晶ＳｉＣ層１２は多結晶ＳｉＣ基板１１に埋め込まれて保護されているため、ハンドリング時に単結晶ＳｉＣ層１２の端部が欠けることによる発塵が低減される。
　（付記１９）
　付記１８に記載のＳｉＣ複合基板１０の製造方法であって、支持基板３１に貼り付けるＳｉＣエピタキシャル層２６は、単結晶ＳｉＣ基板２１を提供する工程と、単結晶ＳｉＣ基板２１の頂面２１ａにＳｉＣエピタキシャル層２６を形成する工程と、単結晶ＳｉＣ基板２１からＳｉＣエピタキシャル層２６を剥離する工程とを含む工程によって製造されたものである。単結晶ＳｉＣ層１２に相当するＳｉＣエピタキシャル層２６を作製することができる。
　（付記２０）
　付記１９に記載のＳｉＣ複合基板１０の製造方法であって、単結晶ＳｉＣ基板２１の表面にグラフェン膜２５を形成する工程をさらに含み、ＳｉＣエピタキシャル層２６を形成する工程は単結晶ＳｉＣ基板２１の表面にグラフェン膜２５を介在させてＳｉＣエピタキシャル層２６を形成し、ＳｉＣエピタキシャル層２６を剥離する工程は単結晶ＳｉＣ基板２１との間に介在するグラフェン膜２５からＳｉＣエピタキシャル層２６を剥離する。リモートエピタキシャル法を用いて高品質の単結晶を形成することができる。
　（付記２１）
　付記１から１７のいずれか一項に記載のＳｉＣ複合基板１０を含み、ＳｉＣ複合基板１０の半導体層をドリフト層とする半導体デバイス。単結晶ＳｉＣ層１２は多結晶ＳｉＣ基板１１に埋め込まれて保護されているため、ハンドリング時に単結晶ＳｉＣ層１２の端部が欠けることによる発塵が低減され、ＳｉＣ複合基板１０の製造工程における歩留まりを向上させることができ、ひいては単結晶ＳｉＣ層１２を用いた半導体デバイスのコストを削減することができる。
　（付記２２）
　付記２１に記載の半導体デバイスであって、ショットキーバリアダイオード、トレンチ型ＦＥＴ及びプレーナ型ＦＥＴの少なくとも一つが形成されている。
　１０　ＳｉＣ複合基板
　１１　多結晶ＳｉＣ基板
　１２　単結晶ＳｉＣ層
　１２ｃ　バッファ層
　２１　単結晶ＳｉＣ基板
　２５　グラフェン膜
　２６　ＳｉＣエピタキシャル層
　３１　支持基板
　３５　多結晶ＳｉＣ層
　４０　積層体
　４１　第１ブロック
　４２　第２ブロック
　５０　ＳＢＤ
　６０　トレンチ型ＭＯＳＦＥＴ
　８０　プレーナ型ＭＯＳＦＥＴ

Claims (19)

  1. 　半導体基板と、
    　半導体基板にその頂面が露出するように埋め込まれた半導体層と
    　を含む半導体複合基板。
  2. 　前記半導体層の側面は、前記半導体基板によって覆われている請求項１に記載の半導体複合基板。
  3. 　前記半導体層の頂面は、前記半導体基板の頂面内にある請求項１又は２に記載の半導体複合基板。
  4. 　前記半導体層は、少なくともその一部が前記半導体基板の頂面から突き出している請求項１又は２に記載の半導体複合基板。
  5. 　前記半導体基板は、単結晶半導体又は多結晶半導体を含む請求項１から４のいずれか一項に記載の半導体複合基板。
  6. 　前記半導体層は、単結晶半導体を含む請求項１から５のいずれか一項に記載の半導体複合基板。
  7. 　前記半導体基板及び前記半導体層は、ＳｉＣを含む請求項１から６のいずれか一項に記載の半導体複合基板。
  8. 　前記半導体基板の厚さは１００μｍ以上で１０００μｍ以下の範囲にある請求項１から７のいずれか一項に記載の半導体複合基板。
  9. 　前記半導体層の厚さは１μｍ以上である請求項１から８のいずれか一項に記載の半導体複合基板。
  10. 　直径が１００ｍｍ以上である請求項１から９のいずれか一項に記載の半導体複合基板。
  11. 　前記半導体基板は、５×１０１８／ｃｍ３から２×１０２２／ｃｍ３の範囲にあるｎ型不純物を含む請求項１から１０のいずれか一項に記載の半導体複合基板。
  12. 　前記半導体層は、５×１０１４／ｃｍ３から２×１０１７／ｃｍ３の範囲にあるｎ型不純物を含む請求項１から１１のいずれか一項に記載の半導体複合基板。
  13. 　前記半導体層の底面から所定高さまでを構成し、２×１０１７／ｃｍ３から５×１０１８／ｃｍ３の範囲にあるｎ型不純物を含むバッファ層をさらに含む請求項１から１２のいずれか一項に記載の半導体複合基板。
  14. 　端部にベベルが形成された請求項１から１３のいずれか一項に記載の半導体複合基板。
  15. 　支持基板の少なくとも一方の主表面に半導体層を貼り付ける工程と、
    　前記半導体層を覆うように前記少なくとも一方の主表面に多結晶半導体層を形成する工程と、
    　前記支持基板を除去する工程と、
    　前記多結晶半導体層にベベルを形成する工程と
    　を含む半導体複合基板の製造方法。
  16. 　前記支持基板に貼り付ける半導体層は、
    　単結晶基板を提供する工程と、
    　前記単結晶基板の表面に前記半導体層を形成する工程と、
    　前記単結晶基板から前記半導体層を剥離する工程と
    　を含む工程によって製造された請求項１５に記載の半導体複合基板の製造方法。
  17. 　前記単結晶基板の表面にグラフェン膜を形成する工程をさらに含み、
    　前記半導体層を形成する工程は前記単結晶基板の表面に前記グラフェン膜を介在させて前記半導体層を形成し、前記半導体層を剥離する工程は前記単結晶基板との間に介在する前記グラフェン膜から前記半導体層を剥離する請求項１６に記載の半導体複合基板の製造方法。
  18. 　請求項１から１４のいずれか一項に記載の半導体複合基板を含み、前記半導体複合基板の半導体層をドリフト層とする半導体デバイス。
  19. 　ショットキーバリアダイオード、トレンチ型ＦＥＴ及びプレーナ型ＦＥＴの少なくとも一つが形成された請求項１８に記載の半導体デバイス。
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JP2017508266A (ja) * 2013-12-24 2017-03-23 インテル・コーポレーション 異種半導体材料集積化技術
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