JP2017143115A - 半導体素子の製造方法及び半導体基板 - Google Patents
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Abstract
【課題】カーボン基板を使用することにより厚さが薄く高耐圧の半導体素子を製造する半導体素子の製造方法、及び半導体基板を提供する。【解決手段】半導体素子の製造方法は、カーボン基板１の少なくとも１面上に多結晶ＳｉＣ層３を成膜する第１成膜工程と、第１の半導体材料からなる単結晶基板２に水素注入層２５を形成する水素層形成工程と、カーボン基板１上に形成された多結晶ＳｉＣ層３の表面と単結晶基板２とを接合する接合工程と、単結晶基板２を水素注入層２５で分離することにより第１の単結晶層２１を多結晶ＳｉＣ層３上に残す分離工程と、第１の単結晶層２１上に第２の半導体材料からなる第２の単結晶層４を成膜した複層基板を得る第２成膜工程と、第２の単結晶層４に半導体素子を形成する素子形成工程と、を備える。【選択図】図４
Description
本発明は、半導体素子の製造方法及び半導体基板に関する。詳しくは、カーボン基板を使用することにより厚さが薄く高耐圧の半導体素子を製造する半導体素子の製造方法、及び高耐圧半導体素子を形成するための半導体基板に関する。
高電圧用途の半導体素子の基板として、バンドギャップ幅が大きい炭化ケイ素（以下、「ＳｉＣ」ともいう。）半導体基板が着目されている。図１５（ａ）は、ＳｉＣからなる一般的な縦型構造のショットキーダイオード（９１）の断面構造を示している。単結晶からなる支持基板９０１上に能動層９０２がエピタキシャル成長により形成されており、その能動層９０２の領域にガードリングとなるＰ型不純物層９１１、９１２、及びショットキー電極９１３が形成されている。電流ｉは、ショットキー電極９１３と支持基板９０１の底面に形成されている電極９０３との間で流れる。
また、同図（ｂ）は、ＳｉＣからなる一般的な縦型構造のＭＯＳＦＥＴ（９２）の断面構造を示している。単結晶からなる支持基板９０１上に能動層９０２がエピタキシャル成長により形成されており、その能動層９０２の領域にソース９２１、ドレイン９２２及びゲート９２３が形成されている。ソース９２１、ドレイン９２２間の電流の導通と遮断はゲート９２３により制御される。導通時のドレイン電流ｉは、ドレイン９２２と支持基板９０１の底面に形成されている電極９０３との間で流れる。
上記支持基板９０１は、電流が縦方向（図の上下方向）に流れる領域であり、２０ｍΩ・ｃｍ以下の低い抵抗率とされる。一方、上記能動層９０２は、高電圧の耐圧が必要であるため、支持基板９０１と比べて２〜３桁高い抵抗率とされている。ＳｉＣを用いる半導体素子はバンドギャップ幅が大きいため、能動層９０２の厚さを５〜１０μｍ程度と薄くできることが特徴である。能動層９０２は、支持基板９０１の上にエピタキシャル成長によって形成されるため、その結晶性は下地となる支持基板９０１に依存する。このため、支持基板９０１のＳｉＣの結晶品質が重要となる。支持基板９０１の厚さは、単結晶基板の取り扱い時の割れ防止等のため、６インチサイズの基板の場合、３００μｍ程度が必要とされる。そして、基板の表面側に素子形成後、支持基板部の抵抗を低くするために、裏面を研削して厚さは１００μｍ以下まで薄くされる。
また、同図（ｂ）は、ＳｉＣからなる一般的な縦型構造のＭＯＳＦＥＴ（９２）の断面構造を示している。単結晶からなる支持基板９０１上に能動層９０２がエピタキシャル成長により形成されており、その能動層９０２の領域にソース９２１、ドレイン９２２及びゲート９２３が形成されている。ソース９２１、ドレイン９２２間の電流の導通と遮断はゲート９２３により制御される。導通時のドレイン電流ｉは、ドレイン９２２と支持基板９０１の底面に形成されている電極９０３との間で流れる。
上記支持基板９０１は、電流が縦方向（図の上下方向）に流れる領域であり、２０ｍΩ・ｃｍ以下の低い抵抗率とされる。一方、上記能動層９０２は、高電圧の耐圧が必要であるため、支持基板９０１と比べて２〜３桁高い抵抗率とされている。ＳｉＣを用いる半導体素子はバンドギャップ幅が大きいため、能動層９０２の厚さを５〜１０μｍ程度と薄くできることが特徴である。能動層９０２は、支持基板９０１の上にエピタキシャル成長によって形成されるため、その結晶性は下地となる支持基板９０１に依存する。このため、支持基板９０１のＳｉＣの結晶品質が重要となる。支持基板９０１の厚さは、単結晶基板の取り扱い時の割れ防止等のため、６インチサイズの基板の場合、３００μｍ程度が必要とされる。そして、基板の表面側に素子形成後、支持基板部の抵抗を低くするために、裏面を研削して厚さは１００μｍ以下まで薄くされる。
ＳｉＣは格子定数の異なる炭素とシリコンとからなる化合物であるので、素子基板には結晶欠陥が多く発生する。特にパワー素子用途では結晶欠陥は致命的となるため、結晶欠陥の低減に種々の工夫がなされているが、そのため素子基板のコストが高くなっている。このため、エピタキシャル成長される能動層９０２の下地である支持基板９０１の結晶欠陥の低減とコストの低減とを両立させることが課題となっている。また、図１５に示すような縦型構造の素子の場合には、電流を縦方向に流すために支持基板９０１は抵抗率を低くする必要があり、そのため高濃度の窒素が添加されてＮ型半導体とされている。その上で、素子形成後には、支持基板９０１を薄く加工することによって支持基板層の抵抗の更なる低減を図っている。
このように、半導体素子の基板として高価格な単結晶基板が使用され、その単結晶基板の厚さは、能動層のために厚くされるのではなく、素子形成工程における基板の取り扱いのために厚くされている。さらに、素子形成後には基板は薄く加工され、単結晶基板の多くの部分は、研削により除去されているのが現状である。
このように、半導体素子の基板として高価格な単結晶基板が使用され、その単結晶基板の厚さは、能動層のために厚くされるのではなく、素子形成工程における基板の取り扱いのために厚くされている。さらに、素子形成後には基板は薄く加工され、単結晶基板の多くの部分は、研削により除去されているのが現状である。
また、ＳｉＣからなる半導体素子の基板としては、表層の能動層だけが単結晶であればよい。支持基板層は結晶性を問わず、単結晶でも多結晶でも非晶質でもよい。従来、単結晶の能動層と単結晶ではない支持基板層とを接合する基板製造方法がある。例えば、非晶質シリコンを多結晶ＳｉＣ支持体上に蒸着し、その多結晶ＳｉＣ支持体と単結晶ＳｉＣ基板とを接合し、直接ボンディングにより一体化する基板製造方法がある（特許文献１を参照）。また、表面活性化手法により基板の貼り合せを行う例も開示されている（非特許文献１、２を参照）。
S.Essig 他、Fast atom beam-activated n-Si/n-GaAs wafer bonding with high interfacial transparency and electrical conductivity、JOURNAL OF APPLIED PHYSICS 113、203512 (2013)
J.Suda 他、Characterization of 4H-SiC Homoepitaxial Layers Grown on 100-mm-Diameter 4H-SiC/Poly-SiC Bonded Substrates、ICSCRM 2013 by Suda Kyoto University、Author corrected paper:Th-P-62
前記のとおり、従来、高電圧用途の半導体素子の基板は、一定の厚さの支持基板（支持層）上に、単結晶からなる薄膜層が能動層として形成されている。能動層はエピタキシャル成長させることにより製造されている。この支持基板は単結晶でもよいし多結晶でもよいので、薄い単結晶層と安価な多結晶半導体基板とを接合技術により貼り合せする手法も提案されてきた。特許文献１、２、非特許文献１等に記載されているいずれの方法も、支持基板を安価にするための手法である。しかし、異種の材料からなる接合基板は熱膨張係数の違いや結晶の不均一さにより反りが大きくなってしまい、実用上は課題が多い。
また、従来、加工時の取り扱いのため３５０μｍ程度の厚い単結晶ＳｉＣ基板を用いて、最終的には良好な素子特性を得るために支持層の厚さを１００μｍ程度まで薄くしている。しかし、これでは高価な単結晶基板がフルに利用されないという問題がある。素子形成後に支持層を研削して薄くしていることを考慮すれば、素子基板としてそもそも薄い基板を使用可能とすることによって、高価な単結晶基板の廃棄部分を無くすことが可能となる。例えば、ＳｉＣ素子用基板の場合には、バンドギャップ幅が大きい材料であるため、高電圧素子とするにも、基板の厚さは表層のエピタキシャル層の部分の厚さだけで十分であることに注目することができる。しかし、薄い基板は曲がり易く、反りも大きくなるという問題がある。従来、このような曲がり易い薄い基板を使用したり、反りの大きな基板を使用したりして、素子を実用化した事例は報告されていない。
本発明は、上記現状に鑑みてなされたものであり、カーボン基板を使用することにより厚さが薄く高耐圧の半導体素子を製造する半導体素子の製造方法、及び高耐圧半導体素子を形成するための半導体基板を提供することを目的とする。
本発明は、以下の通りである。
１．カーボン基板の少なくとも１つの平面上に多結晶ＳｉＣ層を成膜する第１成膜工程と、
第１の半導体材料の単結晶からなる単結晶基板の一方の平面から所定の深さに水素注入層を形成する水素層形成工程と、
前記カーボン基板の平面上に形成された前記多結晶ＳｉＣ層の表面と前記単結晶基板の前記一方の平面とを接合する接合工程と、
前記単結晶基板を前記水素注入層で分離することにより、分離された前記単結晶基板の前記一方の平面側を第１の単結晶層として前記多結晶ＳｉＣ層上に残す分離工程と、
前記第１の単結晶層の表面上に第２の半導体材料からなる第２の単結晶層を成膜することにより、前記カーボン基板に前記多結晶ＳｉＣ層と前記第１の単結晶層と前記第２の単結晶層とが順に積層された複層基板を得る第２成膜工程と、
前記複層基板の前記第２の単結晶層に半導体素子を形成する素子形成工程と、
を備えることを特徴とする半導体素子の製造方法。
２．前記複層基板から前記カーボン基板を除去する除去工程を備える前記１．記載の半導体素子の製造方法。
３．前記第１成膜工程において、前記多結晶ＳｉＣ層は前記カーボン基板の両平面及び側面を覆うように成膜される前記１．又は２．に記載の半導体素子の製造方法。
４．前記接合工程において、前記カーボン基板の各平面上に形成された前記多結晶ＳｉＣ層の表面と２つの前記単結晶基板の前記一方の平面とがそれぞれ接合され、
前記分離工程を行った後、前記第２成膜工程において、両方の前記第１の単結晶層の表面上にそれぞれ前記第２の単結晶層を成膜することにより、前記カーボン基板の両平面上に前記多結晶ＳｉＣ層と前記第１の単結晶層と前記第２の単結晶層とが順に積層された複層基板を得て、
前記素子形成工程において、前記複層基板の両面に形成されている前記第２の単結晶層にそれぞれ半導体素子を形成する、
前記３．記載の半導体素子の製造方法。
５．前記素子形成工程は、前記除去工程の前に行う第１の素子形成工程と前記除去工程の後に行う第２の素子形成工程とからなる前記２．乃至４．のいずれかに記載の半導体素子の製造方法。
６．前記カーボン基板の前記多結晶ＳｉＣ層が成膜される面の端部は面取りがされている前記１．乃至５．のいずれかに記載の半導体素子の製造方法。
７．前記第１の半導体材料はＳｉＣ、ＧａＮ及び酸化ガリウムのうちの１つであり、
前記第２の半導体材料はＳｉＣ、ＧａＮ及び酸化ガリウムのうちの１つである前記１．乃至６．のいずれかに記載の半導体素子の製造方法。
８．前記第１の半導体材料はＳｉＣである前記７．記載の半導体素子の製造方法。
９．前記第２成膜工程において、前記第２の単結晶層はエピタキシャル成長又はＭＯＣＶＤにより成膜される前記１．乃至８．のいずれかに記載の半導体素子の製造方法。
１０．多結晶ＳｉＣ層、又はその面上に多結晶ＳｉＣ層が成膜されたカーボン基板と、
前記多結晶ＳｉＣ層上に形成された第１の半導体材料の単結晶からなる第１の単結晶層と、
前記第１の単結晶層上に形成された第２の半導体材料の単結晶からなる第２の単結晶層と、
を備えることを特徴とする半導体基板。
１１．前記第１の半導体材料はＳｉＣ、ＧａＮ及び酸化ガリウムのうちの１つであり、
前記第２の半導体材料はＳｉＣ、ＧａＮ及び酸化ガリウムのうちの１つである前記１０．記載の半導体基板。
１２．前記第１の半導体材料はＳｉＣである前記１１．記載の半導体基板。
１．カーボン基板の少なくとも１つの平面上に多結晶ＳｉＣ層を成膜する第１成膜工程と、
第１の半導体材料の単結晶からなる単結晶基板の一方の平面から所定の深さに水素注入層を形成する水素層形成工程と、
前記カーボン基板の平面上に形成された前記多結晶ＳｉＣ層の表面と前記単結晶基板の前記一方の平面とを接合する接合工程と、
前記単結晶基板を前記水素注入層で分離することにより、分離された前記単結晶基板の前記一方の平面側を第１の単結晶層として前記多結晶ＳｉＣ層上に残す分離工程と、
前記第１の単結晶層の表面上に第２の半導体材料からなる第２の単結晶層を成膜することにより、前記カーボン基板に前記多結晶ＳｉＣ層と前記第１の単結晶層と前記第２の単結晶層とが順に積層された複層基板を得る第２成膜工程と、
前記複層基板の前記第２の単結晶層に半導体素子を形成する素子形成工程と、
を備えることを特徴とする半導体素子の製造方法。
２．前記複層基板から前記カーボン基板を除去する除去工程を備える前記１．記載の半導体素子の製造方法。
３．前記第１成膜工程において、前記多結晶ＳｉＣ層は前記カーボン基板の両平面及び側面を覆うように成膜される前記１．又は２．に記載の半導体素子の製造方法。
４．前記接合工程において、前記カーボン基板の各平面上に形成された前記多結晶ＳｉＣ層の表面と２つの前記単結晶基板の前記一方の平面とがそれぞれ接合され、
前記分離工程を行った後、前記第２成膜工程において、両方の前記第１の単結晶層の表面上にそれぞれ前記第２の単結晶層を成膜することにより、前記カーボン基板の両平面上に前記多結晶ＳｉＣ層と前記第１の単結晶層と前記第２の単結晶層とが順に積層された複層基板を得て、
前記素子形成工程において、前記複層基板の両面に形成されている前記第２の単結晶層にそれぞれ半導体素子を形成する、
前記３．記載の半導体素子の製造方法。
５．前記素子形成工程は、前記除去工程の前に行う第１の素子形成工程と前記除去工程の後に行う第２の素子形成工程とからなる前記２．乃至４．のいずれかに記載の半導体素子の製造方法。
６．前記カーボン基板の前記多結晶ＳｉＣ層が成膜される面の端部は面取りがされている前記１．乃至５．のいずれかに記載の半導体素子の製造方法。
７．前記第１の半導体材料はＳｉＣ、ＧａＮ及び酸化ガリウムのうちの１つであり、
前記第２の半導体材料はＳｉＣ、ＧａＮ及び酸化ガリウムのうちの１つである前記１．乃至６．のいずれかに記載の半導体素子の製造方法。
８．前記第１の半導体材料はＳｉＣである前記７．記載の半導体素子の製造方法。
９．前記第２成膜工程において、前記第２の単結晶層はエピタキシャル成長又はＭＯＣＶＤにより成膜される前記１．乃至８．のいずれかに記載の半導体素子の製造方法。
１０．多結晶ＳｉＣ層、又はその面上に多結晶ＳｉＣ層が成膜されたカーボン基板と、
前記多結晶ＳｉＣ層上に形成された第１の半導体材料の単結晶からなる第１の単結晶層と、
前記第１の単結晶層上に形成された第２の半導体材料の単結晶からなる第２の単結晶層と、
を備えることを特徴とする半導体基板。
１１．前記第１の半導体材料はＳｉＣ、ＧａＮ及び酸化ガリウムのうちの１つであり、
前記第２の半導体材料はＳｉＣ、ＧａＮ及び酸化ガリウムのうちの１つである前記１０．記載の半導体基板。
１２．前記第１の半導体材料はＳｉＣである前記１１．記載の半導体基板。
本発明の半導体素子の製造方法によれば、カーボン基板の少なくとも１つの平面上に多結晶ＳｉＣ層を成膜する第１成膜工程と、第１の半導体材料の単結晶からなる単結晶基板の一方の平面から所定の深さに水素注入層を形成する水素層形成工程と、前記カーボン基板の平面上に形成された前記多結晶ＳｉＣ層の表面と前記単結晶基板の前記一方の平面とを接合する接合工程と、前記単結晶基板を前記水素注入層で分離することにより、分離された前記単結晶基板の前記一方の平面側を第１の単結晶層として前記多結晶ＳｉＣ層上に残す分離工程と、前記第１の単結晶層の表面上に第２の半導体材料からなる第２の単結晶層を成膜することにより、前記カーボン基板に前記多結晶ＳｉＣ層と前記第１の単結晶層と前記第２の単結晶層とが順に積層された複層基板を得る第２成膜工程と、前記複層基板の前記第２の単結晶層に半導体素子を形成する素子形成工程と、を備える。このため、カーボン基板が多結晶ＳｉＣ成膜の土台となり、高温度に耐えることができ且つ反りが少ないカーボン基板によって複層基板の反りや曲がりが抑制される。これにより、素子形成工程では、汎用のフォトリソグラフィ装置等を用いて、第２の単結晶層内に半導体素子を形成することができる。この半導体素子は、カーボン基板及び多結晶ＳｉＣ層を支持基板（支持層）とし、その多結晶ＳｉＣ層上に能動層となる第２の単結晶層が積層されて構成される。また、半導体素子の一部を形成した後、必要に応じてカーボン基板を除去することができ（除去工程）、必要な厚さだけの多結晶ＳｉＣ層を支持基板とすることができる。多結晶ＳｉＣ層は単結晶よりも強靭であるため、支持基板として好適である。
前記素子形成工程では、カーボン基板を支持体とした複層基板に対して加工を行うことができる。特に、高電力用途に向いたＳｉＣ等の半導体は不純物拡散係数が小さいため、Ｎ型不純物、Ｐ型不純物共に熱拡散によるドーピングが困難である。また、Ｓｉ半導体の製造プロセスのような熱拡散によるセルフアライメント処理が不可能である。そのため、Ｎ型不純物、Ｐ型不純物の添加位置を決めるにはステッパのように高精度の露光機が必要とされ、半導体基板の反りや曲がりは２０μｍ程度以下に抑えることが求められる。本製造方法における複層基板は、カーボン基板により反りや曲がりが小さく抑えられるため、ステッパを用いて第２の単結晶層内に不純物領域等からなる半導体素子を形成することができる。
前記素子形成工程では、カーボン基板を支持体とした複層基板に対して加工を行うことができる。特に、高電力用途に向いたＳｉＣ等の半導体は不純物拡散係数が小さいため、Ｎ型不純物、Ｐ型不純物共に熱拡散によるドーピングが困難である。また、Ｓｉ半導体の製造プロセスのような熱拡散によるセルフアライメント処理が不可能である。そのため、Ｎ型不純物、Ｐ型不純物の添加位置を決めるにはステッパのように高精度の露光機が必要とされ、半導体基板の反りや曲がりは２０μｍ程度以下に抑えることが求められる。本製造方法における複層基板は、カーボン基板により反りや曲がりが小さく抑えられるため、ステッパを用いて第２の単結晶層内に不純物領域等からなる半導体素子を形成することができる。
また、本発明の半導体素子の製造方法によれば、第１の半導体材料（例えば、ＳｉＣ）の単結晶からなる単結晶基板の使用量を必要最小限とすることが可能となる。従来、一般的な高電力用途の半導体基板として、高濃度Ｎ型とされた厚さ３５０μｍ程度の単結晶ＳｉＣ基板が支持層として用いられており、その上にエピタキシャル成長により厚さ５μｍ程度の単結晶ＳｉＣ薄膜（低濃度のＮ型層）が形成されている。そして、その単結晶ＳｉＣ薄膜に半導体素子を形成した後、支持層部分の抵抗値を小さくするために基板を研磨して厚さ１００μｍ程度まで薄肉化した上で基板裏面に電極加工をしている。本発明の半導体素子の製造方法によれば、単結晶基板から分離される第１の単結晶層によりＮ型層が構成され、その厚さを０．５μｍ程度と薄くすることができる。その上に、半導体素子の耐圧の面から必要な厚さ及び必要な不純物濃度の第２の単結晶層を、エピタキシャル成長或いはＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属気相成長法）によって形成することができる。カーボン基板を除去しない形態においては、半導体素子の支持層となるのは多結晶ＳｉＣ層とカーボン基板である。その場合、カーボン基板の抵抗値は極めて小さいため、支持層の抵抗値として多結晶ＳｉＣ層の抵抗値が支配的となる。したがって多結晶ＳｉＣ層を薄くすることにより抵抗値を小さくすることができる。また、半導体素子の一部形成後にカーボン基板を除去する形態においては、支持層の抵抗値は多結晶ＳｉＣ層だけで決まり、多結晶ＳｉＣ層を薄くすることにより抵抗値を小さくすることができる。この場合、その厚さは半導体素子の支持機能を果たすために必要な厚さ（１００μｍ程度）とすることができる。
前記第１成膜工程において、前記多結晶ＳｉＣ層は前記カーボン基板の両平面及び側面を覆うように形成される場合には、高温で酸素が存在する環境において焼損が生じるカーボンを保護することができる。これにより、前記素子形成工程において高温の熱処理や高密度の酸素を含有する成膜等が可能になる。また、カーボン基板の厚さを薄くしても両面での応力のバランスがとれるため、反りが少ない薄い複層基板とすることができる。
前記接合工程において、前記カーボン基板の各平面に形成された前記多結晶ＳｉＣ層の表面と２つの前記単結晶基板の前記一方の平面とがそれぞれ接合され、前記分離工程を行った後、前記第２成膜工程において、両方の前記第１の単結晶層の表面上にそれぞれ前記第２の単結晶層を形成することにより、前記カーボン基板の両平面上にそれぞれ前記多結晶ＳｉＣ層と前記第１の単結晶層と前記第２の単結晶層とが積層された複層基板を得る場合には、１つのカーボン基板の両面にそれぞれ複層基板を形成することができ、効率的且つ低コストに半導体素子を製造することができる。
前記素子形成工程は、前記除去工程の前に行う第１の素子形成工程と前記除去工程の後に行う第２の素子形成工程とからなる場合には、カーボン基板を除去する前にできるだけ多くの素子加工を行い、酸素を含有する成膜等はカーボン基板除去後に行うようにすることができる。
カーボン基板の前記多結晶ＳｉＣ層が成膜される面の端部は面取りがされている場合には、カーボン基板の平面上において厚さが板端まで均一となるように多結晶ＳｉＣ層を成膜することができ、その表面を研磨することなく単結晶基板と接合させることができる。
前記接合工程において、前記カーボン基板の各平面に形成された前記多結晶ＳｉＣ層の表面と２つの前記単結晶基板の前記一方の平面とがそれぞれ接合され、前記分離工程を行った後、前記第２成膜工程において、両方の前記第１の単結晶層の表面上にそれぞれ前記第２の単結晶層を形成することにより、前記カーボン基板の両平面上にそれぞれ前記多結晶ＳｉＣ層と前記第１の単結晶層と前記第２の単結晶層とが積層された複層基板を得る場合には、１つのカーボン基板の両面にそれぞれ複層基板を形成することができ、効率的且つ低コストに半導体素子を製造することができる。
前記素子形成工程は、前記除去工程の前に行う第１の素子形成工程と前記除去工程の後に行う第２の素子形成工程とからなる場合には、カーボン基板を除去する前にできるだけ多くの素子加工を行い、酸素を含有する成膜等はカーボン基板除去後に行うようにすることができる。
カーボン基板の前記多結晶ＳｉＣ層が成膜される面の端部は面取りがされている場合には、カーボン基板の平面上において厚さが板端まで均一となるように多結晶ＳｉＣ層を成膜することができ、その表面を研磨することなく単結晶基板と接合させることができる。
前記第１の半導体材料はＳｉＣ、ＧａＮ及び酸化ガリウムのうちの１つであり、前記第２の半導体材料はＳｉＣ、ＧａＮ及び酸化ガリウムのうちの１つである場合には、第１の半導体材料の単結晶からなる第１の単結晶層上に、いずれもバンドギャップの大きい材料である第２の半導体材料からなる第２の単結晶層を成膜することができるため、高耐圧が必要な用途に好適な半導体素子を製造することができる。また、第１の半導体材料がＳｉＣである場合には、多結晶ＳｉＣ層上に単結晶ＳｉＣ層が積層されることになるため、より好適である。
前記第２成膜工程において、前記第２の単結晶層はエピタキシャル成長又はＭＯＣＶＤで形成される場合には、半導体素子の能動層となる高品質な単結晶層を容易に必要な厚さだけ成長させることができる。
前記第２成膜工程において、前記第２の単結晶層はエピタキシャル成長又はＭＯＣＶＤで形成される場合には、半導体素子の能動層となる高品質な単結晶層を容易に必要な厚さだけ成長させることができる。
本発明の半導体基板によれば、多結晶ＳｉＣ層、又はその面上に多結晶ＳｉＣ層が成膜されたカーボン基板と、前記多結晶ＳｉＣ層上に形成された第１の半導体材料の単結晶からなる第１の単結晶層と、前記第１の単結晶層上に形成された第２の半導体材料の単結晶からなる第２の単結晶層と、を備える。第１の半導体材料の単結晶からなる単結晶基板の使用量を必要最小限とすることができる。また、多結晶ＳｉＣ層、又は表面上に多結晶ＳｉＣ層が成膜されたカーボン基板を、半導体素子の支持基板とすることが可能である。支持基板が多結晶ＳｉＣ層である場合には、単結晶ＳｉＣ基板を支持基板として用いる従来の半導体基板に比べて安価にすることができる。また多結晶ＳｉＣは靭性に優れ、最適な厚さとすることができるため、薄肉化を省略することも可能である。また、単結晶基板に比べて不純物濃度を高くして、支持基板を低抵抗とすることができる。一方、支持基板が薄い多結晶ＳｉＣ層が成膜されたカーボン基板である場合には、支持基板の抵抗値を極めて低くすることができ、強靭で且つ反りのない半導体基板を提供することができる。
上記半導体基板を用いることにより、厚さが薄く高電力用途に適したＳｉＣ素子、ＧａＮ素子、酸化ガリウム素子等を、従来と同様の設備及び方法を用いて形成することができる。
上記半導体基板を用いることにより、厚さが薄く高電力用途に適したＳｉＣ素子、ＧａＮ素子、酸化ガリウム素子等を、従来と同様の設備及び方法を用いて形成することができる。
本発明の半導体素子の製造方法は、カーボン基板を使用することによって高電力用途に適した半導体素子を製造するものである。カーボン基板は、反りが少なく高温まで耐えられるという特徴がある。本発明の実施形態においては、そのカーボン基板を支持層とする半導体素子を形成し（以下、「第１形態」という。）、或いはカーボン基板が暫定的な土台として使用され、最終的にはカーボン基板が除去された半導体素子を形成する（以下、「第２形態」という。）。その一例として（図２参照）、先ず、カーボン基板（１）上に多結晶ＳｉＣ層（３）、第１の半導体材料からなる第１の単結晶層（２１）、及び第２の半導体材料からなる第２の単結晶層（４）を積層した複層基板（５）を形成する。そして、複層基板（５）の表層となる第２の単結晶層（４）に素子を形成する。その後、前記第１形態においては、カーボン基板（１）の裏面に電極膜等を形成する。前記第２形態においては、素子の一部を加工した後にカーボン基板（１）を除去し、多結晶ＳｉＣ層（３）を半導体素子の支持層（支持基板）とする。この場合、多結晶ＳｉＣ層（３）の裏面に電極膜等を形成する。このようにして、高電力用途に適した半導体素子を製造することができる。
カーボン基板（１）は、その熱膨張係数を多結晶ＳｉＣ層（３）及び第２の単結晶層（４）の熱膨張係数とほぼ同じにすることができる。また、カーボン基板（１）の厚さを数ｍｍとすれば、剛性が高く、反りの無い複層基板（５）を得ることができる。更に、カーボン基板（１）の両面に同じ厚さの多結晶ＳｉＣ層（３）を形成すれば、カーボン基板（１）の厚さが１ｍｍ以下であっても、反りの少ない複層基板（５）を得ることができる。これらの特性によって、カーボン基板（１）は、多結晶ＳｉＣ層（３）の成膜から、第１の単結晶層（２１）の接合、第２の単結晶層（４）の成膜、半導体素子の形成に至るまでの土台の役割を果たす。多結晶ＳｉＣ層（３）は第２の単結晶層（４）と熱膨張係数が同等であり且つ熱伝導性に優れる。カーボン基板は、熱伝導性が多結晶ＳｉＣと同等であり、電気伝導度は桁違いに良いため、半導体素子の支持層としてそのまま使用することが可能である。その場合に、従前の構造では１００μｍ程度まで支持層を薄くしていた加工を不要とすることもできる。多結晶ＳｉＣ層（３）上に結晶性の良い単結晶からなる第１の単結晶層（２１）が接合されているため、その第１の単結晶層（２１）上に半導体素子の能動層となる高品質な第２の単結晶層（４）を成膜することができる。このように各層の特徴を活かすことによって、半導体素子の形成を容易にすると共にコスト低減を図ることができる。
カーボン基板（１）は、その熱膨張係数を多結晶ＳｉＣ層（３）及び第２の単結晶層（４）の熱膨張係数とほぼ同じにすることができる。また、カーボン基板（１）の厚さを数ｍｍとすれば、剛性が高く、反りの無い複層基板（５）を得ることができる。更に、カーボン基板（１）の両面に同じ厚さの多結晶ＳｉＣ層（３）を形成すれば、カーボン基板（１）の厚さが１ｍｍ以下であっても、反りの少ない複層基板（５）を得ることができる。これらの特性によって、カーボン基板（１）は、多結晶ＳｉＣ層（３）の成膜から、第１の単結晶層（２１）の接合、第２の単結晶層（４）の成膜、半導体素子の形成に至るまでの土台の役割を果たす。多結晶ＳｉＣ層（３）は第２の単結晶層（４）と熱膨張係数が同等であり且つ熱伝導性に優れる。カーボン基板は、熱伝導性が多結晶ＳｉＣと同等であり、電気伝導度は桁違いに良いため、半導体素子の支持層としてそのまま使用することが可能である。その場合に、従前の構造では１００μｍ程度まで支持層を薄くしていた加工を不要とすることもできる。多結晶ＳｉＣ層（３）上に結晶性の良い単結晶からなる第１の単結晶層（２１）が接合されているため、その第１の単結晶層（２１）上に半導体素子の能動層となる高品質な第２の単結晶層（４）を成膜することができる。このように各層の特徴を活かすことによって、半導体素子の形成を容易にすると共にコスト低減を図ることができる。
以下、図面を参照しつつ本発明の実施形態に係る半導体素子の製造方法を説明する。
図１は、前記カーボン基板１、及び前記第１の単結晶層２１の母材となる単結晶基板２の例を示す上面図及び側面図である。本図は、カーボン基板１上に多結晶ＳｉＣ層３が形成されており、単結晶基板２の下面２０１から所定の深さに水素注入層２５が形成された状態を表している。カーボン基板１の一方の平面を上面１０１、他方の平面を下面１０２、その側面全体を側面１０３とする。
カーボン基板１及び単結晶基板２の形状は問わないが、好ましくは、同図に示されるような円板状又は円柱状の基板である。また、カーボン基板１及び単結晶基板２のサイズも限定されないが、取扱性の上でカーボン基板１が単結晶基板２より一回り大きくされている。カーボン基板１の直径が、単結晶基板２の直径よりも１〜１０ｍｍ程度大きいことが好ましい。例えば、単結晶基板２が外径６インチ（約１５０ｍｍ）である場合には、カーボン基板１は外径１６０ｍｍ程度とすればよい。カーボン基板１の一つの平面（１０１又は１０２）上に設けられた多結晶ＳｉＣ層３の表面と、単結晶基板２の下面２０１とが接合されることになる。
図１は、前記カーボン基板１、及び前記第１の単結晶層２１の母材となる単結晶基板２の例を示す上面図及び側面図である。本図は、カーボン基板１上に多結晶ＳｉＣ層３が形成されており、単結晶基板２の下面２０１から所定の深さに水素注入層２５が形成された状態を表している。カーボン基板１の一方の平面を上面１０１、他方の平面を下面１０２、その側面全体を側面１０３とする。
カーボン基板１及び単結晶基板２の形状は問わないが、好ましくは、同図に示されるような円板状又は円柱状の基板である。また、カーボン基板１及び単結晶基板２のサイズも限定されないが、取扱性の上でカーボン基板１が単結晶基板２より一回り大きくされている。カーボン基板１の直径が、単結晶基板２の直径よりも１〜１０ｍｍ程度大きいことが好ましい。例えば、単結晶基板２が外径６インチ（約１５０ｍｍ）である場合には、カーボン基板１は外径１６０ｍｍ程度とすればよい。カーボン基板１の一つの平面（１０１又は１０２）上に設けられた多結晶ＳｉＣ層３の表面と、単結晶基板２の下面２０１とが接合されることになる。
図２は、前記複層基板の例を示す模式的な断面図である。複層基板５は、カーボン基板１上に多結晶ＳｉＣ層３と第１の単結晶層２１と第２の単結晶層４とが順に積層されて構成されている。カーボン基板１の上面全体に多結晶ＳｉＣ層３が成膜され、その上に第１の単結晶層２１が接合される。単結晶基板２の径はカーボン基板１の径よりも小さいため、第１の単結晶層２１の上面に第２の単結晶層４を成膜する際に、第１の単結晶層２１の径（即ち単結晶基板２の径）を超える周縁部の多結晶ＳｉＣ層３上には、第２の半導体材料の多結晶からなる第２の多結晶層４１が形成されている。
図３に、複層基板５の種々の態様を示す。同図（ａ）に示す複層基板５１は、本実施形態において最も基本的な構成であって、カーボン基板１の両方の平面１０１及び１０２と側面１０３とに多結晶ＳｉＣ層３が形成されている。そして、カーボン基板１の一方の平面１０１上に形成された多結晶ＳｉＣ層３の上に、第１の単結晶層２１及び第２の単結晶層４が順に積層されて構成されている。同図（ｂ）に示す複層基板５２は、カーボン基板１の両方の平面１０１及び１０２と側面１０３とに多結晶ＳｉＣ層３が形成されている。すなわち、カーボン基板１の全ての表面が多結晶ＳｉＣ層３によって被覆されている。そして、カーボン基板１の各平面上に形成された多結晶ＳｉＣ層３の上に、それぞれ第１の単結晶層２１と第２の単結晶層４とが順に積層されて構成されている。同図（ｃ）に示す複層基板５３は、カーボン基板１の一方の平面１０１に多結晶ＳｉＣ層３が形成されている。そして、カーボン基板１の当該平面１０１上に形成された多結晶ＳｉＣ層３の上に、第１の単結晶層２１及び第２の単結晶層４が順に積層されて構成されている。
本実施形態においては、カーボン基板１の少なくとも１つの平面（１０１及び１０２の少なくも一方）上に多結晶ＳｉＣ層３を形成する第１成膜工程と、第１の半導体材料の単結晶からなる単結晶基板２の一方の平面２０１から所定の深さに水素注入層２５を形成する水素層形成工程と、カーボン基板１の平面上に形成された多結晶ＳｉＣ層３の表面と単結晶基板２の一方の平面２０１とを接合する接合工程と、単結晶基板２を水素注入層２５で分離することにより、分離された単結晶基板２の一方の平面２０１側を第１の単結晶層２１として多結晶ＳｉＣ層３上に残す分離工程と、第１の単結晶層２１の表面上に第２の半導体材料からなる第２の単結晶層４を形成することにより複層基板５（５１、５２、５３）を得る第２成膜工程と、複層基板５の表層をなす第２の単結晶層４に半導体素子を形成する素子形成工程と、を備える。その後、前記第２形態の半導体素子とする場合には、複層基板５（５１、５２、５３）からカーボン基板１を除去する除去工程を備える。
（第１成膜工程）
前記第１成膜工程は、カーボン基板１の表面に多結晶ＳｉＣ層３を形成する工程である。高電力用途の半導体素子を形成するには、窒素、リン、アルミニウム等の不純物の活性化のために１７００℃程度の高温とする工程が必要である。カーボンは、不活性ガス中においてはそのような高温に耐える材料である。しかし、カーボンは、酸素の存在によって４００℃以上では焼損する。このようなカーボンを保護するために、多結晶ＳｉＣ層３でカーボン基板１の全表面を被覆する方法を採用することができる。具体的には、第１成膜工程において、カーボン基板１の両平面（１０１及び１０２）及び側面１０３を覆うように多結晶ＳｉＣ層３を成膜することが好ましい。このようにすれば、カーボン基板１の全ての表面が多結晶ＳｉＣ層３により被覆され、カーボン基板１が外部に露出しないので、酸素が存在する高温の工程を実施することができる。また、カーボン基板１の両面に同じ多結晶ＳｉＣ層３が形成されるため、基板の反りを極めて小さくすることができる。このようにカーボン基板１の両平面に多結晶ＳｉＣ層３を設けた後、カーボン基板１の両面の多結晶ＳｉＣ層３をそれぞれ半導体素子の支持基板（支持層）として利用することも可能であるし（図３（ｂ）参照）、一方の面の多結晶ＳｉＣ層３だけを半導体素子の支持基板として利用することも可能である（図３（ａ）参照）。
前記第１成膜工程は、カーボン基板１の表面に多結晶ＳｉＣ層３を形成する工程である。高電力用途の半導体素子を形成するには、窒素、リン、アルミニウム等の不純物の活性化のために１７００℃程度の高温とする工程が必要である。カーボンは、不活性ガス中においてはそのような高温に耐える材料である。しかし、カーボンは、酸素の存在によって４００℃以上では焼損する。このようなカーボンを保護するために、多結晶ＳｉＣ層３でカーボン基板１の全表面を被覆する方法を採用することができる。具体的には、第１成膜工程において、カーボン基板１の両平面（１０１及び１０２）及び側面１０３を覆うように多結晶ＳｉＣ層３を成膜することが好ましい。このようにすれば、カーボン基板１の全ての表面が多結晶ＳｉＣ層３により被覆され、カーボン基板１が外部に露出しないので、酸素が存在する高温の工程を実施することができる。また、カーボン基板１の両面に同じ多結晶ＳｉＣ層３が形成されるため、基板の反りを極めて小さくすることができる。このようにカーボン基板１の両平面に多結晶ＳｉＣ層３を設けた後、カーボン基板１の両面の多結晶ＳｉＣ層３をそれぞれ半導体素子の支持基板（支持層）として利用することも可能であるし（図３（ｂ）参照）、一方の面の多結晶ＳｉＣ層３だけを半導体素子の支持基板として利用することも可能である（図３（ａ）参照）。
また、カーボン基板１の１つの平面だけに多結晶ＳｉＣ層３を形成する場合には、カーボン基板１を保護するため、４００℃以上で酸素の存在する環境下において熱処理を行わないようにする工程を採用することができる。例えば、多結晶ＳｉＣ層３をカーボン基板１の１つの平面（１０１又は１０２）上のみに形成した複層基板５（図３（ｃ）参照）を形成し、その複層基板５からカーボン基板１を除去した後に酸素を含有する成膜等を行うようにすることができる。
また、カーボン基板１を暫定的な土台として使用し、半導体素子の一部を形成した後にカーボン基板１を除去する前記第２形態の場合、多結晶ＳｉＣ層３は、カーボン基板１が除去された後に行う素子形成の一部工程や実装工程等において、第２の単結晶層４の支持基板となる。更に、多結晶ＳｉＣ層３は、第２の単結晶層４に形成される最終的な半導体素子の支持基板（支持層）としての役割を果たす。多結晶ＳｉＣ層３は、後に形成される第２の単結晶層４と同程度の熱伝導率、熱膨張係数、電気伝導度を有するため、支持層として好適である。
多結晶ＳｉＣ層３の具体的な成膜方法は特に限定されない。例えば、カーボン基板１を基台上に立てて、その両面側に多結晶用ＣＶＤガスを供給することにより、カーボン基板１の両平面及び側面に多結晶ＳｉＣ層３を成膜することができる。また、カーボン基板１の一方の平面を上にして平面の台に置き、その上方から多結晶用ＣＶＤガスを供給することにより、カーボン基板１の一方の平面及び側面に多結晶ＳｉＣ層３が形成される。その後同様にして、カーボン基板１の他方の平面に多結晶ＳｉＣ層３を形成することが可能である。以上のような成膜方法を適宜採用することにより、図３（ａ）、（ｂ）及び（ｃ）に示した各態様における多結晶ＳｉＣ層３を形成することができる。
カーボン基板１の平面上に形成される多結晶ＳｉＣ層３の厚さは、最終的な半導体素子の支持層としての役割を果たす限り問わない。前記第１形態においては、多結晶ＳｉＣ層３の厚さは、その上に第１の単結晶層２１を接合するのに必要な厚さだけでよい（例えば、１〜１０μｍ程度）。その場合には、カーボン基板１の厚さは、反りを抑制しハンドリングを容易にするために必要な厚さ（例えば、２５０〜１０００μｍ程度）とすればよい。また、前記第２形態においては、多結晶ＳｉＣ層３は、カーボン基板１の除去後に行う素子加工（裏面電極形成など）のための支持基板として必要な厚さ（例えば、１００μｍ）よりやや厚く形成すればよい（例えば、１００〜２００μｍ程度）。
多結晶ＳｉＣ層３の具体的な成膜方法は特に限定されない。例えば、カーボン基板１を基台上に立てて、その両面側に多結晶用ＣＶＤガスを供給することにより、カーボン基板１の両平面及び側面に多結晶ＳｉＣ層３を成膜することができる。また、カーボン基板１の一方の平面を上にして平面の台に置き、その上方から多結晶用ＣＶＤガスを供給することにより、カーボン基板１の一方の平面及び側面に多結晶ＳｉＣ層３が形成される。その後同様にして、カーボン基板１の他方の平面に多結晶ＳｉＣ層３を形成することが可能である。以上のような成膜方法を適宜採用することにより、図３（ａ）、（ｂ）及び（ｃ）に示した各態様における多結晶ＳｉＣ層３を形成することができる。
カーボン基板１の平面上に形成される多結晶ＳｉＣ層３の厚さは、最終的な半導体素子の支持層としての役割を果たす限り問わない。前記第１形態においては、多結晶ＳｉＣ層３の厚さは、その上に第１の単結晶層２１を接合するのに必要な厚さだけでよい（例えば、１〜１０μｍ程度）。その場合には、カーボン基板１の厚さは、反りを抑制しハンドリングを容易にするために必要な厚さ（例えば、２５０〜１０００μｍ程度）とすればよい。また、前記第２形態においては、多結晶ＳｉＣ層３は、カーボン基板１の除去後に行う素子加工（裏面電極形成など）のための支持基板として必要な厚さ（例えば、１００μｍ）よりやや厚く形成すればよい（例えば、１００〜２００μｍ程度）。
（水素層形成工程）
単結晶基板２は、第１の半導体材料の単結晶からなる。第１の半導体材料は特に限定されず、例えば、ＳｉＣ、ＧａＮ及び酸化ガリウムのうちの１つを採用することができる。後の接合工程において多結晶ＳｉＣ層３と接合されるため、第１の半導体材料としてＳｉＣを用いることが好適である。
前記水素層形成工程は、単結晶基板２の一方の平面２０１から所定の深さに水素注入層２５を形成する工程である。水素注入層２５は、上記所定の深さ（例えば、０．２〜１．５μｍ、好ましくは０．５μｍ程度の深さ）に水素イオンを注入することにより形成することができる。
単結晶基板２は、第１の半導体材料の単結晶からなる。第１の半導体材料は特に限定されず、例えば、ＳｉＣ、ＧａＮ及び酸化ガリウムのうちの１つを採用することができる。後の接合工程において多結晶ＳｉＣ層３と接合されるため、第１の半導体材料としてＳｉＣを用いることが好適である。
前記水素層形成工程は、単結晶基板２の一方の平面２０１から所定の深さに水素注入層２５を形成する工程である。水素注入層２５は、上記所定の深さ（例えば、０．２〜１．５μｍ、好ましくは０．５μｍ程度の深さ）に水素イオンを注入することにより形成することができる。
（接合工程）
前記接合工程は、カーボン基板１の平面上に形成された多結晶ＳｉＣ層３の表面と単結晶基板２の前記一方の平面２０１とを接合する工程である。カーボン基板１の両平面（１０１及び１０２）上に多結晶ＳｉＣ層３が設けられており、両平面上の多結晶ＳｉＣ層３をそれぞれ半導体素子の土台として利用する場合には（図３（ｂ）参照）、カーボン基板１の各平面（１０１及び１０２）上に形成された多結晶ＳｉＣ層３の表面と、２つの単結晶基板２の一方の平面２０１とをそれぞれ接合すればよい。多結晶ＳｉＣ層３の表面と単結晶基板２の平面２０１との接合方法は特に問わず、例えば、両表面をアルゴンビーム等で活性化して接合することが可能である。
前記接合工程は、カーボン基板１の平面上に形成された多結晶ＳｉＣ層３の表面と単結晶基板２の前記一方の平面２０１とを接合する工程である。カーボン基板１の両平面（１０１及び１０２）上に多結晶ＳｉＣ層３が設けられており、両平面上の多結晶ＳｉＣ層３をそれぞれ半導体素子の土台として利用する場合には（図３（ｂ）参照）、カーボン基板１の各平面（１０１及び１０２）上に形成された多結晶ＳｉＣ層３の表面と、２つの単結晶基板２の一方の平面２０１とをそれぞれ接合すればよい。多結晶ＳｉＣ層３の表面と単結晶基板２の平面２０１との接合方法は特に問わず、例えば、両表面をアルゴンビーム等で活性化して接合することが可能である。
（分離工程）
前記分離工程は、単結晶基板２を水素注入層２５で分離することにより、分離された単結晶基板２の前記一方の平面（２０１）側を第１の単結晶層２１として、カーボン基板１上に形成されている多結晶ＳｉＣ層３上に残す工程である。水素注入層２５における分離は、単結晶基板２を高温とすることによって可能である。例えば、単結晶基板２が単結晶ＳｉＣ基板である場合には、９００〜１０００℃で水素注入層２５にてブリスタが発生し、水素注入層２５を境界として単結晶基板２が分離される。
前記分離工程は、単結晶基板２を水素注入層２５で分離することにより、分離された単結晶基板２の前記一方の平面（２０１）側を第１の単結晶層２１として、カーボン基板１上に形成されている多結晶ＳｉＣ層３上に残す工程である。水素注入層２５における分離は、単結晶基板２を高温とすることによって可能である。例えば、単結晶基板２が単結晶ＳｉＣ基板である場合には、９００〜１０００℃で水素注入層２５にてブリスタが発生し、水素注入層２５を境界として単結晶基板２が分離される。
（第２成膜工程）
前記第２成膜工程は、単結晶である第１の単結晶層２１の表面上に、第２の半導体材料からなる第２の単結晶層４を形成することにより、カーボン基板１に多結晶ＳｉＣ層３と第１の単結晶層２１と第２の単結晶層４とが積層された複層基板５を得る工程である。カーボン基板１の両平面（１０１及び１０２）上に多結晶ＳｉＣ層３及び第１の単結晶層２１が設けられている場合には、その両方の第１の単結晶層２１の表面上に第２の単結晶層４を形成することにより、カーボン基板１のそれぞれの平面上に多結晶ＳｉＣ層３と第１の単結晶層２１と第２の単結晶層４とが積層された複層基板５を得ることができる（図３（ｂ）参照）。上記第２の半導体材料は特に限定されず、例えば、ＳｉＣ、ＧａＮ、酸化ガリウム等のうちの１つを採用することができる。
結晶性の良い第１の単結晶層２１は、その上に形成される第２の単結晶層４の下地として好適である。第２の単結晶層４の具体的な成膜方法は特に限定されない。例えば、第１の単結晶層２１上に、エピタキシャル成長により第２の単結晶層４を成膜することができる。第２の半導体材料の種類によっては、ＭＯＣＶＤ手法により成膜することも可能である。カーボン基板１の両平面上に多結晶ＳｉＣ層３及び第１の単結晶層２１が設けられている場合には、その一方の平面側に第２の単結晶層４を成膜し、次いで他方の平面側に成膜すればよい（図３（ｂ）参照）。
第２の単結晶層４は、結晶性の良い第１の単結晶層２１上に成膜されるため高品質な単結晶層とすることができ、半導体素子を形成するために好適である。第２の単結晶層４の厚さは、半導体素子の能動層とするために必要な厚さ（第２の半導体材料がＳｉＣである場合、５〜１０μｍ程度）だけがあればよい。
以上の工程によって、複層基板５（５１、５２、５３）が形成される。
前記第２成膜工程は、単結晶である第１の単結晶層２１の表面上に、第２の半導体材料からなる第２の単結晶層４を形成することにより、カーボン基板１に多結晶ＳｉＣ層３と第１の単結晶層２１と第２の単結晶層４とが積層された複層基板５を得る工程である。カーボン基板１の両平面（１０１及び１０２）上に多結晶ＳｉＣ層３及び第１の単結晶層２１が設けられている場合には、その両方の第１の単結晶層２１の表面上に第２の単結晶層４を形成することにより、カーボン基板１のそれぞれの平面上に多結晶ＳｉＣ層３と第１の単結晶層２１と第２の単結晶層４とが積層された複層基板５を得ることができる（図３（ｂ）参照）。上記第２の半導体材料は特に限定されず、例えば、ＳｉＣ、ＧａＮ、酸化ガリウム等のうちの１つを採用することができる。
結晶性の良い第１の単結晶層２１は、その上に形成される第２の単結晶層４の下地として好適である。第２の単結晶層４の具体的な成膜方法は特に限定されない。例えば、第１の単結晶層２１上に、エピタキシャル成長により第２の単結晶層４を成膜することができる。第２の半導体材料の種類によっては、ＭＯＣＶＤ手法により成膜することも可能である。カーボン基板１の両平面上に多結晶ＳｉＣ層３及び第１の単結晶層２１が設けられている場合には、その一方の平面側に第２の単結晶層４を成膜し、次いで他方の平面側に成膜すればよい（図３（ｂ）参照）。
第２の単結晶層４は、結晶性の良い第１の単結晶層２１上に成膜されるため高品質な単結晶層とすることができ、半導体素子を形成するために好適である。第２の単結晶層４の厚さは、半導体素子の能動層とするために必要な厚さ（第２の半導体材料がＳｉＣである場合、５〜１０μｍ程度）だけがあればよい。
以上の工程によって、複層基板５（５１、５２、５３）が形成される。
（素子形成工程）
前記素子形成工程は、第２成膜工程によって得られた複層基板５の表層である第２の単結晶層４に半導体素子を形成する工程である。半導体素子を形成するとは、ショットキーダイオード、ＭＯＳＦＥＴ、ＪＦＥＴ等、目的とする半導体素子を構成するために必要な不純物領域、絶縁物領域、導電領域等を形成することを意図している。複層基板５は、カーボン基板１によって曲がりや反りが抑制されるため、汎用のフォトリソグラフィ装置を使用して半導体素子の形成をすることができる。
第１成膜工程においてカーボン基板１の全ての表面を多結晶ＳｉＣ層３で覆った場合には、複層基板５（５１、５２）の反りを極めて小さくすることができる。よって、素子形成工程では、従来の厚い単結晶支持基板上に第２の半導体材料を用いた単結晶膜が形成されている場合と同様の加工方法を使用することができる。
また、カーボン基板１の片面だけに多結晶ＳｉＣ層３を形成した場合には、４００℃以上で酸素の存在のしない条件下で加工を行う必要がある。例えば、この条件下で厚さ１μｍ以上のシリコン酸化膜を形成するには、低温度ＣＶＤによりシリコン酸化膜を形成し、不活性ガス中で高温にてアニールするようにすることができる。また、ゲート膜が必要な場合には、シリコン酸化膜ではなく、酸素が直接介在しなくても緻密な薄膜が形成できる膜質（例えば、窒化ケイ素、アルミナ等）を選ぶことも可能である。酸素が直接介在しなくてもよいゲート膜を成膜する場合には、カーボン基板１が存在してもＭＯＳＦＥＴを形成することが可能である。
前記素子形成工程は、第２成膜工程によって得られた複層基板５の表層である第２の単結晶層４に半導体素子を形成する工程である。半導体素子を形成するとは、ショットキーダイオード、ＭＯＳＦＥＴ、ＪＦＥＴ等、目的とする半導体素子を構成するために必要な不純物領域、絶縁物領域、導電領域等を形成することを意図している。複層基板５は、カーボン基板１によって曲がりや反りが抑制されるため、汎用のフォトリソグラフィ装置を使用して半導体素子の形成をすることができる。
第１成膜工程においてカーボン基板１の全ての表面を多結晶ＳｉＣ層３で覆った場合には、複層基板５（５１、５２）の反りを極めて小さくすることができる。よって、素子形成工程では、従来の厚い単結晶支持基板上に第２の半導体材料を用いた単結晶膜が形成されている場合と同様の加工方法を使用することができる。
また、カーボン基板１の片面だけに多結晶ＳｉＣ層３を形成した場合には、４００℃以上で酸素の存在のしない条件下で加工を行う必要がある。例えば、この条件下で厚さ１μｍ以上のシリコン酸化膜を形成するには、低温度ＣＶＤによりシリコン酸化膜を形成し、不活性ガス中で高温にてアニールするようにすることができる。また、ゲート膜が必要な場合には、シリコン酸化膜ではなく、酸素が直接介在しなくても緻密な薄膜が形成できる膜質（例えば、窒化ケイ素、アルミナ等）を選ぶことも可能である。酸素が直接介在しなくてもよいゲート膜を成膜する場合には、カーボン基板１が存在してもＭＯＳＦＥＴを形成することが可能である。
（除去工程）
カーボン基板１を暫定的な土台としてのみ使用する前記第２形態においては、前記除去工程を行う。除去工程は、素子形成工程において半導体素子の全て又は一部を形成した後、複層基板５からカーボン基板１を除去する工程である。カーボンは、５００℃程度の高温とすることによって容易に焼却することができる。具体的な除去方法は特に問わない。例えば、カーボン基板１が多結晶ＳｉＣ層３により覆われている場合、先ず、複層基板５の周縁部（少なくともカーボン基板１の側面１０３に形成されている多結晶ＳｉＣ層３）を切断除去して、カーボン基板１の側面部を露出させる。その後、焼却等によりカーボン基板１を除去することができる（図１２参照）。
カーボン基板１を暫定的な土台としてのみ使用する前記第２形態においては、前記除去工程を行う。除去工程は、素子形成工程において半導体素子の全て又は一部を形成した後、複層基板５からカーボン基板１を除去する工程である。カーボンは、５００℃程度の高温とすることによって容易に焼却することができる。具体的な除去方法は特に問わない。例えば、カーボン基板１が多結晶ＳｉＣ層３により覆われている場合、先ず、複層基板５の周縁部（少なくともカーボン基板１の側面１０３に形成されている多結晶ＳｉＣ層３）を切断除去して、カーボン基板１の側面部を露出させる。その後、焼却等によりカーボン基板１を除去することができる（図１２参照）。
（第２の素子形成工程）
前記素子形成工程は、前記除去工程の前に行う第１の素子形成工程と前記除去工程の後に行う第２の素子形成工程とからなるように構成することができる。第２の素子形成工程には、酸素を含有する成膜が含まれてもよい。前記第１形態の場合には、半導体素子を完成させるためにカーボン基板１を保持したまま第２の素子形成工程を行うことができる。前記第２形態の場合には、複層基板５からカーボン基板１を除去した後、半導体素子を完成させるために第２の素子形成工程を行う。また、カーボン基板１の片面だけに多結晶ＳｉＣ層３が形成されている等、カーボン基板１の一部が露出している状態で酸素が介在するゲート膜が必要な場合には、ゲート膜を形成する前の工程は前記第１の素子形成工程において行い、前記除去工程によりカーボン基板１を除去した後に、酸素の介在するゲート酸化膜を形成することができる。カーボン基板１の除去によって反りが生じても、ゲート酸化膜は形成することができる。更に、ゲート酸化膜の形成後に、例えばサファイア基板等を仮設支持基板として接着することにより反りを減らすことができる。その状態において金属配線層などを形成し、配線を行うことが可能になる。その後、仮設支持基板を剥離し、半導体素子の裏面側の金属層を形成することもできる。この場合、カーボン基板１が除去された状態において、裏面にＮｉ等のシリサイド用金属薄膜を形成し、予め表面の電極部にも同様な金属薄膜を形成し、同時に或いはそれぞれの成膜後に、高温処理によりシリサイド化することも可能である。これらの処理は反りが生じていても可能である。その後上述のように仮設支持基板を設けて反りを無くして金属配線層を形成することも可能である。
また、カーボン基板１の両面に多結晶ＳｉＣ層３を設けて第２の単結晶層４を形成した場合においても、表面にシリサイド用金属薄膜を形成した後、金属配線工程の前にカーボン基板１を除去し、その後に半導体素子の裏面側を研磨し、シリサイド用金属薄膜を裏面に形成した後に高温処理により両面同時にシリサイド化を行うことも可能である。その後に仮設支持基板を設けることにより反りを無くし、表面に金属配線層を形成することも可能である。
前記素子形成工程は、前記除去工程の前に行う第１の素子形成工程と前記除去工程の後に行う第２の素子形成工程とからなるように構成することができる。第２の素子形成工程には、酸素を含有する成膜が含まれてもよい。前記第１形態の場合には、半導体素子を完成させるためにカーボン基板１を保持したまま第２の素子形成工程を行うことができる。前記第２形態の場合には、複層基板５からカーボン基板１を除去した後、半導体素子を完成させるために第２の素子形成工程を行う。また、カーボン基板１の片面だけに多結晶ＳｉＣ層３が形成されている等、カーボン基板１の一部が露出している状態で酸素が介在するゲート膜が必要な場合には、ゲート膜を形成する前の工程は前記第１の素子形成工程において行い、前記除去工程によりカーボン基板１を除去した後に、酸素の介在するゲート酸化膜を形成することができる。カーボン基板１の除去によって反りが生じても、ゲート酸化膜は形成することができる。更に、ゲート酸化膜の形成後に、例えばサファイア基板等を仮設支持基板として接着することにより反りを減らすことができる。その状態において金属配線層などを形成し、配線を行うことが可能になる。その後、仮設支持基板を剥離し、半導体素子の裏面側の金属層を形成することもできる。この場合、カーボン基板１が除去された状態において、裏面にＮｉ等のシリサイド用金属薄膜を形成し、予め表面の電極部にも同様な金属薄膜を形成し、同時に或いはそれぞれの成膜後に、高温処理によりシリサイド化することも可能である。これらの処理は反りが生じていても可能である。その後上述のように仮設支持基板を設けて反りを無くして金属配線層を形成することも可能である。
また、カーボン基板１の両面に多結晶ＳｉＣ層３を設けて第２の単結晶層４を形成した場合においても、表面にシリサイド用金属薄膜を形成した後、金属配線工程の前にカーボン基板１を除去し、その後に半導体素子の裏面側を研磨し、シリサイド用金属薄膜を裏面に形成した後に高温処理により両面同時にシリサイド化を行うことも可能である。その後に仮設支持基板を設けることにより反りを無くし、表面に金属配線層を形成することも可能である。
以下、本実施形態に係る半導体素子の製造工程を具体的に説明する。本例で用いるカーボン基板１の厚さは約０．５ｍｍであり、その熱膨張係数は多結晶ＳｉＣの熱膨張係数と同程度となるように合わせてある。カーボンは、その密度、焼成温度を調整することにより熱膨張係数を調整することが可能である。また、カーボン基板１は、不純物となる金属の密度が１０１０／ｃｍ３以下と少なく、純度の高い素材である。また、本例において単結晶基板２は単結晶ＳｉＣ基板とする。
図４は、図３（ａ）で示した複層基板５１の製造工程を示している。図４（ａ）に示すように、カーボン基板１の上面１０１、下面１０２及び側面１０３を覆うように、一定の厚さの多結晶ＳｉＣ層３を熱ＣＶＤ手法により成長させる。一方、同図（ｂ）に示すように、単結晶基板２の一方の平面２０１から０．５μｍの深さに水素イオンを注入することによって水素注入層２５を形成する。水素イオンの濃度は、１×１０１７／ｃｍ３程度である。水素注入層２５から平面２０１側が、単結晶ＳｉＣからなる第１の単結晶層２１になる。
次に、同図（ｃ）に示すように、カーボン基板１に形成された多結晶ＳｉＣ層３の表面と単結晶ＳｉＣ基板２の平面２０１とを、各表面を活性化した後に接合する。その後、接合された基板を約１０００℃の高温にすることにより、単結晶ＳｉＣ基板２は水素注入層４を境界として分離される（分離された単結晶ＳｉＣ基板２の母材側は図示せず）。これによって、同図（ｄ）に示すように、カーボン基板１に多結晶ＳｉＣ層３が形成され、その表面に第１の単結晶層２１が積層された複層基板が形成される。
更に、同図（ｅ）に示すように、複層基板に形成された第１の単結晶層２１の表面上に、ＳｉＣ単結晶をエピタキシャル成長させることによって第２の単結晶層４が形成され、図３（ｂ）に示した複層基板５１が完成する。
次に、同図（ｃ）に示すように、カーボン基板１に形成された多結晶ＳｉＣ層３の表面と単結晶ＳｉＣ基板２の平面２０１とを、各表面を活性化した後に接合する。その後、接合された基板を約１０００℃の高温にすることにより、単結晶ＳｉＣ基板２は水素注入層４を境界として分離される（分離された単結晶ＳｉＣ基板２の母材側は図示せず）。これによって、同図（ｄ）に示すように、カーボン基板１に多結晶ＳｉＣ層３が形成され、その表面に第１の単結晶層２１が積層された複層基板が形成される。
更に、同図（ｅ）に示すように、複層基板に形成された第１の単結晶層２１の表面上に、ＳｉＣ単結晶をエピタキシャル成長させることによって第２の単結晶層４が形成され、図３（ｂ）に示した複層基板５１が完成する。
図５は、図３（ｂ）で示した複層基板５２の製造工程を示している。
図５（ａ）に示すように、カーボン基板１の上面１０１、下面１０２及び側面１０３を覆うように、一定の厚さの多結晶ＳｉＣ層３を熱ＣＶＤ手法により成長させる。一方、同図（ｂ）に示すように、単結晶基板２の一方の平面２０１から０．５μｍの深さに水素イオンを注入することによって水素注入層２５を形成する。水素イオンの濃度は、１×１０１７／ｃｍ３程度である。水素注入層２５から平面２０１側が、単結晶ＳｉＣからなる第１の単結晶層２１になる。
次に、同図（ｃ）に示すように、カーボン基板１の両面に形成された多結晶ＳｉＣ層３の表面と単結晶ＳｉＣ基板２の平面２０１とを、各表面を活性化した後に接合する。その後、接合された基板を約１０００℃の高温にすることにより、単結晶ＳｉＣ基板２は水素注入層４を境界として分離される（分離された単結晶ＳｉＣ基板２の母材側は図示せず）。これによって、同図（ｄ）に示すように、カーボン基板１の両面上に多結晶ＳｉＣ層３が形成され、その各表面に第１の単結晶層２１が積層された複層基板が形成される。
更に、同図（ｅ）に示すように、複層基板の両面に形成された第１の単結晶層２１の表面上に、ＳｉＣ単結晶をエピタキシャル成長させることによって第２の単結晶層４が形成され、図３（ａ）に示した複層基板５５が完成する。
図５（ａ）に示すように、カーボン基板１の上面１０１、下面１０２及び側面１０３を覆うように、一定の厚さの多結晶ＳｉＣ層３を熱ＣＶＤ手法により成長させる。一方、同図（ｂ）に示すように、単結晶基板２の一方の平面２０１から０．５μｍの深さに水素イオンを注入することによって水素注入層２５を形成する。水素イオンの濃度は、１×１０１７／ｃｍ３程度である。水素注入層２５から平面２０１側が、単結晶ＳｉＣからなる第１の単結晶層２１になる。
次に、同図（ｃ）に示すように、カーボン基板１の両面に形成された多結晶ＳｉＣ層３の表面と単結晶ＳｉＣ基板２の平面２０１とを、各表面を活性化した後に接合する。その後、接合された基板を約１０００℃の高温にすることにより、単結晶ＳｉＣ基板２は水素注入層４を境界として分離される（分離された単結晶ＳｉＣ基板２の母材側は図示せず）。これによって、同図（ｄ）に示すように、カーボン基板１の両面上に多結晶ＳｉＣ層３が形成され、その各表面に第１の単結晶層２１が積層された複層基板が形成される。
更に、同図（ｅ）に示すように、複層基板の両面に形成された第１の単結晶層２１の表面上に、ＳｉＣ単結晶をエピタキシャル成長させることによって第２の単結晶層４が形成され、図３（ａ）に示した複層基板５５が完成する。
上記複層基板５１〜５３において、多結晶ＳｉＣ層３の厚さは、前記第１形態の場合と前記第２形態の場合とでは、異なる厚さとすることができる。前記第１形態の場合には、支持層はカーボン基板１により強度が確保されるため、多結晶ＳｉＣ層３の厚さは１μｍ程度でもよい。また、前記第２形態の場合には、多結晶ＳｉＣ層３がその後の支持層となるため、１００μｍ程度の厚さとなってもよい。
複層基板５１〜５３において、第２の単結晶層４の厚さは用途により異なり、ＳｉＣの場合には概ね５μｍ（耐圧６００Ｖの場合）から１０μｍ（耐圧１５００Ｖの場合）の程度である。また、エピタキシャル成長等により第１の単結晶層２１の上に第２の単結晶層４が成膜されるが、第１の単結晶層２１が無い部分すなわち多結晶ＳｉＣ層３が露出している周縁部分では多結晶が成長し、第２の単結晶層４と同じ厚さの第２の多結晶層４１が成膜される。
複層基板５１〜５３において、第２の単結晶層４の厚さは用途により異なり、ＳｉＣの場合には概ね５μｍ（耐圧６００Ｖの場合）から１０μｍ（耐圧１５００Ｖの場合）の程度である。また、エピタキシャル成長等により第１の単結晶層２１の上に第２の単結晶層４が成膜されるが、第１の単結晶層２１が無い部分すなわち多結晶ＳｉＣ層３が露出している周縁部分では多結晶が成長し、第２の単結晶層４と同じ厚さの第２の多結晶層４１が成膜される。
図６は、平面的な熱ＣＶＤ装置を用いてカーボン基板１の表面を多結晶ＳｉＣ層３で被覆する具体的な工程例を示している。同図（ａ）に示すように、先ずカーボン基板１の一方の平面１０１上に、約１３０μｍの厚さの多結晶ＳｉＣ層３を熱ＣＶＤにより成膜する。この過程において、カーボン基板１の側面１０３にも多結晶ＳｉＣ層３が形成される。そして、カーボン基板１の他方の平面１０２を基準面として、平面１０１上の多結晶ＳｉＣ層３の厚さが約１１０μｍとなるように研磨して平坦化を図る。次いで、同図（ｂ）に示すように、カーボン基板１の他方の平面１０２上に、約１３０μｍの厚さの多結晶ＳｉＣ層３を熱ＣＶＤにより成膜する。この過程においても、カーボン基板１の側面１０３側に多結晶ＳｉＣ層３が形成される。そして、先に平坦化した多結晶ＳｉＣ３の面を基準面として、平面１０２上の多結晶ＳｉＣ層３の厚さが約１１０μｍとなるように研磨して平坦化を図る。このような手法のメリットは、多結晶ＳｉＣ層３の平坦化が容易な点にある。これにより、カーボン基板１の両平面に厚さ約１１０μｍの多結晶ＳｉＣ層３が形成され、その側面には約２６０μｍ（約１３０μｍ×２）の多結晶ＳｉＣ層３が形成され、カーボン基板１を多結晶ＳｉＣ層３によって覆うことができる。
カーボン基板１を覆う多結晶ＳｉＣ層３は、３次元で成膜可能な熱ＣＶＤ装置を使用することによっても成膜することができる。このような熱ＣＶＤ装置を使用すれば、保持された円板状のカーボン基板１を３次元的に回転させながら成膜が行われるので、カーボン基板１の両平面及び側面に、同時にほぼ同じ厚さの多結晶ＳｉＣ層３を形成することが可能である。多結晶ＳｉＣ層３を高濃度Ｎ型層とするためには高濃度の窒素雰囲気で成膜する必要があり、その成膜温度は１４００〜１５００℃と高温である。この条件下では供給律速反応となるため、多結晶ＳｉＣ層３の膜厚は部位によりばらつきが生じる。両平面の膜厚を均一にするには成膜後に研磨を行う。
カーボン基板１を覆う多結晶ＳｉＣ層３は、３次元で成膜可能な熱ＣＶＤ装置を使用することによっても成膜することができる。このような熱ＣＶＤ装置を使用すれば、保持された円板状のカーボン基板１を３次元的に回転させながら成膜が行われるので、カーボン基板１の両平面及び側面に、同時にほぼ同じ厚さの多結晶ＳｉＣ層３を形成することが可能である。多結晶ＳｉＣ層３を高濃度Ｎ型層とするためには高濃度の窒素雰囲気で成膜する必要があり、その成膜温度は１４００〜１５００℃と高温である。この条件下では供給律速反応となるため、多結晶ＳｉＣ層３の膜厚は部位によりばらつきが生じる。両平面の膜厚を均一にするには成膜後に研磨を行う。
図７は、カーボン基板１を多結晶ＳｉＣ層３で被覆したときの基板端部の断面画像である。カーボン基板上に熱ＣＶＤ装置を用いて多結晶ＳｉＣ層を形成すると、カーボン基板の端部において成膜の不均一が発生し、多結晶ＳｉＣの膜厚が一定ではなくなる。同図（ａ）に表されているように、カーボン基板１の板端の角部は、欠け防止のため面取り処理（べベル処理）がされている。それでも、成膜はあらゆる表面に対して等方的に成長するため、板端の角部で成膜が進み、その角部で厚くなる。この場合、後の単結晶基板２との接合のために、カーボン基板１の平面上の多結晶ＳｉＣ層３の厚さを均一とするように研磨を行うことが好ましい。
より好ましくは、カーボン基板１の多結晶ＳｉＣ層３が成膜される面の端部（即ちカーボン基板１の平面と側面とが接する角部）は、カーボン基板１の板端に至るまで多結晶ＳｉＣ層３の厚さが均一となるように面取りをしておくことである。面取りの形状は問わず、端部を断面円弧状としてもよいし、平面に対して傾斜させるようにしてもよい。円弧の曲率や傾斜の角度は面取り部において一定である必要はなく、面取りの大きさも適宜決められればよい。例えば、同図（ｂ）に表されているように、カーボン基板１の端部が断面円弧状となるように面取りを行っておくことにより、板端における成膜の厚さの不均一をなくすことができる。本例では、カーボン基板１の端部の断面が、カーボン基板１の厚さとほぼ等しい直径の半円状となるように面取りがされている。同図（ｂ）は、このようなカーボン基板１に３次元的な前記熱ＣＶＤ装置を用いて多結晶ＳｉＣ層３を成膜した場合の、基板端部の断面画像である。基板側面部の多結晶ＳｉＣ層３は均一な厚さに成膜されており、基板上面及び下面の多結晶ＳｉＣ層３の厚さは板端に至るまで均一となることが分かる。同図（ｃ）は、（ｂ）と同様に端部の面取りがされたカーボン基板１の各平面に対して、平面的な前記熱ＣＶＤ装置を用いて多結晶ＳｉＣ層３を成膜した場合の、基板端部の断面画像である。本例では、先ず図の下方の面に多結晶ＳｉＣ層３を成膜し、次に図の上方の面に成膜している。これにより、板端の側面部には２層の多結晶ＳｉＣ層３が重なるように形成されているが、膜質は同じであるため連続的な多結晶となっている。このようにカーボン基板１の平面毎に多結晶ＳｉＣ層３を成膜した場合も、カーボン基板１の上面及び下面の多結晶ＳｉＣ層３の厚さは板端に至るまで均一であることが分かる。上記（ｂ）、（ｃ）のいずれの場合も、カーボン基板１の平面上の多結晶ＳｉＣ層３の厚さを均一とするための研磨を省くことができる。
より好ましくは、カーボン基板１の多結晶ＳｉＣ層３が成膜される面の端部（即ちカーボン基板１の平面と側面とが接する角部）は、カーボン基板１の板端に至るまで多結晶ＳｉＣ層３の厚さが均一となるように面取りをしておくことである。面取りの形状は問わず、端部を断面円弧状としてもよいし、平面に対して傾斜させるようにしてもよい。円弧の曲率や傾斜の角度は面取り部において一定である必要はなく、面取りの大きさも適宜決められればよい。例えば、同図（ｂ）に表されているように、カーボン基板１の端部が断面円弧状となるように面取りを行っておくことにより、板端における成膜の厚さの不均一をなくすことができる。本例では、カーボン基板１の端部の断面が、カーボン基板１の厚さとほぼ等しい直径の半円状となるように面取りがされている。同図（ｂ）は、このようなカーボン基板１に３次元的な前記熱ＣＶＤ装置を用いて多結晶ＳｉＣ層３を成膜した場合の、基板端部の断面画像である。基板側面部の多結晶ＳｉＣ層３は均一な厚さに成膜されており、基板上面及び下面の多結晶ＳｉＣ層３の厚さは板端に至るまで均一となることが分かる。同図（ｃ）は、（ｂ）と同様に端部の面取りがされたカーボン基板１の各平面に対して、平面的な前記熱ＣＶＤ装置を用いて多結晶ＳｉＣ層３を成膜した場合の、基板端部の断面画像である。本例では、先ず図の下方の面に多結晶ＳｉＣ層３を成膜し、次に図の上方の面に成膜している。これにより、板端の側面部には２層の多結晶ＳｉＣ層３が重なるように形成されているが、膜質は同じであるため連続的な多結晶となっている。このようにカーボン基板１の平面毎に多結晶ＳｉＣ層３を成膜した場合も、カーボン基板１の上面及び下面の多結晶ＳｉＣ層３の厚さは板端に至るまで均一であることが分かる。上記（ｂ）、（ｃ）のいずれの場合も、カーボン基板１の平面上の多結晶ＳｉＣ層３の厚さを均一とするための研磨を省くことができる。
高電力用途の縦型素子を形成するための半導体基板として、縦方向の電気伝導性と熱伝導性が重要である。本実施形態において、半導体基板としての電気伝導性については、多結晶ＳｉＣ層３の電気伝導率、多結晶ＳｉＣ層３と第１の単結晶層２１との界面抵抗、及び第１の単結晶層２１と第２の単結晶層４との界面抵抗が重要となる。多結晶ＳｉＣ層３の電気伝導度については、Ｎ型不純物である窒素濃度を高めることにより低抵抗とすることができる。多結晶ＳｉＣ層は単結晶ＳｉＣ基板と異なり結晶性を問わずに窒素濃度を高めることができるので、単結晶ＳｉＣ基板よりも低抵抗にすることが可能である。また、多結晶ＳｉＣ層３と第１の単結晶層２１との界面、及び第１の単結晶層２１と第２の単結晶層４との界面においては、各層のバンドギャップ幅により電位障壁を発生し、対策をしなければ電位障壁の差により非等方的な電気特性を示す。この対策として、界面近傍の不純物濃度を高くし、トンネル現象を生じさせることにより電位障壁の影響を防ぐことが知られている（特許文献１、非特許文献１、２）。例えば、第１の単結晶層２１としてＳｉＣを用いる。そうすると、多結晶ＳｉＣ層３がＮ型であるので、それとの界面となる第１の単結晶層２１側もＮ型層とし、その窒素濃度は１０２１／ｃｍ３程度の高濃度であることが望ましい。このため、接合工程を行う前に、多結晶ＳｉＣ層３との接合面となる第１の単結晶層２１の表面に、予め高濃度窒素層を形成しておくことが好ましい。第２の単結晶層４についても同様である。第２の単結晶層４が第１の単結晶層２１と同じ材料、同じ結晶構造である場合（例えば、共に単結晶ＳｉＣである場合）には、電位障壁への配慮は不要である。第２の単結晶層４が第１の単結晶層２１と異なる場合、例えば第２の単結晶層４がＧａＮからなる場合には、その界面の不純物濃度を高くする必要がある。このような高濃度窒素層は、窒素のイオン注入などにより可能である。
高電力用途の縦型素子を形成するための半導体基板として重要な熱伝導性については、多結晶ＳｉＣ層３の熱伝導度が２５０〜３００Ｗ／（ｍ・Ｋ）程度と極めて良い。このため、第２の半導体材料としてＳｉＣ、ＧａＮ、酸化ガリウムの何れを用いて第２の単結晶層４を形成する場合にも、多結晶ＳｉＣ層３はその支持基板として好適である。
図８は、多結晶ＳｉＣ層３の構造を示す断面画像の一例であるである。この多結晶ＳｉＣ層３は、カーボン基板１の表面Ｌ１上に熱ＣＶＤにより成膜されており、厚さは約１１０μｍである。多結晶ＳｉＣ層３の結晶粒はカーボン基板１との界面Ｌ１部分では細かく、厚さ方向Ｄに界面Ｌ１から離れるに伴って大きな結晶粒となって安定する。このように多結晶ＳｉＣ層３の結晶構造は一様ではないため、カーボン基板１が無い状態では反りが発生する。
図９は、カーボン基板１が存在する状態（ａ）と、カーボン基板１が除去された状態（ｂ）の反りの大きさを説明する図である。例えば、カーボン基板１上に多結晶ＳｉＣ層３が積層されている状態の反りＳ１は約２０μｍであり、カーボン基板１が除去された後の多結晶ＳｉＣ層３の反りＳ２は約１００μｍとなる。カーボン基板１が無く、多結晶ＳｉＣ層３のみが支持基板であって１００μｍ程度の大きな反りがある状態には、そのままではフォトリソグラフィを適用することはできない。カーボン基板１が存在する状態では反りが２０μｍ程度と小さいため、一般的な半導体のフォトリソグラフィ装置を用いることができる。
図９は、カーボン基板１が存在する状態（ａ）と、カーボン基板１が除去された状態（ｂ）の反りの大きさを説明する図である。例えば、カーボン基板１上に多結晶ＳｉＣ層３が積層されている状態の反りＳ１は約２０μｍであり、カーボン基板１が除去された後の多結晶ＳｉＣ層３の反りＳ２は約１００μｍとなる。カーボン基板１が無く、多結晶ＳｉＣ層３のみが支持基板であって１００μｍ程度の大きな反りがある状態には、そのままではフォトリソグラフィを適用することはできない。カーボン基板１が存在する状態では反りが２０μｍ程度と小さいため、一般的な半導体のフォトリソグラフィ装置を用いることができる。
以下、複層基板５の第２の単結晶層４に半導体素子を形成する素子形成工程の具体例を説明する。
（ショットキーダイオード素子の形成）
図１０は、複合基板５の表層に形成されている第２の単結晶層４にショットキーダイオード素子（図１５（ａ）参照）を形成する工程を示している。第１の単結晶はＳｉＣである。図１０（ａ）は、図３に示した複層基板５１又は５２である。ここでは簡素化のため、第１の単結晶層２１は図示していない。また、カーボン基板１の一方の面（上面１０１）側だけを表示している。両面にショットキーダイオードを形成するためには、交互に各面の加工を行えばよい。図１０（ａ）に示すＡ部は、複合基板５１又は５２において１つの素子に相当する領域である。以下の図（ｂ）〜（ｇ）はそのＡ部の拡大図であり、１つの素子の形成工程を表している。
先ず、図１０（ｂ）に示すように、Ｎ型とした第２の単結晶層４の表面にＳｉＯ２膜を形成し、フォトリソグラフィにより必要な部分を開口させてマスク７０１を形成する。そして、約５００℃に加熱をした状態でマスク７０１の開口部にＰ型不純物をイオン注入し、イオン注入後マスク７０１を除去する。これにより、同図（ｃ）に示すように、第２の単結晶層４の表層部にＰ型不純物領域７１１が形成される。
次に、同図（ｄ）に示すように、第２の単結晶層４の表面にＳｉＯ２膜を形成し、フォトリソグラフィにより必要な部分を開口させてマスク７０２を形成する。そして、約５００℃に加熱をした状態でマスク７０２の開口部に別の濃度のＰ型不純物をイオン注入し、イオン注入後マスク７０２を除去する。これにより、同図（ｅ）に示すように、第２の単結晶層４の表層部に別のＰ型不純物領域７１２が形成される。Ｐ型不純物領域７１１及び別のＰ型不純物領域７１２が形成された後に、これらの不純物の活性化のために高温にてアニール処理がされる。第２の単結晶層４がＳｉＣである場合には、約１７００℃にてアニール処理がされる。
その後、熱ＣＶＤにより第２の単結晶層４の表面上に厚さ１μｍ程度のＳｉＯ２膜を形成し、電極となる部分をエッチングにより除去して開口させる。これにより、同図（ｆ）に示すように、第２の単結晶層４上にＳｉＯ２の層間絶縁膜７１３が形成される。
そして、同図（ｇ）に示すように、ニッケルなどの金属を蒸着した後、パターニングすることによって電極膜７１４を形成する。この状態でランプアニール等により瞬間的に１０００℃を越える高温とすることによって、ショットキー界面が形成される。電極膜７１４は、更にアルミニウム等を用いて増膜することも可能である。以上の工程によって、ショットキーダイオードを形成するための複層基板７２が得られる。
（ショットキーダイオード素子の形成）
図１０は、複合基板５の表層に形成されている第２の単結晶層４にショットキーダイオード素子（図１５（ａ）参照）を形成する工程を示している。第１の単結晶はＳｉＣである。図１０（ａ）は、図３に示した複層基板５１又は５２である。ここでは簡素化のため、第１の単結晶層２１は図示していない。また、カーボン基板１の一方の面（上面１０１）側だけを表示している。両面にショットキーダイオードを形成するためには、交互に各面の加工を行えばよい。図１０（ａ）に示すＡ部は、複合基板５１又は５２において１つの素子に相当する領域である。以下の図（ｂ）〜（ｇ）はそのＡ部の拡大図であり、１つの素子の形成工程を表している。
先ず、図１０（ｂ）に示すように、Ｎ型とした第２の単結晶層４の表面にＳｉＯ２膜を形成し、フォトリソグラフィにより必要な部分を開口させてマスク７０１を形成する。そして、約５００℃に加熱をした状態でマスク７０１の開口部にＰ型不純物をイオン注入し、イオン注入後マスク７０１を除去する。これにより、同図（ｃ）に示すように、第２の単結晶層４の表層部にＰ型不純物領域７１１が形成される。
次に、同図（ｄ）に示すように、第２の単結晶層４の表面にＳｉＯ２膜を形成し、フォトリソグラフィにより必要な部分を開口させてマスク７０２を形成する。そして、約５００℃に加熱をした状態でマスク７０２の開口部に別の濃度のＰ型不純物をイオン注入し、イオン注入後マスク７０２を除去する。これにより、同図（ｅ）に示すように、第２の単結晶層４の表層部に別のＰ型不純物領域７１２が形成される。Ｐ型不純物領域７１１及び別のＰ型不純物領域７１２が形成された後に、これらの不純物の活性化のために高温にてアニール処理がされる。第２の単結晶層４がＳｉＣである場合には、約１７００℃にてアニール処理がされる。
その後、熱ＣＶＤにより第２の単結晶層４の表面上に厚さ１μｍ程度のＳｉＯ２膜を形成し、電極となる部分をエッチングにより除去して開口させる。これにより、同図（ｆ）に示すように、第２の単結晶層４上にＳｉＯ２の層間絶縁膜７１３が形成される。
そして、同図（ｇ）に示すように、ニッケルなどの金属を蒸着した後、パターニングすることによって電極膜７１４を形成する。この状態でランプアニール等により瞬間的に１０００℃を越える高温とすることによって、ショットキー界面が形成される。電極膜７１４は、更にアルミニウム等を用いて増膜することも可能である。以上の工程によって、ショットキーダイオードを形成するための複層基板７２が得られる。
図１１は、カーボン基板１を支持基板とする前記第１形態において、裏面電極を形成する工程を示している。前図同様に１つの素子に相当する領域を示している。図１１（ａ）は、上記のような素子形成工程を経た複層基板７２を示しており、複層基板７２の上面側にショットキーダイオードが形成されている。複層基板７２は、カーボン基板１上に形成された多結晶ＳｉＣ層３の上に、第１の単結晶層２１（図示せず）及び第２の単結晶層４が積層されて構成されている。この後、図１１に示すような工程により、複層基板７２の裏面側、即ち第２の単結晶層４とは反対側を加工することができる。同図（ａ）に示すように、複層基板７２の裏面側において複層基板７２の裏面（多結晶ＳｉＣ層３の裏面３０２）を必要に応じて研削や研磨により表面を整える。その後、同図（ｂ）に示すように、裏面３０２にニッケル等を用いて裏面電極膜７１５を形成する。裏面電極膜７１５は、瞬間的な高温処理によりシリサイド化がなされてもよい。そして、同図（ｃ）に示すように、裏面電極膜７１５上に銅等を用いて厚膜層７１６が形成されてもよい。以上によって、第１形態のショットキーダイオード素子を形成した複層基板７３を得ることができる。
図１２は、カーボン基板１を暫定的な土台として使用する前記第２形態の場合に、カーボン基板１を除去する工程を示している。図１２（ａ）に示す複層基板７５は、図１０で説明した素子形成工程を、複層基板５２（図３（ｂ））の両面に適用したものである。複層基板５２の上面側及び下面側にそれぞれショットキーダイオード７５１が形成されている。ショットキーダイオード７５１は複層基板７５の全面に形成されているが、本図においては模式的に各面１つだけ示している。この状態から、複層基板７５を同心円状に切断することにより、図１２（ｂ）に示すように複層基板７５の周縁部を除去する。これにより、少なくともカーボン基板１の側面１０３に形成された多結晶ＳｉＣ層３が除去され、カーボン基板１の端部１０３’が露出される。この状態で、焼却等によりカーボン基板１を除去することができる。これにより複層基板７５が上下２枚に分離される。同図（ｃ）は、カーボン基板１が除去されて分離された一方の複層基板７６を表している。複層基板７６は、多結晶ＳｉＣ層３を支持基板として、その上に第１の単結晶層２１（図示せず）及び第２の単結晶層４が積層されて構成されている。
カーボン基板１が除去された後、図１３に示すような工程により、複層基板７６の裏面側即ち第２の単結晶層４とは反対側を加工することができる。同図（ａ）に示すように、複層基板７６の裏面側において結晶性の乱れの多い表層部を除去するため、複層基板７６の裏面（多結晶ＳｉＣ層３の裏面３０２）を研削や研磨により一定の厚さ（例えば１０μｍ程度）除去してもよい。その後、同図（ｂ）に示すように、裏面３０２にニッケル等を用いて裏面電極膜７１５を形成する。裏面電極膜７１５は、瞬間的な高温処理によりシリサイド化がなされてもよい。そして、同図（ｃ）に示すように、裏面電極膜７１５上に銅等を用いて厚膜層７１６を形成する。以上によって、第２形態のショットキーダイオード素子が形成された複層基板７７を得る。
（ＭＯＳＦＥＴ素子の形成）
図１４は、複合基板５の表層に形成されている第２の単結晶層４にＭＯＳＦＥＴ素子（図１５（ｂ）参照）を形成する工程を示している。第１の単結晶はＳｉＣである。図１４（ａ）は、図３に示した複層基板５１又は５２である。ここでは簡素化のため、第１の単結晶層２１は図示していない。また、カーボン基板１の一方の面（上面１０１）側だけを表示している。両面にＭＯＳＦＥＴ素子を形成するためには、交互に各面の加工を行えばよい。本図は、複合基板５１又は５２上の１つの素子に相当する領域（図１０（ａ）に示したＡ部）の拡大図であり、１つの素子の形成工程を表している。
先ず、Ｎ型とした第２の単結晶層４の表面にＳｉＯ２膜を形成し、フォトリソグラフィにより必要な部分を開口させてマスクを形成する。そして、約５００℃に加熱をした状態で前記マスクの開口部にＰ型不純物をイオン注入し、イオン注入後マスクを除去する。これにより、図１４（ｂ）に示すように、第２の単結晶層４の表層部にＰウエル８１１が形成される。続いて、同様にＳｉＯ２膜のパターンをマスクとして不純物を注入することにより、Ｎ＋領域を形成することができる。これによって、ソース部、ドレイン部等が形成される。同図（ｂ）は、Ｐウエル８１１、ソース部８１２、ドレイン部８１３等が形成された状態を示している。Ｐ型不純物からなるＰウエル、Ｎ＋不純物からなるソース、ドレインが形成された後に、これらの不純物の活性化のために高温にてアニール処理がされる。第２の単結晶層４がＳｉＣである場合には、約１７００℃にてアニール処理がされる。
その後、熱ＣＶＤにより第２の単結晶層４の表面に厚さ１μｍ程度のＳｉＯ２膜を形成し、電極となる部分をエッチングにより除去して開口させる。続いて、ゲート部８１５を中心として部分的に絶縁膜をエッチングにより除去する。これにより、同図（ｃ）に示すように、第２の単結晶層４上に層間絶縁膜８１４が形成される。図はゲート酸化膜生成前の状態を示している。次に、同図（ｄ）に示すように、ゲート酸化膜８１６を形成する。ゲート酸化膜８１６は、カーボン基板１が多結晶ＳｉＣ層３で完全に被覆されている場合には、酸素雰囲気で成膜できる。カーボン基板１の一方の面に多結晶ＳｉＣ層３が形成されており、カーボン基板１の他方の面が露出している場合には、酸素雰囲気ではない状態で成膜可能なゲート酸化膜を選ぶ必要がある。同図（ｅ）は、更に電極８１７、配線層８１８等を形成した構造を示している。以上によってＭＯＳＦＥＴが形成された複層基板８２を得る。
引き続き、前記ショットキーダイオードの場合と同様にして、カーボン基板１を除去し、複層基板８２の裏面側すなわち第２の単結晶層４とは反対側に裏面電極膜を形成することによって、第２形態のＭＯＳＦＥＴ素子を形成することができる。
図１４は、複合基板５の表層に形成されている第２の単結晶層４にＭＯＳＦＥＴ素子（図１５（ｂ）参照）を形成する工程を示している。第１の単結晶はＳｉＣである。図１４（ａ）は、図３に示した複層基板５１又は５２である。ここでは簡素化のため、第１の単結晶層２１は図示していない。また、カーボン基板１の一方の面（上面１０１）側だけを表示している。両面にＭＯＳＦＥＴ素子を形成するためには、交互に各面の加工を行えばよい。本図は、複合基板５１又は５２上の１つの素子に相当する領域（図１０（ａ）に示したＡ部）の拡大図であり、１つの素子の形成工程を表している。
先ず、Ｎ型とした第２の単結晶層４の表面にＳｉＯ２膜を形成し、フォトリソグラフィにより必要な部分を開口させてマスクを形成する。そして、約５００℃に加熱をした状態で前記マスクの開口部にＰ型不純物をイオン注入し、イオン注入後マスクを除去する。これにより、図１４（ｂ）に示すように、第２の単結晶層４の表層部にＰウエル８１１が形成される。続いて、同様にＳｉＯ２膜のパターンをマスクとして不純物を注入することにより、Ｎ＋領域を形成することができる。これによって、ソース部、ドレイン部等が形成される。同図（ｂ）は、Ｐウエル８１１、ソース部８１２、ドレイン部８１３等が形成された状態を示している。Ｐ型不純物からなるＰウエル、Ｎ＋不純物からなるソース、ドレインが形成された後に、これらの不純物の活性化のために高温にてアニール処理がされる。第２の単結晶層４がＳｉＣである場合には、約１７００℃にてアニール処理がされる。
その後、熱ＣＶＤにより第２の単結晶層４の表面に厚さ１μｍ程度のＳｉＯ２膜を形成し、電極となる部分をエッチングにより除去して開口させる。続いて、ゲート部８１５を中心として部分的に絶縁膜をエッチングにより除去する。これにより、同図（ｃ）に示すように、第２の単結晶層４上に層間絶縁膜８１４が形成される。図はゲート酸化膜生成前の状態を示している。次に、同図（ｄ）に示すように、ゲート酸化膜８１６を形成する。ゲート酸化膜８１６は、カーボン基板１が多結晶ＳｉＣ層３で完全に被覆されている場合には、酸素雰囲気で成膜できる。カーボン基板１の一方の面に多結晶ＳｉＣ層３が形成されており、カーボン基板１の他方の面が露出している場合には、酸素雰囲気ではない状態で成膜可能なゲート酸化膜を選ぶ必要がある。同図（ｅ）は、更に電極８１７、配線層８１８等を形成した構造を示している。以上によってＭＯＳＦＥＴが形成された複層基板８２を得る。
引き続き、前記ショットキーダイオードの場合と同様にして、カーボン基板１を除去し、複層基板８２の裏面側すなわち第２の単結晶層４とは反対側に裏面電極膜を形成することによって、第２形態のＭＯＳＦＥＴ素子を形成することができる。
図１４により説明した工程において、カーボン基板１が露出しており且つゲート酸化膜８１６の生成に酸素が必要な場合には、ゲート酸化膜生成前にカーボン基板１を除去する。そして、多結晶ＳｉＣ層３を支持基板としてゲート酸化膜を生成する。その後、サファイア基板等を仮設支持基板として接着することによって反りを軽減した上で、電極膜や配線層等の形成を行うことができる。これらの工程は高温の熱処理を要しないため、接着した仮設支持基板により反りを抑制することができる。
なお、図１４においてはプレーナ構造のＭＯＳＦＥＴの構造例を参考に示したが、トレンチ構造のＭＯＳＦＥＴの場合においても、以上に説明した素子形成工程及び第２の素子形成工程により、第２の単結晶層４に素子を形成することが可能である。
なお、図１４においてはプレーナ構造のＭＯＳＦＥＴの構造例を参考に示したが、トレンチ構造のＭＯＳＦＥＴの場合においても、以上に説明した素子形成工程及び第２の素子形成工程により、第２の単結晶層４に素子を形成することが可能である。
以上のように、図３に示した複層基板５１〜５３は、高電力用途の素子を形成するための半導体基板として好適である。この半導体基板は、その面上に多結晶ＳｉＣ層３が成膜されたカーボン基板１と、多結晶ＳｉＣ層３上に形成された第１の半導体材料の単結晶からなる第１の単結晶層２１と、第１の単結晶層２１上に形成された第２の半導体材料の単結晶からなる第２の単結晶層４と、を備えることを特徴としている。
多結晶ＳｉＣ層３は、カーボン基板１の少なくとも１つの平面上に形成されている。更にカーボン基板１の側面にも形成されているように構成することがきる。例えば、最も基本的な構成である複層基板５１（図３（ａ））は、カーボン基板１の両方の平面１０１及び１０２と側面１０３とに多結晶ＳｉＣ層３が形成されている。そして、カーボン基板１の一方の平面１０１上に形成された多結晶ＳｉＣ層３の上に、第１の単結晶層２１及び第２の単結晶層４が順に積層されて構成されている。また、複層基板５２（図３（ｂ））は、カーボン基板１の両方の平面１０１及び１０２と側面１０３とに多結晶ＳｉＣ層３が形成されている。すなわち、カーボン基板１の全ての表面が多結晶ＳｉＣ層３によって被覆されている。そして、カーボン基板１の各平面上に形成された多結晶ＳｉＣ層３の上に、それぞれ第１の単結晶層２１と第２の単結晶層４とが順に積層されて構成されている。また、複層基板５３（図３（ｃ））は、カーボン基板１の一方の平面１０１に多結晶ＳｉＣ層３が形成されている。そして、カーボン基板１の当該平面１０１上に形成された多結晶ＳｉＣ層３の上に、第１の単結晶層２１及び第２の単結晶層４が順に積層されて構成されている。なお、多結晶ＳｉＣ層３上において第１の単結晶層２１が無い周縁部分には、第２の単結晶層４と同じ厚さの第２の多結晶層４１が形成されている。
前記第１の半導体材料はＳｉＣ、ＧａＮ及び酸化ガリウムのうちの１つであり、前記第２の半導体材料はＳｉＣ、ＧａＮ及び酸化ガリウムのうちの１つとすることができる。また、第１の半導体材料としてＳｉＣを選択することが好ましい。
第１の単結晶層２１の厚さは、０．１〜１．５μｍ程度と薄くすることができる。また、第２の単結晶層４の厚さは材料及び用途により異なり、ＳｉＣの場合には、概ね５μｍ（耐圧６００Ｖの場合）から１０μｍ（耐圧１５００Ｖの場合）の程度とされる。
多結晶ＳｉＣ層３は、カーボン基板１の少なくとも１つの平面上に形成されている。更にカーボン基板１の側面にも形成されているように構成することがきる。例えば、最も基本的な構成である複層基板５１（図３（ａ））は、カーボン基板１の両方の平面１０１及び１０２と側面１０３とに多結晶ＳｉＣ層３が形成されている。そして、カーボン基板１の一方の平面１０１上に形成された多結晶ＳｉＣ層３の上に、第１の単結晶層２１及び第２の単結晶層４が順に積層されて構成されている。また、複層基板５２（図３（ｂ））は、カーボン基板１の両方の平面１０１及び１０２と側面１０３とに多結晶ＳｉＣ層３が形成されている。すなわち、カーボン基板１の全ての表面が多結晶ＳｉＣ層３によって被覆されている。そして、カーボン基板１の各平面上に形成された多結晶ＳｉＣ層３の上に、それぞれ第１の単結晶層２１と第２の単結晶層４とが順に積層されて構成されている。また、複層基板５３（図３（ｃ））は、カーボン基板１の一方の平面１０１に多結晶ＳｉＣ層３が形成されている。そして、カーボン基板１の当該平面１０１上に形成された多結晶ＳｉＣ層３の上に、第１の単結晶層２１及び第２の単結晶層４が順に積層されて構成されている。なお、多結晶ＳｉＣ層３上において第１の単結晶層２１が無い周縁部分には、第２の単結晶層４と同じ厚さの第２の多結晶層４１が形成されている。
前記第１の半導体材料はＳｉＣ、ＧａＮ及び酸化ガリウムのうちの１つであり、前記第２の半導体材料はＳｉＣ、ＧａＮ及び酸化ガリウムのうちの１つとすることができる。また、第１の半導体材料としてＳｉＣを選択することが好ましい。
第１の単結晶層２１の厚さは、０．１〜１．５μｍ程度と薄くすることができる。また、第２の単結晶層４の厚さは材料及び用途により異なり、ＳｉＣの場合には、概ね５μｍ（耐圧６００Ｖの場合）から１０μｍ（耐圧１５００Ｖの場合）の程度とされる。
本半導体基板は、カーボン基板１を支持層として半導体素子が形成されるように構成されてもよいし（第１形態）、カーボン基板１が除去されて半導体素子が形成されるように構成されてもよい（第２形態）。第２形態の場合、例えば図１２に示したようにカーボン基板１が除去されて構成される。よって、第２形態の半導体基板は、多結晶ＳｉＣ層３と、多結晶ＳｉＣ層３上に形成された第１の半導体材料の単結晶からなる第１の単結晶層２１と、第１の単結晶層２１上に形成された第２の半導体材料の単結晶からなる第２の単結晶層４と、から構成されることとなる。すなわち、第１形態においてはカーボン基板１が支持基板となるのに対し、第２形態においては多結晶ＳｉＣ層３が支持基板となる。
このため、カーボン基板１及び多結晶ＳｉＣ層３の厚さは、前記第１形態の場合と前記第２形態の場合とでは、異なる厚さで構成することができる。例えば、前記第１形態の場合には、カーボン基板１の厚さは２５０〜１０００μｍ程度、多結晶ＳｉＣ層３の厚さは１〜１０μｍ程度とすることができる。また、前記第２形態の場合には、多結晶ＳｉＣ層３の厚さは１００〜１５０μｍ程度とすることができる。
前記第２形態の半導体基板は、カーボン基板１が除去されて構成される。したがって、半導体素子を形成する場合には、カーボン基板１が除去される前にできるだけ多くの素子加工を行うことが好ましい。
このため、カーボン基板１及び多結晶ＳｉＣ層３の厚さは、前記第１形態の場合と前記第２形態の場合とでは、異なる厚さで構成することができる。例えば、前記第１形態の場合には、カーボン基板１の厚さは２５０〜１０００μｍ程度、多結晶ＳｉＣ層３の厚さは１〜１０μｍ程度とすることができる。また、前記第２形態の場合には、多結晶ＳｉＣ層３の厚さは１００〜１５０μｍ程度とすることができる。
前記第２形態の半導体基板は、カーボン基板１が除去されて構成される。したがって、半導体素子を形成する場合には、カーボン基板１が除去される前にできるだけ多くの素子加工を行うことが好ましい。
以上の実施形態においては、第１の半導体材料及び第２の半導体材料がＳｉＣである場合を主として説明したが、それらがＧａＮ、酸化ガリウム、酸化ガリウム等であっても同様である。また、第１の半導体材料がＳｉＣであり、第２の半導体材料がＧａＮ、酸化ガリウム、酸化ガリウム等であっても同様である。
尚、本発明は以上で詳述した実施形態に限定されず、本発明の請求項に示した範囲で様々な変形または変更が可能である。
ＳｉＣ等を用いたパワー系化合物半導体素子は、車においてはハイブリッド車、電気自動車等の普及に伴ってますます重要度が増している。また、家庭においてはスマートグリッドの普及に伴って家電製品の制御やエネルギー管理のためにパワー系化合物半導体装置の役割が重要になってくる。本発明により、高価な材料であるＳｉＣ単結晶の使用量を大幅に減らすことができ、安価なＳｉＣ半導体素子を製造することが可能となる。
１；カーボン基板、１０１；カーボン基板の上面、１０２；カーボン基板の下面、１０３；カーボン基板の側面、２；単結晶基板、２１；第１の単結晶層、２５；水素注入層、３；多結晶ＳｉＣ層、４；第２の単結晶層、４１；第２の多結晶層、５、５１、５２、５３；複層基板、７１１、７１２；Ｐ型不純物領域、７１３；層間絶縁膜、７１４；電極膜、７１５；裏面電極膜、７２、７３、７５、７６、７７；ショットキーダイオード素子が形成された複層基板、７５１；ショットキーダイオード素子、８１１；Ｐウエル、８１２；ソース部、８１３；ドレイン部、８１４；層間絶縁膜、８１５；ゲート部、８１６；ゲート酸化膜、８１７；電極膜、８１８；配線層、８２；ＭＯＳＦＥＴ素子が形成された複層基板、９１；ショットキーダイオード素子、９２；ＭＯＳＦＥＴ素子。
Claims (12)
- カーボン基板の少なくとも１つの平面上に多結晶ＳｉＣ層を成膜する第１成膜工程と、
第１の半導体材料の単結晶からなる単結晶基板の一方の平面から所定の深さに水素注入層を形成する水素層形成工程と、
前記カーボン基板の平面上に形成された前記多結晶ＳｉＣ層の表面と前記単結晶基板の前記一方の平面とを接合する接合工程と、
前記単結晶基板を前記水素注入層で分離することにより、分離された前記単結晶基板の前記一方の平面側を第１の単結晶層として前記多結晶ＳｉＣ層上に残す分離工程と、
前記第１の単結晶層の表面上に第２の半導体材料からなる第２の単結晶層を成膜することにより、前記カーボン基板に前記多結晶ＳｉＣ層と前記第１の単結晶層と前記第２の単結晶層とが順に積層された複層基板を得る第２成膜工程と、
前記複層基板の前記第２の単結晶層に半導体素子を形成する素子形成工程と、
を備えることを特徴とする半導体素子の製造方法。 - 前記複層基板から前記カーボン基板を除去する除去工程を備える請求項１記載の半導体素子の製造方法。
- 前記第１成膜工程において、前記多結晶ＳｉＣ層は前記カーボン基板の両平面及び側面を覆うように成膜される請求項１又は２に記載の半導体素子の製造方法。
- 前記接合工程において、前記カーボン基板の各平面上に形成された前記多結晶ＳｉＣ層の表面と２つの前記単結晶基板の前記一方の平面とがそれぞれ接合され、
前記分離工程を行った後、前記第２成膜工程において、両方の前記第１の単結晶層の表面上にそれぞれ前記第２の単結晶層を成膜することにより、前記カーボン基板の両平面上に前記多結晶ＳｉＣ層と前記第１の単結晶層と前記第２の単結晶層とが順に積層された複層基板を得て、
前記素子形成工程において、前記複層基板の両面に形成されている前記第２の単結晶層にそれぞれ半導体素子を形成する、
請求項３記載の半導体素子の製造方法。 - 前記素子形成工程は、前記除去工程の前に行う第１の素子形成工程と前記除去工程の後に行う第２の素子形成工程とからなる請求項２乃至４のいずれかに記載の半導体素子の製造方法。
- 前記カーボン基板の前記多結晶ＳｉＣ層が成膜される面の端部は面取りがされている請求項１乃至５のいずれかに記載の半導体素子の製造方法。
- 前記第１の半導体材料はＳｉＣ、ＧａＮ及び酸化ガリウムのうちの１つであり、
前記第２の半導体材料はＳｉＣ、ＧａＮ及び酸化ガリウムのうちの１つである請求項１乃至６のいずれかに記載の半導体素子の製造方法。 - 前記第１の半導体材料はＳｉＣである請求項７記載の半導体素子の製造方法。
- 前記第２成膜工程において、前記第２の単結晶層はエピタキシャル成長又はＭＯＣＶＤにより成膜される請求項１乃至８のいずれかに記載の半導体素子の製造方法。
- 多結晶ＳｉＣ層、又はその面上に多結晶ＳｉＣ層が成膜されたカーボン基板と、
前記多結晶ＳｉＣ層上に形成された第１の半導体材料の単結晶からなる第１の単結晶層と、
前記第１の単結晶層上に形成された第２の半導体材料の単結晶からなる第２の単結晶層と、
を備えることを特徴とする半導体基板。 - 前記第１の半導体材料はＳｉＣ、ＧａＮ及び酸化ガリウムのうちの１つであり、
前記第２の半導体材料はＳｉＣ、ＧａＮ及び酸化ガリウムのうちの１つである請求項１０記載の半導体基板。 - 前記第１の半導体材料はＳｉＣである請求項１１記載の半導体基板。
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