WO2025147993A1 - 显示面板和显示装置 - Google Patents

显示面板和显示装置

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WO2025147993A1
WO2025147993A1 PCT/CN2024/071962 CN2024071962W WO2025147993A1 WO 2025147993 A1 WO2025147993 A1 WO 2025147993A1 CN 2024071962 W CN2024071962 W CN 2024071962W WO 2025147993 A1 WO2025147993 A1 WO 2025147993A1
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transistor
electrode
orthographic projection
signal line
substrate
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青海刚
胡明
邱海军
李宇婧
赵国伟
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BOE Technology Group Co Ltd
Chengdu BOE Optoelectronics Technology Co Ltd
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Chengdu BOE Optoelectronics Technology Co Ltd
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals

Definitions

  • the display panel includes a first bridge portion connecting the second electrode of the driving transistor and the second electrode of the second transistor.
  • a large parasitic capacitance between the first bridge portion and the gate line of the second transistor which will amplify the impact of the characteristic change of the second transistor on the display effect.
  • the display panel further includes:
  • a first gate line wherein an orthographic projection of the first gate line on the substrate extends along a first direction, and a partial structure of the first gate line is used to form a gate of the second transistor;
  • first conductive portion wherein the first conductive portion is used to form a gate of the driving transistor
  • first bridge portion is connected to the second electrode of the first transistor, the second electrode of the driving transistor, and the second electrode of the second transistor through via holes;
  • the ninth bridge portion being connected to the first conductive portion and the first electrode of the second transistor through a through hole;
  • the overlapping area of the orthographic projection of the first bridge portion on the substrate and the orthographic projection of the first gate line on the substrate is a first overlapping area.
  • An overlapping area of an orthographic projection on the bottom substrate and an orthographic projection of the first gate line on the base substrate is a second overlapping area, and the first overlapping area is less than or equal to the second overlapping area.
  • the display panel further includes:
  • a first reset signal line wherein an orthographic projection of the first reset signal line on the substrate extends along the first direction, and a partial structure of the first reset signal line is used to form a gate of the first transistor;
  • the orthographic projection of the first conductive portion on the base substrate is located between the orthographic projection of the first gate line on the base substrate and the orthographic projection of the first reset signal line on the base substrate;
  • the orthographic projection of the first bridge portion on the base substrate is located between the orthographic projection of the first gate line on the base substrate and the orthographic projection of the first reset signal line on the base substrate.
  • the display panel further includes a light-emitting unit, and the pixel driving circuit is used to drive the light-emitting unit to emit light;
  • the pixel driving circuit further includes: a sixth transistor and a seventh transistor, wherein a first electrode of the sixth transistor is connected to a second electrode of the driving transistor, a second electrode of the sixth transistor is connected to a first electrode of the light emitting unit, a first electrode of the seventh transistor is connected to a second initial signal line, and a second electrode of the seventh transistor is connected to the first electrode of the light emitting unit;
  • a second reset signal line wherein an orthographic projection of the second reset signal line on the substrate extends along the first direction, and a partial structure of the second reset signal line is used to form a gate of the seventh transistor;
  • an enable signal line wherein an orthographic projection of the enable signal line on the substrate extends along the first direction, and a partial structure of the enable signal line is used to form a gate of the sixth transistor;
  • the orthographic projection of the second reset signal line on the base substrate and the orthographic projection of the enable signal line on the base substrate are located between the orthographic projection of the first conductive portion on the base substrate and the orthographic projection of the first reset signal line on the base substrate;
  • the second reset signal line includes a first extension portion and a second extension portion, and the width of the orthographic projection of the first extension portion on the base substrate is smaller than the width of the orthographic projection of the second extension portion on the base substrate;
  • a capacitor a first electrode of which is connected to the gate of the driving transistor, and a second electrode of which is connected to the first power line;
  • FIG25 is a structural layout diagram of the second conductive layer in FIG21;
  • FIG35 is a structural layout diagram of the shielding layer, the first active layer, the first conductive layer, the second conductive layer, the second active layer, the third conductive layer, and the fourth conductive layer in FIG21;
  • FIG36 is a partial cross-sectional view of the display panel shown in FIG21 taken along dotted line BB;
  • FIG38 is a partial structural schematic diagram of another exemplary embodiment of a display panel disclosed herein;
  • FIG39 is a partial structural schematic diagram of another exemplary embodiment of a display panel disclosed herein.
  • FIG. 40 is a partial structural schematic diagram of another exemplary embodiment of a display panel disclosed herein.
  • FIG. 1 is a structural schematic diagram of an exemplary embodiment of the pixel driving circuit disclosed in the present invention
  • Figure 2 is a timing diagram of some nodes in an exemplary embodiment of the pixel driving circuit shown in Figure 1.
  • a third node N3 of the driving transistor T3, and a gate of the second transistor T2 is connected to a first power supply terminal VDD;
  • a second electrode of the fifth transistor T5 is connected to a first power supply terminal VDD;
  • a second electrode of the fifth transistor T5 is connected to a first electrode (third node N3) of the driving transistor T3, and a gate of the second transistor T2 is connected to a first power supply terminal VDD;
  • a first electrode of the sixth transistor T6 is connected to the second electrode of the driving transistor T3, a second electrode of the sixth transistor T6 is connected to the second electrode of the seventh transistor T7, a gate of the sixth transistor T6 is connected to the enable signal terminal EM, a first electrode of the seventh transistor T7 is connected to the second initial signal terminal Vinit2, and a gate of the seventh transistor T7 is connected to the second reset signal terminal Re2;
  • a first electrode of the first transistor T1 is connected to the first initial signal terminal
  • the pixel driving circuit can be used to drive a light-emitting unit OLED, a first electrode of the light-emitting unit OLED can be connected to the second electrode of the sixth transistor T6, a second electrode of the light-emitting unit can be connected to the second power supply terminal VSS, a first electrode of the light-emitting unit can be an anode of the light-emitting unit, and a second electrode of the light-emitting unit can be a cathode of the light-emitting unit.
  • the second transistor T2 can be an N-type transistor, for example, the second transistor T2 can be an N-type metal oxide transistor, and the N-type transistor has a small leakage current, so that the first node N1 can be prevented from leaking through the second transistor T2 during the light-emitting stage.
  • the first transistor T1, the driving transistor T3, the fourth transistor T4, the fifth transistor T5, the sixth transistor T6, the seventh transistor T7, and the eighth transistor T8 can be P-type transistors, for example, the driving transistor T3, the fourth transistor T4, the fifth transistor T5, the sixth transistor T6, the seventh transistor T7, and the eighth transistor T8 can be P-type low-temperature polycrystalline silicon transistors, and the P-type transistor has a high carrier mobility, which is conducive to realizing a display panel with high resolution, high response speed, high pixel density, and high aperture ratio.
  • the first initial signal terminal, the second initial signal terminal, and the third initial signal terminal can output the same or different voltage signals according to actual conditions.
  • G1 represents the timing of the first gate drive signal terminal G1
  • G2 represents the timing of the second gate drive signal terminal G2
  • Re2 represents the timing of the second reset signal terminal Re2
  • Re1 represents the timing of the first reset signal terminal Re1
  • EM represents the timing of the enable signal terminal EM.
  • a driving cycle of the pixel drive circuit may include a first reset stage t1, a second reset stage t2, a data writing stage t3, a third reset stage t4, and a light emitting stage t5.
  • the second reset signal terminal Re2 outputs a low level signal
  • the seventh transistor T7 and the eighth transistor T8 are turned on
  • the second initial signal terminal Vinit2 inputs the second initial signal to the first electrode of the light emitting unit OLED
  • the third initial signal terminal Vinit3 inputs the second initial signal to the first electrode of the driving transistor T3.
  • the first pole inputs the third initial signal to improve the hysteresis problem of the driving transistor T3.
  • the first gate drive signal terminal G1 outputs a high level
  • the first reset signal terminal Re1 outputs a low level signal
  • the first transistor T1 and the second transistor T2 are turned on
  • the first initial signal terminal Vinit1 inputs the first initial signal to the first node N1 through the first transistor T1 and the second transistor T2.
  • the second reset signal terminal RE2 outputs a low-level signal
  • the seventh transistor T7 and the eighth transistor T8 are turned on
  • the second initial signal terminal Vinit2 inputs the second initial signal to the first electrode of the light-emitting unit OLED
  • the third initial signal terminal Vinit3 inputs the third initial signal to the first electrode of the driving transistor T3.
  • the enable signal terminal EM outputs a low-level signal
  • the sixth transistor T6 and the fifth transistor T5 are turned on, and the driving transistor T3 drives the light-emitting unit to emit light under the action of the compensation voltage Vdata+Vth stored in the capacitor C.
  • the pixel driving circuit can avoid the influence of the driving transistor threshold on its output current.
  • the pixel driving circuit shown in FIG. 1 may also have other driving methods.
  • other driving methods may not include the third reset phase t4.
  • the passivation layer 97 can be a silicon oxide layer.
  • the substrate 90 can include a glass substrate, a barrier layer, and a polyimide layer stacked in sequence, and the barrier layer can be an inorganic material.
  • the materials of the first conductive layer, the second conductive layer, and the third conductive layer can be one of molybdenum, aluminum, copper, titanium, and niobium, or an alloy, or a molybdenum/titanium alloy or a laminated conductive layer.
  • the second conductive layer may further include a first protruding portion 24 connected to the second conductive portion 22 , and the first protruding portion 24 may form the above-mentioned voltage-stabilizing conductive portion.
  • the orthographic projection of the first gate line (including the first sub-gate line 3G1 and the second sub-gate line 2G1) on the substrate substrate may also be located between the orthographic projection of the first conductive portion 11 on the substrate substrate and the orthographic projection of the first reset signal line Re1 on the substrate substrate.
  • This exemplary embodiment may achieve that the first overlapping area is less than or equal to the second overlapping area by reducing the width of the first bridge portion 41 or increasing the width of the ninth bridge portion 49.
  • the size of the overlapping area of the orthographic projection of the first bridge portion 41 on the substrate substrate and the orthographic projection of the first gate line on the substrate substrate in the first direction X is smaller than the size of the overlapping area of the orthographic projection of the ninth bridge portion 49 on the substrate substrate and the orthographic projection of the first gate line on the substrate substrate in the first direction X.
  • This exemplary embodiment may also achieve that the first overlapping area is less than or equal to the second overlapping area by reducing or increasing the width of the first bridge portion 41 or increasing the width of the ninth bridge portion 49.
  • the local width of the gate line realizes that the first overlapping area is less than or equal to the second overlapping area.
  • the size of the overlapping area between the orthographic projection of the first gate line on the substrate and the first bridge portion 41 in the second direction is smaller than the size of the overlapping area between the orthographic projection of the first gate line on the substrate and the ninth bridge portion 49 in the second direction.
  • the second gate line G2 has a pull-up effect on the third node N3.
  • This exemplary embodiment can also reduce the pull-down effect of the first gate line on the third node by adjusting the parasitic capacitance between the first bridge portion and the second gate line G2.
  • This exemplary embodiment can improve the display effect by increasing the overlapping area of the first bridge portion and the second gate line G2 on the substrate substrate.
  • the overlapping area of the first bridge portion and the second gate line G2 on the substrate substrate is greater than or equal to the overlapping area of the first bridge portion and the first gate line on the substrate substrate.
  • Figure 40 it is a partial structural schematic diagram of another exemplary embodiment of the display panel disclosed in the present invention.
  • This exemplary embodiment can add a lateral protrusion 411 connected to the first bridge portion 41, and the lateral protrusion 411 is arranged to protrude from the first bridge portion 41 along the second direction Y.
  • the orthographic projection of the lateral protrusion 411 on the substrate substrate overlaps with the second gate line G2 on the substrate substrate.
  • the lateral protrusion 411 can increase the overlapping area of the first bridge portion and the second gate line G2 on the substrate substrate.
  • the lateral protrusion 411 is located in the fourth conductive layer. It should be understood that in other exemplary embodiments, the lateral protrusion 411 may also be located in other conductive layers. For example, the lateral protrusion 411 may be located in the fifth conductive layer.
  • the parasitic capacitance between the first node N1 and the first gate drive signal terminal G1 in Figure 1 may be greater than the parasitic capacitance between the third node N3 and the first gate drive signal terminal G1.
  • the parasitic capacitance may be adjusted by adjusting the overlap area between the conductive parts or by adjusting the thickness of the dielectric layer between the conductive parts.
  • the proportions of the drawings in the present disclosure can be used as a reference in the actual process, but are not limited to this.
  • the width-to-length ratio of the channel, the thickness and spacing of each film layer, and the width and spacing of each signal line can be adjusted according to actual needs.
  • the number of pixels in the display substrate and the number of sub-pixels in each pixel are not limited to the numbers shown in the figure.
  • the drawings described in the present disclosure are only structural schematic diagrams.
  • qualifiers such as first and second are only used to limit different structural names, and they do not have a specific order of meaning.
  • the same structural layer can be formed by the same composition process.
  • the orthographic projection of a certain structure on the substrate substrate extends in a certain direction, which can be understood as the orthographic projection of the structure on the substrate substrate extending in a straight line or bending along this direction.
  • the present exemplary embodiment also provides a display device, which includes the above-mentioned display panel.
  • the display device may be a mobile phone, a tablet computer, a television or the like.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

本公开涉及显示技术领域，提出一种显示面板和显示装置，显示面板包括像素驱动电路，像素驱动电路包括驱动晶体管、第一晶体管、第二晶体管，第二晶体管的第一极连接驱动晶体管的栅极，第二晶体管的第二极连接驱动晶体管的第二极，第一晶体管的第一极连接第一初始信号线，第一晶体管的第二极连接驱动晶体管的第二极；显示面板还包括：衬底基板、第一栅线、第一导电部、第一桥接部、第九桥接部，第一栅线在衬底基板上的正投影沿第一方向延伸，第一栅线的部分结构用于形成第二晶体管的栅极；第一导电部用于形成驱动晶体管的栅极；第一桥接部分别通过过孔连接第一晶体管的第二极、驱动晶体管的第二极、第二晶体管的第二极；第九桥接部分别通过通孔连接第一导电部和第二晶体管的第一极；第一桥接部在衬底基板上的正投影和第一栅线在衬底基板上正投影的交叠面积为第一交叠面积，第九桥接部在衬底基板上的正投影和第一栅线在衬底基板上的正投影的交叠面积为第二交叠面积，第一交叠面积小于等于第二交叠面积。该显示面板可以提高显示效果。

Description

显示面板和显示装置 技术领域
本公开涉及显示技术领域，尤其涉及一种显示面板和显示装置。
背景技术
相关技术中，显示面板包括连接驱动晶体管第二极和第二晶体管第二极的第一桥接部，第一桥接部和第二晶体管的栅线之间具有较大的寄生电容，该寄生电容会放大第二晶体管特性变化对显示效果的影响。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
根据本公开的一个方面，提供一种显示面板，所述显示面板包括像素驱动电路，所述像素驱动电路包括驱动晶体管、第一晶体管、第二晶体管，所述第二晶体管的第一极连接所述驱动晶体管的栅极，所述第二晶体管的第二极连接所述驱动晶体管的第二极，所述第一晶体管的第一极连接第一初始信号线，所述第一晶体管的第二极连接驱动晶体管的第二极；
所述显示面板还包括：
衬底基板；
第一栅线，所述第一栅线在所述衬底基板上的正投影沿第一方向延伸，所述第一栅线的部分结构用于形成所述第二晶体管的栅极；
第一导电部，所述第一导电部用于形成所述驱动晶体管的栅极；
第一桥接部，所述第一桥接部分别通过过孔连接所述第一晶体管的第二极、所述驱动晶体管的第二极、所述第二晶体管的第二极；
第九桥接部，所述第九桥接部分别通过通孔连接所述第一导电部和所述第二晶体管的第一极；
所述第一桥接部在所述衬底基板上的正投影和所述第一栅线在所述衬底基板上正投影的交叠面积为第一交叠面积，所述第九桥接部在所述衬 底基板上的正投影和所述第一栅线在所述衬底基板上的正投影的交叠面积为第二交叠面积，所述第一交叠面积小于等于所述第二交叠面积。
本公开一种示例性实施例中，所述显示面板还包括：
第一复位信号线，所述第一复位信号线在所述衬底基板上的正投影沿所述第一方向延伸，所述第一复位信号线的部分结构用于形成所述第一晶体管的栅极；
在同一所述像素驱动电路中，所述第一导电部在所述衬底基板上的正投影位于所述第一栅线在所述衬底基板上的正投影和所述第一复位信号线在所述衬底基板上的正投影之间；
所述第一桥接部在所述衬底基板上的正投影位于所述第一栅线在所述衬底基板上的正投影和所述第一复位信号线在所述衬底基板上的正投影之间。
本公开一种示例性实施例中，所述显示面板还包括发光单元，所述像素驱动电路用于驱动所述发光单元发光；
所述像素驱动电路还包括：第六晶体管、第七晶体管，所述第六晶体管的第一极连接所述驱动晶体管的第二极，所述第六晶体管的第二极连接所述发光单元的第一电极，所述第七晶体管的第一极连接第二初始信号线，所述第七晶体管的第二极连接所述发光单元的第一电极；
所述显示面板还包括：
第二复位信号线，所述第二复位信号线在所述衬底基板上的正投影沿所述第一方向延伸，所述第二复位信号线的部分结构用于形成所述第七晶体管的栅极；
使能信号线，所述使能信号线在所述衬底基板上的正投影沿所述第一方向延伸，所述使能信号线的部分结构用于形成所述第六晶体管的栅极；
在同一所述像素驱动电路中，所述第二复位信号线在所述衬底基板上的正投影、所述使能信号线在所述衬底基板上的正投影位于所述第一导电部在所述衬底基板上的正投影和所述第一复位信号线在所述衬底基板上的正投影之间；
所述第一桥接部在所述衬底基板上的正投影和所述第二复位信号线在所述衬底基板上的正投影、所述使能信号线在所述衬底基板上的正投影 均交叠。
本公开一种示例性实施例中，所述第二复位信号线包括第一延伸部和第二延伸部，所述第一延伸部在所述衬底基板上的正投影的宽度小于所述第二延伸部在所述衬底基板上的正投影的宽度；
所述第一桥接部在所述衬底基板上的正投影沿第二方向延伸且和所述第一延伸部在所述衬底基板上的正投影相交，第二方向和第一方向相交。
本公开一种示例性实施例中，所述第二复位信号线在所述衬底基板上的正投影位于所述第一复位信号线在所述衬底基板上的正投影和所述使能信号线在所述衬底基板上的正投影之间。
本公开一种示例性实施例中，所述像素驱动电路还包括：第五晶体管，所述第五晶体管的第一极连接电源线，所述第五晶体管的第二极连接所述驱动晶体管的第一极；
所述显示面板还包括：
第一有源层，位于所述衬底基板的一侧，所述第一有源层包括第一有源部、第三有源部、第五有源部，所述第一有源部用于形成所述第一晶体管的沟道区，所述第三有源部用于形成所述驱动晶体管的沟道区，所述第五有源部用于形成所述第五晶体管的沟道区；
在同一所述像素驱动电路中，在第一方向上，所述第三有源部在所述衬底基板上的正投影位于所述第一有源部在所述衬底基板上的正投影和所述第五有源部在所述衬底基板上的正投影之间。
本公开一种示例性实施例中，所述像素驱动电路还包括：第五晶体管，所述第五晶体管的第一极连接电源线，所述第五晶体管的第二极连接所述驱动晶体管的第一极；
所述显示面板还包括：
第一有源层，位于所述衬底基板的一侧，所述第一有源层包括第三有源部、第五有源部，所述第三有源部用于形成所述驱动晶体管的沟道区，所述第五有源部用于形成所述第五晶体管的沟道区；
第二有源层，位于所述第一有源层背离所述衬底基板的一侧，所述第二有源层包括第二有源部，所述第二有源部用于形成所述第二晶体管的沟道区；
在同一所述像素驱动电路中，在第一方向上，所述第三有源部在所述衬底基板上的正投影位于所述第二有源部在所述衬底基板上的正投影和所述第五有源部在所述衬底基板上的正投影之间。
本公开一种示例性实施例中，所述显示面板还包括：
第四导电层，位于所述衬底基板的一侧，所述第四导电层包括第九桥接部，所述第九桥接部分别通过通孔连接所述第一导电部和所述第二晶体管的第一极；
第五导电层，所述第五导电层位于所述第四导电层背离所述衬底基板的一侧，所述第一桥接部的至少部分结构位于所述第五导电层。
本公开一种示例性实施例中，所述第一桥接部包括：
第一子桥接部，位于所述第五导电层；
第二子桥接部，位于所述第四导电层；
第三子桥接部，位于所述第四导电层；
其中，所述第二子桥接部分别通过过孔连接所述第二晶体管的第二极和所述驱动晶体管的第二极，所述第三子桥接部过孔连接所述第一晶体管的第二极，所述第一子桥接部分别通过过孔连接所述第二子桥接部、第三子桥接部。
本公开一种示例性实施例中，所述第五导电层还包括：
第一扇出线，所述第一扇出线在所述衬底基板上的正投影沿所述第一方向延伸；
所述显示面板还包括：
第六导电层，位于所述第五导电层背离所述衬底基板的一侧，所述第六导电层包括第二扇出线，所述第二扇出线在所述衬底基板上的正投影沿第二方向延伸，所述第二方向和所述第一方向相交；
数据线，所述数据线用于向所述像素驱动电路提供数据信号，所述数据线和所述第一扇出线连接，所述第二扇出线和所述第一扇出线连接。
本公开一种示例性实施例中，所述显示面板还包括：
第四导电层，位于所述衬底基板的一侧，所述第四导电层包括第九桥接部，所述第九桥接部分别通过通孔连接所述第一导电部和所述第二晶体管的第一极；
所述第一桥接部位于所述第四导电层，所述第一桥接部分别通过过孔连接所述第二晶体管的第二极、所述驱动晶体管的第二极、所述第一晶体管的第二极。
本公开一种示例性实施例中，所述第四导电层还包括：
第一扇出线，所述第一扇出线在所述衬底基板上的正投影沿所述第一方向延伸；
所述显示面板还包括：
第五导电层，位于所述第四导电层背离所述衬底基板的一侧，所述第五导电层包括第二扇出线，所述第二扇出线在所述衬底基板上的正投影沿第二方向延伸，所述第二方向和所述第一方向相交；
数据线，所述数据线用于向所述像素驱动电路提供数据信号，所述数据线和所述第一扇出线连接，所述第二扇出线和所述第一扇出线连接。
本公开一种示例性实施例中，所述显示面板还包括：
第二有源层，位于所述衬底基板的一侧，所述第二有源层包括第二有源部，所述第二有源部用于形成所述第二晶体管的沟道区；
所述第一栅线包括第一子栅线和第二子栅线中的任意一条，所述第一子栅线位于所述第二有源部背离所述衬底基板的一侧，所述第一子栅线的部分结构用于形成所述第二晶体管的顶栅，所述第二子栅线位于所述第二有源部和所述衬底基板之间，所述第二子栅线的部分结构用于形成所述第二晶体管的底栅。
本公开一种示例性实施例中，所述第一复位信号线和所述第一初始信号线位于不同的导电层，在同一像素驱动电路中，所述第一复位信号线在所述衬底基板上的正投影和所述第一初始信号线在所述衬底基板上的正投影至少部分交叠。
本公开一种示例性实施例中，所述显示面板还包括发光单元，所述像素驱动电路用于驱动所述发光单元发光；
所述像素驱动电路还包括：第六晶体管、第七晶体管、第八晶体管，所述第六晶体管的第一极连接所述驱动晶体管的第二极，所述第六晶体管的第二极连接所述发光单元的第一电极，所述第七晶体管的第一极连接第二初始信号线，所述第七晶体管的第二极连接所述发光单元的第一电极， 所述第八晶体管的第一极连接第三初始信号线，所述第八晶体管的第二极连接所述驱动晶体管的第一极；
所述显示面板还包括：
第二复位信号线，所述第二复位信号线在所述衬底基板上的正投影沿所述第一方向延伸，所述第二复位信号线的部分结构用于形成所述第八晶体管的栅极；
使能信号线，所述使能信号线在所述衬底基板上的正投影沿所述第一方向延伸，所述使能信号线的部分结构用于形成所述第六晶体管的栅极；
其中，所述第三初始信号线和所述第二复位信号线位于不同导电层，所述第二初始信号线和所述使能信号线位于不同导电层；
在同一像素驱动电路中，所述第三初始信号线在所述衬底基板上的正投影和所述第二复位信号线在所述衬底基板上的正投影至少部分交叠，所述第二初始信号线在所述衬底基板上的正投影和所述使能信号线在所述衬底基板上的正投影至少部分交叠。
本公开一种示例性实施例中，所述显示面板还包括发光单元，所述像素驱动电路用于驱动所述发光单元发光；
所述像素驱动电路还包括：第六晶体管、第七晶体管、第八晶体管，所述第六晶体管的第一极连接所述驱动晶体管的第二极，所述第六晶体管的第二极连接所述发光单元的第一电极，所述第七晶体管的第一极连接第二初始信号线，所述第七晶体管的第二极连接所述发光单元的第一电极，所述第八晶体管的第一极连接第三初始信号线，所述第八晶体管的第二极连接所述驱动晶体管的第一极；
所述显示面板还包括：
第二复位信号线，所述第二复位信号线在所述衬底基板上的正投影沿所述第一方向延伸，所述第二复位信号线的部分结构用于形成所述第八晶体管的栅极；
使能信号线，所述使能信号线在所述衬底基板上的正投影沿所述第一方向延伸，所述使能信号线的部分结构用于形成所述第六晶体管的栅极；
其中，所述第二初始信号线和所述第一复位信号线位于不同导电层，所述第三初始信号线和所述第二复位信号线位于不同导电层；
在同一像素驱动电路中，所述第一复位信号线在所述衬底基板上的正投影位于所述第一初始信号线在所述衬底基板上的正投影和所述第一导电部在所述衬底基板上的正投影之间，所述第二初始信号线在所述衬底基板上的正投影和所述第一复位信号线在所述衬底基板上的正投影至少部分交叠，所述第三初始信号线在所述衬底基板上的正投影和所述第二复位信号线在所述衬底基板上的正投影至少部分交叠。
本公开一种示例性实施例中，所述显示面板还包括发光单元，所述像素驱动电路用于驱动所述发光单元发光，所述像素驱动电路还包括：
第四晶体管，第一极连接数据线，第二极连接所述驱动晶体管的第一极；
第五晶体管，第一极连接第一电源线，第二极连接所述驱动晶体管的第一极；
第六晶体管，第一极连接所述驱动晶体管的第二极，第二极连接所述发光单元的第一电极；
第七晶体管，第一极连接第二初始信号线，第二极连接所述发光单元的第一电极；
第八晶体管，第一极连接第三初始信号线，第二极连接所述驱动晶体管的第一极；
电容，第一电极连接所述驱动晶体管的栅极，第二电极连接所述第一电源线；
其中，所述第一晶体管、驱动晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管为P型晶体管，所述第二晶体管为N型晶体管。
本公开一种示例性实施例中，所述像素驱动电路包括P型晶体管和N型晶体管，所述显示面板还包括：
第一有源层，位于所述衬底基板的一侧，所述第一有源层的部分结构用于形成所述像素驱动电路中P型晶体管的沟道区；
第一导电层，位于所述第一有源层背离所述衬底基板的一侧，所述第一导电层的部分结构用于形成所述像素驱动电路中P型晶体管的栅极；
第二导电层，位于所述第一导电层背离所述衬底基板的一侧，所述第 二导电层的部分结构用于形成所述像素驱动电路中N型晶体管的底栅；
第二有源层，位于所述第二导电层背离所述衬底基板的一侧，所述第二有源层的部分结构用于形成所述像素驱动电路中N型晶体管的沟道区；
第三导电层，位于所述第二有源层背离所述衬底基板的一侧，所述第三导电层的部分结构用于形成所述像素驱动电路中N型晶体管的顶栅；
第四导电层，位于所述第三导电层背离所述衬底基板的一侧，所述第四导电层的部分结构用于形成连接不同晶体管的桥接部。
根据本公开的一个方面，提供一种显示装置，其中，所述显示装置包括上述的显示面板。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开像素驱动电路一种示例性实施例的结构示意图；
图2为图1所示像素驱动电路一种示例性实施例中部分节点的时序图；
图3为本公开显示面板一种示例性实施例的结构版图；
图4为图3中遮挡层的结构版图；
图5为图3中第一有源层的结构版图；
图6为图3中第一导电层的结构版图；
图7为图3中第二导电层的结构版图；
图8为图3中第二有源层的结构版图；
图9为图3中第三导电层的结构版图；
图10为图3中第四导电层的结构版图；
图11为图3中第五导电层的结构版图；
图12为图3中第六导电层的结构版图；
图13为图3中遮挡层、第一有源层的结构版图；
图14为图3中遮挡层、第一有源层、第一导电层的结构版图；
图15为图3中遮挡层、第一有源层、第一导电层、第二导电层的结构版图；
图16为图3中遮挡层、第一有源层、第一导电层、第二导电层、第二有源层的结构版图；
图17为图3中遮挡层、第一有源层、第一导电层、第二导电层、第二有源层、第三导电层的结构版图；
图18为图3中遮挡层、第一有源层、第一导电层、第二导电层、第二有源层、第三导电层、第四导电层的结构版图；
图19为图3中遮挡层、第一有源层、第一导电层、第二导电层、第二有源层、第三导电层、第四导电层、第五导电层的结构版图；
图20为图3所示显示面板沿虚线AA剖开的部分剖视图；
图21为本公开显示面板一种示例性实施例的结构版图；
图22为图21中遮挡层的结构版图；
图23为图21中第一有源层的结构版图；
图24为图21中第一导电层的结构版图；
图25为图21中第二导电层的结构版图；
图26为图21中第二有源层的结构版图；
图27为图21中第三导电层的结构版图；
图28为图21中第四导电层的结构版图；
图29为图21中第五导电层的结构版图；
图30为图21中遮挡层、第一有源层的结构版图；
图31为图21中遮挡层、第一有源层、第一导电层的结构版图；
图32为图21中遮挡层、第一有源层、第一导电层、第二导电层的结构版图；
图33为图21中遮挡层、第一有源层、第一导电层、第二导电层、第二有源层的结构版图；
图34为图21中遮挡层、第一有源层、第一导电层、第二导电层、第二有源层、第三导电层的结构版图；
图35为图21中遮挡层、第一有源层、第一导电层、第二导电层、第二有源层、第三导电层、第四导电层的结构版图；
图36为图21所示显示面板沿虚线BB剖开的部分剖视图；
图37为本公开显示面板另一种示例性实施例的部分结构示意图；
图38为本公开显示面板另一种示例性实施例的部分结构示意图；
图39为本公开显示面板另一种示例性实施例的部分结构示意图；
图40为本公开显示面板另一种示例性实施例的部分结构示意图。
具体实施方式
现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本公开将更加全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
用语“一个”、“一”、“所述”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。
本示例性实施例首先提供一种像素驱动电路，如图1、2所示，图1为本公开像素驱动电路一种示例性实施例的结构示意图，图2为图1所示像素驱动电路一种示例性实施例中部分节点的时序图。
该像素驱动电路可以包括：驱动晶体管T3、第一晶体管T1、第二晶体管T2、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、电容C。其中，第四晶体管T4的第一极连接数据信号端Da，第四晶体管T4的第二极连接驱动晶体管T3的第一极，第四晶体管T4的栅极连接第二栅极驱动信号端G2；第五晶体管T5的第一极连接第一电源端VDD，第五晶体管T5的第二极连接驱动晶体管T3的第一极，第五晶体管T5的栅极连接使能信号端EM；驱动晶体管T3的栅极连接第一节点N1；第二晶体管T2的第一极连接第一节点N1，第二晶体管T2的第二极连接驱动晶体管T3的第二极(第三节点N3)，第二晶体管T2的栅极连接第 一栅极驱动信号端G1；第六晶体管T6的第一极连接驱动晶体管T3的第二极，第六晶体管T6的第二极连接第七晶体管T7的第二极，第六晶体管T6栅极连接使能信号端EM，第七晶体管T7的第一极连接第二初始信号端Vinit2，第七晶体管T7的栅极连接第二复位信号端Re2；第一晶体管T1的第一极连接第一初始信号端Vinit1，第一晶体管T1的第二极连接驱动晶体管T3的第二极，第一晶体管T1的栅极连接第一复位信号端Re1；第八晶体管T8的第一极连接第三初始信号端Vinit3，第八晶体管T8的第二极连接驱动晶体管T3的第一极，第八晶体管T8的栅极连接第二复位信号端Re2；电容C的第一电极连接第一节点N1，电容C的第二电极连接第一电源端VDD。该像素驱动电路可以用于驱动一发光单元OLED，发光单元OLED的第一电极可以连接于第六晶体管T6的第二极，发光单元的第二电极可以连接第二电源端VSS，发光单元的第一电极可以为发光单元的阳极，发光单元的第二电极可以为发光单元的阴极。其中，第二晶体管T2可以为N型晶体管，例如，第二晶体管T2可以为N型金属氧化物晶体管，N型晶体管具有较小的漏电流，从而可以避免发光阶段，第一节点N1通过第二晶体管T2漏电。同时，第一晶体管T1、驱动晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8可以为P型晶体管，例如，驱动晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8可以为P型低温多晶体硅晶体管，P型晶体管具有较高的载流子迁移率，从而有利于实现高分辨率、高反应速度、高像素密度、高开口率的显示面板。第一初始信号端、第二初始信号端、第三初始信号端可以根据实际情况输出相同或不同电压信号。
如图2所示，其中，G1表示第一栅极驱动信号端G1的时序，G2表示第二栅极驱动信号端G2的时序，Re2表示第二复位信号端Re2的时序，Re1表示第一复位信号端Re1的时序，EM表示使能信号端EM的时序。该像素驱动电路的一个驱动周期可以包括第一复位阶段t1、第二复位阶段t2、数据写入阶段t3，第三复位阶段t4、发光阶段t5。
在第一复位阶段t1：第二复位信号端Re2输出低电平信号，第七晶体管T7、第八晶体管T8导通，第二初始信号端Vinit2向发光单元OLED的第一电极输入第二初始信号，第三初始信号端Vinit3向驱动晶体管T3的 第一极输入第三初始信号，以改善驱动晶体管T3的磁滞问题。在第二复位阶段t2：第一栅极驱动信号端G1输出高电平，第一复位信号端Re1输出低电平信号，第一晶体管T1、第二晶体管T2导通，第一初始信号端Vinit1通过第一晶体管T1、第二晶体管T2向第一节点N1输入第一初始信号。在数据写入阶段t3：第二栅极驱动信号端G2输出低电平信号，第一栅极驱动信号端G1输出高电平信号，第四晶体管T4、第二晶体管T2导通，数据信号端Da通过第四晶体管T4、第二晶体管T2向第一节点N1写入补偿电压Vdata+Vth，其中，Vdata为数据信号端上数据信号的电压，Vth为驱动晶体管T3的阈值电压。在第三复位阶段t4：第二复位信号端RE2输出低电平信号，第七晶体管T7、第八晶体管T8导通，第二初始信号端Vinit2向发光单元OLED的第一电极输入第二初始信号，第三初始信号端Vinit3向驱动晶体管T3的第一极输入第三初始信号。在发光阶段t5：使能信号端EM输出低电平信号，第六晶体管T6、第五晶体管T5导通，驱动晶体管T3在电容C存储的补偿电压Vdata+Vth作用下驱动发光单元发光。驱动晶体管输出电流公式如下：
I＝(μWCox/2L)(Vgs-Vth)2
其中，I为驱动晶体管输出电流；μ为载流子迁移率；Cox为单位面积栅极电容量，W为驱动晶体管沟道的宽度，L驱动晶体管沟道的长度，Vgs为驱动晶体管栅源电压差，Vth为驱动晶体管阈值电压。上述像素驱动电路中驱动晶体管的输出电流I＝(μWCox/2L)(Vdata+Vth-Vdd-Vth)2。该像素驱动电路能够避免驱动晶体管阈值对其输出电流的影响。
应该理解的是，在其他示例性实施例中，图1所示像素驱动电路还可以有其他驱动方法，例如，其他驱动方法可以不包括第三复位阶段t4。
如图1、2所示，第三节点N3和第一栅极驱动信号端G1之间存在寄生电容Cx，第一节点N1被写入数据信号后，第一栅极驱动信号端G1从高电平变为低电平时，在寄生电容Cx耦合作用下，第三节点N3被拉低，从而影响显示面板的显示效果。
基于此，本示例性实施例还提供一种显示面板，显示面板包括像素驱动电路，像素驱动电路包括驱动晶体管、第一晶体管、第二晶体管，第二晶体管的第一极连接驱动晶体管的栅极，第二晶体管的第二极连接驱动晶 体管的第二极，第一晶体管的第一极连接第一初始信号线，第一晶体管的第二极连接驱动晶体管的第二极；显示面板还包括：衬底基板、第一栅线、第一导电部、第一桥接部、第九桥接部，第一栅线在衬底基板上的正投影沿第一方向延伸，第一栅线的部分结构用于形成第二晶体管的栅极；第一导电部用于形成驱动晶体管的栅极；第一桥接部分别通过过孔连接第一晶体管的第二极、驱动晶体管的第二极、第二晶体管的第二极，第一桥接部和第一栅线之间形成图1中的寄生电容Cx；第九桥接部分别通过通孔连接第一导电部和第二晶体管的第一极，第九桥接部和第一栅线之间形成图1中的寄生电容Cy；第一桥接部在衬底基板上的正投影和第一栅线在衬底基板上正投影的交叠面积为第一交叠面积，第九桥接部在衬底基板上的正投影和第一栅线在衬底基板上的正投影的交叠面积为第二交叠面积，第一交叠面积小于等于第二交叠面积。本示例性实施例通过降低第三节点和第一栅极驱动信号端之间寄生电容Cx的方式提高显示面板的显示效果。
本示例性实施例中，该显示面板可以包括依次层叠设置的衬底基板、遮挡层、第一有源层、第一导电层、第二导电层、第二有源层、第三导电层、第四导电层、第五导电层、第六导电层。其中，上述相邻层级之间可以设置有绝缘层。如图3-19所示，图3为本公开显示面板一种示例性实施例的结构版图，图4为图3中遮挡层的结构版图，图5为图3中第一有源层的结构版图，图6为图3中第一导电层的结构版图，图7为图3中第二导电层的结构版图，图8为图3中第二有源层的结构版图，图9为图3中第三导电层的结构版图，图10为图3中第四导电层的结构版图，图11为图3中第五导电层的结构版图，图12为图3中第六导电层的结构版图，图13为图3中遮挡层、第一有源层的结构版图，图14为图3中遮挡层、第一有源层、第一导电层的结构版图，图15为图3中遮挡层、第一有源层、第一导电层、第二导电层的结构版图，图16为图3中遮挡层、第一有源层、第一导电层、第二导电层、第二有源层的结构版图，图17为图3中遮挡层、第一有源层、第一导电层、第二导电层、第二有源层、第三导电层的结构版图，图18为图3中遮挡层、第一有源层、第一导电层、第二导电层、第二有源层、第三导电层、第四导电层的结构版图，图19为图3中遮挡层、第一有源层、第一导电层、第二导电层、第二有源层、第 三导电层、第四导电层、第五导电层的结构版图。该显示面板可以包括多个图1所示的像素驱动电路。多个像素驱动电路可以沿第一方向X和第二方向Y阵列分布，其中，第一方向X和第二方向Y相交，例如，第一方向X可以为行方向，第二方向Y可以为列方向。图3仅示出了一个像素驱动电路的版图结构，图3所示像素驱动电路可以和位于其右侧的像素驱动电路至少部分镜像对称设置。
如图3、4、13所示，遮挡层包括多个沿第一方向X和第二方向Y阵列分布的遮挡部81，遮挡部81之间相互连接。
如图3、5、13、14所示，第一有源层可以包括：第一有源部71、第三有源部73、第四有源部74、第五有源部75、第六有源部76、第七有源部77、第八有源部78、第九有源部79、第十有源部710、第十一有源部711、第十二有源部712、第十三有源部713、第十四有源部714、第十五有源部715、第十六有源部716、第十七有源部717、第十八有源部718。第一有源部71用于形成第一晶体管T1的沟道区；第三有源部73可以用于形成驱动晶体管T3的沟道区；第四有源部74可以用于形成第四晶体管T4的沟道区；第五有源部75可以用于形成第五晶体管T5的沟道区；第六有源部76可以用于形成第六晶体管T6的沟道区；第七有源部77可以用于形成第七晶体管T7的沟道区；第八有源部78可以用于形成第八晶体管T8的沟道区；第九有源部79连接于第三有源部73和第六有源部76之间；第十有源部710和第十二有源部712连接于第八有源部78的两端；第十一有源部711连接于第四有源部74和第三有源部73之间；第十三有源部713连接于第四有源部74远离第三有源部73的一侧；第十四有源部714连接于第七有源部77远离第六有源部76的一侧；第十五有源部715连接于第五有源部75远离第三有源部73的一侧，图3所示像素驱动电路中的第十五有源部715可以和其右侧像素驱动电路中的第五有源部75连接；第十六有源部716连接于第七有源部77和第六有源部76之间，第十七有源部717和第十八有源部718连接于第一有源部71的两端。第一有源层可以由多晶硅材料形成，相应的，第一晶体管T1、驱动晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8可以为P型的低温多晶硅薄膜晶体管。
遮挡部81在衬底基板上的正投影可以和第三有源部73在衬底基板上的正投影至少部分交叠，遮挡部81可以对第三有源部73进行遮光以提高驱动晶体管输出特性的稳定性。遮挡层可以为导电结构，遮挡层可以连接一稳定电压源，遮挡层可以对像素驱动电路起到信号屏蔽作用。
如图3、6、14所示，第一导电层可以包括：第一导电部11、第二栅线G2、使能信号线EM、第一复位信号线Re1、第二复位信号线Re2。第二栅线G2可以用于提供图1中第二栅极驱动信号端；使能信号线EM可以用于提供图1中的使能信号端；第一复位信号线Re1可以用于提供图1中的第一复位信号端；第二复位信号线Re2可以用于提供图1中的第二复位信号端。第二栅线G2在衬底基板上的正投影、使能信号线EM在衬底基板上的正投影、第一复位信号线Re1在衬底基板上的正投影、第二复位信号线Re2在衬底基板上的正投影均可以沿第一方向X延伸。第二栅线G2在衬底基板上的正投影覆盖第四有源部74在衬底基板上的正投影，第二栅线G2的部分结构用于形成第四晶体管的栅极。使能信号线EM在衬底基板上的正投影覆盖第五有源部75在衬底基板上的正投影、第六有源部76在衬底基板上的正投影，使能信号线EM的部分结构可以分别用于形成第五晶体管T5、第六晶体管T6的栅极。第一复位信号线Re1在衬底基板上的正投影可以覆盖第一有源部71在衬底基板上的正投影，第一复位信号线Re1的部分结构用于形成第一晶体管T1的栅极。第二复位信号线Re2在衬底基板上的正投影可以覆盖第七有源部77在衬底基板上的正投影、第八有源部78在衬底基板上的正投影，第一复位信号线Re1的部分结构可以分别用于形成第七晶体管T7、第八晶体管T8的栅极。第一导电部11在衬底基板上的正投影覆盖第三有源部73在衬底基板上的正投影，第一导电部11可以用于形成驱动晶体管T3的栅极和电容C的第一电极。该显示面板可以利用第一导电层为掩膜对第一有源层进行导体化处理，即第一有源层中被第一导电层覆盖的区域可以形成晶体管的沟道区，第一有源层中未被第一导电层覆盖的区域形成导体结构。
如图3、7、15所示，第二导电层可以包括：第二子栅线2G1、第二导电部22。第二子栅线2G1在衬底基板上的正投影沿第一方向X延伸，第二子栅线2G1可以用于提供图1中的第一栅极驱动信号端。第二导电部22 在衬底基板上的正投影可以和第一导电部11在衬底基板上的正投影至少部分交叠，第二导电部22用于形成电容C的第二电极。其中，第二导电层还可以包括第一连接部23，在第一方向X上相邻且至少部分镜像对称的像素驱动电路中的第二导电部22可以通过第一连接部23连接。
如图3、8、16所示，第二有源层可以包括有源部9，有源部9可以包括：第二有源部92、连接于第二有源部92两端的第十九有源部919和第二十有源部920。第二有源部92用于形成第二晶体管T2的沟道区。其中，第二有源层可以由氧化铟镓锌形成，相应的，第二晶体管T2可以为N型的金属氧化物薄膜晶体管。第二子栅线2G1在衬底基板上的正投影可以覆盖第二有源部92在衬底基板上的正投影，第二子栅线2G1的部分结构可以用于形成第二晶体管T2的底栅。
如图3、9、17所示，第三导电层可以包括第一子栅线3G1、第一初始信号线Vinit1、第二初始信号线Vinit2、第三初始信号线Vinit3。第一子栅线3G1在衬底基板上的正投影、第一初始信号线Vinit1在衬底基板上的正投影、第二初始信号线Vinit2在衬底基板上的正投影、第三初始信号线Vinit3在衬底基板上的正投影均可以沿第一方向X延伸。第一子栅线3G1可以用于提供图1中的第一栅极驱动信号端，第一子栅线3G1在衬底基板上的正投影可以覆盖第二有源部92在衬底基板上的正投影，第一子栅线3G1的部分结构可以用于形成第二晶体管T2的顶栅，同时，第一子栅线3G1可以通过位于显示面板边框区的过孔连接第二子栅线2G1。第一初始信号线Vinit1可以用于提供图1中的第一初始信号端，第二初始信号线Vinit2可以用于提供图1中的第二初始信号端，第三初始信号线Vinit3可以用于提供图1中的第三初始信号端。此外，该显示面板可以利用第三导电层为掩膜对第二有源层进行导体化处理，即第二有源层中被第三导电层覆盖的区域可以形成晶体管的沟道区，第二有源层中未被第三导电层覆盖的区域形成导体结构。
如图3、10、19所示，第四导电层可以包括第二子桥接部412、第三子桥接部413、第三桥接部43、第四桥接部44、第五桥接部45、第六桥接部46、第七桥接部47、第八桥接部48、第九桥接部49、第十桥接部410。第二子桥接部412分别通过过孔连接第九有源部79和第二十有源部920， 以连接第二晶体管T2的第二极和驱动晶体管T3的第二极；第三子桥接部413通过过孔连接第十七有源部717，以连接第一晶体管T1的第二极。第三桥接部43分别通过过孔连接第十八有源部718和第一初始信号线Vinit1，以连接第一晶体管T1的第一极和第一初始信号端。第四桥接部44分别通过过孔连接第十四有源部714和第二初始信号线Vinit2，以连接第七晶体管T7的第一极和第二初始信号端。第五桥接部45通过过孔连接第十三有源部713，以连接第四晶体管T4的第一极。第六桥接部46分别通过过孔连接第十一有源部711和第十有源部710，以连接第八晶体管T8的第二极和驱动晶体管T3的第一极。第七桥接部47分别通过过孔连接第一连接部23和第十五有源部715，以连接电容C的第二电极和第五晶体管T5的第一极，图3所示像素驱动电路可以和位于其右侧的像素驱动电路共用同一第七桥接部47。第八桥接部48通过过孔连接第十六有源部716，以连接第七晶体管T7的第二极和第六晶体管T6的第二极。第九桥接部49分别通过过孔连接第十九有源部919和第一导电部11，以连接驱动晶体管T3的栅极和第二晶体管T2的第一极，其中，第二导电部22上可以形成有开口221，连接于第九桥接部49和第一导电部11之间的过孔贯穿设置于开口221内。第十桥接部410可以分别通过过孔连接第三初始信号线Vinit3和第十二有源部712连接，以连接第八晶体管的第一极和第三初始信号线Vinit3。
如图3、11、19所示，第五导电层可以包括：第一子桥接部51、第三导电部53、第十三桥接部513、第十四桥接部514、第一扇出线FIPH。其中，第一扇出线FIPH在衬底基板上的正投影可以沿第一方向X延伸，第一扇出线FIPH可以在FIP(Fanout In Pixel，像素中的扇出区域)中作为连接数据线的行方向扇出线。第三导电部53可以通过过孔连接第七桥接部47以连接第五晶体管T5的第一极。第十三桥接部513可以通过过孔连接第五桥接部45以连接第四晶体管的第一极。第十四桥接部514可以通过过孔连接第八桥接部48，以连接第六晶体管T6的第二极。
需要说明的是，在其他示例性实施例中，第一初始信号线Vinit1、第二初始信号线Vinit2、第三初始信号线Vinit3还可以位于其他导电层，例如，第一初始信号线Vinit1、第二初始信号线Vinit2、第三初始信号 线Vinit3还可以位于第二导电层、第四导电层、第五导电层等。
如图3、12所示，第六导电层可以包括：数据线Da、第一电源线VDD、第二扇出线FIPV、第十五桥接部615。数据线Da、第一电源线VDD、第二扇出线FIPV在衬底基板上的正投影可以沿第二方向Y延伸。数据线Da用于提供图1中的数据信号端，第一电源线VDD用于提供图1中的第一电源端。数据线Da可以通过过孔连接第十三桥接部513，以连接数据信号端和第四晶体管的第一极。第一电源线VDD可以为多条，多条所述第一电源线VDD在衬底基板上的正投影沿所述第二方向Y延伸且沿所述第一方向X间隔分布，图3所示像素驱动电路中的第一电源线VDD可以和其左侧像素驱动电路中的第一电源线VDD连接。所述第一电源线VDD可以通过过孔连接与其在所述衬底基板上的正投影相交的所述第三导电部53。
第二扇出线FIPV可以在FIP(Fanout In Pixel，像素中的扇出区域)中作为连接数据线的列方向扇出线。第十五桥接部615可以通过过孔连接第十四桥接部514。第十五桥接部615可以用于连接发光单元的第一电极。
如图3、19所示，第三导电部53在衬底基板上的正投影可以覆盖第二有源部92在衬底基板上的正投影，第三导电部53可以降低光照对第二晶体管T2的特性影响。第三导电部53在衬底基板上的正投影还可以与第九桥接部49在衬底基板上的正投影至少部分交叠，第三导电部53可以用于屏蔽其他信号对第九桥接部49的噪音干扰，从而提高驱动晶体管T3栅极电压的稳定性。
应该理解的是，在其他示例性实施例中，该显示面板还可以不设置第一扇出线FIPH和第二扇出线FIPV。
本示例性实施例中，如图3-19所示，第一子桥接部51、第二子桥接部412、第三子桥接部413形成第一桥接部，第一子栅线3G1和/或第二子栅线2G1形成第一栅线，第一桥接部在衬底基板上的正投影和第一栅线在衬底基板上的正投影不交叠，该设置可以降低图1中第三节点和第一栅极驱动信号端之间的寄生电容Cx，从而可以改善显示面板的显示效果。
需要说明的是，该像素驱动电路以及该显示面板的版图结构还可以有其他设置方式，只要像素驱动电路中包括相连接的第一晶体管、第二晶体管、驱动晶体管，以及连接于第一晶体管、第二晶体管、驱动晶体管的第 一桥接部，显示面板均可以通过将第一复位信号线在衬底基板上的正投影设置于第一导电部在衬底基板上的正投影远离第一栅线在衬底基板上的正投影的一侧，以使第一桥接部和第一栅线在衬底基板上正投影不交叠，从而降低驱动晶体管输出端和第二晶体管栅极之间的寄生电容，进而改善显示面板的显示效果。
本示例性实施例中，如图3-19所示，第二初始信号线Vinit2在衬底基板上的正投影和使能信号线EM在衬底基板上的正投影至少部分交叠，第二初始信号线Vinit2可以屏蔽使能信号线EM对第一桥接部的耦合作用。同样的，第三初始信号线Vinit3在衬底基板上的正投影和第二复位信号线Re2在衬底基板上的正投影至少部分交叠，第三初始信号线Vinit3可以屏蔽第二复位信号线Re2对第一桥接部的耦合作用。
本示例性实施例中，如图3-19所示，第一桥接部在衬底基板上的正投影位于第一栅线在衬底基板上的正投影和第一复位信号线Re1在衬底基板上的正投影之间。
在同一所述像素驱动电路中，所述第二复位信号线Re2在所述衬底基板上的正投影、所述使能信号线EM在所述衬底基板上的正投影位于所述第一导电部11在所述衬底基板上的正投影和所述第一复位信号线Re1在所述衬底基板上的正投影之间；所述第一桥接部在所述衬底基板上的正投影和所述第二复位信号线Re2在所述衬底基板上的正投影、所述使能信号线EM在所述衬底基板上的正投影均交叠。
本示例性实施例中，如图3-19所示，所述第二复位信号线Re2包括第一延伸部Re21和第二延伸部Re22，所述第一延伸部Re21在所述衬底基板上的正投影的宽度小于所述第二延伸部Re22在所述衬底基板上的正投影的宽度；所述第一桥接部在所述衬底基板上的正投影沿第二方向Y延伸且和所述第一延伸部Re21在所述衬底基板上的正投影相交。其中，第一延伸部Re21的宽度方向和其延伸方向垂直，第二延伸部Re22的宽度方向和其延伸方向垂直。该设置可以降低第二复位信号线Re2和第一桥接部的交叠面积，从而可以降低第二复位信号线Re2对第三节点的耦合作用，进而可以提高第三节点的电压稳定性。
本示例性实施例中，如图3-19所示，所述第二复位信号线Re2在所 述衬底基板上的正投影位于所述第一复位信号线Re1在所述衬底基板上的正投影和所述使能信号线EM在所述衬底基板上的正投影之间。
本示例性实施例中，如图3-19所示，在同一所述像素驱动电路中，在第一方向X上，所述第三有源部73在所述衬底基板上的正投影位于所述第一有源部71在所述衬底基板上的正投影和所述第五有源部75在所述衬底基板上的正投影之间。在同一所述像素驱动电路中，在第一方向X上，所述第三有源部73在所述衬底基板上的正投影位于所述第二有源部72在所述衬底基板上的正投影和所述第五有源部75在所述衬底基板上的正投影之间。
本示例性实施例中，如图3-19所示，所述第一复位信号线Re1和所述第一初始信号线Vinit1位于不同的导电层，在同一像素驱动电路中，所述第一复位信号线Re1在所述衬底基板上的正投影和所述第一初始信号线Vinit1在所述衬底基板上的正投影至少部分交叠。所述第三初始信号线Vinit3和所述第二复位信号线Re2位于不同导电层，所述第二初始信号线Vinit2和所述使能信号线EM位于不同导电层；在同一像素驱动电路中，所述第三初始信号线Vinit3在所述衬底基板上的正投影和所述第二复位信号线Re2在所述衬底基板上的正投影至少部分交叠，所述第二初始信号线Vinit2在所述衬底基板上的正投影和所述使能信号线EM在所述衬底基板上的正投影至少部分交叠。该设置可以提高显示面板的透光率。
本示例性实施例中，如图3-19所示，第一桥接部在衬底基板上的正投影和第一扇出线FIPH、第二扇出线FIPV在衬底基板上的正投影均不交叠。
需要说明的是，如图3、18、19所示，画于第四导电层背离衬底基板一侧的黑色方块表示第四导电层连接面向衬底基板一侧的其他层级的过孔；画于第五导电层背离衬底基板一侧的黑色方块表示第五导电层连接面向衬底基板一侧的其他层级的过孔；画于第六导电层背离衬底基板一侧的黑色方块表示第六导电层连接面向衬底基板一侧的其他层级的过孔。不同位置黑色方块所表示的不同过孔可以贯穿于不同绝缘层。
如图20所示，为图3所示显示面板沿虚线AA剖开的部分剖视图。该显示面板还可以包括缓冲层101、第二绝缘层102、第三绝缘层103、第四 绝缘层104、第五绝缘层105、第一介电层106、钝化层107、第一平坦层108、第二平坦层109。其中，衬底基板100、遮挡层、缓冲层101、第一有源层、第二绝缘层102、第一导电层、第三绝缘层103、第二导电层、第四绝缘层104、第二有源层、第五绝缘层105、第三导电层、第一介电层106、第四导电层、钝化层107、第一平坦层108、第五导电层、第二平坦层109、第六导电层依次层叠设置。缓冲层101、第二绝缘层102、第三绝缘层103、第四绝缘层104、第五绝缘层105可以为单层结构或多层结构，且缓冲层101、第二绝缘层102、第三绝缘层103、第四绝缘层104、第五绝缘层105的材料可以为氮化硅，氧化硅，氮氧化硅中的至少一种；第一介电层106可以为氮化硅层；第一平坦层108、第二平坦层109的材料可以为有机材料，例如聚酰亚胺(PI)、聚对苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)、硅-玻璃键合结构(SOG)等材料。钝化层97可以为氧化硅层。衬底基板90可以包括依次层叠设置的玻璃基板、阻挡层、聚酰亚胺层，阻挡层可以为无机材料。第一导电层、第二导电层、第三导电层的材料可以是钼、铝、铜、钛、铌其中之一或者合金，或者钼/钛合金或者叠层等导电层。第四导电层、第五导电层、第六导电层的材料可以包括金属材料，例如，可以是钼、铝、铜、钛、铌其中之一或者合金，或者钼/钛合金或者叠层等，或者可以是钛/铝/钛叠层等导电层。第四导电层、第五导电层、第六导电层中任意一层的方块电阻可以小于第一导电层、第二导电层、第三导电层中任意一层的方块电阻。
本示例性实施例还提供另一种显示面板，该显示面板可以包括依次层叠设置的衬底基板、遮挡层、第一有源层、第一导电层、第二导电层、第二有源层、第三导电层、第四导电层、第五导电层。其中，上述相邻层级之间可以设置有绝缘层。如图21-35所示，图21为本公开显示面板一种示例性实施例的结构版图，图22为图21中遮挡层的结构版图，图23为图21中第一有源层的结构版图，图24为图21中第一导电层的结构版图，图25为图21中第二导电层的结构版图，图26为图21中第二有源层的结构版图，图27为图21中第三导电层的结构版图，图28为图21中第四导电层的结构版图，图29为图21中第五导电层的结构版图，图30为图21中遮挡层、第一有源层的结构版图，图31为图21中遮挡层、第一有源层、 第一导电层的结构版图，图32为图21中遮挡层、第一有源层、第一导电层、第二导电层的结构版图，图33为图21中遮挡层、第一有源层、第一导电层、第二导电层、第二有源层的结构版图，图34为图21中遮挡层、第一有源层、第一导电层、第二导电层、第二有源层、第三导电层的结构版图，图35为图21中遮挡层、第一有源层、第一导电层、第二导电层、第二有源层、第三导电层、第四导电层的结构版图。该显示面板可以包括多个图1所示的像素驱动电路。多个像素驱动电路可以沿第一方向X和第二方向Y阵列分布，其中，第一方向X和第二方向Y相交，例如，第一方向X可以为行方向，第二方向Y可以为列方向。图21仅示出了一个像素驱动电路的版图结构，图21所示像素驱动电路可以和位于其右侧的像素驱动电路至少部分镜像对称设置。
如图21、22、30所示，遮挡层包括多个沿第一方向X和第二方向Y阵列分布的遮挡部81，遮挡部81之间相互连接。
如图21、23、30、31所示，第一有源层可以包括：第一有源部71、第三有源部73、第四有源部74、第五有源部75、第六有源部76、第七有源部77、第八有源部78、第九有源部79、第十有源部710、第十一有源部711、第十二有源部712、第十三有源部713、第十四有源部714、第十五有源部715、第十六有源部716、第十七有源部717、第十八有源部718。第一有源部71用于形成第一晶体管T1的沟道区；第三有源部73可以用于形成驱动晶体管T3的沟道区；第四有源部74可以用于形成第四晶体管T4的沟道区；第五有源部75可以用于形成第五晶体管T5的沟道区；第六有源部76可以用于形成第六晶体管T6的沟道区；第七有源部77可以用于形成第七晶体管T7的沟道区；第八有源部78可以用于形成第八晶体管T8的沟道区；第九有源部79连接于第三有源部73和第六有源部76之间；第十有源部710和第十二有源部712连接于第八有源部78的两端；第十一有源部711连接于第四有源部74和第三有源部73之间；第十三有源部713连接于第四有源部74远离第三有源部73的一侧；第十四有源部714连接于第七有源部77远离第六有源部76的一侧；第十五有源部715连接于第五有源部75远离第三有源部73的一侧，图21所示像素驱动电路中的第十五有源部715可以和其右侧像素驱动电路中的第五有源部75连接； 第十六有源部716连接于第七有源部77和第六有源部76之间，第十七有源部717和第十八有源部718连接于第一有源部71的两端。第一有源层可以由多晶硅材料形成，相应的，第一晶体管T1、驱动晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8可以为P型的低温多晶硅薄膜晶体管。
遮挡部81在衬底基板上的正投影可以和第三有源部73在衬底基板上的正投影至少部分交叠，遮挡部81可以对第三有源部73进行遮光以提高驱动晶体管输出特性的稳定性。遮挡层可以为导电结构，遮挡层可以连接一稳定电压源，遮挡层可以对像素驱动电路起到信号屏蔽作用。
如图21、24、31所示，第一导电层可以包括：第一导电部11、第二栅线G2、使能信号线EM、第一复位信号线Re1、第二复位信号线Re2。第二栅线G2可以用于提供图1中第二栅极驱动信号端；使能信号线EM可以用于提供图1中的使能信号端；第一复位信号线Re1可以用于提供图1中的第一复位信号端；第二复位信号线Re2可以用于提供图1中的第二复位信号端。第二栅线G2在衬底基板上的正投影、使能信号线EM在衬底基板上的正投影、第一复位信号线Re1在衬底基板上的正投影、第二复位信号线Re2在衬底基板上的正投影均可以沿第一方向X延伸。第二栅线G2在衬底基板上的正投影覆盖第四有源部74在衬底基板上的正投影，第二栅线G2的部分结构用于形成第四晶体管的栅极。使能信号线EM在衬底基板上的正投影覆盖第五有源部75在衬底基板上的正投影、第六有源部76在衬底基板上的正投影，使能信号线EM的部分结构可以分别用于形成第五晶体管T5、第六晶体管T6的栅极。第一复位信号线Re1在衬底基板上的正投影可以覆盖第一有源部71在衬底基板上的正投影，第一复位信号线Re1的部分结构用于形成第一晶体管T1的栅极。第二复位信号线Re2在衬底基板上的正投影可以覆盖第七有源部77在衬底基板上的正投影、第八有源部78在衬底基板上的正投影，第一复位信号线Re1的部分结构可以分别用于形成第七晶体管T7、第八晶体管T8的栅极。第一导电部11在衬底基板上的正投影覆盖第三有源部73在衬底基板上的正投影，第一导电部11可以用于形成驱动晶体管T3的栅极和电容C的第一电极。该显示面板可以利用第一导电层为掩膜对第一有源层进行导体化处理，即第一有源 层中被第一导电层覆盖的区域可以形成晶体管的沟道区，第一有源层中未被第一导电层覆盖的区域形成导体结构。
如图21、25、32所示，第二导电层可以包括：第二子栅线2G1、第二导电部22、第一初始信号线Vinit1。第一初始信号线Vinit1、第二子栅线2G1在衬底基板上的正投影沿第一方向X延伸，第二子栅线2G1可以用于提供图1中的第一栅极驱动信号端，第一初始信号线Vinit1可以用于提供图1中的第一初始信号端。第二导电部22在衬底基板上的正投影可以和第一导电部11在衬底基板上的正投影至少部分交叠，第二导电部22用于形成电容C的第二电极。其中，第二导电层还可以包括第一连接部23，在第一方向X上相邻的第二导电部22可以通过第一连接部23连接。
如图21、26、33所示，第二有源层可以包括有源部9，有源部9可以包括：第二有源部92、连接于第二有源部92两端的第十九有源部919和第二十有源部920。第二有源部92用于形成第二晶体管T2的沟道区。其中，第二有源层可以由氧化铟镓锌形成，相应的，第二晶体管T2可以为N型的金属氧化物薄膜晶体管。第二子栅线2G1在衬底基板上的正投影可以覆盖第二有源部92在衬底基板上的正投影，第二子栅线2G1的部分结构可以用于形成第二晶体管T2的底栅。
如图21、27、34所示，第三导电层可以包括第一子栅线3G1、第二初始信号线Vinit2、第三初始信号线Vinit3。第一子栅线3G1在衬底基板上的正投影、第二初始信号线Vinit2在衬底基板上的正投影、第三初始信号线Vinit3在衬底基板上的正投影均可以沿第一方向X延伸。第一子栅线3G1可以用于提供图1中的第一栅极驱动信号端，第一子栅线3G1在衬底基板上的正投影可以覆盖第二有源部92在衬底基板上的正投影，第一子栅线3G1的部分结构可以用于形成第二晶体管T2的顶栅，同时，第一子栅线3G1可以通过位于显示面板边框区的过孔连接第二子栅线2G1。第二初始信号线Vinit2可以用于提供图1中的第二初始信号端，第三初始信号线Vinit3可以用于提供图1中的第三初始信号端。此外，该显示面板可以利用第三导电层为掩膜对第二有源层进行导体化处理，即第二有源层中被第三导电层覆盖的区域可以形成晶体管的沟道区，第二有源层中未被第三导电层覆盖的区域形成导体结构。
如图21、28、35所示，第四导电层可以包括第一桥接部41、第二桥接部42、第三桥接部43、第四桥接部44、第五桥接部45、第六桥接部46、第七桥接部47、第八桥接部48、第九桥接部49、第十桥接部410、第一扇出线FIPH。第一桥接部41分别通过过孔连接第九有源部79、第二十有源部920、第十七有源部717，以连接第二晶体管T2的第二极、驱动晶体管T3的第二极以及第一晶体管T1的第二极。第三桥接部43分别通过过孔连接第十八有源部718和第一初始信号线Vinit1，以连接第一晶体管T1的第一极和第一初始信号端。第四桥接部44分别通过过孔连接第十四有源部714和第二初始信号线Vinit2，以连接第七晶体管T7的第一极和第二初始信号端。第五桥接部45通过过孔连接第十三有源部713，以连接第四晶体管T4的第一极。第六桥接部46分别通过过孔连接第十一有源部711和第十有源部710，以连接第八晶体管T8的第二极和驱动晶体管T3的第一极。第七桥接部47分别通过过孔连接第一连接部23和第十五有源部715，以连接电容C的第二电极和第五晶体管T5的第一极，图21所示像素驱动电路可以和位于其右侧的像素驱动电路共用同一第七桥接部47。第八桥接部48通过过孔连接第十六有源部716，以连接第七晶体管T7的第二极和第六晶体管T6的第二极。第九桥接部49分别通过过孔连接第十九有源部919和第一导电部11，以连接驱动晶体管T3的栅极和第二晶体管T2的第一极，其中，第二导电部22上可以形成有开口221，连接于第九桥接部41和第一导电部11之间的过孔贯穿设置于开口221内。第十桥接部410可以分别通过过孔连接第三初始信号线Vinit3和第十二有源部712连接，以连接第八晶体管的第一极和第三初始信号线Vinit3。
其中，第一扇出线FIPH在衬底基板上的正投影可以沿第一方向X延伸，第一扇出线FIPH可以在FIP(Fanout In Pixel，像素中的扇出区域)中作为连接数据线的行方向扇出线。
如图21、29所示，第五导电层可以包括：第十四桥接部514、数据线Da、第一电源线VDD、第二扇出线FIPV、第三初始连接线5Vinit3。第十四桥接部514可以通过过孔连接第八桥接部48，以连接第六晶体管T6的第二极，第十四桥接部514可以用于连接发光单元的第一电极。数据线Da、第一电源线VDD、第二扇出线FIPV、第三初始连接线5Vinit3在衬底基板 上的正投影可以沿第二方向Y延伸。数据线Da用于提供图1中的数据信号端，第一电源线VDD用于提供图1中的第一电源端。数据线Da可以通过过孔连接第五桥接部45，以连接数据信号端和第四晶体管的第一极。所述第一电源线VDD可以通过过孔连接第七桥接部47。第二扇出线FIPV可以在FIP(Fanout In Pixel，像素中的扇出区域)中作为连接数据线的列方向扇出线。第二扇出线FIPV中断开的两部分可以通过第二桥接部42桥接。第三初始连接线5Vinit3可以通过过孔连接与其在衬底基板上正投影相交的第三初始信号线Vinit3，以将第三初始信号线Vinit3形成网格结构，该设置可以降低第三初始信号线Vinit3不同位置上的电压差。
本示例性实施例中，其他列的像素驱动电路可以将第三初始连接线5Vinit3替换为第一初始连接线5Vinit1或第二初始连接线5Vinit2。第一初始连接线5Vinit1可以通过过孔连接与其在衬底基板上正投影相交的第一初始信号线Vinit1，以将第一初始信号线Vinit1形成网格结构，该设置可以降低第一初始信号线Vinit1不同位置上的电压差。第二初始连接线5Vinit2可以通过过孔连接与其在衬底基板上正投影相交的第二初始信号线Vinit2，以将第二初始信号线Vinit2形成网格结构，该设置可以降低第二初始信号线Vinit2不同位置上的电压差。例如，相邻的三列像素驱动电路可以分别设置有第一初始连接线5Vinit1、第二初始连接线5Vinit2、第三初始连接线5Vinit3。
需要说明的是，在其他示例性实施例中，第一初始信号线Vinit1、第二初始信号线Vinit2、第三初始信号线Vinit3还可以位于其他导电层，例如，第一初始信号线Vinit1、第二初始信号线Vinit2、第三初始信号线Vinit3还可以位于第二导电层、第四导电层、第五导电层等。
如图21、29所示，第一电源线VDD在衬底基板上的正投影可以覆盖第二有源部92在衬底基板上的正投影，第一电源线VDD可以降低光照对第二晶体管T2的特性影响。第一电源线VDD在衬底基板上的正投影还可以与第九桥接部49在衬底基板上的正投影至少部分交叠，第一电源线VDD可以用于屏蔽其他信号对第九桥接部49的噪音干扰，从而提高驱动晶体管T3栅极电压的稳定性。
应该理解的是，在其他示例性实施例中，该显示面板还可以不设置第 一扇出线FIPH和第二扇出线FIPV。
需要说明的是，如图21、34、35所示，画于第四导电层背离衬底基板一侧的黑色方块表示第四导电层连接面向衬底基板一侧的其他层级的过孔；画于第五导电层背离衬底基板一侧的黑色方块表示第五导电层连接面向衬底基板一侧的其他层级的过孔。不同位置黑色方块所表示的不同过孔可以贯穿于不同绝缘层。
本示例性实施例中，如图21-35所示，该显示面板同样通过将第一复位信号线Re1在衬底基板上的正投影设置于第一导电部11在衬底基板上的正投影远离第一栅线在衬底基板上的正投影的一侧，以使第一桥接部41和第一栅线在衬底基板上正投影不交叠，从而降低驱动晶体管T3输出端和第二晶体管T2栅极之间的寄生电容，进而改善显示面板的显示效果。
本示例性实施例中，如图21-35所示，第一桥接部41在衬底基板上的正投影位于第一栅线在衬底基板上的正投影和第一复位信号线Re1在衬底基板上的正投影之间，即第一桥接部41在衬底基板上的正投影和第一栅线在衬底基板上的正投影不交叠。
在同一所述像素驱动电路中，所述第二复位信号线Re2在所述衬底基板上的正投影、所述使能信号线EM在所述衬底基板上的正投影位于所述第一导电部11在所述衬底基板上的正投影和所述第一复位信号线Re1在所述衬底基板上的正投影之间；所述第一桥接部41在所述衬底基板上的正投影和所述第二复位信号线Re2在所述衬底基板上的正投影、所述使能信号线EM在所述衬底基板上的正投影均交叠。
本示例性实施例中，如图21-35所示，所述第二复位信号线Re2包括第一延伸部Re21和第二延伸部Re22，所述第一延伸部Re21在所述衬底基板上的正投影的宽度小于所述第二延伸部Re22在所述衬底基板上的正投影的宽度；所述第一桥接部41在所述衬底基板上的正投影沿第二方向Y延伸且和所述第一延伸部Re21在所述衬底基板上的正投影相交。其中，第一延伸部Re21的宽度方向和其延伸方向垂直，第二延伸部Re22的宽度方向和其延伸方向垂直。该设置可以降低第二复位信号线Re2和第一桥接部41的交叠面积，从而可以降低第二复位信号线Re2对第三节点的耦合作用，进而可以提高第三节点的电压稳定性。
本示例性实施例中，如图21-35所示，所述第二复位信号线Re2在所述衬底基板上的正投影位于所述第一复位信号线Re1在所述衬底基板上的正投影和所述使能信号线EM在所述衬底基板上的正投影之间。
本示例性实施例中，如图21-35所示，在同一所述像素驱动电路中，在第一方向X上，所述第三有源部73在所述衬底基板上的正投影位于所述第一有源部71在所述衬底基板上的正投影和所述第五有源部75在所述衬底基板上的正投影之间。在同一所述像素驱动电路中，在第一方向X上，所述第三有源部73在所述衬底基板上的正投影位于所述第二有源部72在所述衬底基板上的正投影和所述第五有源部75在所述衬底基板上的正投影之间。
本示例性实施例中，如图21-35所示，在同一像素驱动电路中，所述第一复位信号线Re1在所述衬底基板上的正投影位于所述第一初始信号线Vinit1在所述衬底基板上的正投影和所述第一导电部11在所述衬底基板上的正投影之间，所述第二初始信号线Vinit2在所述衬底基板上的正投影和所述第一复位信号线Re1在所述衬底基板上的正投影至少部分交叠，所述第三初始信号线Vinit3在所述衬底基板上的正投影和所述第二复位信号线Re2在所述衬底基板上的正投影至少部分交叠。该设置可以提高显示面板的透光率。
如图36所示，为图21所示显示面板沿虚线BB剖开的部分剖视图。该显示面板还可以包括缓冲层101、第二绝缘层102、第三绝缘层103、第四绝缘层104、第五绝缘层105、第一介电层106、钝化层107、第一平坦层108。其中，衬底基板100、遮挡层、缓冲层101、第一有源层、第二绝缘层102、第一导电层、第三绝缘层103、第二导电层、第四绝缘层104、第二有源层、第五绝缘层105、第三导电层、第一介电层106、第四导电层、钝化层107、第一平坦层108、第五导电层依次层叠设置。缓冲层101、第二绝缘层102、第三绝缘层103、第四绝缘层104、第五绝缘层105可以为单层结构或多层结构，且缓冲层101、第二绝缘层102、第三绝缘层103、第四绝缘层104、第五绝缘层105的材料可以为氮化硅，氧化硅，氮氧化硅中的至少一种；第一介电层106可以为氮化硅层；第一平坦层108的材料可以为有机材料，例如聚酰亚胺(PI)、聚对苯二甲酸乙二醇酯(PET)、 聚萘二甲酸乙二醇酯(PEN)、硅-玻璃键合结构(SOG)等材料。钝化层97可以为氧化硅层。衬底基板90可以包括依次层叠设置的玻璃基板、阻挡层、聚酰亚胺层，阻挡层可以为无机材料。第一导电层、第二导电层、第三导电层的材料可以是钼、铝、铜、钛、铌其中之一或者合金，或者钼/钛合金或者叠层等导电层。第四导电层、第五导电层的材料可以包括金属材料，例如，可以是钼、铝、铜、钛、铌其中之一或者合金，或者钼/钛合金或者叠层等，或者可以是钛/铝/钛叠层等导电层。第四导电层、第五导电层中任意一层的方块电阻可以小于第一导电层、第二导电层、第三导电层中任意一层的方块电阻。
如图21-35所示，使能信号线EM没有被第二初始信号线Vinit2屏蔽，本示例性实施例可以通过其他稳压导电部对使能信号线进行屏蔽，稳压导电部即为具有稳定电压的导电结构，该稳压导电部位于使能信号线EM和第一桥接部之间，且该稳压导电部在衬底基板上的正投影和使能信号线EM在衬底基板上的正投影交叠。
例如，如图37所示，为本公开显示面板另一种示例性实施例的部分结构示意图，第二导电层还可以包括连接于第二导电部22的第一凸出部24，第一凸出部24可以形成上述的稳压导电部。
再例如，如图38所示，为本公开显示面板另一种示例性实施例的部分结构示意图，第三导电层还可以包括连接于第三初始信号线Vinit3的第二凸出部Vinit31，第二凸出部Vinit31可以形成上述的稳压导电部。
应该理解的是，实现第一交叠面积小于等于第二交叠面积还可以有其他方式，如图39所示，为本公开显示面板另一种示例性实施例的部分结构示意图，第一栅线(包括第一子栅线3G1和第二子栅线2G1)在衬底基板上的正投影还可以位于第一导电部11在衬底基板上的正投影和第一复位信号线Re1在衬底基板上的正投影之间。本示例性实施例可以通过减小第一桥接部41的宽度或增加第九桥接部49的宽度实现第一交叠面积小于等于第二交叠面积，例如，第一桥接部41在衬底基板上的正投影和第一栅线在衬底基板上的正投影的交叠区域在第一方向X上的尺寸小于第九桥接部49在衬底基板上的正投影和第一栅线在衬底基板上的正投影的交叠区域在第一方向X上的尺寸。本示例性实施例还可以通过减小或增加第一 栅线的局部宽度实现第一交叠面积小于等于第二交叠面积，例如，第一栅线在衬底基板上的正投影和第一桥接部41交叠区域在第二方向上的尺寸小于第一栅线在衬底基板上的正投影和第九桥接部49交叠区域在第二方向上的尺寸。
此外，第二栅线G2对第三节点N3具有上拉作用，本示例性实施例还可以通过调节第一桥接部和第二栅线G2之间的寄生电容，以降低第一栅线对第三节点的下拉作用。本示例性实施例可以通过增加第一桥接部和第二栅线G2在衬底基板上的交叠面积以改善显示效果，例如，第一桥接部和第二栅线G2在衬底基板上的交叠面积大于等于第一桥接部和第一栅线在衬底基板上的交叠面积。如图40所示，为本公开显示面板另一种示例性实施例的部分结构示意图。本示例性实施例可以增设和第一桥接部41连接的横向凸出部411，横向凸出部411沿第二方向Y凸出于第一桥接部41设置，横向凸出部411在衬底基板上的正投影和第二栅线G2在衬底基板上的交叠，横向凸出部411可以增加第一桥接部和第二栅线G2在衬底基板上的交叠面积。本示例性实施例中，横向凸出部411位于第四导电层，应该理解的是，在其他示例性实施例中，横向凸出部411还可以位于其他导电层，例如，横向凸出部411可以位于第五导电层。
本示例性实施例中，图1中第一节点N1和第一栅极驱动信号端G1之间的寄生电容可以大于第三节点N3和第一栅极驱动信号端G1之间的寄生电容。其中，调节寄生电容大小既可以通过调节导电部之间的交叠面积，也可以通过调节导电部之间介电层的厚度。
需要说明的是，本公开中的附图比例可以作为实际工艺中的参考，但不限于此，例如：沟道的宽长比、各个膜层的厚度和间距、各个信号线的宽度和间距，可以根据实际需要进行调整。显示基板中像素的个数和每个像素中子像素的个数也不是限定为图中所示的数量，本公开中所描述的附图仅是结构示意图。此外，第一、第二等限定词仅用于限定不同的结构名称，其并没有特定顺序的含义，同一结构层可以通过同一构图工艺形成。在本示例性实施例中，某一结构在衬底基板上的正投影沿某一方向延伸，可以理解为，该结构在衬底基板上的正投影沿该方向直线延伸或弯折延伸。
本示例性实施例还提供一种显示装置，其中，包括上述的显示面板。 该显示装置可以为手机、平板电脑、电视等显示装置。
本领域技术人员在考虑说明书及实践这里公开的内容后，将容易想到本公开的其他实施例。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。
本领域技术人员在考虑说明书及实践这里公开的内容后，将容易想到本公开的其他实施例。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。
应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限定。

Claims (19)

  1. 一种显示面板，其中，所述显示面板包括像素驱动电路，所述像素驱动电路包括驱动晶体管、第一晶体管、第二晶体管，所述第二晶体管的第一极连接所述驱动晶体管的栅极，所述第二晶体管的第二极连接所述驱动晶体管的第二极，所述第一晶体管的第一极连接第一初始信号线，所述第一晶体管的第二极连接驱动晶体管的第二极；
    所述显示面板还包括：
    衬底基板；
    第一栅线，所述第一栅线在所述衬底基板上的正投影沿第一方向延伸，所述第一栅线的部分结构用于形成所述第二晶体管的栅极；
    第一导电部，所述第一导电部用于形成所述驱动晶体管的栅极；
    第一桥接部，所述第一桥接部分别通过过孔连接所述第一晶体管的第二极、所述驱动晶体管的第二极、所述第二晶体管的第二极；
    第九桥接部，所述第九桥接部分别通过通孔连接所述第一导电部和所述第二晶体管的第一极；
    所述第一桥接部在所述衬底基板上的正投影和所述第一栅线在所述衬底基板上正投影的交叠面积为第一交叠面积，所述第九桥接部在所述衬底基板上的正投影和所述第一栅线在所述衬底基板上的正投影的交叠面积为第二交叠面积，所述第一交叠面积小于等于所述第二交叠面积。
  2. 根据权利要求1所述的显示面板，其中，所述显示面板还包括：
    第一复位信号线，所述第一复位信号线在所述衬底基板上的正投影沿所述第一方向延伸，所述第一复位信号线的部分结构用于形成所述第一晶体管的栅极；
    在同一所述像素驱动电路中，所述第一导电部在所述衬底基板上的正投影位于所述第一栅线在所述衬底基板上的正投影和所述第一复位信号线在所述衬底基板上的正投影之间；
    所述第一桥接部在所述衬底基板上的正投影位于所述第一栅线在所述衬底基板上的正投影和所述第一复位信号线在所述衬底基板上的正投影之间。
  3. 根据权利要求2所述的显示面板，其中，所述显示面板还包括发 光单元，所述像素驱动电路用于驱动所述发光单元发光；
    所述像素驱动电路还包括：第六晶体管、第七晶体管，所述第六晶体管的第一极连接所述驱动晶体管的第二极，所述第六晶体管的第二极连接所述发光单元的第一电极，所述第七晶体管的第一极连接第二初始信号线，所述第七晶体管的第二极连接所述发光单元的第一电极；
    所述显示面板还包括：
    第二复位信号线，所述第二复位信号线在所述衬底基板上的正投影沿所述第一方向延伸，所述第二复位信号线的部分结构用于形成所述第七晶体管的栅极；
    使能信号线，所述使能信号线在所述衬底基板上的正投影沿所述第一方向延伸，所述使能信号线的部分结构用于形成所述第六晶体管的栅极；
    在同一所述像素驱动电路中，所述第二复位信号线在所述衬底基板上的正投影、所述使能信号线在所述衬底基板上的正投影位于所述第一导电部在所述衬底基板上的正投影和所述第一复位信号线在所述衬底基板上的正投影之间；
    所述第一桥接部在所述衬底基板上的正投影和所述第二复位信号线在所述衬底基板上的正投影、所述使能信号线在所述衬底基板上的正投影均交叠。
  4. 根据权利要求3所述的显示面板，其中，所述第二复位信号线包括第一延伸部和第二延伸部，所述第一延伸部在所述衬底基板上的正投影的宽度小于所述第二延伸部在所述衬底基板上的正投影的宽度；
    所述第一桥接部在所述衬底基板上的正投影沿第二方向延伸且和所述第一延伸部在所述衬底基板上的正投影相交，所述第二方向和所述第一方向相交。
  5. 根据权利要求3所述的显示面板，其中，所述第二复位信号线在所述衬底基板上的正投影位于所述第一复位信号线在所述衬底基板上的正投影和所述使能信号线在所述衬底基板上的正投影之间。
  6. 根据权利要求1所述的显示面板，其中，所述像素驱动电路还包括：第五晶体管，所述第五晶体管的第一极连接电源线，所述第五晶体管的第二极连接所述驱动晶体管的第一极；
    所述显示面板还包括：
    第一有源层，位于所述衬底基板的一侧，所述第一有源层包括第一有源部、第三有源部、第五有源部，所述第一有源部用于形成所述第一晶体管的沟道区，所述第三有源部用于形成所述驱动晶体管的沟道区，所述第五有源部用于形成所述第五晶体管的沟道区；
    在同一所述像素驱动电路中，在第一方向上，所述第三有源部在所述衬底基板上的正投影位于所述第一有源部在所述衬底基板上的正投影和所述第五有源部在所述衬底基板上的正投影之间。
  7. 根据权利要求1所述的显示面板，其中，所述像素驱动电路还包括：第五晶体管，所述第五晶体管的第一极连接电源线，所述第五晶体管的第二极连接所述驱动晶体管的第一极；
    所述显示面板还包括：
    第一有源层，位于所述衬底基板的一侧，所述第一有源层包括第三有源部、第五有源部，所述第三有源部用于形成所述驱动晶体管的沟道区，所述第五有源部用于形成所述第五晶体管的沟道区；
    第二有源层，位于所述第一有源层背离所述衬底基板的一侧，所述第二有源层包括第二有源部，所述第二有源部用于形成所述第二晶体管的沟道区；
    在同一所述像素驱动电路中，在第一方向上，所述第三有源部在所述衬底基板上的正投影位于所述第二有源部在所述衬底基板上的正投影和所述第五有源部在所述衬底基板上的正投影之间。
  8. 根据权利要求1所述的显示面板，其中，所述显示面板还包括：
    第四导电层，位于所述衬底基板的一侧，所述第四导电层包括所述第九桥接部；
    第五导电层，所述第五导电层位于所述第四导电层背离所述衬底基板的一侧，所述第一桥接部的至少部分结构位于所述第五导电层。
  9. 根据权利要求8所述的显示面板，其中，所述第一桥接部包括：
    第一子桥接部，位于所述第五导电层；
    第二子桥接部，位于所述第四导电层；
    第三子桥接部，位于所述第四导电层；
    其中，所述第二子桥接部分别通过过孔连接所述第二晶体管的第二极和所述驱动晶体管的第二极，所述第三子桥接部过孔连接所述第一晶体管的第二极，所述第一子桥接部分别通过过孔连接所述第二子桥接部、第三子桥接部。
  10. 根据权利要求8所述的显示面板，其中，所述第五导电层还包括：
    第一扇出线，所述第一扇出线在所述衬底基板上的正投影沿所述第一方向延伸；
    所述显示面板还包括：
    第六导电层，位于所述第五导电层背离所述衬底基板的一侧，所述第六导电层包括第二扇出线，所述第二扇出线在所述衬底基板上的正投影沿第二方向延伸，所述第二方向和所述第一方向相交；
    数据线，所述数据线用于向所述像素驱动电路提供数据信号，所述数据线和所述第一扇出线连接，所述第二扇出线和所述第一扇出线连接。
  11. 根据权利要求1所述的显示面板，其中，所述显示面板还包括：
    第四导电层，位于所述衬底基板的一侧，所述第四导电层包括第九桥接部，所述第九桥接部分别通过通孔连接所述第一导电部和所述第二晶体管的第一极；
    所述第一桥接部位于所述第四导电层，所述第一桥接部分别通过过孔连接所述第二晶体管的第二极、所述驱动晶体管的第二极、所述第一晶体管的第二极。
  12. 根据权利要求11所述的显示面板，其中，所述第四导电层还包括：
    第一扇出线，所述第一扇出线在所述衬底基板上的正投影沿所述第一方向延伸；
    所述显示面板还包括：
    第五导电层，位于所述第四导电层背离所述衬底基板的一侧，所述第五导电层包括第二扇出线，所述第二扇出线在所述衬底基板上的正投影沿第二方向延伸，所述第二方向和所述第一方向相交；
    数据线，所述数据线用于向所述像素驱动电路提供数据信号，所述数据线和所述第一扇出线连接，所述第二扇出线和所述第一扇出线连接。
  13. 根据权利要求1所述的显示面板，其中，所述显示面板还包括：
    第二有源层，位于所述衬底基板的一侧，所述第二有源层包括第二有源部，所述第二有源部用于形成所述第二晶体管的沟道区；
    所述第一栅线包括第一子栅线和第二子栅线中的任意一条，所述第一子栅线位于所述第二有源部背离所述衬底基板的一侧，所述第一子栅线的部分结构用于形成所述第二晶体管的顶栅，所述第二子栅线位于所述第二有源部和所述衬底基板之间，所述第二子栅线的部分结构用于形成所述第二晶体管的底栅。
  14. 根据权利要求2所述的显示面板，其中，所述第一复位信号线和所述第一初始信号线位于不同的导电层，在同一像素驱动电路中，所述第一复位信号线在所述衬底基板上的正投影和所述第一初始信号线在所述衬底基板上的正投影至少部分交叠。
  15. 根据权利要求1所述的显示面板，其中，所述显示面板还包括发光单元，所述像素驱动电路用于驱动所述发光单元发光；
    所述像素驱动电路还包括：第六晶体管、第七晶体管、第八晶体管，所述第六晶体管的第一极连接所述驱动晶体管的第二极，所述第六晶体管的第二极连接所述发光单元的第一电极，所述第七晶体管的第一极连接第二初始信号线，所述第七晶体管的第二极连接所述发光单元的第一电极，所述第八晶体管的第一极连接第三初始信号线，所述第八晶体管的第二极连接所述驱动晶体管的第一极；
    所述显示面板还包括：
    第二复位信号线，所述第二复位信号线在所述衬底基板上的正投影沿所述第一方向延伸，所述第二复位信号线的部分结构用于形成所述第八晶体管的栅极；
    使能信号线，所述使能信号线在所述衬底基板上的正投影沿所述第一方向延伸，所述使能信号线的部分结构用于形成所述第六晶体管的栅极；
    其中，所述第三初始信号线和所述第二复位信号线位于不同导电层，所述第二初始信号线和所述使能信号线位于不同导电层；
    在同一像素驱动电路中，所述第三初始信号线在所述衬底基板上的正投影和所述第二复位信号线在所述衬底基板上的正投影至少部分交叠，所 述第二初始信号线在所述衬底基板上的正投影和所述使能信号线在所述衬底基板上的正投影至少部分交叠。
  16. 根据权利要求2所述的显示面板，其中，所述显示面板还包括发光单元，所述像素驱动电路用于驱动所述发光单元发光；
    所述像素驱动电路还包括：第六晶体管、第七晶体管、第八晶体管，所述第六晶体管的第一极连接所述驱动晶体管的第二极，所述第六晶体管的第二极连接所述发光单元的第一电极，所述第七晶体管的第一极连接第二初始信号线，所述第七晶体管的第二极连接所述发光单元的第一电极，所述第八晶体管的第一极连接第三初始信号线，所述第八晶体管的第二极连接所述驱动晶体管的第一极；
    所述显示面板还包括：
    第二复位信号线，所述第二复位信号线在所述衬底基板上的正投影沿所述第一方向延伸，所述第二复位信号线的部分结构用于形成所述第八晶体管的栅极；
    使能信号线，所述使能信号线在所述衬底基板上的正投影沿所述第一方向延伸，所述使能信号线的部分结构用于形成所述第六晶体管的栅极；
    其中，所述第二初始信号线和所述第一复位信号线位于不同导电层，所述第三初始信号线和所述第二复位信号线位于不同导电层；
    在同一像素驱动电路中，所述第一复位信号线在所述衬底基板上的正投影位于所述第一初始信号线在所述衬底基板上的正投影和所述第一导电部在所述衬底基板上的正投影之间，所述第二初始信号线在所述衬底基板上的正投影和所述第一复位信号线在所述衬底基板上的正投影至少部分交叠，所述第三初始信号线在所述衬底基板上的正投影和所述第二复位信号线在所述衬底基板上的正投影至少部分交叠。
  17. 根据权利要求1所述的显示面板，其中，所述显示面板还包括发光单元，所述像素驱动电路用于驱动所述发光单元发光，所述像素驱动电路还包括：
    第四晶体管，第一极连接数据线，第二极连接所述驱动晶体管的第一极；
    第五晶体管，第一极连接第一电源线，第二极连接所述驱动晶体管的 第一极；
    第六晶体管，第一极连接所述驱动晶体管的第二极，第二极连接所述发光单元的第一电极；
    第七晶体管，第一极连接第二初始信号线，第二极连接所述发光单元的第一电极；
    第八晶体管，第一极连接第三初始信号线，第二极连接所述驱动晶体管的第一极；
    电容，第一电极连接所述驱动晶体管的栅极，第二电极连接所述第一电源线；
    其中，所述第一晶体管、驱动晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管为P型晶体管，所述第二晶体管为N型晶体管。
  18. 根据权利要求1所述的显示面板，其中，所述像素驱动电路包括P型晶体管和N型晶体管，所述显示面板还包括：
    第一有源层，位于所述衬底基板的一侧，所述第一有源层的部分结构用于形成所述像素驱动电路中P型晶体管的沟道区；
    第一导电层，位于所述第一有源层背离所述衬底基板的一侧，所述第一导电层的部分结构用于形成所述像素驱动电路中P型晶体管的栅极；
    第二导电层，位于所述第一导电层背离所述衬底基板的一侧，所述第二导电层的部分结构用于形成所述像素驱动电路中N型晶体管的底栅；
    第二有源层，位于所述第二导电层背离所述衬底基板的一侧，所述第二有源层的部分结构用于形成所述像素驱动电路中N型晶体管的沟道区；
    第三导电层，位于所述第二有源层背离所述衬底基板的一侧，所述第三导电层的部分结构用于形成所述像素驱动电路中N型晶体管的顶栅；
    第四导电层，位于所述第三导电层背离所述衬底基板的一侧，所述第四导电层的部分结构用于形成连接不同晶体管的桥接部。
  19. 一种显示装置，其中，所述显示装置包括权利要求1-18任一项所述的显示面板。
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