WO2025062832A1 - 撮像装置、コンパレータおよび撮像方法 - Google Patents

撮像装置、コンパレータおよび撮像方法 Download PDF

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conversion
phase
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啓志 熊田
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Sony Semiconductor Solutions Corp
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    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Definitions

  • This technology relates to an imaging device, a comparator, and an imaging method. More specifically, this technology relates to an imaging device, a comparator, and an imaging method that can transfer photoelectrically converted electric charges and hold them in pixels.
  • a capacitor that holds the charge transferred from the photoelectric conversion unit is provided in the pixel.
  • an imaging device has been proposed that has a pixel including a capacitor that holds the charge transferred from the photoelectric conversion unit, and a floating diffusion to which the charge is transferred from the capacitor (see, for example, Patent Document 1).
  • This technology was developed in light of these circumstances, and aims to make it possible to transfer charge from the capacitor to the floating diffusion while minimizing the drop in frame rate.
  • This technology has been made to solve the problems mentioned above, and its first aspect is an imaging device that includes pixels capable of transferring and holding photoelectrically converted electric charges, and an AD conversion unit that can time-divisionally switch between AD (Analog to Digital) conversion of pixel signals read out from pixels in different rows in the same column.
  • AD Analog to Digital
  • the pixel may include a photoelectric conversion unit, a capacitor that holds charges photoelectrically converted by the photoelectric conversion unit, a first transfer transistor that transfers the charges photoelectrically converted by the photoelectric conversion unit to the capacitor, a second transfer transistor that transfers the charges held in the capacitor to a floating diffusion, an output transistor that outputs the pixel signal based on the charges transferred to the floating diffusion, and a selection transistor that selects the output of the pixel signal.
  • the AD conversion unit may perform AD conversion of a pixel signal read from a second pixel in a second row in the first column during an AD conversion period that overlaps with a transfer period during which charge held in a capacitor of a first pixel in a first row in a first column is transferred to a floating diffusion. This brings about an effect that a pixel signal read from a second pixel in the same column as the first pixel is AD converted during charge transfer in the first pixel.
  • a vertical signal line that transmits the pixel signal in the column direction, a first comparator whose input is connected to the vertical signal line, and a second comparator whose input is connected to the vertical signal line may be provided.
  • pixel signals read from pixels in different rows in the same column are AD converted in a time-division manner.
  • the first comparator may perform AD conversion of the P phase of the pixel signal read from the first pixel after the auto-zero operation of the first comparator
  • the second comparator may perform AD conversion of the P phase of the pixel signal read from the first pixel after the auto-zero operation of the second comparator
  • the second comparator may perform AD conversion of the P phase of the pixel signal read from the second pixel after the auto-zero operation of the second comparator
  • the first comparator may perform AD conversion of the D phase of the pixel signal read from the first pixel after the AD conversion of the P phase of the pixel signal read from the second pixel
  • the second comparator may perform AD conversion of the D phase of the pixel signal read from the second pixel after the AD conversion of the D phase of the pixel signal read from the first pixel.
  • the AD conversion of the second comparator may be put on hold during the AD conversion of the first comparator, and the AD conversion of the first comparator may be put on hold during the AD conversion of the second comparator. This provides the effect of activating the comparator depending on the usage state of the comparator.
  • a vertical signal line that transmits the pixel signal in the column direction, a comparator whose input is connected to the vertical signal line, a first switch connected between the input of the comparator and the vertical signal line, and a second switch connected between the input of the comparator and the vertical signal line may be provided.
  • AD conversion of the pixel signal read out from the first pixel may be performed by the comparator
  • AD conversion of the pixel signal read out from the second pixel may be performed by the comparator
  • the pixel signal may include a vertical signal line that transmits the pixel signal in the column direction, and a comparator having a first input and a second input connected to the vertical signal line, the comparator including a first transistor, a second transistor, a third transistor capable of forming a differential pair with each of the first transistor and the second transistor, a fourth transistor capable of forming a differential pair with each of the first transistor and the second transistor, a first switch connected in series to the first transistor, a second switch connected in series to the second transistor, a third switch connected in series to the third transistor, and a fourth switch connected in series to the fourth transistor.
  • a first capacitor connected in series to the gate of the first transistor, a second capacitor connected in series to the gate of the second transistor, a third capacitor connected in series to the gate of the third transistor, a fourth capacitor connected in series to the gate of the fourth transistor, a first auto-zero switch connected between the gate of the first transistor and the first switch, a second auto-zero switch connected between the gate of the second transistor and the second switch, a third auto-zero switch connected between the gate and drain of the third transistor, and a fourth auto-zero switch connected between the gate and drain of the fourth transistor may be provided. This provides the effect of realizing the auto-zero operation of the comparator while suppressing the influence of charge injection and feed-through caused by the switching operation of the input of a single comparator from being transmitted to the capacitor.
  • the comparator when the first switch and the third switch are on and the second switch and the fourth switch are off, the first auto-zero switch and the third auto-zero switch are on to perform an auto-zero operation, and then the comparator performs AD conversion of the P phase of the pixel signal read out from the first pixel; when the first switch and the third switch are off and the second switch and the fourth switch are on, the second auto-zero switch and the fourth auto-zero switch are on to perform an auto-zero operation, and then the comparator performs AD conversion of the P phase of the pixel signal read out from the second pixel; when the first switch and the third switch are on and the second switch and the fourth switch are off, the comparator performs AD conversion of the D phase of the pixel signal read out from the first pixel; and when the first switch and the third switch are off and the second switch and the fourth switch are on, the comparator performs AD conversion of the D phase of the pixel signal read out from the second pixel. This results in pixel signals read from pixels in
  • the pixel circuit may further include a first P-phase register that holds the P-phase AD conversion result of the pixel signal read from the first pixel, a second P-phase register that holds the P-phase AD conversion result of the pixel signal read from the second pixel, and a CDS processing unit that performs a first CDS (Correlated Double Sampling) process based on the P-phase AD conversion result of the pixel signal read from the first pixel held in the first P-phase register and the D-phase AD conversion result of the pixel signal read from the first pixel output from the AD conversion unit, and performs a second CDS process based on the P-phase AD conversion result of the pixel signal read from the second pixel held in the second P-phase register and the D-phase AD conversion result of the pixel signal read from the second pixel output from the AD conversion unit.
  • This provides the effect of realizing CDS processing while AD converting pixel signals read from pixels in different rows in the same column in a time-division manner in a charge domain global shutter system
  • the pixels may transfer and hold the photoelectrically converted charges based on a global shutter operation. This provides the effect of starting exposure simultaneously for all pixels.
  • the second aspect is a comparator including a first transistor, a second transistor, a third transistor capable of forming a differential pair with each of the first transistor and the second transistor, a fourth transistor capable of forming a differential pair with each of the first transistor and the second transistor, a first switch connected in series to the first transistor, a second switch connected in series to the second transistor, a third switch connected in series to the third transistor, and a fourth switch connected in series to the fourth transistor.
  • a first capacitor may be connected in series to the gate of the first transistor, a second capacitor may be connected in series to the gate of the second transistor, a third capacitor may be connected in series to the gate of the third transistor, a fourth capacitor may be connected in series to the gate of the fourth transistor, a first auto-zero switch may be connected between the gate of the first transistor and the first switch, a second auto-zero switch may be connected between the gate of the second transistor and the second switch, a third auto-zero switch may be connected between the gate and drain of the third transistor, and a fourth auto-zero switch may be connected between the gate and drain of the fourth transistor.
  • the second switch and the fourth switch when the first switch and the third switch are turned on, the second switch and the fourth switch may be turned off, and when the first switch and the third switch are turned off, the second switch and the fourth switch may be turned on.
  • the first auto-zero switch and the third auto-zero switch when the first switch and the third switch are on, the first auto-zero switch and the third auto-zero switch may be on, and when the second switch and the fourth switch are on, the second auto-zero switch and the fourth auto-zero switch may be on.
  • the gate of the first transistor and the gate of the second transistor may be connected to the same signal line, and the gate of the third transistor and the gate of the fourth transistor may receive the same reference signal. This provides the effect of subjecting pixel signals read out from pixels in different rows in the same column to single-slope A/D conversion in a time-division manner.
  • the third aspect is an imaging method in which a first pixel in a first row in a first column transfers and holds a photoelectrically converted charge in a capacitor in the first pixel, and a second pixel in a second row in the first column transfers and holds a photoelectrically converted charge in a capacitor in the second pixel, and an AD conversion unit performs AD conversion of a pixel signal read out from the second pixel during an AD conversion period that overlaps with a transfer period during which the charge held in the capacitor of the first pixel is transferred to a floating diffusion.
  • 1 is a block diagram illustrating an example of a configuration of an imaging apparatus according to a first embodiment.
  • 1 is a block diagram illustrating an example of a configuration of a solid-state imaging device according to a first embodiment.
  • 2 is a diagram illustrating an example of a circuit configuration of a pixel of a solid-state imaging device according to the first embodiment;
  • 2 is a block diagram showing a schematic configuration example of an AD conversion unit of a solid-state imaging device according to a first embodiment;
  • 4 is a timing chart showing waveforms at various parts of a pixel during operation of the solid-state imaging device according to the first embodiment;
  • 4 is a timing chart showing waveforms of vertical signal lines and each part of a pixel during AD conversion in the solid-state imaging device according to the first embodiment.
  • FIG. 2 is a block diagram showing a configuration example of an AD conversion section for one column of a solid-state imaging device according to a first embodiment
  • 5 is a timing chart showing an example of the operation of an AD conversion unit for one column of the solid-state imaging device according to the first embodiment
  • 2 is a block diagram showing a configuration example of a column signal processing unit of a solid-state imaging device according to a first embodiment
  • 4 is a timing chart showing an operation of a CDS process of the solid-state imaging device according to the first embodiment
  • 13 is a block diagram showing an example of the configuration of an AD conversion unit for one column of a solid-state imaging device according to a second embodiment.
  • FIG. 13 is a timing chart showing an example of the operation of an AD conversion unit for one column of a solid-state imaging device according to a second embodiment.
  • FIG. 13 is a block diagram showing an example of the configuration of an AD conversion unit for one column of a solid-state imaging device according to a third embodiment.
  • 13 is a timing chart showing an example of the operation of an AD conversion unit for one column of a solid-state imaging device according to a third embodiment.
  • FIG. 13 is a block diagram showing an example of the configuration of an AD conversion unit for one column of a solid-state imaging device according to a fourth embodiment.
  • FIG. 13 is a diagram illustrating an example of the configuration of a comparator for one column of a solid-state imaging device according to a fourth embodiment.
  • FIG. 13 is a diagram illustrating an example of the configuration of a comparator for one column of a solid-state imaging device according to a fifth embodiment.
  • FIG. 23 is a diagram illustrating an example of a circuit configuration of a pixel of a solid-state imaging device according to a sixth embodiment.
  • FIG. 13 is a diagram showing a pixel readout order of a solid-state imaging device according to a sixth embodiment.
  • 13 is a timing chart showing the operation of a solid-state imaging device according to a sixth embodiment.
  • 13 is a timing chart showing the operation of a solid-state imaging device according to the seventh embodiment.
  • 23 is a timing chart showing the operation of a solid-state imaging device according to the eighth embodiment.
  • FIG. 23 is a timing chart showing the operation of a solid-state imaging device according to a ninth embodiment.
  • 23 is a timing chart showing the operation of the solid-state imaging device according to the tenth embodiment.
  • FIG. 23 is a diagram showing the order in which pixels are read out from a solid-state imaging device according to an eleventh embodiment.
  • 23 is a timing chart showing the operation of the solid-state imaging device according to the eleventh embodiment.
  • 23 is a timing chart showing an example of the operation of an AD conversion unit for one column of a solid-state imaging device according to an eleventh embodiment.
  • 23 is a timing chart showing the operation of a CDS process in a solid-state imaging device according to an eleventh embodiment;
  • FIG. 23 is a perspective view showing an example of a stack of a pixel array unit according to a twelfth embodiment
  • 1 is a block diagram showing a schematic configuration example of a vehicle control system
  • FIG. 4 is an explanatory diagram showing an example of an installation position of an imaging unit.
  • First embodiment an example in which pixel signals read from pixels in different rows in the same column are AD converted in a time-division manner based on the switching operation of two comparators.
  • Second embodiment an example in which pixel signals read from pixels in different rows in the same column are AD converted in a time-division manner based on the switching operation of two comparators, and an unused comparator is put on standby.
  • Third embodiment an example in which pixel signals read from pixels in different rows in the same column are AD converted in a time-division manner based on the input switching operation of a single comparator.
  • Fourth embodiment an example in which pixel signals read from pixels in different rows in the same column are AD converted in a time-division manner based on the input switching operation of a single comparator, and a switch for switching the input is built into the comparator.
  • Fifth embodiment an example in which pixel signals read out from pixels in different rows in the same column are AD converted in a time-division manner based on the switching operation of the input of a single comparator, a switch for switching the input is built into the comparator, and the auto-zero operation on the input side of the reference signal is omitted
  • Sixth embodiment (example in which a charge domain is applied to each pixel of a four-pixel shared cell) 7.
  • Seventh embodiment an example in which the reset period of a four-pixel shared cell to which a charge domain is applied is made different from the transfer period of the charge held in the capacitor.
  • Eighth embodiment an example in which the reset period of a two-pixel shared cell to which a charge domain is applied is made different from the transfer period of the charge held in the capacitor.
  • Ninth embodiment an example in which the reset period of a four-pixel shared cell to which a charge domain is applied is made different from the transfer period of the charge held in the capacitor and overlaps with the D-phase AD conversion period 10.
  • Tenth embodiment an example in which the reset period of a two-pixel shared cell to which a charge domain is applied is made different from the transfer period of the charge held in the capacitor and overlaps with the D-phase AD conversion period
  • Eleventh embodiment an example in which a process of putting AD conversion on hold during a transfer period of charge held in a capacitor in a charge domain and a process of executing AD conversion overlapping with a transfer period of charge held in a capacitor in a charge domain can be switched
  • Twelfth embodiment example in which semiconductor chips forming a solid-state imaging device are stacked
  • FIG. 1 is a block diagram showing an example of the configuration of an imaging apparatus according to the first embodiment.
  • the imaging device 100 includes an optical system 101, a solid-state imaging device 102, an imaging control unit 103, an image processing unit 104, a storage unit 105, a display unit 106, and an operation unit 107.
  • the imaging control unit 103, the image processing unit 104, the storage unit 105, the display unit 106, and the operation unit 107 are connected to each other via a bus 108.
  • the imaging device 100 may be used as a standalone device, or may be incorporated into a mobile terminal such as a smartphone, an authentication device, a monitoring device, or may be incorporated into a vehicle or a drone.
  • the optical system 101 allows light from a subject to be incident on the solid-state imaging device 102, and forms an optical image on the light receiving surface of the solid-state imaging device 102.
  • the optical system 101 may include, for example, a focus lens, a zoom lens, and an aperture.
  • the optical system 101 may also include multiple lenses, such as a wide-angle lens, a standard lens, and a telephoto lens.
  • the solid-state imaging device 102 converts the optical image formed on the light receiving surface into an electrical signal for each pixel, digitizes the electrical signal, and outputs it. At this time, the solid-state imaging device 102 can operate based on a charge domain type global shutter method.
  • the solid-state imaging device 102 is, for example, a CMOS (Complementary Metal Oxide Semiconductor) image sensor.
  • the CMOS image sensor may be a back-illuminated image sensor or a front-illuminated image sensor.
  • the light received by the solid-state imaging device 102 may be visible light, near infrared light (NIR: Near InfraRed), short wave infrared light (SWIR: Short Wavelength InfraRed), ultraviolet light, X-rays, or the like.
  • NIR Near InfraRed
  • SWIR Short Wavelength InfraRed
  • ultraviolet light X-rays, or the like.
  • the imaging control unit 103 controls imaging by the solid-state imaging device 102 based on commands from the operation unit 107. At this time, the imaging control unit 103 can control the exposure time, exposure amount, imaging timing, etc. of the solid-state imaging device 102.
  • the image processing unit 104 performs image processing based on the output from the solid-state imaging device 102.
  • the image processing includes, for example, gamma correction, white balance processing, sharpness processing, and tone conversion processing.
  • the image processing unit 104 may include a processor that executes processing based on software.
  • the storage unit 105 stores images captured by the solid-state imaging device 102, and stores imaging parameters of the solid-state imaging device 102.
  • the storage unit 105 can also store programs that operate the imaging device 100 based on software.
  • the storage unit 105 may include a ROM (Read Only Memory), a RAM (Random Access Memory), and a memory card.
  • the display unit 106 displays captured images and various information that supports the imaging operation.
  • the display unit 106 may be a liquid crystal display or an organic EL (Electro Luminescence) display.
  • the operation unit 107 provides a user interface for operating the imaging device 100.
  • the operation unit 107 may include, for example, buttons, dials, and switches provided on the imaging device 100.
  • the operation unit 107 may be configured as a touch panel together with the display unit 106.
  • the imaging device 100 may have additional functions that are not disclosed.
  • FIG. 2 is a block diagram showing an example of the configuration of a solid-state imaging device according to the first embodiment.
  • the solid-state imaging device 102 includes a pixel array section 111, a vertical scanning circuit 112, a column readout circuit 113, a column signal processing section 114, a horizontal scanning circuit 115, and a control circuit 116.
  • the pixel array section 111 includes a plurality of pixels PIX.
  • the pixels PIX are arranged in a matrix along the row direction (also called the horizontal direction) and the column direction (also called the vertical direction).
  • Each pixel PIX can transfer and hold photoelectrically converted charges based on a global shutter operation.
  • Each pixel PIX can form a source follower for each column between itself and the column readout circuit 113 when reading out a signal.
  • Each pixel PIX is connected to a horizontal drive line HSL for each row, and to a vertical signal line VSL for each column.
  • the horizontal drive line HSL drives each pixel PIX for each row when reading out a signal from each pixel PIX.
  • the vertical signal line VSL transmits a potential based on a current flowing when reading out a signal from the pixel PIX to the column signal processing section 114 for each column.
  • the vertical scanning circuit 112 scans the pixels PIX to be read in the column direction.
  • the vertical scanning circuit 112 may be configured using a vertical register.
  • the column readout circuit 113 can form a source follower for each column between each pixel PIX and the pixel PIX via the vertical signal line VSL. At this time, the column readout circuit 113 can change the potential of the vertical signal line VSL based on the charge held in the pixel PIX.
  • the column signal processing unit 114 processes signals transmitted in the column direction from each pixel PIX.
  • the column signal processing unit 114 can perform correlated double sampling (CDS) processing based on the signals transmitted in the column direction from each pixel PIX.
  • CDS correlated double sampling
  • the column signal processing unit 114 can also perform AD (Analog to Digital) conversion processing based on the signals transmitted in the column direction from each pixel PIX, and output the image signal Gout.
  • AD Analog to Digital
  • the column signal processing unit 114 includes a column ADC unit 114A.
  • the column ADC unit 114A can perform AD conversion processing in parallel for each column.
  • the column ADC unit 114A can perform AD conversion for each column based on the result of comparing the pixel signal read from the pixel PIX with a reference signal.
  • the column ADC unit 114A can time-divisionally switch between AD conversion of pixel signals read from pixels in different rows in the same column.
  • the column ADC unit 114A is an example of an AD conversion unit as described in the claims.
  • the horizontal scanning circuit 115 scans the pixels PIX to be read in the row direction.
  • the horizontal scanning circuit 115 may be configured using a horizontal register.
  • the control circuit 116 controls the vertical scanning circuit 112, the column readout circuit 113, the column signal processing unit 114, and the horizontal scanning circuit 115.
  • the control circuit 116 can control the scanning timing in the column direction, the scanning timing in the row direction, the operation timing of the column readout circuit 113, and the processing timing of the column signal processing unit 114.
  • FIG. 3 is a diagram showing an example of the circuit configuration of a pixel of a solid-state imaging device according to the first embodiment. Note that the diagram shows the configuration of two pixels in the same column but different rows.
  • each pixel PIX1, PIX2 includes a photodiode PD1, PD2, a floating diffusion FD1, FD2, a capacitor CA1, CA2, and an overflow control transistor 122, 222. Furthermore, each pixel PIX1, PIX2 includes a transfer transistor 123, 124, 223, 224, a reset transistor 125, 225, an output transistor 126, 226, and a selection transistor 127, 227.
  • Overflow control transistors 122, 222, transfer transistors 123, 124, 223, 224, reset transistors 125, 225, output transistors 126, 226 and selection transistors 127, 227 may be MOS (Metal Oxide Semiconductor) transistors.
  • Capacitors CA1, CA2 may be MIM (Metal Insulation Metal) capacitance or junction capacitance formed on a semiconductor substrate.
  • Each photodiode PD1, PD2 performs photoelectric conversion and accumulates the photoelectrically converted charge.
  • Each photodiode PD1, PD2 is an example of a photoelectric conversion unit described in the claims.
  • Each capacitor CA1, CA2 holds the charge transferred from each photodiode PD1, PD2. The transfer of charge from each photodiode PD1, PD2 to each capacitor CA1, CA2 may be performed simultaneously for all pixels.
  • Each overflow control transistor 122, 222 controls the overflow of charge from each photodiode PD1, PD2.
  • Each transfer transistor 123, 223 transfers the charge stored in each photodiode PD1, PD2 to each capacitor CA1, CA2.
  • Each transfer transistor 124, 224 transfers the charge held in each capacitor CA1, CA2 to each floating diffusion FD1, FD2.
  • Each reset transistor 125, 225 resets each floating diffusion FD1, FD2.
  • Each output transistor 126, 226 outputs a signal according to the potential of each floating diffusion FD1, FD2.
  • Each selection transistor 127, 227 selects the output of each output transistor 126, 226.
  • the output transistor 126 and the selection transistor 127 are connected in series.
  • the cathode of the photodiode PD1 is connected to the overflow potential OFD via the overflow control transistor 122.
  • the cathode of the photodiode PD1 is connected to the capacitor CA1 via the transfer transistor 123.
  • the capacitor CA1 is connected to the floating diffusion FD1 via the transfer transistor 124.
  • the floating diffusion FD1 is connected to the reset voltage VRS via the reset transistor 125.
  • the series circuit of the output transistor 126 and the selection transistor 127 is connected between the power supply voltage VDD and the vertical signal line VSL.
  • the gate of the output transistor 126 is connected to the floating diffusion FD1.
  • the output transistor 226 and the selection transistor 227 are connected in series.
  • the cathode of the photodiode PD2 is connected to the overflow potential OFD via the overflow control transistor 222.
  • the cathode of the photodiode PD2 is connected to the capacitor CA2 via the transfer transistor 223.
  • the capacitor CA2 is connected to the floating diffusion FD2 via the transfer transistor 224.
  • the floating diffusion FD2 is connected to the reset voltage VRS via the reset transistor 225.
  • the series circuit of the output transistor 226 and the selection transistor 227 is connected between the power supply voltage VDD and the vertical signal line VSL.
  • the gate of the output transistor 226 is connected to the floating diffusion FD2.
  • Overflow control signals OFG1, OFG2 are applied to the gates of the overflow control transistors 122, 222. Transfer signals TRX1, TRX2 are applied to the gates of the transfer transistors 123, 223. Transfer signals TRG1, TRG2 are applied to the gates of the transfer transistors 124, 224. Reset signals RST1, RST2 are applied to the gates of the reset transistors 125, 225. Selection signals SEL1, SEL2 are applied to the gates of the selection transistors 127, 227.
  • the overflow control signals OFG1, OFG2, transfer signals TRX1, TRX2, TRG1, TRG2, reset signals RST1, RST2, and selection signals SEL1, SEL2 can be transmitted to the pixels PIX1, PIX2 via the horizontal drive line HSL in FIG. 2.
  • FIG. 4 is a block diagram showing an example of the schematic configuration of an AD conversion unit of a solid-state imaging device according to the first embodiment.
  • the column ADC unit 114A in FIG. 2 includes comparison units 131-1 to 131-3 and counters 132-1 to 132-3 for each column.
  • Vertical signal lines VSL1 to VSL3 are provided for each column.
  • Each comparison unit 131-1 to 131-3 compares the pixel signal transmitted via each vertical signal line VSL1 to VSL3 with a reference signal VRF, and outputs each comparison result VO1 to VO3 to the counters 132-1 to 132-3.
  • the reference signal VRF may include a ramp signal.
  • each comparison unit 131-1 to 131-3 can time-divisionally switch the AD conversion of pixel signals read out from pixels in different rows in the same column.
  • each comparison unit 131-1 to 131-3 may include a single or multiple comparators for each column that time-divisionally switch and input pixel signals read out from pixels in different rows in the same column.
  • an auto-zero signal AZ is input to each of the comparison units 131-1 to 131-3.
  • the auto-zero signal AZ activates the auto-zero operation during the auto-zero period.
  • a charge that balances the non-inverting input and the inverting input of each of the comparison units 131-1 to 131-3 can be stored in a DC blocking capacitor.
  • a clock signal CKL is input to each of the counters 132-1 to 132-3.
  • each of the counters 132-1 to 132-3 performs a counting operation based on the output timing of each of the comparison results VO1 to VO3 output from each of the comparison units 131-1 to 131-3.
  • each of the counters 132-1 to 132-3 digitizes the pixel signals transmitted via each of the vertical signal lines VSL1 to VSL3 based on the count values CN1 to CN3 based on the counting operation.
  • FIG. 5 is a timing chart showing waveforms at various parts of a pixel during operation of a solid-state imaging device according to the first embodiment.
  • the operation of pixel PIX1 in FIG. 3 is taken as an example.
  • a shows the waveform when charge is transmitted from photodiode PD1 to capacitor CA1.
  • b shows the waveform when pixel PIX1 is shuttered.
  • c shows the waveform when a pixel signal is read out from pixel PIX1.
  • selection signal SEL1 when charge is being transferred from photodiode PD1 to capacitor CA1, selection signal SEL1 is set to a low level and selection transistor 127 is turned off. Then, transfer signal TRG1 and reset signal RST1 rise (t1), and transfer transistor 124 and reset transistor 125 are turned on, resetting capacitor CA1 and floating diffusion FD1.
  • the transfer signal TRG1 and the reset signal RST1 fall in sequence, and then the transfer signal TRX1 rises (t2).
  • the transfer transistor 123 turns on while the transfer transistor 124 and the reset transistor 125 are off, and the charge stored in the photodiode PD1 is transferred to the capacitor CA1.
  • the overflow control signal OFG1 rises (t3).
  • the transfer signals TRX1, TRG1, reset signal RST1, and selection signal SEL1 are set to a low level. Then, the overflow control signal OFG1 falls (t4), and the overflow control transistor 122 turns off. This shuttering operation can be performed simultaneously for all pixels, including pixel PIX1, and exposure can start simultaneously for all pixels.
  • the overflow control signal OFG1 when reading out the pixel signal, the overflow control signal OFG1 is set to a high level, the transfer signal TRX1 is set to a low level, the overflow control transistor 122 is turned on, and the selection transistor 127 is turned off. Then, the reset signal RST1 and the selection signal SEL1 rise (t5), and the reset transistor 125 and the selection transistor 127 are turned on. At this time, the floating diffusion FD1 is reset, and the P-phase level of the floating diffusion FD1 is transmitted via the vertical signal line VSL.
  • the reset signal RST1 falls, and while the reset transistor 125 is turned off, the transfer signal TRG1 rises and the transfer transistor 124 is turned on (t6). At this time, the charge held in the capacitor CA1 is transferred to the floating diffusion FD1, and the D-phase level of the floating diffusion FD1 is transmitted via the vertical signal line VSL.
  • FIG. 6 is a timing chart showing the waveforms of the vertical signal lines and each part of the pixels during AD conversion in the solid-state imaging device according to the first embodiment. Note that this figure shows the waveforms of each part of the pixels PIX1 and PIX2 in FIG. 3 and the waveform of the vertical signal line VSL during AD conversion.
  • the P-phase settling period PS2 and P-phase AD conversion period PA2 of pixel PIX2 are set so as to overlap with the charge transfer period K1 from capacitor CA1 of pixel PIX1 to floating diffusion FD1. Also, the P-phase settling period PS1 and P-phase AD conversion period PA1 of pixel PIX1 are set so as to overlap with the charge transfer period K2 from capacitor CA2 of pixel PIX2 to floating diffusion FD2.
  • the transfer signals TRX1 and TRX2 are always set to a low level. Then, after the selection signal SEL1 rises, the reset signal RST1 rises (t11), and the potential of the vertical signal line VSL is set according to the P-phase level of the floating diffusion FD1. Then, the reset signal RST1 falls, and after P-phase settling of the pixel PIX1 is performed (PS1), P-phase AD conversion is performed (PA1).
  • selection signal SEL1 falls and selection signal SEL2 rises (t12).
  • the reset signal RST2 rises (t13), and the potential of the vertical signal line VSL is set according to the P-phase level of the floating diffusion FD2. Then, the reset signal RST2 falls, and after P-phase settling of the pixel PIX2 is performed (PS2), P-phase AD conversion is performed (PA2).
  • the transfer signal TRG1 rises at the falling edge of the reset signal RST2, and after the charge stored in the photodiode PD1 is transferred to the capacitor CA1, the transfer signal TRG1 falls.
  • the selection signal SEL1 rises and the selection signal SEL2 falls (t14), and the potential of the vertical signal line VSL is set according to the D-phase level of the floating diffusion FD1. Then, after D-phase settling of the pixel PIX1 is performed (DS1), D-phase AD conversion is performed (DA1).
  • the reset signal RST1 rises (t15), and the potential of the vertical signal line VSL is set according to the P-phase level of the floating diffusion FD1. Then, the reset signal RST1 falls, and after P-phase settling of the pixel PIX1 is performed (PS1), P-phase AD conversion is performed (PA1).
  • the transfer signal TRG2 rises at the falling edge of the reset signal RST1, and after the charge stored in the photodiode PD2 is transferred to the capacitor CA2, the transfer signal TRG2 falls.
  • the selection signal SEL1 falls and the selection signal SEL2 rises (t16), and the potential of the vertical signal line VSL is set according to the D-phase level of the floating diffusion FD2. Then, after D-phase settling of the pixel PIX2 is performed (DS2), D-phase AD conversion is performed (DA2).
  • FIG. 7 is a block diagram showing an example of the configuration of an AD conversion section for one column of a solid-state imaging device according to the first embodiment.
  • the column ADC unit 114A includes comparators CM1 and CM2, a selector SEC, and a counter CNT.
  • the inverting input terminals of the comparators CM1 and CM2 are connected to the vertical signal line VSL via capacitors C1A and C2A, respectively.
  • the reference signal VRF is input to the non-inverting input terminals of the comparators CM1 and CM2 via capacitors C1B and C2B, respectively.
  • An auto-zero switch SW1A is connected between the gate and drain of the differential transistor on the inverting input side of the comparator CM1.
  • An auto-zero switch SW1B is connected between the gate and drain of the differential transistor on the non-inverting input side of the comparator CM1.
  • An auto-zero switch SW2A is connected between the gate and drain of the differential transistor on the inverting input side of the comparator CM2.
  • An auto-zero switch SW2B is connected between the gate and drain of the differential transistor on the non-inverting input side of the comparator CM2.
  • the outputs of the comparators CM1 and CM2 are input to the counter CNT.
  • the vertical signal line VSL is grounded via the current source 151.
  • the selector SEC switches the output of each comparator CM1, CM2 and inputs it to the counter CNT.
  • the counter CNT performs a counting operation based on the output timing of each comparison result output from each comparator CM1, CM2. At this time, the counter CNT digitizes the pixel signal transmitted via the vertical signal line VSL based on the count value CN based on the counting operation.
  • FIG. 8 is a timing chart showing an example of the operation of the AD conversion unit for one column of the solid-state imaging device according to the first embodiment.
  • the selector SEC switches the output of each comparator CM1, CM2 according to the read timing of each pixel PIX1, PIX2.
  • the auto-zero period AZ1 of the comparator CM1 is set by turning on the auto-zero switches SW1A, SW1B while the comparator CM1 is selected.
  • the P-phase settling period PS1 is set during the auto-zero period AZ1.
  • the auto-zero switches SW2A, SW2B are turned on while the comparator CM2 is selected, and the auto-zero period AZ2 of the comparator CM2 is set.
  • the P-phase settling period PS2 is set during the auto-zero period AZ2.
  • FIG. 9 is a block diagram showing an example of the configuration of a column signal processing unit of a solid-state imaging device according to the first embodiment.
  • the column signal processing unit 114 in FIG. 2 includes a counter unit CNB, P-phase registers 161 and 162, a CDS processing unit 163, and an output register 164.
  • the counter unit CNB includes a counter CNT as shown in FIG. 7 for each column.
  • the comparison results VO of the comparators CM1 and CM2 are input to the counter unit CNB for each column.
  • P-phase register 161 stores the P-phase AD conversion result PN1 of pixel PIX1.
  • P-phase register 162 stores the P-phase AD conversion result PN2 of pixel PIX2.
  • Each of the P-phase registers 161 and 162 may be a line memory.
  • the CDS processing unit 163 reads out the P-phase AD conversion result PN1 of pixel PIX1 from the P-phase register 161 based on the output timing of the D-phase AD conversion result DN1 of pixel PIX1 from the counter unit CNB. The CDS processing unit 163 then performs CDS processing based on the P-phase AD conversion result PN1 and the D-phase AD conversion result DN1. The CDS processing unit 163 also reads out the P-phase AD conversion result PN2 of pixel PIX2 from the P-phase register 162 based on the output timing of the D-phase AD conversion result DN2 of pixel PIX2 from the counter unit CNB. The CDS processing unit 163 then performs CDS processing based on the P-phase AD conversion result PN2 and the D-phase AD conversion result DN2.
  • the output register 164 stores the CDS processing results CS1 and CS2 of each pixel PIX1 and PIX2 calculated by the CDS processing unit 163, and outputs them at a predetermined timing.
  • FIG. 10 is a timing chart showing the operation of the CDS process of the solid-state imaging device according to the first embodiment.
  • a P-phase count period CT1 is provided during a P-phase AD conversion period PA1 of pixel PIX1.
  • a P-phase count period CT2 is provided during a P-phase AD conversion period PA2 of pixel PIX2.
  • a D-phase count period CT3 is provided during a D-phase AD conversion period DA1 of pixel PIX1.
  • a D-phase count period CT4 is provided during a D-phase AD conversion period DA2 of pixel PIX2.
  • the P-phase AD conversion result PN1 is stored in the P-phase register 161 (ST1).
  • the P-phase AD conversion result PN2 is stored in the P-phase register 162 (ST2).
  • pixel signals read from pixels in different rows in the same column are AD converted in a time-division manner based on the switching operation of the two comparators CM1 and CM2.
  • This makes it possible to AD convert the pixel signals read from each of the pixels PIX1 and PIX2 in the same column without providing a waiting period before AD conversion for each of the pixels PIX1 and PIX2. Therefore, in the charge domain type global shutter method, it is possible to improve the frame rate without changing the configuration of each of the pixels PIX1 and PIX2.
  • Second embodiment In the first embodiment described above, pixel signals read from pixels in different rows in the same column are AD converted in a time-division manner based on the switching operation of the two comparators CM1 and CM2. In this second embodiment, pixel signals read from pixels in different rows in the same column are AD converted in a time-division manner based on the switching operation of the two comparators, and an unused comparator is put on standby.
  • FIG. 11 is a block diagram showing an example of the configuration of an AD conversion section for one column of a solid-state imaging device according to the second embodiment.
  • this solid-state imaging device has comparators CM1' and CM2' instead of the comparators CM1 and CM2 of the first embodiment described above.
  • the rest of the configuration of the solid-state imaging device of the second embodiment is the same as the configuration of the solid-state imaging device of the first embodiment described above.
  • Each of the comparators CM1', CM2' receives an enable signal EN1, EN2.
  • Each of the comparators CM1', CM2' is activated based on the enable signal EN1, EN2.
  • the rest of the configuration of the comparators CM1', CM2' in the second embodiment is the same as the configuration of the comparators CM1, CM2 in the first embodiment described above.
  • FIG. 12 is a timing chart showing an example of the operation of an AD conversion unit for one column of a solid-state imaging device according to the second embodiment.
  • enable signal EN1 is set to high level and enable signal EN2 is set to low level.
  • enable signal EN1 is at high level
  • comparator CM1' is selected by selector SEC.
  • comparator CM1' is activated, enabling AD conversion, and comparator CM2' is deactivated, transitioning to waiting period WA2.
  • the enable signal EN1 is set to low level and the enable signal EN2 is set to high level.
  • the comparator CM2' is selected by the selector SEC. At this time, the comparator CM1' is deactivated and the process moves to the waiting period WA1, while the comparator CM2' is activated, enabling AD conversion.
  • pixel signals read from pixels in different rows in the same column are AD converted in a time-division manner based on the switching operation of the two comparators CM1', CM2', and the unused comparators CM1', CM2' are put on standby.
  • pixel signals read from pixels in different rows in the same column are AD converted in a time-division manner based on the switching operation of two comparators CM1 and CM2.
  • pixel signals read from pixels in different rows in the same column are AD converted in a time-division manner based on the switching operation of the input of a single comparator.
  • this solid-state imaging device includes a comparator CM and switches SW11A, SW11B, SW12A, and SW12B instead of the comparators CM1 and CM2 of the first embodiment described above.
  • the rest of the configuration of the solid-state imaging device of the third embodiment is the same as that of the solid-state imaging device of the first embodiment described above.
  • the switches SW11A and SW12A can switch the input of the pixel signals of the pixels PIX1 and PIX2 transmitted through the same vertical signal line VSL to the comparator CM.
  • the switches SW11B and SW12B can switch the capacitors C1B and C2B used to input the reference signal VRF in conjunction with switching the input of the pixel signals of the pixels PIX1 and PIX2 to the comparator CM.
  • the switch SW11A is connected between the inverting input terminal of the comparator CM and the capacitor C1A.
  • the switch SW12A is connected between the inverting input terminal of the comparator CM and the capacitor C2A.
  • the switch SW11B is connected between the non-inverting input terminal of the comparator CM and the capacitor C1B.
  • the switch SW12B is connected between the non-inverting input terminal of the comparator CM and the capacitor C2B.
  • the output of the comparator CM is input to the counter CNT.
  • FIG. 14 is a timing chart showing an example of the operation of an AD conversion unit for one column of a solid-state imaging device according to the third embodiment.
  • the switches SW11A and SW11B are turned off and the switches SW12A and SW12B are turned on.
  • the pixel signal of pixel PIX2 is input to the comparator CM.
  • charge is accumulated in the capacitors C2A and C2B so that the inverting input and non-inverting input of the comparator CM are balanced.
  • pixel signals read from pixels in different rows in the same column are AD converted in a time-division manner based on the input switching operation of a single comparator CM. This makes it possible to suppress an increase in the circuit scale of the AD conversion unit while eliminating the need for a waiting period before AD conversion for each of the pixels PIX1 and PIX2 in the same column.
  • pixel signals read from pixels in different rows in the same column are AD converted in a time-division manner based on the input switching operation of a single comparator CM.
  • pixel signals read from pixels in different rows in the same column are AD converted in a time-division manner based on the input switching operation of a single comparator, and a switch for switching the input is built into the comparator.
  • FIG. 15 is a block diagram showing an example of the configuration of an AD conversion unit for one column of a solid-state imaging device according to the fourth embodiment.
  • this solid-state imaging device has a comparator CM' instead of the comparator CM of the third embodiment described above.
  • the switches SW11A, SW11B, SW12A, and SW12B of the third embodiment described above are built into the comparator CM'.
  • the comparator CM' is provided with inverting input terminals corresponding to the switches SW11A and SW11B, and with non-inverting input terminals corresponding to the switches SW12A and SW12B.
  • the rest of the configuration of the solid-state imaging device of the fourth embodiment is the same as that of the solid-state imaging device of the third embodiment described above.
  • the comparator CM' can operate at the same timing as the comparator CM of the third embodiment described above.
  • FIG. 16 is a diagram showing an example of the configuration of a comparator for one column of a solid-state imaging device according to the fourth embodiment.
  • the comparator CM' includes a differential amplifier 201 and a rear-stage amplifier 202.
  • the rear-stage amplifier 202 is connected to the rear stage of the differential amplifier 201.
  • the rear-stage amplifier 202 may be a multi-stage amplifier.
  • the differential amplifier 201 includes P-channel field effect transistors M0A and M0B, N-channel field effect transistors M1A, M1B, M2A, and M2B, switches SW11A, SW11B, SW12A, and SW12B, and a current source 211.
  • the P-channel field effect transistor M0A can form a differential pair with each of the N-channel field effect transistors M1A and M2A.
  • the P-channel field effect transistor M0B can form a differential pair with each of the N-channel field effect transistors M1B and M2B.
  • the P-channel field effect transistors M0A and M0B can form a current mirror.
  • each P-channel field effect transistor M0A, M0B is connected to the power supply potential VDD.
  • the gate of each P-channel field effect transistor M0A, M0B is connected to the drain of the P-channel field effect transistor M0B.
  • a switch SW11A is connected between the drain of the P-channel field effect transistor M0A and the drain of the N-channel field effect transistor M1A.
  • a switch SW12A is connected between the drain of the P-channel field effect transistor M0A and the drain of the N-channel field effect transistor M2A.
  • a switch SW11B is connected between the drain of the P-channel field effect transistor M0B and the drain of the N-channel field effect transistor M1B.
  • a switch SW12B is connected between the drain of the P-channel field effect transistor M0B and the drain of the N-channel field effect transistor M2B.
  • the sources of the N-channel field effect transistors M1A, M2A, M1B, and M2B are grounded via a current source 211.
  • An auto-zero switch SW1A is connected between the drain of the P-channel field effect transistor M0A and the gate of the N-channel field effect transistor M1A.
  • An auto-zero switch SW2A is connected between the drain of the P-channel field effect transistor M0A and the gate of the N-channel field effect transistor M2A.
  • An auto-zero switch SW1B is connected between the drain of the P-channel field effect transistor M0B and the gate of the N-channel field effect transistor M1B.
  • An auto-zero switch SW2B is connected between the drain of the P-channel field effect transistor M0B and the gate of the N-channel field effect transistor M2B.
  • a capacitor C1A is connected between the vertical signal line VSL and the gate of the N-channel field effect transistor M1A.
  • a capacitor C2A is connected between the vertical signal line VSL and the gate of the N-channel field effect transistor M2A.
  • a reference signal VRF is input to the gate of the N-channel field effect transistor M1B via the capacitor C1B.
  • a reference signal VRF is input to the gate of the N-channel field effect transistor M2B via the capacitor C2B.
  • the comparator CM' may also be used for AD conversion of analog signals such as audio signals, temperature, pressure, flow speed, wind speed, and vehicle speed. Alternatively, the comparator CM' may be used to compare signals other than those used for AD conversion with a threshold value.
  • FIG. 17 is a diagram showing an example of the configuration of a comparator for one column of a solid-state imaging device according to the fifth embodiment.
  • this solid-state imaging device has a differential amplifier 301 instead of the differential amplifier 201 of the above-mentioned fourth embodiment.
  • this solid-state imaging device does not have the auto-zero switches SW1B and SW2B and the capacitors C1B and C2B of the above-mentioned fourth embodiment.
  • the rest of the configuration of the solid-state imaging device of the fifth embodiment is the same as the configuration of the solid-state imaging device of the above-mentioned fourth embodiment.
  • Differential amplifier 301 is obtained by removing N-channel field effect transistor M2B and switches SW11B and SW12B from differential amplifier 201 of the above-mentioned fourth embodiment. At this time, the drain of N-channel field effect transistor M1B is connected to the drain of P-channel field effect transistor M0B. The rest of the configuration of differential amplifier 301 of the fifth embodiment is the same as the configuration of differential amplifier 201 of the above-mentioned fourth embodiment.
  • the switching of the auto-zero switches SW1A, SW2A and the switches SW11A, SW12A is the same as that of the differential amplifier 201 in the fourth embodiment described above.
  • the auto-zero operation is performed on the input side of the pixel signal via the vertical signal line VSL, and the auto-zero operation is omitted on the input side of the reference signal VRF.
  • the auto-zero potential depends on the potential of the reference signal VRF, and that the absolute value precision of the potential of the reference signal VRF is ensured.
  • the switches SW11A and SW11B for switching the input are built into the comparator, and the auto-zero operation on the input side of the reference signal VRF is omitted.
  • This makes it possible to eliminate the need for auto-zero switches SW1B and SW2B, switches SW11B and SW12B, and capacitors C1B and C2B on the input side of the reference signal VRF.
  • This makes it possible to suppress the effects of charge injection and feed-through caused by the input switching operation of a single comparator while suppressing an increase in the circuit scale of the AD conversion unit.
  • FIG. 18 is a diagram showing an example of the circuit configuration of a pixel of a solid-state imaging device according to the sixth embodiment.
  • this solid-state imaging device has a four-pixel shared cell CEL instead of the pixel PIX of the first embodiment described above.
  • the rest of the configuration of the solid-state imaging device of the sixth embodiment is the same as the configuration of the solid-state imaging device of the first embodiment described above.
  • the four-pixel shared cell CEL adds photodiodes PD2 to PD4, capacitors CA2 to CA4, transfer transistors 223, 224, 323, 324, 423, 424, and overflow control transistors 222 to 422 to pixel PIX1 of the first embodiment described above.
  • the connection relationships of the photodiodes PD2 to PD4, the capacitors CA2 to CA4, the transfer transistors 223, 224, 323, 324, 423, 424, and the overflow control transistors 222 to 422 are the same as the connection relationships of the photodiode PD1, capacitor CA1, transfer transistors 123, 124, and overflow control transistor 122.
  • the floating diffusion FD1, reset transistor 125, output transistor 126, and selection transistor 127 are shared by the four photodiodes PD1 to PD4 and the four capacitors CA1 to CA4.
  • a reset signal RST is applied to the gate of the reset transistor 125
  • a selection signal SEL is applied to the gate of the selection transistor 127.
  • pixels can be arranged in a 2x2 array. In this case, the four-pixel shared cell CEL can perform colorization based on the Bayer arrangement.
  • FIG. 19 shows the pixel readout order of a solid-state imaging device according to the sixth embodiment.
  • the four-pixel shared cells CEL are arranged in a matrix along the row and column directions.
  • each vertical signal line VSL1 to VSLn (n is an even number) is arranged for each column, four-pixel shared cells CEL adjacent to each other in the column direction are connected to different vertical signal lines VSL1 to VSLn.
  • every other four-pixel shared cell CEL in the same column is connected to the same vertical signal line VSL1 to VSLn.
  • four-pixel shared cells CEL1 and CEL3 are connected to the direct signal line VSL1
  • four-pixel shared cells CEL2 and CEL4 are connected to the direct signal line VSL2.
  • pixel signals can be read out alternately from each pixel of the 4-pixel shared cells CEL1 and CEL3 while at the same time reading out alternately from each pixel of the 4-pixel shared cells CEL2 and CEL4. At this time, pixel signals are read out from each pixel of the 4-pixel shared cell while straddling two 4-pixel shared cells adjacent in the column direction.
  • pixel signals are read out from each pixel of the 4-pixel shared cells CEL1 to CEL4 in the order 1 ⁇ 2 ⁇ 3 ⁇ 4 ⁇ 5 ⁇ 6 ⁇ 7 ⁇ 8, traveling back and forth in the column direction between the 4-pixel shared cells CEL1 and CEL3, and between the 4-pixel shared cells CEL2 and CEL4 in the column direction.
  • FIG. 20 is a timing chart showing the operation of the solid-state imaging device according to the sixth embodiment. Note that R indicates the reset period, PS indicates the P-phase settling period, PA indicates the P-phase AD conversion period, K indicates the transfer period from the capacitor to the floating diffusion, DS indicates the D-phase settling period, and DA indicates the D-phase AD conversion period.
  • the P-phase pixel signal and the D-phase pixel signal are sequentially read out from the first pixel of each of the 4-pixel shared cells CEL1 and CEL2, and are sequentially transmitted via each vertical signal line VSL1 and VSL2.
  • the P-phase pixel signal and the D-phase pixel signal are sequentially read out from the first pixel of each of the 4-pixel shared cells CEL3 and CEL4, and are sequentially transmitted via each of the vertical signal lines VSL1 and VSL2.
  • the reset period R, the P-phase settling period PS, and the P-phase AD conversion period PA for the first pixel of each of the 4-pixel shared cells CEL3 and CEL4 overlap with the transfer period K for the first pixel of each of the 4-pixel shared cells CEL1 and CEL2.
  • the P-phase pixel signal and the D-phase pixel signal are sequentially read out from the second pixel of each of the four-pixel shared cells CEL1, CEL2, and sequentially transmitted via each of the vertical signal lines VSL1, VSL2.
  • the reset period R, the P-phase settling period PS, and the P-phase AD conversion period PA for the second pixel of each of the four-pixel shared cells CEL1, CEL2 overlap with the transfer period K for the first pixel of each of the four-pixel shared cells CEL3, CEL4.
  • the P-phase pixel signal and the D-phase pixel signal are sequentially read out from the second pixel of each of the four-pixel shared cells CEL3 and CEL4, and are sequentially transmitted via each of the vertical signal lines VSL1 and VSL2.
  • the reset period R, the P-phase settling period PS, and the P-phase AD conversion period PA for the second pixel of each of the four-pixel shared cells CEL3 and CEL4 overlap with the transfer period K for the second pixel of each of the four-pixel shared cells CEL1 and CEL2.
  • the P-phase pixel signal and the D-phase pixel signal are sequentially read out from the third pixel of each of the four-pixel shared cells CEL1, CEL2, and sequentially transmitted via each of the vertical signal lines VSL1, VSL2.
  • the reset period R, the P-phase settling period PS, and the P-phase AD conversion period PA for the third pixel of each of the four-pixel shared cells CEL1, CEL2 overlap with the transfer period K for the second pixel of each of the four-pixel shared cells CEL3, CEL4.
  • pixel signals read from pixels in different rows in the same column are AD converted in a time-division manner. This makes it possible to suppress an increase in the size of pixels to which a charge domain is applied, while eliminating the need for a waiting period before AD conversion for pixels in different rows in the same column.
  • the reset period R, the P-phase settling period PS, and the P-phase AD conversion period PA of the 4-pixel shared cells CEL in different rows in the same column are overlapped with the transfer period K.
  • the reset period R of the 4-pixel shared cells CEL in different rows in the same column is prevented from overlapping with the transfer period K.
  • FIG. 21 is a timing chart showing the operation of the solid-state imaging device according to the seventh embodiment.
  • the configuration and readout order of the four-pixel shared cell CEL in the seventh embodiment are the same as those of the four-pixel shared cell CEL in the sixth embodiment.
  • the P-phase settling period PS and the P-phase AD conversion period PA of the four-pixel shared cells CEL in different rows in the same column overlap with the transfer period K, but the reset period R does not overlap with the transfer period K.
  • the selection signal SEL for each row it is not necessary to prepare a P-phase mode and a D-phase mode, and since the reset mode row and the transfer mode row do not exist at the same time, it can be treated as a common mode.
  • the reset period R does not overlap with the transfer period K, the time required for the reset period R is added to the time required for the transfer period K.
  • the reset period R of the four-pixel shared cells CEL in different rows in the same column is prevented from overlapping with the transfer period K. This eliminates the need to provide a P-phase mode and a D-phase mode, and also makes it possible to prevent rows in the reset mode and rows in the transfer mode from existing at the same time, simplifying the read control.
  • FIG. 22 is a timing chart showing the operation of the solid-state imaging device according to the eighth embodiment.
  • the 2-pixel shared cells CEA1 to CEA4, CEB1 to CEB4 are arranged in a matrix along the row and column directions.
  • pixels can be arranged in a 1x2 array.
  • the 2-pixel shared cells in the same column are connected to the same vertical signal lines VSL1 to VSLn, and the 2-pixel shared cells in different columns are connected to different vertical signal lines VSL1 to VSLn.
  • the 2-pixel shared cells CEA1 to CEA4 in the same column are connected to the vertical signal line VSL1
  • the 2-pixel shared cells CEB1 to CEB4 in the same column are connected to the vertical signal line VSL2.
  • pixel signals are simultaneously read out from the first pixel of the two-pixel shared cells CEA1 and CEA2 to the vertical signal lines VSL1 and VSL2, and then pixel signals are simultaneously read out from the first pixel of the two-pixel shared cells CEB1 and CEB2 to the vertical signal lines VSL1 and VSL2. Furthermore, pixel signals are simultaneously read out from the second pixel of the two-pixel shared cells CEA1 and CEA2 to the vertical signal lines VSL1 and VSL2, and then pixel signals are simultaneously read out from the second pixel of the two-pixel shared cells CEB1 and CEB2 to the vertical signal lines VSL1 and VSL2.
  • pixel signals are simultaneously read out from the first pixels of the two-pixel sharing cells CEA3 and CEA4 to the vertical signal lines VSL1 and VSL2, and then pixel signals are simultaneously read out from the first pixels of the two-pixel sharing cells CEB3 and CEB4 to the vertical signal lines VSL1 and VSL2. Furthermore, pixel signals are simultaneously read out from the second pixels of the two-pixel sharing cells CEA3 and CEA4 to the vertical signal lines VSL1 and VSL2, and then pixel signals are simultaneously read out from the second pixels of the two-pixel sharing cells CEB3 and CEB4 to the vertical signal lines VSL1 and VSL2.
  • pixel signals are read out from each pixel of the two-pixel sharing cells CEA1, CEA2, CEB1, and CEB2 in the order of 1 ⁇ 2 ⁇ 3 ⁇ 4, and then pixel signals are read out from each pixel of the two-pixel sharing cells CEA3, CEA4, CEB3, and CEB4 in the order of 5 ⁇ 6 ⁇ 7 ⁇ 8.
  • CEA1, CEA2, CEB1, and CEB2 there is no back and forth movement in the column direction between the two-pixel sharing cells CEA1, CEA2, CEB1, and CEB2.
  • the P-phase pixel signal and the D-phase pixel signal are sequentially read out from the first pixel of each of the 2-pixel sharing cells CEA1 and CEA2, and are sequentially transmitted via each vertical signal line VSL1 and VSL2.
  • the P-phase pixel signal and the D-phase pixel signal are sequentially read out from the second pixel of each of the 2-pixel shared cells CEA1, CEA2, and sequentially transmitted via each of the vertical signal lines VSL1, VSL2.
  • the P-phase settling period PS and the P-phase AD conversion period PA for the second pixel of each of the 2-pixel shared cells CEA1, CEA2 overlap with the transfer period K for the first pixel of each of the 2-pixel shared cells CEA1, CEA2.
  • the reset period R for the second pixel of each of the 2-pixel shared cells CEA1, CEA2 does not overlap with the transfer period K for the first pixel of each of the 2-pixel shared cells CEA1, CEA2.
  • the P-phase pixel signal and the D-phase pixel signal are sequentially read out from the second pixel of each of the 2-pixel sharing cells CEB1, CEB2, and sequentially transmitted via each of the vertical signal lines VSL1, VSL2.
  • the P-phase settling period PS and the P-phase AD conversion period PA for the second pixel of each of the 2-pixel sharing cells CEB1, CEB2 overlap with the transfer period K for the first pixel of each of the 2-pixel sharing cells CEB1, CEB2.
  • the reset period R for the second pixel of each of the 2-pixel sharing cells CEB1, CEB2 does not overlap with the transfer period K for the first pixel of each of the 2-pixel sharing cells CEB1, CEB2.
  • the P-phase pixel signal and the D-phase pixel signal are sequentially read out from the first pixel of each of the four-pixel shared cells CEL1, CEL2, and sequentially transmitted via each of the vertical signal lines VSL1, VSL2.
  • the reset period R of the first pixel of each of the four-pixel shared cells CEL3, CEL4 is carried out ahead of the readout period PX1.
  • the reset period R for the first pixel of each of the four-pixel shared cells CEL3, CEL4 does not overlap with the transfer period K for the first pixel of each of the four-pixel shared cells CEL1, CEL2.
  • the reset period R for the first pixel of each of the four-pixel shared cells CEL5 and CEL6 overlaps with the D-phase AD conversion period DA for the first pixel of each of the four-pixel shared cells CEL1 and CEL2, and does not overlap with the transfer period K for the first pixel of each of the four-pixel shared cells CEL3 and CEL4.
  • the P-phase pixel signal and the D-phase pixel signal are sequentially read out from the first pixel of each of the four-pixel shared cells CEL5 and CEL6, and are sequentially transmitted via the vertical signal lines VSL1 and VSL2.
  • the reset period R of the second pixel of each of the four-pixel shared cells CEL1 and CEL2 is carried out ahead of the readout period PX3.
  • the P-phase settling period PS and the P-phase AD conversion period PA for the first pixel of each of the four-pixel shared cells CEL5 and CEL6 overlap with the transfer period K for the first pixel of each of the four-pixel shared cells CEL3 and CEL4.
  • the reset period R for the second pixel of each of the four-pixel shared cells CEL3 and CEL4 overlaps with the D-phase AD conversion period DA for the second pixel of each of the four-pixel shared cells CEL1 and CEL2, and does not overlap with the transfer period K for the second pixel of each of the four-pixel shared cells CEL1 and CEL2.
  • the P-phase pixel signal and the D-phase pixel signal are sequentially read out from the second pixel of each of the four-pixel shared cells CEL3 and CEL4, and are sequentially transmitted via each vertical signal line VSL1 and VSL2.
  • the reset period R of the 4-pixel shared cells in different rows in the same column does not overlap with the transfer period K, but overlaps with the D-phase AD conversion period DA. This allows the reset period R to be brought forward during the D-phase AD conversion period DA of the 4-pixel shared cells in different rows in the same column, thereby speeding up readout from the 4-pixel shared cells.
  • FIG. 24 is a timing chart showing the operation of the solid-state imaging device according to the tenth embodiment.
  • pixel signals are simultaneously read out from the first pixels of two-pixel shared cells CEA1 and CEA2 to vertical signal lines VSL1 and VSL2, and then pixel signals are simultaneously read out from the first pixels of two-pixel shared cells CEA3 and CEA4 to vertical signal lines VSL1 and VSL2. Furthermore, pixel signals are simultaneously read out from the first pixels of two-pixel shared cells CEB1 and CEB2 to vertical signal lines VSL1 and VSL2, and then pixel signals are simultaneously read out from the first pixels of two-pixel shared cells CEB3 and CEB4 to vertical signal lines VSL1 and VSL2.
  • pixel signals are simultaneously read out from the second pixels of the two-pixel sharing cells CEA1 and CEA2 to the vertical signal lines VSL1 and VSL2, and then pixel signals are simultaneously read out from the second pixels of the two-pixel sharing cells CEA3 and CEA4 to the vertical signal lines VSL1 and VSL2. Furthermore, pixel signals are simultaneously read out from the second pixels of the two-pixel sharing cells CEB1 and CEB2 to the vertical signal lines VSL1 and VSL2, and then pixel signals are simultaneously read out from the second pixels of the two-pixel sharing cells CEB3 and CEB4 to the vertical signal lines VSL1 and VSL2. At this time, pixel signals are read out from the pixels of the two-pixel sharing cells CEA1 to CEA4 and CEB1 to CEB4 in the order of 1 ⁇ 2 ⁇ 3 ⁇ 4 ⁇ 5 ⁇ 6 ⁇ 7 ⁇ 8.
  • the P-phase pixel signal and the D-phase pixel signal are sequentially read out from the first pixel of each of the 2-pixel shared cells CEA3, CEA4, and sequentially transmitted via each of the vertical signal lines VSL1, VSL2.
  • the reset period R of the first pixel of each of the 2-pixel shared cells CEB1, CEB2 is carried out ahead of the readout period PX2.
  • the P-phase settling period PS and the P-phase AD conversion period PA for the first pixel of each of the 2-pixel shared cells CEA3, CEA4 overlap with the transfer period K for the first pixel of each of the 2-pixel shared cells CEA1, CEA2.
  • the reset period R for the first pixel of each of the two-pixel shared cells CEB1 and CEB2 overlaps with the D-phase AD conversion period DA for the first pixel of each of the two-pixel shared cells CEA1 and CEA2, but does not overlap with the transfer period K for the first pixel of each of the two-pixel shared cells CEA3 and CEA4.
  • the reset period R for the first pixel of each of the two-pixel shared cells CEB3 and CEB4 overlaps with the D-phase AD conversion period DA for the first pixel of each of the two-pixel shared cells CEA3 and CEA4, but does not overlap with the transfer period K for the first pixel of each of the two-pixel shared cells CEB1 and CEB2.
  • the P-phase pixel signal and the D-phase pixel signal are sequentially read out from the first pixel of each of the 2-pixel shared cells CEB3, CEB4, and sequentially transmitted via each of the vertical signal lines VSL1, VSL2.
  • the reset period R of the second pixel of each of the 2-pixel shared cells CEA1, CEA2 is carried out ahead of the readout period PX4.
  • the P-phase settling period PS and the P-phase AD conversion period PA for the first pixel of each of the 2-pixel shared cells CEB3, CEB4 overlap with the transfer period K for the first pixel of each of the 2-pixel shared cells CEB1, CEB2.
  • the reset period R for the second pixel of each of the two-pixel shared cells CEA1 and CEA2 overlaps with the D-phase AD conversion period DA for the first pixel of each of the two-pixel shared cells CEB1 and CEB2, but does not overlap with the transfer period K for the first pixel of each of the two-pixel shared cells CEB3 and CEB4.
  • the P-phase pixel signal and the D-phase pixel signal are sequentially read out from the second pixel of each of the 2-pixel sharing cells CEA1 and CEA2, and are sequentially transmitted via each vertical signal line VSL1 and VSL2.
  • the reset period R of the 2-pixel shared cell in a different row in the same column is made not to overlap with the transfer period K, but overlaps with the D-phase AD conversion period DA.
  • the reset period R in the case of a 4-pixel shared cell, three 4-pixel shared cells adjacent in the column direction are spanned during readout, whereas in the case of a 2-pixel shared cell, it is sufficient to span two 2-pixel shared cells adjacent in the column direction during readout. This makes it possible to suppress an increase in the time lag until readout from each pixel of each 2-pixel shared cell is completed while speeding up readout from the 2-pixel shared cell.
  • FIG. 25 is a diagram showing the pixel readout order of the solid-state imaging device according to the eleventh embodiment. Note that this figure shows an example in which AD conversion is put on hold during the transfer period of the charges held in the capacitors of each of the four-pixel shared cells CEL1 to CEL4.
  • the pixel read order is set in the same way as in the sixth embodiment described above.
  • pixel signals are read out from each pixel of the four-pixel shared cells CEL1 to CEL4 while straddling two four-pixel shared cells CEL1 to CEL4 adjacent to each other in the column direction.
  • pixel signals are simultaneously read out from the first pixels of the four-pixel shared cells CEL1 and CEL2 to the vertical signal lines VSL1 and VSL2, and then pixel signals are simultaneously read out from the second pixels of the four-pixel shared cells CEL1 and CEL2 to the vertical signal lines VSL1 and VSL2. Furthermore, pixel signals are simultaneously read out from the third pixels of the four-pixel shared cells CEL1 and CEL2 to the vertical signal lines VSL1 and VSL2, and then pixel signals are simultaneously read out from the fourth pixels of the four-pixel shared cells CEL1 and CEL2 to the vertical signal lines VSL1 and VSL2.
  • pixel signals are simultaneously read out from the first pixels of the four-pixel shared cells CEL3 and CEL4 to the vertical signal lines VSL1 and VSL2, and then pixel signals are simultaneously read out from the second pixels of the four-pixel shared cells CEL3 and CEL4 to the vertical signal lines VSL1 and VSL2. Furthermore, pixel signals are simultaneously read out from the third pixels of the four-pixel shared cells CEL3 and CEL4 to the vertical signal lines VSL1 and VSL2, and then pixel signals are simultaneously read out from the fourth pixels of the four-pixel shared cells CEL3 and CEL4 to the vertical signal lines VSL1 and VSL2.
  • pixel signals are read out from the pixels of the four-pixel shared cells CEL1 and CEL2 in the order of 1 ⁇ 2 ⁇ 3 ⁇ 4, and then pixel signals are read out from the pixels of the four-pixel shared cells CEL3 and CEL4 in the order of 5 ⁇ 6 ⁇ 7 ⁇ 8.
  • FIG. 26 is a timing chart showing the operation of a solid-state imaging device according to the eleventh embodiment. Note that the figure shows an example in which AD conversion is put on hold during the transfer period of the charges held in the capacitors of each of the four-pixel shared cells CEL1 to CEL4.
  • the process of performing AD conversion overlapping with the transfer period of the charges held in the capacitors of each of the four-pixel shared cells CEL1 to CEL4 operates with the same timing as in the sixth embodiment described above, as shown in FIG. 20.
  • the P-phase pixel signal and the D-phase pixel signal are sequentially read out from the first pixel of each of the 4-pixel shared cells CEL1, CEL2, and sequentially transmitted via each of the vertical signal lines VSL1, VSL2.
  • the reset period R, P-phase settling period PS, and P-phase AD conversion period PA for the first pixel of each of the 4-pixel shared cells CEL1, CEL2 do not overlap with the transfer period K for the first pixel of each of the 4-pixel shared cells CEL1, CEL2.
  • the P-phase pixel signal and the D-phase pixel signal are sequentially read out from the second pixel of each of the 4-pixel shared cells CEL1, CEL2, and sequentially transmitted via each of the vertical signal lines VSL1, VSL2.
  • the reset period R, the P-phase settling period PS, and the P-phase AD conversion period PA for the second pixel of each of the 4-pixel shared cells CEL1, CEL2 do not overlap with the transfer period K for the second pixel of each of the 4-pixel shared cells CEL1, CEL2.
  • the P-phase pixel signal and the D-phase pixel signal are sequentially read out from the third pixel of each of the four-pixel shared cells CEL1, CEL2, and sequentially transmitted via each of the vertical signal lines VSL1, VSL2.
  • the reset period R, the P-phase settling period PS, and the P-phase AD conversion period PA for the third pixel of each of the four-pixel shared cells CEL1, CEL2 do not overlap with the transfer period K for the third pixel of each of the four-pixel shared cells CEL1, CEL2.
  • FIG. 27 is a timing chart showing an example of the operation of the AD conversion unit for one column of the solid-state imaging device according to the eleventh embodiment. Note that this figure shows an example in which AD conversion is put on hold during the transfer period of the charges held in the capacitors of each of the four-pixel shared cells CEL1 to CEL4.
  • the comparator CM' of the fourth embodiment described above is used in the process of putting AD conversion on hold during the transfer period of the charge held in the capacitor of each of the four-pixel shared cells CEL1 to CEL4. At this time, only one of the two pixel signal inputs of the comparator CM' is used. At this time, the auto-zero switches SW2A, SW2B and the switches SW12A, SW12B can be always off.
  • Comparator CM1 is in use during the period AK between the current P-phase AD conversion period PA and the D-phase AD conversion period DA.
  • FIG. 28 is a timing chart showing the operation of the CDS process of the solid-state imaging device according to the eleventh embodiment. Note that the figure shows an example in which AD conversion is put on hold during the transfer period of the charges held in the capacitors of each of the four-pixel shared cells CEL1 to CEL4.
  • a P-phase count period CT1 is provided in the P-phase AD conversion period PA of each pixel of the four-pixel shared cells CEL1, CEL2.
  • a D-phase count period CT3 is provided in the D-phase AD conversion period DA of each pixel of the four-pixel shared cells CEL1, CEL2.
  • the P-phase AD conversion result PN1 is stored in the P-phase register 161 (ST1).
  • the D-phase count period CT3 of each pixel of the four-pixel shared cells CEL1, CEL2 is completed, CDS calculation is performed, and the CDS processing result CS1 is stored in the output register 164 (ST3).
  • a readout period RD of each CDS processing result CS1 is set during the storage timing ST3 of each CDS processing result CS1.
  • the solid-state imaging device includes semiconductor chips 921 and 922.
  • Semiconductor chip 922 is stacked on semiconductor chip 921.
  • a pixel array section 923 is formed in the semiconductor chip 922.
  • pixels 931 are arranged in a matrix in the row and column directions.
  • the pixels 931 may be pixels PIX1 and PIX2 as shown in FIG. 3, a four-pixel shared cell CEL as shown in FIG. 18, or a two-pixel shared cell CEL as shown in FIG. 22.
  • a pad electrode 932 and a via electrode 933 are formed around the pixel array section 923.
  • the via electrode 933 passes through the semiconductor chip 922 and can electrically connect the semiconductor chips 921 and 922 to each other.
  • a peripheral circuit 924 is formed on the semiconductor chip 921.
  • a column readout circuit 925, a column ADC 926, a communication interface 927, and an oscillator circuit 928 are formed on the peripheral circuit 924.
  • the column readout circuit 925 and the column ADC 926 may be formed to correspond to positions on both sides of the pixel array unit 923 in the column direction.
  • the column ADC 926 can be provided with an AD conversion unit according to any one of the first to eleventh embodiments described above.
  • the semiconductor chips 921 and 922 may be directly bonded. Hybrid bonding may be used for directly bonding the semiconductor chips 921 and 922. In this case, the semiconductor chips 921 and 922 may be electrically connected based on a Cu-Cu connection.
  • the material of the semiconductor substrate used for the semiconductor chips 921 and 922 may be Si, InGaAs, or InP.
  • the semiconductor chip 922 in which the pixel array section 923 is formed is stacked on the semiconductor chip 921 in which the peripheral circuit 924 is formed. This makes it possible to increase the sensitivity of the solid-state imaging device while suppressing an increase in the mounting area of the semiconductor chip in which the solid-state imaging device is formed.
  • FIG. 30 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile object control system to which the technology disclosed herein can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside vehicle information detection unit 12030, an inside vehicle information detection unit 12040, and an integrated control unit 12050.
  • Also shown as functional components of the integrated control unit 12050 are a microcomputer 12051, an audio/video output unit 12052, and an in-vehicle network I/F (interface) 12053.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 functions as a control device for a drive force generating device for generating the drive force of the vehicle, such as an internal combustion engine or a drive motor, a drive force transmission mechanism for transmitting the drive force to the wheels, a steering mechanism for adjusting the steering angle of the vehicle, and a braking device for generating a braking force for the vehicle.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of light received.
  • the imaging unit 12031 can output the electrical signal as an image, or as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light, or may be invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects information inside the vehicle.
  • a driver state detection unit 12041 that detects the state of the driver is connected.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 may calculate the driver's degree of fatigue or concentration based on the detection information input from the driver state detection unit 12041, or may determine whether the driver is dozing off.
  • the microcomputer 12051 can calculate control target values for the driving force generating device, steering mechanism, or braking device based on information inside and outside the vehicle acquired by the outside vehicle information detection unit 12030 or the inside vehicle information detection unit 12040, and output control commands to the drive system control unit 12010.
  • the microcomputer 12051 can perform cooperative control aimed at realizing the functions of an Advanced Driver Assistance System (ADAS), including vehicle collision avoidance or impact mitigation, following driving based on the distance between vehicles, maintaining vehicle speed, vehicle collision warning, or vehicle lane departure warning.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 can also perform cooperative control for the purpose of autonomous driving, which allows the vehicle to travel autonomously without relying on the driver's operation, by controlling the driving force generating device, steering mechanism, braking device, etc. based on information about the surroundings of the vehicle acquired by the outside vehicle information detection unit 12030 or the inside vehicle information detection unit 12040.
  • the microcomputer 12051 can also output control commands to the body system control unit 12020 based on information outside the vehicle acquired by the outside-vehicle information detection unit 12030. For example, the microcomputer 12051 can control the headlamps according to the position of a preceding vehicle or an oncoming vehicle detected by the outside-vehicle information detection unit 12030, and perform cooperative control aimed at preventing glare, such as switching from high beams to low beams.
  • the audio/image output unit 12052 transmits at least one output signal of audio and image to an output device capable of visually or audibly notifying the occupants of the vehicle or the outside of the vehicle of information.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified as output devices.
  • the display unit 12062 may include, for example, at least one of an on-board display and a head-up display.
  • FIG. 31 shows an example of the installation position of the imaging unit 12031.
  • the imaging unit 12031 includes imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided, for example, at the front nose, side mirrors, rear bumper, back door, and upper part of the windshield inside the vehicle cabin of the vehicle 12100.
  • the imaging unit 12101 provided at the front nose and the imaging unit 12105 provided at the upper part of the windshield inside the vehicle cabin mainly acquire images of the front of the vehicle 12100.
  • the imaging units 12102 and 12103 provided at the side mirrors mainly acquire images of the sides of the vehicle 12100.
  • the imaging unit 12104 provided at the rear bumper or back door mainly acquires images of the rear of the vehicle 12100.
  • the imaging unit 12105 provided at the upper part of the windshield inside the vehicle cabin is mainly used to detect leading vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, etc.
  • FIG. 31 shows an example of the imaging ranges of the imaging units 12101 to 12104.
  • Imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • imaging range 12114 indicates the imaging range of the imaging unit 12104 provided on the rear bumper or back door.
  • an overhead image of the vehicle 12100 viewed from above is obtained by superimposing the image data captured by the imaging units 12101 to 12104.
  • the microcomputer 12051 can obtain the distance to each solid object within the imaging ranges 12111 to 12114 and the change in this distance over time (relative speed with respect to the vehicle 12100) based on the distance information obtained from the imaging units 12101 to 12104, and can extract as a preceding vehicle, in particular, the closest solid object on the path of the vehicle 12100 that is traveling in approximately the same direction as the vehicle 12100 at a predetermined speed (e.g., 0 km/h or faster). Furthermore, the microcomputer 12051 can set the inter-vehicle distance that should be maintained in advance in front of the preceding vehicle, and perform automatic braking control (including follow-up stop control) and automatic acceleration control (including follow-up start control). In this way, cooperative control can be performed for the purpose of automatic driving, which runs autonomously without relying on the driver's operation.
  • automatic braking control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 classifies and extracts three-dimensional object data on three-dimensional objects, such as two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, utility poles, and other three-dimensional objects, based on the distance information obtained from the imaging units 12101 to 12104, and can use the data to automatically avoid obstacles.
  • the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see.
  • the microcomputer 12051 determines the collision risk, which indicates the risk of collision with each obstacle, and when the collision risk is equal to or exceeds a set value and there is a possibility of a collision, it can provide driving assistance for collision avoidance by outputting an alarm to the driver via the audio speaker 12061 or the display unit 12062, or by forcibly decelerating or steering to avoid a collision via the drive system control unit 12010.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian is present in the captured image of the imaging units 12101 to 12104. The recognition of such a pedestrian is performed, for example, by a procedure of extracting feature points in the captured image of the imaging units 12101 to 12104 as infrared cameras, and a procedure of performing pattern matching processing on a series of feature points that indicate the contour of an object to determine whether or not it is a pedestrian.
  • the audio/image output unit 12052 controls the display unit 12062 to superimpose a rectangular contour line for emphasis on the recognized pedestrian.
  • the audio/image output unit 12052 may also control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology disclosed herein can be applied to the imaging unit 12031 of the configuration described above.
  • the imaging device of the above-mentioned embodiment can be applied to the imaging unit 12031.
  • the present technology can also be configured as follows. (1) a pixel capable of transferring and holding photoelectrically converted electric charges; and an AD conversion unit capable of switching, in a time-division manner, AD (Analog to Digital) conversion of pixel signals read out from pixels in different rows in the same column.
  • the pixel is A photoelectric conversion unit; a capacitor for holding charges photoelectrically converted by the photoelectric conversion unit; a first transfer transistor that transfers the charge photoelectrically converted by the photoelectric conversion unit to the capacitor; a second transfer transistor that transfers the charge held in the capacitor to a floating diffusion; an output transistor that outputs the pixel signal based on the charge transferred to the floating diffusion; and a selection transistor for selecting an output of the pixel signal.
  • the AD conversion unit The imaging device described in (2) performs AD conversion of a pixel signal read out from a second pixel in a second row in a first column during an AD conversion period that overlaps with a transfer period in which charge held in a capacitor of a first pixel in a first row in a first column is transferred to a floating diffusion.
  • the imaging device according to (3) further comprising: a second comparator whose input is connected to the vertical signal line.
  • the AD conversion of the second comparator is put on hold;
  • the imaging device according to (5) wherein the AD conversion by the first comparator is put on hold during the AD conversion by the second comparator.
  • a vertical signal line for transmitting the pixel signal in a column direction; a comparator having an input connected to the vertical signal line; a first switch connected between the input of the comparator and the vertical signal line;
  • the imaging device according to (3) further comprising a second switch connected between the input of the comparator and the vertical signal line.
  • a vertical signal line for transmitting the pixel signal in a column direction; a comparator having a first input and a second input connected to the vertical signal line;
  • the comparator is A first transistor; A second transistor; a third transistor capable of forming a differential pair with each of the first transistor and the second transistor; a fourth transistor capable of forming a differential pair with each of the first transistor and the second transistor; a first switch connected in series with the first transistor; a second switch connected in series with the second transistor; a third switch connected in series with the third transistor;
  • the imaging device according to (3) further comprising: a fourth switch connected in series to the fourth transistor.
  • (10) a first capacitor connected in series to a gate of the first transistor; a second capacitor connected in series to the gate of the second transistor; a third capacitor connected in series to the gate of the third transistor; a fourth capacitor connected in series to the gate of the fourth transistor; a first auto-zero switch connected between the gate of the first transistor and the first switch; a second auto-zero switch connected between the gate of the second transistor and the second switch; a third auto-zero switch connected between the gate and drain of the third transistor;
  • the imaging device described in (9) further comprising a fourth auto-zero switch connected between the gate and drain of the fourth transistor.
  • a first P-phase register that holds a P-phase AD conversion result of a pixel signal read out from the first pixel
  • a second P-phase register that holds a P-phase AD conversion result of a pixel signal read out from the second pixel
  • a CDS processing unit that performs a first CDS (Correlated Double Sampling) process based on the
  • the imaging device according to any one of (1) to (12), wherein the pixel transfers and holds the photoelectrically converted electric charge based on a global shutter operation.
  • (14) a first transistor; A second transistor; a third transistor capable of forming a differential pair with each of the first transistor and the second transistor; a fourth transistor capable of forming a differential pair with each of the first transistor and the second transistor; a first switch connected in series with the first transistor; a second switch connected in series with the second transistor; a third switch connected in series with the third transistor; a fourth switch connected in series with the fourth transistor.
  • a first capacitor is connected in series to a gate of the first transistor; a second capacitor is connected in series to the gate of the second transistor; a third capacitor is connected in series to the gate of the third transistor; a fourth capacitor is connected in series to the gate of the fourth transistor; a first auto-zero switch connected between the gate of the first transistor and the first switch; a second auto-zero switch connected between the gate of the second transistor and the second switch; a third auto-zero switch connected between the gate and the drain of the third transistor;
  • a first pixel in a first row in a first column transfers the photoelectrically converted charge to a capacitor in the first pixel and holds the charge;
  • a second pixel in a second row in a first column transfers the photoelectrically converted charge to a capacitor in the second pixel and holds the charge;
  • an AD conversion unit performing AD conversion on a pixel signal read out from the second pixel during an AD conversion period that overlaps with a transfer period during which charge held in a capacitor of the first pixel is transferred to a floating diffusion;
  • Imaging device 101 Optical system 102 Solid-state imaging device 103 Imaging control unit 104 Image processing unit 105 Memory unit 106 Display unit 107 Operation unit 108 Bus 111 Pixel array unit 112 Vertical scanning circuit 113 Column readout circuit 114 Column signal processing unit 115 Horizontal scanning circuit 116 Control circuit PIX1, PIX2 Pixel HSL Horizontal drive line VSL Vertical signal line PD1, PD2 Photodiode FD1, FD2 Floating diffusion CA1, CA2 Capacitor 122, 222 Overflow control transistor 123, 124, 223, 224 Transfer transistor 125, 225 Reset transistor 126, 226 Output transistor 127, 227 Selection transistor 131-1 to 131-3: Comparison section 132-1 to 132-3: Counter

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Abstract

フレームレートの低下を抑制しつつ、キャパシタからフローティングディフュージョンに電荷を転送可能とする。　撮像装置は、光電変換した電荷を転送して保持可能な画素と、同一カラムで異なるロウの画素から読み出された画素信号のＡＤ（Analog to Digital）変換を時分割的に切替可能なＡＤ変換部とを備える。画素は、光電変換部と、光電変換部にて光電変換された電荷を保持するキャパシタと、光電変換部にて光電変換された電荷をキャパシタに転送する第１転送トランジスタと、キャパシタに保持された電荷をフローティングディフュージョンに転送する第２転送トランジスタと、フローティングディフュージョンに転送された電荷に基づいて画素信号を出力する出力トランジスタと、画素信号の出力を選択する選択トランジスタとを備えてもよい。

Description

撮像装置、コンパレータおよび撮像方法
　本技術は、撮像装置、コンパレータおよび撮像方法に関する。詳しくは、本技術は、光電変換した電荷を転送して画素に保持可能な撮像装置、コンパレータおよび撮像方法に関する。
　グローバルシャッタでは、光電変換部から転送された電荷を保持するキャパシタが画素に設けられる。例えば、光電変換部から転送された電荷を保持するキャパシタを含む画素と、キャパシタから電荷が転送されるフローティングディフュージョンが設けられた撮像装置が提案されている（例えば、特許文献１参照）。
特開２０２０－２１９８７号公報
　しかしながら、上述の従来技術では、キャパシタからフローティングディフュージョンへの電荷の転送期間中は、画素信号のＡＤ変換が行ごとに待機され、フレームレートの低下を招くおそれがあった。
　本技術はこのような状況に鑑みて生み出されたものであり、フレームレートの低下を抑制しつつ、キャパシタからフローティングディフュージョンに電荷を転送可能とすることを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、光電変換した電荷を転送して保持可能な画素と、同一カラムで異なるロウの画素から読み出された画素信号のＡＤ（Analog to Digital）変換を時分割的に切替可能なＡＤ変換部とを備える撮像装置である。これにより、同一カラムの第１画素および第２画素についてＡＤ変換前の待機期間を設けることなく、第１画素および第２画素のそれぞれから読み出された画素信号がＡＤ変換されるという作用をもたらす。
　また、第１の側面において、前記画素は、光電変換部と、前記光電変換部にて光電変換された電荷を保持するキャパシタと、前記光電変換部にて光電変換された電荷を前記キャパシタに転送する第１転送トランジスタと、前記キャパシタに保持された電荷をフローティングディフュージョンに転送する第２転送トランジスタと、前記フローティングディフュージョンに転送された電荷に基づいて前記画素信号を出力する出力トランジスタと、前記画素信号の出力を選択する選択トランジスタとを備えてもよい。これにより、光電変換した電荷を転送して保持可能な画素が構成されるという作用をもたらす。
　また、第１の側面において、前記ＡＤ変換部は、第１カラムで第１ロウの第１画素のキャパシタに保持された電荷がフローティングディフュージョンに転送される転送期間と重複するＡＤ変換期間に前記第１カラムで第２ロウの第２画素から読み出された画素信号のＡＤ変換を実施してもよい。これにより、第１画素での電荷の転送中に第１画素と同一カラムの第２画素から読み出された画素信号がＡＤ変換されるという作用をもたらす。
　また、第１の側面において、前記画素信号をカラム方向に伝送する垂直信号線と、前記垂直信号線に入力が接続される第１コンパレータと、前記垂直信号線に入力が接続される第２コンパレータとを備えてもよい。これにより、２つのコンパレータを用いることで、同一カラムで異なるロウの画素から読み出された画素信号が時分割的にＡＤ変換されるという作用をもたらす。
　また、第１の側面において、前記第１コンパレータのオートゼロ動作後に前記第１コンパレータにて前記第１画素から読み出された画素信号のＰ相のＡＤ変換が実施され、前記第１画素から読み出された画素信号のＰ相のＡＤ変換の実施後に前記第２コンパレータのオートゼロ動作が実施され、前記第２コンパレータのオートゼロ動作後に前記第２コンパレータにて前記第２画素から読み出された画素信号のＰ相のＡＤ変換が実施され、前記第２画素から読み出された画素信号のＰ相のＡＤ変換の実施後に前記第１コンパレータにて前記第１画素から読み出された画素信号のＤ相のＡＤ変換が実施され、前記第１画素から読み出された画素信号のＤ相のＡＤ変換の実施後に前記第２コンパレータにて前記第２画素から読み出された画素信号のＤ相のＡＤ変換が実施されてもよい。これにより、第１コンパレータのオートゼロ動作後に、第１画素から読み出された画素信号のＰ相およびＤ相のＡＤ変換が実施され、第２コンパレータのオートゼロ動作後に、第２画素から読み出された画素信号のＰ相およびＤ相のＡＤ変換が実施されるという作用をもたらす。
　また、第１の側面において、前記第１コンパレータのＡＤ変換中に前記第２コンパレータのＡＤ変換は待機され、前記第２コンパレータのＡＤ変換中に前記第１コンパレータのＡＤ変換は待機されてもよい。これにより、コンパレータの使用状態に応じてコンパレータがアクティブ化されるという作用をもたらす。
　また、第１の側面において、前記画素信号をカラム方向に伝送する垂直信号線と、前記垂直信号線に入力が接続されるコンパレータと、前記コンパレータの入力と前記垂直信号線との間に接続された第１スイッチと、前記コンパレータの入力と前記垂直信号線との間に接続された第２スイッチとを備えてもよい。これにより、単一のコンパレータの入力の切替動作に基づいて、同一カラムで異なるロウの画素から読み出された画素信号が時分割的にＡＤ変換されるという作用をもたらす。
　また、第１の側面において、前記第１スイッチがオン、前記第２スイッチがオフしているときに、前記第１画素から読み出された画素信号のＡＤ変換が実施され、前記第１スイッチがオフ、前記第２スイッチがオンしているときに、前記第２画素から読み出された画素信号のＡＤ変換が前記コンパレータにて実施されてもよい。これにより、第１画素に保持された電荷の転送中に第２画素から読み出された画素信号のＡＤ変換が実施され、第２画素に保持された電荷の転送中に第１画素から読み出された画素信号のＡＤ変換が実施されるという作用をもたらす。
　また、第１の側面において、前記画素信号をカラム方向に伝送する垂直信号線と、前記垂直信号線に第１入力および第２入力が接続されるコンパレータとを備え、前記コンパレータは、第１トランジスタと、第２トランジスタと、前記第１トランジスタおよび前記第２トランジスタのそれぞれと差動対を構成可能な第３トランジスタと、前記第１トランジスタおよび前記第２トランジスタのそれぞれと差動対を構成可能な第４トランジスタと、前記第１トランジスタに直列に接続された第１スイッチと、前記第２トランジスタに直列に接続された第２スイッチと、前記第３トランジスタに直列に接続された第３スイッチと、前記第４トランジスタに直列に接続された第４スイッチとを備えてもよい。これにより、単一のコンパレータの入力の切替動作に起因するチャージインジェクションやフィードスルーの影響を抑制しつつ、同一カラムで異なるロウの画素から読み出された画素信号が時分割的にＡＤ変換されるという作用をもたらす。
　また、第１の側面において、前記第１トランジスタのゲートに直列に接続された第１キャパシタと、前記第２トランジスタのゲートに直列に接続された第２キャパシタと、前記第３トランジスタのゲートに直列に接続された第３キャパシタと、前記第４トランジスタのゲートに直列に接続された第４キャパシタと、前記第１トランジスタのゲートと前記第１スイッチとの間に接続された第１オートゼロスイッチと、前記第２トランジスタのゲートと前記第２スイッチとの間に接続された第２オートゼロスイッチと、前記第３トランジスタのゲートとドレインとの間に接続された第３オートゼロスイッチと、前記第４トランジスタのゲートとドレインとの間に接続された第４オートゼロスイッチとを備えてもよい。これにより、単一のコンパレータの入力の切替動作に起因するチャージインジェクションやフィードスルーの影響がキャパシタに伝わるのを抑制しつつ、コンパレータのオートゼロ動作が実現されるという作用をもたらす。
　また、第１の側面において、前記第１スイッチおよび前記第３スイッチがオン、前記第２スイッチおよび前記第４スイッチがオフしているときに、前記第１オートゼロスイッチおよび前記第３オートゼロスイッチがオンしてオートゼロ動作が実施された後に前記コンパレータにて前記第１画素から読み出された画素信号のＰ相のＡＤ変換が実施され、前記第１スイッチおよび前記第３スイッチがオフ、前記第２スイッチおよび前記第４スイッチがオンしているときに、前記第２オートゼロスイッチおよび前記第４オートゼロスイッチがオンしてオートゼロ動作が実施された後に前記コンパレータにて前記第２画素から読み出された画素信号のＰ相のＡＤ変換が実施され、前記第１スイッチおよび前記第３スイッチがオン、前記第２スイッチおよび前記第４スイッチがオフしているときに、前記コンパレータにて前記第１画素から読み出された画素信号のＤ相のＡＤ変換が実施され、前記第１スイッチおよび前記第３スイッチがオフ、前記第２スイッチおよび前記第４スイッチがオンしているときに、前記コンパレータにて前記第２画素から読み出された画素信号のＤ相のＡＤ変換が実施されてもよい。これにより、オートゼロ動作後の単一のコンパレータの入力の切替動作に基づいて、同一カラムで異なるロウの画素から読み出された画素信号が時分割的にＡＤ変換されるという作用をもたらす。
　また、第１の側面において、前記第１画素から読み出された画素信号のＰ相のＡＤ変換結果を保持する第１Ｐ相レジスタと、前記第２画素から読み出された画素信号のＰ相のＡＤ変換結果を保持する第２Ｐ相レジスタと、前記第１Ｐ相レジスタに保持された前記第１画素から読み出された画素信号のＰ相のＡＤ変換結果と前記ＡＤ変換部から出力された前記第１画素から読み出された画素信号のＤ相のＡＤ変換結果とに基づいて第１ＣＤＳ（Correlated Double Sampling）処理を実施し、前記第２Ｐ相レジスタに保持された前記第２画素から読み出された画素信号のＰ相のＡＤ変換結果と前記ＡＤ変換部から出力された前記第２画素から読み出された画素信号のＤ相のＡＤ変換結果とに基づいて第２ＣＤＳ処理を実施するＣＤＳ処理部とをさらに備えてもよい。これにより、チャージドメイン型グローバルシャッタ方式において、同一カラムで異なるロウの画素から読み出された画素信号を時分割的にＡＤ変換しつつ、ＣＤＳ処理が実現されるという作用をもたらす。
　また、第１の側面において、前記画素は、グローバルシャッタ動作に基づいて、前記光電変換した電荷を転送して保持してもよい。これにより、全画素で同時に露光が開始されるという作用をもたらす。
　また、第２の側面は、第１トランジスタと、第２トランジスタと、前記第１トランジスタおよび前記第２トランジスタのそれぞれと差動対を構成可能な第３トランジスタと、前記第１トランジスタおよび前記第２トランジスタのそれぞれと差動対を構成可能な第４トランジスタと、前記第１トランジスタに直列に接続された第１スイッチと、前記第２トランジスタに直列に接続された第２スイッチと、前記第３トランジスタに直列に接続された第３スイッチと、前記第４トランジスタに直列に接続された第４スイッチとを備えるコンパレータである。これにより、単一のコンパレータの入力の切替動作に起因するチャージインジェクションやフィードスルーの影響を抑制しつつ、複数の信号が時分割的にＡＤ変換されるという作用をもたらす。
　また、第２の側面において、前記第１トランジスタのゲートに第１キャパシタが直列に接続され、前記第２トランジスタのゲートに第２キャパシタが直列に接続され、前記第３トランジスタのゲートに第３キャパシタが直列に接続され、前記第４トランジスタのゲートに第４キャパシタが直列に接続され、前記第１トランジスタのゲートと前記第１スイッチとの間に第１オートゼロスイッチが接続され、前記第２トランジスタのゲートと前記第２スイッチとの間に第２オートゼロスイッチが接続され、前記第３トランジスタのゲートとドレインとの間に第３オートゼロスイッチが接続され、前記第４トランジスタのゲートとドレインとの間に第４オートゼロスイッチが接続されてもよい。これにより、単一のコンパレータの入力の切替動作に起因するチャージインジェクションやフィードスルーの影響がキャパシタに伝わるのを抑制されるという作用をもたらす。
　また、第２の側面において、前記第１スイッチおよび前記第３スイッチがオンされる時は、前記第２スイッチおよび前記第４スイッチはオフされ、前記第１スイッチおよび前記第３スイッチがオフされる時は、前記第２スイッチおよび前記第４スイッチはオンされてもよい。これにより、単一のコンパレータの入力の切替動作に基づいて、複数の信号が時分割的にＡＤ変換されるという作用をもたらす。
　また、第２の側面において、前記第１スイッチおよび前記第３スイッチがオンされている時に、前記第１オートゼロスイッチおよび前記第３オートゼロスイッチがオンされ、前記第２スイッチおよび前記第４スイッチがオンされている時に、前記第２オートゼロスイッチおよび前記第４オートゼロスイッチがオンされてもよい。これにより、オートゼロ動作後の単一のコンパレータの入力の切替動作に基づいて、複数の信号が時分割的にＡＤ変換されるという作用をもたらす。
　また、第２の側面において、前記第１トランジスタのゲートおよび前記第２トランジスタのゲートは、同一の信号線に接続され、前記第３トランジスタのゲートおよび前記第４トランジスタのゲートは、同一の参照信号が入力されてもよい。これにより、同一カラムで異なるロウの画素から読み出された画素信号が時分割的にシングルスロープＡＤ変換されるという作用をもたらす。
　また、第３の側面は、第１カラムで第１ロウの第１画素は、光電変換した電荷を前記第１画素内のキャパシタに転送して保持し、第１カラムで第２ロウの第２画素は、光電変換した電荷を前記第２画素内のキャパシタに転送して保持し、ＡＤ変換部は、前記第１画素のキャパシタに保持された電荷がフローティングディフュージョンに転送される転送期間と重複するＡＤ変換期間に前記第２画素から読み出された画素信号のＡＤ変換を実施する撮像方法である。これにより、第１画素での電荷の転送中に第１画素と同一カラムの第２画素から読み出された画素信号がＡＤ変換されるという作用をもたらす。
第１の実施の形態に係る撮像装置の構成例を示すブロック図である。 第１の実施の形態に係る固体撮像装置の構成例を示すブロック図である。 第１の実施の形態に係る固体撮像装置の画素の回路構成例を示す図である。 第１の実施の形態に係る固体撮像装置のＡＤ変換部の概略構成例を示すブロック図である。 第１の実施の形態に係る固体撮像装置の動作時の画素の各部の波形を示すタイミングチャートである。 第１の実施の形態に係る固体撮像装置のＡＤ変換時の垂直信号線および画素の各部の波形を示すタイミングチャートである。 第１の実施の形態に係る固体撮像装置の１カラム分のＡＤ変換部の構成例を示すブロック図である。 第１の実施の形態に係る固体撮像装置の１カラム分のＡＤ変換部の動作例を示すタイミングチャートである。 第１の実施の形態に係る固体撮像装置のカラム信号処理部の構成例を示すブロック図である。 第１の実施の形態に係る固体撮像装置のＣＤＳ処理の動作を示すタイミングチャートである。 第２の実施の形態に係る固体撮像装置の１カラム分のＡＤ変換部の構成例を示すブロック図である。 第２の実施の形態に係る固体撮像装置の１カラム分のＡＤ変換部の動作例を示すタイミングチャートである。 第３の実施の形態に係る固体撮像装置の１カラム分のＡＤ変換部の構成例を示すブロック図である。 第３の実施の形態に係る固体撮像装置の１カラム分のＡＤ変換部の動作例を示すタイミングチャートである。 第４の実施の形態に係る固体撮像装置の１カラム分のＡＤ変換部の構成例を示すブロック図である。 第４の実施の形態に係る固体撮像装置の１カラム分のコンパレータの構成例を示す図である。 第５の実施の形態に係る固体撮像装置の１カラム分のコンパレータの構成例を示す図である。 第６の実施の形態に係る固体撮像装置の画素の回路構成例を示す図である。 第６の実施の形態に係る固体撮像装置の画素の読出し順を示す図である。 第６の実施の形態に係る固体撮像装置の動作を示すタイミングチャートである。 第７の実施の形態に係る固体撮像装置の動作を示すタイミングチャートである。 第８の実施の形態に係る固体撮像装置の動作を示すタイミングチャートである。 第９の実施の形態に係る固体撮像装置の動作を示すタイミングチャートである。 第１０の実施の形態に係る固体撮像装置の動作を示すタイミングチャートである。 第１１の実施の形態に係る固体撮像装置の画素の読出し順を示す図である。 第１１の実施の形態に係る固体撮像装置の動作を示すタイミングチャートである。 第１１の実施の形態に係る固体撮像装置の１カラム分のＡＤ変換部の動作例を示すタイミングチャートである。 第１１の実施の形態に係る固体撮像装置のＣＤＳ処理の動作を示すタイミングチャートである。 第１２の実施の形態に係る画素アレイ部の積層例を示す斜視図である。 車両制御システムの概略的な構成例を示すブロック図である。 撮像部の設置位置の一例を示す説明図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（同一カラムで異なるロウの画素から読み出された画素信号を２つのコンパレータの切替動作に基づいて時分割的にＡＤ変換する例）
　２．第２の実施の形態（同一カラムで異なるロウの画素から読み出された画素信号を２つのコンパレータの切替動作に基づいて時分割的にＡＤ変換し、未使用のコンパレータを待機させる例）
　３．第３の実施の形態（同一カラムで異なるロウの画素から読み出された画素信号を単一のコンパレータの入力の切替動作に基づいて時分割的にＡＤ変換する例）
　４．第４の実施の形態（同一カラムで異なるロウの画素から読み出された画素信号を単一のコンパレータの入力の切替動作に基づいて時分割的にＡＤ変換し、入力を切り替えるスイッチをコンパレータに内蔵した例）
　５．第５の実施の形態（同一カラムで異なるロウの画素から読み出された画素信号を単一のコンパレータの入力の切替動作に基づいて時分割的にＡＤ変換し、入力を切り替えるスイッチをコンパレータに内蔵するとともに、参照信号の入力側のオートゼロ動作を省略した例）
　６．第６の実施の形態（４画素共有セルの各画素にチャージドメインを適用した例）
　７．第７の実施の形態（チャージドメインが適用された４画素共有セルのリセット期間をキャパシタに保持された電荷の転送期間と異ならせた例）
　８．第８の実施の形態（チャージドメインが適用された２画素共有セルのリセット期間をキャパシタに保持された電荷の転送期間と異ならせた例）
　９．第９の実施の形態（チャージドメインが適用された４画素共有セルのリセット期間をキャパシタに保持された電荷の転送期間と異ならせ、Ｄ相ＡＤ変換期間と重複させた例）
　１０．第１０の実施の形態（チャージドメインが適用された２画素共有セルのリセット期間をキャパシタに保持された電荷の転送期間と異ならせ、Ｄ相ＡＤ変換期間と重複させた例）
　１１．第１１の実施の形態（チャージドメインでキャパシタに保持された電荷の転送期間にＡＤ変換を待機させる処理と、チャージドメインでキャパシタに保持された電荷の転送期間に重複してＡＤ変換を実行する処理を切替可能とした例）
　１２．第１２の実施の形態（固体撮像装置が形成される半導体チップを積層化した例）
　１３．移動体への応用例
　＜１．第１の実施の形態＞
　図１は、第１の実施の形態に係る撮像装置の構成例を示すブロック図である。
　同図において、撮像装置１００は、光学系１０１、固体撮像装置１０２、撮像制御部１０３、画像処理部１０４、記憶部１０５、表示部１０６および操作部１０７を備える。撮像制御部１０３、画像処理部１０４、記憶部１０５、表示部１０６および操作部１０７は、バス１０８を介して互いに接続されている。なお、撮像装置１００は、単体としても用いられてもよいし、スマートフォンなどの携帯端末に組み込まれてもよいし、認証装置や監視装置に組み込まれてもよいし、車両やドローンに組み込まれてもよい。
　光学系１０１は、被写体からの光を固体撮像装置１０２に入射させ、光学像を固体撮像装置１０２の受光面に結像させる。光学系１０１は、例えば、フォーカスレンズ、ズームレンズおよび絞りなどを備えることができる。光学系１０１は、広角レンズ、標準レンズおよび望遠レンズなどの複数のレンズを備えてもよい。
　固体撮像装置１０２は、受光面に結像された光学像を画素ごとに電気信号に変換し、その電気信号をデジタル化して出力する。このとき、固体撮像装置１０２は、チャージドメイン型グローバルシャッタ方式に基づいて動作することができる。固体撮像装置１０２は、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである。ＣＭＯＳイメージセンサは、裏面照射型イメージセンサでもよいし、表面照射型イメージセンサでもよい。また、固体撮像装置１０２で受光される光は、可視光であってもよいし、近赤外光（ＮＩＲ：Near InfraRed）、短波赤外光（ＳＷＩＲ：Short Wavelength InfraRed）、紫外光またはＸ線などでもよい。
　撮像制御部１０３は、操作部１０７からの指令に基づいて固体撮像装置１０２による撮像を制御する。このとき、撮像制御部１０３は、固体撮像装置１０２の露光時間、露光量および撮像タイミングなどを制御することができる。
　画像処理部１０４は、固体撮像装置１０２からの出力に基づいて画像処理を実施する。画像処理は、例えば、ガンマ補正、ホワイトバランス処理、シャープネス処理、階調変換処理である。画像処理部１０４は、ソフトウェアに基づいて処理を実行するプロセッサを備えてもよい。
　記憶部１０５は、固体撮像装置１０２で撮像された撮像画像を記憶したり、固体撮像装置１０２の撮像パラメータなどを記憶したりする。また、記憶部１０５は、ソフトウェアに基づいて撮像装置１００を動作させるプログラムを記憶することができる。記憶部１０５は、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）およびメモリカードを含んでもよい。
　表示部１０６は、撮像画像を表示したり、撮像操作をサポートする各種情報を表示したりする。表示部１０６は、液晶ディスプレイでもよいし、有機ＥＬ（Electro Luminescence）ディスプレイでもよい。
　操作部１０７は、撮像装置１００を操作するユーザインターフェースを提供する。操作部１０７は、例えば、撮像装置１００に設けられたボタン、ダイヤルおよびスイッチを含んでもよい。操作部１０７は、表示部１０６とともにタッチパネルで構成してもよい。
　なお、撮像装置１００の形態によっては、上述の機能の一部がなくてよいし、逆に開示していない機能をさらに有してもよい。
　図２は、第１の実施の形態に係る固体撮像装置の構成例を示すブロック図である。
　同図において、固体撮像装置１０２は、画素アレイ部１１１、垂直走査回路１１２、カラム読出し回路１１３、カラム信号処理部１１４、水平走査回路１１５および制御回路１１６を備える。
　画素アレイ部１１１は、複数の画素ＰＩＸを備える。画素ＰＩＸは、ロウ方向（水平方向とも言う）およびカラム方向（垂直方向とも言う）に沿ってマトリックス状に配列される。各画素ＰＩＸは、グローバルシャッタ動作に基づいて、光電変換した電荷を転送して保持することができる。各画素ＰＩＸは、信号の読出し時にカラム読出し回路１１３との間でカラムごとにソースフォロワを構成することができる。各画素ＰＩＸは、ロウごとに水平駆動線ＨＳＬに接続され、カラムごとに垂直信号線ＶＳＬに接続される。水平駆動線ＨＳＬは、各画素ＰＩＸからの信号の読出し時に各画素ＰＩＸをロウごとに駆動する。垂直信号線ＶＳＬは、画素ＰＩＸからの信号読出し時に流れる電流に基づく電位をカラムごとにカラム信号処理部１１４に伝送する。
　垂直走査回路１１２は、読出し対象となる画素ＰＩＸをカラム方向に走査する。垂直走査回路１１２は、垂直レジスタを用いて構成してもよい。
　カラム読出し回路１１３は、各画素ＰＩＸからの信号の読出し時に、垂直信号線ＶＳＬを介して各画素ＰＩＸとの間でカラムごとにソースフォロワを構成することができる。このとき、カラム読出し回路１１３は、画素ＰＩＸに保持された電荷に基づいて垂直信号線ＶＳＬの電位を変化させることができる。
　カラム信号処理部１１４は、各画素ＰＩＸからカラム方向に伝送された信号を処理する。例えば、カラム信号処理部１１４は、各画素ＰＩＸからカラム方向に伝送された信号に基づいて、相関二重サンプリング（ＣＤＳ：Correlated Double Sampling）処理を実施することができる。また、カラム信号処理部１１４は、各画素ＰＩＸからカラム方向に伝送された信号に基づいて、ＡＤ（Analog to Digital）変換処理を実施し、撮像信号Ｇｏｕｔを出力することができる。
　カラム信号処理部１１４は、カラムＡＤＣ部１１４Ａを備える。カラムＡＤＣ部１１４Ａは、ＡＤ変換処理をカラムごとに並列に実施することができる。このとき、カラムＡＤＣ部１１４Ａは、画素ＰＩＸから読出された画素信号と参照信号との比較結果に基づいてカラムごとにＡＤ変換することができる。ここで、カラムＡＤＣ部１１４Ａは、同一カラムで異なるロウの画素から読み出された画素信号のＡＤ変換を時分割的に切替可能である。なお、カラムＡＤＣ部１１４Ａは、特許請求の範囲に記載のＡＤ変換部の一例である。
　水平走査回路１１５は、読出し対象となる画素ＰＩＸをロウ方向に走査する。水平走査回路１１５は、水平レジスタを用いて構成してもよい。
　制御回路１１６は、垂直走査回路１１２、カラム読出し回路１１３、カラム信号処理部１１４および水平走査回路１１５を制御する。例えば、制御回路１１６は、カラム方向の走査タイミング、ロウ方向の走査タイミング、カラム読出し回路１１３の動作タイミングおよびカラム信号処理部１１４の処理タイミングを制御することができる。
　図３は、第１の実施の形態に係る固体撮像装置の画素の回路構成例を示す図である。なお、同図では、カラムが同一でロウが互いに異なる２画素分の構成を示した。
　同図において、各画素ＰＩＸ１、ＰＩＸ２は、フォトダイオードＰＤ１、ＰＤ２、フローティングディフュージョンＦＤ１、ＦＤ２、キャパシタＣＡ１、ＣＡ２およびオーバーフロー制御トランジスタ１２２、２２２を備える。さらに、各画素ＰＩＸ１、ＰＩＸ２は、転送トランジスタ１２３、１２４、２２３、２２４、リセットトランジスタ１２５、２２５、出力トランジスタ１２６、２２６および選択トランジスタ１２７、２２７を備える。
　オーバーフロー制御トランジスタ１２２、２２２、転送トランジスタ１２３、１２４、２２３、２２４、リセットトランジスタ１２５、２２５、出力トランジスタ１２６、２２６および選択トランジスタ１２７、２２７は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタでもよい。キャパシタＣＡ１、ＣＡ２は、ＭＩＭ（Metal Insulation Metal）容量でもよいし、半導体基板に形成された接合容量でもよい。
　各フォトダイオードＰＤ１、ＰＤ２は、光電変換を実施し、光電変換した電荷を蓄積する。なお、各フォトダイオードＰＤ１、ＰＤ２は、特許請求の範囲に記載の光電変換部の一例である。各キャパシタＣＡ１、ＣＡ２は、各フォトダイオードＰＤ１、ＰＤ２から転送された電荷を保持する。各フォトダイオードＰＤ１、ＰＤ２から各キャパシタＣＡ１、ＣＡ２への電荷の転送は、全画素で一斉に実施してもよい。各オーバーフロー制御トランジスタ１２２、２２２は、各フォトダイオードＰＤ１、ＰＤ２からの電荷のオーバーフローを制御する。
　各転送トランジスタ１２３、２２３は、各フォトダイオードＰＤ１、ＰＤ２に蓄積された電荷を各キャパシタＣＡ１、ＣＡ２に転送する。各転送トランジスタ１２４、２２４は、各キャパシタＣＡ１、ＣＡ２に保持された電荷を各フローティングディフュージョンＦＤ１、ＦＤ２に転送する。各リセットトランジスタ１２５、２２５は、各フローティングディフュージョンＦＤ１、ＦＤ２をリセットする。各出力トランジスタ１２６、２２６は、各フローティングディフュージョンＦＤ１、ＦＤ２の電位に応じた信号を出力する。各選択トランジスタ１２７、２２７は、各出力トランジスタ１２６、２２６の出力を選択する。
　画素ＰＩＸ１において、出力トランジスタ１２６と選択トランジスタ１２７は、直列に接続されている。フォトダイオードＰＤ１のカソードは、オーバーフロー制御トランジスタ１２２を介してオーバーフロー電位ＯＦＤに接続されている。また、フォトダイオードＰＤ１のカソードは、転送トランジスタ１２３を介してキャパシタＣＡ１に接続されている。また、キャパシタＣＡ１は、転送トランジスタ１２４を介してフローティングディフュージョンＦＤ１に接続されている。また、フローティングディフュージョンＦＤ１は、リセットトランジスタ１２５を介してリセット電圧ＶＲＳに接続されている。出力トランジスタ１２６と選択トランジスタ１２７の直列回路は、電源電圧ＶＤＤと垂直信号線ＶＳＬとの間に接続されている。出力トランジスタ１２６のゲートは、フローティングディフュージョンＦＤ１に接続されている。
　画素ＰＩＸ２において、出力トランジスタ２２６と選択トランジスタ２２７は、直列に接続されている。フォトダイオードＰＤ２のカソードは、オーバーフロー制御トランジスタ２２２を介してオーバーフロー電位ＯＦＤに接続されている。また、フォトダイオードＰＤ２のカソードは、転送トランジスタ２２３を介してキャパシタＣＡ２に接続されている。また、キャパシタＣＡ２は、転送トランジスタ２２４を介してローティングディフュージョンＦＤ２に接続されている。また、フローティングディフュージョンＦＤ２は、リセットトランジスタ２２５を介してリセット電圧ＶＲＳに接続されている。出力トランジスタ２２６と選択トランジスタ２２７の直列回路は、電源電圧ＶＤＤと垂直信号線ＶＳＬとの間に接続されている。出力トランジスタ２２６のゲートは、フローティングディフュージョンＦＤ２に接続されている。
　各オーバーフロー制御トランジスタ１２２、２２２のゲートには、オーバーフロー制御信号ＯＦＧ１、ＯＦＧ２が印加される。各転送トランジスタ１２３、２２３のゲートには、転送信号ＴＲＸ１、ＴＲＸ２が印加される。各転送トランジスタ１２４、２２４のゲートには、転送信号ＴＲＧ１、ＴＲＧ２が印加される。各リセットトランジスタ１２５、２２５のゲートには、リセット信号ＲＳＴ１、ＲＳＴ２が印加される。各選択トランジスタ１２７、２２７のゲートには、選択信号ＳＥＬ１、ＳＥＬ２が印加される。オーバーフロー制御信号ＯＦＧ１、ＯＦＧ２、転送信号ＴＲＸ１、ＴＲＸ２、ＴＲＧ１、ＴＲＧ２、リセット信号ＲＳＴ１、ＲＳＴ２および選択信号ＳＥＬ１、ＳＥＬ２は、図２の水平駆動線ＨＳＬを介して各画素ＰＩＸ１、ＰＩＸ２に伝送することができる。
　図４は、第１の実施の形態に係る固体撮像装置のＡＤ変換部の概略構成例を示すブロック図である。
　同図において、図２のカラムＡＤＣ部１１４Ａは、比較部１３１－１から１３１－３およびカウンタ１３２－１から１３２－３をカラムごとに備える。垂直信号線ＶＳＬ１からＶＳＬ３は、カラムごとに設けられる。各比較部１３１－１から１３１－３は、各垂直信号線ＶＳＬ１からＶＳＬ３を介して伝送された画素信号を参照信号ＶＲＦと比較し、各比較結果ＶＯ１からＶＯ３をカウンタ１３２－１から１３２－３に出力する。参照信号ＶＲＦは、ランプ信号を含んでもよい。ここで、各比較部１３１－１から１３１－３は、同一カラムで異なるロウの画素から読み出された画素信号のＡＤ変換を時分割的に切替可能である。このとき、各比較部１３１－１から１３１－３は、同一カラムで異なるロウの画素から読み出された画素信号を時分割的に切り替えて入力する単一または複数のコンパレータをカラムごとに備えてもよい。
　また、各比較部１３１－１から１３１－３には、オートゼロ信号ＡＺが入力される。オートゼロ信号ＡＺは、オートゼロ期間にオートゼロ動作をアクティブ化する。オートゼロ動作では、各比較部１３１－１から１３１－３の非反転入力および反転入力をバランスさせる電荷をＤＣカットコンデンサに蓄積することができる。
　各カウンタ１３２－１から１３２－３には、クロック信号ＣＫＬが入力される。このとき、各カウンタ１３２－１から１３２－３は、各比較部１３１－１から１３１－３から出力される各比較結果ＶＯ１からＶＯ３の出力タイミングに基づいてカウント動作を実施する。そして、各カウンタ１３２－１から１３２－３は、そのカウント動作に基づくカウント値ＣＮ１からＣＮ３に基づいて、各垂直信号線ＶＳＬ１からＶＳＬ３を介して伝送された画素信号をデジタル化する。
　図５は、第１の実施の形態に係る固体撮像装置の動作時の画素の各部の波形を示すタイミングチャートである。なお、同図では、図３の画素ＰＩＸ１の動作を例にとる。また、同図におけるａは、フォトダイオードＰＤ１からキャパシタＣＡ１への電荷の伝送時の波形を示す。同図におけるｂは、画素ＰＩＸ１のシャッタ時の波形を示す。同図におけるｃは、画素ＰＩＸ１からの画素信号の読出し時の波形を示す。
　同図におけるａにおいて、フォトダイオードＰＤ１からキャパシタＣＡ１への電荷の伝送時には、選択信号ＳＥＬ１はロウレベルに設定され、選択トランジスタ１２７はオフされる。そして、転送信号ＴＲＧ１およびリセット信号ＲＳＴ１が立ち上がり（ｔ１）、転送トランジスタ１２４およびリセットトランジスタ１２５がオンされることにより、キャパシタＣＡ１およびフローティングディフュージョンＦＤ１がリセットされる。
　次に、転送信号ＴＲＧ１およびリセット信号ＲＳＴ１が順次立ち下がった後、転送信号ＴＲＸ１が立ち上がる（ｔ２）。このとき、転送トランジスタ１２４およびリセットトランジスタ１２５がオフした状態で転送トランジスタ１２３がオンすることにより、フォトダイオードＰＤ１に蓄積されていた電荷がキャパシタＣＡ１に転送される。そして、転送信号ＴＲＸ１が立ち下がった後、オーバーフロー制御信号ＯＦＧ１が立ち上がる（ｔ３）。
　同図におけるｂにおいて、シャッタ時には、転送信号ＴＲＸ１、ＴＲＧ１、リセット信号ＲＳＴ１および選択信号ＳＥＬ１はロウレベルに設定される。そして、オーバーフロー制御信号ＯＦＧ１が立ち下がり（ｔ４）、オーバーフロー制御トランジスタ１２２がオフする。このシャッタ動作は、画素ＰＩＸ１を含む全画素について同時に実施することができ、全画素で同時に露光を開始することができる。
　同図におけるｃにおいて、画素信号の読出しでは、オーバーフロー制御信号ＯＦＧ１はハイレベル、転送信号ＴＲＸ１はロウレベルに設定され、オーバーフロー制御トランジスタ１２２はオン、選択トランジスタ１２７はオフされる。そして、リセット信号ＲＳＴ１および選択信号ＳＥＬ１が立ち上がり（ｔ５）、リセットトランジスタ１２５および選択トランジスタ１２７がオンされる。このとき、フローティングディフュージョンＦＤ１はリセットされ、フローティングディフュージョンＦＤ１のＰ相レベルが垂直信号線ＶＳＬを介して伝送される。
　次に、リセット信号ＲＳＴ１が立ち下がり、リセットトランジスタ１２５がオフされた状態で転送信号ＴＲＧ１が立ち上がり、転送トランジスタ１２４がオンされる（ｔ６）。このとき、キャパシタＣＡ１に保持されていた電荷がフローティングディフュージョンＦＤ１に転送され、フローティングディフュージョンＦＤ１のＤ相レベルが垂直信号線ＶＳＬを介して伝送される。
　図６は、第１の実施の形態に係る固体撮像装置のＡＤ変換時の垂直信号線および画素の各部の波形を示すタイミングチャートである。なお、同図では、図３の各画素ＰＩＸ１、ＰＩＸ２の各部の波形およびＡＤ変換時の垂直信号線ＶＳＬの波形を示した。
　同図において、この固体撮像装置では、画素ＰＩＸ１のキャパシタＣＡ１からフローティングディフュージョンＦＤ１への電荷の転送期間Ｋ１に重複するように、画素ＰＩＸ２のＰ相セトリング期間ＰＳ２およびＰ相ＡＤ変換期間ＰＡ２が設定される。また、画素ＰＩＸ２のキャパシタＣＡ２からフローティングディフュージョンＦＤ２への電荷の転送期間Ｋ２に重複するように、画素ＰＩＸ１のＰ相セトリング期間ＰＳ１およびＰ相ＡＤ変換期間ＰＡ１が設定される。
　具体的には、転送信号ＴＲＸ１、ＴＲＸ２は常にロウレベルに設定される。そして、選択信号ＳＥＬ１が立ち上がった後、リセット信号ＲＳＴ１が立ち上がり（ｔ１１）、フローティングディフュージョンＦＤ１のＰ相レベルに応じて垂直信号線ＶＳＬの電位が設定される。そして、リセット信号ＲＳＴ１が立ち下がり、画素ＰＩＸ１のＰ相セトリングが実施された後（ＰＳ１）、Ｐ相ＡＤ変換が実施される（ＰＡ１）。
　次に、選択信号ＳＥＬ１が立ち下がるとともに、選択信号ＳＥＬ２が立ち上がる（ｔ１２）。
　次に、リセット信号ＲＳＴ２が立ち上がり（ｔ１３）、フローティングディフュージョンＦＤ２のＰ相レベルに応じて垂直信号線ＶＳＬの電位が設定される。そして、リセット信号ＲＳＴ２が立ち下がり、画素ＰＩＸ２のＰ相セトリングが実施された後（ＰＳ２）、Ｐ相ＡＤ変換が実施される（ＰＡ２）。
　また、リセット信号ＲＳＴ２の立ち下がりタイミングで転送信号ＴＲＧ１が立ち上がり、フォトダイオードＰＤ１に蓄積されていた電荷がキャパシタＣＡ１に転送された後、転送信号ＴＲＧ１が立ち下がる。
　次に、選択信号ＳＥＬ１が立ち上がるとともに、選択信号ＳＥＬ２が立ち下がり（ｔ１４）、フローティングディフュージョンＦＤ１のＤ相レベルに応じて垂直信号線ＶＳＬの電位が設定される。そして、画素ＰＩＸ１のＤ相セトリングが実施された後（ＤＳ１）、Ｄ相ＡＤ変換が実施される（ＤＡ１）。
　次に、リセット信号ＲＳＴ１が立ち上がり（ｔ１５）、フローティングディフュージョンＦＤ１のＰ相レベルに応じて垂直信号線ＶＳＬの電位が設定される。そして、リセット信号ＲＳＴ１が立ち下がり、画素ＰＩＸ１のＰ相セトリングが実施された後（ＰＳ１）、Ｐ相ＡＤ変換が実施される（ＰＡ１）。
　また、リセット信号ＲＳＴ１の立ち下がりタイミングで転送信号ＴＲＧ２が立ち上がり、フォトダイオードＰＤ２に蓄積されていた電荷がキャパシタＣＡ２に転送された後、転送信号ＴＲＧ２が立ち下がる。
　次に、選択信号ＳＥＬ１が立ち下がるとともに、選択信号ＳＥＬ２が立ち上がり（ｔ１６）、フローティングディフュージョンＦＤ２のＤ相レベルに応じて垂直信号線ＶＳＬの電位が設定される。そして、画素ＰＩＸ２のＤ相セトリングが実施された後（ＤＳ２）、Ｄ相ＡＤ変換が実施される（ＤＡ２）。
　図７は、第１の実施の形態に係る固体撮像装置の１カラム分のＡＤ変換部の構成例を示すブロック図である。
　同図において、カラムＡＤＣ部１１４Ａは、コンパレータＣＭ１、ＣＭ２、セレクタＳＥＣおよびカウンタＣＮＴを備える。各コンパレータＣＭ１、ＣＭ２の反転入力端子は、キャパシタＣ１Ａ、Ｃ２Ａをそれぞれ介して垂直信号線ＶＳＬに接続される。各コンパレータＣＭ１、ＣＭ２の非反転入力端子には、キャパシタＣ１Ｂ、Ｃ２Ｂをそれぞれ介して参照信号ＶＲＦが入力される。コンパレータＣＭ１の反転入力側の差動トランジスタのゲートとドレインとの間には、オートゼロスイッチＳＷ１Ａが接続される。コンパレータＣＭ１の非反転入力側の差動トランジスタのゲートとドレインとの間には、オートゼロスイッチＳＷ１Ｂが接続される。コンパレータＣＭ２の反転入力側の差動トランジスタのゲートとドレインとの間には、オートゼロスイッチＳＷ２Ａが接続される。コンパレータＣＭ２の非反転入力側の差動トランジスタのゲートとドレインとの間には、オートゼロスイッチＳＷ２Ｂが接続される。各コンパレータＣＭ１、ＣＭ２の出力は、カウンタＣＮＴに入力される。垂直信号線ＶＳＬは、電流源１５１を介して接地される。
　セレクタＳＥＣは、各コンパレータＣＭ１、ＣＭ２の出力を切り替えてカウンタＣＮＴに入力する。カウンタＣＮＴは、各コンパレータＣＭ１、ＣＭ２から出力される各比較結果の出力タイミングに基づいてカウント動作を実施する。このとき、カウンタＣＮＴは、そのカウント動作に基づくカウント値ＣＮに基づいて、垂直信号線ＶＳＬを介して伝送された画素信号をデジタル化する。
　図８は、第１の実施の形態に係る固体撮像装置の１カラム分のＡＤ変換部の動作例を示すタイミングチャートである。
　同図において、セレクタＳＥＣは、各画素ＰＩＸ１、ＰＩＸ２の読出しタイミングに従って各コンパレータＣＭ１、ＣＭ２の出力を切り替える。ここで、コンパレータＣＭ１の選択中にオートゼロスイッチＳＷ１Ａ、ＳＷ１Ｂがオンすることにより、コンパレータＣＭ１のオートゼロ期間ＡＺ１が設定される。このとき、Ｐ相セトリング期間ＰＳ１は、オートゼロ期間ＡＺ１中に設定される。コンパレータＣＭ２の選択中にオートゼロスイッチＳＷ２Ａ、ＳＷ２Ｂがオンすることにより、コンパレータＣＭ２のオートゼロ期間ＡＺ２が設定される。このとき、Ｐ相セトリング期間ＰＳ２は、オートゼロ期間ＡＺ２中に設定される。
　今回のオートゼロ期間ＡＺ１と次回のオートゼロ期間ＡＺ１との間に今回のＰ相ＡＤ変換期間ＰＡ１およびＤ相ＡＤ変換期間ＤＡ１が設定される。今回のＰ相ＡＤ変換期間ＰＡ１からＤ相ＡＤ変換期間ＤＡ１までの間の期間ＡＫ１にコンパレータＣＭ１が使用中となる。今回のオートゼロ期間ＡＺ２と次回のオートゼロ期間ＡＺ２との間に今回のＰ相ＡＤ変換期間ＰＡ２およびＤ相ＡＤ変換期間ＤＡ２が設定される。今回のＰ相ＡＤ変換期間ＰＡ２からＤ相ＡＤ変換期間ＤＡ２までの間の期間ＡＫ２にコンパレータＣＭ２が使用中となる。このため、コンパレータＣＭ１が使用中の期間に、コンパレータＣＭ２が使用中の期間が重複することがある。
　図９は、第１の実施の形態に係る固体撮像装置のカラム信号処理部の構成例を示すブロック図である。
　同図において、図２のカラム信号処理部１１４は、カウンタ部ＣＮＢ、Ｐ相レジスタ１６１、１６２、ＣＤＳ処理部１６３および出力レジスタ１６４を備える。
　カウンタ部ＣＮＢは、図７のカウンタＣＮＴをカラムごとに備える。カウンタ部ＣＮＢには、各コンパレータＣＭ１、ＣＭ２の比較結果ＶＯがカラムごとに入力される。
　Ｐ相レジスタ１６１は、画素ＰＩＸ１のＰ相ＡＤ変換結果ＰＮ１を記憶する。Ｐ相レジスタ１６２は、画素ＰＩＸ２のＰ相ＡＤ変換結果ＰＮ２を記憶する。各Ｐ相レジスタ１６１、１６２は、ラインメモリでもよい。
　ＣＤＳ処理部１６３は、カウンタ部ＣＮＢからの画素ＰＩＸ１のＤ相ＡＤ変換結果ＤＮ１の出力タイミングに基づいて、画素ＰＩＸ１のＰ相ＡＤ変換結果ＰＮ１をＰ相レジスタ１６１から読み出す。そして、ＣＤＳ処理部１６３は、Ｐ相ＡＤ変換結果ＰＮ１およびＤ相ＡＤ変換結果ＤＮ１に基づいてＣＤＳ処理を実施する。また、ＣＤＳ処理部１６３は、カウンタ部ＣＮＢからの画素ＰＩＸ２のＤ相ＡＤ変換結果ＤＮ２の出力タイミングに基づいて、画素ＰＩＸ２のＰ相ＡＤ変換結果ＰＮ２をＰ相レジスタ１６２から読み出す。そして、ＣＤＳ処理部１６３は、Ｐ相ＡＤ変換結果ＰＮ２およびＤ相ＡＤ変換結果ＤＮ２に基づいてＣＤＳ処理を実施する。
　出力レジスタ１６４は、ＣＤＳ処理部１６３で計算された各画素ＰＩＸ１、ＰＩＸ２のＣＤＳ処理結果ＣＳ１、ＣＳ２を記憶し、所定のタイミングで出力する。
　図１０は、第１の実施の形態に係る固体撮像装置のＣＤＳ処理の動作を示すタイミングチャートである。
　同図において、画素ＰＩＸ１のＰ相ＡＤ変換期間ＰＡ１にＰ相カウント期間ＣＴ１が設けられる。画素ＰＩＸ２のＰ相ＡＤ変換期間ＰＡ２にＰ相カウント期間ＣＴ２が設けられる。画素ＰＩＸ１のＤ相ＡＤ変換期間ＤＡ１にＤ相カウント期間ＣＴ３が設けられる。画素ＰＩＸ２のＤ相ＡＤ変換期間ＤＡ２にＤ相カウント期間ＣＴ４が設けられる。
　画素ＰＩＸ１のＰ相カウント期間ＣＴ１の完了後にＰ相ＡＤ変換結果ＰＮ１がＰ相レジスタ１６１に格納される（ＳＴ１）。画素ＰＩＸ２のＰ相カウント期間ＣＴ２の完了後にＰ相ＡＤ変換結果ＰＮ２がＰ相レジスタ１６２に格納される（ＳＴ２）。
　画素ＰＩＸ１のＤ相カウント期間ＣＴ３の完了後にＣＤＳ計算が実施され、ＣＤＳ処理結果ＣＳ１が出力レジスタ１６４に格納される（ＳＴ３）。画素ＰＩＸ２のＤ相カウント期間ＣＴ４の完了後にＣＤＳ計算が実施され、ＣＤＳ処理結果ＣＳ２が出力レジスタ１６４に格納される（ＳＴ４）。このとき、ＣＤＳ処理結果ＣＳ１の格納タイミングＳＴ３とＣＤＳ処理結果ＣＳ２の格納タイミングＳＴ４との間に画素ＰＩＸ１のＣＤＳ処理結果ＣＳ１の読出し期間ＲＤ１が設定される。
　このように、上述の第１の実施の形態では、同一カラムで異なるロウの画素から読み出された画素信号を２つのコンパレータＣＭ１、ＣＭ２の切替動作に基づいて時分割的にＡＤ変換する。これにより、同一カラムの各画素ＰＩＸ１、ＰＩＸ２についてＡＤ変換前の待機期間を設けることなく、各画素ＰＩＸ１、ＰＩＸ２のそれぞれから読み出された画素信号をＡＤ変換することができる。このため、チャージドメイン型グローバルシャッタ方式において、各画素ＰＩＸ１、ＰＩＸ２の構成を変更することなく、フレームレートを向上させることができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、同一カラムで異なるロウの画素から読み出された画素信号を２つのコンパレータＣＭ１、ＣＭ２の切替動作に基づいて時分割的にＡＤ変換した。この第２の実施の形態では、同一カラムで異なるロウの画素から読み出された画素信号を２つのコンパレータの切替動作に基づいて時分割的にＡＤ変換し、未使用のコンパレータを待機させる。
　図１１は、第２の実施の形態に係る固体撮像装置の１カラム分のＡＤ変換部の構成例を示すブロック図である。
　同図において、この固体撮像装置は、上述の第１の実施の形態のコンパレータＣＭ１、ＣＭ２に代えて、コンパレータＣＭ１'、ＣＭ２'を備える。第２の実施の形態の固体撮像装置のそれ以外の構成は、上述の第１の実施の形態の固体撮像装置の構成と同様である。
　各コンパレータＣＭ１'、ＣＭ２'には、イネーブル信号ＥＮ１、ＥＮ２が入力される。各コンパレータＣＭ１'、ＣＭ２'は、イネーブル信号ＥＮ１、ＥＮ２に基づいてアクティブ化される。第２の実施の形態のコンパレータＣＭ１'、ＣＭ２'のそれ以外の構成は、上述の第１の実施の形態のコンパレータＣＭ１、ＣＭ２の構成と同様である。
　図１２は、第２の実施の形態に係る固体撮像装置の１カラム分のＡＤ変換部の動作例を示すタイミングチャートである。
　同図において、画素ＰＩＸ１のＰ相セトリング期間ＰＳ１およびＰ相ＡＤ変換期間ＰＡ１では、イネーブル信号ＥＮ１はハイレベル、イネーブル信号ＥＮ２はロウレベルに設定される。イネーブル信号ＥＮ１がハイレベルの時に、セレクタＳＥＣにてコンパレータＣＭ１'が選択される。このとき、コンパレータＣＭ１'はアクティブ化され、ＡＤ変換が可能になるとともに、コンパレータＣＭ２'はノンアクティブ化され、待期期間ＷＡ２に移行する。
　一方、画素ＰＩＸ２のＰ相セトリング期間ＰＳ２およびＰ相ＡＤ変換期間ＰＡ２では、イネーブル信号ＥＮ１はロウレベル、イネーブル信号ＥＮ２はハイレベルに設定される。イネーブル信号ＥＮ２がハイレベルの時に、セレクタＳＥＣにてコンパレータＣＭ２'が選択される。このとき、コンパレータＣＭ１'はノンアクティブ化され、待期期間ＷＡ１に移行するとともに、コンパレータＣＭ２'はアクティブ化され、ＡＤ変換が可能になる。
　このように、上述の第２の実施の形態では、同一カラムで異なるロウの画素から読み出された画素信号を２つのコンパレータＣＭ１'、ＣＭ２'の切替動作に基づいて時分割的にＡＤ変換し、未使用のコンパレータＣＭ１'、ＣＭ２'を待機させる。これにより、コンパレータＣＭ１'、ＣＭ２'の重複使用を不要とすることができる。このため、同一カラムで異なるロウの画素から読み出された画素信号を２つのコンパレータＣＭ１'、ＣＭ２'の切替動作に基づいて時分割的にＡＤ変換しつつ、コンパレータＣＭ１'、ＣＭ２'の消費電力を低減することができる。
　＜３．第３の実施の形態＞
　上述の第１の実施の形態では、同一カラムで異なるロウの画素から読み出された画素信号を２つのコンパレータＣＭ１、ＣＭ２の切替動作に基づいて時分割的にＡＤ変換した。この第３の実施の形態では、同一カラムで異なるロウの画素から読み出された画素信号を単一のコンパレータの入力の切替動作に基づいて時分割的にＡＤ変換する。
　図１３は、第３の実施の形態に係る固体撮像装置の１カラム分のＡＤ変換部の構成例を示すブロック図である。
　同図において、この固体撮像装置は、上述の第１の実施の形態のコンパレータＣＭ１、ＣＭ２に代えて、コンパレータＣＭおよびスイッチＳＷ１１Ａ、ＳＷ１１Ｂ、ＳＷ１２Ａ、ＳＷ１２Ｂを備える。第３の実施の形態の固体撮像装置のそれ以外の構成は、上述の第１の実施の形態の固体撮像装置の構成と同様である。
　スイッチＳＷ１１Ａ、ＳＷ１２Ａは、同一の垂直信号線ＶＳＬを介して伝送される各画素ＰＩＸ１、ＰＩＸ２の画素信号のコンパレータＣＭへの入力を切り替えることができる。スイッチＳＷ１１Ｂ、ＳＷ１２Ｂは、各画素ＰＩＸ１、ＰＩＸ２の画素信号のコンパレータＣＭへの入力の切り替えに伴って、参照信号ＶＲＦの入力に用いられるキャパシタＣ１Ｂ、Ｃ２Ｂを切り替えることができる。
　スイッチＳＷ１１Ａは、コンパレータＣＭの反転入力端子とキャパシタＣ１Ａとの間に接続される。スイッチＳＷ１２Ａは、コンパレータＣＭの反転入力端子とキャパシタＣ２Ａとの間に接続される。スイッチＳＷ１１Ｂは、コンパレータＣＭの非反転入力端子とキャパシタＣ１Ｂとの間に接続される。スイッチＳＷ１２Ｂは、コンパレータＣＭの非反転入力端子とキャパシタＣ２Ｂとの間に接続される。コンパレータＣＭの出力は、カウンタＣＮＴに入力される。
　図１４は、第３の実施の形態に係る固体撮像装置の１カラム分のＡＤ変換部の動作例を示すタイミングチャートである。
　同図において、画素ＰＩＸ１のＰ相セトリング期間ＰＳ１およびＰ相ＡＤ変換期間ＰＡ１では、スイッチＳＷ１１Ａ、ＳＷ１１Ｂがオン、スイッチＳＷ１２Ａ、ＳＷ１２Ｂがオフされる。このとき、コンパレータＣＭには画素ＰＩＸ１の画素信号が入力される。また、Ｐ相セトリング期間ＰＳ１にオートゼロスイッチＳＷ１Ａ、ＳＷ１Ｂがオンすることにより、コンパレータＣＭの反転入力と非反転入力とがバランスするように、キャパシタＣ１Ａ、Ｃ１Ｂに電荷が蓄積される。
　一方、画素ＰＩＸ２のＰ相セトリング期間ＰＳ２およびＰ相ＡＤ変換期間ＰＡ２では、スイッチＳＷ１１Ａ、ＳＷ１１Ｂがオフ、スイッチＳＷ１２Ａ、ＳＷ１２Ｂがオンされる。このとき、コンパレータＣＭには画素ＰＩＸ２の画素信号が入力される。また、Ｐ相セトリング期間ＰＳ２にオートゼロスイッチＳＷ２Ａ、ＳＷ２Ｂがオンすることにより、コンパレータＣＭの反転入力と非反転入力とがバランスするように、キャパシタＣ２Ａ、Ｃ２Ｂに電荷が蓄積される。
　このように、上述の第３の実施の形態では、同一カラムで異なるロウの画素から読み出された画素信号を単一のコンパレータＣＭの入力の切替動作に基づいて時分割的にＡＤ変換する。これにより、ＡＤ変換部の回路規模の増大を抑制しつつ、同一カラムの各画素ＰＩＸ１、ＰＩＸ２についてＡＤ変換前の待機期間を不要とすることができる。
　＜４．第４の実施の形態＞
　上述の第３の実施の形態では、同一カラムで異なるロウの画素から読み出された画素信号を単一のコンパレータＣＭの入力の切替動作に基づいて時分割的にＡＤ変換した。この第４の実施の形態では、同一カラムで異なるロウの画素から読み出された画素信号を単一のコンパレータの入力の切替動作に基づいて時分割的にＡＤ変換し、入力を切り替えるスイッチをコンパレータに内蔵する。
　図１５は、第４の実施の形態に係る固体撮像装置の１カラム分のＡＤ変換部の構成例を示すブロック図である。
　同図において、この固体撮像装置は、上述の第３の実施の形態のコンパレータＣＭに代えて、コンパレータＣＭ'を備える。コンパレータＣＭ'には、上述の第３の実施の形態のスイッチＳＷ１１Ａ、ＳＷ１１Ｂ、ＳＷ１２Ａ、ＳＷ１２Ｂが内蔵される。このとき、コンパレータＣＭ'には、各スイッチＳＷ１１Ａ、ＳＷ１１Ｂに対応して反転入力端子が設けられ、各スイッチＳＷ１２Ａ、ＳＷ１２Ｂに対応して非反転入力端子が設けられる。第４の実施の形態の固体撮像装置のそれ以外の構成は、上述の第３の実施の形態の固体撮像装置の構成と同様である。コンパレータＣＭ'は、上述の第３の実施の形態のコンパレータＣＭと同様のタイミングで動作することができる。
　図１６は、第４の実施の形態に係る固体撮像装置の１カラム分のコンパレータの構成例を示す図である。
　同図において、コンパレータＣＭ'は、差動アンプ２０１および後段アンプ２０２を備える。後段アンプ２０２は、差動アンプ２０１の後段に接続される。後段アンプ２０２は、多段アンプでもよい。
　差動アンプ２０１は、Ｐチャンネル電界効果トランジスタＭ０Ａ、Ｍ０Ｂ、Ｎチャンネル電界効果トランジスタＭ１Ａ、Ｍ１Ｂ、Ｍ２Ａ、Ｍ２Ｂ、スイッチＳＷ１１Ａ、ＳＷ１１Ｂ、ＳＷ１２Ａ、ＳＷ１２Ｂおよび電流源２１１を備える。
　Ｐチャンネル電界効果トランジスタＭ０Ａは、Ｎチャンネル電界効果トランジスタＭ１Ａ、Ｍ２Ａのそれぞれと差動対を構成可能である。Ｐチャンネル電界効果トランジスタＭ０Ｂは、Ｎチャンネル電界効果トランジスタＭ１Ｂ、Ｍ２Ｂのそれぞれと差動対を構成可能である。Ｐチャンネル電界効果トランジスタＭ０Ａ、Ｍ０Ｂは、カレントミラーを構成することができる。
　各Ｐチャンネル電界効果トランジスタＭ０Ａ、Ｍ０Ｂのソースは、電源電位ＶＤＤに接続されている。各Ｐチャンネル電界効果トランジスタＭ０Ａ、Ｍ０Ｂのゲートは、Ｐチャンネル電界効果トランジスタＭ０Ｂのドレインに接続されている。
　Ｐチャンネル電界効果トランジスタＭ０ＡのドレインとＮチャンネル電界効果トランジスタＭ１Ａのドレインとの間には、スイッチＳＷ１１Ａが接続されている。Ｐチャンネル電界効果トランジスタＭ０ＡのドレインとＮチャンネル電界効果トランジスタＭ２Ａのドレインとの間には、スイッチＳＷ１２Ａが接続されている。Ｐチャンネル電界効果トランジスタＭ０ＢのドレインとＮチャンネル電界効果トランジスタＭ１Ｂのドレインとの間には、スイッチＳＷ１１Ｂが接続されている。Ｐチャンネル電界効果トランジスタＭ０ＢのドレインとＮチャンネル電界効果トランジスタＭ２Ｂのドレインとの間には、スイッチＳＷ１２Ｂが接続されている。各Ｎチャンネル電界効果トランジスタＭ１Ａ、Ｍ２Ａ、Ｍ１Ｂ、Ｍ２Ｂのソースは、電流源２１１を介して接地されている。
　Ｐチャンネル電界効果トランジスタＭ０ＡのドレインとＮチャンネル電界効果トランジスタＭ１Ａのゲートとの間には、オートゼロスイッチＳＷ１Ａが接続されている。Ｐチャンネル電界効果トランジスタＭ０ＡのドレインとＮチャンネル電界効果トランジスタＭ２Ａのゲートとの間には、オートゼロスイッチＳＷ２Ａが接続されている。Ｐチャンネル電界効果トランジスタＭ０ＢのドレインとＮチャンネル電界効果トランジスタＭ１Ｂのゲートとの間には、オートゼロスイッチＳＷ１Ｂが接続されている。Ｐチャンネル電界効果トランジスタＭ０ＢのドレインとＮチャンネル電界効果トランジスタＭ２Ｂのゲートとの間には、オートゼロスイッチＳＷ２Ｂが接続されている。
　垂直信号線ＶＳＬとＮチャンネル電界効果トランジスタＭ１Ａのゲートとの間には、キャパシタＣ１Ａが接続されている。垂直信号線ＶＳＬとＮチャンネル電界効果トランジスタＭ２Ａのゲートとの間には、キャパシタＣ２Ａが接続されている。Ｎチャンネル電界効果トランジスタＭ１Ｂのゲートには、キャパシタＣ１Ｂを介して参照信号ＶＲＦが入力される。Ｎチャンネル電界効果トランジスタＭ２Ｂのゲートには、キャパシタＣ２Ｂを介して参照信号ＶＲＦが入力される。
　このように、上述の第４の実施の形態では、同一カラムで異なるロウの画素から読み出された画素信号を単一のコンパレータＣＭ'の入力の切替動作に基づいて時分割的にＡＤ変換する。このとき、入力を切り替えるスイッチＳＷ１１Ａ、ＳＷ１１Ｂ、ＳＷ１２Ａ、ＳＷ１２ＢをコンパレータＣＭ'に内蔵する。これにより、単一のコンパレータＣＭ'の入力の切替動作に起因するチャージインジェクションやフィードスルーの影響がキャパシタＣ１Ａ、Ｃ１Ｂ、Ｃ２Ａ、Ｃ２Ｂに伝わるのを抑制しつつ、同一カラムで異なるロウの画素ＰＩＸ１、ＰＩＸ２から読み出された画素信号を時分割的にＡＤ変換することができる。
　なお、コンパレータＣＭ'は、画素信号のＡＤ変換の他、音声信号、温度、圧力、流速、風速、車速などのアナログ信号のＡＤ変換に使用してもよい。あるいは、コンパレータＣＭ'は、ＡＤ変換に用いられる信号以外の信号としきい値との比較などに用いてもよい。
　＜５．第５の実施の形態＞
　上述の第４の実施の形態では、入力を切り替えるスイッチＳＷ１１Ａ、ＳＷ１１Ｂ、ＳＷ１２Ａ、ＳＷ１２ＢをコンパレータＣＭ'に内蔵した。この第５の実施の形態では、入力を切り替えるスイッチＳＷ１１Ａ、ＳＷ１１Ｂをコンパレータに内蔵するとともに、参照信号ＶＲＦの入力側のオートゼロ動作を省略する。
　図１７は、第５の実施の形態に係る固体撮像装置の１カラム分のコンパレータの構成例を示す図である。
　同図において、この固体撮像装置は、上述の第４の実施の形態の差動アンプ２０１に代えて、差動アンプ３０１を備える。また、この固体撮像装置は、上述の第４の実施の形態のオートゼロスイッチＳＷ１Ｂ、ＳＷ２ＢおよびキャパシタＣ１Ｂ、Ｃ２Ｂが除去されている。第５の実施の形態の固体撮像装置のそれ以外の構成は、上述の第４の実施の形態の固体撮像装置の構成と同様である。
　差動アンプ３０１は、上述の第４の実施の形態の差動アンプ２０１からＮチャンネル電界効果トランジスタＭ２ＢおよびスイッチＳＷ１１Ｂ、ＳＷ１２Ｂが除去されている。このとき、Ｎチャンネル電界効果トランジスタＭ１Ｂのドレインは、Ｐチャンネル電界効果トランジスタＭ０Ｂのドレインに接続される。第５の実施の形態の差動アンプ３０１のそれ以外の構成は、上述の第４の実施の形態の差動アンプ２０１の構成と同様である。
　差動アンプ３０１において、オートゼロスイッチＳＷ１Ａ、ＳＷ２ＡおよびスイッチＳＷ１１Ａ、ＳＷ１２Ａの切替は、上述の第４の実施の形態の差動アンプ２０１の切替と同様である。このとき、差動アンプ３０１では、垂直信号線ＶＳＬを介した画素信号の入力側では、オートゼロ動作が実施され、参照信号ＶＲＦの入力側では、オートゼロ動作が省略される。このため、オートゼロ電位が参照信号ＶＲＦの電位に依存し、参照信号ＶＲＦの電位の絶対値的な精度が確保されるのが望ましい。
　このように、上述の第５の実施の形態では、入力を切り替えるスイッチＳＷ１１Ａ、ＳＷ１１Ｂをコンパレータに内蔵するとともに、参照信号ＶＲＦの入力側のオートゼロ動作を省略する。これにより、参照信号ＶＲＦの入力側のオートゼロスイッチＳＷ１Ｂ、ＳＷ２ＢおよびスイッチＳＷ１１Ｂ、ＳＷ１２ＢおよびキャパシタＣ１Ｂ、Ｃ２Ｂを不要とすることができる。このため、ＡＤ変換部の回路規模の増大を抑制しつつ、単一のコンパレータの入力の切替動作に起因するチャージインジェクションやフィードスルーの影響を抑制することができる。
　＜６．第６の実施の形態＞
　上述の第１の実施の形態では、チャージドメインが適用された画素について、同一カラムで異なるロウの画素から読み出された画素信号を時分割的にＡＤ変換した。この第６の実施の形態では、チャージドメインが適用された４画素共有セルについて、同一カラムで異なるロウの画素から読み出された画素信号を時分割的にＡＤ変換する。
　図１８は、第６の実施の形態に係る固体撮像装置の画素の回路構成例を示す図である。
　同図において、この固体撮像装置は、上述の第１の実施の形態の画素ＰＩＸに代えて、４画素共有セルＣＥＬを備える。第６の実施の形態の固体撮像装置のそれ以外の構成は、上述の第１の実施の形態の固体撮像装置の構成と同様である。
　４画素共有セルＣＥＬは、上述の第１の実施の形態の画素ＰＩＸ１にフォトダイオードＰＤ２からＰＤ４、キャパシタＣＡ２からＣＡ４、転送トランジスタ２２３、２２４、３２３、３２４、４２３、４２４およびオーバーフロー制御トランジスタ２２２から４２２が追加される。各フォトダイオードＰＤ２からＰＤ４、各キャパシタＣＡ２からＣＡ４、各転送トランジスタ２２３、２２４、３２３、３２４、４２３、４２４および各オーバーフロー制御トランジスタ２２２から４２２の接続関係は、フォトダイオードＰＤ１、キャパシタＣＡ１、転送トランジスタ１２３、１２４およびオーバーフロー制御トランジスタ１２２の接続関係と同様である。
　このとき、４個のフォトダイオードＰＤ１からＰＤ４および４個のキャパシタＣＡ１からＣＡ４にて、フローティングディフュージョンＦＤ１、リセットトランジスタ１２５、出力トランジスタ１２６および選択トランジスタ１２７が共有される。リセットトランジスタ１２５のゲートには、リセット信号ＲＳＴが印加され、選択トランジスタ１２７のゲートには、選択信号ＳＥＬが印加される。４画素共有セルＣＥＬでは、２×２のアレイ状に画素を配置することができる。このとき、４画素共有セルＣＥＬでは、ベイヤ配列に基づいてカラー化を実施することができる。
　図１９は、第６の実施の形態に係る固体撮像装置の画素の読出し順を示す図である。
　同図において、４画素共有セルＣＥＬは、ロウ方向およびカラム方向に沿ってマトリックス状に配列される。このとき、各垂直信号線ＶＳＬ１からＶＳＬｎ（ｎは偶数）がカラムごとに配置されるものとすると、カラム方向に隣接する４画素共有セルＣＥＬは、互いに異なる垂直信号線ＶＳＬ１からＶＳＬｎに接続される。このとき、同一カラムの４画素共有セルＣＥＬは、１つ置きに同一の各垂直信号線ＶＳＬ１からＶＳＬｎに接続される。例えば、同一カラムに隣接配置された４画素共有セルＣＥＬ１からＣＥＬ４について、４画素共有セルＣＥＬ１、ＣＥＬ３は直信号線ＶＳＬ１に接続され、４画素共有セルＣＥＬ２、ＣＥＬ４は直信号線ＶＳＬ２に接続される。
　４画素共有セルＣＥＬからの読出しでは、例えば、４画素共有セルＣＥＬ１、ＣＥＬ３の各画素から交互に画素信号を読出すのと同時に、４画素共有セルＣＥＬ２、ＣＥＬ４の各画素から交互に画素信号を読出すことができる。このとき、カラム方向に隣接する２個の４画素共有セルを跨ぎつつ、４画素共有セルの各画素から画素信号が読出される。例えば、４画素共有セルＣＥＬ１からＣＥＬ４の各画素からは、４画素共有セルＣＥＬ１、ＣＥＬ３間をカラム方向に往復するとともに、４画素共有セルＣＥＬ２、ＣＥＬ４間をカラム方向に往復し、１→２→３→４→５→６→７→８という順序で画素信号が読出される。
　図２０は、第６の実施の形態に係る固体撮像装置の動作を示すタイミングチャートである。なお、Ｒはリセット期間、ＰＳはＰ相セトリング期間、ＰＡはＰ相ＡＤ変換期間、Ｋはキャパシタからフローティングディフュージョンへの転送期間、ＤＳはＤ相セトリング期間、ＤＡはＤ相ＡＤ変換期間を示す。
　同図において、１番目の読出し期間ＰＸ１では、各４画素共有セルＣＥＬ１、ＣＥＬ２の１つ目の画素からＰ相画素信号およびＤ相画素信号が順次読出され、各垂直信号線ＶＳＬ１、ＶＳＬ２を介して順次伝送される。
　２番目の読出し期間ＰＸ２では、各４画素共有セルＣＥＬ３、ＣＥＬ４の１つ目の画素からＰ相画素信号およびＤ相画素信号が順次読出され、各垂直信号線ＶＳＬ１、ＶＳＬ２を介して順次伝送される。このとき、各４画素共有セルＣＥＬ３、ＣＥＬ４の１つ目の画素についてのリセット期間Ｒ、Ｐ相セトリング期間ＰＳおよびＰ相ＡＤ変換期間ＰＡは、各４画素共有セルＣＥＬ１、ＣＥＬ２の１つ目の画素についての転送期間Ｋと重複する。
　３番目の読出し期間ＰＸ３では、各４画素共有セルＣＥＬ１、ＣＥＬ２の２つ目の画素からＰ相画素信号およびＤ相画素信号が順次読出され、各垂直信号線ＶＳＬ１、ＶＳＬ２を介して順次伝送される。このとき、各４画素共有セルＣＥＬ１、ＣＥＬ２の２つ目の画素についてのリセット期間Ｒ、Ｐ相セトリング期間ＰＳおよびＰ相ＡＤ変換期間ＰＡは、各４画素共有セルＣＥＬ３、ＣＥＬ４の１つ目の画素についての転送期間Ｋと重複する。
　４番目の読出し期間ＰＸ４では、各４画素共有セルＣＥＬ３、ＣＥＬ４の２つ目の画素からＰ相画素信号およびＤ相画素信号が順次読出され、各垂直信号線ＶＳＬ１、ＶＳＬ２を介して順次伝送される。このとき、各４画素共有セルＣＥＬ３、ＣＥＬ４の２つ目の画素についてのリセット期間Ｒ、Ｐ相セトリング期間ＰＳおよびＰ相ＡＤ変換期間ＰＡは、各４画素共有セルＣＥＬ１、ＣＥＬ２の２つ目の画素についての転送期間Ｋと重複する。
　５番目の読出し期間ＰＸ５では、各４画素共有セルＣＥＬ１、ＣＥＬ２の３つ目の画素からＰ相画素信号およびＤ相画素信号が順次読出され、各垂直信号線ＶＳＬ１、ＶＳＬ２を介して順次伝送される。このとき、各４画素共有セルＣＥＬ１、ＣＥＬ２の３つ目の画素についてのリセット期間Ｒ、Ｐ相セトリング期間ＰＳおよびＰ相ＡＤ変換期間ＰＡは、各４画素共有セルＣＥＬ３、ＣＥＬ４の２つ目の画素についての転送期間Ｋと重複する。
　このとき、リセット期間Ｒ、Ｐ相セトリング期間ＰＳおよびＰ相ＡＤ変換期間ＰＡの合計時間が転送期間Ｋの時間と等しいという条件では、リセット期間Ｒ、Ｐ相セトリング期間ＰＳおよびＰ相ＡＤ変換期間ＰＡが転送期間Ｋに待機される場合に比べて１．６７倍の高速化を図ることができる。ただし、第６の実施の形態では、転送モードの行とＰ相モードの行とが同一タイミングで存在する。このため、ある行を転送モードで動作させるタイミングで別の行をＰ相モードで動作させる制御が必要になる。
　このように、上述の第６の実施の形態では、チャージドメインが適用された４画素共有セルについて、同一カラムで異なるロウの画素から読み出された画素信号を時分割的にＡＤ変換する。これにより、チャージドメインが適用された画素のサイズの増大を抑制しつつ、同一カラムで異なるロウの画素についてＡＤ変換前の待機期間を不要とすることができる。
　＜７．第７の実施の形態＞
　上述の第６の実施の形態では、同一カラムで異なるロウの４画素共有セルＣＥＬのリセット期間Ｒ、Ｐ相セトリング期間ＰＳおよびＰ相ＡＤ変換期間ＰＡを転送期間Ｋと重複させた。この第７の実施の形態では、同一カラムで異なるロウの４画素共有セルＣＥＬのリセット期間Ｒが転送期間Ｋと重複しないようにする。
　図２１は、第７の実施の形態に係る固体撮像装置の動作を示すタイミングチャートである。
　同図において、第７の実施の形態の４画素共有セルＣＥＬの構成および読出し順序は、第６の実施の形態の４画素共有セルＣＥＬの構成および読出し順序と同様である。ただし、第７の実施の形態では、同一カラムで異なるロウの４画素共有セルＣＥＬのＰ相セトリング期間ＰＳおよびＰ相ＡＤ変換期間ＰＡは転送期間Ｋと重複し、リセット期間Ｒは転送期間Ｋと重複しない。このとき、選択信号ＳＥＬを行ごとに個別に制御することにより、Ｐ相モードおよびＤ相モードを用意する必要がなくなるとともに、リセットモードの行と転送モードの行とが同一タイミングで存在しないため、共通モードとして扱うことができる。ただし、リセット期間Ｒは転送期間Ｋと重複しないため、リセット期間Ｒにかかる時間が転送期間Ｋにかかる時間に追加される。
　このように、上述の第７の実施の形態では、同一カラムで異なるロウの４画素共有セルＣＥＬのリセット期間Ｒが転送期間Ｋと重複しないようにする。これにより、Ｐ相モードおよびＤ相モードを用意する必要がなくなるとともに、リセットモードの行と転送モードの行とが同一タイミングで存在しないようにすることができ、読出し制御を簡易化することができる。
　＜８．第８の実施の形態＞
　上述の第６の実施の形態では、チャージドメインが適用された４画素共有セルＣＥＬについて、同一カラムで異なるロウの画素から読み出された画素信号を時分割的にＡＤ変換した。この第８の実施の形態では、チャージドメインが適用された２画素共有セルについて、同一カラムで異なるロウの画素から読み出された画素信号を時分割的にＡＤ変換するとともに、リセット期間Ｒが転送期間Ｋと重複しないようにする。
　図２２は、第８の実施の形態に係る固体撮像装置の動作を示すタイミングチャートである。
　同図において、２画素共有セルＣＥＡ１からＣＥＡ４、ＣＥＢ１からＣＥＢ４は、ロウ方向およびカラム方向に沿ってマトリックス状に配列される。各２画素共有セルＣＥＡ１からＣＥＡ４、ＣＥＢ１からＣＥＢ４では、１×２のアレイ状に画素を配置することができる。このとき、各垂直信号線ＶＳＬ１からＶＳＬｎがカラムごとに配置されるものとすると、同一カラムの２画素共有セルは、同一の垂直信号線ＶＳＬ１からＶＳＬｎに接続され、互いに異なるカラムの２画素共有セルは、互いに異なる垂直信号線ＶＳＬ１からＶＳＬｎに接続される。例えば、同一カラムの２画素共有セルＣＥＡ１からＣＥＡ４は直信号線ＶＳＬ１に接続され、同一カラムの２画素共有セルＣＥＢ１からＣＥＢ４は垂直信号線ＶＳＬ２に接続される。
　２画素共有セルからの読出しでは、例えば、２画素共有セルＣＥＡ１、ＣＥＡ２の１番目の画素から画素信号が垂直信号線ＶＳＬ１、ＶＳＬ２に同時に読出された後、２画素共有セルＣＥＢ１、ＣＥＢ２の１番目の画素から画素信号が垂直信号線ＶＳＬ１、ＶＳＬ２に同時に読出される。さらに、２画素共有セルＣＥＡ１、ＣＥＡ２の２番目の画素から画素信号が垂直信号線ＶＳＬ１、ＶＳＬ２に同時に読出された後、２画素共有セルＣＥＢ１、ＣＥＢ２の２番目の画素から画素信号が垂直信号線ＶＳＬ１、ＶＳＬ２に同時に読出される。その後、２画素共有セルＣＥＡ３、ＣＥＡ４の１番目の画素から画素信号が垂直信号線ＶＳＬ１、ＶＳＬ２に同時に読出された後、２画素共有セルＣＥＢ３、ＣＥＢ４の１番目の画素から画素信号が垂直信号線ＶＳＬ１、ＶＳＬ２に同時に読出される。さらに、２画素共有セルＣＥＡ３、ＣＥＡ４の２番目の画素から画素信号が垂直信号線ＶＳＬ１、ＶＳＬ２に同時に読出された後、２画素共有セルＣＥＢ３、ＣＥＢ４の２番目の画素から画素信号が垂直信号線ＶＳＬ１、ＶＳＬ２に同時に読出される。このとき、２画素共有セルＣＥＡ１、ＣＥＡ２、ＣＥＢ１、ＣＥＢ２の各画素から、１→２→３→４という順序で画素信号が読出された後、２画素共有セルＣＥＡ３、ＣＥＡ４、ＣＥＢ３、ＣＥＢ４の各画素から、５→６→７→８という順序で画素信号が読出される。２画素共有セルＣＥＡ１、ＣＥＡ２、ＣＥＢ１、ＣＥＢ２の各画素からの読出しでは、２画素共有セルＣＥＡ１、ＣＥＡ２、ＣＥＢ１、ＣＥＢ２間をカラム方向に往復することはない。
　１番目の読出し期間ＰＸ１では、各２画素共有セルＣＥＡ１、ＣＥＡ２の１つ目の画素からＰ相画素信号およびＤ相画素信号が順次読出され、各垂直信号線ＶＳＬ１、ＶＳＬ２を介して順次伝送される。
　２番目の読出し期間ＰＸ２では、各２画素共有セルＣＥＡ１、ＣＥＡ２の２つ目の画素からＰ相画素信号およびＤ相画素信号が順次読出され、各垂直信号線ＶＳＬ１、ＶＳＬ２を介して順次伝送される。このとき、各２画素共有セルＣＥＡ１、ＣＥＡ２の２つ目の画素についてのＰ相セトリング期間ＰＳおよびＰ相ＡＤ変換期間ＰＡは、各２画素共有セルＣＥＡ１、ＣＥＡ２の１つ目の画素についての転送期間Ｋと重複する。各２画素共有セルＣＥＡ１、ＣＥＡ２の２つ目の画素についてのリセット期間Ｒは、各２画素共有セルＣＥＡ１、ＣＥＡ２の１つ目の画素についての転送期間Ｋと重複しない。
　３番目の読出し期間ＰＸ３では、各２画素共有セルＣＥＢ１、ＣＥＢ２の１つ目の画素からＰ相画素信号およびＤ相画素信号が順次読出され、各垂直信号線ＶＳＬ１、ＶＳＬ２を介して順次伝送される。このとき、各２画素共有セルＣＥＢ１、ＣＥＢ２の１つ目の画素についてのＰ相セトリング期間ＰＳおよびＰ相ＡＤ変換期間ＰＡは、各２画素共有セルＣＥＡ１、ＣＥＡ２の２つ目の画素についての転送期間Ｋと重複する。各２画素共有セルＣＥＢ１、ＣＥＢ２の１つ目の画素についてのリセット期間Ｒは、各２画素共有セルＣＥＡ１、ＣＥＡ２の２つ目の画素についての転送期間Ｋと重複しない。
　４番目の読出し期間ＰＸ４では、各２画素共有セルＣＥＢ１、ＣＥＢ２の２つ目の画素からＰ相画素信号およびＤ相画素信号が順次読出され、各垂直信号線ＶＳＬ１、ＶＳＬ２を介して順次伝送される。このとき、各２画素共有セルＣＥＢ１、ＣＥＢ２の２つ目の画素についてのＰ相セトリング期間ＰＳおよびＰ相ＡＤ変換期間ＰＡは、各２画素共有セルＣＥＢ１、ＣＥＢ２の１つ目の画素についての転送期間Ｋと重複する。各２画素共有セルＣＥＢ１、ＣＥＢ２の２つ目の画素についてのリセット期間Ｒは、各２画素共有セルＣＥＢ１、ＣＥＢ２の１つ目の画素についての転送期間Ｋと重複しない。
　５番目の読出し期間ＰＸ５では、各２画素共有セルＣＥＡ３、ＣＥＡ４の１つ目の画素からＰ相画素信号およびＤ相画素信号が順次読出され、各垂直信号線ＶＳＬ１、ＶＳＬ２を介して順次伝送される。このとき、各２画素共有セルＣＥＡ３、ＣＥＡ４の１つ目の画素についてのＰ相セトリング期間ＰＳおよびＰ相ＡＤ変換期間ＰＡは、各２画素共有セルＣＥＢ１、ＣＥＢ２の２つ目の画素についての転送期間Ｋと重複する。各２画素共有セルＣＥＡ３、ＣＥＡ４の１つ目の画素についてのリセット期間Ｒは、各２画素共有セルＣＥＢ１、ＣＥＢ２の２つ目の画素についての転送期間Ｋと重複しない。
　このように、上述の第８の実施の形態では、チャージドメインが適用された２画素共有セルについて、同一カラムで異なるロウの画素から読み出された画素信号を時分割的にＡＤ変換するとともに、リセット期間Ｒが転送期間Ｋと重複しないようにする。これにより、各２画素共有セルの各画素からの読出し時に２画素共有セルをカラム方向に飛び越える必要がなくなり、各２画素共有セルの各画素からの読出し完了までのタイムラグの増大を抑制することができる。
　＜９．第９の実施の形態＞
　上述の第７の実施の形態では、同一カラムで異なるロウの４画素共有セルＣＥＬのリセット期間Ｒが転送期間Ｋと重複しないようにした。この第９の実施の形態では、同一カラムで異なるロウの４画素共有セルのリセット期間Ｒを転送期間Ｋと重複しないようにし、Ｄ相ＡＤ変換期間ＤＡと重複させる。
　図２３は、第９の実施の形態に係る固体撮像装置の動作を示すタイミングチャートである。
　同図において、４画素共有セルＣＥＬ１からＣＥＬ６がカラム方向に配置される。４画素共有セルＣＥＬ１からＣＥＬ６からの読出しでは、例えば、４画素共有セルＣＥＬ１、ＣＥＬ３、ＣＥＬ５の各画素から画素信号を順次読出すのと同時に、４画素共有セルＣＥＬ２、ＣＥＬ４、ＣＥＬ６の各画素から画素信号を順次読出すことができる。このとき、カラム方向に隣接する３個の４画素共有セルを跨ぎつつ、４画素共有セルの各画素から画素信号が読出される。例えば、４画素共有セルＣＥＬ１からＣＥＬ６の各画素からは、１→２→３→４→５→６→７→８→９→１０→１１→１２という順序で画素信号が読出される。
　１番目の読出し期間ＰＸ１では、各４画素共有セルＣＥＬ１、ＣＥＬ２の１つ目の画素からＰ相画素信号およびＤ相画素信号が順次読出され、各垂直信号線ＶＳＬ１、ＶＳＬ２を介して順次伝送される。このとき、各４画素共有セルＣＥＬ３、ＣＥＬ４の１つ目の画素のリセット期間Ｒは、読出し期間ＰＸ１に前倒しで実施される。ここで、各４画素共有セルＣＥＬ３、ＣＥＬ４の１つ目の画素についてのリセット期間Ｒは、各４画素共有セルＣＥＬ１、ＣＥＬ２の１つ目の画素についての転送期間Ｋと重複しない。
　２番目の読出し期間ＰＸ２では、各４画素共有セルＣＥＬ３、ＣＥＬ４の１つ目の画素からＰ相画素信号およびＤ相画素信号が順次読出され、各垂直信号線ＶＳＬ１、ＶＳＬ２を介して順次伝送される。このとき、各４画素共有セルＣＥＬ５、ＣＥＬ６の１つ目の画素のリセット期間Ｒは、読出し期間ＰＸ２に前倒しで実施される。ここで、各４画素共有セルＣＥＬ３、ＣＥＬ４の１つ目の画素についてのＰ相セトリング期間ＰＳおよびＰ相ＡＤ変換期間ＰＡは、各４画素共有セルＣＥＬ１、ＣＥＬ２の１つ目の画素についての転送期間Ｋと重複する。また、各４画素共有セルＣＥＬ５、ＣＥＬ６の１つ目の画素についてのリセット期間Ｒは、各４画素共有セルＣＥＬ１、ＣＥＬ２の１つ目の画素についてのＤ相ＡＤ変換期間ＤＡと重複し、各４画素共有セルＣＥＬ３、ＣＥＬ４の１つ目の画素についての転送期間Ｋと重複しない。
　３番目の読出し期間ＰＸ３では、各４画素共有セルＣＥＬ５、ＣＥＬ６の１つ目の画素からＰ相画素信号およびＤ相画素信号が順次読出され、各垂直信号線ＶＳＬ１、ＶＳＬ２を介して順次伝送される。このとき、各４画素共有セルＣＥＬ１、ＣＥＬ２の２つ目の画素のリセット期間Ｒは、読出し期間ＰＸ３に前倒しで実施される。ここで、各４画素共有セルＣＥＬ５、ＣＥＬ６の１つ目の画素についてのＰ相セトリング期間ＰＳおよびＰ相ＡＤ変換期間ＰＡは、各４画素共有セルＣＥＬ３、ＣＥＬ４の１つ目の画素についての転送期間Ｋと重複する。また、各４画素共有セルＣＥＬ１、ＣＥＬ２の２つ目の画素についてのリセット期間Ｒは、各４画素共有セルＣＥＬ３、ＣＥＬ４の１つ目の画素のＤ相ＡＤ変換期間ＤＡと重複し、各４画素共有セルＣＥＬ５、ＣＥＬ６の１つ目の画素についての転送期間Ｋと重複しない。
　４番目の読出し期間ＰＸ４では、各４画素共有セルＣＥＬ１、ＣＥＬ２の２つ目の画素からＰ相画素信号およびＤ相画素信号が順次読出され、各垂直信号線ＶＳＬ１、ＶＳＬ２を介して順次伝送される。このとき、各４画素共有セルＣＥＬ３、ＣＥＬ４の２つ目の画素のリセット期間Ｒは、読出し期間ＰＸ４に前倒しで実施される。ここで、各４画素共有セルＣＥＬ１、ＣＥＬ２の２つ目の画素についてのＰ相セトリング期間ＰＳおよびＰ相ＡＤ変換期間ＰＡは、各４画素共有セルＣＥＬ５、ＣＥＬ６の１つ目の画素についての転送期間Ｋと重複する。また、各４画素共有セルＣＥＬ３、ＣＥＬ４の２つ目の画素についてのリセット期間Ｒは、各４画素共有セルＣＥＬ１、ＣＥＬ２の２つ目の画素のＤ相ＡＤ変換期間ＤＡと重複し、各４画素共有セルＣＥＬ１、ＣＥＬ２の２つ目の画素についての転送期間Ｋと重複しない。
　５番目の読出し期間ＰＸ５では、各４画素共有セルＣＥＬ３、ＣＥＬ４の２つ目の画素からＰ相画素信号およびＤ相画素信号が順次読出され、各垂直信号線ＶＳＬ１、ＶＳＬ２を介して順次伝送される。
　このように、上述の第９の実施の形態では、同一カラムで異なるロウの４画素共有セルのリセット期間Ｒを転送期間Ｋと重複しないようにし、Ｄ相ＡＤ変換期間ＤＡと重複させる。これにより、同一カラムで異なるロウの４画素共有セルのＤ相ＡＤ変換期間ＤＡ時にリセット期間Ｒを前倒しで実施することができ、４画素共有セルからの読出しの高速化を図ることができる。
　＜１０．第１０の実施の形態＞
　上述の第９の実施の形態では、同一カラムで異なるロウの４画素共有セルのリセット期間Ｒを転送期間Ｋと重複しないようにし、Ｄ相ＡＤ変換期間ＤＡと重複させた。この第１０の実施の形態では、同一カラムで異なるロウの２画素共有セルのリセット期間Ｒを転送期間Ｋと重複しないようにし、Ｄ相ＡＤ変換期間ＤＡと重複させる。
　図２４は、第１０の実施の形態に係る固体撮像装置の動作を示すタイミングチャートである。
　同図において、２画素共有セルからの読出しでは、例えば、２画素共有セルＣＥＡ１、ＣＥＡ２の１番目の画素から画素信号が垂直信号線ＶＳＬ１、ＶＳＬ２に同時に読出された後、２画素共有セルＣＥＡ３、ＣＥＡ４の１番目の画素から画素信号が垂直信号線ＶＳＬ１、ＶＳＬ２に同時に読出される。さらに、２画素共有セルＣＥＢ１、ＣＥＢ２の１番目の画素から画素信号が垂直信号線ＶＳＬ１、ＶＳＬ２に同時に読出された後、２画素共有セルＣＥＢ３、ＣＥＢ４の１番目の画素から画素信号が垂直信号線ＶＳＬ１、ＶＳＬ２に同時に読出される。その後、２画素共有セルＣＥＡ１、ＣＥＡ２の２番目の画素から画素信号が垂直信号線ＶＳＬ１、ＶＳＬ２に同時に読出された後、２画素共有セルＣＥＡ３、ＣＥＡ４の２番目の画素から画素信号が垂直信号線ＶＳＬ１、ＶＳＬ２に同時に読出される。さらに、２画素共有セルＣＥＢ１、ＣＥＢ２の２番目の画素から画素信号が垂直信号線ＶＳＬ１、ＶＳＬ２に同時に読出された後、２画素共有セルＣＥＢ３、ＣＥＢ４の２番目の画素から画素信号が垂直信号線ＶＳＬ１、ＶＳＬ２に同時に読出される。このとき、２画素共有セルＣＥＡ１からＣＥＡ４、ＣＥＢ１からＣＥＢ４の各画素から、１→２→３→４→５→６→７→８という順序で画素信号が読出される。
　１番目の読出し期間ＰＸ１では、各２画素共有セルＣＥＡ１、ＣＥＡ２の１つ目の画素からＰ相画素信号およびＤ相画素信号が順次読出され、各垂直信号線ＶＳＬ１、ＶＳＬ２を介して順次伝送される。このとき、各２画素共有セルＣＥＡ３、ＣＥＡ４の１つ目の画素のリセット期間Ｒは、読出し期間ＰＸ１に前倒しで実施される。ここで、各２画素共有セルＣＥＡ３、ＣＥＡ４の１つ目の画素についてのリセット期間Ｒは、各２画素共有セルＣＥＡ１、ＣＥＡ２の１つ目の画素についての転送期間Ｋと重複しない。
　２番目の読出し期間ＰＸ２では、各２画素共有セルＣＥＡ３、ＣＥＡ４の１つ目の画素からＰ相画素信号およびＤ相画素信号が順次読出され、各垂直信号線ＶＳＬ１、ＶＳＬ２を介して順次伝送される。このとき、各２画素共有セルＣＥＢ１、ＣＥＢ２の１つ目の画素のリセット期間Ｒは、読出し期間ＰＸ２に前倒しで実施される。ここで、各２画素共有セルＣＥＡ３、ＣＥＡ４の１つ目の画素についてのＰ相セトリング期間ＰＳおよびＰ相ＡＤ変換期間ＰＡは、各２画素共有セルＣＥＡ１、ＣＥＡ２の１つ目の画素についての転送期間Ｋと重複する。各２画素共有セルＣＥＢ１、ＣＥＢ２の１つ目の画素についてのリセット期間Ｒは、各２画素共有セルＣＥＡ１、ＣＥＡ２の１つ目の画素についてのＤ相ＡＤ変換期間ＤＡと重複し、各２画素共有セルＣＥＡ３、ＣＥＡ４の１つ目の画素についての転送期間Ｋと重複しない。
　３番目の読出し期間ＰＸ３では、各２画素共有セルＣＥＢ１、ＣＥＢ２の１つ目の画素からＰ相画素信号およびＤ相画素信号が順次読出され、各垂直信号線ＶＳＬ１、ＶＳＬ２を介して順次伝送される。このとき、各２画素共有セルＣＥＢ３、ＣＥＢ４の１つ目の画素のリセット期間Ｒは、読出し期間ＰＸ３に前倒しで実施される。ここで、各２画素共有セルＣＥＢ１、ＣＥＢ２の１つ目の画素についてのＰ相セトリング期間ＰＳおよびＰ相ＡＤ変換期間ＰＡは、各２画素共有セルＣＥＡ３、ＣＥＡ４の１つ目の画素についての転送期間Ｋと重複する。各２画素共有セルＣＥＢ３、ＣＥＢ４の１つ目の画素についてのリセット期間Ｒは、各２画素共有セルＣＥＡ３、ＣＥＡ４の１つ目の画素についてのＤ相ＡＤ変換期間ＤＡと重複し、各２画素共有セルＣＥＢ１、ＣＥＢ２の１つ目の画素についての転送期間Ｋと重複しない。
　４番目の読出し期間ＰＸ４では、各２画素共有セルＣＥＢ３、ＣＥＢ４の１つ目の画素からＰ相画素信号およびＤ相画素信号が順次読出され、各垂直信号線ＶＳＬ１、ＶＳＬ２を介して順次伝送される。このとき、各２画素共有セルＣＥＡ１、ＣＥＡ２の２つ目の画素のリセット期間Ｒは、読出し期間ＰＸ４に前倒しで実施される。ここで、各２画素共有セルＣＥＢ３、ＣＥＢ４の１つ目の画素についてのＰ相セトリング期間ＰＳおよびＰ相ＡＤ変換期間ＰＡは、各２画素共有セルＣＥＢ１、ＣＥＢ２の１つ目の画素についての転送期間Ｋと重複する。各２画素共有セルＣＥＡ１、ＣＥＡ２の２つ目の画素についてのリセット期間Ｒは、各２画素共有セルＣＥＢ１、ＣＥＢ２の１つ目の画素についてのＤ相ＡＤ変換期間ＤＡと重複し、各２画素共有セルＣＥＢ３、ＣＥＢ４の１つ目の画素についての転送期間Ｋと重複しない。
　５番目の読出し期間ＰＸ５では、各２画素共有セルＣＥＡ１、ＣＥＡ２の２つ目の画素からＰ相画素信号およびＤ相画素信号が順次読出され、各垂直信号線ＶＳＬ１、ＶＳＬ２を介して順次伝送される。
　このように、上述の第１０の実施の形態では、同一カラムで異なるロウの２画素共有セルのリセット期間Ｒを転送期間Ｋと重複しないようにし、Ｄ相ＡＤ変換期間ＤＡと重複させる。これにより、同一カラムで異なるロウの２画素共有セルのＤ相ＡＤ変換期間ＤＡ時にリセット期間Ｒを前倒しで実施することができ、２画素共有セルからの読出しの高速化を図ることができる。このとき、４画素共有セルでは、カラム方向に隣接する３個の４画素共有セルを読出し時に跨ぐのに対して、２画素共有セルでは、カラム方向に隣接する２個の２画素共有セルを読出し時に跨げばよい。このため、２画素共有セルからの読出しの高速化を図りつつ、各２画素共有セルの各画素からの読出し完了までのタイムラグの増大を抑制することができる。
　＜１１．第１１の実施の形態＞
　上述の第６の実施の形態では、チャージドメインが適用された４画素共有セルについて、同一カラムで異なるロウの画素から読み出された画素信号を時分割的にＡＤ変換した。この第１１の実施の形態では、チャージドメインのキャパシタに保持された電荷の転送期間に重複してＡＤ変換を実行する処理と、チャージドメインのキャパシタに保持された電荷の転送期間にＡＤ変換を待機させる処理とを切替可能とする。
　図２５は、第１１の実施の形態に係る固体撮像装置の画素の読出し順を示す図である。なお、同図では、各４画素共有セルＣＥＬ１からＣＥＬ４のキャパシタに保持された電荷の転送期間にＡＤ変換を待機させる例を示した。
　同図において、固体撮像装置は、各４画素共有セルＣＥＬ１からＣＥＬ４のキャパシタに保持された電荷の転送期間に重複してＡＤ変換を実行する処理と、各４画素共有セルＣＥＬ１からＣＥＬ４のキャパシタに保持された電荷の転送期間にＡＤ変換を待機させる処理とを切替可能である。４画素共有セルＣＥＬ１からＣＥＬ４の構成は、上述の第６の実施の形態の４画素共有セルＣＥＬ１からＣＥＬ４の構成と同様である。また、ＡＤ変換部として、例えば、上述の第４の実施の形態のコンパレータＣＭ'を用いることができる。このとき、各４画素共有セルＣＥＬ１からＣＥＬ４のキャパシタに保持された電荷の転送期間に重複してＡＤ変換を実行する処理では、上述の第６の実施の形態と同様に画素の読出し順が設定される。このとき、カラム方向に隣接する２個の４画素共有セルＣＥＬ１からＣＥＬ４を跨ぎつつ、４画素共有セルＣＥＬ１からＣＥＬ４の各画素から画素信号が読出される。
　一方、各４画素共有セルＣＥＬ１からＣＥＬ４のキャパシタに保持された電荷の転送期間にＡＤ変換を待機させる処理では、カラム方向に配置された４画素共有セルＣＥＬ１からＣＥＬ４を跨ぐことなく、４画素共有セルＣＥＬ１からＣＥＬ４の各画素から画素信号が読出される。
　このとき、４画素共有セルＣＥＬ１、ＣＥＬ２の１番目の画素から画素信号が垂直信号線ＶＳＬ１、ＶＳＬ２に同時に読出された後、４画素共有セルＣＥＬ１、ＣＥＬ２の２番目の画素から画素信号が垂直信号線ＶＳＬ１、ＶＳＬ２に同時に読出される。さらに、４画素共有セルＣＥＬ１、ＣＥＬ２の３番目の画素から画素信号が垂直信号線ＶＳＬ１、ＶＳＬ２に同時に読出された後、４画素共有セルＣＥＬ１、ＣＥＬ２の４番目の画素から画素信号が垂直信号線ＶＳＬ１、ＶＳＬ２に同時に読出される。その後、４画素共有セルＣＥＬ３、ＣＥＬ４の１番目の画素から画素信号が垂直信号線ＶＳＬ１、ＶＳＬ２に同時に読出された後、４画素共有セルＣＥＬ３、ＣＥＬ４の２番目の画素から画素信号が垂直信号線ＶＳＬ１、ＶＳＬ２に同時に読出される。さらに、４画素共有セルＣＥＬ３、ＣＥＬ４の３番目の画素から画素信号が垂直信号線ＶＳＬ１、ＶＳＬ２に同時に読出された後、４画素共有セルＣＥＬ３、ＣＥＬ４の４番目の画素から画素信号が垂直信号線ＶＳＬ１、ＶＳＬ２に同時に読出される。このとき、４画素共有セルＣＥＬ１、ＣＥＬ２の各画素から、１→２→３→４という順序で画素信号が読出された後、４画素共有セルＣＥＬ３、ＣＥＬ４の各画素から、５→６→７→８という順序で画素信号が読出される。
　図２６は、第１１の実施の形態に係る固体撮像装置の動作を示すタイミングチャートである。なお、同図では、各４画素共有セルＣＥＬ１からＣＥＬ４のキャパシタに保持された電荷の転送期間にＡＤ変換を待機させる例を示した。
　各４画素共有セルＣＥＬ１からＣＥＬ４のキャパシタに保持された電荷の転送期間に重複してＡＤ変換を実行する処理では、図２０に示すように、上述の第６の実施の形態と同様のタイミングで動作する。
　一方、各４画素共有セルＣＥＬ１からＣＥＬ４のキャパシタに保持された電荷の転送期間にＡＤ変換を待機させる処理では、図２６のタイミングで動作する。
　このとき、１番目の読出し期間ＰＸ１では、各４画素共有セルＣＥＬ１、ＣＥＬ２の１つ目の画素からＰ相画素信号およびＤ相画素信号が順次読出され、各垂直信号線ＶＳＬ１、ＶＳＬ２を介して順次伝送される。このとき、各４画素共有セルＣＥＬ１、ＣＥＬ２の１つ目の画素についてのリセット期間Ｒ、Ｐ相セトリング期間ＰＳおよびＰ相ＡＤ変換期間ＰＡは、各４画素共有セルＣＥＬ１、ＣＥＬ２の１つ目の画素についての転送期間Ｋと重複しない。
　２番目の読出し期間ＰＸ２では、各４画素共有セルＣＥＬ１、ＣＥＬ２の２つ目の画素からＰ相画素信号およびＤ相画素信号が順次読出され、各垂直信号線ＶＳＬ１、ＶＳＬ２を介して順次伝送される。このとき、各４画素共有セルＣＥＬ１、ＣＥＬ２の２つ目の画素についてのリセット期間Ｒ、Ｐ相セトリング期間ＰＳおよびＰ相ＡＤ変換期間ＰＡは、各４画素共有セルＣＥＬ１、ＣＥＬ２の２つ目の画素についての転送期間Ｋと重複しない。
　３番目の読出し期間ＰＸ３では、各４画素共有セルＣＥＬ１、ＣＥＬ２の３つ目の画素からＰ相画素信号およびＤ相画素信号が順次読出され、各垂直信号線ＶＳＬ１、ＶＳＬ２を介して順次伝送される。このとき、各４画素共有セルＣＥＬ１、ＣＥＬ２の３つ目の画素についてのリセット期間Ｒ、Ｐ相セトリング期間ＰＳおよびＰ相ＡＤ変換期間ＰＡは、各４画素共有セルＣＥＬ１、ＣＥＬ２の３つ目の画素についての転送期間Ｋと重複しない。
　図２７は、第１１の実施の形態に係る固体撮像装置の１カラム分のＡＤ変換部の動作例を示すタイミングチャートである。なお、同図では、各４画素共有セルＣＥＬ１からＣＥＬ４のキャパシタに保持された電荷の転送期間にＡＤ変換を待機させる例を示した。
　同図において、各４画素共有セルＣＥＬ１からＣＥＬ４のキャパシタに保持された電荷の転送期間にＡＤ変換を待機させる処理では、上述の第４の実施の形態のコンパレータＣＭ'が用いられるものとする。このとき、コンパレータＣＭ'の画素信号の２入力のうち１入力しか用いられない。このとき、オートゼロスイッチＳＷ２Ａ、ＳＷ２ＢおよびスイッチＳＷ１２Ａ、ＳＷ１２Ｂは常時オフすることができる。
　そして、オートゼロスイッチＳＷ１Ａ、ＳＷ１Ｂがオンすることにより、コンパレータＣＭ'のオートゼロ期間ＡＺ１が設定される。このとき、Ｐ相セトリング期間ＰＳは、オートゼロ期間ＡＺ１中に設定される。
　今回のオートゼロ期間ＡＺ１と次回のオートゼロ期間ＡＺ１との間に今回のＰ相ＡＤ変換期間ＰＡ、転送期間Ｋ、Ｄ相セトリング期間ＤＳおよびＤ相ＡＤ変換期間ＤＡが順次設定される。今回のＰ相ＡＤ変換期間ＰＡからＤ相ＡＤ変換期間ＤＡまでの間の期間ＡＫにコンパレータＣＭ１が使用中となる。
　図２８は、第１１の実施の形態に係る固体撮像装置のＣＤＳ処理の動作を示すタイミングチャートである。なお、同図では、各４画素共有セルＣＥＬ１からＣＥＬ４のキャパシタに保持された電荷の転送期間にＡＤ変換を待機させる例を示した。
　同図において、各４画素共有セルＣＥＬ１からＣＥＬ４のキャパシタに保持された電荷の転送期間にＡＤ変換を待機させる処理では、上述の第１の実施の形態のＰ相レジスタ１６１、１６２のうち、Ｐ相レジスタ１６１のみ使用され、Ｐ相レジスタ１６２は使用されない。
　このとき、各４画素共有セルＣＥＬ１、ＣＥＬ２の各画素のＰ相ＡＤ変換期間ＰＡにＰ相カウント期間ＣＴ１が設けられる。各４画素共有セルＣＥＬ１、ＣＥＬ２の各画素のＤ相ＡＤ変換期間ＤＡにＤ相カウント期間ＣＴ３が設けられる。
　各４画素共有セルＣＥＬ１、ＣＥＬ２の各画素のＰ相カウント期間ＣＴ１の完了後にＰ相ＡＤ変換結果ＰＮ１がＰ相レジスタ１６１に格納される（ＳＴ１）。各４画素共有セルＣＥＬ１、ＣＥＬ２の各画素のＤ相カウント期間ＣＴ３の完了後にＣＤＳ計算が実施され、ＣＤＳ処理結果ＣＳ１が出力レジスタ１６４に格納される（ＳＴ３）。このとき、各ＣＤＳ処理結果ＣＳ１の格納タイミングＳＴ３の間に各ＣＤＳ処理結果ＣＳ１の読出し期間ＲＤが設定される。
　このように、上述の第１１の実施の形態では、同一カラムで異なるロウの４画素共有セルＣＥＬのリセット期間Ｒ、Ｐ相セトリング期間ＰＳおよびＰ相ＡＤ変換期間ＰＡを転送期間Ｋと重複させる処理と重複させない処理とを切り替え可能とする。これにより、撮像環境などに応じて低消費電力動作と高フレームレート動作とを切り替えることが可能となる。
　＜１２．第１２の実施の形態＞
　上述の第６の実施の形態では、チャージドメインが適用された４画素共有セルについて、同一カラムで異なるロウの画素から読み出された画素信号を時分割的にＡＤ変換した。この第１２の実施の形態では、画素がマトリックス状に配列された画素アレイ部が設けられた半導体チップを積層化する。
　図２９は、第５の実施の形態に係る画素アレイ部の積層例を示す斜視図である。
　同図において、固体撮像装置は、半導体チップ９２１、９２２を備える。半導体チップ９２２は、半導体チップ９２１上に積層される。
　半導体チップ９２２には、画素アレイ部９２３が形成される。画素アレイ部９２３には、画素９３１がロウ方向およびカラム方向にマトリックス状に配置される。画素９３１は、図３の画素ＰＩＸ１、ＰＩＸ２を設けてもよいし、図１８の４画素共有セルＣＥＬを設けてもよいし、図２２の２画素共有セルＣＥＬを設けてもよい。画素アレイ部９２３の周辺には、パッド電極９３２およびビア電極９３３が形成される。ビア電極９３３は、半導体チップ９２２を貫通し、半導体チップ９２１、９２２同士を電気的に接続することができる。
　半導体チップ９２１には、周辺回路９２４が形成される。周辺回路９２４には、カラム読出し回路９２５、カラムＡＤＣ９２６、通信インタフェース９２７および発振回路９２８が形成される。カラム読出し回路９２５およびカラムＡＤＣ９２６は、画素アレイ部９２３のカラム方向の両側の位置に対応するように形成してもよい。カラムＡＤＣ９２６には、上述の第１から第１１の実施の形態のいずれかのＡＤ変換部を設けることができる。
　半導体チップ９２１、９２２は、直接接合してもよい。半導体チップ９２１、９２２の直接接合では、ハイブリッドボンディングを用いることができる。このとき、半導体チップ９２１、９２２は、Ｃｕ－Ｃｕ接続に基づいて電気的に接続してもよい。半導体チップ９２１、９２２に用いられる半導体基板の材料は、Ｓｉでもよいし、ＩｎＧａＡｓでもよいし、ＩｎＰでもよい。
　このように、上述の第１２の実施の形態では、画素アレイ部９２３が形成される半導体チップ９２２を、周辺回路９２４が形成される半導体チップ９２１上に積層する。これにより、固体撮像装置が形成された半導体チップの実装面積の増大を抑制しつつ、固体撮像装置の感度を増大させることが可能となる。
　＜１３．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図３０は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図３０に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であってもよいし、赤外線等の非可視光であってもよい。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図３０の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図３１は、撮像部１２０３１の設置位置の例を示す図である。
　図３１では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図３１には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、例えば、上述の実施の形態の撮像装置は、撮像部１２０３１に適用することができる。車両制御システム１２０００に本開示に係る技術を適用することにより、チャージドメイン型グローバルシャッタ方式において、画素の構成を変更することなく、フレームレートを向上させることができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。また、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）光電変換した電荷を転送して保持可能な画素と、
　同一カラムで異なるロウの画素から読み出された画素信号のＡＤ（Analog to Digital）変換を時分割的に切替可能なＡＤ変換部と
を備える撮像装置。
（２）前記画素は、
　光電変換部と、
　前記光電変換部にて光電変換された電荷を保持するキャパシタと、
　前記光電変換部にて光電変換された電荷を前記キャパシタに転送する第１転送トランジスタと、
　前記キャパシタに保持された電荷をフローティングディフュージョンに転送する第２転送トランジスタと、
　前記フローティングディフュージョンに転送された電荷に基づいて前記画素信号を出力する出力トランジスタと、
　前記画素信号の出力を選択する選択トランジスタと
を備える前記（１）に記載の撮像装置。
（３）前記ＡＤ変換部は、
　第１カラムで第１ロウの第１画素のキャパシタに保持された電荷がフローティングディフュージョンに転送される転送期間と重複するＡＤ変換期間に前記第１カラムで第２ロウの第２画素から読み出された画素信号のＡＤ変換を実施する
前記（２）に記載の撮像装置。
（４）前記画素信号をカラム方向に伝送する垂直信号線と、
　前記垂直信号線に入力が接続される第１コンパレータと、
　前記垂直信号線に入力が接続される第２コンパレータと
を備える前記（３）に記載の撮像装置。
（５）前記第１コンパレータのオートゼロ動作後に前記第１コンパレータにて前記第１画素から読み出された画素信号のＰ相のＡＤ変換が実施され、
　前記第１画素から読み出された画素信号のＰ相のＡＤ変換の実施後に前記第２コンパレータのオートゼロ動作が実施され、
　前記第２コンパレータのオートゼロ動作後に前記第２コンパレータにて前記第２画素から読み出された画素信号のＰ相のＡＤ変換が実施され、
　前記第２画素から読み出された画素信号のＰ相のＡＤ変換の実施後に前記第１コンパレータにて前記第１画素から読み出された画素信号のＤ相のＡＤ変換が実施され、
　前記第１画素から読み出された画素信号のＤ相のＡＤ変換の実施後に前記第２コンパレータにて前記第２画素から読み出された画素信号のＤ相のＡＤ変換が実施される
前記（４）に記載の撮像装置。
（６）前記第１コンパレータのＡＤ変換中に前記第２コンパレータのＡＤ変換は待機され、
　前記第２コンパレータのＡＤ変換中に前記第１コンパレータのＡＤ変換は待機される
前記（５）に記載の撮像装置。
（７）前記画素信号をカラム方向に伝送する垂直信号線と、
　前記垂直信号線に入力が接続されるコンパレータと、
　前記コンパレータの入力と前記垂直信号線との間に接続された第１スイッチと、
　前記コンパレータの入力と前記垂直信号線との間に接続された第２スイッチと
を備える前記（３）に記載の撮像装置。
（８）前記第１スイッチがオン、前記第２スイッチがオフしているときに、前記第１画素から読み出された画素信号のＡＤ変換が実施され、
　前記第１スイッチがオフ、前記第２スイッチがオンしているときに、前記第２画素から読み出された画素信号のＡＤ変換が前記コンパレータにて実施される
前記（７）に記載の撮像装置。
（９）前記画素信号をカラム方向に伝送する垂直信号線と、
　前記垂直信号線に第１入力および第２入力が接続されるコンパレータとを備え、
　前記コンパレータは、
　第１トランジスタと、
　第２トランジスタと、
　前記第１トランジスタおよび前記第２トランジスタのそれぞれと差動対を構成可能な第３トランジスタと、
　前記第１トランジスタおよび前記第２トランジスタのそれぞれと差動対を構成可能な第４トランジスタと、
　前記第１トランジスタに直列に接続された第１スイッチと、
　前記第２トランジスタに直列に接続された第２スイッチと、
　前記第３トランジスタに直列に接続された第３スイッチと、
　前記第４トランジスタに直列に接続された第４スイッチと
を備える前記（３）に記載の撮像装置。
（１０）前記第１トランジスタのゲートに直列に接続された第１キャパシタと、
　前記第２トランジスタのゲートに直列に接続された第２キャパシタと、
　前記第３トランジスタのゲートに直列に接続された第３キャパシタと、
　前記第４トランジスタのゲートに直列に接続された第４キャパシタと、
　前記第１トランジスタのゲートと前記第１スイッチとの間に接続された第１オートゼロスイッチと、
　前記第２トランジスタのゲートと前記第２スイッチとの間に接続された第２オートゼロスイッチと、
　前記第３トランジスタのゲートとドレインとの間に接続された第３オートゼロスイッチと、
　前記第４トランジスタのゲートとドレインとの間に接続された第４オートゼロスイッチと
を備える前記（９）に記載の撮像装置。
（１１）前記第１スイッチおよび前記第３スイッチがオン、前記第２スイッチおよび前記第４スイッチがオフしているときに、前記第１オートゼロスイッチおよび前記第３オートゼロスイッチがオンしてオートゼロ動作が実施された後に前記コンパレータにて前記第１画素から読み出された画素信号のＰ相のＡＤ変換が実施され、
　前記第１スイッチおよび前記第３スイッチがオフ、前記第２スイッチおよび前記第４スイッチがオンしているときに、前記第２オートゼロスイッチおよび前記第４オートゼロスイッチがオンしてオートゼロ動作が実施された後に前記コンパレータにて前記第２画素から読み出された画素信号のＰ相のＡＤ変換が実施され、
　前記第１スイッチおよび前記第３スイッチがオン、前記第２スイッチおよび前記第４スイッチがオフしているときに、前記コンパレータにて前記第１画素から読み出された画素信号のＤ相のＡＤ変換が実施され、
　前記第１スイッチおよび前記第３スイッチがオフ、前記第２スイッチおよび前記第４スイッチがオンしているときに、前記コンパレータにて前記第２画素から読み出された画素信号のＤ相のＡＤ変換が実施される
前記（１０）に記載の撮像装置。
（１２）前記第１画素から読み出された画素信号のＰ相のＡＤ変換結果を保持する第１Ｐ相レジスタと、
　前記第２画素から読み出された画素信号のＰ相のＡＤ変換結果を保持する第２Ｐ相レジスタと、
　前記第１Ｐ相レジスタに保持された前記第１画素から読み出された画素信号のＰ相のＡＤ変換結果と前記ＡＤ変換部から出力された前記第１画素から読み出された画素信号のＤ相のＡＤ変換結果とに基づいて第１ＣＤＳ（Correlated Double Sampling）処理を実施し、前記第２Ｐ相レジスタに保持された前記第２画素から読み出された画素信号のＰ相のＡＤ変換結果と前記ＡＤ変換部から出力された前記第２画素から読み出された画素信号のＤ相のＡＤ変換結果とに基づいて第２ＣＤＳ処理を実施するＣＤＳ処理部と
をさらに備える前記（３）から（１１）のいずれかに記載の撮像装置。
（１３）前記画素は、グローバルシャッタ動作に基づいて、前記光電変換した電荷を転送して保持する
前記（１）から（１２）のいずれかに記載の撮像装置。
（１４）第１トランジスタと、
　第２トランジスタと、
　前記第１トランジスタおよび前記第２トランジスタのそれぞれと差動対を構成可能な第３トランジスタと、
　前記第１トランジスタおよび前記第２トランジスタのそれぞれと差動対を構成可能な第４トランジスタと、
　前記第１トランジスタに直列に接続された第１スイッチと、
　前記第２トランジスタに直列に接続された第２スイッチと、
　前記第３トランジスタに直列に接続された第３スイッチと、
　前記第４トランジスタに直列に接続された第４スイッチと
を備えるコンパレータ。
（１５）前記第１トランジスタのゲートに第１キャパシタが直列に接続され、
　前記第２トランジスタのゲートに第２キャパシタが直列に接続され、
　前記第３トランジスタのゲートに第３キャパシタが直列に接続され、
　前記第４トランジスタのゲートに第４キャパシタが直列に接続され、
　前記第１トランジスタのゲートと前記第１スイッチとの間に第１オートゼロスイッチが接続され、
　前記第２トランジスタのゲートと前記第２スイッチとの間に第２オートゼロスイッチが接続され、
　前記第３トランジスタのゲートとドレインとの間に第３オートゼロスイッチが接続され、
　前記第４トランジスタのゲートとドレインとの間に第４オートゼロスイッチが接続される
前記（１４）に記載のコンパレータ。
（１６）前記第１スイッチおよび前記第３スイッチがオンされる時は、前記第２スイッチおよび前記第４スイッチはオフされ、
　前記第１スイッチおよび前記第３スイッチがオフされる時は、前記第２スイッチおよび前記第４スイッチはオンされる
前記（１５）に記載のコンパレータ。
（１７）前記第１スイッチおよび前記第３スイッチがオンされている時に、前記第１オートゼロスイッチおよび前記第３オートゼロスイッチがオンされ、
　前記第２スイッチおよび前記第４スイッチがオンされている時に、前記第２オートゼロスイッチおよび前記第４オートゼロスイッチがオンされる
前記（１６）に記載のコンパレータ。
（１８）前記第１トランジスタのゲートおよび前記第２トランジスタのゲートは、同一の信号線に接続され、
　前記第３トランジスタのゲートおよび前記第４トランジスタのゲートは、同一の参照信号が入力される
前記（１４）から（１７）のいずれかに記載のコンパレータ。
（１９）第１カラムで第１ロウの第１画素は、光電変換した電荷を前記第１画素内のキャパシタに転送して保持し、
　第１カラムで第２ロウの第２画素は、光電変換した電荷を前記第２画素内のキャパシタに転送して保持し、
　ＡＤ変換部は、前記第１画素のキャパシタに保持された電荷がフローティングディフュージョンに転送される転送期間と重複するＡＤ変換期間に前記第２画素から読み出された画素信号のＡＤ変換を実施する
撮像方法。
　１００　撮像装置
　１０１　光学系
　１０２　固体撮像装置
　１０３　撮像制御部
　１０４　画像処理部
　１０５　記憶部
　１０６　表示部
　１０７　操作部
　１０８　バス
　１１１　画素アレイ部
　１１２　垂直走査回路
　１１３　カラム読出し回路
　１１４　カラム信号処理部
　１１５　水平走査回路
　１１６　制御回路
　ＰＩＸ１、ＰＩＸ２　画素
　ＨＳＬ　水平駆動線
　ＶＳＬ　垂直信号線
　ＰＤ１、ＰＤ２　フォトダイオード
　ＦＤ１、ＦＤ２　フローティングディフュージョン
　ＣＡ１、ＣＡ２　キャパシタ
　１２２、２２２　オーバーフロー制御トランジスタ
　１２３、１２４、２２３、２２４　転送トランジスタ
　１２５、２２５　リセットトランジスタ
　１２６、２２６　出力トランジスタ
　１２７、２２７　選択トランジスタ
　１３１－１から１３１－３　比較部
　１３２－１から１３２－３　カウンタ

Claims (19)

  1. 　光電変換した電荷を転送して保持可能な画素と、
    　同一カラムで異なるロウの画素から読み出された画素信号のＡＤ（Analog to Digital）変換を時分割的に切替可能なＡＤ変換部と
    を備える撮像装置。
  2. 　前記画素は、
    　光電変換部と、
    　前記光電変換部にて光電変換された電荷を保持するキャパシタと、
    　前記光電変換部にて光電変換された電荷を前記キャパシタに転送する第１転送トランジスタと、
    　前記キャパシタに保持された電荷をフローティングディフュージョンに転送する第２転送トランジスタと、
    　前記フローティングディフュージョンに転送された電荷に基づいて前記画素信号を出力する出力トランジスタと、
    　前記画素信号の出力を選択する選択トランジスタと
    を備える請求項１に記載の撮像装置。
  3. 　前記ＡＤ変換部は、
    　第１カラムで第１ロウの第１画素のキャパシタに保持された電荷がフローティングディフュージョンに転送される転送期間と重複するＡＤ変換期間に前記第１カラムで第２ロウの第２画素から読み出された画素信号のＡＤ変換を実施する
    請求項２に記載の撮像装置。
  4. 　前記画素信号をカラム方向に伝送する垂直信号線と、
    　前記垂直信号線に入力が接続される第１コンパレータと、
    　前記垂直信号線に入力が接続される第２コンパレータと
    を備える請求項３に記載の撮像装置。
  5. 　前記第１コンパレータのオートゼロ動作後に前記第１コンパレータにて前記第１画素から読み出された画素信号のＰ相のＡＤ変換が実施され、
    　前記第１画素から読み出された画素信号のＰ相のＡＤ変換の実施後に前記第２コンパレータのオートゼロ動作が実施され、
    　前記第２コンパレータのオートゼロ動作後に前記第２コンパレータにて前記第２画素から読み出された画素信号のＰ相のＡＤ変換が実施され、
    　前記第２画素から読み出された画素信号のＰ相のＡＤ変換の実施後に前記第１コンパレータにて前記第１画素から読み出された画素信号のＤ相のＡＤ変換が実施され、
    　前記第１画素から読み出された画素信号のＤ相のＡＤ変換の実施後に前記第２コンパレータにて前記第２画素から読み出された画素信号のＤ相のＡＤ変換が実施される
    請求項４に記載の撮像装置。
  6. 　前記第１コンパレータのＡＤ変換中に前記第２コンパレータのＡＤ変換は待機され、
    　前記第２コンパレータのＡＤ変換中に前記第１コンパレータのＡＤ変換は待機される
    請求項５に記載の撮像装置。
  7. 　前記画素信号をカラム方向に伝送する垂直信号線と、
    　前記垂直信号線に入力が接続されるコンパレータと、
    　前記コンパレータの入力と前記垂直信号線との間に接続された第１スイッチと、
    　前記コンパレータの入力と前記垂直信号線との間に接続された第２スイッチと
    を備える請求項３に記載の撮像装置。
  8. 　前記第１スイッチがオン、前記第２スイッチがオフしているときに、前記第１画素から読み出された画素信号のＡＤ変換が実施され、
    　前記第１スイッチがオフ、前記第２スイッチがオンしているときに、前記第２画素から読み出された画素信号のＡＤ変換が前記コンパレータにて実施される
    請求項７に記載の撮像装置。
  9. 　前記画素信号をカラム方向に伝送する垂直信号線と、
    　前記垂直信号線に第１入力および第２入力が接続されるコンパレータとを備え、
    　前記コンパレータは、
    　第１トランジスタと、
    　第２トランジスタと、
    　前記第１トランジスタおよび前記第２トランジスタのそれぞれと差動対を構成可能な第３トランジスタと、
    　前記第１トランジスタおよび前記第２トランジスタのそれぞれと差動対を構成可能な第４トランジスタと、
    　前記第１トランジスタに直列に接続された第１スイッチと、
    　前記第２トランジスタに直列に接続された第２スイッチと、
    　前記第３トランジスタに直列に接続された第３スイッチと、
    　前記第４トランジスタに直列に接続された第４スイッチと
    を備える請求項３に記載の撮像装置。
  10. 　前記第１トランジスタのゲートに直列に接続された第１キャパシタと、
    　前記第２トランジスタのゲートに直列に接続された第２キャパシタと、
    　前記第３トランジスタのゲートに直列に接続された第３キャパシタと、
    　前記第４トランジスタのゲートに直列に接続された第４キャパシタと、
    　前記第１トランジスタのゲートと前記第１スイッチとの間に接続された第１オートゼロスイッチと、
    　前記第２トランジスタのゲートと前記第２スイッチとの間に接続された第２オートゼロスイッチと、
    　前記第３トランジスタのゲートとドレインとの間に接続された第３オートゼロスイッチと、
    　前記第４トランジスタのゲートとドレインとの間に接続された第４オートゼロスイッチと
    を備える請求項９に記載の撮像装置。
  11. 　前記第１スイッチおよび前記第３スイッチがオン、前記第２スイッチおよび前記第４スイッチがオフしているときに、前記第１オートゼロスイッチおよび前記第３オートゼロスイッチがオンしてオートゼロ動作が実施された後に前記コンパレータにて前記第１画素から読み出された画素信号のＰ相のＡＤ変換が実施され、
    　前記第１スイッチおよび前記第３スイッチがオフ、前記第２スイッチおよび前記第４スイッチがオンしているときに、前記第２オートゼロスイッチおよび前記第４オートゼロスイッチがオンしてオートゼロ動作が実施された後に前記コンパレータにて前記第２画素から読み出された画素信号のＰ相のＡＤ変換が実施され、
    　前記第１スイッチおよび前記第３スイッチがオン、前記第２スイッチおよび前記第４スイッチがオフしているときに、前記コンパレータにて前記第１画素から読み出された画素信号のＤ相のＡＤ変換が実施され、
    　前記第１スイッチおよび前記第３スイッチがオフ、前記第２スイッチおよび前記第４スイッチがオンしているときに、前記コンパレータにて前記第２画素から読み出された画素信号のＤ相のＡＤ変換が実施される
    請求項１０に記載の撮像装置。
  12. 　前記第１画素から読み出された画素信号のＰ相のＡＤ変換結果を保持する第１Ｐ相レジスタと、
    　前記第２画素から読み出された画素信号のＰ相のＡＤ変換結果を保持する第２Ｐ相レジスタと、
    　前記第１Ｐ相レジスタに保持された前記第１画素から読み出された画素信号のＰ相のＡＤ変換結果と前記ＡＤ変換部から出力された前記第１画素から読み出された画素信号のＤ相のＡＤ変換結果とに基づいて第１ＣＤＳ（Correlated Double Sampling）処理を実施し、前記第２Ｐ相レジスタに保持された前記第２画素から読み出された画素信号のＰ相のＡＤ変換結果と前記ＡＤ変換部から出力された前記第２画素から読み出された画素信号のＤ相のＡＤ変換結果とに基づいて第２ＣＤＳ処理を実施するＣＤＳ処理部と
    をさらに備える請求項３に記載の撮像装置。
  13. 　前記画素は、グローバルシャッタ動作に基づいて、前記光電変換した電荷を転送して保持する
    請求項１に記載の撮像装置。
  14. 　第１トランジスタと、
    　第２トランジスタと、
    　前記第１トランジスタおよび前記第２トランジスタのそれぞれと差動対を構成可能な第３トランジスタと、
    　前記第１トランジスタおよび前記第２トランジスタのそれぞれと差動対を構成可能な第４トランジスタと、
    　前記第１トランジスタに直列に接続された第１スイッチと、
    　前記第２トランジスタに直列に接続された第２スイッチと、
    　前記第３トランジスタに直列に接続された第３スイッチと、
    　前記第４トランジスタに直列に接続された第４スイッチと
    を備えるコンパレータ。
  15. 　前記第１トランジスタのゲートに第１キャパシタが直列に接続され、
    　前記第２トランジスタのゲートに第２キャパシタが直列に接続され、
    　前記第３トランジスタのゲートに第３キャパシタが直列に接続され、
    　前記第４トランジスタのゲートに第４キャパシタが直列に接続され、
    　前記第１トランジスタのゲートと前記第１スイッチとの間に第１オートゼロスイッチが接続され、
    　前記第２トランジスタのゲートと前記第２スイッチとの間に第２オートゼロスイッチが接続され、
    　前記第３トランジスタのゲートとドレインとの間に第３オートゼロスイッチが接続され、
    　前記第４トランジスタのゲートとドレインとの間に第４オートゼロスイッチが接続される
    請求項１４に記載のコンパレータ。
  16. 　前記第１スイッチおよび前記第３スイッチがオンされる時は、前記第２スイッチおよび前記第４スイッチはオフされ、
    　前記第１スイッチおよび前記第３スイッチがオフされる時は、前記第２スイッチおよび前記第４スイッチはオンされる
    請求項１５に記載のコンパレータ。
  17. 　前記第１スイッチおよび前記第３スイッチがオンされている時に、前記第１オートゼロスイッチおよび前記第３オートゼロスイッチがオンされ、
    　前記第２スイッチおよび前記第４スイッチがオンされている時に、前記第２オートゼロスイッチおよび前記第４オートゼロスイッチがオンされる
    請求項１６に記載のコンパレータ。
  18. 　前記第１トランジスタのゲートおよび前記第２トランジスタのゲートは、同一の信号線に接続され、
    　前記第３トランジスタのゲートおよび前記第４トランジスタのゲートは、同一の参照信号が入力される
    請求項１４に記載のコンパレータ。
  19. 　第１カラムで第１ロウの第１画素は、光電変換した電荷を前記第１画素内のキャパシタに転送して保持し、
    　第１カラムで第２ロウの第２画素は、光電変換した電荷を前記第２画素内のキャパシタに転送して保持し、
    　ＡＤ変換部は、前記第１画素のキャパシタに保持された電荷がフローティングディフュージョンに転送される転送期間と重複するＡＤ変換期間に前記第２画素から読み出された画素信号のＡＤ変換を実施する
    撮像方法。
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