WO2025057727A1 - 半導体装置及び時間計測方法 - Google Patents

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WO2025057727A1
WO2025057727A1 PCT/JP2024/030572 JP2024030572W WO2025057727A1 WO 2025057727 A1 WO2025057727 A1 WO 2025057727A1 JP 2024030572 W JP2024030572 W JP 2024030572W WO 2025057727 A1 WO2025057727 A1 WO 2025057727A1
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WO
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memory cells
value
initial
inversions
bit values
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Pending
Application number
PCT/JP2024/030572
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English (en)
French (fr)
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啓三 平賀
隆志 池内
建太朗 東
宏子 桝田
匡亮 谷本
哲広 鈴木
和宏 別所
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Sony Semiconductor Solutions Corp
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Sony Semiconductor Solutions Corp
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    • G—PHYSICS
    • G04—HOROLOGY
    • G04F—TIME-INTERVAL MEASURING
    • G04F3/00—Apparatus which can be set and started to measure-off predetermined or adjustably-fixed time intervals with driving mechanisms, e.g. dosimeters with clockwork
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down

Definitions

  • This disclosure relates to a semiconductor device and a time measurement method.
  • Patent Document 1 discloses a technology for providing a backup battery in a semiconductor device equipped with an RTC circuit for providing a time measurement function, to supply power to the RTC circuit and keep it running even when the main power supply is off.
  • One aspect of the present disclosure maintains the time measurement function regardless of the presence or absence of power.
  • a semiconductor device includes a plurality of memory cells each including a magnetic tunnel junction element, and a determination unit that determines an inversion number, which is the number of memory cells among the plurality of memory cells whose bit values have been inverted from their initial values over time.
  • a time measurement method includes determining an inversion number, which is the number of memory cells whose bit values have inverted from an initial value over time, among a plurality of memory cells each including a magnetic tunnel junction element.
  • FIG. 1 is a diagram showing an example of a schematic configuration of a semiconductor device according to an embodiment
  • FIG. 13 is a diagram illustrating an example of an initial pattern
  • 1A and 1B are diagrams illustrating an example of a process (time measurement method) executed in a semiconductor device.
  • FIG. 13 is a diagram showing an example of a schematic configuration of a semiconductor device according to a modified example.
  • 1A and 1B are diagrams illustrating an example of a process (time measurement method) executed in a semiconductor device.
  • FIG. 4 is a diagram illustrating an example of a circuit of a timer unit.
  • FIG. 4 is a diagram illustrating an example of a circuit of a timer unit.
  • FIG. 4 is a diagram illustrating an example of a circuit of a timer unit.
  • the semiconductor device 1 is a diagram showing an example of a schematic configuration of a semiconductor device according to an embodiment of the present invention.
  • the semiconductor device 1 includes a timer unit 2, a storage unit 4, a control unit 5, a determination unit 6, and a system unit 7.
  • the timer unit 2 includes a plurality of memory cells 3.
  • N memory cells 3 are exemplified as the plurality of memory cells 3. To distinguish between the memory cells 3, they are illustrated as memory cell 3-1, memory cell 3-2, memory cell 3-N, etc. When no particular distinction is made between them, they are simply referred to as memory cells 3.
  • Each of the N memory cells 3 includes an MTJ element 30.
  • the MTJ element 30 is a magnetic tunnel junction element. Examples of the MTJ element 30 include a spin transfer torque (STT) type MTJ element and a spin orbit torque (SOT) type MTJ element.
  • STT spin transfer torque
  • SOT spin orbit torque
  • the resistance value of the MTJ element 30 changes between a low resistance value and a high resistance value.
  • the memory cell 3 has a bit value of "1" or "0" depending on the resistance value of the MTJ element 30.
  • a bit value is written to the memory cell 3 by setting the resistance value of the MTJ element 30 in the memory cell 3 to either a low resistance value or a high resistance value.
  • the bit value written to the memory cell 3 can be read at any timing. Various known methods may be used for writing and reading.
  • a memory cell 3 into which a bit value has been written will continue to maintain the same bit value for a certain amount of time (period), but after a longer period of time, the bit value may reverse from its original value (initial value). This phenomenon does not depend on whether the power supply to the semiconductor device 1 is on or off. In other words, regardless of whether there is a power supply or not, the bit value of the memory cell 3 may reverse from its initial value over time.
  • the number of memory cells 3 whose bit values are inverted from the initial value is also referred to as the inversion number K.
  • the time required for K memory cells 3 out of N memory cells 3 to be inverted is referred to as the timer time T.
  • the timer time T depends on the retention characteristics of the MTJ element 30, and the retention characteristics are represented probabilistically by an exponential distribution.
  • the average value of the timer time T (which can also be called an expected value, etc.) is referred to as the average value ⁇ T .
  • the average value ⁇ T is expressed by the following formula (1).
  • ⁇ can also be called a relaxation time or the like, and is determined by an index ⁇ of the thermal stability of the MTJ element 30. Specifically, ⁇ is expressed as in the following formula (2) using ⁇ and a constant ⁇ 0 .
  • the number N of memory cells 3 can be designed and the number of inversions K can be set so that a desired average value ⁇ T can be obtained based on the thermal stability index ⁇ of the memory cells 3.
  • the specific length of the average value ⁇ T is not particularly limited, but it can be, for example, one year, two years, or the like, or it can be shorter or longer.
  • the memory unit 4 stores information used in the semiconductor device 1. Examples of information stored in the memory unit 4 include an initial pattern 41, a determination result 42, and a flag 43.
  • the control unit 5 controls the timer unit 2.
  • the control of the timer unit 2 by the control unit 5 includes initialization of the timer unit 2. Specifically, the control unit 5 writes an initial value to each of the N memory cells 3, thereby initializing the bit value of each of the N memory cells 3.
  • control unit 5 initializes the timer unit 2 according to the initial pattern 41 stored in the memory unit 4.
  • the initial pattern 41 describes the initial value of each bit value of the N memory cells 3. The explanation will be given with reference to FIG. 2 as well.
  • FIG. 2 is a diagram showing examples of initial patterns.
  • the initial pattern 41 describes, for each of the N memory cells 3, the memory cell 3 and the initial bit value in association with each other. Note that memory cell 3-N-5 in the diagram indicates the N-5th (N minus 5) memory cell 3. The same is true for memory cells 3-N-4 to 3-N-1.
  • Three initial patterns are shown as examples in FIG. 2: initial pattern 41A, initial pattern 41B, and initial pattern 41C.
  • Initial pattern 41A is a pattern that contains only the initial value "1". In initial pattern 41A, the initial values of all N memory cells 3 are "1".
  • Initial pattern 41B is a pattern that includes only the initial value "0". In initial pattern 41B, the initial values of all N memory cells 3 are "0".
  • Initial pattern 41C is a pattern that contains a mixture of initial values "1" and "0".
  • the illustrated initial pattern 41C alternates between “1” and "0".
  • the initial values "1" and “0” may be written so as to be mixed in various ways.
  • an initial pattern 41 as described above is prepared in advance and stored in the memory unit 4.
  • the control unit 5 initializes the timer unit 2 so that the bit value of each of the N memory cells 3 becomes the corresponding initial value in the initial pattern 41.
  • the determination unit 6 determines the number of memory cells 3 whose bit values have been inverted from their initial values over time, that is, the inversion number K, out of the N memory cells 3.
  • the determination unit 6 reads out the bit value of each of the N memory cells 3.
  • the determination unit 6 counts the number of inversions K based on the result of comparing the bit value of each of the N memory cells 3 that have been read out with the corresponding initial value in the initial pattern 41.
  • the determination unit 6 counts the number of memory cells 3 among the N memory cells 3 whose bit value is "0" as the inversion number K. Conversely, if all of the N memory cells 3 have an initial value of "0", the determination unit 6 counts the number of memory cells 3 among the N memory cells 3 whose bit value is "1" as the inversion number K.
  • the function of the determination unit 6 may be realized by hardware such as a circuit, or by software.
  • the determination unit 6 includes a count circuit 60 that counts the number of inversions K. Any circuit configuration capable of counting the number of inversions K may be adopted.
  • the count circuit 60 includes an EXOR circuit that outputs the exclusive OR of the bit value of the read memory cell 3 and the corresponding initial value in the initial pattern 41. The total value of the exclusive OR of the bit values of each of the N memory cells 3 is counted as the number of inversions K.
  • the determination of the number of inversions K by the determination unit 6 may be a threshold determination.
  • the threshold set for the number of inversions K is referred to as the threshold Kth.
  • the threshold Kth may be set to the same value as the number of inversions K determined by substituting a desired value for the average value ⁇ T in the above-mentioned formula (1).
  • the determination unit 6 determines whether the inversion count K is greater than the threshold value Kth (whether K>Kth).
  • the inversion count K being greater than the threshold value Kth indicates that the timer time T has elapsed since the initialization of the timer unit 2.
  • the result of the judgment by the judgment unit 6 is stored in the memory unit 4 as the judgment result 42.
  • the judgment result 42 includes information such as the bit value of each of the N memory cells 3 that were read, the number of inversions K that was counted, and whether or not the number of inversions K is greater than the threshold value Kth.
  • Flag 43 may be updated according to judgment result 42.
  • Flag 43 indicates whether or not the inversion count K is greater than threshold value Kth, i.e., whether or not timer time T has elapsed since initialization of timer unit 2.
  • the specific configuration of the system unit 7 is not particularly limited, and it need only be designed to perform the above-mentioned operations.
  • the design may be a hardware design, a software design, or a combination of hardware design and software design.
  • the determination unit 6 determines the inversion number K, which is the number of memory cells 3 whose bit values have been inverted from their initial values over time, among the N memory cells 3. More specifically, the determination unit 6 determines whether the inversion number K is greater than a threshold value Kth.
  • the fact that the inversion number K is greater than the threshold value Kth means that the timer time T has elapsed since the initialization of the timer unit 2. In other words, a time measurement function is provided.
  • bit value may be inverted from the initial value over time, even if the power supply to the semiconductor device 1 is completely cut off. Therefore, the semiconductor device 1 can maintain the time measurement function regardless of the presence or absence of power.
  • FIG. 3 is a diagram showing an example of processing (time measurement method) executed in a semiconductor device. Explanations of content that overlap with the above will be omitted as appropriate.
  • the processing of this flowchart is executed when checking whether or not timer time T has elapsed since the initialization of timer section 2 of semiconductor device 1. There are no particular limitations on when the processing is executed, but the processing may be executed, for example, when the power supply of semiconductor device 1 is turned on.
  • step S2 a judgment command is issued.
  • the system unit 7 issues a judgment command to the judgment unit 6.
  • step S3 the bit values are read.
  • the determination unit 6 reads the bit values of each of the N memory cells 3.
  • step S4 the number of inversions K is counted.
  • the determination unit 6 counts the number of inversions K based on the result of comparing the bit values of each of the N memory cells 3 read in the previous step S3 with the corresponding initial values in the initial pattern 41.
  • step S5 it is determined whether the number of inversions K is greater than the threshold value Kth.
  • the determination unit 6 determines whether the number of inversions K counted in the previous step S4 is greater than the threshold value Kth. If the number of inversions K is greater than the threshold value Kth (step S5: Yes), processing proceeds to step S7. If not (step S5: No), processing proceeds to step S6.
  • step S6 the judgment result 42 is stored.
  • the judgment unit 6 stores the result of the judgment in the storage unit 4 as the judgment result 42.
  • the judgment result 42 includes information such as the bit value of each of the N memory cells 3 that were read, the number of inversions K that was counted, and whether or not the number of inversions K is greater than the threshold value Kth.
  • step S6 or step S7 After step S6 or step S7 is completed, the processing of the flowchart ends.
  • the process of the above flowchart is called at any timing, and the above steps S1 to S7 are repeated the number of times it is called.
  • the determination unit 6 repeatedly reads the bit values of each of the N memory cells 3, counts the number of inversions K, and determines whether the number of inversions K is greater than the threshold value Kth. When the number of inversions K becomes greater than the threshold value Kth and the flag 43 is activated, it indicates that the timer time T has elapsed since the initialization of the timer unit 2.
  • FIG. 4 is a diagram showing an example of a schematic configuration of a semiconductor device according to a modified example.
  • the judgment results 42 stored in the memory unit 4 include judgment results 42a and 42b.
  • the judgment result 42a is the judgment result (current judgment result) obtained by the judgment unit 6 reading the current (latest) bit value.
  • the judgment result 42a includes information such as the bit value of each of the N memory cells 3 read this time, the number of inversions K (the current number of inversions K), etc.
  • the judgment result 42b is a judgment result (previous judgment result) obtained by the judgment unit 6 reading out past bit values, more specifically, by reading out the previous bit values.
  • the judgment result 42b includes information such as the bit values of each of the N memory cells 3 previously read out, the number of inversions K (the previous number of inversions K), etc.
  • the control unit 5 corrects the bit values of at least some of the N memory cells 3. This correction is also simply called the correction of the timer unit 2.
  • the control unit 5 corrects the timer unit 2 so that the current reversal number K does not fall below the previous reversal number K. This makes it possible to eliminate (correct) the error of the reversal number K increasing over time.
  • the determination unit 6 determines whether the current reversal number K is equal to or greater than the previous reversal number K. If this is not the case, i.e., if the current reversal number K is less than the previous reversal number K, the determination unit 6 sends a correction command to the control unit 5.
  • the control unit 5 corrects the timer unit 2 in response to the correction command from the determination unit 6.
  • the correction command may be sent to the control unit 5 from the system unit 7.
  • the control unit 5 may correct the timer unit 2 by writing a value opposite to the initial value to the memory cell 3 to be corrected. For example, the control unit 5 writes a bit value of "0" to a memory cell 3 whose initial value is "1", or writes a bit value of "1" to a memory cell 3 whose initial value is "0".
  • the control unit 5 may correct the timer unit 2 so that the bit value of each of the N memory cells 3 becomes the same as the bit value of each of the memory cells 3 that was previously read.
  • the determination result 42b stored in the storage unit 4 may be referenced.
  • the control unit 5 corrects the timer unit 2 so that the bit value of each of the N memory cells 3 becomes the corresponding bit value in the determination result 42b.
  • the determination result 42a may be updated to reflect the correction result of the timer unit 2. Specifically, the determination result 42a is updated to include information such as the bit value of each of the N memory cells 3 after correction, the number of inversions K, etc. The update of the determination result 42a may be performed by the control unit 5 or by the determination unit 6.
  • control unit 5 corrects the timer unit 2 as described above, it is possible to eliminate errors such as the inversion number K increasing over time. It is possible to suppress a decrease in the accuracy of time measurement that may occur due to an error.
  • FIG. 5 is a diagram showing an example of the process (time measurement method) executed in a semiconductor device.
  • the processes in steps S1 to S4 are as previously described with reference to FIG. 3. After the process in step S4 is completed, the process proceeds to step S11.
  • step S11 it is determined whether the current reversal number K is equal to or greater than the previous reversal number K.
  • the determination unit 6 determines whether the reversal number K counted in the previous step S4 (the current reversal number K) is equal to or greater than the reversal number K (the previous reversal number K) indicated in the determination result 42b stored in the memory unit 4. If the current reversal number K is equal to or greater than the previous reversal number K (step S11: Yes), processing proceeds to step S5. If not, i.e., if the current reversal number K is less than the previous reversal number K (step S11: No), processing proceeds to step S12.
  • steps S5 to S7 is as previously described with reference to FIG. 3.
  • step S12 the timer unit 2 is corrected.
  • the determination unit 6 sends a correction command to the control unit 5.
  • the control unit 5 corrects the timer unit 2.
  • step S6 After step S6, step S7, or step S12 is completed, processing returns to step S2.
  • 6 to 8 are diagrams showing examples of the timer circuit. Note that the specific operation of the circuit can be understood by those skilled in the art who have seen the circuit configurations shown in the drawings, so detailed explanations will be omitted.
  • the timer unit 2 includes an NV-SRAM (non-volatile SRAM) circuit 8.
  • the illustrated NV-SRAM circuit 8 is provided across two memory cells 3.
  • the two memory cells 3 are illustrated as memory cells 3-1 and 3-2.
  • the MTJ element 30 of memory cell 3-1 is illustrated as MTJ element 30-1.
  • the MTJ element 30 of memory cell 3-2 is illustrated as MTJ element 30-2.
  • NV-SRAM circuit 8 includes a latch circuit.
  • the latch circuit is a flip-flop circuit, and its components are illustrated with reference numbers: transistor 81, inverter 82, inverter 83, and transistor 84.
  • the transistors are assumed to be field effect transistors (FETs).
  • FETs field effect transistors
  • the drain and source of a transistor are also called current terminals. When an element is connected to the current terminal of a transistor, it is also simply said to be connected to the transistor.
  • the gate of transistor 81 and the gate of transistor 84 are connected to the word line WL.
  • Inverter 82 is connected between transistor 81 and transistor 84.
  • Inverter 83 is connected in parallel to inverter 82 in the opposite direction to inverter 82.
  • the connection point between transistor 81 and inverter 82 is called node N1 and illustrated.
  • the connection point between inverter 82 and transistor 84 is called node N2 and illustrated.
  • the control line CTRL is a voltage-controllable signal line. Between node N1 and the control line CTRL, a transistor 85 and an MTJ element 30-1 are connected in series. In addition, between node N2 and the control line CTRL, a transistor 86 and an MTJ element 30-2 are connected in series. A store/restore (write/read) signal SR is supplied to the gates of transistors 85 and 86.
  • Bit values can be written and read by controlling the voltage level of the word line WL, the voltage level of the control line CTRL, and the store/restore signal SR, etc.
  • a write current stores current
  • a voltage corresponding to the resistance values of the MTJ elements 30-1 and 30-2 is detected.
  • the timer unit 2 includes a NVDFF (non-volatile flip-flop) circuit 9.
  • the illustrated NVDFF circuit 9 is provided across two memory cells 3, memory cell 3-1 and memory cell 3-2.
  • the NVDFF circuit 9 includes a latch circuit.
  • the latch circuit is a flip-flop circuit, and its components are illustrated with reference numbers: inverter 91, transmission gate 92, master latch 93, transmission gate 94, slave latch 95, inverter 96, and inverter 97.
  • Master latch 93 includes inverter 101, inverter 102, and transmission gate 103.
  • Inverter 102 and transmission gate 103 are connected in series, and they are connected in parallel to inverter 101 in the opposite direction to inverter 101.
  • the slave latch 95 includes an inverter 111, an inverter 112, a transmission gate 113, and a transistor 114.
  • the inverter 112 and the transmission gate 113 are connected in series, and they are connected in parallel to the inverter 111 in the opposite direction to the inverter 111.
  • the transistor 114 is connected in parallel to the transmission gate 113.
  • the slave latch 95 has a storage node N11 and a storage node N12.
  • the storage node N11 is located on the input end side of the inverter 111.
  • the storage node N12 is located on the output end side of the inverter 111.
  • the input end of the inverter 96 is connected to the storage node N11.
  • the input end of the inverter 97 is connected to the storage node N12.
  • Transmission gate 92, transmission gate 94, transmission gate 103, and transmission gate 113 are supplied with clock signal C or its inverted signal, inverted clock signal CB.
  • Transistor 121 and MTJ element 30-1 are connected in series between storage node N11 and control line CTRL.
  • Transistor 122 and MTJ element 30-2 are connected in series between storage node N12 and control line CTRL.
  • a store/restore signal SR is supplied to the gates of transistors 121 and 122.
  • Bit values can be written and read by controlling the voltage level of the control line CTRL, the clock signal C, the inverted clock signal CB, and the store/restore signal SR.
  • a write current stores current
  • a voltage corresponding to the resistance values of the MTJ elements 30-1 and 30-2 is detected.
  • an NV-SRAM circuit 8 or an NVDFF circuit 9 as described above is provided for two memory cells 3.
  • the timer unit 2 may include multiple NV-SRAM circuits 8 or multiple NVDFF circuits 9, more specifically, N/2 NV-SRAM circuits 8 or N/2 NVDFF circuits 9.
  • the multiple NV-SRAM circuits 8 or multiple NVDFF circuits 9 may form a shift register.
  • FIG. 8 shows an example of a shift register.
  • multiple NVDFF circuits 9 are cascaded to form a shift register.
  • the bit values of the memory cells 3 corresponding to each NVDFF circuit 9 are read out in sequence.
  • the semiconductor device 1 described above may be mounted on an electronic device for use. Any electronic device can be the application target of the semiconductor device 1. By mounting the semiconductor device 1, a time measurement function is provided, and the time measurement function can be maintained regardless of the presence or absence of a power source.
  • the semiconductor device 1 may be incorporated into a semiconductor memory device such as an NVSRAM or MRAM, or may be mounted in an electronic device together with such a semiconductor memory device. In this case, a part of the memory cell array of the semiconductor memory device may be used as the timer unit 2 of the semiconductor device 1.
  • the semiconductor device 1 includes a plurality of memory cells 3 (N memory cells 3) each including an MTJ element 30 (magnetic tunnel junction element), and a determination unit 6 that determines an inversion number K, which is the number of memory cells 3 whose bit values have been inverted from their initial values over time, among the plurality of memory cells 3. For example, the determination unit 6 determines whether or not the inversion number K is greater than a threshold value Kth.
  • the semiconductor device 1 includes a memory unit 4 that stores an initial pattern 41 that describes the initial value of each bit value of a plurality of memory cells 3, and the determination unit 6 may count the number of inversions K based on the result of comparing each bit value of the read out plurality of memory cells 3 with the corresponding initial value in the initial pattern 41.
  • the initial pattern 41 may be an initial pattern 41A that includes only an initial value "1", an initial pattern 41B that includes only an initial value "0", or an initial pattern 41B that includes a mixture of initial values "1" and "0".
  • the number of inversions K can be counted in this manner.
  • the determination unit 6 may include a count circuit 60 that counts the number of inversions K.
  • the number of inversions K can be counted by the function of the determination unit 6 realized by such hardware design.
  • the function of the determination unit 6 may be software designed.
  • the semiconductor device 1 may include a control unit 5 that initializes the bit values of each of the multiple memory cells 3 according to an initial pattern 41. By initializing the bit values of the multiple memory cells 3 according to a known pattern, it becomes possible to count the number of inversions K based on the comparison results in the determination unit 6 described above.
  • the control unit 5 may correct the bit values of at least some of the memory cells 3.
  • the determination unit 6 may repeatedly read out the bit values of the memory cells 3 and count the number of inversions K, and the control unit 5 may correct the bit values of at least some of the memory cells 3 so that the current number of inversions K is not lower than the previous number of inversions K.
  • the control unit 5 may write a value opposite to the initial value to at least some of the memory cells 3.
  • the control unit 5 may correct the bit values of at least some of the memory cells 3 so that the bit values of the memory cells 3 are the same as the bit values of the memory cells 3 previously read. By performing such a correction, it is possible to deal with an error in which the number of inversions K increases over time. It is possible to suppress a decrease in the accuracy of time measurement that may occur due to an error.
  • the time measurement method described with reference to Figures 1 to 5 is also one of the disclosed technologies.
  • the time measurement method includes determining an inversion number K, which is the number of memory cells 3 whose bit values have been inverted from their initial values over time, among a plurality of memory cells 3 each including an MTJ element 30 (steps S3 to S7). For example, the determination may involve determining whether or not the inversion number K is greater than a threshold value Kth (step S5).
  • a time measurement method can also maintain the time measurement function regardless of the presence or absence of a power source.
  • the determination may count the number of inversions K based on the comparison result between the bit value of each of the read memory cells 3 and the corresponding initial value in the initial pattern 41 that describes the initial value of each of the bit values of the multiple memory cells 3 (step S4).
  • the initial pattern 41 may be an initial pattern 41A that includes only an initial value "1", an initial pattern 41B that includes only an initial value "0", or an initial pattern 41B that includes a mixture of initial values "1" and "0".
  • the number of inversions K can be counted in this way.
  • the count circuit 60 may count the number of inversions K by making the determination (step S4). For example, the number of inversions K can be counted in this manner.
  • the time measurement method may include initializing the bit value of each of the plurality of memory cells 3 according to the initial pattern 41.
  • initializing the bit values of the plurality of memory cells 3 according to a known pattern it becomes possible to count the number of inversions K based on the comparison result of the above-mentioned determination.
  • the time measurement method may include correcting the bit values of at least some of the memory cells 3 (step S12).
  • the determination may involve repeatedly reading out the bit values of each of the memory cells 3 and counting the number of inversions K (step S4, step S5: No, step S4 when the process of the flowchart is called next), and the correction may involve correcting the bit values of at least some of the memory cells 3 so that the current number of inversions K is not lower than the previous number of inversions K (step S11: No, step S12).
  • the correction may involve writing a value opposite to the initial value to at least some of the memory cells 3 among the multiple memory cells 3 (step S12).
  • the correction may involve correcting the bit values of at least some of the memory cells 3 among the multiple memory cells 3 so that the bit values of each of the multiple memory cells 3 are the same as the bit values of each of the multiple memory cells 3 read out previously (step S12).
  • the present technology can also be configured as follows. (1) a plurality of memory cells each including a magnetic tunnel junction element; a determination unit that determines an inversion number, which is the number of memory cells whose bit values have been inverted from their initial values over time, among the plurality of memory cells; Equipped with Semiconductor device. (2) The determination unit determines whether the number of inversions is greater than a threshold value. A semiconductor device according to (1). (3) a memory unit that stores an initial pattern describing an initial value of each bit value of the plurality of memory cells; the determination unit counts the number of inversions based on a result of comparing the bit values of each of the plurality of memory cells read out with a corresponding initial value in the initial pattern; The semiconductor device according to (1) or (2).
  • the initial pattern is A pattern that contains only the initial value "1", A pattern that contains only the initial value "0", Or, A pattern including a mixture of initial values "1" and "0".
  • the determination unit includes a count circuit that counts the number of inversions.
  • (6) a memory unit that stores an initial pattern describing an initial value of each bit value of the plurality of memory cells; a control unit that initializes a bit value of each of the plurality of memory cells according to the initial pattern; Equipped with A semiconductor device according to any one of (1) to (5).
  • the determination unit repeatedly reads out the bit values of the plurality of memory cells and counts the number of inversions; the control unit corrects bit values of at least some of the memory cells among the plurality of memory cells so that the current number of inversions is not less than the previous number of inversions.
  • the control unit writes a value opposite to an initial value into at least a portion of the memory cells among the plurality of memory cells;
  • the control unit corrects bit values of at least some of the memory cells among the plurality of memory cells so that the bit values of the plurality of memory cells become the same as the bit values of the plurality of memory cells previously read.
  • the determining step determines whether the number of inversions is greater than a threshold value.
  • the number of inversions is counted based on a comparison result between the read bit value of each of the plurality of memory cells and a corresponding initial value in an initial pattern describing an initial value of each of the bit values of the plurality of memory cells.
  • the initial pattern is A pattern that contains only the initial value "1", A pattern that contains only the initial value "0", Or, A pattern including a mixture of initial values "1" and "0".
  • a counting circuit counts the number of inversions.
  • the determining step includes repeatedly reading out the bit values of the plurality of memory cells and counting the number of inversions of the bit values of the plurality of memory cells; In the correction, the bit values of at least some of the memory cells are corrected so that the current number of inversions is not less than the previous number of inversions.

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Abstract

半導体装置は、各々が磁気トンネル接合素子を含む複数のメモリセルと、複数のメモリセルのうち、時間経過によってビット値が初期値から反転したメモリセルの数である反転数を判定する判定部と、を備える。

Description

半導体装置及び時間計測方法
　本開示は、半導体装置及び時間計測方法に関する。
　例えば特許文献１には、時間計測機能を提供するためのＲＴＣ回路を備える半導体装置において、主電源がオフのときでもＲＴＣ回路に電力を供給して動作させるためのバックアップ電池を設ける技術が開示されている。
特開２００４－９６０７３号公報
　特許文献１の技術では、バックアップ電池が切れて電源が完全に遮断されると時間計測機能を維持できなくなる。
　本開示の一側面は、電源の有無に関係なく時間計測機能を維持する。
　本開示の一側面に係る半導体装置は、各々が磁気トンネル接合素子を含む複数のメモリセルと、複数のメモリセルのうち、時間経過によってビット値が初期値から反転したメモリセルの数である反転数を判定する判定部と、を備える。
　本開示の一側面に係る時間計測方法は、各々が磁気トンネル接合素子を含む複数のメモリセルのうち、時間経過によってビット値が初期値から反転したメモリセルの数である反転数を判定すること、を含む。
実施形態に係る半導体装置の概略構成の例を示す図である。 初期パターンの例を示す図である。 半導体装置において実行される処理（時間計測方法）の例を示す図である。 変形例に係る半導体装置の概略構成の例を示す図である。 半導体装置において実行される処理（時間計測方法）の例を示す図である。 タイマー部の回路の例を示す図である。 タイマー部の回路の例を示す図である。 タイマー部の回路の例を示す図である。
　以下に、本開示の実施形態について図面に基づいて詳細に説明する。なお、以下の実施形態において、同一の要素には同一の符号を付することにより重複する説明を省略する。
　以下に示す項目順序に従って本開示を説明する。
　　１．実施形態
　　２．変形例
　　３．タイマー部の回路の例
　　４．適用例
　　５．まとめ
１．実施形態
　図１は、実施形態に係る半導体装置の概略構成の例を示す図である。半導体装置１は、タイマー部２と、記憶部４と、制御部５と、判定部６と、システム部７とを含む。
　タイマー部２は、複数のメモリセル３を含む。複数のメモリセル３として、Ｎ個のメモリセル３が例示される。各メモリセル３を区別できるように、メモリセル３－１、メモリセル３－２、メモリセル３－Ｎ等と称し図示する。これらをとくに区別しない場合は、単にメモリセル３と呼ぶ。
　Ｎ個のメモリセル３の各々は、ＭＴＪ素子３０を含む。ＭＴＪ素子３０は、磁気トンネル接合（Magnetic　Tunnel　Junction）素子である。ＭＴＪ素子３０の例は、スピン注入磁化反転（ＳＴＴ：Spin　Transfer　Torque）型のＭＴＪ素子、スピン軌道トルク（ＳＯＴ：Spin　Orbit　Torque）型のＭＴＪ素子等である。ＭＴＪ素子３０の抵抗値は、低抵抗値と高抵抗値との間で変化する。
　メモリセル３は、ＭＴＪ素子３０の抵抗値に応じて、“１”又は“０”のビット値を有する。メモリセル３内のＭＴＪ素子３０の抵抗値を低抵抗値又は高抵抗値のいずれかにすることで、メモリセル３にビット値が書き込まれる。また、メモリセル３に書き込まれたビット値は、任意のタイミングで読み出される。書き込み及び読み出しには種々の公知の手法が用いられてよい。
　ビット値が書き込まれたメモリセル３は、ある程度の時間（期間）は同じビット値を維持し続けるが、さらに長い時間が経過すると、そのビット値が当初の値（初期値）から反転し得る。この現象は、半導体装置１の電源のオン・オフに依存しない。すなわち、電源の有無に関係なく、時間経過によって、メモリセル３のビット値が初期値から反転し得る。
　ビット値が初期値から反転したメモリセル３の数を、反転数Ｋとも称する。Ｎ個のメモリセル３のうち、Ｋ個のメモリセル３が反転するのに要する時間を、タイマー時間Ｔと称する。タイマー時間Ｔは、ＭＴＪ素子３０の保持特性に依存し、その保持特性は指数分布で確率的に表される。タイマー時間Ｔの平均値（期待値等ともいえる）を、平均値μＴと称する。平均値μＴは、以下の式（１）で表される。
Figure JPOXMLDOC01-appb-M000001
　上記の式（１）中のτは、緩和時間等と呼ぶこともでき、ＭＴＪ素子３０の熱安定性の指標Δによって決まる。具体的に、τは、Δ及び定数τ０を用いて、以下の式（２）のように表される。
Figure JPOXMLDOC01-appb-M000002
　メモリセル３の熱安定性の指標Δ等に基づいて、所望の平均値μＴが得られるように、メモリセル３の数Ｎを設計したり、反転数Ｋを設定したりすることができる。平均値μＴの具体的な長さはとくに限定されないが、例えば、１年、２年等であってもよいし、それよりも短くてもよく、また、それよりも長くてもよい。
　記憶部４は、半導体装置１で用いられる情報を記憶する。記憶部４に記憶される情報として、初期パターン４１、判定結果４２及びフラグ４３が例示される。
　制御部５は、タイマー部２を制御する。制御部５によるタイマー部２の制御は、タイマー部２の初期化を含む。具体的に、制御部５は、Ｎ個のメモリセル３の各々に初期値を書き込むことにより、Ｎ個のメモリセル３の各々のビット値を初期化する。
　図１に示される例では、制御部５は、記憶部４に記憶された初期パターン４１に従って、タイマー部２を初期化する。初期パターン４１は、Ｎ個のメモリセル３の各々のビット値の初期値を記述する。図２も参照して説明する。
　図２は、初期パターンの例を示す図である。初期パターン４１は、Ｎ個のメモリセル３の各々について、メモリセル３と、ビット値の初期値とを対応付けて記述する。なお、図中のメモリセル３－Ｎ－５は、Ｎ－５（Ｎマイナス５）番目のメモリセル３を示す。メモリセル３－Ｎ－４～メモリセル３－Ｎ－１についても同様である。図２には、初期パターン４１Ａ、初期パターン４１Ｂ及び初期パターン４１Ｃの３つの初期パターンが例示される。
　初期パターン４１Ａは、初期値“１”だけを含むパターンである。初期パターン４１Ａでは、Ｎ個のメモリセル３のすべての初期値が“１”である。
　初期パターン４１Ｂは、初期値“０”だけを含むパターンである。初期パターン４１Ｂでは、Ｎ個のメモリセル３のすべての初期値が“０”である。
　初期パターン４１Ｃは、初期値“１”及び初期値“０”を混在して含むパターンである。例示される初期パターン４１Ｃは、“１”及び“０”を交互に記述する。これに限らず、初期値“１”及び初期値“０”がさまざまな態様で混在するようにそれらが記述されてよい。
　図１に戻り、例えば上記のような初期パターン４１が予め準備され、記憶部４に記憶される。制御部５は、Ｎ個のメモリセル３の各々のビット値が、初期パターン４１中の対応する初期値になるように、タイマー部２を初期化する。各メモリセル３のビット値を既知のパターンに従って初期化することで、この後で説明する判定部６での比較が可能になる。
　判定部６は、Ｎ個のメモリセル３のうち、時間経過によってビット値が初期値から反転したメモリセル３の数、すなわち反転数Ｋを判定する。
　判定部６は、Ｎ個のメモリセル３の各々のビット値を読み出す。判定部６は、読み出したＮ個のメモリセル３の各々のビット値と、初期パターン４１中の対応する初期値との比較結果に基づいて、反転数Ｋをカウントする。
　例えば、Ｎ個のメモリセル３の初期値がいずれも“１”であれば、判定部６は、Ｎ個のメモリセル３のうち、ビット値が“０”になっているメモリセル３の数を、反転数Ｋとしてカウントする。反対に、Ｎ個のメモリセル３の初期値がいずれも“０”であれば、判定部６は、Ｎ個のメモリセル３のうち、ビット値が“１”になっているメモリセル３の数を、反転数Ｋとしてカウントする。
　判定部６の機能は、回路等のハードウェアによって実現されてもよく、ソフトウェアによって実現されてもよい。図１に示される例では、判定部６は、反転数Ｋをカウントするカウント回路６０を含む。反転数Ｋをカウントすることが可能なあらゆる回路構成が採用されてよい。一例として、カウント回路６０は、読み出されたメモリセル３のビット値と、初期パターン４１中の対応する初期値との排他的論理和を出力するＥＸＯＲ回路等を含んで構成される。Ｎ個のメモリセル３の各々のビット値の排他的論理和の合計の値が、反転数Ｋとしてカウントされる。
　判定部６による反転数Ｋの判定は、閾値判定であってよい。反転数Ｋに対して設定される閾値を、閾値Ｋｔｈと称する。閾値Ｋｔｈは、先に述べた式（１）において、平均値μＴに所望の値を代入した場合に定まる反転数Ｋと同じ値に設定されてよい。
　判定部６は、反転数Ｋが閾値Ｋｔｈよりも大きいか否か（Ｋ＞Ｋｔｈであるか否か）を判定する。反転数Ｋが閾値Ｋｔｈよりも大きいことは、タイマー部２の初期化時からタイマー時間Ｔが経過したことを示す。
　判定部６による判定の結果は、判定結果４２として記憶部４に記憶される。判定結果４２は、読み出したＮ個のメモリセル３の各々のビット値、カウントした反転数Ｋ、反転数Ｋが閾値Ｋｔｈよりも大きいか否か等の情報を含む。
　判定結果４２に応じて、フラグ４３が更新され得る。フラグ４３は、反転数Ｋが閾値Ｋｔｈよりも大きいか否か、すなわちタイマー部２の初期化時からタイマー時間Ｔが経過したか否かを示す。フラグ４３は、デフォルト状態では無効化されており（フラグ４３＝“Ｉｎｖａｌｉｄ”）、反転数Ｋが反転数Ｋ以下であることを示す。判定部６は、反転数Ｋが閾値Ｋｔｈよりも大きいと判定すると、フラグ４３を有効化する（フラグ４３＝“Ｖａｌｉｄ”）。
　システム部７は、制御部５を制御したり、判定部６を制御したりすることで、半導体装置１の全体を制御する。例えば、システム部７は、初期化命令を制御部５に送る。制御部５は、システム部７からの初期化命令に応じて、タイマー部２を初期化する。また、システム部７は、判定命令を判定部６に送る。判定部６は、システム部７からの判定命令に応じて、反転数Ｋを判定する。
　また、システム部７は、判定部６の判定結果を取得する。この取得は、判定部６が判定結果をシステム部７に送ることによって行われてもよいし、システム部７が記憶部４に記憶された判定結果４２を参照したり、フラグ４３を参照したりすることによって行われてもよい。
　システム部７の具体的な構成はとくに限定されず、上述の動作を行えるように設計されていればよい。設計は、ハードウェア設計であってもよいし、ソフトウェア設計であってもよいし、ハードウェア設計及びソフトウェア設計の組合せであってもよい。
　以上で説明した半導体装置１によれば、判定部６が、Ｎ個のメモリセル３のうち、時間経過によってビット値が初期値から反転したメモリセル３の数である反転数Ｋを判定する。より具体的に、判定部６は、反転数Ｋが閾値Ｋｔｈよりも大きいか否かを判定する。反転数Ｋが閾値Ｋｔｈよりも大きいことは、タイマー部２の初期化時からタイマー時間Ｔが経過したことを意味する。すなわち、時間計測機能が提供される。
　ＭＴＪ素子３０を含むメモリセル３においては、例えば半導体装置１の電源が完全に遮断された場合でも、時間経過によってビット値が初期値から反転し得る。従って、半導体装置１によれば、電源の有無に関係なく時間計測機能を維持することができる。
　図３は、半導体装置において実行される処理（時間計測方法）の例を示す図である。これまでと重複する内容については説明を適宜省略する。このフローチャートの処理は、半導体装置１のタイマー部２の初期化時からタイマー時間Ｔが経過したか否かを確認する際に実行される。処理の実行時期はとくに限定されないが、例えば半導体装置１の電源をオンにしたとき等に処理が実行されてよい。
　ステップＳ１において、フラグ４３が有効化されている（フラグ４３＝“Ｖａｌｉｄ”）か否かが判定される。この処理は、例えばシステム部７によって実行される。フラグ４３が有効化されている場合（ステップＳ１：Ｙｅｓ）、フローチャートの処理は終了する。先にも述べたように、有効化されたフラグ４３はタイマー部２の初期化時からタイマー時間Ｔが経過していることを示し、従って時間計測機能が提供される。フラグ４３が有効化されていない場合（ステップＳ１：Ｎｏ）、ステップＳ２に処理が進められる。
　ステップＳ２において、判定命令が発行される。システム部７は、判定部６に対して判定命令を発行する。
　ステップＳ３において、ビット値が読み出される。判定部６は、Ｎ個のメモリセル３の各々のビット値を読み出す。
　ステップＳ４において、反転数Ｋがカウントされる。判定部６は、先のステップＳ３で読み出したＮ個のメモリセル３の各々のビット値と、初期パターン４１中の対応する初期値との比較結果に基づいて、反転数Ｋをカウントする。
　ステップＳ５において、反転数Ｋが閾値Ｋｔｈよりも大きいか否かが判定される。判定部６は、先のステップＳ４でカウントした反転数Ｋが、閾値Ｋｔｈよりも大きいか否かを判定する。反転数Ｋが閾値Ｋｔｈよりも大きい場合（ステップＳ５：Ｙｅｓ）、ステップＳ７に処理が進められる。そうでない場合（ステップＳ５：Ｎｏ）、ステップＳ６に処理が進められる。
　ステップＳ６において、判定結果４２が記憶される。判定部６は、判定の結果を、判定結果４２として記憶部４に記憶する。先にも述べたように、判定結果４２は、読み出したＮ個のメモリセル３の各々のビット値、カウントした反転数Ｋ、反転数Ｋが閾値Ｋｔｈよりも大きいか否か等の情報を含む。
　ステップＳ７においては、判定結果４２が記憶されるだけでなく、フラグ４３が有効化される（フラグ４３＝“Ｖａｌｉｄ”）。この処理は、判定部６によって実行される。
　ステップＳ６又はステップＳ７の処理が完了した後は、フローチャートの処理は終了する。
　上記のフローチャートの処理が任意のタイミングで呼び出され、呼び出された回数の分だけ、上記のステップＳ１～ステップＳ７の処理が繰り返し実行される。判定部６は、Ｎ個のメモリセル３の各々のビット値の読み出し、反転数Ｋのカウント、及び、反転数Ｋが閾値Ｋｔｈよりも大きいか否かの判定等を繰り返し行う。反転数Ｋが閾値Ｋｔｈよりも大きくなりフラグ４３が有効化されると、タイマー部２の初期化時からタイマー時間Ｔが経過したことが示される。
２．変形例
　反転数Ｋが時間経過によって増加するようなエラー（不整合）が生じることが考えられる。このようなエラーは、例えば、時間経過によってビット値が初期値から反転したメモリセル３のそのビット値が、何らかの理由でさらに反転した（初期値に戻った）場合等に生じ得る。エラーによって、時間計測の精度が低下し得る。この問題に対処するために、メモリセル３のビット値が補正されてよい。図４及び図５を参照して説明する。
　図４は、変形例に係る半導体装置の概略構成の例を示す図である。記憶部４に記憶される判定結果４２は、判定結果４２ａ及び判定結果４２ｂを含む。
　判定結果４２ａは、判定部６による今回の（最新の）ビット値の読み出しによって得られた判定結果（今回の判定結果）である。例えば、判定結果４２ａは、今回読み出されたＮ個のメモリセル３の各々のビット値、反転数Ｋ（今回の反転数Ｋ）等の情報を含む。
　判定結果４２ｂは、判定部６による過去のビット値の読み出し、より具体的には前回のビット値の読み出しによって得られた判定結果（前回の判定結果）である。例えば、判定結果４２ｂは、前回読み出されたＮ個のメモリセル３の各々のビット値、反転数Ｋ（前回の反転数Ｋ）等の情報を含む。
　制御部５は、Ｎ個のメモリセル３のうちの少なくとも一部のメモリセル３のビット値を補正する。この補正のことを、単にタイマー部２の補正とも呼ぶ。
　制御部５は、今回の反転数Ｋが前回の反転数Ｋを下回らないように、タイマー部２を補正する。これにより、反転数Ｋが時間経過によって増加するというエラーを解消（訂正）することができる。
　例えば、判定部６は、今回の反転数Ｋが前回の反転数Ｋ以上であるか否かを判定する。該当しない場合、すなわち今回の反転数Ｋが前回の反転数Ｋを下回る場合、判定部６は、補正命令を制御部５に送る。制御部５は、判定部６からの補正命令に応じて、タイマー部２を補正する。なお、補正命令は、システム部７から制御部５に送られてもよい。
　制御部５は、補正対象のメモリセル３に、初期値とは反対の値を書き込むことによってタイマー部２を補正してよい。例えば、制御部５は、初期値が“１”のメモリセル３に対してビット値“０”を書き込んだり、初期値が“０”のメモリセル３に対してビット値“１”を書き込んだりする。
　制御部５は、Ｎ個のメモリセル３の各々のビット値が、前回読み出されたメモリセル３の各々のビット値と同じになるように、タイマー部２を補正してよい。記憶部４に記憶された判定結果４２ｂが参照されてよい。制御部５は、Ｎ個のメモリセル３の各々のビット値が、判定結果４２ｂ中の対応するビット値になるように、タイマー部２を補正する。
　タイマー部２の補正結果を反映するように、判定結果４２ａが更新されてよい。具体的に、補正後のＮ個のメモリセル３の各々のビット値、反転数Ｋ等の情報を含むように、判定結果４２ａが更新される。判定結果４２ａの更新は、制御部５によって行われてもよいし、判定部６によって行われてもよい。
　上記のように制御部５がタイマー部２を補正することで、例えば反転数Ｋが時間経過によって増加するようなエラーを解消することができる。エラーに起因して生じ得る時間計測の精度の低下を抑制することができる。
　図５は、半導体装置において実行される処理（時間計測方法）の例を示す図である。ステップＳ１～ステップＳ４の処理は、先に図３を参照して説明したとおりである。ステップＳ４の処理が完了した後、ステップＳ１１に処理が進められる。
　ステップＳ１１において、今回の反転数Ｋが前回の反転数Ｋ以上であるか否かが判定される。判定部６は、先のステップＳ４でカウントした反転数Ｋ（今回の反転数Ｋ）が、記憶部４に記憶されている判定結果４２ｂに示される反転数Ｋ（前回の反転数Ｋ）以上であるか否かを判定する。今回の反転数Ｋが前回の反転数Ｋ以上の場合（ステップＳ１１：Ｙｅｓ）、ステップＳ５に処理が進められる。そうでない場合、すなわち今回の反転数Ｋが前回の反転数Ｋを下回る場合（ステップＳ１１：Ｎｏ）、ステップＳ１２に処理が進められる。
　ステップＳ５～ステップＳ７の処理は、先に図３を参照して説明したとおりである。
　ステップＳ１２において、タイマー部２が補正される。判定部６は、補正命令を制御部５に送る。制御部５は、タイマー部２を補正する。
　ステップＳ６、ステップＳ７又はステップＳ１２の完了した後は、ステップＳ２に処理が戻される。
　上記のようにタイマー部２を補正することで、例えば反転数Ｋが時間経過によって増加するようなエラーに起因して生じ得る時間計測の精度の低下を抑制することができる。
３．タイマー部の回路の例
　図６～図８は、タイマー部の回路の例を示す図である。なお、具体的な回路の動作は、図示される回路構成に接した当業者であれば理解できるので、詳細な説明は省略する。
　図６に示される例では、タイマー部２は、ＮＶ－ＳＲＡＭ（不揮発性ＳＲＡＭ）回路８を含む。例示されるＮＶ－ＳＲＡＭ回路８は、２つのメモリセル３にわたって設けられる。２つのメモリセル３として、メモリセル３－１及びメモリセル３－２が例示される。メモリセル３－１のＭＴＪ素子３０を、ＭＴＪ素子３０－１と称し図示する。メモリセル３－２のＭＴＪ素子３０を、ＭＴＪ素子３０－２と称し図示する。
　ＮＶ－ＳＲＡＭ回路８は、ラッチ回路を含む。この例では、ラッチ回路は、フリップフロップ回路であり、その構成要素として、トランジスタ８１、インバータ８２、インバータ８３及びトランジスタ８４が符号を付して図示される。
　トランジスタは、電界効果トランジスタ（ＦＥＴ）であるものとする。トランジスタのドレイン及びソースを、電流端子とも呼ぶ。ある要素がトランジスタの電流端子に接続されることを、単にトランジスタに接続されるともいう。
　トランジスタ８１のゲート及びトランジスタ８４のゲートは、ワード線ＷＬに接続される。インバータ８２は、トランジスタ８１とトランジスタ８４との間に接続される。インバータ８３は、インバータ８２とは反対向きに、インバータ８２に対して並列に接続される。トランジスタ８１とインバータ８２との接続点を、ノードＮ１と称し図示する。インバータ８２とトランジスタ８４との接続点を、ノードＮ２と称し図示する。
　制御線ＣＴＲＬは、電圧制御可能な信号線である。ノードＮ１と制御線ＣＴＲＬとの間に、トランジスタ８５及びＭＴＪ素子３０－１が直列に接続される。また、ノードＮ２と制御線ＣＴＲＬとの間に、トランジスタ８６及びＭＴＪ素子３０－２が直列に接続される。トランジスタ８５のゲート及びトランジスタ８６のゲートには、ストア／リストア（書き込み／読み出し）信号ＳＲが供給される。
　ワード線ＷＬの電圧レベル、制御線ＣＴＲＬの電圧レベル、及び、ストア／リストア信号ＳＲ等を制御することで、ビット値を書き込んだり読み出したりすることができる。ビット値を書き込む際は、ＭＴＪ素子３０－１及びＭＴＪ素子３０－２の抵抗値が所望の抵抗値（低抵抗値又は高抵抗値）になるように、それらに書き込み電流（ストア電流）が流れる。ビット値を読み出す際は、ＭＴＪ素子３０－１及びＭＴＪ素子３０－２が有する抵抗値に応じた電圧が検出される。具体的な動作及び原理は公知であるので説明は省略する。
　図７に示される例では、タイマー部２は、ＮＶＤＦＦ（不揮発性フリップフロップ）回路９を含む。例示されるＮＶＤＦＦ回路９は、メモリセル３－１及びメモリセル３－２の２つのメモリセル３にわたって設けられる。
　ＮＶＤＦＦ回路９は、ラッチ回路を含む。この例では、ラッチ回路は、フリップフロップ回路であり、その構成要素として、インバータ９１、伝送ゲート９２、マスターラッチ９３、伝送ゲート９４、スレーブラッチ９５、インバータ９６及びインバータ９７が符号を付して図示される。
　マスターラッチ９３は、インバータ１０１、インバータ１０２及び伝送ゲート１０３を含む。インバータ１０２及び伝送ゲート１０３は直列に接続され、それらは、インバータ１０１とは反対向きに、インバータ１０１に対して並列に接続される。
　スレーブラッチ９５は、インバータ１１１、インバータ１１２、伝送ゲート１１３及びトランジスタ１１４を含む。インバータ１１２及び伝送ゲート１１３は直列に接続され、それらは、インバータ１１１とは反対向きに、インバータ１１１に対して並列に接続される。トランジスタ１１４は、伝送ゲート１１３に対して並列に接続される。
　スレーブラッチ９５は、記憶ノードＮ１１及び記憶ノードＮ１２を有する。記憶ノードＮ１１は、インバータ１１１の入力端側に位置する。記憶ノードＮ１２は、インバータ１１１の出力端側に位置する。記憶ノードＮ１１に、インバータ９６の入力端が接続される。記憶ノードＮ１２に、インバータ９７の入力端が接続される。
　伝送ゲート９２、伝送ゲート９４、伝送ゲート１０３及び伝送ゲート１１３には、クロック信号Ｃ又はその反転信号である反転クロック信号ＣＢが供給される。
　記憶ノードＮ１１と制御線ＣＴＲＬとの間に、トランジスタ１２１及びＭＴＪ素子３０－１が直列に接続される。また、記憶ノードＮ１２と制御線ＣＴＲＬとの間に、トランジスタ１２２及びＭＴＪ素子３０－２が直列に接続される。トランジスタ１２１のゲート及びトランジスタ１２２のゲートには、ストア／リストア信号ＳＲが供給される。
　制御線ＣＴＲＬの電圧レベル、クロック信号Ｃ、反転クロック信号ＣＢ、及び、ストア／リストア信号ＳＲ等を制御することで、ビット値を書き込んだり読み出したりすることができる。ビット値を書き込む際は、ＭＴＪ素子３０－１及びＭＴＪ素子３０－２の抵抗値が所望の抵抗値（低抵抗値又は高抵抗値）になるように、それらに書き込み電流（ストア電流）が流れる。ビット値を読み出す際は、ＭＴＪ素子３０－１及びＭＴＪ素子３０－２が有する抵抗値に応じた電圧が検出される。具体的な動作及び原理は公知であるので説明は省略する。
　例えば上記のようなＮＶ－ＳＲＡＭ回路８又はＮＶＤＦＦ回路９が、２つのメモリセル３に対して設けられる。タイマー部２は、複数のＮＶ－ＳＲＡＭ回路８又は複数のＮＶＤＦＦ回路９、より具体的にはＮ／２個のＮＶ－ＳＲＡＭ回路８又はＮ／２個のＮＶＤＦＦ回路９を含んでよい。一実施形態において、複数のＮＶ－ＳＲＡＭ回路８又は複数のＮＶＤＦＦ回路９は、シフトレジスタを構成してよい。
　図８には、シフトレジスタの例が示される。この例では、複数のＮＶＤＦＦ回路９がカスケード接続され、シフトレジスタを構成する。ビット値を読み出す際は、各ＮＶＤＦＦ回路９に対応するメモリセル３のビット値が順に読み出される。
４．適用例
　これまで説明した半導体装置１は、電子機器に搭載されて用いられてよい。あらゆる電子機器が半導体装置１の適用対象となり得る。半導体装置１が搭載されることで、時間計測機能が提供され、また、電源の有無に関係なく時間計測機能を維持することができる。
　半導体装置１は、ＮＶＳＲＡＭ、ＭＲＡＭ等の半導体記憶装置に組み入れられてもよく、また、そのような半導体記憶装置と一緒に電子機器に搭載されてもよい。その場合、半導体記憶装置のメモリセルアレイの一部が、半導体装置１のタイマー部２として用いられてよい。
５．まとめ
　以上で説明した技術は、例えば次のように特定される。開示される技術の１つは、半導体装置１である。図１～図５等を参照して説明したように、半導体装置１は、各々がＭＴＪ素子３０（磁気トンネル接合素子）を含む複数のメモリセル３（Ｎ個のメモリセル３）と、複数のメモリセル３のうち、時間経過によってビット値が初期値から反転したメモリセル３の数である反転数Ｋを判定する判定部６と、を備える。例えば、判定部６は、反転数Ｋが閾値Ｋｔｈよりも大きいか否かを判定する。
　上記の半導体装置１によれば、時間経過によってビット値が初期値から反転したメモリセル３の数である反転数Ｋが判定される。反転数Ｋの判定は、例えば反転数Ｋが閾値Ｋｔｈよりも大きいか否かの判定であり、このことは、タイマー部２の初期化時からタイマー時間Ｔが経過したことを意味する。すなわち、時間計測機能が提供される。ＭＴＪ素子３０を含むメモリセル３においては、例えば半導体装置１の電源が完全に遮断された場合でも、時間経過によってビット値が初期値から反転し得る。従って、電源の有無に関係なく時間計測機能を維持することができる。
　図１及び図２等を参照して説明したように、半導体装置１は、複数のメモリセル３の各々のビット値の初期値を記述する初期パターン４１を記憶する記憶部４を備え、判定部６は、読み出した複数のメモリセル３の各々のビット値と、初期パターン４１中の対応する初期値との比較結果に基づいて、反転数Ｋをカウントしてよい。初期パターン４１は、初期値“１”だけを含む初期パターン４１Ａ、初期値“０”だけを含む初期パターン４１Ｂ、又は、初期値“１”及び初期値“０”を混在して含む初期パターン４１Ｂであってよい。例えばこのようにして、反転数Ｋをカウントすることができる。
　図１等を参照して説明したように、判定部６は、反転数Ｋをカウントするカウント回路６０を含んでよい。例えばこのようなハードウェア設計によって実現された判定部６の機能により、反転数Ｋをカウントすることができる。なお、先にも述べたように、判定部６の機能はソフトウェア設計であってもよい。
　図１等を参照して説明したように、半導体装置１は、初期パターン４１に従って複数のメモリセル３の各々のビット値を初期化する制御部５を備えてよい。複数のメモリセル３のビット値を既知のパターンに従って初期化することで、上述の判定部６での比較結果に基づく反転数Ｋのカウントが可能になる。
　図４及び図５等を参照して説明したように、制御部５は、複数のメモリセル３のうちの少なくとも一部のメモリセル３のビット値を補正してよい。例えば、判定部６は、複数のメモリセル３の各々のビット値の読み出し、及び、反転数Ｋのカウントを繰り返し行い、制御部５は、今回の反転数Ｋが前回の反転数Ｋを下回らないように、複数のメモリセル３のうちの少なくとも一部のメモリセルのビット値を補正してよい。制御部５は、複数のメモリセル３のうちの少なくとも一部のメモリセル３に、初期値とは反対の値を書き込んでよい。制御部５は、複数のメモリセル３の各々のビット値が、前回読み出された複数のメモリセル３の各々のビット値と同じになるように、複数のメモリセル３のうちの少なくとも一部のメモリセル３のビット値を補正してよい。このような補正を行うことにより、例えば反転数Ｋが時間経過によって増加するようなエラーに対処することができる。エラーに起因して生じ得る時間計測の精度の低下を抑制することができる。
　図１～図５等を参照して説明した時間計測方法も、開示される技術の１つである。時間計測方法は、各々がＭＴＪ素子３０を含む複数のメモリセル３のうち、時間経過によってビット値が初期値から反転したメモリセル３の数である反転数Ｋを判定すること（ステップＳ３～ステップＳ７）、を含む。例えば、判定することでは、反転数Ｋが閾値Ｋｔｈよりも大きいか否かを判定してよい（ステップＳ５）。このような時間計測方法によっても、これまで説明したように、電源の有無に関係なく時間計測機能を維持することができる。
　図１～図３等を参照して説明したように、判定することでは、読み出した複数のメモリセル３の各々のビット値と、複数のメモリセル３の各々のビット値の初期値を記述する初期パターン４１中の対応する初期値との比較結果に基づいて、反転数Ｋをカウントしてよい（ステップＳ４）。初期パターン４１は、初期値“１”だけを含む初期パターン４１Ａ、初期値“０”だけを含む初期パターン４１Ｂ、又は、初期値“１”及び初期値“０”を混在して含む初期パターン４１Ｂであってよい。例えばこのようにして、反転数Ｋをカウントすることができる。
　図１及び図３等を参照して説明したように、判定することでは、カウント回路６０が反転数Ｋをカウントしてよい（ステップＳ４）。例えばこのようにして、反転数Ｋをカウントすることができる。
　図１及び図３等を参照して説明したように、時間計測方法は、初期パターン４１に従って、複数のメモリセル３の各々のビット値を初期化すること、を含んでよい。複数のメモリセル３のビット値を既知のパターンに従って初期化することで、上述の判定することでの比較結果に基づく反転数Ｋのカウントが可能になる。
　図４及び図５等を参照して説明したように、時間計測方法は、複数のメモリセル３のうちの少なくとも一部のメモリセル３のビット値を補正すること（ステップＳ１２）、を含んでよい。判定することでは、複数のメモリセル３の各々のビット値の読み出し、及び、反転数Ｋのカウントを繰り返し行い（ステップＳ４、ステップＳ５：Ｎｏ、次にフローチャートの処理が呼び出された場合のステップＳ４）、補正することでは、今回の反転数Ｋが前回の反転数Ｋを下回らないように、複数のメモリセル３のうちの少なくとも一部のメモリセル３のビット値を補正してよい（ステップＳ１１：Ｎｏ、ステップＳ１２）。補正することでは、複数のメモリセル３のうちの少なくとも一部のメモリセル３に、初期値とは反対の値を書き込んでよい（ステップＳ１２）。補正することでは、複数のメモリセル３の各々のビット値が、前回読み出された複数のメモリセル３の各々のビット値と同じになるように、複数のメモリセル３のうちの少なくとも一部のメモリセル３のビット値を補正してよい（ステップＳ１２）。このような補正を行うことにより、例えば反転数Ｋが時間経過によって増加するようなエラーに対処することができる。エラーに起因して生じ得る時間計測の精度の低下を抑制することができる。
　なお、本開示に記載された効果は、あくまで例示であって、開示された内容に限定されない。他の効果があってもよい。
　以上、本開示の実施形態について説明したが、本開示の技術的範囲は、上述の実施形態そのままに限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、異なる実施形態及び変形例にわたる構成要素を適宜組み合わせてもよい。
　なお、本技術は以下のような構成も取ることができる。
（１）
　各々が磁気トンネル接合素子を含む複数のメモリセルと、
　前記複数のメモリセルのうち、時間経過によってビット値が初期値から反転したメモリセルの数である反転数を判定する判定部と、
　を備える、
　半導体装置。
（２）
　前記判定部は、前記反転数が閾値よりも大きいか否かを判定する、
　（１）に記載の半導体装置。
（３）
　前記複数のメモリセルの各々のビット値の初期値を記述する初期パターンを記憶する記憶部を備え、
　前記判定部は、読み出した前記複数のメモリセルの各々のビット値と、前記初期パターン中の対応する初期値との比較結果に基づいて、前記反転数をカウントする、
　（１）又は（２）に記載の半導体装置。
（４）
　前記初期パターンは、
　　初期値“１”だけを含むパターン、
　　初期値“０”だけを含むパターン、
　又は、
　　初期値“１”及び初期値“０”を混在して含むパターン
　である、
　（３）に記載の半導体装置。
（５）
　前記判定部は、前記反転数をカウントするカウント回路を含む、
　（３）又は（４）に記載の半導体装置。
（６）
　前記複数のメモリセルの各々のビット値の初期値を記述する初期パターンを記憶する記憶部と、
　前記初期パターンに従って前記複数のメモリセルの各々のビット値を初期化する制御部と、
　を備える、
　（１）～（５）のいずれかに記載の半導体装置。
（７）
　前記複数のメモリセルのうちの少なくとも一部のメモリセルのビット値を補正する制御部を備える、
　（１）～（６）のいずれかに記載の半導体装置。
（８）
　前記判定部は、前記複数のメモリセルの各々のビット値の読み出し、及び、反転数のカウントを繰り返し行い、
　前記制御部は、今回の反転数が前回の反転数を下回らないように、前記複数のメモリセルのうちの少なくとも一部のメモリセルのビット値を補正する、
　（７）に記載の半導体装置。
（９）
　前記制御部は、前記複数のメモリセルのうちの少なくとも一部のメモリセルに、初期値とは反対の値を書き込む、
　（７）又は（８）に記載の半導体装置。
（１０）
　前記制御部は、前記複数のメモリセルの各々のビット値が、前回読み出された前記複数のメモリセルの各々のビット値と同じになるように、前記複数のメモリセルのうちの少なくとも一部のメモリセルのビット値を補正する、
　（７）～（９）のいずれかに記載の半導体装置。
（１１）
　各々が磁気トンネル接合素子を含む複数のメモリセルのうち、時間経過によってビット値が初期値から反転したメモリセルの数である反転数を判定すること、
　を含む、
　時間計測方法。
（１２）
　前記判定することでは、前記反転数が閾値よりも大きいか否かを判定する、
　（１１）に記載の時間計測方法。
（１３）
　前記判定することでは、読み出した前記複数のメモリセルの各々のビット値と、前記複数のメモリセルの各々のビット値の初期値を記述する初期パターン中の対応する初期値との比較結果に基づいて、前記反転数をカウントする、
　（１１）又は（１２）に記載の時間計測方法。
（１４）
　前記初期パターンは、
　　初期値“１”だけを含むパターン、
　　初期値“０”だけを含むパターン、
　又は、
　　初期値“１”及び初期値“０”を混在して含むパターン
　である、
　（１３）に記載の時間計測方法。
（１５）
　前記判定することでは、カウント回路が前記反転数をカウントする、
　（１３）又は（１４）に記載の時間計測方法。
（１６）
　前記複数のメモリセルの各々のビット値の初期値を記述する初期パターンに従って、前記複数のメモリセルの各々のビット値を初期化すること、
　を含む、
　（１１）～（１５）のいずれかに記載の時間計測方法。
（１７）
　前記複数のメモリセルのうちの少なくとも一部のメモリセルのビット値を補正すること、
　を含む、
　（１１）～（１６）のいずれかに記載の時間計測方法。
（１８）
　前記判定することでは、前記複数のメモリセルの各々のビット値の読み出し、及び、反転数のカウントを繰り返し行い、
　前記補正することでは、今回の反転数が前回の反転数を下回らないように、前記複数のメモリセルのうちの少なくとも一部のメモリセルのビット値を補正する、
　（１７）に記載の時間計測方法。
（１９）
　前記補正することでは、前記複数のメモリセルのうちの少なくとも一部のメモリセルに、初期値とは反対の値を書き込む、
　（１７）又は（１８）に記載の時間計測方法。
（２０）
　前記補正することでは、前記複数のメモリセルの各々のビット値が、前回読み出された前記複数のメモリセルの各々のビット値と同じになるように、前記複数のメモリセルのうちの少なくとも一部のメモリセルのビット値を補正する、
　（１７）～（１９）のいずれかに記載の時間計測方法。
　　　　１　　半導体装置
　　　　２　　タイマー部
　　　　３　　メモリセル
　　３－１　メモリセル
　　３－２　メモリセル
　　　３０　　ＭＴＪ素子
　　３０－１　ＭＴＪ素子
　　３０－２　ＭＴＪ素子
　　　　　４　記憶部
　　　　４１　初期パターン
　　　４１Ａ　初期パターン
　　　４１Ｂ　初期パターン
　　　４１Ｃ　初期パターン
　　　　４２　判定結果
　　　４２ａ　判定結果
　　　４２ｂ　判定結果
　　　　４３　フラグ
　　　　　５　制御部
　　　　　６　判定部
　　　　６０　カウント回路
　　　　　７　システム部
　　　　　８　ＮＶ－ＳＲＡＭ回路
　　　　８１　トランジスタ
　　　　８２　インバータ
　　　　８３　インバータ
　　　　８４　トランジスタ
　　　　８５　トランジスタ
　　　　８６　トランジスタ
　　　　　９　ＮＶＤＦＦ回路
　　　　９１　インバータ
　　　　９２　伝送ゲート
　　　　９３　マスターラッチ
　　　　９４　伝送ゲート
　　　　９５　スレーブラッチ
　　　　９６　インバータ
　　　　９７　インバータ
　　　１０１　インバータ
　　　１０２　インバータ
　　　１０３　伝送ゲート
　　　１１１　インバータ
　　　１１２　インバータ
　　　１１３　伝送ゲート
　　　１１４　トランジスタ
　　　１２１　トランジスタ
　　　１２２　トランジスタ
　　　　　Ｃ　クロック信号
　　　　ＣＢ　反転クロック信号
　　ＣＴＲＬ　制御線
　　　　Ｎ１　ノード
　　　　Ｎ２　ノード
　　　Ｎ１１　記憶ノード
　　　Ｎ１２　記憶ノード
　　　　ＳＲ　ストア／リストア信号
　　　　ＷＬ　ワード線

Claims (20)

  1. 　各々が磁気トンネル接合素子を含む複数のメモリセルと、
    　前記複数のメモリセルのうち、時間経過によってビット値が初期値から反転したメモリセルの数である反転数を判定する判定部と、
    　を備える、
    　半導体装置。
  2. 　前記判定部は、前記反転数が閾値よりも大きいか否かを判定する、
    　請求項１に記載の半導体装置。
  3. 　前記複数のメモリセルの各々のビット値の初期値を記述する初期パターンを記憶する記憶部を備え、
    　前記判定部は、読み出した前記複数のメモリセルの各々のビット値と、前記初期パターン中の対応する初期値との比較結果に基づいて、前記反転数をカウントする、
    　請求項１に記載の半導体装置。
  4. 　前記初期パターンは、
    　　初期値“１”だけを含むパターン、
    　　初期値“０”だけを含むパターン、
    　又は、
    　　初期値“１”及び初期値“０”を混在して含むパターン
    　である、
    　請求項３に記載の半導体装置。
  5. 　前記判定部は、前記反転数をカウントするカウント回路を含む、
    　請求項３に記載の半導体装置。
  6. 　前記複数のメモリセルの各々のビット値の初期値を記述する初期パターンを記憶する記憶部と、
    　前記初期パターンに従って前記複数のメモリセルの各々のビット値を初期化する制御部と、
    　を備える、
    　請求項１に記載の半導体装置。
  7. 　前記複数のメモリセルのうちの少なくとも一部のメモリセルのビット値を補正する制御部を備える、
    　請求項１に記載の半導体装置。
  8. 　前記判定部は、前記複数のメモリセルの各々のビット値の読み出し、及び、反転数のカウントを繰り返し行い、
    　前記制御部は、今回の反転数が前回の反転数を下回らないように、前記複数のメモリセルのうちの少なくとも一部のメモリセルのビット値を補正する、
    　請求項７に記載の半導体装置。
  9. 　前記制御部は、前記複数のメモリセルのうちの少なくとも一部のメモリセルに、初期値とは反対の値を書き込む、
    　請求項７に記載の半導体装置。
  10. 　前記制御部は、前記複数のメモリセルの各々のビット値が、前回読み出された前記複数のメモリセルの各々のビット値と同じになるように、前記複数のメモリセルのうちの少なくとも一部のメモリセルのビット値を補正する、
    　請求項７に記載の半導体装置。
  11. 　各々が磁気トンネル接合素子を含む複数のメモリセルのうち、時間経過によってビット値が初期値から反転したメモリセルの数である反転数を判定すること、
    　を含む、
    　時間計測方法。
  12. 　前記判定することでは、前記反転数が閾値よりも大きいか否かを判定する、
    　請求項１１に記載の時間計測方法。
  13. 　前記判定することでは、読み出した前記複数のメモリセルの各々のビット値と、前記複数のメモリセルの各々のビット値の初期値を記述する初期パターン中の対応する初期値との比較結果に基づいて、前記反転数をカウントする、
    　請求項１１に記載の時間計測方法。
  14. 　前記初期パターンは、
    　　初期値“１”だけを含むパターン、
    　　初期値“０”だけを含むパターン、
    　又は、
    　　初期値“１”及び初期値“０”を混在して含むパターン
    　である、
    　請求項１３に記載の時間計測方法。
  15. 　前記判定することでは、カウント回路が前記反転数をカウントする、
    　請求項１３に記載の時間計測方法。
  16. 　前記複数のメモリセルの各々のビット値の初期値を記述する初期パターンに従って、前記複数のメモリセルの各々のビット値を初期化すること、
    　を含む、
    　請求項１１に記載の時間計測方法。
  17. 　前記複数のメモリセルのうちの少なくとも一部のメモリセルのビット値を補正すること、
    　を含む、
    　請求項１１に記載の時間計測方法。
  18. 　前記判定することでは、前記複数のメモリセルの各々のビット値の読み出し、及び、反転数のカウントを繰り返し行い、
    　前記補正することでは、今回の反転数が前回の反転数を下回らないように、前記複数のメモリセルのうちの少なくとも一部のメモリセルのビット値を補正する、
    　請求項１７に記載の時間計測方法。
  19. 　前記補正することでは、前記複数のメモリセルのうちの少なくとも一部のメモリセルに、初期値とは反対の値を書き込む、
    　請求項１７に記載の時間計測方法。
  20. 　前記補正することでは、前記複数のメモリセルの各々のビット値が、前回読み出された前記複数のメモリセルの各々のビット値と同じになるように、前記複数のメモリセルのうちの少なくとも一部のメモリセルのビット値を補正する、
    　請求項１７に記載の時間計測方法。
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