WO2025004735A1 - 半導体記憶装置 - Google Patents

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WO2025004735A1
WO2025004735A1 PCT/JP2024/020653 JP2024020653W WO2025004735A1 WO 2025004735 A1 WO2025004735 A1 WO 2025004735A1 JP 2024020653 W JP2024020653 W JP 2024020653W WO 2025004735 A1 WO2025004735 A1 WO 2025004735A1
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wiring
transistor
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active region
power supply
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PCT/JP2024/020653
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French (fr)
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雅庸 廣瀬
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Socionext Inc
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Socionext Inc
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices

Definitions

  • This disclosure relates to semiconductor memory devices, and in particular to the layout structure of SRAM (Static Random Access Memory) cells (hereinafter, simply referred to as cells, as appropriate).
  • SRAM Static Random Access Memory
  • SRAM is widely used in semiconductor integrated circuits.
  • transistors which are the basic building blocks of LSIs, have achieved increased integration density, lower operating voltages, and faster operating speeds through the reduction of gate length (scaling). In recent years, however, excessive scaling has caused problems with off-current and the resulting dramatic increase in power consumption. To solve this problem, there has been active research into three-dimensional transistors, which change the transistor structure from the conventional planar type to a three-dimensional type.
  • One example of a three-dimensional transistor is the nanosheet FET (Field Effect Transistor).
  • Patent document 1 discloses a technology for providing word lines on the back surface of the substrate directly below the transistors in order to achieve even higher integration.
  • the bit line and the power supply wiring are provided in the same wiring layer, so the wiring width of the bit line cannot be increased. This increases the wiring resistance of the bit line, slowing down the operating speed of the semiconductor memory device.
  • the bit line and the power supply wiring are provided in the same wiring layer, so the wiring width of the power supply wiring cannot be increased. This increases the wiring resistance of the power supply wiring, causing a large power supply voltage drop, slowing down the operating speed of the semiconductor memory device.
  • the distance between the bit line and the power supply wiring is short, so parasitic capacitance increases, slowing down the operating speed of the semiconductor memory device.
  • the word lines are provided on the back side of the substrate, in order to connect the word lines to the wiring on the front side of the substrate in the peripheral circuitry, a connection is required to connect the wiring on the back side to the wiring on the front side. This increases the area of the semiconductor memory device, and the resistance of the connection reduces the operating speed of the semiconductor memory device.
  • the present disclosure aims to prevent a decrease in the operating speed of a semiconductor memory device while preventing an increase in the area of the semiconductor memory device in a layout structure of an SRAM cell in which wiring is provided on the back side of a transistor.
  • a semiconductor memory device including an SRAM cell, the SRAM cell comprising a first transistor having a source connected to a first power supply supplying a first power supply voltage, a drain connected to a first node, and a gate connected to a second node; a second transistor having a source connected to the first power supply, a drain connected to the second node, and a gate connected to the first node; a third transistor having a source connected to a second power supply supplying a second power supply voltage different from the first power supply voltage, a drain connected to the first node, and a gate connected to the second node; a fourth transistor having a source connected to the second power supply, a drain connected to the second node, and a gate connected to the first node; a fifth transistor having a source connected to a first bit line, a drain connected to the first node, and a gate connected to a word line; and a sixth transistor having a source connected to a second bit line forming a complementary bit
  • the SRAM cell includes a first wiring formed in the wiring layer and extending in a first direction, the second bit line is formed in the first backside wiring layer and includes a second wiring extending in the first direction, and the SRAM cell includes a first active region that constitutes the channel, source, and drain of the fifth transistor, the channel of which includes a nanosheet extending in the first direction, a second active region that constitutes the channel, source, and drain of the sixth transistor, the channel of which includes a nanosheet extending in the first direction, a first via that is formed at a position where the first region constituting the source in the first active region and the first wiring overlap, and connects the first region and the first wiring, a second via that is formed at a position where the second region constituting the source in the second active region and the second wiring overlap, and connects the second region and the second wiring, and a first power supply wiring that is formed in a metal wiring layer above the first to sixth transistors, extends in the first direction, and is connected to the second power supply.
  • first and second wirings corresponding to the first and second bit lines, respectively, are formed in a first back wiring layer, which is a wiring layer on the back side of the transistor.
  • a first power supply wiring for supplying a second power supply voltage is formed in a metal wiring layer above the transistor.
  • the wirings formed in the first back wiring layer are only the first and second bit lines. Therefore, the wiring width of the first and second wirings can be increased for the first and second bit lines formed in the first back wiring layer, and the wiring resistance of the bit lines can be suppressed.
  • the first wirings overlap the first active region in a planar view and are connected to each other by a first via provided in the overlapping region.
  • the second wirings overlap the second active region in a planar view and are connected to each other by a second via provided in the overlapping region. Therefore, the resistance from the bit lines to the active region can be suppressed. As a result, a decrease in the operating speed of the semiconductor memory device can be suppressed.
  • the width of the first power supply wiring that supplies the second power supply voltage in the metal wiring layer can be increased. This reduces the wiring resistance of the power supply wiring, suppressing fluctuations in the power supply voltage, preventing a decrease in the operating speed of the semiconductor memory device, and improving the stability of operation.
  • a connection section for connecting the wiring on the back side of the transistor with the wiring on the front side (upper layer of the transistor) is not required, so it is possible to prevent a decrease in the operating speed of the semiconductor memory device while suppressing an increase in the area of the semiconductor memory device.
  • an SRAM cell layout structure in which wiring is provided on the back side of a transistor, it is possible to prevent a decrease in the operating speed of a semiconductor memory device while preventing an increase in the area of the semiconductor memory device.
  • FIG. 11 is a plan view showing an example of a layout structure of an SRAM cell according to a second embodiment.
  • FIG. 11 is a plan view showing another example of the layout structure of the SRAM cell according to the second embodiment.
  • FIG. 11 is a plan view showing another example of the layout structure of the SRAM cell according to the second embodiment.
  • FIG. 11 is a cross-sectional view showing another example of the layout structure of the SRAM cell according to the second embodiment.
  • FIG. 13 is a plan view showing an example of the layout of a circuit block included in a semiconductor memory device according to a third embodiment.
  • FIG. 13 is a plan view showing an example of the layout of a circuit block included in a semiconductor memory device according to a third embodiment.
  • FIG. 13 is a circuit diagram showing the configuration of a memory cell array according to a third embodiment.
  • FIG. 11 is a circuit diagram showing the configuration of a read/write circuit according to a third embodiment.
  • a semiconductor memory device includes a plurality of SRAM cells, at least some of which include nanosheet FETs.
  • a nanosheet FET is a FET that uses a thin sheet (nanosheet) through which a current flows.
  • the nanosheet is formed of silicon, for example. Note that in this disclosure, the transistors included in the SRAM cells are not limited to nanosheet FETs.
  • VDD and VVSS refer to the power supply voltage or the power supply itself.
  • expressions such as “same wiring width” that mean that the width, etc., is the same are considered to include the range of manufacturing variation.
  • FIGS. 1(a) and 1(b) are plan views
  • FIGS. 2(a) to 2(c) and 3(a) and 3(b) are cross-sectional views in the horizontal direction in plan view.
  • FIG. 1(a) shows the upper part of the cell, which is the M1 and M2 wiring layers
  • FIG. 1(b) shows the lower part of the cell, which is a layer below the M1 and M2 wiring layers and includes a nanosheet FET.
  • FIG. 2(a) is a cross section along line X1-X1'
  • FIG. 2(b) is a cross section along line X2-X2'
  • FIG. 2(c) is a cross section along line X3-X3'
  • FIG. 3(a) is a cross section along line X4-X4'
  • FIG. 3(b) is a cross section along line X5-X5'.
  • the vertical direction of the drawing is the Y direction (corresponding to the first direction)
  • the horizontal direction of the drawing is the X direction
  • the direction perpendicular to the substrate surface is the Z direction.
  • FIG. 4 is a circuit diagram showing the configuration of an SRAM cell according to the first embodiment.
  • an SRAM circuit is formed in the SRAM cell by load transistors PU1 and PU2, drive transistors PD1 and PD2, and access transistors PG1 and PG2.
  • the load transistors PU1 and PU2 are P-type FETs
  • the drive transistors PD1 and PD2 and the access transistors PG1 and PG2 are N-type FETs.
  • the load transistor PU1 is provided between the power supply VDD and the first node NA, and the drive transistor PD1 is provided between the first node NA and the power supply VSS.
  • the gates of the load transistor PU1 and the drive transistor PD1 are connected to the second node NB, and they form an inverter INV1.
  • the load transistor PU2 is provided between the power supply VDD and the second node NB, and the drive transistor PD2 is provided between the second node NB and the power supply VSS.
  • the gates of the load transistor PU2 and the drive transistor PD2 are connected to the first node NA, and they form an inverter INV2. In other words, the output of one inverter is connected to the input of the other inverter, and this forms a latch.
  • the access transistor PG1 is provided between the bit line BL and the first node NA, and its gate is connected to the word line WL.
  • the access transistor PG2 is provided between the bit line BLB and the second node NB, and its gate is connected to the word line WL.
  • the bit lines BL and BLB form a complementary bit line pair.
  • the states of the bit lines BL and BLB are determined according to the data written to the first and second nodes NA and NB, respectively, and data can be read from the SRAM cell. Specifically, if the first node NA is at a high level and the second node NB is at a low level, the bit line BL holds a high level and the bit line BLB is discharged to a low level. On the other hand, if the first node NA is at a low level and the second node NB is at a high level, the bit line BL is discharged to a low level and the bit line BLB holds a high level.
  • the SRAM cell has the function of writing data to the SRAM cell, retaining data, and reading data from the SRAM cell by controlling the bit lines BL, BLB and word lines WL.
  • the solid lines running vertically and horizontally in plan views such as FIG. 1, and the solid lines running vertically in cross-sectional views such as FIG. 2, indicate grids used for component placement during design.
  • the grids are arranged at equal intervals in the X direction and at equal intervals in the Y direction.
  • the grid spacing may be the same or different in the X and Y directions.
  • the grid spacing may also be different for each layer.
  • each component does not necessarily have to be placed on a grid. However, from the perspective of suppressing manufacturing variations, it is preferable to place the components on a grid.
  • the dotted lines surrounding the cells in plan views such as FIG. 1 indicate the cell frame of the SRAM cell (the outer edge of the SRAM cell).
  • the SRAM cell is arranged so that the cell frame is in contact with the cell frame of the adjacent cell in the X or Y direction.
  • wiring 11, 12 extending in the Y direction from the top to the bottom of the cell are formed in a BM0 (Backside Metal 0) wiring layer provided on the back of the semiconductor chip on which the transistors are formed.
  • Wiring 11, 12 correspond to bit lines BLB, BL, respectively.
  • the BM0 wiring layer corresponds to the first backside wiring layer.
  • N-type transistor region on a P-type substrate (not shown), a plurality of active regions that form the channel, source, and drain of the N-type transistor are formed. Specifically, active regions N1 and N2 are formed in the N-type transistor region. In a plan view, active regions N1 and N2 overlap with wirings 11 and 12, respectively.
  • access transistor PG2, drive transistor PD1, drive transistor PD2, and access transistor PG1 are formed.
  • Access transistor PG2, drive transistor PD1, drive transistor PD2, and access transistor PG1 each have a channel made of three overlapping sheet structures in a plan view, and nanosheets 21 to 24 extending in the Y direction.
  • access transistor PG2, drive transistor PD1, drive transistor PD2, and access transistor PG1 are nanosheet FETs.
  • the portion (region 40) that serves as the source of access transistor PG2 is connected to wiring 11 through via 111 that is provided at a position that overlaps wiring 11 in a planar view.
  • the portion (region 45) that serves as the source of access transistor PG1 is connected to wiring 12 through via 112 that is provided at a position that overlaps wiring 12 in a planar view.
  • N-type transistor region on an N-type well (not shown)
  • multiple active regions that form the channel, source, and drain of the P-type transistor are formed.
  • active regions P1 and P2 are formed in the P-type transistor region.
  • load transistors PU1 and PU2 are formed.
  • the load transistors PU1 and PU2 each have a channel made of three overlapping sheets in a plan view, with nanosheets 25 and 26 extending in the Y direction.
  • the load transistors PU1 and PU2 are nanosheet FETs.
  • the width in the X direction of nanosheets 21 to 24 is twice the width in the X direction of nanosheets 25 and 26.
  • the active region which is the source and drain on both sides of the nanosheet, is formed, for example, by epitaxial growth from the nanosheet.
  • gate wirings (Gate) 31 to 34 are formed extending in the X direction.
  • Gate wiring 31 surrounds the outer periphery of nanosheet 21 in the X direction and Z direction.
  • Gate wiring 32 surrounds the outer periphery of nanosheets 25 and 22 in the X direction and Z direction.
  • Gate wiring 33 surrounds the outer periphery of nanosheets 23 and 26 in the X direction and Z direction.
  • Gate wiring 34 surrounds the outer periphery of nanosheet 24 in the X direction and Z direction.
  • Gate wiring 31 corresponds to the gate of access transistor PG2.
  • Gate wiring 32 corresponds to the gate of load transistor PU1 and drive transistor PD1.
  • Gate wiring 33 corresponds to the gate of drive transistor PD2 and load transistor PU2.
  • Gate wiring 34 corresponds to the gate of access transistor PG1.
  • Local wiring 51 to 58 extending in the X direction are formed in the local wiring layer.
  • Local wiring 51 is connected to region 40 in active region N1.
  • Local wiring 52 is connected to region 46 in active region P1.
  • Local wiring 53 is connected to region 43 in active region N2.
  • Local wiring 54 is connected to region 41 in active region N1 and region 48 in active region P2.
  • Local wiring 55 is connected to region 47 in active region P1 and region 44 in active region N2.
  • Local wiring 56 is connected to region 42 in active region N1.
  • Local wiring 57 is connected to region 49 in active region P2.
  • Local wiring 58 is connected to region 45 in active region N2.
  • Region 40 is the portion that becomes the source of the access transistor PG2 in the active region N1.
  • Region 41 is the portion that becomes the drain of the access transistor PG2 and the drain of the drive transistor PD2 in the active region N1.
  • Region 42 is the portion that becomes the source of the drive transistor PD2 in the active region N1.
  • Region 43 is the portion that becomes the source of the drive transistor PD1 in the active region N2.
  • Region 44 is the portion that becomes the drain of the drive transistor PD1 and the drain of the access transistor PG1 in the active region N2.
  • Region 45 is the portion that becomes the source of the access transistor PG1 in the active region N2.
  • Region 46 is the portion that becomes the source of the load transistor PU1 in the active region P1.
  • Region 47 is the portion that becomes the drain of the load transistor PU1 in the active region P1.
  • Region 48 is the portion that becomes the drain of the load transistor PU2 in the active region P2.
  • Region 49 is the portion that becomes the source of the load transistor PU2 in the active region P2.
  • the local wiring 54 is connected to the gate wiring 32 via a shared contact 61.
  • the local wiring 55 is connected to the gate wiring 33 via a shared contact 62.
  • the gate wiring 33, the local wiring 55, and the shared contact 62 correspond to the first node NA.
  • the gate wiring 32, the local wiring 54, and the shared contact 61 correspond to the second node NB.
  • power supply wirings 71 to 73 extending in the Y direction from the top to the bottom of the cell are formed in the M1 wiring layer, which is a metal wiring layer above the local wiring layer. Wires 74 and 75 are also formed. Power supply wiring 71 supplies power supply voltage VDD. Power supply wirings 72 and 73 supply power supply voltage VSS. Power supply wiring 71 overlaps with active regions P1 and P2 in a planar view. Power supply wiring 72 overlaps with active region N1 and wiring 11 in a planar view. Power supply wiring 73 overlaps with active region N2 and wiring 12 in a planar view.
  • Power supply wiring 71 is connected to local wiring 52 through via 81, and to local wiring 57 through via 82.
  • Power supply wiring 72 is connected to local wiring 56 through via 83.
  • Power supply wiring 73 is connected to local wiring 53 through via 84.
  • Wiring 74 is connected to gate wiring 31 through via (gate-contact) 85.
  • Wiring 75 is connected to gate wiring 34 through via 86.
  • a wiring 91 is formed that extends in the X direction from the left to the right ends of the cell in the drawing.
  • the wiring 91 corresponds to the word line WL.
  • the wiring 91 is connected to the wiring 74 via a contact 101, and is connected to the wiring 75 via a contact 102.
  • the wirings 11 and 12 corresponding to the bit lines BLB and BL are formed in the BM0 wiring layer, which is the wiring layer on the back surface of the transistor.
  • the power supply wiring 71 that supplies the power supply voltage VDD and the power supply wirings 72 and 73 that supply the power supply voltage VSS are formed in the M1 wiring layer, which is the metal wiring layer above the transistor.
  • the wirings formed in the BM0 wiring layer are only the bit lines BLB and BL. Therefore, the wiring width of the wirings (wirings 11 and 12) corresponding to the bit lines BL and BLB formed in the BM0 wiring layer can be increased, and the wiring resistance of the bit lines can be reduced.
  • the wiring 11 overlaps with the active region N1 in a planar view, and the wirings are connected to each other by vias provided in the overlapping region.
  • the wiring 12 overlaps with the active region N2 in a planar view, and the wirings are connected to each other by vias provided in the overlapping region. Therefore, the resistance from the bit lines to the active region can be reduced. These can suppress a decrease in the operating speed of the semiconductor memory device.
  • the wiring width of the power supply wiring 71 that supplies the power supply voltage VDD and the power supply wirings 72 and 73 that supply the power supply voltage VSS in the M1 wiring layer can be increased. This reduces the wiring resistance of the power supply wiring, suppressing fluctuations in the power supply voltage, preventing a decrease in the operating speed of the semiconductor memory device, and improving the stability of operation.
  • wiring 91 corresponding to the word line WL is formed in the M2 wiring layer, which is the layer above the M1 wiring layer. This eliminates the need for a connection section to connect the wiring on the back side of the transistor with the wiring on the front side (the upper layer of the transistor), making it possible to prevent a decrease in the operating speed of the semiconductor memory device while suppressing an increase in the area of the semiconductor memory device.
  • wiring extending in the Y direction and corresponding to bit lines BL and BLB may be provided in the BM1 wiring layer below the BM0 wiring layer, i.e., the layer farther from the transistors. These wirings may be connected to wirings 11 and 12.
  • bit lines formed on the back side of the transistors described above may be constructed using a semiconductor chip separate from the semiconductor chip on which the transistors are constructed.
  • FIG. 5(a) is another configuration example of the semiconductor integrated circuit device according to the first embodiment.
  • the semiconductor integrated circuit device 200 shown in FIG. 5(a) is configured by stacking a first semiconductor chip 201 (chip A) and a second semiconductor chip 202 (chip B).
  • Chip A has the above-mentioned SRAM cells and the like arranged therein.
  • Chip B has bit lines formed in a wiring layer provided on its surface. Chip B is attached to the back side of chip A using bumps or the like.
  • FIG. 5(b) shows a cross section of the SRAM cell of FIG. 1 along line X1-X1' in this configuration example.
  • a wiring layer provided on the surface of chip B has wiring 11 corresponding to bit line BLB and wiring 12 corresponding to bit line BL formed therein.
  • Wiring 11 is connected to region 40 of chip A via via 111 provided at a position overlapping wiring 11 in a planar view.
  • wiring 12 is connected to region 45 of chip A via via 112 provided at a position overlapping wiring 11 in a planar view.
  • Second Embodiment 6 is a plan view showing an example of the layout structure of the SRAM cell according to the second embodiment. Specifically, FIG. 6(a) shows the upper part of the cell, and FIG. 6(b) shows the lower part of the cell.
  • FIG. 6 compared to FIG. 1, the power supply wiring 71 in the M1 wiring layer is omitted, and the power supply wiring 13 is formed in the BM0 wiring layer. Accordingly, the wiring width of the power supply wirings 72 and 73 in the M1 wiring layer is wider.
  • power supply wiring 13 is formed in the BM0 wiring layer, extending in the Y direction from the top to the bottom of the cell. Power supply wiring 13 supplies power supply voltage VDD. Power supply wiring 13 is formed between wiring 11 and wiring 12. Power supply wiring 13 overlaps with active regions P1 and P2 in a plan view.
  • the power supply wiring 13 is connected to the portion (region 46) that serves as the source of the load transistor PU1 through a via 113 that is provided at a position that overlaps the power supply wiring 13 in a planar view.
  • the power supply wiring 13 is also connected to the portion (region 49) that serves as the source of the load transistor PU2 through a via 114 that is provided at a position that overlaps the power supply wiring 13 in a planar view.
  • wiring 11, 12 corresponding to bit lines BLB, BL, respectively, and power supply wiring 13 supplying power supply voltage VDD are formed in the BM0 wiring layer, which is the wiring layer on the back surface of the transistor.
  • power supply wiring 72, 73 supplying power supply voltage VSS are formed in the M1 wiring layer, which is the metal wiring layer above the transistor. This allows the wiring width of the power supply wiring 72, 73 supplying power supply voltage VSS in the M1 wiring layer to be increased. This allows the wiring resistance of the power supply wiring to be reduced, thereby suppressing fluctuations in the power supply voltage, preventing a decrease in the operating speed of the semiconductor memory device, and improving the stability of operation.
  • a power supply wiring 13 that supplies a power supply voltage VDD is formed between wiring 11 and wiring 12. This suppresses crosstalk noise between wiring 11 and 12, which correspond to bit lines BLB and BL, respectively, and thus prevents deterioration of the performance and reliability of the semiconductor memory device.
  • wiring 91 corresponding to the word line WL is formed in the M2 wiring layer, which is the layer above the M1 wiring layer. This eliminates the need for a connection section to connect the wiring on the back side of the transistor with the wiring on the front side (the upper layer of the transistor), making it possible to prevent a decrease in the operating speed of the semiconductor memory device while suppressing an increase in the area of the semiconductor memory device.
  • wiring that extends in the Y direction and corresponds to bit lines BL and BLB may be further provided in the BM1 wiring layer below the BM0 wiring layer. These wirings may be connected to wirings 11 and 12.
  • FIG. 7 is a plan view showing another example of the layout structure of the SRAM cell according to the second embodiment. Specifically, FIG. 7(a) shows the upper part of the cell, and FIG. 7(b) shows the lower part of the cell. In FIG. 7, compared to FIG. 6, a power supply wiring 76 is formed in the M1 wiring layer.
  • a power supply wiring 76 is formed in the M1 wiring layer, extending in the Y direction from the top to the bottom of the cell in the drawing.
  • the power supply wiring 76 supplies a power supply voltage VDD.
  • the power supply wiring 76 is formed between the power supply wiring 72 and the power supply wiring 73.
  • the power supply wiring 76 overlaps with the active regions P1 and P2 and the power supply wiring 13 in a plan view.
  • the power supply wiring 76 is connected to the source portion of the active region P1 (region 46) through a via 87 that is provided at a position overlapping the power supply wiring 76 in a planar view.
  • the power supply wiring 76 is also connected to the source portion of the active region P2 (region 49) through a via 88 that is provided at a position overlapping the power supply wiring 76 in a planar view.
  • a power supply wiring 76 that supplies a power supply voltage VDD is formed in the M1 wiring layer, which is a metal wiring layer. This allows the width of the power supply wiring 13 that is formed in the BM0 wiring layer and supplies the power supply voltage VDD to be reduced, so that the width of the wirings 11 and 12, which correspond to the bit lines BLB and BL, respectively, can be increased while suppressing crosstalk noise between the wirings 11 and 12.
  • the wiring width of the power supply wiring 76 that supplies the power supply voltage VDD formed in the M1 wiring layer can be reduced. This allows the wiring width of the power supply wirings 72, 73 that supply the power supply voltage VSS in the M1 wiring layer to be increased. Therefore, the wiring resistance of the power supply wiring can be reduced, which suppresses fluctuations in the power supply voltage and prevents a decrease in the operating speed of the semiconductor memory device while improving the stability of operation.
  • FIG. 8 and 9 show another example of the layout structure of the SRAM cell according to the second embodiment, where Fig. 8 is a plan view and Fig. 9 is a cross-sectional view in the horizontal direction in a plan view. Specifically, Fig. 8 shows the lower part of the cell, and Fig. 9 is a cross-section taken along line X6-X6'. The upper part of the cell in Figs. 8 and 9 is the same as Fig. 6(a).
  • power supply wiring 121 is formed in the BM1 (Backside Metal 1) wiring layer.
  • the BM1 wiring layer is a wiring layer provided on the back side of the semiconductor chip on which the transistors are formed, and is a layer below the BM0 wiring layer, i.e., the layer farther from the transistors.
  • the BM1 wiring layer corresponds to the second backside wiring layer.
  • a power supply wiring 121 is formed in the BM1 wiring layer, extending in the X direction from the left to right ends of the cell in the drawing.
  • the power supply wiring 121 supplies a power supply voltage VDD.
  • the power supply wiring 121 is connected to the power supply wiring 13 in the BM0 wiring layer through a via 131.
  • a power supply wiring 121 that supplies a power supply voltage VDD is formed below the BM0 wiring layer.
  • the power supply wiring 121 is connected to the power supply wiring 13 of the BM0 wiring layer through a via 131. This makes it possible to reduce the wiring resistance of the power supply wiring that supplies the power supply voltage VDD, thereby suppressing fluctuations in the power supply voltage, preventing a decrease in the operating speed of the semiconductor memory device, and improving the stability of operation.
  • Third Embodiment 10 and 11 are plan views showing examples of the layout of a circuit block included in a semiconductor memory device according to the third embodiment.
  • FIG. 10 only the cell frame of the SRAM cell, the frame of each circuit constituting the semiconductor memory device, and the bit lines (wires 11, 12) in the BM0 wiring layer are shown.
  • the memory cells MC arranged in the odd columns (first column, third column) from the left side of the drawing are arranged by mirror-inverting the memory cells MC arranged in the even columns (second column, fourth column) from the left side of the drawing.
  • the semiconductor memory device includes a memory cell array A1 and a read/write circuit A2.
  • FIG. 12 is a circuit diagram showing the configuration of a memory cell array according to the third embodiment.
  • the memory cell array A1 includes a plurality of memory cells MC arranged in an array of m rows (m is a natural number) by n columns (n is a natural number).
  • the SRAM cells of FIG. 1 are arranged as the memory cells MC.
  • the memory cell array A1 has a plurality of word lines WL (m in FIG. 12) arranged corresponding to the rows of the memory cells MC, and a plurality of bit line pairs BLT (n in FIG. 12) arranged corresponding to the columns of the memory cells MC.
  • the bit line pair BLT is composed of a pair of bit lines BL, BLB.
  • the word line WL extends in the X direction.
  • the bit lines BL, BLB extend in the Y direction.
  • Each memory cell MC is connected to the word line WL of the row and the bit line pair BLT (bit lines BL, BLB) of the column according to its arrangement position.
  • the bit line pair BLT is connected to the read/write circuit A2 in FIG. 13.
  • FIG. 13 is a circuit diagram showing the configuration of a read/write circuit according to the third embodiment.
  • one read/write circuit A2 is provided for every two columns. Specifically, the first column connected to the bit line pair BLT[0] and the second column connected to the bit line pair BLT[1] are connected to the read/write circuit A2.
  • the read/write circuit A2 includes two level-holding circuits A11 corresponding to the bit line pairs BLT[0] and BLT[1], two precharge circuits A12, and two column selectors A13.
  • the read/write circuit A2 further includes one sense amplifier circuit A14.
  • the level-holding circuit A11 When one of the bit lines BL and BLB goes low, the level-holding circuit A11 holds the other bit line BL or BLB at high.
  • the level-holding circuit A11 includes transistors Q11 and Q12 (Q21 and Q22).
  • the precharge circuit A12 precharges the bit line pair BLT (BL, BLB) based on the precharge signal PCG.
  • the precharge circuit A12 includes transistors Q13 to Q15 (Q23 to Q25).
  • the column selector A13 selects whether to write to or read from the first or second column based on the column selection signal NCOL[1:0].
  • the column selector A13 includes transistors Q16 to Q19 (Q26 to Q29).
  • the sense amplifier circuit A14 amplifies the desired signal selected by the column selection signal NCOL[1:0] from the two bit line pairs BLT[1:0] based on the sense amplifier enable signal NSAE, and outputs it to the read data line pair RD[0], NRD[0].
  • the sense amplifier circuit A14 includes transistors Q31 to Q35.
  • bit line BL is connected to the gate of the transistor Q12 (Q22).
  • bit line BLB is connected to the gate of the transistor Q11 (Q21).
  • bit lines BL and BLB are connected only to the sources and drains of the transistors that make up the level hold circuit A11, the precharge circuit A12, and the column selector A13.
  • the drains of transistors Q16 and Q26 are connected to the gates of transistors Q33 and Q34.
  • the drains of transistors Q17 and Q27 are connected to the gates of transistors Q31 and Q32.
  • wirings 11 and 12 are formed in the BM0 wiring layer so as to extend linearly in the Y direction from the memory cell array A1 to the level holding circuit A11, precharge circuit A12, and column selector A13 that constitute the read/write circuit A2.
  • wiring 11 and wiring 12 extending in the Y direction are formed in the BM0 wiring layer. As described above, wiring 11 and 12 correspond to bit lines BLB and BL, respectively.
  • Active regions N3 and N4 are formed in the N-type transistor region. Active regions P3 to P7 are formed in the P-type transistor region. Wiring 11 overlaps with active regions P4, P7, P6, and N4 in a planar view. Wiring 12 overlaps with active regions P3, P5, and N3 in a planar view.
  • transistors Q11 and Q12 in the level holding circuit A11 are formed, respectively.
  • transistors Q13 to Q15 in the precharge circuit A12 are formed, respectively.
  • transistors Q16 and Q17 in the column selector A13 are formed, respectively.
  • transistors Q18 and Q19 in the column selector A13 are formed, respectively.
  • Region 40a is the portion that becomes the drain of transistor Q11 in active region P3.
  • Region 40b is the portion that becomes the drain of transistor Q12 in active region P4.
  • Region 40c is the portion that becomes the source of transistor Q16 in active region P5.
  • Region 40d is the portion that becomes the drain of transistor Q16 in active region P5.
  • Region 40e is the portion that becomes the source of transistor Q17 in active region P6.
  • Region 40f is the portion that becomes the drain of transistor Q17 in active region P6.
  • Region 40g is the portion that becomes the drain of transistor Q13 and the source of transistor Q15 in active region P3.
  • Region 40h is the portion that becomes the drain of transistor Q14 and the drain of transistor Q15 in active region P7.
  • Region 40i is the portion that becomes the drain of transistor Q18 in active region N3.
  • Region 40j is the portion that becomes the drain of transistor Q19 in active region N4.
  • Areas 40a to 40j are connected to local wiring 50a to 50j, respectively.
  • Gate wiring 35 and 36 correspond to the gates of transistors Q11 and Q12, respectively.
  • the gate wiring 35 is connected to the wiring 11 via the shared contact 64, the local wiring 50b, the region 40b, and the via 116.
  • the gate wiring 36 is connected to the wiring 12 via the shared contact 63, the local wiring 50a, the region 40a, and the via 115.
  • the via 115 is provided in a region where the part (region 40a) that is the drain of the transistor Q11 in the active region P3 and the wiring 12 overlap in a planar view.
  • the via 116 is provided in a region where the part (region 40b) that is the drain of the transistor Q12 in the active region P4 and the wiring 11 overlap in a planar view.
  • the gates of the transistors Q11 and Q12 are connected to the bit lines BLB and BL via the drains of the transistors Q12 and Q11, respectively.
  • the gates of the transistors Q21 and Q22 are connected to the bit lines BLB and BL (wirings 11 and 12) via the drains of the transistors Q22 and Q21, respectively.
  • Region 40c is connected to wiring 12 through via 117 provided at a position overlapping wiring 12 in plan view.
  • Region 40d is connected to wiring (not shown) formed in a metal wiring layer (M1 wiring layer, M2 wiring layer, etc.) through local wiring 50d and via 89.
  • Region 40d is connected to the gates of transistors Q33 and Q34 through the wiring.
  • Region 40e is connected to wiring 11 through via 118 provided at a position overlapping wiring 11 in plan view.
  • Region 40f is connected to wiring (not shown) formed in a metal wiring layer (M1 wiring layer, M2 wiring layer, etc.) through local wiring 50f and via 90.
  • Region 40f is connected to the gates of transistors Q31 and Q32 through the wiring.
  • Via 117 is provided in a region where the part (region 40c) that becomes the source of transistor Q16 in active region P5 and wiring 12 overlap in plan view.
  • the via 118 is provided in a region where the part (region 40e) of the active region P6 that is to be the source of the transistor Q17 and the wiring 11 overlap in a planar view. That is, the source of the transistor Q16 is connected to the wiring 12, and the drain is connected to the gates of the transistors Q33 and Q34. The source of the transistor Q17 is connected to the wiring 11, and the drain is connected to the gates of the transistors Q31 and Q32. Similarly, the source of the transistor Q26 is connected to the wiring 12, and the drain is connected to the gates of the transistors Q33 and Q34. The source of the transistor Q27 is connected to the wiring 11, and the drain is connected to the gates of the transistors Q31 and Q32.
  • Region 40g is connected to wiring 12 via via 118, which is provided at a position overlapping wiring 12 in a planar view.
  • Region 40h is connected to wiring 11 via via 119, which is provided at a position overlapping wiring 11 in a planar view.
  • Region 40i is connected to wiring 12 via via 120, which is provided at a position overlapping wiring 12 in a planar view.
  • Region 40j is connected to wiring 12 via via 120a, which is provided at a position overlapping wiring 11 in a planar view.
  • the portions corresponding to the source and drain of each transistor constituting the level holding circuit A11, the precharge circuit A12, and the column selector A13 are connected to wiring 11, 12 (bit lines BLB, BL) to realize the circuit of FIG. 13.
  • the gates of transistors Q11 and Q12 are connected to wirings 11 and 12 (bit lines BLB and BL) formed in the BM0 wiring layer via the drains of transistors Q12 and Q11, respectively.
  • the wirings 11 and 12 are connected to the portions corresponding to the source and drain of each transistor constituting the level-holding circuit A11, the precharge circuit A12, and the column selector A13 so as to realize the circuit of FIG. 13.
  • the bit lines BL and BLB are connected only to the sources and drains of each transistor constituting the level-holding circuit A11, the precharge circuit A12, and the column selector A13, except for the gates of the transistors Q11 and Q12.
  • connections to the sources and drains of each transistor constituting the level-holding circuit A11, the precharge circuit A12, and the column selector A13 can be realized by simply connecting the wirings 11 and 12 to the portions that become the source and drain of each transistor in the active region and forming vias that are provided at positions that overlap the wirings (wirings 11 and 12) in a planar view, thereby suppressing an increase in the area of the semiconductor memory device.
  • the source of transistor Q16 is connected to wiring 12 formed in the BM0 wiring layer, and the drain is connected to the gates of transistors Q33 and Q34 via wiring formed in the M1 wiring layer.
  • the source of transistor Q17 is connected to wiring 11 formed in the BM0 wiring layer, and the drain is connected to the gates of transistors Q31 and Q32 via wiring formed in the M1 wiring layer.
  • Figures 10 and 11 are examples of the arrangement of the transistors that make up the level-holding circuit A11, the precharge circuit A12, and the column selector A13.
  • the transistors that make up the level-holding circuit A11, the precharge circuit A12, and the column selector A13 may be appropriately interchanged in the Y direction.
  • the SRAM cell of FIG. 1 is arranged as the memory cell MC, but this is not limited thereto, and the SRAM cells of FIG. 6 to FIG. 8 may also be arranged.
  • each transistor has three nanosheets, but some or all of the transistors may have one, two, or four or more nanosheets.
  • the cross-sectional shape of the nanosheet is rectangular, but this is not limited to this.
  • it may be square, circular, elliptical, etc.
  • the width in the X direction of nanosheets 21 to 24 is twice the width in the X direction of nanosheets 25 and 26, but this is not limited to this.
  • the width in the X direction of each of nanosheets 21 to 26 i.e., the gate width of each transistor may be determined taking into consideration the operational stability of the SRAM circuit, etc.
  • the shared contacts 61 to 64 may be manufactured in the same process as the contacts (gate contacts) and local wiring, or may be manufactured in a separate process.
  • the power supply that supplies the power supply voltage VDD to the sources (regions 46, 49) of the load transistors PU1 and PU2 is not limited to a power supply supplied from outside the semiconductor integrated circuit, but may be a power supply generated inside the semiconductor integrated circuit or a power supply generated inside the semiconductor memory device.

Landscapes

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Abstract

ビット線ＢＬＢ，ＢＬにそれぞれ相当する配線（１１，１２）は、トランジスタの背面の配線層であるＢＭ０配線層に形成されている。電源電圧ＶＳＳを供給する電源配線（７２，７３）は、メタル配線層に形成されている。ＳＲＡＭセルは、配線（１１）と平面視で重なりを有し、配線（１１）と接続されるアクティブ領域（Ｎ１）と、配線（１２）と平面視で重なりを有し、配線（１２）と接続されるアクティブ領域（Ｎ２）とを備える。

Description

半導体記憶装置
　本開示は、半導体記憶装置に関し、特にＳＲＡＭ（Static Random Access Memory）セル（以下、適宜、単にセルともいう）のレイアウト構造に関する。
　ＳＲＡＭは半導体集積回路において広く用いられている。
　また、ＬＳＩの基本構成要素であるトランジスタは、ゲート長の縮小（スケーリング）により、集積度の向上、動作電圧の低減、および動作速度の向上を実現してきた。しかし近年、過度なスケーリングによるオフ電流と、それによる消費電力の著しい増大が問題となっている。この問題を解決するため、トランジスタ構造を従来の平面型から立体型に変更した立体構造トランジスタが盛んに研究されている。立体構造トランジスタの一例として、ナノシートＦＥＴ（Field Effect Transistor）がある。
　特許文献１では、さらなる高集積化のために、トランジスタの直下の基板背面にワード線を設ける技術が開示されている。
米国特許出願公開第２０２２／０３３６４７４号明細書
　ここで、特許文献１の技術では、ビット線と電源配線とが同じ配線層に設けられているため、ビット線の配線幅を大きくすることができない。このため、ビット線の配線抵抗が大きくなり、半導体記憶装置の動作速度が低下する。また、ビット線と電源配線とが同じ配線層に設けられているため、電源配線の配線幅を大きくすることができない。これにより、電源配線の配線抵抗が大きくなり、電源電圧降下が大きくなるため、半導体記憶装置の動作速度が低下する。また、ビット線と電源配線との距離が近くなるため、寄生容量が大きくなり、半導体記憶装置の動作速度が低下する。
　また、ワード線を基板の背面側に設けているため、周辺回路において、ワード線を基板の表面側の配線に接続するためには、背面側の配線と表面側の配線とを接続するための接続部が必要となる。このため、半導体記憶装置の面積が増加するとともに、当該接続部の抵抗によって半導体記憶装置の動作速度が低下する。
　本開示は、トランジスタの背面側に配線を設けたＳＲＡＭセルのレイアウト構造において、半導体記憶装置の動作速度の低下を抑止しつつ、半導体記憶装置の面積増加を抑止することを目的とする。
　本開示では、ＳＲＡＭセルを含む半導体記憶装置であって、前記ＳＲＡＭセルは、ソースが第１電源電圧を供給する第１電源に、ドレインが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、ソースが前記第１電源に、ドレインが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、ソースが前記第１電源電圧と異なる第２電源電圧を供給する第２電源に、ドレインが前記第１ノードに、ゲートが前記第２ノードにそれぞれ接続された第３トランジスタと、ソースが前記第２電源に、ドレインが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第４トランジスタと、ソースが第１ビット線に、ドレインが前記第１ノードに、ゲートがワード線にそれぞれ接続された第５トランジスタと、ソースが前記第１ビット線と相補ビット線対を構成する第２ビット線に、ドレインが前記第２ノードに、ゲートが前記ワード線にそれぞれ接続された第６トランジスタとを備え、前記第１ビット線は、前記第１～第６トランジスタの背面側の第１背面配線層に形成されており、第１方向に延びる第１配線を含み、前記第２ビット線は、前記第１背面配線層に形成されており、前記第１方向に延びる第２配線を含み、前記ＳＲＡＭセルは、前記第５トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びているナノシートを含む第１アクティブ領域と、前記第６トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びているナノシートを含む第２アクティブ領域と、前記第１アクティブ領域におけるソースを構成する第１領域と、前記第１配線とが重なる位置に形成されており、前記第１領域と前記第１配線とを接続する第１ビアと、前記第２アクティブ領域におけるソースを構成する第２領域と、前記第２配線とが重なる位置に形成されており、前記第２領域と前記第２配線とを接続する第２ビアと、前記第１～第６トランジスタよりも上層のメタル配線層に形成されており、前記第１方向に延びており、前記第２電源に接続されている第１電源配線とを備える。
　本開示によると、トランジスタの背面の配線層である第１背面配線層に、第１および第２ビット線にそれぞれ相当する第１および第２配線が形成されている。トランジスタの上層のメタル配線層に、第２電源電圧を供給する第１電源配線が形成されている。これにより、第１背面配線層に形成される配線が第１および第２ビット線のみとなる。したがって、第１背面配線層に形成された、第１および第２ビット線に第１および第２配線の配線幅を大きくすることができ、ビット線の配線抵抗を抑えることができる。また、第１配線は、第１アクティブ領域と平面視で重なって、重なっている領域に設けられた第１ビアで互いに接続されている。第２配線は、第２アクティブ領域と平面視で重なって、重なっている領域に設けられた第２ビアで互いに接続されている。したがって、ビット線からアクティブ領域への抵抗を抑えることができる。これらによって半導体記憶装置の動作速度の低下を抑制することができる。
　また、メタル配線層に第１および第２ビット線にそれぞれ相当する配線を形成する必要がなくなるため、メタル配線層における、第２電源電圧を供給する第１電源配線の配線幅を大きくすることができる。これにより、電源配線の配線抵抗を抑えることができるため、電源電圧の変動が抑制され、半導体記憶装置の動作速度の低下を抑止することができるとともに、動作の安定性を向上させることができる。
　また、メタル配線層の上層に、ワード線に相当する配線を形成することにより、トランジスタの背面側の配線と表面（トランジスタの上層）側の配線とを接続するための接続部が不要となるため、半導体記憶装置の面積の増加を抑えつつ、半導体記憶装置の動作速度の低下を抑止することができる。
　本開示によると、トランジスタの背面側に配線を設けたＳＲＡＭセルのレイアウト構造において、半導体記憶装置の動作速度の低下を抑止しつつ、半導体記憶装置の面積増加を抑止することができる。
第１実施形態に係るＳＲＡＭセルのレイアウト構造の例を示す平面図。 第１実施形態に係るＳＲＡＭセルのレイアウト構造の例を示す断面図。 第１実施形態に係るＳＲＡＭセルのレイアウト構造の例を示す断面図。 第１実施形態に係るＳＲＡＭセルの構成を示す回路図。 第１実施形態に係る半導体集積回路装置の他の構成例。 第２実施形態に係るＳＲＡＭセルのレイアウト構造の例を示す平面図。 第２実施形態に係るＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 第２実施形態に係るＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 第２実施形態に係るＳＲＡＭセルのレイアウト構造の他の例を示す断面図。 第３実施形態に係る半導体記憶装置が備える回路ブロックのレイアウトの例を示す平面図。 第３実施形態に係る半導体記憶装置が備える回路ブロックのレイアウトの例を示す平面図。 第３実施形態に係るメモリセルアレイの構成を示す回路図。 第３実施形態に係る読出・書込回路の構成を示す回路図。
　以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体記憶装置は複数のＳＲＡＭセルを備えており、この複数のＳＲＡＭセルのうち少なくとも一部は、ナノシートＦＥＴを備えるものとする。ナノシートＦＥＴとは、電流が流れる薄いシート（ナノシート）を用いたＦＥＴである。ナノシートは例えばシリコンによって形成されている。なお、本開示では、ＳＲＡＭセルが備えるトランジスタは、ナノシートＦＥＴに限定されない。
　また、本明細書では、「ＶＤＤ」「ＶＳＳ」は、電源電圧または電源自体を示す。また、本明細書において、「同一配線幅」等のように、幅等が同じであることを意味する表現は、製造上のばらつき範囲を含んでいるものとする。
　（第１実施形態）
　図１～図３は第１実施形態に係るＳＲＡＭセルのレイアウト構造の例を示す図であり、図１（ａ），（ｂ）は平面図、図２（ａ）～（ｃ）および図３（ａ），（ｂ）は平面視横方向における断面図である。具体的には、図１（ａ）は、Ｍ１，Ｍ２配線層である、セル上部を示し、図１（ｂ）はＭ１，Ｍ２配線層よりも下層であり、ナノシートＦＥＴを含む部分である、セル下部を示す。図２（ａ）は線Ｘ１－Ｘ１’の断面、図２（ｂ）は線Ｘ２－Ｘ２’の断面、図２（ｃ）は線Ｘ３－Ｘ３’の断面、図３（ａ）は線Ｘ４－Ｘ４’の断面、図３（ｂ）は線Ｘ５－Ｘ５’の断面である。
　なお、以下の説明では、図１等の平面図において、図面縦方向をＹ方向（第１方向に相当）、図面横方向（第２方向に相当）をＸ方向、基板面に垂直な方向をＺ方向としている。
　図４は第１実施形態に係るＳＲＡＭセルの構成を示す回路図である。図４に示すように、ＳＲＡＭセルには、ロードトランジスタＰＵ１，ＰＵ２、ドライブトランジスタＰＤ１，ＰＤ２、および、アクセストランジスタＰＧ１，ＰＧ２によりＳＲＡＭ回路が構成されている。ロードトランジスタＰＵ１，ＰＵ２は、Ｐ型ＦＥＴであり、ドライブトランジスタＰＤ１，ＰＤ２およびアクセストランジスタＰＧ１，ＰＧ２は、Ｎ型ＦＥＴである。
　ロードトランジスタＰＵ１は、電源ＶＤＤと第１ノードＮＡとの間に設けられており、ドライブトランジスタＰＤ１は、第１ノードＮＡと電源ＶＳＳとの間に設けられている。ロードトランジスタＰＵ１およびドライブトランジスタＰＤ１は、ゲートが第２ノードＮＢに接続されており、インバータＩＮＶ１を構成している。ロードトランジスタＰＵ２は、電源ＶＤＤと第２ノードＮＢとの間に設けられており、ドライブトランジスタＰＤ２は、第２ノードＮＢと電源ＶＳＳとの間に設けられている。ロードトランジスタＰＵ２およびドライブトランジスタＰＤ２は、ゲートが第１ノードＮＡに接続されており、インバータＩＮＶ２を構成している。すなわち、一方のインバータの出力は他方のインバータの入力に接続されており、これにより、ラッチが構成されている。
　アクセストランジスタＰＧ１は、ビット線ＢＬと第１ノードＮＡとの間に設けられており、ゲートがワード線ＷＬに接続されている。アクセストランジスタＰＧ２は、ビット線ＢＬＢと第２ノードＮＢとの間に設けられており、ゲートがワード線ＷＬに接続されている。なお、ビット線ＢＬ，ＢＬＢは、相補ビット線対を構成する。
　ＳＲＡＭ回路では、相補ビット線対を構成するビット線ＢＬ，ＢＬＢを、ハイレベルおよびローレベルにそれぞれ駆動し、ワード線ＷＬをハイレベルに駆動すると、第１ノードＮＡにハイレベルが書き込まれ、第２ノードＮＢにローレベルが書き込まれる。一方、ビット線ＢＬ，ＢＬＢを、ローレベルおよびハイレベルにそれぞれ駆動し、ワード線ＷＬをハイレベルに駆動すると、第１ノードＮＡにローレベルが書き込まれ、第２ノードＮＢにハイレベルが書き込まれる。そして、第１および第２ノードＮＡ，ＮＢにデータがそれぞれ書き込まれている状態で、ワード線ＷＬをローレベルに駆動すると、ラッチ状態が確定し、第１および第２ノードＮＡ，ＮＢに書き込まれているデータが保持される。
　また、ビット線ＢＬ，ＢＬＢを予めハイレベルにプリチャージしておき、ワード線ＷＬをハイレベルに駆動すると、第１および第２ノードＮＡ，ＮＢに書き込まれたデータに応じてビット線ＢＬ，ＢＬＢの状態がそれぞれ確定するため、ＳＲＡＭセルからのデータの読み出しを行うことができる。具体的に、第１ノードＮＡがハイレベルであり、第２ノードＮＢがローレベルであれば、ビット線ＢＬはハイレベルを保持し、ビット線ＢＬＢはローレベルにディスチャージされる。一方、第１ノードＮＡがローレベルであり、第２ノードＮＢがハイレベルであれば、ビット線ＢＬはローレベルにディスチャージされ、ビット線ＢＬＢはハイレベルを保持する。
　以上に説明したように、ＳＲＡＭセルは、ビット線ＢＬ，ＢＬＢおよびワード線ＷＬを制御することによって、ＳＲＡＭセルへのデータ書き込み、データ保持およびＳＲＡＭセルからのデータ読み出し機能を有する。
　なお、以下の説明では、図１等の平面図において縦横に走る実線、および、図２等の断面図において縦に走る実線は、設計時に部品配置を行うために用いるグリッドを示す。グリッドは、Ｘ方向において等間隔に配置されており、またＹ方向において等間隔に配置されている。なお、グリッド間隔は、Ｘ方向とＹ方向とにおいて同じであってもよいし異なっていてもよい。また、グリッド間隔は、層ごとに異なっていてもかまわない。さらに、各部品は必ずしもグリッド上に配置される必要はない。ただし、製造ばらつきを抑制する観点から、部品はグリッド上に配置される方が好ましい。
　また、図１等の平面図においてセルを取り囲むように表示された点線は、ＳＲＡＭセルのセル枠（ＳＲＡＭセルの外縁）を示す。ＳＲＡＭセルは、セル枠が、Ｘ方向またはＹ方向に隣接するセルのセル枠と接するように配置される。
　また、図１等の平面図において、ＳＲＡＭセルのＸ方向両側には、それぞれ、ＳＲＡＭセルをＸ方向に反転したものが配置される。ＳＲＡＭセルのＹ方向両側には、それぞれ、ＳＲＡＭセルをＹ方向に反転したものが配置される。
　図１（ｂ）に示すように、トランジスタが形成される半導体チップの背面に設けられたＢＭ０（Backside Metal 0）配線層に、セル上下両端にかけてＹ方向に延びる配線１１，１２が形成されている。配線１１，１２は、ビット線ＢＬＢ，ＢＬにそれぞれ相当する。ＢＭ０配線層が第１背面配線層に相当する。
　Ｐ型基板（PSub）上（図示省略）のＮ型トランジスタ領域に、Ｎ型トランジスタのチャネル、ソースおよびドレインを構成する複数のアクティブ領域が形成されている。具体的に、Ｎ型トランジスタ領域には、アクティブ領域Ｎ１，Ｎ２が形成されている。アクティブ領域Ｎ１，Ｎ２は、平面視で、配線１１，１２とそれぞれ重なっている。
　Ｎ型トランジスタ領域では、アクセストランジスタＰＧ２、ドライブトランジスタＰＤ１、ドライブトランジスタＰＤ２およびアクセストランジスタＰＧ１が形成されている。アクセストランジスタＰＧ２、ドライブトランジスタＰＤ１、ドライブトランジスタＰＤ２およびアクセストランジスタＰＧ１は、チャネルとして、平面視で重なる３枚のシート構造からなり、Ｙ方向に延びるナノシート２１～２４をそれぞれ有する。すなわち、アクセストランジスタＰＧ２、ドライブトランジスタＰＤ１、ドライブトランジスタＰＤ２およびアクセストランジスタＰＧ１はナノシートＦＥＴである。
　アクティブ領域Ｎ１において、アクセストランジスタＰＧ２のソースとなる部分（領域４０）は、配線１１と平面視で重なる位置に設けられたビア（via）１１１を介して、配線１１と接続されている。アクティブ領域Ｎ２において、アクセストランジスタＰＧ１のソースとなる部分（領域４５）は、配線１２と平面視で重なる位置に設けられたビア１１２を介して、配線１２と接続されている。
　Ｎ型ウェル（NWell）上（図示省略）のＰ型トランジスタ領域に、Ｐ型トランジスタのチャネル、ソースおよびドレインを構成する複数のアクティブ領域が形成されている。具体的に、Ｐ型トランジスタ領域には、アクティブ領域Ｐ１，Ｐ２が形成されている。
　Ｐ型トランジスタ領域では、ロードトランジスタＰＵ１，ＰＵ２が形成されている。ロードトランジスタＰＵ１，ＰＵ２は、チャネルとして、平面視で重なる３枚のシート構造からなり、Ｙ方向に延びるナノシート２５，２６をそれぞれ有する。すなわち、ロードトランジスタＰＵ１，ＰＵ２はナノシートＦＥＴである。なお、ナノシート２１～２４のＸ方向の幅は、ナノシート２５，２６のＸ方向の幅の２倍となっている。
　なお、アクティブ領域について、ナノシートの両側にあるソースおよびドレインとなる部分は、例えば、当該ナノシートからエピタキシャル成長によって形成される。
　図１（ｂ）に示すように、Ｘ方向に延びるゲート配線（Gate）３１～３４が形成されている。ゲート配線３１は、ナノシート２１のＸ方向およびＺ方向における外周を囲んでいる。ゲート配線３２は、ナノシート２５，２２のＸ方向およびＺ方向における外周を囲んでいる。ゲート配線３３は、ナノシート２３，２６のＸ方向およびＺ方向における外周を囲んでいる。ゲート配線３４は、ナノシート２４のＸ方向およびＺ方向における外周を囲んでいる。ゲート配線３１は、アクセストランジスタＰＧ２のゲートに対応する。ゲート配線３２は、ロードトランジスタＰＵ１およびドライブトランジスタＰＤ１のゲートに対応する。ゲート配線３３は、ドライブトランジスタＰＤ２およびロードトランジスタＰＵ２のゲートに対応する。ゲート配線３４は、アクセストランジスタＰＧ１のゲートに対応する。
　ローカル配線層には、Ｘ方向に延びるローカル配線５１～５８が形成されている。ローカル配線５１は、アクティブ領域Ｎ１における領域４０と接続されている。ローカル配線５２は、アクティブ領域Ｐ１における領域４６と接続されている。ローカル配線５３は、アクティブ領域Ｎ２における領域４３と接続されている。ローカル配線５４は、アクティブ領域Ｎ１における領域４１およびアクティブ領域Ｐ２における領域４８と接続されている。ローカル配線５５は、アクティブ領域Ｐ１における領域４７およびアクティブ領域Ｎ２における領域４４と接続されている。ローカル配線５６は、アクティブ領域Ｎ１における領域４２と接続されている。ローカル配線５７は、アクティブ領域Ｐ２における領域４９と接続されている。ローカル配線５８は、アクティブ領域Ｎ２における領域４５と接続されている。
　領域４０は、アクティブ領域Ｎ１におけるアクセストランジスタＰＧ２のソースとなる部分である。領域４１は、アクティブ領域Ｎ１における、アクセストランジスタＰＧ２のドレインおよびドライブトランジスタＰＤ２のドレインとなる部分である。領域４２は、アクティブ領域Ｎ１におけるドライブトランジスタＰＤ２のソースとなる部分である。領域４３は、アクティブ領域Ｎ２におけるドライブトランジスタＰＤ１のソースとなる部分である。領域４４は、アクティブ領域Ｎ２における、ドライブトランジスタＰＤ１のドレインおよびアクセストランジスタＰＧ１のドレインとなる部分である。領域４５は、アクティブ領域Ｎ２におけるアクセストランジスタＰＧ１のソースとなる部分である。領域４６は、アクティブ領域Ｐ１におけるロードトランジスタＰＵ１のソースとなる部分である。領域４７は、アクティブ領域Ｐ１におけるロードトランジスタＰＵ１のドレインとなる部分である。領域４８は、アクティブ領域Ｐ２におけるロードトランジスタＰＵ２のドレインとなる部分である。領域４９は、アクティブ領域Ｐ２におけるロードトランジスタＰＵ２のソースとなる部分である。
　ローカル配線５４は、シェアードコンタクト(Shared-contact)６１を介して、ゲート配線３２と接続されている。ローカル配線５５は、シェアードコンタクト６２を介して、ゲート配線３３と接続されている。なお、ゲート配線３３、ローカル配線５５およびシェアードコンタクト６２が第１ノードＮＡに相当する。ゲート配線３２、ローカル配線５４およびシェアードコンタクト６１が第２ノードＮＢに相当する。
　図１（ａ）に示すように、ローカル配線層の上層にあるメタル配線層であるＭ１配線層に、セルの図面上下両端にかけてＹ方向に延びる電源配線７１～７３が形成されている。また、配線７４，７５が形成されている。電源配線７１は、電源電圧ＶＤＤを供給する。電源配線７２，７３は、電源電圧ＶＳＳを供給する。電源配線７１は、平面視で、アクティブ領域Ｐ１，Ｐ２と重なりを有する。電源配線７２は、平面視で、アクティブ領域Ｎ１および配線１１と重なりを有する。電源配線７３は、平面視で、アクティブ領域Ｎ２および配線１２と重なりを有する。
　電源配線７１は、ビア８１を介してローカル配線５２と接続されており、ビア８２を介してローカル配線５７と接続されている。電源配線７２は、ビア８３を介して、ローカル配線５６と接続されている。電源配線７３は、ビア８４を介して、ローカル配線５３と接続されている。配線７４は、ビア（Gate-contact）８５を介して、ゲート配線３１と接続されている。配線７５は、ビア８６を介して、ゲート配線３４と接続されている。
　Ｍ１配線層の上層であるＭ２配線層に、セルの図面左右両端にかけてＸ方向に延びる配線９１が形成されている。配線９１が、ワード線ＷＬに相当する。配線９１は、コンタクト１０１を介して配線７４と接続されており、コンタクト１０２を介して配線７５と接続されている。
　以上の構成により、トランジスタの背面の配線層であるＢＭ０配線層に、ビット線ＢＬＢ，ＢＬにそれぞれ相当する配線１１，１２が形成されている。トランジスタの上層のメタル配線層であるＭ１配線層に、電源電圧ＶＤＤを供給する電源配線７１および電源電圧ＶＳＳを供給する電源配線７２，７３が形成されている。これにより、ＢＭ０配線層に形成される配線がビット線ＢＬＢ，ＢＬのみとなる。したがって、ＢＭ０配線層に形成されたビット線ＢＬ，ＢＬＢに相当する配線（配線１１，１２）の配線幅を大きくすることができ、ビット線の配線抵抗を抑えることができる。また、配線１１は、アクティブ領域Ｎ１と平面視で重なっており、重なっている領域に設けられたビアで互いに接続されている。配線１２は、アクティブ領域Ｎ２と平面視で重なっており、重なっている領域に設けられたビアで互いに接続されている。したがって、ビット線からアクティブ領域への抵抗を抑えることができる。これらによって半導体記憶装置の動作速度の低下を抑制することができる。
　また、Ｍ１配線層にビット線ＢＬＢ，ＢＬにそれぞれ相当する配線を形成する必要がなくなるため、Ｍ１配線層における、電源電圧ＶＤＤを供給する電源配線７１および電源電圧ＶＳＳを供給する電源配線７２，７３の配線幅を大きくすることができる。これにより、電源配線の配線抵抗を抑えることができるため、電源電圧の変動が抑制され、半導体記憶装置の動作速度の低下を抑止することができるとともに、動作の安定性を向上することができる。
　また、Ｍ１配線層の上層であるＭ２配線層に、ワード線ＷＬに相当する配線９１が形成されている。これにより、トランジスタの背面側の配線と表面（トランジスタの上層）側の配線とを接続するための接続部が不要となるため、半導体記憶装置の面積の増加を抑えつつ、半導体記憶装置の動作速度の低下を抑止することができる。
　なお、ＢＭ０配線層の下層、すなわち、トランジスタからみて遠い方にあるＢＭ１配線層に、Ｙ方向に延びており、ビット線ＢＬ，ＢＬＢに相当する配線をさらに設けてもよい。これらの配線と、配線１１，１２とを接続してもよい。
　なお、上述した、トランジスタの背面側に形成されたビット線は、トランジスタが構成される半導体チップとは別の半導体チップを用いて構成してもかまわない。
　図５（ａ）は第１実施形態に係る半導体集積回路装置の他の構成例である。図５（ａ）に示す半導体集積回路装置２００は、第１半導体チップ２０１（チップＡ）と、第２半導体チップ２０２（チップＢ）とが、積層されることによって構成されている。チップＡは、上述したＳＲＡＭセル等が配置されている。チップＢは、表面に設けられた配線層にビット線が形成されている。チップＢは、チップＡの背面側に、バンプ等を用いて張り合わされている。
　図５（ｂ）は本構成例における、図１のＳＲＡＭセルの線Ｘ１－Ｘ１’の断面を示す。図５（ｂ）に示すように、チップＢの表面に設けられた配線層に、ビット線ＢＬＢに相当する配線１１と、ビット線ＢＬに相当する配線１２とが形成されている。配線１１は、チップＡの領域４０と、配線１１と平面視で重なる位置に設けられたビア１１１を介して接続されている。なお、図示は省略しているが、配線１２は、チップＡの領域４５と、配線１１と平面視で重なる位置に設けられたビア１１２を介して接続される。
　（第２実施形態）
　図６は第２実施形態に係るＳＲＡＭセルのレイアウト構造の例を示す平面図である。具体的に、図６（ａ）はセル上部を示し、図６（ｂ）はセル下部を示す。図６では、図１と比較すると、Ｍ１配線層の電源配線７１が省略されており、ＢＭ０配線層に電源配線１３が形成されている。これに伴い、Ｍ１配線層の電源配線７２，７３の配線幅が広くなっている。
　具体的に、ＢＭ０配線層に、セル上下両端にかけてＹ方向に延びる電源配線１３が形成されている。電源配線１３は、電源電圧ＶＤＤを供給する。電源配線１３は、配線１１と配線１２との間に形成されている。電源配線１３は、平面視で、アクティブ領域Ｐ１，Ｐ２と重なっている。
　電源配線１３は、電源配線１３と平面視で重なる位置に設けられたビア１１３を介して、ロードトランジスタＰＵ１のソースとなる部分（領域４６）と接続されている。また、電源配線１３は、電源配線１３と平面視で重なる位置に設けられたビア１１４を介して、ロードトランジスタＰＵ２のソースとなる部分（領域４９）と接続されている。
　以上の構成により、トランジスタの背面の配線層であるＢＭ０配線層に、ビット線ＢＬＢ，ＢＬにそれぞれ相当する配線１１，１２および電源電圧ＶＤＤを供給する電源配線１３が形成されている。トランジスタの上層のメタル配線層であるＭ１配線層に、電源電圧ＶＳＳを供給する電源配線７２，７３のみが形成されている。これにより、Ｍ１配線層における、電源電圧ＶＳＳを供給する電源配線７２，７３の配線幅を大きくすることができる。これにより、電源配線の配線抵抗を抑えることができるため、電源電圧の変動が抑制され、半導体記憶装置の動作速度の低下を抑止することができるとともに、動作の安定性を向上することができる。
　また、電源電圧ＶＤＤを供給する電源配線１３が、配線１１と配線１２との間に形成されている。これにより、ビット線ＢＬＢ，ＢＬにそれぞれ相当する配線１１，１２間のクロストークノイズが抑制されるため、半導体記憶装置の性能の劣化および信頼性の低下を抑止することができる。
　また、Ｍ１配線層の上層であるＭ２配線層に、ワード線ＷＬに相当する配線９１が形成されている。これにより、トランジスタの背面側の配線と表面（トランジスタの上層）側の配線とを接続するための接続部が不要となるため、半導体記憶装置の面積の増加を抑えつつ、半導体記憶装置の動作速度の低下を抑止することができる。
　その他、図１と同様の効果を得ることができる。
　なお、ＢＭ０配線層の下層のＢＭ１配線層に、Ｙ方向に延びており、ビット線ＢＬ，ＢＬＢに相当する配線をさらに設けてもよい。これらの配線と、配線１１，１２とを接続してもよい。
　（変形例１）
　図７は第２実施形態に係るＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図７（ａ）はセル上部を示し、図７（ｂ）はセル下部を示す。図７では、図６と比較すると、Ｍ１配線層に電源配線７６が形成されている。
　具体的に、Ｍ１配線層に、セルの図面上下両端にかけてＹ方向に延びる電源配線７６が形成されている。電源配線７６は、電源電圧ＶＤＤを供給する。電源配線７６は、電源配線７２と電源配線７３との間に形成されている。電源配線７６は、平面視で、アクティブ領域Ｐ１，Ｐ２および電源配線１３と重なりを有する。
　電源配線７６は、電源配線７６と平面視で重なる位置に設けられたビア８７を介して、アクティブ領域Ｐ１のソースとなる部分（領域４６）と接続されている。また、電源配線７６は、電源配線７６と平面視で重なる位置に設けられたビア８８を介して、アクティブ領域Ｐ２のソースとなる部分（領域４９）と接続されている。
　変形例１によると、メタル配線層であるＭ１配線層に、電源電圧ＶＤＤを供給する電源配線７６が形成されている。これにより、ＢＭ０配線層に形成され、電源電圧ＶＤＤを供給する電源配線１３の配線幅を小さくすることができるため、ビット線ＢＬＢ，ＢＬにそれぞれ相当する配線１１，１２間のクロストークノイズを抑制しつつ、配線１１，１２の配線幅を大きくすることができる。
　また、ＢＭ０配線層にも電源電圧ＶＤＤを供給する電源配線１３が形成されているため、Ｍ１配線層に形成された、電源電圧ＶＤＤを供給する電源配線７６の配線幅を小さくすることができる。これにより、Ｍ１配線層における、電源電圧ＶＳＳを供給する電源配線７２，７３の配線幅を大きくすることができる。したがって、電源配線の配線抵抗を抑えることができるため、電源電圧の変動が抑制され、半導体記憶装置の動作速度の低下を抑止することができるとともに、動作の安定性を向上することができる。
　その他、図６と同様の効果を得ることができる。
　（変形例２）
　図８および図９は第２実施形態に係るＳＲＡＭセルのレイアウト構造の他の例を示す図であり、図８は平面図、図９は平面視横方向における断面図である。具体的に、図８はセル下部を示し、図９は線Ｘ６－Ｘ６’の断面である。図８および図９におけるセル上部は、図６（ａ）と同じである。
　図８および図９では、図６と比較すると、ＢＭ１（Backside Metal 1）配線層に、電源配線１２１が形成されている。ＢＭ１配線層は、トランジスタが形成される半導体チップの背面に設けられた配線層であり、ＢＭ０配線層の下層、すなわち、トランジスタからみて遠い方である。ＢＭ１配線層が第２背面配線層に相当する。
　具体的には、ＢＭ１配線層に、セルの図面左右両端にかけてＸ方向に延びる電源配線１２１が形成されている。電源配線１２１は、電源電圧ＶＤＤを供給する。電源配線１２１は、ビア１３１を介して、ＢＭ０配線層の電源配線１３と接続されている。
　変形例２によると、ＢＭ０配線層の下層に、電源電圧ＶＤＤを供給する電源配線１２１が形成されている。電源配線１２１は、ビア１３１を介して、ＢＭ０配線層の電源配線１３と接続されている。これにより、電源電圧ＶＤＤを供給する電源配線の配線抵抗を抑えることができるため、電源電圧の変動が抑制され、半導体記憶装置の動作速度の低下を抑止することができるとともに、動作の安定性を向上することができる。
　その他、図６と同様の効果を得ることができる。
　（第３実施形態）
　図１０および図１１は第３実施形態に係る半導体記憶装置が備える回路ブロックのレイアウトの例を示す平面図である。なお、図１０では、ＳＲＡＭセルのセル枠と、半導体記憶装置を構成する各回路の枠と、ＢＭ０配線層におけるビット線（配線１１，１２）のみを図示している。また、図１０では、図面左側から奇数列目（１列目、３列目）に配置されるメモリセルＭＣには、図面左側から偶数列（２列目、４列目）に配置されるメモリセルＭＣを左右反転したものが配置される。
　第３実施形態に係る半導体記憶装置は、メモリセルアレイＡ１と、読出・書込回路Ａ２とを備える。
　図１２は第３実施形態に係るメモリセルアレイの構成を示す回路図である。図１２に示すように、メモリセルアレイＡ１は、ｍ行（ｍは自然数）×ｎ列（ｎは自然数）のアレイ状に配置された複数のメモリセルＭＣを備える。図１２では、メモリセルＭＣとして、図１のＳＲＡＭセルが配置される。
　メモリセルアレイＡ１は、メモリセルＭＣの行に対応して配置された複数（図１２ではｍ）のワード線ＷＬと、メモリセルＭＣの列に対応して配置された複数（図１２ではｎ）のビット線対ＢＬＴとを備える。ビット線対ＢＬＴは、対をなすビット線ＢＬ，ＢＬＢで構成される。ワード線ＷＬは、Ｘ方向に延びている。ビット線ＢＬ，ＢＬＢは、Ｙ方向に延びている。そして、それぞれのメモリセルＭＣは、配置位置に応じた行のワード線ＷＬおよび列のビット線対ＢＬＴ（ビット線ＢＬ，ＢＬＢ）と接続される。ビット線対ＢＬＴは、図１３の読出・書込回路Ａ２に接続される。
　図１３は第３実施形態に係る読出・書込回路の構成を示す回路図である。図１３では、２つのカラム毎に１つの読出・書込回路Ａ２を設けている。具体的には、ビット線対ＢＬＴ［０］に接続された第１カラムと、ビット線対ＢＬＴ［１］に接続された第２カラムとが読出・書込回路Ａ２に接続されている。
　読出・書込回路Ａ２は、ビット線対ＢＬＴ［０］，ＢＬＴ［１］それぞれに対応した２つのレベル保持回路Ａ１１と、２つのプリチャージ回路Ａ１２と、２つのカラムセレクタＡ１３とを備える。読出・書込回路Ａ２は、さらに１つのセンスアンプ回路Ａ１４を備える。
　レベル保持回路Ａ１１は、ビット線ＢＬ，ＢＬＢの一方がローレベルになった場合、ビット線ＢＬ，ＢＬＢの他方をハイレベルに保持する。レベル保持回路Ａ１１は、トランジスタＱ１１，Ｑ１２（Ｑ２１，Ｑ２２）を備える。
　プリチャージ回路Ａ１２は、プリチャージ信号ＰＣＧに基づいて、ビット線対ＢＬＴ（ＢＬ，ＢＬＢ）をプリチャージする。プリチャージ回路Ａ１２は、トランジスタＱ１３～Ｑ１５（Ｑ２３～Ｑ２５）を備える。
　カラムセレクタＡ１３は、カラム選択信号ＮＣＯＬ［１：０］に基づいて、第１カラムおよび第２カラムのいずれのカラムに書き込み・読み出しを行うかを選択する。カラムセレクタＡ１３は、トランジスタＱ１６～Ｑ１９（Ｑ２６～Ｑ２９）を備える。
　センスアンプ回路Ａ１４は、２組のビット線対ＢＬＴ［１：０］からカラム選択信号ＮＣＯＬ［１：０］で選択された所望の信号をセンスアンプイネーブル信号ＮＳＡＥに基づいて増幅し、リードデータ線対ＲＤ［０］，ＮＲＤ［０］に出力する。センスアンプ回路Ａ１４は、トランジスタＱ３１～Ｑ３５を備える。
　ここで、ビット線ＢＬは、トランジスタＱ１２（Ｑ２２）のゲートと接続されている。ビット線ＢＬＢは、トランジスタＱ１１（Ｑ２１）のゲートと接続されている。ビット線ＢＬ，ＢＬＢは、上記のトランジスタのゲートへの接続を除けば、レベル保持回路Ａ１１、プリチャージ回路Ａ１２およびカラムセレクタＡ１３を構成する各トランジスタのソースおよびドレインのみと接続されている。
　また、トランジスタＱ１６，Ｑ２６のドレインは、トランジスタＱ３３，Ｑ３４のゲートに接続されている。トランジスタＱ１７，Ｑ２７のドレインは、トランジスタＱ３１，Ｑ３２のゲートに接続されている。
　図１０に示すように、メモリセルアレイＡ１から、読出・書込回路Ａ２を構成するレベル保持回路Ａ１１、プリチャージ回路Ａ１２およびカラムセレクタＡ１３にかけて、配線１１，１２が、ＢＭ０配線層において、Ｙ方向に直線状に延びるように形成されている。
　図１１に示すように、ＢＭ０配線層において、Ｙ方向に延びる配線１１，配線１２が形成されている。上述したように、配線１１，１２は、ビット線ＢＬＢ，ＢＬにそれぞれ相当する。
　Ｎ型トランジスタ領域には、アクティブ領域Ｎ３，Ｎ４が形成されている。Ｐ型トランジスタ領域には、アクティブ領域Ｐ３～Ｐ７が形成されている。配線１１は、平面視で、アクティブ領域Ｐ４，Ｐ７，Ｐ６，Ｎ４と重なりを有する。配線１２は、平面視で、アクティブ領域Ｐ３，Ｐ５，Ｎ３と重なりを有する。
　アクティブ領域Ｐ３，Ｐ４には、レベル保持回路Ａ１１におけるトランジスタＱ１１，Ｑ１２がそれぞれ形成されている。アクティブ領域Ｐ３，Ｐ７には、プリチャージ回路Ａ１２におけるトランジスタＱ１３～Ｑ１５が形成されている。アクティブ領域Ｐ５，Ｐ６には、カラムセレクタＡ１３におけるトランジスタＱ１６，Ｑ１７がそれぞれ形成されている。アクティブ領域Ｎ３，Ｎ４には、カラムセレクタＡ１３におけるトランジスタＱ１８，Ｑ１９がそれぞれ形成されている。
　領域４０ａは、アクティブ領域Ｐ３におけるトランジスタＱ１１のドレインとなる部分である。領域４０ｂは、アクティブ領域Ｐ４におけるトランジスタＱ１２のドレインとなる部分である。領域４０ｃは、アクティブ領域Ｐ５におけるトランジスタＱ１６のソースとなる部分である。領域４０ｄは、アクティブ領域Ｐ５におけるトランジスタＱ１６のドレインとなる部分である。領域４０ｅは、アクティブ領域Ｐ６におけるトランジスタＱ１７のソースとなる部分である。領域４０ｆは、アクティブ領域Ｐ６におけるトランジスタＱ１７のドレインとなる部分である。領域４０ｇは、アクティブ領域Ｐ３におけるトランジスタＱ１３のドレインおよびトランジスタＱ１５のソースとなる部分である。領域４０ｈは、アクティブ領域Ｐ７におけるトランジスタＱ１４のドレインおよびトランジスタＱ１５のドレインとなる部分である。領域４０ｉは、アクティブ領域Ｎ３におけるトランジスタＱ１８のドレインとなる部分である。領域４０ｊは、アクティブ領域Ｎ４におけるトランジスタＱ１９のドレインとなる部分である。
　領域４０ａ～４０ｊは、ローカル配線５０ａ～５０ｊとそれぞれ接続されている。
　ゲート配線３５，３６は、トランジスタＱ１１，Ｑ１２のゲートにそれぞれ相当する。
　ゲート配線３５は、シェアードコンタクト６４、ローカル配線５０ｂ、領域４０ｂおよびビア１１６を介して、配線１１に接続されている。ゲート配線３６は、シェアードコンタクト６３、ローカル配線５０ａ、領域４０ａおよびビア１１５を介して、配線１２に接続されている。ビア１１５は、アクティブ領域Ｐ３におけるトランジスタＱ１１のドレインとなる部分（領域４０ａ）と配線１２とが、平面視で重なる領域に設けられている。ビア１１６は、アクティブ領域Ｐ４におけるトランジスタＱ１２のドレインとなる部分（領域４０ｂ）と配線１１とが、平面視で重なる領域に設けられている。すなわち、トランジスタＱ１１，Ｑ１２のゲートは、トランジスタＱ１２，Ｑ１１のドレインを介して、ビット線ＢＬＢ，ＢＬにそれぞれ接続されている。同様に、トランジスタＱ２１，Ｑ２２のゲートは、トランジスタＱ２２，Ｑ２１のドレインを介して、ビット線ＢＬＢ，ＢＬ（配線１１，１２）にそれぞれ接続されている。
　領域４０ｃは、配線１２と平面視で重なる位置に設けられたビア１１７を介して、配線１２に接続される。領域４０ｄは、ローカル配線５０ｄおよびビア８９を介して、メタル配線層（Ｍ１配線層、Ｍ２配線層など）に形成された配線（図示省略）に接続される。領域４０ｄは、当該配線を介して、トランジスタＱ３３，Ｑ３４のゲートに接続される。領域４０ｅは、配線１１と平面視で重なる位置に設けられたビア１１８を介して、配線１１に接続される。領域４０ｆは、ローカル配線５０ｆおよびビア９０を介して、メタル配線層（Ｍ１配線層、Ｍ２配線層など）に形成された配線（図示省略）に接続される。領域４０ｆは、当該配線を介して、トランジスタＱ３１，Ｑ３２のゲートに接続される。ビア１１７は、アクティブ領域Ｐ５におけるトランジスタＱ１６のソースとなる部分（領域４０ｃ）と配線１２とが、平面視で重なる領域に設けられている。ビア１１８は、アクティブ領域Ｐ６におけるトランジスタＱ１７のソースとなる部分（領域４０ｅ）と配線１１とが、平面視で重なる領域に設けられている。すなわち、トランジスタＱ１６は、ソースが配線１２に接続されており、ドレインがトランジスタＱ３３，Ｑ３４のゲートに接続されている。トランジスタＱ１７は、ソースが配線１１に接続されており、ドレインがトランジスタＱ３１，Ｑ３２のゲートに接続されている。同様に、トランジスタＱ２６は、ソースが配線１２に接続されており、ドレインがトランジスタＱ３３，Ｑ３４のゲートに接続されている。トランジスタＱ２７は、ソースが配線１１に接続されており、ドレインがトランジスタＱ３１，Ｑ３２のゲートに接続されている。
　領域４０ｇは、配線１２と平面視で重なる位置に設けられたビア１１８を介して、配線１２に接続される。領域４０ｈは、配線１１と平面視で重なる位置に設けられたビア１１９を介して、配線１１に接続される。領域４０ｉは、配線１２と平面視で重なる位置に設けられたビア１２０を介して、配線１２に接続される。領域４０ｊは、配線１１と平面視で重なる位置に設けられたビア１２０ａを介して、配線１２に接続される。
　以上に説明したように、図１１のアクティブ領域における、レベル保持回路Ａ１１、プリチャージ回路Ａ１２およびカラムセレクタＡ１３を構成する各トランジスタのソースおよびドレインに相当する部分は、図１３の回路を実現するように、配線１１，１２（ビット線ＢＬＢ，ＢＬ）に接続されている。
　ここで、半導体チップの背面に設けられた配線層（ＢＭ０配線層、ＢＭ１配線層など）から、各トランジスタのゲート（ゲート配線）に対して背面側からビアを介した接続は困難である。接続が可能であったとしても、ゲートに対する表面側からのビアを介した接続および背面側からのビアを介した接続の双方が必要となるため、製造プロセスが複雑になり、製造コストが増大する。
　そこで、本実施形態では、トランジスタＱ１１，Ｑ１２のゲート（ゲート配線３５，３６）は、トランジスタＱ１２，Ｑ１１のドレインを介して、ＢＭ０配線層に形成された配線１１，１２（ビット線ＢＬＢ，ＢＬ）にそれぞれ接続されている。これにより、トランジスタＱ１１，Ｑ１２のゲートに接続するために、ＢＭ０配線層に形成されたビット線ＢＬＢ，ＢＬをメタル配線層に接続するための接続部が不要となり、半導体記憶装置の面積増大を抑制することができる。
　また、配線１１，１２は、レベル保持回路Ａ１１、プリチャージ回路Ａ１２およびカラムセレクタＡ１３を構成する各トランジスタのソースおよびドレインに相当する部分と、図１３の回路を実現するように、接続されている。図１３に示すように、ビット線ＢＬ，ＢＬＢは、トランジスタＱ１１，Ｑ１２のゲートを除いて、レベル保持回路Ａ１１、プリチャージ回路Ａ１２およびカラムセレクタＡ１３を構成する各トランジスタのソースおよびドレインにのみに接続されている。レベル保持回路Ａ１１、プリチャージ回路Ａ１２およびカラムセレクタＡ１３を構成する各トランジスタのソースおよびドレインへの接続は、配線１１，１２とアクティブ領域における各トランジスタのソースおよびドレインとなる部分とを接続し、当該配線（配線１１，１２）と平面視で重なる位置に設けられたビアを形成するのみで実現することができるため、半導体記憶装置の面積増大を抑制することができる。
　また、トランジスタＱ１６は、ソースがＢＭ０配線層に形成された配線１２に接続されており、ドレインがＭ１配線層に形成された配線を介してトランジスタＱ３３，Ｑ３４のゲートに接続されている。トランジスタＱ１７は、ソースがＢＭ０配線層に形成された配線１１に接続されており、ドレインがＭ１配線層に形成された配線を介してトランジスタＱ３１，Ｑ３２のゲートに接続されている。これにより、トランジスタＱ１６，Ｑ１７のソースおよびドレインで、半導体チップの背面に設けられた配線層（ＢＭ０配線層、ＢＭ１配線層など）から、半導体チップの表面に設けられた配線層（Ｍ１配線層、Ｍ２配線層）へ乗り換えることができる。したがって、半導体チップの背面に設けられた配線層から表面に設けられた配線層への接続部が不要となるため、半導体記憶装置の面積増大を抑制することができる。
　なお、図１０および図１１は、レベル保持回路Ａ１１、プリチャージ回路Ａ１２およびカラムセレクタＡ１３を構成する各トランジスタの配置の一例である。例えば、レベル保持回路Ａ１１、プリチャージ回路Ａ１２およびカラムセレクタＡ１３を構成する各トランジスタは、Ｙ方向に適宜入れ替えて配置してもよい。
　また、図１２では、メモリセルＭＣとして、図１のＳＲＡＭセルが配置されるとしたが、これに限られず、図６～図８のＳＲＡＭセルが配置されてもよい。
　なお、上述の各実施形態および変形例では、各トランジスタはそれぞれ３枚のナノシートを備えるものとしたが、トランジスタの一部または全部は、１枚，２枚または４枚以上のナノシートを備えてもよい。
　また、上述の各実施形態および変形例では、ナノシートの断面形状は長方形としているが、これに限られるものではない。例えば、正方形、円形、楕円形等であってもよい。
　また、上述の各実施形態および変形例では、ナノシート２１～２４のＸ方向の幅はナノシート２５，２６のＸ方向の幅の２倍であるが、これに限られない。ナノシート２１～２６のそれぞれのＸ方向の幅（すなわち、各トランジスタのゲート幅）は、ＳＲＡＭ回路の動作安定性等を考慮して決定すればよい。
　また、上述の各実施形態および変形例では、シェアードコンタクト６１～６４はコンタクト（Gate-Contact）やローカル配線と同プロセス工程で製造されてもよいし、別プロセス工程にて製造されてもよい。
　また、上述の各実施形態および変形例では、ロードトランジスタＰＵ１，ＰＵ２のソース（領域４６，４９）に電源電圧ＶＤＤを供給する電源は、半導体集積回路の外部から供給される電源に限られず、半導体集積回路の内部で生成される電源であったり、半導体記憶装置の内部で生成される電源などであってもよい。
　本開示では、トランジスタの背面側に配線を設けたＳＲＡＭセルのレイアウト構造において、半導体記憶装置の動作速度の低下を抑止しつつ、半導体記憶装置の面積増加を抑止することができる。
　１１，１２　配線
　１３，７１～７３，７６　電源配線
　２１～２６　ナノシート
　３１～３６　ゲート配線
　４０～４９，４０ａ～４０ｆ　領域
　ＰＵ１，ＰＵ２　ロードトランジスタ
　ＰＤ１，ＰＤ２　ドライブトランジスタ
　ＰＧ１，ＰＧ２　アクセストランジスタ
　ＢＬ，ＢＬＢ　ビット線
　ＷＬ　ワード線

Claims (11)

  1. 　ＳＲＡＭセルを含む半導体記憶装置であって、
    　前記ＳＲＡＭセルは、
    　ソースが第１電源電圧を供給する第１電源に、ドレインが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、
    　ソースが前記第１電源に、ドレインが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、
    　ソースが前記第１電源電圧と異なる第２電源電圧を供給する第２電源に、ドレインが前記第１ノードに、ゲートが前記第２ノードにそれぞれ接続された第３トランジスタと、
    　ソースが前記第２電源に、ドレインが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第４トランジスタと、
    　ソースが第１ビット線に、ドレインが前記第１ノードに、ゲートがワード線にそれぞれ接続された第５トランジスタと、
    　ソースが前記第１ビット線と相補ビット線対を構成する第２ビット線に、ドレインが前記第２ノードに、ゲートが前記ワード線にそれぞれ接続された第６トランジスタと
    　を備え、
    　前記第１ビット線は、前記第１～第６トランジスタの背面側の第１背面配線層に形成されており、第１方向に延びる第１配線を含み、
    　前記第２ビット線は、前記第１背面配線層に形成されており、前記第１方向に延びる第２配線を含み、
    　前記ＳＲＡＭセルは、
    　前記第５トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びているナノシートを含む第１アクティブ領域と、
    　前記第６トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びているナノシートを含む第２アクティブ領域と、
    　前記第１アクティブ領域におけるソースを構成する第１領域と、前記第１配線とが重なる位置に形成されており、前記第１領域と前記第１配線とを接続する第１ビアと、
    　前記第２アクティブ領域におけるソースを構成する第２領域と、前記第２配線とが重なる位置に形成されており、前記第２領域と前記第２配線とを接続する第２ビアと、
    　前記第１～第６トランジスタよりも上層のメタル配線層に形成されており、前記第１方向に延びており、前記第２電源に接続されている第１電源配線とを備えることを特徴とする半導体記憶装置。
  2. 　請求項１記載の半導体記憶装置において、
    　前記ＳＲＡＭセルは、
    　前記メタル配線層に形成されており、前記第１方向に延びており、前記第１電源に接続されている第２電源配線をさらに備えることを特徴とする半導体記憶装置。
  3. 　請求項１記載の半導体記憶装置において、
    　前記ＳＲＡＭセルは、
    　前記第１背面配線層に形成されており、前記第１方向に延びており、前記第１電源に接続されている第３電源配線と、
    　前記第１トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びているナノシートを含む第３アクティブ領域と、
    　前記第２トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びているナノシートを含む第４アクティブ領域と、
    　前記第３アクティブ領域におけるソースを構成する第３領域と、前記第３電源配線とが重なる位置に形成されており、前記第３領域と前記第３電源配線とを接続する第３ビアと、
    　前記第４アクティブ領域におけるソースを構成する第４領域と、前記第３電源配線とが重なる位置に形成されており、前記第４領域と前記第３電源配線とを接続する第４ビアとをさらに備えることを特徴とする半導体記憶装置。
  4. 　請求項３記載の半導体記憶装置において、
    　前記ＳＲＡＭセルは、前記メタル配線層に形成されており、前記第１方向に延びており、前記第１電源に接続されている第４電源配線をさらに備えることを特徴とする半導体記憶装置。
  5. 　請求項３記載の半導体記憶装置において、
    　前記ＳＲＡＭセルは、前記第１背面配線層の下層の第２背面配線層に形成されており、前記第１方向と垂直をなす第２方向に延びている第５電源配線をさらに備えることを特徴とする半導体記憶装置。
  6. 　ＳＲＡＭセルとレベル保持回路とを含む半導体記憶装置であって、
    　前記ＳＲＡＭセルは、
    　ソースが第１ビット線に接続された第５トランジスタと、
    　ソースが前記第１ビット線と相補ビット線対を構成する第２ビット線に接続された第６トランジスタと
    　を備え、
    　前記第１ビット線は、前記第５および第６トランジスタの背面側の第１背面配線層に形成されており、第１方向に延びる第１配線を含み、
    　前記第２ビット線は、前記第１背面配線層に形成されており、前記第１方向に延びる第２配線を含み、
    　前記ＳＲＡＭセルは、
    　前記第５トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びているナノシートを含む第１アクティブ領域と、
    　前記第６トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びているナノシートを含む第２アクティブ領域と、
    　前記第１アクティブ領域におけるソースを構成する第１領域と、前記第１配線とが重なる位置に形成されており、前記第１領域と前記第１配線とを接続する第１ビアと、
    　前記第２アクティブ領域におけるソースを構成する第２領域と、前記第２配線とが重なる位置に形成されており、前記第２領域と前記第２配線とを接続する第２ビアと
    　を備え、
    　前記レベル保持回路は、
    　第７トランジスタと、
    　ドレインが前記第７トランジスタのゲートに、ゲートが前記第７トランジスタのドレインに接続された第８トランジスタと、
    　前記第７トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びているナノシートを含む第５アクティブ領域と、
    　前記第５アクティブ領域におけるドレインを構成する第５領域と、前記第１配線とが重なる位置に形成されており、前記第５領域と前記第１配線とを接続する第５ビアと、
    　前記第５領域の表面側に形成されており、前記第５領域と前記第８トランジスタのゲートとを接続する第３配線と
    　を備えることを特徴とする半導体記憶装置。
  7. 　請求項６記載の半導体記憶装置において、
    　前記レベル保持回路は、
    　前記第８トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びているナノシートを含む第６アクティブ領域と、
    　前記第６アクティブ領域におけるドレインを構成する第６領域と、前記第２配線とが重なる位置に形成されており、前記第６領域と前記第２配線とを接続する第６ビアと、
    　前記第６領域の表面側に形成されており、前記第６領域と前記第７トランジスタのゲートとを接続する第４配線と
    　をさらに備えることを特徴とする半導体記憶装置。
  8. 　請求項６記載の半導体記憶装置において、
    　前記第１配線は、前記ＳＲＡＭセルから前記レベル保持回路にかけて前記第１方向に直線状に形成されていることを特徴とする半導体記憶装置。
  9. 　ＳＲＡＭセルとカラムセレクタとセンスアンプとを含む半導体記憶装置であって、
    　前記ＳＲＡＭセルは、
    　ソースが第１ビット線に接続された第５トランジスタと、
    　ソースが前記第１ビット線と相補ビット線対を構成する第２ビット線に接続された第６トランジスタと
    　を備え、
    　前記第１ビット線は、前記第５および第６トランジスタの背面側の第１背面配線層に形成されており、第１方向に延びる第１配線を含み、
    　前記第２ビット線は、前記第１背面配線層に形成されており、前記第１方向に延びる第２配線を含み、
    　前記ＳＲＡＭセルは、
    　前記第５トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びているナノシートを含む第１アクティブ領域と、
    　前記第６トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びているナノシートを含む第２アクティブ領域と、
    　前記第１アクティブ領域における一方のノードを構成する第１領域と、前記第１配線とが重なる位置に形成されており、前記第１領域と前記第１配線とを接続する第１ビアと、
    　前記第２アクティブ領域における一方のノードを構成する第２領域と、前記第２配線とが重なる位置に形成されており、前記第２領域と前記第２配線とを接続する第２ビアと
    　を備え、
    　前記カラムセレクタは、
    　ソースが前記第１ビット線に接続された第９トランジスタと、
    　ソースが前記第２ビット線に接続された第１０トランジスタと、
    　前記第９トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びているナノシートを含む第７アクティブ領域と、
    　前記第７アクティブ領域におけるソースを構成する第７領域と、前記第１配線とが重なる位置に形成されており、前記第７領域と前記第１配線とを接続する第７ビアと
    　を備え、
    　前記第７アクティブ領域におけるドレインを構成する第８領域は、前記第８領域の表面側に形成された第５配線と接続されており、
    　前記センスアンプは、
    　前記第５配線を介して、ゲートが前記第９トランジスタのドレインに接続された第１１トランジスタと、
    　前記第５配線を介して、ゲートが前記第９トランジスタのドレインに接続された第１２トランジスタと
    　を備えることを特徴とする半導体記憶装置。
  10. 　請求項９記載の半導体記憶装置において、
    　前記カラムセレクタは、
    　前記第１０トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びているナノシートを含む第８アクティブ領域と、
    　前記第８アクティブ領域におけるソースを構成する第９領域と、前記第２配線とが重なる位置に形成されており、前記第９領域と前記第２配線とを接続する第８ビアと
    　をさらに備え、
    　前記第８アクティブ領域におけるドレインを構成する第１０領域は、前記第１０領域の表面側に形成された第６配線と接続されており、
    　前記センスアンプは、
    　前記第６配線を介して、ゲートが前記第１０トランジスタのドレインに接続された第１３トランジスタと、
    　前記第６配線を介して、ゲートが前記第１０トランジスタのドレインに接続された第１４トランジスタと
    　を備えることを特徴とする半導体記憶装置。
  11. 　請求項９記載の半導体記憶装置において、
    　前記第１配線は、前記ＳＲＡＭセルから前記カラムセレクタにかけて前記第１方向に直線状に形成されていることを特徴とする半導体記憶装置。
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