WO2025004571A1 - 半導体装置 - Google Patents

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英司 安田
禎志 佐々木
興輝 山本
裕介 伊藤
晃 木村
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    • H10W72/90—Bond pads, in general
    • H10W72/941—Dispositions of bond pads
    • H10W72/9415—Dispositions of bond pads relative to the surface, e.g. recessed, protruding

Definitions

  • This disclosure relates to semiconductor devices, and in particular to chip-size package type semiconductor devices.
  • the semiconductor device configured as described above can achieve miniaturization of circuits using vertical MOS transistors.
  • FIG. 1 is a schematic cross-sectional view showing an example of a structure of a semiconductor device according to an embodiment.
  • FIG. 2A is a schematic plan view showing an example of a structure of a semiconductor device according to an embodiment.
  • FIG. 2B is a schematic plan view showing an example of the structure of the semiconductor device according to the embodiment.
  • FIG. 3A is a schematic plan view showing an example of a part of the structure of the semiconductor device according to the embodiment.
  • FIG. 3B is a schematic cross-sectional view showing an example of a part of the structure of the semiconductor device according to the embodiment.
  • FIG. 3C is a schematic cross-sectional view showing an example of a part of the structure of the semiconductor device according to the embodiment.
  • FIG. 4A is a schematic plan view showing an example of a part of the structure of the semiconductor device according to the embodiment.
  • FIG. 4B is a schematic cross-sectional view showing an example of a part of the structure of the semiconductor device according to the embodiment.
  • FIG. 4C is a schematic cross-sectional view showing an example of a part of the structure of the semiconductor device according to the embodiment.
  • FIG. 5A is a schematic plan view of a general unit configuration of a first transistor according to an embodiment.
  • FIG. 5B is a schematic perspective view of a general unit configuration of a first transistor according to the embodiment.
  • FIG. 6 is a circuit diagram showing an example of use of the semiconductor device according to the embodiment.
  • FIG. 7 is a circuit diagram showing an example of use of a semiconductor device according to a comparative example.
  • FIG. 8A is a schematic plan view illustrating an example of the structure of a transistor according to a comparative example.
  • FIG. 8B is a schematic plan view illustrating an example of the structure of a transistor according to a comparative example.
  • FIG. 9A is a schematic plan view illustrating an example of the structure of a transistor according to a comparative example.
  • FIG. 9B is a schematic plan view illustrating an example of the structure of a transistor according to a comparative example.
  • FIG. 10A is a schematic plan view showing a modified example of the structure of the semiconductor device according to the embodiment.
  • FIG. 10B is a schematic plan view showing a modified example of the structure of the semiconductor device according to the embodiment.
  • FIG. 11 is a graph plotting the relationship between the area of a transistor in a plan view and the ESD resistance.
  • a and B are electrically connected includes cases where A and B are directly connected via wiring, where A and B are directly connected without wiring, and where A and B are indirectly connected via a resistance component (resistance element, resistance wiring).
  • the semiconductor device according to an embodiment is a chip size package (CSP) type semiconductor device that has a dual configuration in which two vertical MOS (Metal Oxide Semiconductor) transistors are formed on a semiconductor substrate and can be mounted face-down.
  • the two vertical MOS transistors are power transistors, so-called trench MOS type FETs (Field Effect Transistors).
  • FIG. 1 is a schematic cross-sectional view showing an example of the structure of a semiconductor device 1 according to an embodiment.
  • FIGS. 2A and 2B are schematic plan views showing an example of the structure of a semiconductor device 1 according to an embodiment.
  • the size and shape of the semiconductor device 1 in FIGS. 2A and 2B are examples.
  • the size, shape, and arrangement of the pads and electrodes are also examples.
  • FIG. 2B shows the state immediately after the formation of portion 13 of the first source electrode 11, first gate electrode 19, first gate wiring 118, portion 23 of the second source electrode 21, second gate electrode 29, second gate wiring 128, portion 33 of the third source electrode 31, and third gate wiring 138 on the surface side of the semiconductor layer 40. Pads that should not be visible at this point are shown with dotted lines. Each component will be described later.
  • FIG. 1 shows a cross section of semiconductor device 1 taken along line I-I in FIG. 2A.
  • the semiconductor device 1 has a semiconductor substrate 42, a metal layer 41, and a low-concentration impurity layer 43 formed on the semiconductor substrate 42.
  • the semiconductor substrate 42 and the low-concentration impurity layer 43 are collectively referred to as the semiconductor layer 40.
  • the semiconductor substrate 42 is disposed on the back surface side of the semiconductor layer 40 and is made of silicon of a first conductivity type containing an impurity of a first concentration.
  • the semiconductor layer 40 has a low-concentration impurity layer 43 of the first conductivity type formed in contact with the semiconductor substrate 42 and containing an impurity of a second concentration lower than the first concentration.
  • the low-concentration impurity layer 43 is formed on the semiconductor substrate 42 by, for example, epitaxial growth.
  • the semiconductor device 1 has a first vertical MOS transistor 10 (hereinafter also referred to as “transistor 10") entirely formed in a first region A1 of the semiconductor layer 40, a second vertical MOS transistor 20 (hereinafter also referred to as “transistor 20”) entirely formed in a second region A2 of the semiconductor layer 40, and a third vertical MOS transistor 30 (hereinafter also referred to as "transistor 30") entirely formed in a third region A3 of the semiconductor layer 40.
  • a first vertical MOS transistor 10 hereinafter also referred to as "transistor 10”
  • second vertical MOS transistor 20 hereinafter also referred to as “transistor 20”
  • a third vertical MOS transistor 30 hereinafter also referred to as "transistor 30”
  • Transistor 10 formed entirely within the first region A1 means that, in a planar view, all of the elements constituting transistor 10 are contained within the first region A1 and are not contained in any region that is not the first region A1.
  • transistor 20 formed entirely within the second region A2 means that, in a planar view, all of the elements constituting transistor 20 are contained within the second region A2 and are not contained in any region that is not the second region A2.
  • transistor 30 formed entirely within the third region A3 means that, in a planar view, all of the elements constituting transistor 30 are contained within the third region A3 and are not contained in any region that is not the third region A3.
  • the surface side of the semiconductor layer 40 is divided into a first region A1, a second region A2, and a third region A3 in a plan view, which do not overlap with each other and are not disposed separately.
  • the fact that the first region A1, the second region A2, and the third region A3 are not disposed separately means that the first region A1, the second region A2, and the third region A3 do not include any enclaves.
  • a virtual boundary line 90 that divides the first region A1, the second region A2, and the third region A3 is shown by a dotted line.
  • the dotted line indicating the boundary line 90 is shown extending to the outside of the semiconductor layer 40, but the actual boundary line 90 terminates at the outer periphery of the semiconductor layer 40 in a plan view (for convenience, the ends of the boundary line 90 are shown as P1, P2, P3, and P4, respectively, in FIG. 2A and FIG. 2B).
  • the boundary line 90 will be described later.
  • the dashed lines indicating the first region A1, the second region A2, and the third region A3 are not exactly aligned with the outer periphery of the semiconductor layer 40 and the boundary line 90 for ease of understanding, but are drawn with some space between them.
  • the outer periphery of the first region A1, the outer periphery of the second region A2, and the outer periphery of the third region A3 essentially coincide with the outer periphery of the semiconductor layer 40 and the boundary line 90.
  • the metal layer 41 is formed in contact with the back side of the semiconductor layer 40, and may be made of silver (Ag) or copper (Cu), as a non-limiting example. Note that the metal layer 41 may contain trace amounts of elements other than metals that are mixed in as impurities during the manufacturing process of the metal material.
  • a first body region 18 of a second conductivity type different from the first conductivity type is formed in the first region A1 of the low-concentration impurity layer 43.
  • a first source region 14 of the first conductivity type is formed in the first body region 18.
  • the first region A1 also has a plurality of first gate trenches 17 formed to a depth that penetrates from the upper surface of the semiconductor layer 40 through the first source region 14 and the first body region 18 to a portion of the low-concentration impurity layer 43, and a first gate conductor 15 is formed on the first gate insulating film 16 inside the first gate trench 17.
  • the first gate conductor 15 is a buried gate electrode buried inside the semiconductor layer 40.
  • the first gate conductor 15 is electrically connected to the first gate electrode 19 via the first gate wiring 118 (see FIG. 2B).
  • the first source electrode 11 consists of a portion 12 and a portion 13, and the portion 12 is connected to the first source region 14 and the first body region 18 via the portion 13.
  • the portion 12 of the first source electrode 11 is a layer that is joined with the solder during reflow in face-down mounting, and may be made of a metal material including, by way of non-limiting example, any one or more of nickel, titanium, tungsten, and palladium.
  • the surface of the portion 12 may be plated with gold or the like.
  • Part 13 of the first source electrode 11 is a layer that connects part 12 and the semiconductor layer 40, and may be made of a metal material including, by way of non-limiting example, any one or more of aluminum, copper, gold, and silver.
  • the first gate electrode 19 may be formed simultaneously with the first source electrode 11, and may be formed with the same configuration and/or the same material as the first source electrode 11.
  • the first gate wiring 118 is disposed so as to surround the portion 13 of the first source electrode 11 and the first gate electrode 19 in a plan view.
  • the first gate wiring 118 is connected in series with the first gate electrode 19 via the first gate resistance element 117.
  • FIG. 3B shows a schematic cross-sectional view including the first gate resistance element 117.
  • FIG. 3B is a cut surface of the semiconductor device 1 taken along II-II in FIG. 3A
  • FIG. 3A is a schematic plan view showing an enlarged view of the area A11 enclosed by the dashed line in FIG. 2B.
  • FIG. 3C shows a schematic cross-sectional view including first Zener diode 115.
  • FIG. 3C is a cut surface when semiconductor device 1 is cut along III-III in FIG. 3A.
  • First gate electrode 19 and portion 13 of first source electrode 11 are electrically connected via first Zener diode 115.
  • the gate resistor element and the Zener diode are both installed with the expectation of a protective function that prevents the transistor from being destroyed when an excessive voltage is applied to the gate electrode. In other words, they are elements installed to increase ESD (Electrostatic Discharge) resistance.
  • the first gate resistor element 117 and the first Zener diode 115 may both be formed, for example, by injecting impurities into polysilicon. By controlling the type, amount, and position of the impurities, respectively, it is possible to control the resistivity of the first gate resistor element 117 and the position, number, and electrical direction of the PN junction in the first Zener diode 115.
  • the first Zener diode 115 may be formed, for example as shown in FIG. 3C, with alternating portions where a first conductivity type impurity is injected to become the first conductivity type and portions where a second conductivity type impurity is injected to become the second conductivity type.
  • two PN junctions are formed in both directions by the first Zener diode 115 between the first gate electrode 19 and portion 13 of the first source electrode 11.
  • a first EQR (EQUI potential ring) 116 electrically connected to the semiconductor substrate 42 may be provided on the outer periphery of the first region A1.
  • the first EQR 116 is provided in the hope of preventing leakage current from flowing between the outside and the first body region 18 of the transistor 10.
  • the first EQR 116 may be made of a metal material including any one or more of aluminum, copper, gold, and silver.
  • the semiconductor device 1 does not necessarily need to include a gate resistor element, a Zener diode, and an EQR.
  • a second body region 28 of the second conductivity type is formed in the second region A2 of the low-concentration impurity layer 43.
  • a second source region 24 of the first conductivity type is formed in the second body region 28.
  • the second region A2 also has a plurality of second gate trenches 27 formed to a depth that penetrates from the upper surface of the semiconductor layer 40 through the second source region 24 and the second body region 28 to a portion of the low-concentration impurity layer 43, and further has a second gate conductor 25 formed on the second gate insulating film 26 inside the second gate trench 27.
  • the second gate conductor 25 is a buried gate electrode buried inside the semiconductor layer 40.
  • the second gate conductor 25 is electrically connected to the second gate electrode 29 via the second gate wiring 128 (see FIG. 2B).
  • the second source electrode 21 consists of a portion 22 and a portion 23, and the portion 22 is connected to the second source region 24 and the second body region 28 via the portion 23.
  • the portion 22 of the second source electrode 21 is a layer that is joined with the solder during reflow in face-down mounting, and may be made of a metal material including, by way of non-limiting example, any one or more of nickel, titanium, tungsten, and palladium.
  • the surface of the portion 22 may be plated with gold or the like.
  • Part 23 of the second source electrode 21 is a layer that connects part 22 and the semiconductor layer 40, and may be made of a metal material including, by way of non-limiting example, any one or more of aluminum, copper, gold, and silver.
  • the second gate electrode 29 may be formed simultaneously with the second source electrode 21, and may be formed with the same configuration and/or the same material as the second source electrode 21.
  • the second gate wiring 128 is disposed so as to surround the portion 23 of the second source electrode 21 and the second gate electrode 29 in a plan view.
  • the second gate wiring 128 is connected in series with the second gate electrode 29 via the second gate resistor element 127.
  • a second Zener diode 125 is provided between portion 23 of second source electrode 21 and second gate electrode 29. Second gate electrode 29 and portion 23 of second source electrode 21 are electrically connected via second Zener diode 125.
  • the second gate resistor element 127 and the second Zener diode 125 may both be formed by, for example, injecting impurities into polysilicon. By controlling the type of impurity, the amount of impurity injected, and the position of the impurity injected, it is possible to control the resistivity of the second gate resistor element 127 and the position, number, and electrical direction of the PN junction in the second Zener diode 125.
  • the second Zener diode 125 may have a structure similar to that of the first Zener diode 115, for example, as shown in FIG. 3C.
  • a second EQR 126 electrically connected to the semiconductor substrate 42 may be provided on the outer periphery of the second region A2.
  • the second EQR 126 is provided in the hope of preventing leakage current from flowing between the outside and the second body region 28 of the transistor 20.
  • the second EQR 126 may be made of a metal material including any one or more of aluminum, copper, gold, and silver.
  • a third body region 38 of the second conductivity type is formed in the third region A3 of the low-concentration impurity layer 43.
  • a third source region 34 of the first conductivity type is formed in the third body region 38.
  • a plurality of third gate trenches 37 are formed in the third region A3, each of which is formed to a depth from the upper surface of the semiconductor layer 40 through the third source region 34 and the third body region 38 to a portion of the low-concentration impurity layer 43.
  • a third gate conductor 35 is formed on the third gate insulating film 36 inside the third gate trench 37.
  • the third gate conductor 35 is a buried gate electrode buried inside the semiconductor layer 40.
  • the third gate conductor 35 is electrically connected to the third gate wiring 138 (see FIG. 2B).
  • the third source electrode 31 consists of a portion 32 and a portion 33, and the portion 32 is connected to the third source region 34 and the third body region 38 via the portion 33.
  • the portion 32 of the third source electrode 31 is a layer that is joined with the solder during reflow in face-down mounting, and may be made of a metal material including, by way of non-limiting example, any one or more of nickel, titanium, tungsten, and palladium.
  • the surface of the portion 32 may be plated with gold or the like.
  • Part 33 of the third source electrode 31 is a layer that connects part 32 and the semiconductor layer 40, and may be made of a metal material including, as a non-limiting example, any one or more of aluminum, copper, gold, and silver.
  • a third EQR 136 electrically connected to the semiconductor substrate 42 may be provided on the outer periphery of the third region A3.
  • the third EQR 136 is provided in the hope of preventing leakage current from flowing between the outside and the third body region 38 of the transistor 30.
  • the third EQR 136 may be made of a metal material including any one or more of aluminum, copper, gold, and silver.
  • the third gate wiring 138 is disposed so as to surround the portion 33 of the third source electrode 31 in a plan view, but in this disclosure, there is no gate electrode or gate pad connected to the third gate wiring 138 in a position contained within the third region A3. Furthermore, a gate resistor element and a Zener diode, which may be disposed in the first region A1 or the second region A2, are not formed.
  • FIG. 4B shows a schematic cross-sectional view including the first diode 113.
  • FIG. 4B is a cut surface when the semiconductor device 1 is cut along IV-IV in FIG. 4A
  • FIG. 4A is a schematic plan view showing an enlarged view of the area A12 surrounded by the dashed line in FIG. 2B.
  • the third gate wiring 138 is connected in series with the first gate wiring 118 via the first resistive element 114. Therefore, the first diode 113 and the first resistive element 114 are connected in parallel between the first gate wiring 118 and the third gate wiring 138.
  • Figure 4C shows a schematic cross-sectional view including the first resistive element 114. Figure 4C is a cut surface when the semiconductor device 1 is cut along V-V in Figure 4A.
  • the first resistor element 114 and the first diode 113 may both be formed by, for example, injecting impurities into polysilicon. By controlling the type of impurity, the amount of impurity injected, and the position of injection, it is possible to control the resistivity of the first resistor element 114 and the position, number, and electrical direction of the PN junction in the first diode 113.
  • the first diode 113 may be formed, for example as shown in FIG. 4B, with one portion where a first conductivity type impurity is implanted to become the first conductivity type, and one portion where a second conductivity type impurity is implanted to become the second conductivity type.
  • a first conductivity type impurity is implanted to become the first conductivity type
  • a second conductivity type impurity is implanted to become the second conductivity type.
  • only one PN junction is formed, whose forward direction is electrically in the direction from the first gate wiring 118 to the third gate wiring 138.
  • the third gate wiring 138 is connected in series to the second gate wiring 128 via the second diode 123.
  • the second diode 123 is formed so that the direction from the second gate wiring 128 to the third gate wiring 138 is the forward direction.
  • the third gate wiring 138 is also connected in series to the second gate wiring 128 via the second resistance element 124. Therefore, the second diode 123 and the second resistance element 124 are connected in parallel between the second gate wiring 128 and the third gate wiring 138.
  • the second resistor element 124 and the second diode 123 may both be formed by, for example, injecting impurities into polysilicon. By controlling the type of impurity, the amount of impurity injected, and the position of injection, it is possible to control the resistivity of the second resistor element 124 and the position, number, and electrical direction of the PN junction in the second diode 123.
  • the second diode 123 has a structure similar to that of the first diode 113 shown in FIG. 4B, for example, and has only one PN junction formed in which the forward direction is electrically in the direction from the second gate wiring 128 to the third gate wiring 138.
  • the first body region 18 and the first source region 14 are covered with an interlayer insulating layer 44 having an opening, and a portion 13 of the first source electrode 11 is provided that is connected to the first source region 14 through the opening in the interlayer insulating layer 44.
  • the interlayer insulating layer 44 and the portion 13 of the first source electrode 11 are covered with a passivation layer 45 having an opening, and a portion 12 is provided that is connected to the portion 13 of the first source electrode 11 through the opening in the passivation layer 45.
  • the second body region 28 and the second source region 24 are covered with an interlayer insulating layer 44 having an opening, and a portion 23 of the second source electrode 21 is provided that is connected to the second source region 24 through the opening in the interlayer insulating layer 44.
  • the interlayer insulating layer 44 and the portion 23 of the second source electrode 21 are covered with a passivation layer 45 having an opening, and a portion 22 is provided that is connected to the portion 23 of the second source electrode 21 through the opening in the passivation layer 45.
  • the third body region 38 and the third source region 34 are covered with an interlayer insulating layer 44 having an opening, and a portion 33 of the third source electrode 31 is provided that is connected to the third source region 34 through the opening in the interlayer insulating layer 44.
  • the interlayer insulating layer 44 and the portion 33 of the third source electrode 31 are covered with a passivation layer 45 having an opening, and a portion 32 is provided that is connected to the portion 33 of the third source electrode 31 through the opening in the passivation layer 45.
  • the first source pad 111, the second source pad 121, and the third source pad 131 respectively refer to the areas where the first source electrode 11, the second source electrode 21, and the third source electrode 31 are partially exposed on the surface of the semiconductor device 1, i.e., the terminal portions.
  • the first gate pad 119 and the second gate pad 129 respectively refer to the areas where the first gate electrode 19 and the second gate electrode 29 are partially exposed on the surface of the semiconductor device 1, i.e., the terminal portions.
  • the number of the first source pads 111, the second source pads 121, and the third source pads 131 is not necessarily limited to the number illustrated in FIG. 2A.
  • the shapes of the first source pads 111, the second source pads 121, and the third source pads 131 do not have to be limited to the elliptical shapes illustrated in FIG. 2A, and may be, for example, rectangular or circular.
  • the arrangement of the first source pads 111, the second source pads 121, and the third source pads 131 is not necessarily limited to the arrangement illustrated in FIG. 2A.
  • first gate pads 119 and second gate pads 129 are not necessarily limited to the number illustrated in FIG. 2A, and may be two or more.
  • the shapes of first gate pads 119 and second gate pads 129 are not necessarily limited to the circular shapes illustrated in FIG. 2A, and may be rectangular or elliptical, for example.
  • the semiconductor substrate 42 and the area of the low-concentration impurity layer 43 immediately above the semiconductor substrate 42 form a common drain region that is shared by the first drain region of transistor 10, the second drain region of transistor 20, and the third drain region of transistor 30.
  • Metal layer 41 is a common drain electrode that is a common electrode for the first drain electrode of transistor 10, the second drain electrode of transistor 20, and the third drain electrode of transistor 30.
  • the center of a shape in a plan view is defined as follows.
  • a circular shape such as first gate pad 119 in FIG. 2A, it refers to its center.
  • a rectangular shape such as first region A1
  • an oval shape such as first source pad 111, it refers to the intersection of the axis of line symmetry extending in its longitudinal direction and the axis of line symmetry extending in its width direction.
  • the first region A1 and the second region A2 are disposed with the third region A3 in between.
  • the first region A1 and the second region A2 sandwiching the third region A3 means that the first region A1 and the third region A3 are adjacent to each other with no other region in between, and the second region A2 and the third region A3 are adjacent to each other with no other region in between. Therefore, in a plan view of the semiconductor layer 40, the third region A3 is adjacent to both the first region A1 and the second region A2.
  • the length of the boundary line 90 may be referred to as the facing length.
  • the boundary line 90 between the first region A1 and the third region A3 may be considered as a virtual line that traces the center position of the gap between the portion 13 of the first source electrode 11 and the portion 33 of the third source electrode 31.
  • the boundary line 90 has a finite width, but may be considered as the gap itself. Even in the case of the gap, it can be recognized as a line by the naked eye or when viewed at low magnification.
  • the boundary line 90 between the first region A1 and the third region A3 is a dotted line from P1 to P2.
  • the first EQR 116 and the third EQR 136 may be shared and integrated where the outer periphery of the first area A1 coincides with the outer periphery of the third area A3.
  • the location where the shared EQR is installed may be considered as the boundary line 90 between the first area A1 and the third area A3 in a plan view.
  • the first diode 113 is disposed across the boundary line 90 between the first region A1 and the third region A3 in a plan view.
  • one of the ends of the first diode 113 is disposed in the first region A1, and the other is disposed in the third region A3.
  • the first resistive element 114 is placed across the boundary line 90 between the first region A1 and the third region A3 in a plan view.
  • one of the ends of the first resistive element 114 is placed in the first region A1, and the other is placed in the third region A3.
  • the boundary line 90 between the second region A2 and the third region A3 may be considered as an imaginary line that traces the center position of the gap between the portion 23 of the second source electrode 21 and the portion 33 of the third source electrode 31. It may also be considered as the gap itself, although it has a finite width.
  • the boundary line 90 between the second region A2 and the third region A3 is a dotted line that runs from P3 to P4 via P5.
  • the second EQR 126 and the third EQR 136 may be commonized and integrated into one where the outer periphery of the second area A2 coincides with the outer periphery of the third area A3.
  • the location where the common EQR is installed may be considered as the boundary line 90 between the second area A2 and the third area A3 in a plan view.
  • the second diode 123 is disposed across the boundary line 90 between the second region A2 and the third region A3 in a plan view.
  • one of the ends of the second diode 123 is disposed in the second region A2, and the other is disposed in the third region A3.
  • the second resistive element 124 is placed across the boundary line 90 between the second region A2 and the third region A3 in a plan view.
  • one of the ends of the second resistive element 124 is placed in the first region A1, and the other is placed in the third region A3.
  • first region A1 and the second region A2 may be adjacent to each other (see the modified example shown in Figures 10A and 10B).
  • the boundary line between the first region A1 and the second region A2 may be considered as an imaginary line that traces the center position of the gap between the portion 13 of the first source electrode 11 and the portion 23 of the second source electrode 21. Although it has a finite width, it may also be considered as the gap itself.
  • the first EQR 116 and the second EQR 126 may be shared and integrated where the outer periphery of the first area A1 coincides with the outer periphery of the second area A2.
  • the location where the shared EQR is installed may be considered as the boundary line between the first area A1 and the second area A2 in a plan view.
  • the area a1 of the first region A1 in a plan view is larger than the area a3 of the third region A3 in a plan view (a1>a3). Furthermore, the area a3 of the third region A3 in a plan view is larger than the area a2 of the second region A2 in a plan view (a3>a2). Therefore, the first region A1, the second region A2, and the third region A3 have a relationship of a1>a3>a2 in terms of areas in a plan view.
  • the area in a plan view of portion 13 of first source electrode 11 formed in first region A1 is approximately equal to the area in a plan view of portion 33 of third source electrode 31 formed in third region A3.
  • the area a1 in a plan view of first region A1 is larger than the area a3 in a plan view of third region A3 (a1>a3), but because first gate electrode 19 is formed in first region A1, the area in a plan view of portion 13 of first source electrode 11 is reduced by that amount.
  • 5A and 5B are schematic plan and perspective views, respectively, of approximate unit configurations of transistors 10, 20, and 30 that are repeatedly formed in the X and Y directions of a semiconductor device 1 according to an embodiment.
  • semiconductor substrate 42 and metal layer 41, as well as passivation layer 45, first source electrode 11, second source electrode 21, third source electrode 31, and interlayer insulating layer 44 are not shown in FIGS. 5A and 5B.
  • the Y direction is parallel to the surface of the semiconductor layer 40 and is the direction in which the first gate trench 17 extends.
  • the X direction is parallel to the surface of the semiconductor layer 40 and perpendicular to the Y direction.
  • the Z direction is perpendicular to both the X and Y directions and indicates the height direction of the semiconductor device.
  • the transistor 10 has a first connection portion 18a that electrically connects the first body region 18 and the first source electrode 11.
  • the first connection portion 18a is a region of the first body region 18 in which the first source region 14 is not formed, and is of the same second conductivity type as the first body region 18.
  • the first source region 14 and the first connection portion 18a are alternately and periodically arranged in the Y direction. The same is true for the transistors 20 and 30.
  • the first conductivity type is N-type and the second conductivity type is P-type, with the first source region 14, the second source region 24, the third source region 34, the semiconductor substrate 42, and the low-concentration impurity layer 43 being N-type semiconductors, and the first body region 18, the first connection portion 18a, the second body region 28, the second connection portion 28a, the third body region 38, and the third connection portion 38a being P-type semiconductors.
  • the conduction path through which a current flows from the first source pad 111 in the first region A1 as an inlet to the third source pad 131 in the third region A3 as an outlet is called the first conduction path.
  • the conduction path through which a current flows from the second source pad 121 in the second region A2 as an inlet to the third source pad 131 in the third region A3 as an outlet is called the second conduction path.
  • first conduction path current flows as follows. First, in the semiconductor device 1, a high voltage is applied to the first source electrode 11 and a low voltage is applied to the third source electrode 31, and a voltage of sufficient magnitude that is equal to or greater than the threshold voltage is applied (ON control) to the first gate electrode 19 (first gate conductor 15) based on the first source electrode 11. Then, a conduction channel is formed near the first gate insulating film 16 in the first body region 18.
  • the voltage applied to the first gate electrode 19 is transmitted to the third gate conductor 35 via the first gate wiring 118, the first diode 113, and the third gate wiring 138. If this voltage is equal to or higher than the threshold value (ON control), a conductive channel is formed near the third gate insulating film 36 in the third body region 38. At this time, a current flows through the path of the first source electrode 11-first source region 14-conductive channel formed in the first body region 18-low-concentration impurity layer 43-semiconductor substrate 42-metal layer 41-semiconductor substrate 42-low-concentration impurity layer 43-conductive channel formed in the third body region 38-third source region 34-third source electrode 31, and the semiconductor device 1 becomes conductive.
  • the above path is the first conduction path.
  • the semiconductor device 1 according to the embodiment is structured so that when the transistor 10 is turned on, the transistor 30 is also turned on.
  • the PN junction at the contact surface between the second body region 28 and the low-concentration impurity layer 43 in the transistor 20 functions as a body diode. This prevents conduction from the first source pad 111 to the second source pad 121.
  • the first diode 113 has a certain voltage drop.
  • the voltage applied to the first gate electrode 19 to make the first conduction path conductive must be adjusted to be greater than the threshold voltage of the transistor 30 by the voltage drop of the first diode 113.
  • the third gate wiring 138 is also connected to the second gate wiring 128 via the second diode 123, but the second diode 123 is formed so that the electrical direction from the third gate wiring 138 to the second gate wiring 128 is the reverse direction. Therefore, the voltage applied to the first gate electrode 19 is not transmitted to the second gate wiring 128 (second gate conductor 25).
  • the second gate wiring 128 is also connected to the third gate wiring 138 via the second resistive element 124, but the resistance value of the second resistive element 124 is adjusted to a value that sufficiently reduces the voltage from the third gate wiring 138. Therefore, the voltage applied to the first gate electrode 19 is not transmitted to the second gate wiring 128 (second gate conductor 25) at least at a value equal to or greater than the threshold value.
  • the voltage applied to the second gate electrode 29 is transmitted to the third gate conductor 35 via the second gate wiring 128, the second diode 123, and the third gate wiring 138. If this voltage is equal to or higher than the threshold (ON control), a conductive channel is formed near the third gate insulating film 36 in the third body region 38. At this time, a current flows through the path of the second source electrode 21-the second source region 24-the conductive channel formed in the second body region 28-the low-concentration impurity layer 43-the semiconductor substrate 42-the metal layer 41-the semiconductor substrate 42-the low-concentration impurity layer 43-the conductive channel formed in the third body region 38-the third source region 34-the third source electrode 31, and the semiconductor device 1 becomes conductive.
  • the above path is the second conduction path.
  • the semiconductor device 1 according to the embodiment is structured so that when the transistor 20 is turned on, the transistor 30 is also turned on.
  • the second diode 123 has a certain voltage drop.
  • the voltage applied to the second gate electrode 29 to make the second conductive path conductive must be adjusted to be greater than the threshold voltage of the transistor 30 by the voltage drop of the second diode 123.
  • the third gate wiring 138 is also connected to the first gate wiring 118 via the first diode 113, but the first diode 113 is formed so that the electrical direction from the third gate wiring 138 to the first gate wiring 118 is reversed. Therefore, the voltage applied to the second gate electrode 29 is not transmitted to the first gate wiring 118 (first gate conductor 15).
  • the first gate wiring 118 is also connected to the third gate wiring 138 via the first resistive element 114, but the resistance value of the first resistive element 114 is adjusted to a value that sufficiently reduces the voltage from the third gate wiring 138. Therefore, the voltage applied to the second gate electrode 29 is not transmitted to the first gate wiring 118 (first gate conductor 15) at least at a value equal to or greater than the threshold value.
  • the first diode 113 it is desirable for the first diode 113 to have a structure with only one PN junction so that unnecessary drops in voltage applied to the first gate pad 119 are minimized before it is transmitted to the third gate wiring 138. Also, the first resistive element 114 is required to have a resistance value large enough so that the voltage applied to the first gate pad 119 drops to a voltage below the threshold before it is transmitted to the second gate wiring 128.
  • the second diode 123 is preferably structured with only one PN junction so that unnecessary drops are minimized before the voltage applied to the second gate pad 129 is transmitted to the third gate wiring 138.
  • the second resistive element 124 is required to have a resistance value large enough so that the voltage applied to the second gate pad 129 drops to a voltage below the threshold before it is transmitted to the first gate wiring 118.
  • FIG. 6 is a circuit diagram showing a part of a power supply circuit that supplies current to a load 6 from a first power supply 51 and a second power supply 52, each of which is detachable, via a semiconductor device 1 according to an embodiment.
  • the potential of the load 6 is taken as a reference, and the potential of the first power supply 51 is assumed to be higher than the potential of the second power supply 52.
  • the semiconductor device 1 is installed to merge two power systems, a high-potential power supply from a first power supply 51 and a lower-potential power supply from a second power supply 52, and combine them into one system toward a downstream load 6, which is at a low potential.
  • I1 [A] The maximum value of the current flowing due to power supply from the first power supply 51, which has a high potential, is I1 [A]
  • I2 [A] the maximum value of the current flowing due to power supply from the second power supply 52, which has a lower potential than the first power supply 51.
  • I1 and I2 can be considered to be the specified maximum current values in the first conduction path and the second conduction path, respectively, described in the product data sheet of the semiconductor device 1 according to the embodiment.
  • the relationship between the potentials of the first power supply 51 and the second power supply 52 is I1>I2.
  • the first power supply 51 side which conducts a relatively large current I1 is connected to the first source pad 111 of the transistor 10, which has a large area in a planar view in the semiconductor device 1
  • the second power supply 52 side which conducts a relatively small current I2 is connected to the second source pad 121 of the transistor 20, which has a small area in a planar view in the semiconductor device 1.
  • a switching element 8 (e.g., a single-type vertical MOS transistor) is connected between the semiconductor device 1 and the second power supply 52.
  • a control IC 4 is connected to the switching element 8 and the semiconductor device 1, and the control IC 4 controls the ON/OFF of the switching element 8, the transistor 10, and the transistor 20 individually.
  • the control IC 4 controls the transistor 10 to be ON and the transistor 20 to be OFF. Since the transistor 10 is controlled to be ON, the transistor 30 is also automatically controlled to be ON. Then, power is supplied from the first power supply 51 to the load 6 via the first conduction path in the semiconductor device 1.
  • the first conduction path is a conduction path inside the semiconductor device 1, and as explained above, is a conduction path through which a current flows from the first source pad 111 of the transistor 10 as an inlet to the third source pad 131 of the transistor 30 as an outlet.
  • the transistor 20 is controlled to be OFF. Because the transistor 20 is controlled to be OFF, the current flowing due to the power supply from the first power source 51 can be prevented from flowing toward the second power source 52.
  • the control IC 4 controls the transistor 20 to be ON and the transistor 10 to be OFF. Since the transistor 20 is controlled to be ON, the transistor 30 is also controlled to be ON. Then, power is supplied from the second power supply 52 to the load 6 via the second conduction path in the semiconductor device 1.
  • the second conduction path is a conduction path inside the semiconductor device 1, and as explained above, is a conduction path through which current flows with the second source pad 121 of the transistor 20 as an inlet and the third source pad 131 of the transistor 30 as an outlet.
  • the transistor 10 is controlled to be OFF. Because the transistor 10 is controlled to be OFF, the current flowing due to the power supply from the second power source 52 can be prevented from flowing toward the first power source 51.
  • the control IC 4 first controls the switching element 8 to be turned OFF, creating a state in which only the first power supply 51 supplies power. This is because the first power supply 51 has a higher potential and is dominant in supplying power. Furthermore, the transistor 10 is controlled to be turned ON and the transistor 20 is controlled to be turned OFF, which causes the transistor 30 to be also controlled to be turned ON, and power is supplied to the load 6 from the first power supply 51 via the first conduction path.
  • Fig. 7 shows a comparative example in which the semiconductor device 1 according to the embodiment is not used in the power supply circuit shown in Fig. 6. The effects of using the semiconductor device 1 according to the embodiment will be described below in comparison with the comparative example.
  • a single-configuration vertical MOS transistor 10B (hereinafter referred to as transistor 10B) whose example structure is shown in the schematic plan view in Figures 8A and 8B
  • a single-configuration vertical MOS transistor 20B (hereinafter referred to as transistor 20B) whose example structure is shown in the schematic plan view in Figures 9A and 9B
  • transistor 30B a single-configuration vertical MOS transistor 30B whose example structure is shown in the schematic plan view in Figures 8A and 8B is connected immediately before the load 6.
  • transistors 10B, 20B, and 30B components that are the same as those in the semiconductor device 1 according to the embodiment are indicated by adding a B to the reference numerals of the corresponding components.
  • transistor 10B has two source pads 111B, one gate pad 119B, and one drain pad 151B.
  • the drain pad 151B of transistor 10B is connected to the surface drain electrode and serves as an outlet for current flowing in from source pad 111B of transistor 10B, for example.
  • transistor 20B has two source pads 121B, one gate pad 129B, and one drain pad 152B.
  • the drain pad 152B of transistor 20B is connected to the surface drain electrode and serves as an outlet for current flowing in from source pad 121B of transistor 20B, for example.
  • transistor 30B has two source pads 131B, one gate pad 139B, and one drain pad 153B.
  • the drain pad 153B of transistor 30B is connected to the surface drain electrode and serves as, for example, an inlet for current flowing out to source pad 131B of transistor 30B.
  • FIGS. 8B and 9B show the state immediately after the source electrode portion 13B (23B, 33B), gate electrode 19B (29B, 39B), gate wiring 118B (128B, 138B), and surface drain electrode to which drain pad 151B (152B, 153B) are connected are formed on the surface side of the semiconductor layer 40.
  • drain pad 151B 152B, 153B
  • pads that would not be visible at this point are shown with dotted lines in FIGS. 8B and 9B.
  • the area in a plan view of portion 13B of the source electrode of transistor 10B is the same as the area in a plan view of portion 13 of the first source electrode 11 of transistor 10 provided in semiconductor device 1 according to the embodiment.
  • the area in a plan view of portion 33B of the source electrode of transistor 30B is the same as the area in a plan view of portion 33 of the third source electrode 31 of transistor 30 provided in semiconductor device 1 according to the embodiment. Therefore, the conduction resistance of the path from first power supply 51 through transistor 10B and transistor 30B to load 6 in FIG. 7 can be regarded as being equivalent to the conduction resistance of the first conduction path of semiconductor device 1 according to the embodiment in FIG. 6.
  • the area in a plan view of portion 23B of the source electrode of transistor 20B is the same as the area in a plan view of portion 23 of second source electrode 21 of transistor 20 provided in semiconductor device 1 according to the embodiment. Therefore, the conduction resistance of the path from second power supply 52 through transistor 20B and transistor 30B to load 6 in FIG. 7 can be regarded as being equivalent to the conduction resistance of the second conduction path of semiconductor device 1 according to the embodiment in FIG. 6.
  • the control IC 4 controls transistor 20B to be turned OFF, preventing the current flowing due to power supply from the first power supply 51 from flowing toward the second power supply 52. Furthermore, a voltage above the threshold is applied to the gate pad 119B of transistor 10B to control it to be ON, and a voltage above the threshold is also applied to the gate pad 139B of transistor 30B to control it to be ON.
  • the current flowing due to power supply from the first power supply 51 flows in from source pad 111B of transistor 10B, flows out from drain pad 151B, and then flows in from drain pad 153B of transistor 30B and flows out from source pad 131B.
  • the area of transistor 10B in a plan view is relatively large because the current flowing due to power supply from the first power supply 51 is relatively large.
  • the control IC 4 controls transistor 10B to be turned OFF, preventing the current flowing due to power supply from the second power supply 52 from flowing toward the first power supply 51. Furthermore, a voltage above the threshold is applied to the gate pad 129B of transistor 20B to control it to be ON, and a voltage above the threshold is also applied to the gate pad 139B of transistor 30B to control it to be ON.
  • the current flowing due to power supply from the second power supply 52 flows in from source pad 121B of transistor 20B, flows out from drain pad 152B, and then flows in from drain pad 153B of transistor 30B and flows out from source pad 131B.
  • the area of transistor 20B in a plan view is relatively small because the current flowing due to power supply from the second power supply 52 is relatively small.
  • transistors 10B and 30B perform the same functions as transistors 10 and 30 provided in the semiconductor device 1 of the embodiment in the power supply circuit of FIG. 6.
  • transistors 20B and 30B perform the same functions as transistors 20 and 30 provided in the semiconductor device 1 of the embodiment in the power supply circuit of FIG. 6.
  • transistors 10B, 20B, and 30B each have a drain pad (151B, 152B, 153B) in plan view, so that the structure requires a certain area.
  • the transistors 10B, 20B, and 30B according to the comparative example can be integrated into one. This makes it possible to eliminate the need for a certain installation margin that must be provided between each of the transistors 10B, 20B, and 30B, which was necessary in the circuit board mounting the power supply circuit according to the comparative example.
  • the drain pads (151B, 152B, 153B) of the transistors 10B, 20B, and 30B in the comparative example can be eliminated. Furthermore, since the third transistor 30 does not have a gate pad in the semiconductor device 1 according to the embodiment, the gate pad 139B formed in the transistor 30B (FIG. 8B) in the comparative example shown in FIG. 7 can also be eliminated.
  • the area required for the circuit board can be significantly reduced.
  • the board mounting the power supply circuit shown in FIG. 6 the board itself can be made smaller than in the comparative example, and other components can be mounted in the resulting surplus area.
  • the semiconductor layer 1 is therefore a chip-size package type semiconductor device 1 capable of face-down mounting, having a semiconductor substrate 42 on the back side, a semiconductor layer 40 divided into three regions, a first region A1, a second region A2, and a third region A3, which do not overlap with each other in a plan view of the semiconductor device 1, and a first vertical MOS transistor 10 entirely formed in the first region A1 of the semiconductor layer 40, and a second vertical MOS transistor 10 entirely formed in the second region A2 of the semiconductor layer 40.
  • the semiconductor device includes a second vertical MOS transistor 20 having a first body formed thereon, a third vertical MOS transistor 30 entirely formed in a third region A3 of the semiconductor layer 40, and a metal layer 41 formed in contact with the back surface side of the semiconductor layer 40.
  • the semiconductor substrate 42 is a common drain region for the first vertical MOS transistor 10, the second vertical MOS transistor 20, and the third vertical MOS transistor 30, and includes a first sole of the first vertical MOS transistor 10 at a position included in the first region A1 in a plan view.
  • a second source pad 121 of the second vertical MOS transistor 20, a second gate pad 129 of the second vertical MOS transistor 20, and a second gate wiring 128 connecting the second gate pad 129 of the second vertical MOS transistor 20 are formed at a position included in the second region A2 in a plan view, and a third source pad 131 of the third vertical MOS transistor 30 and a third gate wiring 132 of the third vertical MOS transistor 30 are formed at a position included in the third region A3 in a plan view.
  • first gate wiring 118 and the third gate wiring 138 are electrically connected in series via a first diode 113 whose forward direction is from the first gate wiring 118 to the third gate wiring 138
  • second gate wiring 128 and the third gate wiring 138 are electrically connected in series via a second diode 123 whose forward direction is from the second gate wiring 128 to the third gate wiring 138.
  • the semiconductor device 1 is structured such that when the transistor 10 is turned on, the transistor 30 is also turned on automatically due to the inclusion of the first diode 113, and the first conduction path is conductive. At this time, as viewed from the third gate wiring 138, the second diode 123 is formed electrically in the reverse direction, so that the transistor 20 is not turned on.
  • the transistor 30 when the transistor 20 is turned on, the transistor 30 is also automatically turned on, and the second conduction path is conductive. At this time, as seen from the third gate wiring 138, the first diode 113 is electrically formed in the reverse direction, so that the transistor 10 is not turned on.
  • the first diode 113 has one end connected to the first gate wiring 118 and the other end connected to the third gate wiring 138.
  • the second diode 123 has one end connected to the second gate wiring 128 and the other end connected to the third gate wiring 138.
  • the first diode 113 in a plan view, is formed such that one end of the first diode 113 is in the first region A1 and the other end of the first diode 113 is in the third region A3, and in a plan view, the second diode 123 is formed such that one end of the second diode 123 is in the second region A2 and the other end of the second diode 123 is in the third region A3.
  • first diode 113 and the second diode 123 are formed as described above, it is possible to prevent the conduction area of the first conduction path or the second conduction path from being unnecessarily reduced.
  • the first diode 113 is typically installed across the boundary line 90 (dotted line from P1 to P2) between the first region A1 and the third region A3 in a plan view.
  • the boundary line 90 between the first region A1 and the third region A3 is where the first EQR 116 and the third EQR 136 are shared in a plan view, but in order to install the first diode 113, it may be necessary to partially divide the shared EQR.
  • the first EQR 116 is formed on at least a part of the outer periphery of the first region A1
  • the third EQR 136 is formed on at least a part of the outer periphery of the third region A3
  • the first EQR 116 and the third EQR 136 are common in the part where the first region A1 and the third region A3 face each other
  • the first diode 113 may be disposed in a part where the first EQR and the third EQR are not common. That is, in a plan view, the first diode 113 may be disposed at a location where the common EQR is interrupted, which is the boundary line 90 between the first region A1 and the third region A3.
  • first gate wiring 118 and the third gate wiring 138 are connected via the first resistive element 114, even if the resistance value of the first resistive element 114 is high, a path is formed to release the residual potential of the first gate wiring 118 and the third gate wiring 138 to the first gate pad 119, which is convenient.
  • second gate wiring 128 and the third gate wiring 138 are connected via the second resistive element 124, even if the resistance value of the second resistive element 124 is high, a path is formed to release the residual potential of the second gate wiring 128 and the third gate wiring 138 to the second gate pad 129, which is convenient.
  • the first gate wiring 118 and the third gate wiring 138 may be connected in series via the first resistance element 114, the first diode 113 and the first resistance element 114 may be connected in parallel between the first gate wiring 118 and the third gate wiring 138, the second gate wiring 128 and the third gate wiring 138 may be connected in series via the second resistance element 124, and the second diode 123 and the second resistance element 124 may be connected in parallel between the second gate wiring 128 and the third gate wiring 138.
  • the first resistive element 114 has one end connected to the first gate wiring 118 and the other end connected to the third gate wiring 138.
  • the second resistive element 124 has one end connected to the second gate wiring 128 and the other end connected to the third gate wiring 138.
  • the first resistive element 114 is formed such that one end of the first resistive element 114 is in the first region A1 and the other end of the first resistive element 114 is in the third region A3, and, in a plan view, the second resistive element 124 is formed such that one end of the second resistive element 124 is in the second region A2 and the other end of the second resistive element 124 is in the third region A3.
  • first resistive element 114 and the second resistive element 124 are formed as described above, it is possible to prevent the conductive area of the first conductive path or the second conductive path from being unnecessarily reduced.
  • the first conduction path has the first source pad 111 in the first region A1 as an inlet and the third source pad 131 in the third region A3 as an outlet. Therefore, if the first region A1 and the third region A3 are adjacent in a planar view, the first conduction path is shortened, which is convenient because the conduction resistance can be reduced.
  • the second conduction path has the second source pad 121 in the second region A2 as an inlet and the third source pad 131 in the third region A3 as an outlet. Therefore, if the second region A2 and the third region A3 are adjacent in a planar view, the second conduction path is shortened, which is convenient because the conduction resistance can be reduced.
  • first region A1 and the second region A2 are disposed on either side of the third region A3, and that the third region A3 is adjacent to the first region A1 and the second region A2.
  • the opposing length between the first region A1 and the third region A3 (the length of the dotted line from P1 to P2) is longer than the opposing length between the second region A2 and the third region A3 (the length of the dotted line from P3 through P5 to P4) in a plan view.
  • the area of the inlet and outlet in a plan view are approximately the same in the first conduction path that conducts a relatively large current. This is because if either the inlet or outlet is relatively small, it becomes a bottleneck and increases the conduction resistance.
  • the first source electrode of the first vertical MOS transistor 10 is formed at a position included in the first region A1 in a plan view
  • the third source electrode of the third vertical MOS transistor 30 is formed at a position included in the third region A3 in a plan view, and it is desirable that the area of the first source electrode is approximately equal to the area of the third source electrode in a plan view.
  • the first and third source electrodes here refer to the portions 13 and 33 of the first and third source electrodes 11 and 31, which are in direct contact with the semiconductor layer 40.
  • the area a3 of the third region A3 can be reduced compared to the area a1 of the first region A1.
  • the second conduction path has a small specified current, this can be taken into consideration to reduce the conduction area. In this case, it does not matter if the area of the outlet (part 33 of the third source electrode 31) in a plan view is larger than the area of the inlet (part 23 of the second source electrode 21).
  • the area a1 of the first region A1 is larger than the area a3 of the third region A3, and the area a3 of the third region A3 is larger than the area a2 of the second region A2.
  • the difference between the area a1 of the first region A1 in a plan view and the area a3 of the third region A3 in a plan view is approximately the area of one first gate pad 119.
  • Figures 10A and 10B are schematic plan views showing modified examples of the structure of the semiconductor device 1 according to the embodiment.
  • Figure 10B is similar to Figure 2B, and shows the state immediately after the portion 13 of the first source electrode 11, the first gate electrode 19, the first gate wiring 118, the portion 23 of the second source electrode 21, the second gate electrode 29, the second gate wiring 128, the portion 33 of the third source electrode 31, and the third gate wiring 138 are formed on the surface side of the semiconductor layer 40. Pads that should not be visible at this point are shown with dotted lines.
  • the third region A3 is not sandwiched between the first region A1 and the second region A2, and there are places where the first region A1 and the second region A2 are adjacent to each other. Also, in a plan view, the first gate pad 119 is disposed in the first region A1 at a position adjacent to the third region A3.
  • the first gate pad 119 is disposed in the first region A1 in a position adjacent to the third region A3, meaning that the first source pad 111 is not even partially sandwiched between the first gate pad 119 and the third region A3 closest to the first gate pad 119 in the first region A1.
  • connection distance between the first gate pad 119 and the third gate wiring 138 can be shortened. Therefore, the voltage applied to the first gate pad 119 can be quickly transmitted to the third gate wiring 138, improving the response speed of the semiconductor device 1. This effect is also achieved with the arrangement of the second gate pad 129 and the third region A3 in a plan view.
  • the first gate pad 119 may be located in close proximity to the third region A3, and in a plan view, the second gate pad 129 may be located in close proximity to the third region A3.
  • the first Zener diode 115 and/or the second Zener diode 125 and the first diode 113 and/or the second diode 123 are both diodes, and can perform their respective functions simply by appropriately controlling the position and number of PN junctions formed, or the direction of the electrical PN junction.
  • the first Zener diode 115 and/or the second Zener diode 125 and the first diode 113 and/or the second diode 123 only differ in their in-plane installation positions in a plan view of the semiconductor device 1. For this reason, they can be formed simultaneously simply by changing the in-plane injection positions of the impurities accordingly.
  • the concentrations of impurities of that conductivity type are the same in each case.
  • the same impurity concentration means that the concentration profiles of the impurities roughly match when comparing one region with another in the depth direction.
  • the first source electrode 11 (part 13) and the first gate electrode 19 of the first vertical MOS transistor 10 are formed in a position contained within the first region A1, and in a plan view, the first Zener diode 115 is formed between the first source electrode 11 (part 13) and the first gate electrode 19, and impurities of the same conductivity type in the regions of the same conductivity type contained in the first diode 113 and the first Zener diode 115 may have the same concentration.
  • first gate resistor element 117 and/or the second gate resistor element 127 are formed in the semiconductor device 1, it is desirable to simultaneously form the first resistor element 114 and/or the second resistor element 124. By forming them simultaneously, it is possible to facilitate the manufacture of the semiconductor device 1.
  • the first gate electrode 19 of the first vertical MOS transistor 10 is formed in the first region A1
  • the first gate resistor element 117 is formed between the first gate electrode 19 and the first gate wiring 118, and the impurities of the same conductivity type in the regions of the same conductivity type included in the first resistor element 114 and the first gate resistor element 117 may have the same concentration.
  • the area a1 of the transistor 10 forming the first conduction path in a planar view is larger than the area a2 of the transistor 20 forming the second conduction path in a planar view. Therefore, the first conduction path has a lower conduction resistance and is suitable for passing a relatively large current.
  • the conduction resistance R1 [ ⁇ ] of the first conduction path may be determined taking into account the maximum value I1 [A] of the current flowing due to the power supply from the first power source 51.
  • the conduction resistance R2 [ ⁇ ] of the second conduction path may be determined taking into account the maximum value I2 [A] of the current flowing due to the power supply from the second power source 52. Therefore, in the semiconductor device 1 according to the embodiment, it is desirable to determine the areas of the transistors 10 and 20 so that the conduction resistances suitable for the first conduction path and the second conduction path are respectively realized.
  • the semiconductor device 1 If the ESD guaranteed value (electrostatic resistance guaranteed value) of the semiconductor device 1 is hereinafter represented as ESDt [V], the semiconductor device 1 according to the embodiment is required to achieve resistance of ESDt or more with the transistor 20 having the smallest area.
  • the ESDt typically required for the semiconductor device 1 is about 1000 [V] to 2000 [V].
  • a second Zener diode 125 and/or a second gate resistor element 127 is provided in the case of transistor 20, a second Zener diode 125 and/or a second gate resistor element 127 is provided.
  • providing a second Zener diode 125 creates a path connecting the second gate pad 129 (second gate electrode 29) and the second source pad 121 (part 23 of the second source electrode 21), as shown in the part of transistor 20 in Figure 6, which has the side effect of causing a leakage current between the gate and source.
  • FIG. 11 shows the relationship between the area a [ mm2 ] of a transistor in a plan view and the maximum voltage value ESDt [V] that was confirmed by the inventors in an experiment, when applied to the gate pad without destroying the transistor.
  • the horizontal axis is a
  • the vertical axis is ESDt.
  • the area a of a transistor in a plan view refers to the area a1 of the first region A1 in a plan view and the area a2 of the second region A2 in a plan view in the example of the semiconductor device 1 according to the embodiment. In other words, it includes areas that do not contribute to conduction.
  • the data plotted with the circle markers was taken using a transistor with neither a Zener diode nor a gate resistor installed.
  • the data plotted with the triangle markers was taken using a transistor with only a Zener diode installed, and no gate resistor installed.
  • the data plotted with the diamond markers was taken using a transistor with both a Zener diode and a gate resistor installed.
  • the ESD guaranteed value of the semiconductor device 1 is to be, for example, 2000 [V], it is sufficient that 2000 [V] is guaranteed for the transistor 20 having the smallest area in plan view.
  • the area a2 of the transistor 20 in plan view is less than about 2.0 [mm 2 ]
  • it is better not to install the second Zener diode 125 if it is desired to avoid an increase in leakage current between the gate and source due to the installation of the second Zener diode 125, it is better not to install the second Zener diode 125.
  • the required ESD guaranteed value is 2000 [V] it is sufficient that the area a2 of the transistor 20 in plan view is about 2.0 [mm 2 ] or more.
  • the portion 23 of the second source electrode 21 of the second vertical MOS transistor 20 and the second gate electrode 29 are formed at a position included in the second region A2 in a plan view, and there is no path electrically connecting the portion 23 of the second source electrode 21 and the second gate electrode 29, and the second gate electrode 29 and the second gate wiring 128 may be connected without going through a resistor.
  • the transistor 10 which has an even larger area in plan view, should already have achieved sufficient ESDt. Therefore, the portion 13 of the first source electrode 11 and the first gate electrode 19 of the first vertical MOS transistor 10 are formed at a position included in the first region A1 in plan view, and there is no path electrically connecting the portion 13 of the first source electrode 11 and the first gate electrode 19, and the first gate electrode 19 and the first gate wiring 118 may be connected without going through a resistor.
  • the desired ESD guarantee value may be achieved by providing the second Zener diode 125 and the second gate resistor element 127.
  • the portion 13 of the first source electrode 11 of the first vertical MOS transistor 10 and the first gate electrode 19 are formed at a position included in the first region A1 in a plan view, there is no path electrically connecting the portion 13 of the first source electrode 11 and the first gate electrode 19, and the first gate electrode 19 and the first gate wiring 118 are connected without a resistor, the portion 23 of the second source electrode 21 of the second vertical MOS transistor 20 and the second gate electrode 29 are formed at a position included in the second region A2 in a plan view, the portion 23 of the second source electrode 21 and the second gate electrode 29 are connected via the second Zener diode 125, and the second gate electrode 29 and the second gate wiring 128 may be connected in series with the second gate resistor element 127 between them.
  • a semiconductor device has been described above based on an embodiment and modified examples, but the present disclosure is not limited to the embodiment. As long as it does not deviate from the spirit of the present disclosure, various modifications conceivable by a person skilled in the art to these embodiments, and forms constructed by combining components in different embodiments and modified examples may also be included within the scope of one or more aspects of the present disclosure.
  • a semiconductor device equipped with the vertical MOS transistor of the present invention can be widely used as a device for controlling the conduction state of a current path.

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

半導体装置（１）は、平面視において互いに重複しない第１の領域（Ａ１）と第２の領域（Ａ２）と第３の領域（Ａ３）との３つの領域に分けられた半導体層（４０）と、第１の領域（Ａ１）に形成された第１の縦型ＭＯＳトランジスタ（１０）と、第２の領域（Ａ２）に形成された第２の縦型ＭＯＳトランジスタ（２０）と、第３の領域（Ａ３）に形成された第３の縦型ＭＯＳトランジスタ（３０）と、を備え、第１の縦型ＭＯＳトランジスタ（１０）の第１のゲート配線（１１８）と第３の縦型ＭＯＳトランジスタ（３０）の第３のゲート配線（１３８）とは、この順を順方向とする第１のダイオード（１１３）を介して電気的に直列接続され、第２の縦型ＭＯＳトランジスタ（２０）の第２のゲート配線（１２８）と第３のゲート配線（１３８）とは、この順を順方向とする第２のダイオード（１２３）を介して電気的に直列接続されている。

Description

半導体装置
　本開示は、半導体装置に関し、特には、チップサイズパッケージ型の半導体装置に関する。
　仕様の電流値が異なる２系統を、１系統に取りまとめる電気回路で縦型ＭＯＳトランジスタが用いられることがある。
特許第７２５３６７４号
　縦型ＭＯＳトランジスタを用いた回路の小型化が求められている。
　上記の課題を解決するために、本開示の一態様に係る半導体装置は、フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、裏面側に半導体基板を有し、前記半導体装置の平面視において、互いに重複しない第１の領域、第２の領域、第３の領域、のそれぞれ分散して配置されない３つの領域に分けられた半導体層と、前記半導体層の前記第１の領域に、その全体が形成された第１の縦型ＭＯＳトランジスタと、前記半導体層の前記第２の領域に、その全体が形成された第２の縦型ＭＯＳトランジスタと、前記半導体層の前記第３の領域に、その全体が形成された第３の縦型ＭＯＳトランジスタと、前記半導体層の裏面側に接触して形成された金属層と、を備え、前記半導体基板は、前記第１の縦型ＭＯＳトランジスタと前記第２の縦型ＭＯＳトランジスタと前記第３の縦型ＭＯＳトランジスタの共通ドレイン領域であり、前記平面視において、前記第１の領域に内包される位置に、前記第１の縦型ＭＯＳトランジスタの第１のソースパッドと第１のゲートパッドおよび前記第１のゲートパッドと接続する第１のゲート配線が形成され、前記平面視において、前記第２の領域に内包される位置に、前記第２の縦型ＭＯＳトランジスタの第２のソースパッドと第２のゲートパッドおよび前記第２のゲートパッドと接続する第２のゲート配線が形成され、前記平面視において、前記第３の領域に内包される位置に、前記第３の縦型ＭＯＳトランジスタの第３のソースパッドおよび第３のゲート配線が形成され、前記第１のゲート配線と前記第３のゲート配線とは、電気的に、前記第１のゲート配線から前記第３のゲート配線に向かう方向を順方向とする第１のダイオードを介して直列に接続され、前記第２のゲート配線と前記第３のゲート配線とは、電気的に、前記第２のゲート配線から前記第３のゲート配線に向かう方向を順方向とする第２のダイオードを介して直列に接続された半導体装置であることを特徴とする。
　上記トリプル構成の縦型ＭＯＳトランジスタを、例えば仕様の電流値が異なる２つの導通経路を１つに合流させる回路に用いることで、従来に比べて回路が必要とする面積を削減することができる。
　したがって、上記構成の半導体装置によると、縦型ＭＯＳトランジスタ用いた回路の小型化を実現することができる。
図１は、実施の形態に係る半導体装置の構造の一例を示す断面模式図である。 図２Ａは、実施の形態に係る半導体装置の構造の一例を示す平面模式図である。 図２Ｂは、実施の形態に係る半導体装置の構造の一例を示す平面模式図である。 図３Ａは、実施の形態に係る半導体装置の構造の一部について、一例を示す平面模式図である。 図３Ｂは、実施の形態に係る半導体装置の構造の一部について、一例を示す断面模式図である。 図３Ｃは、実施の形態に係る半導体装置の構造の一部について、一例を示す断面模式図である。 図４Ａは、実施の形態に係る半導体装置の構造の一部について、一例を示す平面模式図である。 図４Ｂは、実施の形態に係る半導体装置の構造の一部について、一例を示す断面模式図である。 図４Ｃは、実施の形態に係る半導体装置の構造の一部について、一例を示す断面模式図である。 図５Ａは、実施の形態に係る第１のトランジスタの略単位構成の平面模式図である。 図５Ｂは、実施の形態に係る第１のトランジスタの略単位構成の斜視模式図である。 図６は、実施の形態に係る半導体装置の使用例を示す回路図である。 図７は、比較例に係る半導体装置の使用例を示す回路図である。 図８Ａは、比較例に係るトランジスタの構造の一例を示す平面模式図である。 図８Ｂは、比較例に係るトランジスタの構造の一例を示す平面模式図である。 図９Ａは、比較例に係るトランジスタの構造の一例を示す平面模式図である。 図９Ｂは、比較例に係るトランジスタの構造の一例を示す平面模式図である。 図１０Ａは、実施の形態に係る半導体装置の構造の変形例を示す平面模式図である。 図１０Ｂは、実施の形態に係る半導体装置の構造の変形例を示す平面模式図である。 図１１は、トランジスタの平面視での面積とＥＳＤ耐性との関係をプロットしたグラフである。
　以下で説明する実施の形態は、いずれも本開示の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態などは、一例であり、本開示を限定する主旨ではない。
　本開示において、「ＡとＢとが電気的に接続される」とは、ＡとＢとが配線を介して直接的に接続される場合と、ＡとＢとが配線を介さず直接的に接続される場合と、ＡとＢとが抵抗成分（抵抗素子、抵抗配線）を介して間接的に接続される場合と、を含む。
　（実施の形態）
　［１．半導体装置の構造］
　以下、実施の形態に係る半導体装置の構造について説明する。実施の形態に係る半導体装置は、半導体基板に２つの縦型ＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを形成したデュアル構成の、フェイスダウン実装が可能なチップサイズパッケージ（Ｃｈｉｐ　Ｓｉｚｅ　Ｐａｃｋａｇｅ：ＣＳＰ）型の半導体デバイスである。上記２つの縦型ＭＯＳトランジスタは、パワートランジスタであり、いわゆる、トレンチＭＯＳ型ＦＥＴ（Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）である。
　図１は、実施の形態に係る半導体装置１の構造の一例を示す断面模式図である。図２Ａ、図２Ｂは実施の形態に係る半導体装置１の構造の一例を示す平面模式図である。図２Ａ、図２Ｂにおいて半導体装置１の大きさや形状は一例である。またパッド、電極の大きさや形状および配置も一例である。
　なお図２Ｂは、半導体層４０の表面側に第１のソース電極１１の部分１３、第１のゲート電極１９、第１のゲート配線１１８、第２のソース電極２１の部分２３、第２のゲート電極２９、第２のゲート配線１２８、そして第３のソース電極３１の部分３３、第３のゲート配線１３８、が形成された直後の様子を示したものである。この時点では見えないはずのパッドは点線で示している。それぞれの構成要素については後述する。
　図１は、図２ＡのＩ－Ｉに沿って半導体装置１を切断したときの切断面である。
　図１に示すように、半導体装置１は、半導体基板４２と、金属層４１と、半導体基板４２上に形成された低濃度不純物層４３と、を有する。本開示では半導体基板４２と低濃度不純物層４３とを合わせて半導体層４０と称する。
　半導体基板４２は、半導体層４０の裏面側に配置され、第１の濃度の不純物を含む第１導電型のシリコンからなる。半導体層４０は、半導体基板４２に接触して形成された、第１の濃度よりも低い第２の濃度の不純物を含む、第１導電型の低濃度不純物層４３を有する。低濃度不純物層４３は、例えば、エピタキシャル成長により半導体基板４２上に形成される。
　図１および図２Ａに示すように、半導体装置１は、半導体層４０の第１の領域Ａ１内にその全体が形成された第１の縦型ＭＯＳトランジスタ１０（以下、「トランジスタ１０」とも称する）と、半導体層４０の第２の領域Ａ２内にその全体が形成された第２の縦型ＭＯＳトランジスタ２０（以下、「トランジスタ２０」とも称する）と、半導体層４０の第３の領域Ａ３内にその全体が形成された第３の縦型ＭＯＳトランジスタ３０（以下、「トランジスタ３０」とも称する）と、を有する。
　第１の領域Ａ１内にその全体が形成されたトランジスタ１０とは、平面視で、トランジスタ１０を構成する要素のすべてが第１の領域Ａ１の内部に含まれていて、第１の領域Ａ１ではない領域には含まれないことを意味する。同様に、第２の領域Ａ２内にその全体が形成されたトランジスタ２０とは、平面視で、トランジスタ２０を構成する要素のすべてが第２の領域Ａ２の内部に含まれていて、第２の領域Ａ２ではない領域には含まれないことを意味する。同様に、第３の領域Ａ３内にその全体が形成されたトランジスタ３０とは、平面視で、トランジスタ３０を構成する要素のすべてが第３の領域Ａ３の内部に含まれていて、第３の領域Ａ３ではない領域には含まれないことを意味する。
　図２Ａに示すように、平面視において半導体層４０の表面側は、互いに重複せず、それぞれ分散して配置されない、第１の領域Ａ１、第２の領域Ａ２、第３の領域Ａ３に分けられる。ここで、第１の領域Ａ１と第２の領域Ａ２と第３の領域Ａ３とがそれぞれ分散して配置されないとは、第１の領域Ａ１と第２の領域Ａ２と第３の領域Ａ３とがそれぞれ飛び地を伴わないことを意味する。図２Ａでは第１の領域Ａ１、第２の領域Ａ２、第３の領域Ａ３をそれぞれ区分する仮想的な境界線９０を点線で示している。分かりやすさのために、境界線９０を示す点線は半導体層４０の外部まで延長して示しているが、実際の境界線９０は平面視で、半導体層４０の外周において終端する（図２Ａ、図２Ｂにおいては便宜的に、境界線９０の終端をそれぞれＰ１、Ｐ２、Ｐ３、Ｐ４として示している）。境界線９０については後述する。
　なお、図２Ａにおいて、第１の領域Ａ１、第２の領域Ａ２、第３の領域Ａ３を示す破線は分かりやすさのため半導体層４０の外周および境界線９０とは厳密に一致させず、若干の余白を置いて内側に示しているが、実質的に第１の領域Ａ１の外周と第２の領域Ａ２の外周と第３の領域Ａ３の外周とは、半導体層４０の外周および境界線９０と一致するものである。実施形態に係る半導体装置１は、平面視で、第１の領域Ａ１でも第２の領域Ａ２でも第３の領域Ａ３でもない領域は存在しない。
　金属層４１は、半導体層４０の裏面側に接触して形成され、限定されない一例として、銀（Ａｇ）もしくは銅（Ｃｕ）で構成されてもよい。なお、金属層４１には、金属材料の製造工程において不純物として混入する金属以外の元素が微量に含まれていてもよい。
　図１に示すように、低濃度不純物層４３の第１の領域Ａ１には、第１導電型と異なる第２導電型の第１のボディ領域１８が形成されている。第１のボディ領域１８には、第１導電型の第１のソース領域１４が形成されている。
　また第１の領域Ａ１には、半導体層４０の上面から第１のソース領域１４および第１のボディ領域１８を貫通して低濃度不純物層４３の一部までの深さに形成された複数の第１のゲートトレンチ１７が形成されており、さらに第１のゲート導体１５が、第１のゲートトレンチ１７の内部で第１のゲート絶縁膜１６上に形成されている。第１のゲート導体１５は、半導体層４０の内部に埋め込まれた埋め込みゲート電極である。第１のゲート導体１５は、第１のゲート配線１１８を介して第１のゲート電極１９と電気的に接続される（図２Ｂ参照）。
　第１のソース電極１１は部分１２と部分１３とからなり、部分１２は、部分１３を介して第１のソース領域１４および第１のボディ領域１８に接続されている。
　第１のソース電極１１の部分１２は、フェイスダウン実装におけるリフロー時にはんだと接合される層であり、限定されない一例として、ニッケル、チタン、タングステン、パラジウムのうちのいずれか１つ以上を含む金属材料で構成されてもよい。部分１２の表面には、金などのめっきが施されてもよい。
　第１のソース電極１１の部分１３は、部分１２と半導体層４０とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。
　第１のゲート電極１９は、第１のソース電極１１と同時に形成される場合があり、第１のソース電極１１と同じ構成、および／または、同じ材料で形成されてもよい。
　第１のゲート配線１１８は、図２Ｂに示すように、平面視で、第１のソース電極１１の部分１３と第１のゲート電極１９とを取り囲むように設置される。第１のゲート配線１１８は、第１のゲート電極１９と、第１のゲート抵抗素子１１７を介して直列に接続されている。　図３Ｂに第１のゲート抵抗素子１１７を含む断面模式図を示す。図３Ｂは、図３ＡのＩＩ－ＩＩに沿って半導体装置１を切断したときの切断面であり、図３Ａは図２Ｂにおいて破線で囲まれた領域Ａ１１を拡大して示した平面模式図である。
　図２Ｂに示すように、平面視で、第１のソース電極１１の部分１３と、第１のゲート電極１９との間には第１のツエナーダイオード１１５が設置される。図３Ｃに第１のツエナーダイオード１１５を含む断面模式図を示す。図３Ｃは、図３ＡのＩＩＩ－ＩＩＩに沿って半導体装置１を切断したときの切断面である。第１のゲート電極１９と第１のソース電極１１の部分１３とは、第１のツエナーダイオード１１５を介して電気的に接続される。
　ゲート抵抗素子およびツエナーダイオードは、共に、ゲート電極に過剰な電圧が印加された際に、トランジスタが破壊されることを防止する、保護機能を期待して設置される。すなわちＥＳＤ（Ｅｌｅｃｔｒｏ　Ｓｔａｔｉｃ　Ｄｉｓｃｈａｒｇｅ）耐性を高めるために設置される素子である。第１のゲート抵抗素子１１７および第１のツエナーダイオード１１５は、共に、例えばポリシリコンに不純物が注入されて形成されていてもよい。不純物の種類、注入量、注入する位置をそれぞれ制御することで、第１のゲート抵抗素子１１７の抵抗率や、第１のツエナーダイオード１１５におけるＰＮジャンクションの位置、個数および電気的な方向を制御することができる。
　第１のツエナーダイオード１１５は、例えば図３Ｃに示すように、第１導電型の不純物が注入されて第１導電型になる箇所と、第２導電型の不純物が注入されて第２導電型になる箇所とが交互に形成されてもよい。図３Ｃに示す例では、第１のゲート電極１９と第１のソース電極１１の部分１３との間には、第１のツエナーダイオード１１５によって、双方向に２つのＰＮジャンクションが形成されている。
　平面視において、第１の領域Ａ１の外周には、半導体基板４２と電気的に接続される第１のＥＱＲ（ＥＱｕｉ　ｐｏｔｅｎｔｉａｌ　Ｒｉｎｇ）１１６が設置されてもよい。第１のＥＱＲ１１６はトランジスタ１０に対して、外部と第１のボディ領域１８との間にリーク電流が流れるのを止める機能を期待して設置される。第１のＥＱＲ１１６は限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。
　なお、実施の形態に係る半導体装置１には、ゲート抵抗素子、ツエナーダイオード、およびＥＱＲは必ずしも設置される必要はない。
　低濃度不純物層４３の第２の領域Ａ２には、第２導電型の第２のボディ領域２８が形成されている。第２のボディ領域２８には、第１導電型の第２のソース領域２４が形成されている。
　また第２の領域Ａ２には、半導体層４０の上面から第２のソース領域２４および第２のボディ領域２８を貫通して低濃度不純物層４３の一部までの深さに形成された複数の第２のゲートトレンチ２７が形成されており、さらに第２のゲート導体２５が、第２のゲートトレンチ２７の内部で第２のゲート絶縁膜２６上に形成されている。第２のゲート導体２５は、半導体層４０の内部に埋め込まれた埋め込みゲート電極である。第２のゲート導体２５は、第２のゲート配線１２８を介して第２のゲート電極２９と電気的に接続される（図２Ｂ参照）。
　第２のソース電極２１は部分２２と部分２３とからなり、部分２２は、部分２３を介して第２のソース領域２４および第２のボディ領域２８に接続されている。
　第２のソース電極２１の部分２２は、フェイスダウン実装におけるリフロー時にはんだと接合される層であり、限定されない一例として、ニッケル、チタン、タングステン、パラジウムのうちのいずれか１つ以上を含む金属材料で構成されてもよい。部分２２の表面には、金などのめっきが施されてもよい。
　第２のソース電極２１の部分２３は、部分２２と半導体層４０とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。
　第２のゲート電極２９は、第２のソース電極２１と同時に形成される場合があり、第２のソース電極２１と同じ構成、および／または、同じ材料で形成されてもよい。
　第２のゲート配線１２８は、図２Ｂに示すように、平面視で、第２のソース電極２１の部分２３と第２のゲート電極２９とを取り囲むように設置される。第２のゲート配線１２８は、第２のゲート電極２９と、第２のゲート抵抗素子１２７を介して直列に接続されている。
　図２Ｂに示すように、平面視で、第２のソース電極２１の部分２３と、第２のゲート電極２９との間には第２のツエナーダイオード１２５が設置される。第２のゲート電極２９と第２のソース電極２１の部分２３とは、第２のツエナーダイオード１２５を介して電気的に接続される。
　第２のゲート抵抗素子１２７および第２のツエナーダイオード１２５は、共に、例えばポリシリコンに不純物が注入されて形成されていてもよい。不純物の種類、注入量、注入する位置をそれぞれ制御することで、第２のゲート抵抗素子１２７の抵抗率や、第２のツエナーダイオード１２５におけるＰＮジャンクションの位置、個数および電気的な方向を制御することができる。
　第２のツエナーダイオード１２５は、例えば図３Ｃに示した、第１のツエナーダイオード１１５と同様の構造であってもよい。
　平面視において、第２の領域Ａ２の外周には、半導体基板４２と電気的に接続される第２のＥＱＲ１２６が設置されてもよい。第２のＥＱＲ１２６はトランジスタ２０に対して、外部と第２のボディ領域２８との間にリーク電流が流れるのを止める機能を期待して設置される。第２のＥＱＲ１２６は限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。
　低濃度不純物層４３の第３の領域Ａ３には、第２導電型の第３のボディ領域３８が形成されている。第３のボディ領域３８には、第１導電型の第３のソース領域３４が形成されている。また第３の領域Ａ３には、半導体層４０の上面から第３のソース領域３４および第３のボディ領域３８を貫通して低濃度不純物層４３の一部までの深さに形成された複数の第３のゲートトレンチ３７が形成されており、さらに第３のゲート導体３５が、第３のゲートトレンチ３７の内部で第３のゲート絶縁膜３６上に形成されている。第３のゲート導体３５は、半導体層４０の内部に埋め込まれた埋め込みゲート電極である。第３のゲート導体３５は、第３のゲート配線１３８と電気的に接続される（図２Ｂ参照）。
　第３のソース電極３１は部分３２と部分３３とからなり、部分３２は、部分３３を介して第３のソース領域３４および第３のボディ領域３８に接続されている。
　第３のソース電極３１の部分３２は、フェイスダウン実装におけるリフロー時にはんだと接合される層であり、限定されない一例として、ニッケル、チタン、タングステン、パラジウムのうちのいずれか１つ以上を含む金属材料で構成されてもよい。部分３２の表面には、金などのめっきが施されてもよい。
　第３のソース電極３１の部分３３は、部分３２と半導体層４０とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。
　平面視において、第３の領域Ａ３の外周には、半導体基板４２と電気的に接続される第３のＥＱＲ１３６が設置されてもよい。第３のＥＱＲ１３６はトランジスタ３０に対して、外部と第３のボディ領域３８との間にリーク電流が流れるのを止める機能を期待して設置される。第３のＥＱＲ１３６は限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。
　第３のゲート配線１３８は、図２Ｂに示すように、平面視で、第３のソース電極３１の部分３３を取り囲むように設置されるが、本開示において、第３の領域Ａ３に内包される位置に、第３のゲート配線１３８と接続するゲート電極およびゲートパッドが存在しない。なお、第１の領域Ａ１あるいは第２の領域Ａ２には設置され得る、ゲート抵抗素子およびツエナーダイオードも形成されない。
　第３のゲート配線１３８は、第１のダイオード１１３を介して第１のゲート配線１１８と直列に接続される。第１のダイオード１１３は、電気的に、第１のゲート配線１１８から第３のゲート配線１３８へ向かう方向が順方向となるように形成される。図４Ｂに第１のダイオード１１３を含む断面模式図を示す。図４Ｂは、図４ＡのＩＶ－ＩＶに沿って半導体装置１を切断したときの切断面であり、図４Ａは図２Ｂにおいて破線で囲まれた領域Ａ１２を拡大して示した平面模式図である。
　第３のゲート配線１３８は、第１の抵抗素子１１４を介して第１のゲート配線１１８と直列に接続される。したがって第１のダイオード１１３と第１の抵抗素子１１４とは、第１のゲート配線１１８と第３のゲート配線１３８との間で並列に接続された関係にある。図４Ｃに第１の抵抗素子１１４を含む断面模式図を示す。図４Ｃは、図４ＡのＶ－Ｖに沿って半導体装置１を切断したときの切断面である。
　第１の抵抗素子１１４および第１のダイオード１１３は、共に、例えばポリシリコンに不純物が注入されて形成されていてもよい。不純物の種類、注入量、注入する位置をそれぞれ制御することで、第１の抵抗素子１１４の抵抗率や、第１のダイオード１１３におけるＰＮジャンクションの位置、個数および電気的な方向を制御することができる。
　第１のダイオード１１３は、例えば図４Ｂに示すように、第１導電型の不純物が注入されて第１導電型になる箇所と、第２導電型の不純物が注入されて第２導電型になる箇所とが１個所ずつ形成されてもよい。図４Ｂに示す例では、電気的には第１のゲート配線１１８から第３のゲート配線１３８へ向かう方向に順方向となるＰＮジャンクションが１個所だけ形成されている。
　第３のゲート配線１３８は、第２のダイオード１２３を介して第２のゲート配線１２８と直列に接続される。第２のダイオード１２３は、電気的に、第２のゲート配線１２８から第３のゲート配線１３８へ向かう方向が順方向となるように形成される。また第３のゲート配線１３８は、第２の抵抗素子１２４を介して第２のゲート配線１２８と直列に接続される。したがって第２のダイオード１２３と第２の抵抗素子１２４とは、第２のゲート配線１２８と第３のゲート配線１３８との間で並列に接続された関係にある。
　第２の抵抗素子１２４および第２のダイオード１２３は、共に、例えばポリシリコンに不純物が注入されて形成されていてもよい。不純物の種類、注入量、注入する位置をそれぞれ制御することで、第２の抵抗素子１２４の抵抗率や、第２のダイオード１２３におけるＰＮジャンクションの位置、個数および電気的な方向を制御することができる。
　第２のダイオード１２３は、例えば図４Ｂに示した、第１のダイオード１１３と同様の構造であって、電気的には第２のゲート配線１２８から第３のゲート配線１３８へ向かう方向に順方向となるＰＮジャンクションが１個所だけ形成されている。
　図１に示すように、第１のボディ領域１８および第１のソース領域１４は開口を有する層間絶縁層４４で覆われ、層間絶縁層４４の開口を通して第１のソース領域１４に接続される第１のソース電極１１の部分１３が設けられている。層間絶縁層４４および第１のソース電極１１の部分１３は開口を有するパッシベーション層４５で覆われ、パッシベーション層４５の開口を通して第１のソース電極１１の部分１３に接続される部分１２が設けられている。
　同様に、第２のボディ領域２８および第２のソース領域２４は開口を有する層間絶縁層４４で覆われ、層間絶縁層４４の開口を通して第２のソース領域２４に接続される第２のソース電極２１の部分２３が設けられている。層間絶縁層４４および第２のソース電極２１の部分２３は開口を有するパッシベーション層４５で覆われ、パッシベーション層４５の開口を通して第２のソース電極２１の部分２３に接続される部分２２が設けられている。
　同様に、第３のボディ領域３８および第３のソース領域３４は開口を有する層間絶縁層４４で覆われ、層間絶縁層４４の開口を通して第３のソース領域３４に接続される第３のソース電極３１の部分３３が設けられている。層間絶縁層４４および第３のソース電極３１の部分３３は開口を有するパッシベーション層４５で覆われ、パッシベーション層４５の開口を通して第３のソース電極３１の部分３３に接続される部分３２が設けられている。
　したがって、第１のソースパッド１１１、第２のソースパッド１２１、第３のソースパッド１３１は、図２Ｂからも分かるように、それぞれ、第１のソース電極１１、第２のソース電極２１、第３のソース電極３１が半導体装置１の表面に部分的に露出した領域、すなわち端子の部分を指す。同様に、第１のゲートパッド１１９および第２のゲートパッド１２９は、それぞれ、第１のゲート電極１９および第２のゲート電極２９が半導体装置１の表面に部分的に露出した領域、すなわち端子の部分を指す。
　第１のソースパッド１１１、第２のソースパッド１２１、第３のソースパッド１３１の数は、それぞれ必ずしも図２Ａに例示された数に限定されない。また第１のソースパッド１１１、第２のソースパッド１２１、第３のソースパッド１３１の形状は、それぞれ図２Ａに例示された楕円形状に限定される必要はなく、例えば矩形状や円形状であってもよい。また第１のソースパッド１１１、第２のソースパッド１２１、第３のソースパッド１３１の配置は、それぞれ図２Ａに例示された配置に限定されない。
　第１のゲートパッド１１９および第２のゲートパッド１２９の数は、それぞれ必ずしも図２Ａに例示された数に限定されず、２以上の複数であってもよい。また第１のゲートパッド１１９および第２のゲートパッド１２９の形状は、それぞれ図２Ａに例示された円形状に限定される必要はなく、例えば矩形状や楕円形状であってもよい。
　トランジスタ１０、トランジスタ２０、トランジスタ３０の上記の構成により、半導体基板４２と、低濃度不純物層４３のうち半導体基板４２の直上近傍の範囲は、トランジスタ１０の第１のドレイン領域、トランジスタ２０の第２のドレイン領域、トランジスタ３０の第３のドレイン領域とが共通化された、共通ドレイン領域である。
　金属層４１はトランジスタ１０の第１のドレイン電極、トランジスタ２０の第２のドレイン電極、トランジスタ３０の第３のドレイン電極が共通化された、共通ドレイン電極である。
　なお本開示では、平面視における形状の中心を次にように定義する。図２Ａにおける第１のゲートパッド１１９のように円形状のものはその中心のことをいう。第１の領域Ａ１のように矩形状のものは、その対角線の交点のことをいう。第１のソースパッド１１１のように長円形状のものは、その長手方向に伸びる、線対称の対称軸と、その幅方向に伸びる、線対称の対象軸との交点のことをいう。
　さて図２Ａに示すように、第１の領域Ａ１と第２の領域Ａ２とは、第３の領域Ａ３を挟んで配置される。本開示おいて、第１の領域Ａ１と第２の領域Ａ２が、第３の領域Ａ３を挟むとは、第１の領域Ａ１と第３の領域Ａ３とが間に他の領域を挟まずに隣接し、さらに第２の領域Ａ２と第３の領域Ａ３とが間に他の領域を挟まずに隣接するということである。したがって半導体層４０の平面視において、第３の領域Ａ３は、第１の領域Ａ１および第２の領域Ａ２に、共に隣接する。
　平面視である領域とある領域が、隣接する、とは、対向する、という意味と同じであり、互いの間にある境界線９０において、互いの外周が一致するということである。以降、境界線９０の長さのことを対向長ということがある。
　図２Ｂに示すように、第１の領域Ａ１と第３の領域Ａ３との境界線９０は、第１のソース電極１１の部分１３と、第３のソース電極３１の部分３３との間隔の中央位置をたどる仮想線と捉えてよい。また境界線９０が有限の幅となるが当該間隔そのものと捉えてもよい。当該間隔の場合であっても、肉眼あるいは低倍率での外観では線として認識することができる。第１の領域Ａ１と第３の領域Ａ３との境界線９０は、図２Ａ、図２Ｂに示す例においては、Ｐ１からＰ２までの点線である。
　また平面視で、第１の領域Ａ１の外周に第１のＥＱＲ１１６が設置され、第３の領域Ａ３の外周に第３のＥＱＲ１３６が設置される場合、第１の領域Ａ１の外周と第３の領域Ａ３の外周とが一致するところでは、第１のＥＱＲ１１６と第３のＥＱＲ１３６とが共通化されて１つになっていてもよい。このとき共通化されたＥＱＲが設置されるところを、平面視で、第１の領域Ａ１と第３の領域Ａ３との境界線９０と捉えてもよい。
　いずれにせよ、図２Ｂに示すように、実施の形態に係る半導体装置１では、第１のダイオード１１３は、平面視で第１の領域Ａ１と第３の領域Ａ３との境界線９０をまたいで設置されている。すなわち平面視で、第１のダイオード１１３の端部のうち一方は第１の領域Ａ１にあり、他方は第３の領域Ａ３にあるように設置されている。
　図２Ｂに示すように、実施の形態に係る半導体装置１では、第１の抵抗素子１１４は、平面視で第１の領域Ａ１と第３の領域Ａ３との境界線９０をまたいで設置されている。すなわち平面視で、第１の抵抗素子１１４の端部のうち一方は第１の領域Ａ１にあり、他方は第３の領域Ａ３にあるように設置されている。
　第２の領域Ａ２と第３の領域Ａ３との境界線９０は、第２のソース電極２１の部分２３と、第３のソース電極３１の部分３３との間隔の中央位置をたどる仮想線と捉えてよい。また有限の幅となるが当該間隔そのものと捉えてもよい。第２の領域Ａ２と第３の領域Ａ３との境界線９０は、図２Ａ、図２Ｂに示す例においては、Ｐ３から、Ｐ５を経由したＰ４までの点線である。
　また平面視で、第２の領域Ａ２の外周に第２のＥＱＲ１２６が設置され、第３の領域Ａ３の外周に第３のＥＱＲ１３６が設置される場合、第２の領域Ａ２の外周と第３の領域Ａ３の外周とが一致するところでは、第２のＥＱＲ１２６と第３のＥＱＲ１３６とが共通化されて１つになっていてもよい。このとき共通化されたＥＱＲが設置されるところを、平面視で、第２の領域Ａ２と第３の領域Ａ３との境界線９０と捉えてもよい。
　いずれにせよ、図２Ｂに示すように、実施の形態に係る半導体装置１では、第２のダイオード１２３は、平面視で第２の領域Ａ２と第３の領域Ａ３との境界線９０をまたいで設置されている。すなわち平面視で、第２のダイオード１２３の端部のうち一方は第２の領域Ａ２にあり、他方は第３の領域Ａ３にあるように設置されている。
　図２Ｂに示すように、実施の形態に係る半導体装置１では、第２の抵抗素子１２４は、平面視で第２の領域Ａ２と第３の領域Ａ３との境界線９０をまたいで設置されている。すなわち平面視で、第２の抵抗素子１２４の端部のうち一方は第１の領域Ａ１にあり、他方は第３の領域Ａ３にあるように設置されている。
　ところで図２Ａ、図２Ｂには示していないが、第１の領域Ａ１と第２の領域Ａ２とが隣接する場合も考えられる（図１０Ａ、図１０Ｂに示す変形例を参照）。第１の領域Ａ１と第２の領域Ａ２との境界線は、第１のソース電極１１の部分１３と、第２のソース電極２１の部分２３との間隔の中央位置をたどる仮想線と捉えてよい。また有限の幅となるが当該間隔そのものと捉えてもよい。
　また平面視で、第１の領域Ａ１の外周に第１のＥＱＲ１１６が設置され、第２の領域Ａ２の外周に第２のＥＱＲ１２６が設置される場合、第１の領域Ａ１の外周と第２の領域Ａ２の外周とが一致するところでは、第１のＥＱＲ１１６と第２のＥＱＲ１２６とが共通化されて１つになっていてもよい。このとき共通化されたＥＱＲが設置されるところを、平面視で、第１の領域Ａ１と第２の領域Ａ２との境界線と捉えてもよい。
　実施の形態に係る半導体装置１では、図２Ａ、図２Ｂに示すように、第１の領域Ａ１の平面視での面積ａ１は、第３の領域Ａ３の平面視での面積ａ３よりも大きい（ａ１＞ａ３）。さらに第３の領域Ａ３の平面視での面積ａ３は、第２の領域Ａ２の平面視での面積ａ２よりも大きい（ａ３＞ａ２）。したがって第１の領域Ａ１と第２の領域Ａ２と第３の領域Ａ３とには、平面視での面積でａ１＞ａ３＞ａ２の関係がある。
　一方、図２Ｂに示す例では、第１の領域Ａ１に形成される第１のソース電極１１の部分１３の平面視での面積と、第３の領域Ａ３に形成される第３のソース電極３１の部分３３の平面視での面積とは略同等である。上記説明したように、第１の領域Ａ１の平面視での面積ａ１は、第３の領域Ａ３の平面視での面積ａ３よりも大きい（ａ１＞ａ３）が、第１の領域Ａ１には第１のゲート電極１９が形成されるため、その分だけ第１のソース電極１１の部分１３の平面視での面積が減少するためである。
　図５Ａおよび図５Ｂは、それぞれ、実施の形態に係る半導体装置１のＸ方向およびＹ方向に繰り返し形成される、トランジスタ１０、トランジスタ２０、トランジスタ３０の略単位構成の、平面模式図および斜視模式図である。図５Ａおよび図５Ｂでは、分かりやすさのために半導体基板４２と金属層４１、さらにパッシベーション層４５と第１のソース電極１１、第２のソース電極２１、第３のソース電極３１、層間絶縁層４４は図示していない。
　なおＹ方向とは、半導体層４０の表面と平行し、第１のゲートトレンチ１７が延在する方向である。またＸ方向とは、半導体層４０の表面と平行し、Ｙ方向に直交する方向のことをいう。Ｚ方向とは、Ｘ方向にもＹ方向にも共に直交し、半導体装置の高さ方向を示す方向のことをいう。
　図５Ａおよび図５Ｂに示すように、トランジスタ１０には、第１のボディ領域１８と第１のソース電極１１とを電気的に接続する第１の接続部１８ａが備わる。第１の接続部１８ａは、第１のボディ領域１８のうち、第１のソース領域１４が形成されていない領域であり、第１のボディ領域１８と同じ第２導電型である。第１のソース領域１４と第１の接続部１８ａとは、Ｙ方向に沿って交互に、かつ周期的に繰り返し配置される。トランジスタ２０およびトランジスタ３０についても同様である。
　本開示に係る半導体装置１では、第１導電型をＮ型、第２導電型をＰ型として、第１のソース領域１４、第２のソース領域２４、第３のソース領域３４、半導体基板４２、および、低濃度不純物層４３はＮ型半導体であり、かつ、第１のボディ領域１８、第１の接続部１８ａ、第２のボディ領域２８、第２の接続部２８ａ、第３のボディ領域３８、第３の接続部３８ａはＰ型半導体であるとする。
　［２．半導体装置の動作］
　実施の形態に係る半導体装置１では、電流は、第１の領域Ａ１の第１のソースパッド１１１または第２の領域Ａ２の第２のソースパッド１２１のどちらか一方を流入口として、共通ドレイン領域および裏面ドレイン電極４１を経由し、第３の領域Ａ３の第３のソースパッド１３１を流出口として流れることを想定する。すなわち実施の形態では、第１のソースパッド１１１から第２のソースパッド１２１への経路、または、その逆の経路で導通する駆動を想定しない。
　半導体装置１において、第１の領域Ａ１の第１のソースパッド１１１を流入口とし、第３の領域Ａ３の第３のソースパッド１３１を流出口として電流が流れる導通経路を、第１の導通経路とよぶ。第２の領域Ａ２の第２のソースパッド１２１を流入口とし、第３の領域Ａ３の第３のソースパッド１３１を流出口として電流が流れる導通経路を、第２の導通経路とよぶ。
　第１の導通経路では、以下のように電流が流れる。まず半導体装置１において、第１のソース電極１１に高電圧および第３のソース電極３１に低電圧を印加し、第１のソース電極１１を基準として第１のゲート電極１９（第１のゲート導体１５）にしきい値以上で、十分な大きさの電圧を印加（ＯＮ制御）する。すると第１のボディ領域１８中の第１のゲート絶縁膜１６の近傍に導通チャネルが形成される。
　さらに第１のゲート電極１９に印加された電圧は、第１のゲート配線１１８と第１のダイオード１１３、および第３のゲート配線１３８を介して、第３のゲート導体３５まで伝達する。この電圧がしきい値以上（ＯＮ制御）であれば、第３のボディ領域３８中の第３のゲート絶縁膜３６の近傍に導通チャネルが形成される。このとき、第１のソース電極１１－第１のソース領域１４－第１のボディ領域１８に形成された導通チャネル－低濃度不純物層４３－半導体基板４２－金属層４１－半導体基板４２－低濃度不純物層４３－第３のボディ領域３８に形成された導通チャネル－第３のソース領域３４－第３のソース電極３１という経路で電流が流れて、半導体装置１が導通状態となる。
　上記の経路が第１の導通経路である。実施の形態に係る半導体装置１は、トランジスタ１０をＯＮ制御すると、自ずとトランジスタ３０もＯＮ制御される構造である。
　第１の導通経路を導通させる際には、トランジスタ２０における第２のボディ領域２８と低濃度不純物層４３との接触面にあるＰＮ接合をボディダイオードとして機能させていることに留意すべきである。これがあるために第１のソースパッド１１１から第２のソースパッド１２１へ導通することがない。半導体装置１において第１の導通経路を使用する場合には、トランジスタ２０の、第２のゲート電極２９（第２のゲート導体２５）には、しきい値以上の電圧を印加しないこと（ＯＦＦ制御）が望ましい。
　なお、第１のダイオード１１３には一定の電圧降下がある。第１の導通経路を導通させるために第１のゲート電極１９に印加する電圧は、トランジスタ３０のしきい値よりも、第１のダイオード１１３の電圧降下の分だけ大きくなるように調節する必要がある。
　ところで第３のゲート配線１３８には、第２のダイオード１２３を介して第２のゲート配線１２８も接続するが、第２のダイオード１２３は、電気的に、第３のゲート配線１３８から第２のゲート配線１２８へ向かう方向が逆方向となるように形成される。このため、第１のゲート電極１９に印加された電圧は、第２のゲート配線１２８（第２のゲート導体２５）には伝達されない。
　また第３のゲート配線１３８には、第２の抵抗素子１２４を介して第２のゲート配線１２８も接続するが、第２の抵抗素子１２４の抵抗値は、第３のゲート配線１３８からの電圧が十分に低減される大きさに調節される。このため、第１のゲート電極１９に印加された電圧は、第２のゲート配線１２８（第２のゲート導体２５）には、少なくともしきい値以上の大きさでは伝達されない。
　第２の導通経路では、以下のように電流が流れる。まず半導体装置１において、第２のソース電極２１に高電圧および第３のソース電極３１に低電圧を印加し、第２のソース電極２１を基準として第２のゲート電極２９（第２のゲート導体２５）にしきい値以上で、十分な大きさの電圧を印加（ＯＮ制御）する。すると第２のボディ領域２８中の第２のゲート絶縁膜２６の近傍に導通チャネルを形成される。
　さらに第２のゲート電極２９に印加された電圧は、第２のゲート配線１２８と第２のダイオード１２３、および第３のゲート配線１３８を介して、第３のゲート導体３５まで伝達する。この電圧がしきい値以上（ＯＮ制御）であれば、第３のボディ領域３８中の第３のゲート絶縁膜３６の近傍に導通チャネルが形成される。このとき第２のソース電極２１－第２のソース領域２４－第２のボディ領域２８に形成された導通チャネル－低濃度不純物層４３－半導体基板４２－金属層４１－半導体基板４２－低濃度不純物層４３－第３のボディ領域３８に形成された導通チャネル－第３のソース領域３４－第３のソース電極３１という経路で電流が流れて、半導体装置１が導通状態となる。
　上記の経路が第２の導通経路である。実施の形態に係る半導体装置１は、トランジスタ２０をＯＮ制御すると、自ずとトランジスタ３０もＯＮ制御される構造である。
　第２の導通経路を導通させる際には、トランジスタ１０における第１のボディ領域１８と低濃度不純物層４３との接触面にあるＰＮ接合をボディダイオードとして機能させていることに留意すべきである。これがあるために第２のソースパッド１２１から第１のソースパッド１１１へ導通することがない。半導体装置１において第２の導通経路を使用する場合には、トランジスタ１０の、第１のゲート電極１９（第１のゲート導体１５）には、しきい値以上の電圧を印加しないこと（ＯＦＦ制御）が望ましい。
　なお、第２のダイオード１２３には一定の電圧降下がある。第２の導通経路を導通させるために第２のゲート電極２９に印加する電圧は、トランジスタ３０のしきい値よりも、第２のダイオード１２３の電圧降下の分だけ大きくなるように調節する必要がある。
　ところで第３のゲート配線１３８には、第１のダイオード１１３を介して第１のゲート配線１１８も接続するが、第１のダイオード１１３は、電気的に、第３のゲート配線１３８から第１のゲート配線１１８へ向かう方向が逆方向となるように形成される。このため、第２のゲート電極２９に印加された電圧は、第１のゲート配線１１８（第１のゲート導体１５）には伝達されない。
　また第３のゲート配線１３８には、第１の抵抗素子１１４を介して第１のゲート配線１１８も接続するが、第１の抵抗素子１１４の抵抗値は、第３のゲート配線１３８からの電圧が十分に低減される大きさに調節される。このため、第２のゲート電極２９に印加された電圧は、第１のゲート配線１１８（第１のゲート導体１５）には、少なくともしきい値以上の大きさでは伝達されない。
　ここまで説明したように、第１のダイオード１１３は、第１のゲートパッド１１９に印加された電圧が第３のゲート配線１３８に伝達されるまでに不要な降下がなるべく起こらないよう、ＰＮジャンクションが１個所だけ備わる構造であることが望ましい。また第１の抵抗素子１１４は、第１のゲートパッド１１９に印加された電圧が第２のゲート配線１２８に伝達されるまでにしきい値以下の電圧に降下するよう、十分な大きさの抵抗値であることが求められる。
　同様に、第２のダイオード１２３は、第２のゲートパッド１２９に印加された電圧が第３のゲート配線１３８に伝達されるまでに不要な降下がなるべく起こらないよう、ＰＮジャンクションが１個所だけ備わる構造であることが望ましい。また第２の抵抗素子１２４は、第２のゲートパッド１２９に印加された電圧が第１のゲート配線１１８に伝達されるまでにしきい値以下の電圧に降下するよう、十分な大きさの抵抗値であることが求められる。
　なお、第１の導通経路においても第２の導通経路においても、半導体装置１内部を水平方向に流れる電流は、そのほとんどは抵抗率の低い金属層４１を経由するが、一部には半導体基板４２を流れることもある。
　［３．半導体装置の使用例］
　図６は、それぞれ脱着が可能な第１の電源５１と第２の電源５２とから、実施の形態に係る半導体装置１を経由して負荷６へ電流を流す給電回路の一部を示した回路図である。ここでは負荷６の電位を基準として、第１の電源５１の電位が、第２の電源５２の電位よりも高電位であるとする。
　実施の形態に係る半導体装置１は、高電位である第１の電源５１からの給電と、それよりは低い電位である第２の電源５２からの給電との２系統を合流し、低電位である下流の負荷６へ向けて１系統にまとめる機能を果たすように設置される。
　高電位である第１の電源５１からの給電によって流れる電流の最大値をＩ１［Ａ］とし、第１の電源５１の電位よりは低電位である第２の電源５２からの給電によって流れる電流の最大値をＩ２［Ａ］とする。Ｉ１、Ｉ２は実施の形態に係る半導体装置１の製品データシートに記載される、それぞれ第１の導通経路および第２の導通経路における仕様最大電流値であると捉えて差し支えない。
　第１の電源５１と第２の電源５２の電位の関係から、Ｉ１＞Ｉ２の関係がある。相対的に大きい電流Ｉ１が導通する、第１の電源５１側は、半導体装置１において平面視での面積が大きいトランジスタ１０の、第１のソースパッド１１１に接続されており、相対的に小さい電流Ｉ２が導通する、第２の電源５２側は、半導体装置１において平面視での面積が小さいトランジスタ２０の、第２のソースパッド１２１に接続されている。
　なお、半導体装置１と第２の電源５２との間には、スイッチング素子８（例えば、シングル型の縦型ＭＯＳトランジスタ）が接続されている。スイッチング素子８および半導体装置１には制御ＩＣ４が接続されており、制御ＩＣ４によってスイッチング素子８、トランジスタ１０およびトランジスタ２０のＯＮ／ＯＦＦがそれぞれ個別に制御される。
　はじめに第１の電源５１だけが接続され、第２の電源５２が接続されない状態（図６において第２の電源５２が存在しない状態）について説明する。このとき、制御ＩＣ４によってトランジスタ１０がＯＮ制御され、かつトランジスタ２０がＯＦＦ制御される。トランジスタ１０がＯＮ制御されるので、自ずとトランジスタ３０もＯＮ制御される。すると半導体装置１内の第１の導通経路を経て、第１の電源５１から負荷６への給電がおこなわれる。
　第１の導通経路とは半導体装置１の内部の導通経路であり、先に説明したようにトランジスタ１０の第１のソースパッド１１１を流入口とし、トランジスタ３０の第３のソースパッド１３１を流出口として電流が流れる導通経路である。第１の導通経路を導通する際にはトランジスタ２０はＯＦＦ制御される。トランジスタ２０がＯＦＦ制御されているために、第１の電源５１からの給電によって流れる電流が、第２の電源５２の側へ向かうことを防止できる。
　次に第２の電源５２だけが接続され、第１の電源５１が接続されない状態（図６において第１の電源５１が存在しない状態）について説明する。このとき、制御ＩＣ４によってトランジスタ２０がＯＮ制御され、かつトランジスタ１０がＯＦＦ制御される。トランジスタ２０がＯＮ制御されるので、自ずとトランジスタ３０もＯＮ制御される。すると半導体装置１内の第２の導通経路を経て、第２の電源５２から負荷６への給電がおこなわれる。
　第２の導通経路とは半導体装置１の内部の導通経路であり、先に説明したようにトランジスタ２０の第２のソースパッド１２１を流入口とし、トランジスタ３０の第３のソースパッド１３１を流出口として電流が流れる導通経路である。第２の導通経路を導通する際にはトランジスタ１０はＯＦＦ制御される。トランジスタ１０がＯＦＦ制御されているために、第２の電源５２からの給電によって流れる電流が、第１の電源５１の側へ向かうことを防止できる。
　第１の電源５１と第２の電源５２とが同時に接続される場合（図６の状態）では、制御ＩＣ４によって、まずスイッチング素子８がＯＦＦ制御され、第１の電源５１からの給電だけがおこなわれる状態を構成する。これは第１の電源５１の方が高電位であり、給電に優位であるためである。さらにトランジスタ１０がＯＮ制御され、トランジスタ２０がＯＦＦ制御されることで、トランジスタ３０もＯＮ制御され、第１の電源５１から第１の導通経路を経由した、負荷６への給電がおこなわれる。
　［４．半導体装置の効果］
　図６に示した給電回路で、実施の形態に係る半導体装置１を使用しない場合の比較例を図７に示した。以下、比較例との対比で、実施の形態に係る半導体装置１を使用する場合の効果を説明する。
　図７に示す比較例においては、実施の形態に係る半導体装置１の代わりに、例えば、図８Ａ、図８Ｂに構造の一例を平面模式図で示したシングル構成の縦型ＭＯＳトランジスタ１０Ｂ（以下、トランジスタ１０Ｂという）と、図９Ａ、図９Ｂに構造の一例を平面模式図で示したシングル構成の縦型ＭＯＳトランジスタ２０Ｂ（以下、トランジスタ２０Ｂという）と、をそれぞれ使用する。さらに負荷６の直前には、図８Ａ、図８Ｂに構造の一例を平面模式図で示したシングル構成の縦型ＭＯＳトランジスタ３０Ｂ（以下、トランジスタ３０Ｂという）が接続される。
　トランジスタ１０Ｂ、トランジスタ２０Ｂ、トランジスタ３０Ｂで、実施の形態に係る半導体装置１が有するのと同様の構成要素については、対応する構成要素の符号にＢを追加して示している。
　トランジスタ１０Ｂは、平面視で２つのソースパッド１１１Ｂと１つのゲートパッド１１９Ｂの他に、１つのドレインパッド１５１Ｂを有している。トランジスタ１０Ｂのドレインパッド１５１Ｂは表面ドレイン電極と接続し、例えば、トランジスタ１０Ｂのソースパッド１１１Ｂから流入した電流の流出口となる。
　トランジスタ２０Ｂは、平面視で２つのソースパッド１２１Ｂと１つのゲートパッド１２９Ｂの他に、１つのドレインパッド１５２Ｂを有している。トランジスタ２０Ｂのドレインパッド１５２Ｂは表面ドレイン電極と接続し、例えば、トランジスタ２０Ｂのソースパッド１２１Ｂから流入した電流の流出口となる。
　トランジスタ３０Ｂは、平面視で２つのソースパッド１３１Ｂと１つのゲートパッド１３９Ｂの他に、１つのドレインパッド１５３Ｂを有している。トランジスタ３０Ｂのドレインパッド１５３Ｂは表面ドレイン電極と接続し、例えば、トランジスタ３０Ｂのソースパッド１３１Ｂへ流出する電流の流入口となる。
　図８Ｂ、図９Ｂでは、本実施の形態に係る半導体装置１の平面模式図（図２Ｂ）で示したのと同じように、半導体層４０の表面側に、ソース電極の部分１３Ｂ（２３Ｂ、３３Ｂ）、ゲート電極１９Ｂ（２９Ｂ、３９Ｂ）、ゲート配線１１８Ｂ（１２８Ｂ、１３８Ｂ）、そしてドレインパッド１５１Ｂ（１５２Ｂ、１５３Ｂ）が接続する表面ドレイン電極が形成された直後の様子を示したものである。図８Ｂ、図９Ｂでは分かりやすさのため、この時点では見えないはずのパッドを点線で示している。
　トランジスタ１０Ｂのソース電極の部分１３Ｂの平面視での面積と、実施の形態に係る半導体装置１に備わるトランジスタ１０が有する第１のソース電極１１の部分１３の平面視での面積とは同じである。またトランジスタ３０Ｂのソース電極の部分３３Ｂの平面視での面積と、実施の形態に係る半導体装置１に備わるトランジスタ３０が有する第３のソース電極３１の部分３３の平面視での面積とは同じである。したがって、図７において第１の電源５１からトランジスタ１０Ｂとトランジスタ３０Ｂを経て負荷６へ流れる経路の導通抵抗は、図６における実施の形態に係る半導体装置１の第１の導通経路の導通抵抗と同等であると捉えて差し支えない。
　またトランジスタ２０Ｂのソース電極の部分２３Ｂの平面視での面積と、実施の形態に係る半導体装置１に備わるトランジスタ２０が有する第２のソース電極２１の部分２３の平面視での面積とは同じである。したがって、図７において第２の電源５２からトランジスタ２０Ｂとトランジスタ３０Ｂを経て負荷６へ流れる経路の導通抵抗は、図６における実施の形態に係る半導体装置１の第２の導通経路の導通抵抗と同等であると捉えて差し支えない。
　図７に示す給電回路において、第１の電源５１のみが接続される（図７で第２の電源５２が存在しない）場合、制御ＩＣ４により、トランジスタ２０ＢはＯＦＦ制御されて、第１の電源５１からの給電によって流れる電流が、第２の電源５２の側へ向かうことを防ぐ。さらにトランジスタ１０Ｂのゲートパッド１１９Ｂにはしきい値以上の電圧が印加されてＯＮ制御され、さらにトランジスタ３０Ｂのゲートパッド１３９Ｂにもしきい値以上の電圧が印加されてＯＮ制御される。
　したがって第１の電源５１からの給電によって流れる電流は、トランジスタ１０Ｂのソースパッド１１１Ｂから流入し、ドレインパッド１５１Ｂから流出し、その後、トランジスタ３０Ｂのドレインパッド１５３Ｂから流入し、ソースパッド１３１Ｂから流出する。図８Ａ、図８Ｂに示すように、トランジスタ１０Ｂの平面視での面積（ソ―ス電極の部分１３Ｂの面積）が相対的に大きいのは、第１の電源５１からの給電によって流れる電流が相対的に大きいためである。
　図７に示す給電回路において、第２の電源５２のみが接続される（図７で第１の電源５１が存在しない）場合、制御ＩＣ４により、トランジスタ１０ＢはＯＦＦ制御されて、第２の電源５２からの給電によって流れる電流が、第１の電源５１の側へ向かうことを防ぐ。さらにトランジスタ２０Ｂのゲートパッド１２９Ｂにはしきい値以上の電圧が印加されてＯＮ制御され、さらにトランジスタ３０Ｂのゲートパッド１３９Ｂにもしきい値以上の電圧が印加されてＯＮ制御される。
　したがって第２の電源５２からの給電によって流れる電流は、トランジスタ２０Ｂのソースパッド１２１Ｂから流入し、ドレインパッド１５２Ｂから流出し、その後、トランジスタ３０Ｂのドレインパッド１５３Ｂから流入し、ソースパッド１３１Ｂから流出する。図９Ａ、図９Ｂに示すように、トランジスタ２０Ｂの平面視での面積（ソ―ス電極の部分２３Ｂの面積）が相対的に小さいのは、第２の電源５２からの給電によって流れる電流が相対的に小さいためである。
　以上のように、図７に示す比較例に係る給電回路では、トランジスタ１０Ｂおよびトランジスタ３０Ｂは、図６の給電回路における、実施の形態に係る半導体装置１に備わるトランジスタ１０よびトランジスタ３０と同じ機能を果たす。同様に、図７に示す比較例に係る給電回路では、トランジスタ２０Ｂおよびトランジスタ３０Ｂは、図６の給電回路における、実施の形態に係る半導体装置１に備わるトランジスタ２０およびトランジスタ３０と同じ機能を果たす。
　しかしながら図７に示す、比較例に係る給電回路を搭載する回路基板では、トランジスタ１０Ｂとトランジスタ２０Ｂおよびトランジスタ３０Ｂのそれぞれの面積と、それぞれの間に設けねばならない一定の設置マージンとを確保する必要がある。またトランジスタ１０Ｂ、トランジスタ２０Ｂ、トランジスタ３０Ｂは、平面視でそれぞれにドレインパッド（１５１Ｂ、１５２Ｂ、１５３Ｂ）を有するため、一定の面積を必要とする構造である。
　一方で、図６に示す給電回路を搭載する回路基板では、実施の形態に係る半導体装置１を利用することで、比較例に係るトランジスタ１０Ｂ、トランジスタ２０Ｂ、トランジスタ３０Ｂを１つに統合することができる。これによって、比較例に係る給電回路を搭載する回路基板では必要であったトランジスタ１０Ｂ、トランジスタ２０Ｂ、トランジスタ３０Ｂのそれぞれの間に設けねばならない一定の設置マージンを不要とすることができる。
　また実施の形態に係る半導体装置１では、比較例におけるトランジスタ１０Ｂ、トランジスタ２０Ｂ、トランジスタ３０Ｂがそれぞれに有するドレインパッド（１５１Ｂ、１５２Ｂ、１５３Ｂ）を削除することができる。さらにいえば、実施の形態に係る半導体装置１では、第３のトランジスタ３０にはゲートパッドも存在しないため、図７に示す比較例におけるトランジスタ３０Ｂ（図８Ｂ）には形成されているゲートパッド１３９Ｂをも不要にすることができる。
　以上のように、実施の形態に係る半導体装置１を使用すれば、回路基板に必要な面積を大幅に縮小することができる。図６に示す給電回路を搭載する回路基板では、比較例に比べて、基板自体を縮小することも可能となり、また、生じた余剰部分に別の部品を搭載することも可能となる。
　したがって実施の形態に係る半導体層１は、フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置１であって、裏面側に半導体基板４２を有し、半導体装置１の平面視において、互いに重複しない第１の領域Ａ１、第２の領域Ａ２、第３の領域Ａ３、のそれぞれ分散して配置されない３つの領域に分けられた半導体層４０と、半導体層４０の第１の領域Ａ１に、その全体が形成された第１の縦型ＭＯＳトランジスタ１０と、半導体層４０の第２の領域Ａ２に、その全体が形成された第２の縦型ＭＯＳトランジスタ２０と、半導体層４０の第３の領域Ａ３に、その全体が形成された第３の縦型ＭＯＳトランジスタ３０と、半導体層４０の裏面側に接触して形成された金属層４１と、を備え、半導体基板４２は、第１の縦型ＭＯＳトランジスタ１０と第２の縦型ＭＯＳトランジスタ２０と第３の縦型ＭＯＳトランジスタ３０の共通ドレイン領域であり、平面視において、第１の領域Ａ１に内包される位置に、第１の縦型ＭＯＳトランジスタ１０の第１のソースパッド１１１と第１のゲートパッド１１９および第１のゲートパッド１１９と接続する第１のゲート配線１１８が形成され、平面視において、第２の領域Ａ２に内包される位置に、第２の縦型ＭＯＳトランジスタ２０の第２のソースパッド１２１と第２のゲートパッド１２９および第２のゲートパッド１２９と接続する第２のゲート配線１２８が形成され、平面視において、第３の領域Ａ３に内包される位置に、第３の縦型ＭＯＳトランジスタ３０の第３のソースパッド１３１および第３のゲート配線１３８が形成され、第１のゲート配線１１８と第３のゲート配線１３８とは、電気的に、第１のゲート配線１１８から第３のゲート配線１３８に向かう方向を順方向とする第１のダイオード１１３を介して直列に接続され、第２のゲート配線１２８と第３のゲート配線１３８とは、電気的に、第２のゲート配線１２８から第３のゲート配線１３８に向かう方向を順方向とする第２のダイオード１２３を介して直列に接続された半導体装置１であることを特徴とする。
　実施の形態に係る半導体装置１は、第１のダイオード１１３が備わることで、トランジスタ１０をＯＮ制御すると自ずとトランジスタ３０もＯＮ制御される構造であり、第１の導通経路が導通する。このとき第３のゲート配線１３８から見て、電気的に第２のダイオード１２３が逆方向に形成されることで、トランジスタ２０はＯＮ制御されることがない。
　同様に、第２のダイオード１２３が備わることで、トランジスタ２０をＯＮ制御すると自ずとトランジスタ３０もＯＮ制御される構造であり、第２の導通経路が導通する。このとき第３のゲート配線１３８から見て、電気的に第１のダイオード１１３が逆方向に形成されることで、トランジスタ１０はＯＮ制御されることがない。
　第１のダイオード１１３は一方の端部が第１のゲート配線１１８と接続し、他方の端部が第３のゲート配線１３８と接続する。同様に、第２のダイオード１２３は一方の端部が第２のゲート配線１２８と接続し、他方の端部が第３のゲート配線１３８と接続する。
　したがって実施の形態に係る半導体装置１では、平面視において、第１のダイオード１１３は、第１のダイオード１１３の一方の端部が第１の領域Ａ１にあり、第１のダイオード１１３の他方の端部が第３の領域Ａ３にあるように形成され、平面視において、第２のダイオード１２３は、第２のダイオード１２３の一方の端部が第２の領域Ａ２にあり、第２のダイオード１２３の他方の端部が第３の領域Ａ３にあるように形成されることを特徴とする。
　上記のように第１のダイオード１１３および第２のダイオード１２３が形成されると、第１の導通経路あるいは第２の導通経路の導通面積が不要に削減されることを防ぐ効果も得られる。
　図２Ｂに示すように、第１のダイオード１１３は典型的に、平面視で第１の領域Ａ１と第３の領域Ａ３との境界線９０（Ｐ１からＰ２までの点線）をまたいで設置される。第１の領域Ａ１に第１のＥＱＲ１１６が、第３の領域Ａ３に第３のＥＱＲ１３６が、それぞれ設置される場合は、平面視で、第１のＥＱＲ１１６と第３のＥＱＲ１３６とが共通化されるところが第１の領域Ａ１と第３の領域Ａ３との境界線９０となるが、第１のダイオード１１３を設置するためには共通化されたＥＱＲを一部で分断せねばならないことがある。
　したがって実施の形態に係る半導体装置１では、平面視において、第１の領域Ａ１の外周の少なくとも一部には第１のＥＱＲ１１６が形成され、平面視において、第３の領域Ａ３の外周の少なくとも一部には第３のＥＱＲ１３６が形成され、平面視で、第１の領域Ａ１と第３の領域Ａ３とが対向する部分において、第１のＥＱＲ１１６と第３のＥＱＲ１３６とは共通化されており、平面視において、第１のダイオード１１３は、第１のＥＱＲと第３のＥＱＲとが共通化されていない部分に設置されていてもよい。すなわち平面視で、第１のダイオード１１３は、第１の領域Ａ１と第３の領域Ａ３との境界線９０となる、共通化されたＥＱＲが途切れる箇所に設置されていてもよい。
　ところで図６に示す給電回路において、第１のゲートパッド１１９へも、第２のゲートパッド１２９へも、共に電圧印加がない場合がある。このとき半導体装置１について、直前の使用状態によっては、第１のゲート配線１１８および第３のゲート配線１３８、あるいは第２のゲート配線１２８および第３のゲート配線１３８に電位が残ることがある。
　第１の抵抗素子１１４を介して第１のゲート配線１１８と第３のゲート配線１３８が接続されていると、第１の抵抗素子１１４の抵抗値が高くとも、第１のゲート配線１１８および第３のゲート配線１３８の残電位を、第１のゲートパッド１１９へ逃がす経路が形成されるので都合がよい。同様に第２の抵抗素子１２４を介して第２のゲート配線１２８と第３のゲート配線１３８が接続されていると、第２の抵抗素子１２４の抵抗値が高くとも、第２のゲート配線１２８および第３のゲート配線１３８の残電位を、第２のゲートパッド１２９へ逃がす経路が形成されるので都合がよい。
　したがって実施の形態に係る半導体装置１では、第１のゲート配線１１８と第３のゲート配線１３８とは、第１の抵抗素子１１４を介して直列に接続され、第１のダイオード１１３と第１の抵抗素子１１４とは、第１のゲート配線１１８と第３のゲート配線１３８との間で並列に接続され、第２のゲート配線１２８と第３のゲート配線１３８とは、第２の抵抗素子１２４を介して直列に接続され、第２のダイオード１２３と第２の抵抗素子１２４とは、第２のゲート配線１２８と第３のゲート配線１３８との間で並列に接続されていてもよい。
　第１の抵抗素子１１４は一方の端部が第１のゲート配線１１８と接続し、他方の端部が第３のゲート配線１３８と接続する。同様に、第２の抵抗素子１２４は一方の端部が第２のゲート配線１２８と接続し、他方の端部が第３のゲート配線１３８と接続する。
　したがって実施の形態に係る半導体装置１では、平面視において、第１の抵抗素子１１４は、第１の抵抗素子１１４の一方の端部が第１の領域Ａ１にあり、第１の抵抗素子１１４の他方の端部が第３の領域Ａ３にあるように形成され、平面視において、第２の抵抗素子１２４は、第２の抵抗素子１２４の一方の端部が第２の領域Ａ２にあり、第２の抵抗素子１２４の他方の端部が第３の領域Ａ３にあるように形成されることが望ましい。
　上記のように第１の抵抗素子１１４および第２の抵抗素子１２４が形成されると、第１の導通経路あるいは第２の導通経路の導通面積が不要に削減されることを防ぐ効果も得られる。
　実施の形態に係る半導体装置１において、第１の導通経路は、第１の領域Ａ１の第１のソースパッド１１１を流入口とし、第３の領域Ａ３の第３のソースパッド１３１を流出口とする。このため第１の領域Ａ１と第３の領域Ａ３とは平面視で隣接していると、第１の導通経路は短縮されて導通抵抗を低減できるので都合がよい。同様に、第２の導通経路は、第２の領域Ａ２の第２のソースパッド１２１を流入口とし、第３の領域Ａ３の第３のソースパッド１３１を流出口とする。このため第２の領域Ａ２と第３の領域Ａ３とは平面視で隣接していると、第２の導通経路は短縮されて導通抵抗を低減できるので都合がよい。
　したがって、平面視において第１の領域Ａ１および第２の領域Ａ２は、第３の領域Ａ３を挟んで配置され、第３の領域Ａ３は、第１の領域Ａ１および第２の領域Ａ２に隣接していることが望ましい。
　実施の形態に係る半導体装置１では、第１の導通経路の導通抵抗を低くすることを重視する。このため図２Ａまたは図２Ｂに示すように、平面視において、第１の領域Ａ１と第３の領域Ａ３との対向長（Ｐ１からＰ２までの点線の長さ）は、第２の領域Ａ２と第３の領域Ａ３との対向長（Ｐ３からＰ５を経てＰ４までの点線の長さ）よりも長くなるように配置されることが好ましい。半導体装置１の平面視での配置を上記のようにすると第１の導通経路で最も電流密度が高まるところを拡大できる（対向長を長くする）ので、導通抵抗を低めることができる。
　実施の形態に係る半導体装置１では、相対的に大きい電流を導通させる第１の導通経路において、流入口と流出口の平面視での面積が同程度であることが望ましい。流入口もしくは流出口のいずれか一方が相対的に小さいと、そこがボトルネックとなって導通抵抗が高まるからである。
　したがって実施の形態に係る半導体装置１では、平面視において、第１の領域Ａ１に内包される位置に、第１の縦型ＭＯＳトランジスタ１０の第１のソース電極が形成され、平面視において、第３の領域Ａ３に内包される位置に、第３の縦型ＭＯＳトランジスタ３０の第３のソース電極が形成され、平面視において、第１のソース電極の面積は、第３のソース電極の面積と略同等であることが望ましい。ここでいう第１のソース電極および第３のソース電極とは、第１のソース電極１１および第３のソース電極３１のうち、半導体層４０と直接に接触する、部分１３および部分３３のことである。
　また実施の形態に係る半導体装置１では、平面視で第３の領域Ａ３にはゲートパッドおよびゲート電極が存在しないため、第１のソース電極１１の部分１３と第３のソース電極３１の部分３３の平面視での面積が同じであっても、第３の領域Ａ３の面積ａ３を第１の領域Ａ１の面積ａ１と比べて縮小することができる。
　なお、第２の導通経路は仕様の電流が小さいため、これを加味して導通の面積を小さくすることができる。このとき流出口（第３のソース電極３１の部分３３）の平面視での面積が流入口（第２のソース電極２１の部分２３）の面積よりも大きいことは問題にならない。
　したがって実施の形態に係る半導体装置１では、平面視において、第１の領域Ａ１の面積ａ１は第３の領域Ａ３の面積ａ３よりも大きく、第３の領域Ａ３の面積ａ３は第２の領域Ａ２の面積ａ２よりも大きいことが望ましい。なお第１の領域Ａ１の平面視での面積ａ１と第３の領域Ａ３の平面視での面積ａ３との差は、およそ第１のゲートパッド１１９の１個分程度である。
　図１０Ａ、図１０Ｂに、実施の形態に係る半導体装置１の構造の変形例を示す平面模式図を示す。図１０Ｂは図２Ｂと同様で、半導体層４０の表面側に第１のソース電極１１の部分１３、第１のゲート電極１９、第１のゲート配線１１８、第２のソース電極２１の部分２３、第２のゲート電極２９、第２のゲート配線１２８、そして第３のソース電極３１の部分３３、第３のゲート配線１３８、が形成された直後の様子を示したものである。この時点では見えないはずのパッドは点線で示している。
　図１０Ａ、図１０Ｂに示す変形例では、図２Ａ、図２Ｂと比べると、第３の領域Ａ３が第１の領域Ａ１と第２の領域Ａ２とに挟まれて配置されておらず、第１の領域Ａ１と第２の領域Ａ２とが隣接する個所がある。また平面視において、第１のゲートパッド１１９が第１の領域Ａ１において、第３の領域Ａ３と近接する位置に設置されている。
　第１のゲートパッド１１９が第１の領域Ａ１において、第３の領域Ａ３と近接する位置に設置されるとは、第１の領域Ａ１において、第１のゲートパッド１１９と、第１のゲートパッド１１９と最近接する第３の領域Ａ３との間に、第１のソースパッド１１１が一部でも挟まれて配置されないことをいう。
　このような配置であると、第１のゲートパッド１１９と第３のゲート配線１３８との接続距離を短くすることができる。したがって第１のゲートパッド１１９に印加された電圧を、素早く第３のゲート配線１３８へ伝達することができるので、半導体装置１の応答速度を向上させることができる。この効果は、平面視における、第２のゲートパッド１２９と第３の領域Ａ３との配置についても同様である。
　したがって、平面視において、第１のゲートパッド１１９は、第３の領域Ａ３と近接する位置に設置され、平面視において、第２のゲートパッド１２９は、第３の領域Ａ３と近接する位置に設置されてもよい。
　ところで、図２Ｂおよび図１０Ｂのいずれに示す例においても、半導体装置１に第１のツエナーダイオード１１５および／または第２のツエナーダイオード１２５が形成される場合は、第１のダイオード１１３および／または第２のダイオード１２３も同時に形成することが望ましい。同時に形成することで、半導体装置１の製造を容易にすることができる。
　そもそも第１のツエナーダイオード１１５および／または第２のツエナーダイオード１２５と、第１のダイオード１１３および／または第２のダイオード１２３とは、共にダイオードであり、ＰＮジャンクションの形成位置や個数、あるいは電気的なＰＮジャンクションの方向を適切に制御するだけで、それぞれの機能を果たすことができる。第１のツエナーダイオード１１５および／または第２のツエナーダイオード１２５と、第１のダイオード１１３および／または第２のダイオード１２３とは、図２Ｂに示すように、半導体装置１の平面視で、面内の設置位置が異なるだけである。このため、応じて不純物の注入位置を面内で変えるだけで、同時に形成することが可能である。
　このとき、平面視で、第１のダイオード１１３と第１のツエナーダイオード１１５とに備わる、同じ導電型を示す領域同士を比べると、当該導電型の不純物の濃度は、それぞれに同じとなる。不純物の濃度が同じというのは、ある領域とある領域とを、深さ方向で対比したときの、当該不純物の濃度プロファイルが概ね一致するということである。
　したがって、平面視において、第１の領域Ａ１に内包される位置に、第１の縦型ＭＯＳトランジスタ１０の第１のソース電極１１（の部分１３）と第１のゲート電極１９とが形成され、平面視において、第１のソース電極１１（の部分１３）と第１のゲート電極１９との間には、第１のツエナーダイオード１１５が形成され、第１のダイオード１１３と第１のツエナーダイオード１１５とに含まれる、同じ導電型の領域における、同じ導電型の不純物は同じ濃度であってよい。
　同様に、半導体装置１に第１のゲート抵抗素子１１７および／または第２のゲート抵抗素子１２７が形成される場合は、第１の抵抗素子１１４および／または第２の抵抗素子１２４も同時に形成することが望ましい。同時に形成することで、半導体装置１の製造を容易にすることができる。
　したがって、平面視において第１の領域Ａ１には、第１の縦型ＭＯＳトランジスタ１０の第１のゲート電極１９が形成され、平面視で、第１のゲート電極１９と第１のゲート配線１１８との間には、第１のゲート抵抗素子１１７が形成され、第１の抵抗素子１１４と第１のゲート抵抗素子１１７とに含まれる、同じ導電型の領域における、当該同じ導電型の不純物は同じ濃度であってよい。
　［５．追加の考察］
　実施の形態に係る半導体装置１を使用した図６に示す例に戻る。ＯＮ状態におけるトランジスタでは、一般的にトランジスタの平面視での面積が大きいと総ゲート幅が増大するため、導通抵抗が低くなる。つまりトランジスタの平面視での面積と導通抵抗とは概ね逆比例の関係にある。
　半導体装置１において、第１の導通経路を成すトランジスタ１０の平面視での面積ａ１は、第２の導通経路を成すトランジスタ２０の平面視での面積ａ２よりも大きい。このため第１の導通経路の方が導通抵抗が低く、相対的に大きい電流を流すことに適する経路となっている。
　第１の導通経路の導通抵抗Ｒ１［Ω］は、第１の電源５１からの給電によって流れる電流の最大値Ｉ１［Ａ］を加味して定めればよい。同様に、第２の導通経路の導通抵抗Ｒ２［Ω］は、第２の電源５２からの給電によって流れる電流の最大値Ｉ２［Ａ］を加味して定めればよい。したがって実施の形態に係る半導体装置１では、第１の導通経路と第２の導通経路とにそれぞれ適した導通抵抗が実現するように、トランジスタ１０とトランジスタ２０のそれぞれの面積を決めることが望ましい。
　しかし上記のように求めた、各トランジスタの平面視での面積が過度に小さいと、ＥＳＤ耐性が低下するおそれがある。これは、トランジスタにおいて平面視での面積が小さいと、ゲート電極に印加された過剰な電圧やサージ電流が、そのトランジスタのセル（ゲート導体）では十分な分散に至らないことに起因している。
　半導体装置１のＥＳＤ保証値（静電耐性保証値）を以降、ＥＳＤｔ［Ｖ］と表すと、実施の形態に係る半導体装置１では、最も面積の小さいトランジスタ２０で、ＥＳＤｔ以上の耐性を実現することが求められる。図６で示したような給電回路で用いる場合、典型的に半導体装置１で求められるＥＳＤｔは１０００［Ｖ］～２０００［Ｖ］程度である。
　所望のＥＳＤｔを実現する目的で、トランジスタ２０でいえば、第２のツエナーダイオード１２５または／および第２のゲート抵抗素子１２７を設置することを説明した。しかし第２のツエナーダイオード１２５を設置することは、図６におけるトランジスタ２０の部分に示すように、第２のゲートパッド１２９（第２のゲート電極２９）と第２のソースパッド１２１（第２のソース電極２１の部分２３）とを接続する経路を設けることになるので、ゲート－ソース間のリーク電流を生じさせてしまう副作用がある。
　図１１に、本発明者らが実験で確認した、トランジスタの平面視での面積ａ［ｍｍ２］と、ゲートパッドに印加したときにそのトランジスタが破壊されないことが確認できた最大の電圧値ＥＳＤｔ［Ｖ］との関係を示す。横軸はａであり、縦軸はＥＳＤｔである。なおトランジスタの平面視での面積ａとは、実施の形態に係る半導体装置１の例でいえば、それぞれ第１の領域Ａ１の平面視での面積ａ１や、第２の領域Ａ２の平面視での面積ａ２のことである。すなわち導通に寄与しない領域も含めたものである。
　丸のマーカでプロットしたデータは、ツエナーダイオードも、ゲート抵抗素子も、共に設置されないトランジスタを用いておこなったものである。三角のマーカでプロットしたデータは、ツエナーダイオードだけが設置され、ゲート抵抗素子は設置されないトランジスタを用いておこなったものである。ひし形のマーカでプロットしたデータは、ツエナーダイオードも、ゲート抵抗素子も、共に設置されたトランジスタを用いておこなったものである。
　図１１より、ゲート抵抗素子が設置されない場合、トランジスタの面積ａを大きくするほどＥＳＤｔが高まる傾向があることが分かる。またトランジスタの面積ａを拡大せずとも、ツエナーダイオードを設置することでＥＳＤｔが向上することも分かる。ツエナーダイオードに加えてゲート抵抗素子を設置すると、トランジスタの面積に依らず、ほぼ一定のＥＳＤｔが得られる。
　実施の形態に係る半導体装置１のＥＳＤ保証値を、例えば２０００［Ｖ］としたい場合、最も平面視での面積が小さいトランジスタ２０について２０００［Ｖ］が保証できればよい。図１１によれば、トランジスタ２０の平面視での面積ａ２が、約２．０［ｍｍ２］を下回るのであれば、第２のツエナーダイオード１２５や第２のゲート抵抗素子１２７を設置することが望ましいといえる。一方、第２のツエナーダイオード１２５の設置によって、ゲート－ソース間にリーク電流が増加することを回避したい場合は、第２のツエナーダイオード１２５は設置しない方がよい。必要なＥＳＤ保証値が２０００［Ｖ］であるならば、トランジスタ２０の平面視での面積ａ２が約２．０［ｍｍ２］以上あればよいことになる。
　したがって、図１１の丸のマーカのデータによれば、半導体装置１の製品データシートに記載の静電耐性保証値をＥＳＤｔ［Ｖ］とし、平面視での第２の領域Ａ２の面積をａ２［ｍｍ２］とすると、ａ２＞（ＥＳＤｔ－９３）／９９０の関係が成り立てばよい。
　さらにこのとき、平面視において第２の領域Ａ２に内包される位置に、第２の縦型ＭＯＳトランジスタ２０の第２のソース電極２１の部分２３と第２のゲート電極２９とが形成され、第２のソース電極２１の部分２３と第２のゲート電極２９との間を電気的に接続する経路は存在せず、第２のゲート電極２９と第２のゲート配線１２８とは、抵抗体を介することなく接続されていてもよい。
　上記のような構造にすることで、トランジスタ２０おいて、ゲート－ソース間にリーク電流が増加することを回避しつつ、半導体装置１に所望のＥＳＤ保証値（ＥＳＤｔ［Ｖ］）を得ることができる。
　このとき、半導体装置１において平面視での面積がさらに大きいトランジスタ１０では、既に十分なＥＳＤｔを実現できているはずである。したがって、平面視において第１の領域Ａ１に内包される位置に、第１の縦型ＭＯＳトランジスタ１０の第１のソース電極１１の部分１３と第１のゲート電極１９とが形成され、第１のソース電極１１の部分１３と第１のゲート電極１９との間を電気的に接続する経路は存在せず、第１のゲート電極１９と第１のゲート配線１１８とは、抵抗体を介することなく接続されていてもよい。
　このような構造であると、トランジスタ１０おいて、ゲート－ソース間のリーク電流が不要に増加することを回避することができる。
　なお、平面視での第２の領域Ａ２の面積ａ２について、ａ２＜（ＥＳＤｔ－９３）／９９０の関係であっても、第２のツエナーダイオード１２５や第２のゲート抵抗素子１２７を設置することで所望のＥＳＤ保証値を実現できることがある。
　したがって、平面視において第１の領域Ａ１に内包される位置に、第１の縦型ＭＯＳトランジスタ１０の第１のソース電極１１の部分１３と第１のゲート電極１９とが形成され、第１のソース電極１１の部分１３と第１のゲート電極１９との間を電気的に接続する経路は存在せず、第１のゲート電極１９と第１のゲート配線１１８とは、抵抗体を介することなく接続されており、平面視において第２の領域Ａ２に内包される位置に、第２の縦型ＭＯＳトランジスタ２０の第２のソース電極２１の部分２３と第２のゲート電極２９とが形成され、第２のソース電極２１の部分２３と第２のゲート電極２９とは、第２のツエナーダイオード１２５を介して接続されており、第２のゲート電極２９と第２のゲート配線１２８とは、間に第２のゲート抵抗素子１２７を介して直列に接続されていてもよい。
　上記のような構造にすることで、トランジスタ１０おいて、不要にゲート－ソース間のリーク電流が増加することを回避しつつ、半導体装置１の所望のＥＳＤ保証値（ＥＳＤｔ［Ｖ］）を得ることができる。
　以上、開示の一態様に係る半導体装置について、実施の形態および変形例に基づいて説明したが、本開示は実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形をこれら実施の形態に施したものや、異なる実施の形態および変形例における構成要素を組み合わせて構築される形態も、本開示の１つまたは複数の態様の範囲内に含まれてもよい。
　本願発明に係る縦型ＭＯＳトランジスタを備える半導体装置は、電流経路の導通状態を制御する装置として広く利用できる。
　１　半導体装置
　４　制御ＩＣ
　６　負荷
　８　スイッチング素子
　１０　トランジスタ（第１の縦型ＭＯＳトランジスタ）
　１０Ｂ、２０Ｂ、３０Ｂ　トランジスタ（シングル構成の縦型ＭＯＳトランジスタ）
　１１　第１のソース電極
　１２、１３、１３Ｂ、２２、２３、２３Ｂ、３２、３３、３３Ｂ　部分
　１４　第１のソース領域
　１５　第１のゲート導体
　１６　第１のゲート絶縁膜
　１７　第１のゲートトレンチ
　１８　第１のボディ領域
　１８ａ　第１の接続部
　１９　第１のゲート電極
　１９Ｂ、２９Ｂ、３９Ｂ　ゲート電極
　２０　トランジスタ（第２の縦型ＭＯＳトランジスタ）
　２１　第２のソース電極
　２４　第２のソース領域
　２５　第２のゲート導体
　２６　第２のゲート絶縁膜
　２７　第２のゲートトレンチ
　２８　第２のボディ領域
　２８ａ　第２の接続部
　２９　第２のゲート電極
　３０　トランジスタ（第３の縦型ＭＯＳトランジスタ）
　３１　第３のソース電極
　３４　第３のソース領域
　３５　第３のゲート導体
　３６　第３のゲート絶縁膜
　３７　第３のゲートトレンチ
　３８　第３のボディ領域
　３８ａ　第３の接続部
　４０　半導体層
　４１　金属層（裏面ドレイン電極）
　４２　半導体基板
　４３　低濃度不純物層
　４４　層間絶縁層
　４５　パッシベーション層
　９０　境界線
　１１１　第１のソースパッド
　１１１Ｂ、１２１Ｂ、１３１Ｂ　ソースパッド
　１１３　第１のダイオード
　１１４　第１の抵抗素子
　１１５　第１のツエナーダイオード
　１１６　第１のＥＱＲ
　１１７　第１のゲート抵抗素子
　１１８　第１のゲート配線
　１１８Ｂ、１２８Ｂ、１３８Ｂ　ゲート配線
　１１９　第１のゲートパッド
　１１９Ｂ、１２９Ｂ、１３９Ｂ　ゲートパッド
　１２１　第２のソースパッド
　１２３　第２のダイオード
　１２４　第２の抵抗素子
　１２５　第２のツエナーダイオード
　１２６　第２のＥＱＲ
　１２７　第２のゲート抵抗素子
　１２８　第２のゲート配線
　１２９　第２のゲートパッド
　１３１　第３のソースパッド
　１３６　第３のＥＱＲ
　１３８　第３のゲート配線
　１５１Ｂ、１５２Ｂ、１５３Ｂ　ドレインパッド
　Ａ１　第１の領域
　Ａ２　第２の領域
　Ａ３　第３の領域

Claims (16)

  1. 　フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、
    　裏面側に半導体基板を有し、前記半導体装置の平面視において、互いに重複しない第１の領域、第２の領域、第３の領域、のそれぞれ分散して配置されない３つの領域に分けられた半導体層と、
    　前記半導体層の前記第１の領域に、その全体が形成された第１の縦型ＭＯＳトランジスタと、
    　前記半導体層の前記第２の領域に、その全体が形成された第２の縦型ＭＯＳトランジスタと、
    　前記半導体層の前記第３の領域に、その全体が形成された第３の縦型ＭＯＳトランジスタと、
    　前記半導体層の裏面側に接触して形成された金属層と、を備え、
    　前記半導体基板は、前記第１の縦型ＭＯＳトランジスタと前記第２の縦型ＭＯＳトランジスタと前記第３の縦型ＭＯＳトランジスタの共通ドレイン領域であり、
    　前記平面視において、前記第１の領域に内包される位置に、前記第１の縦型ＭＯＳトランジスタの第１のソースパッドと第１のゲートパッドおよび前記第１のゲートパッドと接続する第１のゲート配線が形成され、
    　前記平面視において、前記第２の領域に内包される位置に、前記第２の縦型ＭＯＳトランジスタの第２のソースパッドと第２のゲートパッドおよび前記第２のゲートパッドと接続する第２のゲート配線が形成され、
    　前記平面視において、前記第３の領域に内包される位置に、前記第３の縦型ＭＯＳトランジスタの第３のソースパッドおよび第３のゲート配線が形成され、
    　前記第１のゲート配線と前記第３のゲート配線とは、電気的に、前記第１のゲート配線から前記第３のゲート配線に向かう方向を順方向とする第１のダイオードを介して直列に接続され、
    　前記第２のゲート配線と前記第３のゲート配線とは、電気的に、前記第２のゲート配線から前記第３のゲート配線に向かう方向を順方向とする第２のダイオードを介して直列に接続された
    　半導体装置。
  2. 　前記第１のダイオードは、前記第１のダイオードの一方の端部が前記第１の領域にあり、前記第１のダイオードの他方の端部が前記第３の領域にあるように形成され、
    　前記第２のダイオードは、前記第２のダイオードの一方の端部が前記第２の領域にあり、前記第２のダイオードの他方の端部が前記第３の領域にあるように形成された
    　請求項１に記載の半導体装置。
  3. 　前記第１のゲート配線と前記第３のゲート配線とは、さらに、第１の抵抗素子を介して直列に接続され、
    　前記第１のダイオードと前記第１の抵抗素子とは、前記第１のゲート配線と前記第３のゲート配線との間で並列に接続され、
    　前記第２のゲート配線と前記第３のゲート配線とは、さらに、第２の抵抗素子を介して直列に接続され、
    　前記第２のダイオードと前記第２の抵抗素子とは、前記第２のゲート配線と前記第３のゲート配線との間で並列に接続された
    　請求項１に記載の半導体装置。
  4. 　前記第１の抵抗素子は、前記第１の抵抗素子の一方の端部が前記第１の領域にあり、前記第１の抵抗素子の他方の端部が前記第３の領域にあるように形成され、
    　前記第２の抵抗素子は、前記第２の抵抗素子の一方の端部が前記第２の領域にあり、前記第２の抵抗素子の他方の端部が前記第３の領域にあるように形成された
    　請求項３に記載の半導体装置。
  5. 　前記平面視において、前記第１の領域と前記第３の領域とは隣接し、前記第２の領域と前記第３の領域とは隣接する
    　請求項１に記載の半導体装置。
  6. 　前記平面視において、前記第１の領域の面積は前記第３の領域の面積よりも大きく、
    　前記第３の領域の面積は前記第２の領域の面積よりも大きい
    　請求項１に記載の半導体装置。
  7. 　前記平面視において、前記第１の領域に内包される位置に、前記第１の縦型ＭＯＳトランジスタの第１のソース電極が形成され、
    　前記平面視において、前記第３の領域に内包される位置に、前記第３の縦型ＭＯＳトランジスタの第３のソース電極が形成され、
    　前記平面視において、前記第１のソース電極の面積は前記第３のソース電極の面積と略同等である
    　請求項６に記載の半導体装置。
  8. 　前記平面視において、前記第１の領域の外周の少なくとも一部には第１のＥＱＲ（ＥＱｕｉ　ｐｏｔｅｎｔｉａｌ　Ｒｉｎｇ）が形成され、
    　前記平面視において、前記第３の領域の外周の少なくとも一部には第３のＥＱＲが形成され、
    　前記平面視において、前記第１の領域と前記第３の領域とが対向する部分において、前記第１のＥＱＲと前記第３のＥＱＲとは共通化され、
    　前記平面視で、前記第１のダイオードは、前記第１のＥＱＲと前記第３のＥＱＲとが共通化されていない部分に設置されている
    　請求項１に記載の半導体装置。
  9. 　前記平面視において、前記第１のゲートパッドは、前記第３の領域と近接する位置に設置され、
    　前記平面視において、前記第２のゲートパッドは、前記第３の領域と近接する位置に設置された
    　請求項１に記載の半導体装置。
  10. 　前記平面視において、前記第１の領域に内包される位置に、前記第１の縦型ＭＯＳトランジスタの第１のソース電極と第１のゲート電極とが形成され、
    　前記平面視において、前記第１のソース電極と前記第１のゲート電極との間には、第１のツエナーダイオードが形成され、
    　前記第１のダイオードと前記第１のツエナーダイオードとに含まれる、同じ導電型の領域における、当該同じ導電型の不純物は同じ濃度である
    　請求項１に記載の半導体装置。
  11. 　前記平面視において、前記第１の領域に内包される位置に、前記第１の縦型ＭＯＳトランジスタの第１のソース電極と第１のゲート電極とが形成され、
    　前記平面視において、前記第１のゲート電極と前記第１のゲート配線との間には、第１のゲート抵抗素子が形成され、
    　前記第１の抵抗素子と前記第１のゲート抵抗素子とに含まれる、同じ導電型の領域における、当該同じ導電型の不純物は同じ濃度である
    　請求項３に記載の半導体装置。
  12. 　前記平面視において、前記第３の領域に内包される位置に、前記第３のゲート配線と接続するゲート電極およびゲートパッドが形成されない
    　請求項１に記載の半導体装置。
  13. 　前記半導体装置の製品データシートに記載の静電耐性保証値をＥＳＤｔ［Ｖ］とし、
    　前記平面視での前記第２の領域の面積をａ２［ｍｍ２］とすると、
    　ａ２＞（ＥＳＤｔ－９３）／９９０の関係が成り立つ
    　請求項６に記載の半導体装置。
  14. 　前記平面視において、前記第２の領域に内包される位置に、前記第２の縦型ＭＯＳトランジスタの第２のソース電極と第２のゲート電極とが形成され、
    　前記第２のソース電極と前記第２のゲート電極との間を電気的に接続する経路は存在せず、
    　前記第２のゲート電極と前記第２のゲート配線とは、抵抗体を介することなく接続されている
    　請求項１３に記載の半導体装置。
  15. 　前記平面視において、前記第１の領域に内包される位置に、前記第１の縦型ＭＯＳトランジスタの第１のソース電極と第１のゲート電極とが形成され、
    　前記第１のソース電極と前記第１のゲート電極との間を電気的に接続する経路は存在せず、
    　前記第１のゲート電極と前記第１のゲート配線とは、抵抗体を介することなく接続されている
    　請求項１４に記載の半導体装置。
  16. 　前記平面視において、前記第１の領域に内包される位置に、前記第１の縦型ＭＯＳトランジスタの第１のソース電極と第１のゲート電極とが形成され、
    　前記第１のソース電極と前記第１のゲート電極との間を電気的に接続する経路は存在せず、
    　前記第１のゲート電極と前記第１のゲート配線とは、抵抗体を介することなく接続されており、
    　前記平面視において、前記第２の領域に内包される位置に、前記第２の縦型ＭＯＳトランジスタの第２のソース電極と第２のゲート電極とが形成され、
    　前記第２のソース電極と前記第２のゲート電極とは、第２のツエナーダイオードを介して接続されており、
    　前記第２のゲート電極と前記第２のゲート配線とは、間に第２のゲート抵抗素子を介して直列に接続されている
    　請求項６に記載の半導体装置。
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