WO2025004565A1 - 光検出装置及び電子機器 - Google Patents

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WO2025004565A1
WO2025004565A1 PCT/JP2024/017674 JP2024017674W WO2025004565A1 WO 2025004565 A1 WO2025004565 A1 WO 2025004565A1 JP 2024017674 W JP2024017674 W JP 2024017674W WO 2025004565 A1 WO2025004565 A1 WO 2025004565A1
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智彦 河村
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Sony Semiconductor Solutions Corp
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    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H10F39/18—Complementary metal-oxide-semiconductor [CMOS] image sensors; Photodiode array image sensors

Definitions

  • This technology (the technology disclosed herein) relates to photodetection devices and electronic devices, and in particular to technology that is effective when applied to photodetection devices having a capacitive element electrically connected to a floating diffusion region and electronic devices that use the same.
  • Photodetection devices such as solid-state imaging devices and photodetectors include a transfer transistor that transfers the photoelectrically converted signal charge to a floating diffusion region, and a readout circuit (pixel circuit) that outputs a pixel signal based on the signal charge accumulated (held) in the floating diffusion region.
  • a transfer transistor that transfers the photoelectrically converted signal charge to a floating diffusion region
  • a readout circuit pixel circuit
  • Patent Document 1 discloses a solid-state imaging device in which a floating diffusion region, a transfer transistor, a pixel transistor included in a readout circuit, and the like are provided in a photoelectric conversion region of a semiconductor layer. Patent Document 1 also discloses a photoelectric conversion region partitioned by a trench-type isolation region.
  • Patent Document 2 discloses a technology in which a capacitive element electrically connected to a floating diffusion region is provided in a photoelectric conversion region.
  • the purpose of this technology is to provide a technology that can increase the freedom of element placement in the photoelectric conversion region.
  • the semiconductor layer has a first surface portion and a second surface portion located opposite each other in the thickness direction, and has a photoelectric conversion region partitioned by a separation region extending in the thickness direction.
  • the photoelectric conversion region is an upper surface portion of the semiconductor layer located on the first surface portion side; A side portion located on the separation region side; A pixel transistor provided on the upper surface side; a floating diffusion region provided on the upper surface side and configured to hold signal charges photoelectrically converted by the photoelectric conversion portion; a capacitance element connected to the floating diffusion region; It is equipped with:
  • the capacitance element is a first electrode provided on the outer side of the side surface of the photoelectric conversion region with a dielectric film interposed therebetween; a second electrode provided adjacent to the first electrode on the inner side of the side surface of the photoelectric conversion region; has.
  • An electronic device includes: The photodetector; an optical lens that forms an image of image light from a subject on an imaging surface of the light detection device; a signal processing circuit for processing a signal output from the photodetector; It is equipped with:
  • FIG. 1 is a chip layout diagram showing a configuration example of a solid-state imaging device according to a first embodiment of the present technology.
  • 1 is a block diagram showing a configuration example of a solid-state imaging device according to a first embodiment of the present technology.
  • 2 is an equivalent circuit diagram showing a configuration example of a readout circuit according to the first embodiment of the present technology;
  • 2 is a plan view showing a schematic configuration example of four pixels included in the pixel array unit of FIG. 1 .
  • FIG. 4B is an enlarged plan view of a main portion of one pixel in FIG. 4A.
  • 5 is a longitudinal sectional view showing a schematic longitudinal sectional structure taken along the a4-a4 cutting line in FIG. 4.
  • FIG. 5B is a schematic enlarged longitudinal sectional view of a portion of FIG. 5A.
  • 5 is a longitudinal sectional view showing a schematic longitudinal sectional structure taken along the b4-b4 cutting line in FIG. 4.
  • FIG. 6B is a schematic enlarged longitudinal sectional view of a portion of FIG. 6A.
  • 3A to 3C are longitudinal cross-sectional views each showing a schematic process of a method for manufacturing a solid-state imaging device according to a first embodiment of the present technology.
  • FIG. 7B is a vertical cross-sectional view showing a schematic diagram of a step following FIG. 7A.
  • FIG. 7C is a vertical cross-sectional view showing a schematic diagram of a step following FIG. 7B.
  • FIG. 7D is a vertical cross-sectional view showing a schematic process following FIG. 7C.
  • FIG. 7B is a vertical cross-sectional view showing a schematic process following FIG. 7D.
  • FIG. 7B is a vertical cross-sectional view showing a schematic diagram of a step following FIG. 7E.
  • FIG. 7C is a vertical cross-sectional view illustrating a process following FIG. 7F.
  • FIG. 1 is a schematic longitudinal sectional view of a main portion showing a modified example 1-1 of the first embodiment.
  • FIG. 11 is a schematic longitudinal sectional view of a main portion showing a modified example 1-2 of the first embodiment.
  • 13 is a plan view illustrating a schematic configuration example of four pixels in a solid-state imaging device according to a second embodiment of the present technology.
  • FIG. 1 is a schematic longitudinal sectional view of a main portion showing a modified example 1-1 of the first embodiment.
  • FIG. 11 is a schematic longitudinal sectional view of a main portion showing a
  • FIG. 11 is a longitudinal sectional view showing a schematic longitudinal sectional structure taken along the a10-a10 cutting line in FIG. 10.
  • 11 is a longitudinal sectional view showing a schematic longitudinal sectional structure taken along the b10-b10 cutting line in FIG. 10.
  • FIG. 13 is a plan view illustrating a schematic configuration example of four pixels in a solid-state imaging device according to a third embodiment of the present technology.
  • 14 is a longitudinal sectional view showing a schematic longitudinal sectional structure taken along the a13-a13 cutting line in FIG. 13.
  • 14 is a longitudinal sectional view showing a schematic longitudinal sectional structure taken along the b13-b13 cutting line in FIG. 13.
  • FIG. 13 is an equivalent circuit diagram showing a configuration example of a readout circuit in a solid-state imaging device according to a fourth embodiment of the present technology.
  • FIG. 13 is a plan view illustrating a schematic configuration example of two pixels in a solid-state imaging device according to a fourth embodiment of the present technology.
  • FIG. 18 is a longitudinal sectional view showing a schematic longitudinal sectional structure taken along the a17-a17 cutting line in FIG. 17.
  • FIG. 13 is a diagram showing a configuration example of an electronic device according to a fifth embodiment of the present technology.
  • up and down and other directions in the following explanation are merely for the convenience of explanation and do not limit the technical ideas of this technology. For example, if an object is rotated 90 degrees and observed, up and down are converted into left and right and read, and of course, if it is rotated 180 degrees and observed, up and down are read inverted.
  • a first direction and a second direction that are mutually orthogonal in the same plane are defined as the X direction and the Y direction, respectively, and a third direction that is orthogonal to each of the first direction and the second direction is defined as the Z direction.
  • the thickness direction of the semiconductor layer 21, which will be described later is described as the Z direction.
  • CMOS complementary metal oxide semiconductor
  • the solid-state imaging device 1A is mainly composed of a semiconductor chip 2 that has a rectangular two-dimensional planar shape when viewed in a plane. That is, the solid-state imaging device 1A is mounted on the semiconductor chip 2, and the semiconductor chip 2 can be considered as the solid-state imaging device 1A.
  • this solid-state imaging device 1A (101) takes in image light (incident light 106) from a subject via an optical lens 102, converts the amount of incident light 106 focused on the imaging surface into an electrical signal on a pixel-by-pixel basis, and outputs it as a pixel signal.
  • the semiconductor chip 2 on which the solid-state imaging device 1A is mounted has, in a two-dimensional plane including mutually orthogonal X and Y directions, a square pixel array section 2A provided in the center, and a peripheral section 2B provided outside the pixel array section 2A so as to surround the pixel array section 2A.
  • the semiconductor chip 2 is formed by dicing a semiconductor wafer including a semiconductor layer 21 described below into chip formation regions. Therefore, the configuration of the solid-state imaging device 1A described below is generally the same in the wafer state before the semiconductor wafer is diced. In other words, this technology can be applied in the state of a semiconductor chip and in the state of a semiconductor wafer.
  • the pixel array section 2A is a light receiving surface that receives light collected by, for example, an optical lens (optical system) 102 shown in FIG. 19.
  • a plurality of pixels 3 are arranged in a matrix on a two-dimensional plane including the X direction and the Y direction.
  • the pixels 3 are repeatedly arranged in each of the X direction and the Y direction that are mutually orthogonal within the two-dimensional plane.
  • a plurality of bonding pads 14 are arranged in the peripheral portion 2B.
  • Each of the plurality of bonding pads 14 is arranged, for example, along each of the four sides of the semiconductor chip 2 in a two-dimensional plane.
  • Each of the plurality of bonding pads 14 functions as an input/output terminal that electrically connects the semiconductor chip 2 to an external device.
  • the semiconductor chip 2 includes a logic circuit 13 shown in Fig. 2.
  • the logic circuit 13 includes a vertical drive circuit 4, a column signal processing circuit 5, a horizontal drive circuit 6, an output circuit 7, and a control circuit 8.
  • the logic circuit 13 is configured of a complementary MOS (CMOS) circuit having, as field effect transistors, for example, n-channel conductivity type metal oxide semiconductor field effect transistors (MOSFETs) and p-channel conductivity type MOSFETs.
  • CMOS complementary MOS
  • the vertical drive circuit 4 shown in FIG. 2 is composed of, for example, a shift register.
  • the vertical drive circuit 4 sequentially selects the desired pixel drive lines 10, supplies pulses to the selected pixel drive lines 10 for driving the pixels 3, and drives each pixel 3 row by row. That is, the vertical drive circuit 4 sequentially selects and scans each pixel 3 in the pixel array section 2A vertically row by row, and supplies pixel signals from the pixels 3 based on signal charges generated by the photoelectric conversion section of each pixel 3 according to the amount of light received to the column signal processing circuit 5 via the vertical signal line 11.
  • the column signal processing circuit 5 shown in FIG. 2 is arranged, for example, for each column of pixels 3, and performs signal processing such as noise removal for each pixel column on signals output from one row of pixels 3.
  • the column signal processing circuit 5 performs signal processing such as CDS (Correlated Double Sampling) and AD (Analog-to-Digital) conversion to remove pixel-specific fixed pattern noise.
  • the horizontal drive circuit 6 shown in FIG. 2 is composed of, for example, a shift register.
  • the horizontal drive circuit 6 sequentially outputs horizontal scanning pulses to the column signal processing circuits 5, thereby selecting each of the column signal processing circuits 5 in turn, and causing each of the column signal processing circuits 5 to output a pixel signal that has been subjected to signal processing to the horizontal signal line 12.
  • the output circuit 7 shown in FIG. 2 processes and outputs pixel signals sequentially supplied from each of the column signal processing circuits 5 through the horizontal signal line 12.
  • the signal processing may include buffering, black level adjustment, column variation correction, various types of digital signal processing, etc.
  • the control circuit 8 shown in FIG. 2 generates clock signals and control signals that serve as the basis for the operation of the vertical drive circuit 4, column signal processing circuit 5, horizontal drive circuit 6, etc., based on the vertical synchronization signal, horizontal synchronization signal, and master clock signal. The control circuit 8 then outputs the generated clock signals and control signals to the vertical drive circuit 4, column signal processing circuit 5, horizontal drive circuit 6, etc.
  • the semiconductor chip 2 includes a photoelectric conversion circuit 15 and a readout circuit (pixel circuit) 16 shown in FIG.
  • the photoelectric conversion circuit 15 includes, for example, but not limited to, a photoelectric conversion unit 25, a charge holding unit 26 that holds (accumulates) signal charge photoelectrically converted by the photoelectric conversion unit 25, and a transfer transistor TR that transfers the signal charge photoelectrically converted by the photoelectric conversion unit 25 to the charge holding unit 26.
  • the photoelectric conversion circuit 15 is provided for each pixel 3.
  • the readout circuit 16 includes, for example, an amplification transistor AMP, a selection transistor SEL, a reset transistor RST, and a switching transistor FDG as pixel transistors Q. That is, the readout circuit 16 of the first embodiment has a four-transistor configuration.
  • a circuit configuration is shown in which one readout circuit 16 is assigned to each pixel 3, but this is not limited to the first embodiment.
  • a circuit configuration may be used in which one readout circuit 16 is assigned to two pixels 3 as one unit, or a circuit configuration may be used in which one readout circuit 16 is assigned to three or more pixels 3 as one unit.
  • Photoelectric conversion circuit> (Photoelectric conversion section) 3 is composed of, for example, a pn junction type photodiode (PD) and generates a signal charge according to the amount of light received.
  • the photoelectric conversion unit 25 also temporarily holds (accumulates) the generated signal charge.
  • the cathode side of the photoelectric conversion unit 25 is electrically connected to the source region of the transfer transistor TR, and the anode side is electrically connected to a reference potential line (for example, ground).
  • (Transfer transistor) 3 transfers the signal charge photoelectrically converted by the photoelectric conversion unit 25 to the charge holding unit 26.
  • the source region of the transfer transistor TR is electrically connected to the cathode side of the photoelectric conversion unit 25, and the drain region is electrically connected to the charge holding unit 26.
  • the gate electrode of the transfer transistor TR is electrically connected to a transfer transistor driving line of the pixel driving line 10 shown in FIG.
  • the charge holding unit 26 includes, but is not limited to, two floating diffusion regions FD1 and FD2, and a capacitance element Cp.
  • the floating diffusion region FD1 is connected between the transfer transistor TR and the switching transistor FDG.
  • the floating diffusion region FD2 is connected between the switching transistor FDG and the reset transistor RST.
  • the capacitance element Cp is connected to the floating diffusion region FD2.
  • the floating diffusion region FD1 temporarily accumulates and holds the signal charge transferred from the photoelectric conversion unit 25 via the transfer transistor TR.
  • the floating diffusion region FD2 and the capacitance element Cp temporarily accumulate and hold the signal charge transferred from the photoelectric conversion unit 25 via the transfer transistor TR when the switching transistor FDG is in a conductive state (ON state).
  • the input stage of the readout circuit 16 is electrically connected to the floating diffusion region FD1 of the charge holding section 26.
  • the readout circuit 16 reads out the signal charge held in the floating diffusion region FD of the charge holding section 26, and when the switching transistor FDG is in a conductive state (ON state), the readout circuit 16 reads out the signal charge held in the floating diffusion regions FD1 and FD2 of the charge holding section 26 and the capacitance element Cp.
  • the readout circuit 16 outputs a pixel signal based on the readout signal charge. In other words, the readout circuit 16 converts the signal charge photoelectrically converted by the photoelectric conversion section 25 (photodiode PD) into a pixel signal based on the signal charge and outputs it.
  • the pixel transistors Q (AMP, RST, SEL, FDG) included in the readout circuit 16 and the transfer transistor TR included in the photoelectric conversion circuit 15 are configured as insulated gate type field effect transistors, for example, MOSFETs (Metal Oxide Semiconductor Field Effect Transistors) whose gate insulating film is made of a silicon oxide (SiO 2 ) film.
  • MOSFETs Metal Oxide Semiconductor Field Effect Transistors
  • the pixel transistors Q and the transfer transistors TR may be MISFETs (Metal Insulator Semiconductor FETs) whose gate insulating film is made of a silicon nitride (Si 3 N 4 ) film or a laminated film of a silicon nitride film, a silicon oxide film, or the like.
  • the selection transistor SEL the reset transistor RST, and the switching transistor FDG function mainly as switching elements.
  • the amplifier transistor AMP shown in FIG. 3 has a source region electrically connected to the drain region of the selection transistor SEL, and a drain region electrically connected to the power supply line VDD and the drain region of the reset transistor RST.
  • the gate electrode of the amplifier transistor AMP is electrically connected to the floating diffusion region FD1 of the charge holding section 26, the drain region of the transfer transistor TR, and the source region of the switching transistor FDG.
  • the selection transistor SEL shown in FIG. 3 has a source region electrically connected to the vertical signal line 11 (VSL) and a drain region electrically connected to the source region of the amplification transistor AMP.
  • the gate electrode of the selection transistor SEL is electrically connected to the selection transistor drive line of the pixel drive line 10 shown in FIG. 2.
  • the reset transistor RST shown in FIG. 3 has a source region electrically connected to the floating diffusion region FD2 of the charge holding section 26 and the drain region of the switching transistor FDG, and a drain region electrically connected to the power supply line VDD and the drain region of the amplification transistor AMP.
  • the gate electrode of the reset transistor RST is electrically connected to the reset transistor drive line of the pixel drive line 10 shown in FIG. 2.
  • the switching transistor FDG shown in FIG. 3 has a source region electrically connected to the floating diffusion region FD1 of the charge holding section 26, the drain region of the transfer transistor TR, and the gate electrode of the amplification transistor AMP, and a drain region electrically connected to the floating diffusion region FD2 of the charge holding section 26 and the drain region of the reset transistor RST.
  • the gate electrode of the switching transistor FDG is electrically connected to the switching transistor drive line of the pixel drive line 10 shown in FIG. 2.
  • the transfer transistor TR shown in FIG. 3 When the transfer transistor TR shown in FIG. 3 is turned on, it transfers the signal charge generated in the photoelectric conversion unit 25 (photodiode PD) to the charge storage unit 26.
  • the reset transistor RST shown in FIG. 3 When the reset transistor RST shown in FIG. 3 is turned on, it resets the potential (signal charge) of the charge holding portion 26 (FD1, FD2, Cp) to the potential of the power supply line VDD.
  • the selection transistor SEL shown in FIG. 3 controls the output timing of the pixel signal from the readout circuit 16 .
  • the amplification transistor AMP shown in FIG. 3 generates a pixel signal having a voltage corresponding to the level of the signal charge held in the charge holding section 26.
  • the amplification transistor AMP constitutes a source-follower type amplifier, and outputs a pixel signal having a voltage corresponding to the level of the signal charge generated in the photoelectric conversion section 25 (photodiode PD).
  • the selection transistor SEL is turned on, the amplification transistor AMP amplifies the potential of the charge holding section 26, and outputs a voltage corresponding to the potential to the column signal processing circuit 5 via the vertical signal line 11 (VSL).
  • the switching transistor FDG shown in FIG. 3 controls the charge retention by the charge retention unit 26 and adjusts the image magnification of the voltage according to the potential amplified by the amplifier transistor AMP.
  • the switching transistor FDG is used to switch the conversion efficiency.
  • the FD capacitance C of the charge holding unit 26 needs to be large so that the voltage V when converted to a voltage by the amplification transistor AMP does not become too large (in other words, to become small).
  • the switching transistor FDG when the switching transistor FDG is turned on, the gate capacitance of the switching transistor FDG increases, so the overall FD capacitance C becomes large.
  • the switching transistor FDG when the switching transistor FDG is turned off, the overall FD capacitance C becomes small. In this way, by switching the switching transistor FDG on and off, the FD capacitance C can be made variable and the conversion efficiency can be switched.
  • the signal charge generated in the photoelectric conversion unit 25 of the pixel 3 is held (accumulated) in the charge holding unit 26 via the transfer transistor TR of the pixel 3.
  • the signal charge held in the charge holding unit 26 is read out by the readout circuit 16 and applied to the gate electrode of the amplification transistor AMP of the readout circuit 16.
  • a horizontal line selection control signal is provided to the gate electrode of the selection transistor SEL of the readout circuit 16 from the vertical shift register. Then, by setting the selection control signal to a high (H) level, the selection transistor SEL becomes conductive, and a current corresponding to the potential of the floating diffusion region FD amplified by the amplification transistor AMP flows in the vertical signal line 11. Also, by setting the reset control signal applied to the gate electrode of the reset transistor RST of the readout circuit 16 to a high (H) level, the reset transistor RST becomes conductive, resetting the signal charge accumulated in the floating diffusion region FD.
  • the photoelectric conversion unit 25, transfer transistor TR, floating diffusion regions FD1 and FD2, and capacitance element Cp shown in FIG. 3 are each mounted on a semiconductor layer 21 (see FIGS. 5A and 6A) described below.
  • the pixel transistors Q (AMP, RST, SEL) included in the readout circuit 16 in FIG. 3 are also mounted on the semiconductor layer 21, for example.
  • FIG. 4A omits the illustration of the multilayer wiring layer 55 described below, and in FIGS. 5A and 6A, layers above the first wiring layer 57 included in the multilayer wiring layer 55 are omitted.
  • FIG. 1 illustrates the light incident surface side of the semiconductor chip 2
  • FIG. 4A is a plan view seen from the opposite side to the light incident surface side (the multilayer wiring layer side) of the semiconductor chip 2.
  • FIG. 6A omits the illustration of the planarization film 61, optical filter 63, and microlens 64 shown in FIG. 5A.
  • the semiconductor chip 2 includes a semiconductor layer 21 having a first surface portion S1 and a second surface portion S2 located on opposite sides in a thickness direction, which is one direction (Z direction), an inter-pixel isolation region 31 as an isolation region extending in the thickness direction (Z direction) of the semiconductor layer 21, and a photoelectric conversion region 22 provided in the semiconductor layer 21 and partitioned by the inter-pixel isolation region 31.
  • the semiconductor chip 2 further includes a multi-layer wiring layer 55 provided on the first surface S1 side of the semiconductor layer 21.
  • the semiconductor chip 2 further includes a planarization film 61, an optical filter 63, and a microlens (on-chip lens) 64 provided in this order from the second surface S2 side of the semiconductor layer 21.
  • the first surface S1 of the semiconductor layer 21 is sometimes called the main surface or element formation surface, and the second surface S2 is sometimes called the back surface.
  • the solid-state imaging device 1A photoelectrically converts incident light incident from the second surface S2 side of the semiconductor layer 21 by a photoelectric conversion section 25 (photodiode PD) provided in the photoelectric conversion region 22 of the semiconductor layer 21. Therefore, in this first embodiment, the second surface S2 of the semiconductor layer 21 is sometimes called the light incident surface.
  • the inter-pixel isolation region 31 corresponds to a specific example of the "isolation region" of the present technology.
  • planarization film 61 shown in FIG. 5A is provided on the second surface S2 side of the semiconductor layer 21 so as to cover the second surface S2 of the semiconductor layer 21 and planarize the second surface S2 side of the semiconductor layer 21.
  • the optical filter 63 and microlens 64 shown in FIG. 5A are provided for each pixel 3 (photoelectric conversion region 22).
  • the optical filter 63 separates the color of the incident light that is incident from the light incident surface side (second surface portion S2 side) of the semiconductor chip 2.
  • the microlens 64 collects the irradiated light and allows the collected light to efficiently enter the pixel 3 (photoelectric conversion region 22).
  • the semiconductor layer 21 includes an inter-pixel isolation region 31 extending in the thickness direction (Z direction) of the semiconductor layer 21, and a photoelectric conversion region 22 partitioned by the inter-pixel isolation region 31.
  • the photoelectric conversion region 22 is provided for each pixel 3.
  • the semiconductor layer 21 may be a Si substrate, a SiGe substrate, an InGaAs substrate, or the like.
  • a p-type semiconductor substrate made of single crystal silicon, for example, is used as the semiconductor layer 21.
  • the inter-pixel isolation region 31 includes a first planar portion 31x extending in the X direction in a plan view and a second planar portion 31y extending in the Y direction.
  • the inter-pixel isolation region 31 further includes an intersection portion (intersection portion) where the first planar portion 31x and the second planar portion 31y intersect with each other on the same plane.
  • the first planar portion 31x and the second planar portion 31y are, for example, perpendicular to each other.
  • the first planar portions 31x are repeatedly arranged at a predetermined interval in the Y direction.
  • the second planar portions 31y are repeatedly arranged at a predetermined interval in the X direction.
  • the inter-pixel separation region 31 has a grid-like planar pattern in plan view.
  • the inter-pixel isolation region 31 corresponding to one photoelectric conversion region 22 has a rectangular annular planar pattern (ring-shaped planar pattern) in a plan view, and surrounds one photoelectric conversion region 22.
  • the inter-pixel isolation region 31 corresponding to the pixel array section 2A in which multiple pixels 3 are arranged has a composite planar pattern having a lattice-shaped planar pattern within the rectangular annular planar pattern.
  • the inter-pixel isolation region 31 extends in the thickness direction (Z direction) of the semiconductor layer 21, and electrically and optically isolates two adjacent photoelectric conversion regions 22 in a plan view.
  • the inter-pixel isolation region 31 is, for example, an indentation type, a so-called trench type, in which an indentation 33 is formed in the semiconductor layer 21 to partition and isolate the photoelectric conversion regions 22.
  • the inter-pixel isolation region 31 includes, for example, but not limited to, a recessed portion 33 extending across the first surface portion S1 and the second surface portion S2 of the semiconductor layer 21, and an isolation insulating film 34 provided in the recessed portion 33. That is, the inter-pixel isolation region 31 extends across the first surface portion S1 and the second surface portion S2 of the semiconductor layer 21.
  • the isolation insulating film 34 may be, for example, a silicon oxide film.
  • the recessed portion 33 is filled with, for example, the isolation insulating film 34.
  • the photoelectric conversion region 22 is surrounded by the inter-pixel isolation region 31 in a plan view and has a rectangular planar shape. Specifically, the photoelectric conversion region 22 is surrounded by two first planar portions 31x extending in the X direction and spaced apart in the Y direction, and two second planar portions 31y extending in the Y direction and spaced apart in the X direction, in the inter-pixel isolation region 31. The photoelectric conversion region 22 is partitioned by the first planar portion 31x and the second planar portion 31y, and is separated from other photoelectric conversion regions 22.
  • the photoelectric conversion region 22 has an upper surface portion 22a located on the first surface portion S1 side of the semiconductor layer 21, and a side surface portion (outer wall surface portion) 22b located on the inter-pixel isolation region 31 side.
  • the photoelectric conversion region 22 further includes the above-mentioned photoelectric conversion unit 25, a transfer transistor TR, floating diffusion regions FD1 and FD2, and a capacitance element Cp.
  • the photoelectric conversion region 22 further includes an inter-element isolation region (field isolation region) 41 provided on the upper surface portion 22a side, and an island-shaped element formation region (active region) 43 partitioned by the inter-element isolation region 41 and the inter-pixel isolation region 31 and provided on the upper surface portion 22a side (the first surface portion S1 side of the semiconductor layer 21).
  • the photoelectric conversion region 22 further includes, as the pixel transistors Q included in the readout circuit 16 described above, an amplification transistor AMP, a selection transistor SEL, a reset transistor RST, and a switching transistor FDG.
  • the photoelectric conversion region 22 further includes a p-type semiconductor region (well region) 23, an n-type semiconductor region 24, and a p-type power supply contact region WC (see FIGS. 4A and 4B).
  • the p-type semiconductor region 23 is provided over a wide area in the photoelectric conversion region 22, extending across the first surface portion S1 side and the second surface portion S2 side of the semiconductor layer 21.
  • the p-type semiconductor region 23 contacts the inter-pixel isolation region 31 along the depth direction (Z direction) of the semiconductor layer 21.
  • the n-type semiconductor region 24 is provided in the p-type semiconductor region 23 in the photoelectric conversion region 22. That is, the n-type semiconductor region 24 is surrounded by the p-type semiconductor region 23 on six sides, including the top surface, bottom surface, and four side surfaces. The n-type semiconductor region 24 is separated from the first surface portion S1 and the second surface portion S2 of the semiconductor layer 21, and the inter-pixel isolation region 31.
  • Photoelectric conversion section 5A and 5B includes a p-type semiconductor region 23 and an n-type semiconductor region 24 in the photoelectric conversion region 22.
  • the photoelectric conversion unit 25 is configured as a pn junction type photodiode (PD) including a pn junction between the p-type semiconductor region 23 and the n-type semiconductor region 24.
  • PD pn junction type photodiode
  • the photoelectric conversion unit 25 photoelectrically converts light incident on the n-type semiconductor region 24 from the second surface S2 side of the semiconductor layer 21 into a signal charge in the n-type semiconductor region 24, and temporarily holds (accumulates) the photoelectrically converted signal charge at the pn junction between the p-type semiconductor region 23 and the n-type semiconductor region 24.
  • the element isolation region 41 is provided in a surface layer portion on the upper surface portion 22a side of the photoelectric conversion region 22, i.e., a surface layer portion on the first surface portion S1 side of the semiconductor layer 21.
  • the element isolation region 41 has, but is not limited to, an STI (Shallow Trench Isolation) structure in which an isolation insulating film 42b is embedded inside a shallow groove portion 42a recessed from the first surface portion S1 to the second surface portion S2 side of the semiconductor layer 21, for example.
  • STI Shallow Trench Isolation
  • the inter-element isolation region 41 has an island-like planar pattern that is separated from the inter-pixel isolation region 31 except for a portion when viewed from above, and defines the element formation region 43 together with the inter-pixel isolation region 31.
  • the element formation region 43 is provided in the surface layer on the upper surface 22a side of the photoelectric conversion region 22, i.e., the surface layer on the first surface S1 side of the semiconductor layer 21.
  • the element formation region 43 is partitioned by the inter-element isolation region 41 and the inter-pixel isolation region 31, and has a planar pattern extending in a ribbon shape along the four sides of the photoelectric conversion region 22 in a planar view.
  • the planar pattern of the element formation region 43 is not limited to this, but is the same for each pixel 3 (each photoelectric conversion region 22), for example.
  • the p-type power supply contact region WC is provided on the corner side between two sides of the photoelectric conversion region 22 in a plan view.
  • the p-type power supply contact region WC is provided on the surface layer portion on the upper surface portion 22a side of the photoelectric conversion region 22, i.e., on the surface layer portion on the first surface portion S1 side of the semiconductor layer 21.
  • the p-type power supply contact region WC is provided in an island-shaped power supply region partitioned by the inter-element isolation region 41 and the inter-pixel isolation region 31 on the upper surface portion 22a side of the photoelectric conversion region 22.
  • the p-type power supply contact region WC is composed of a p-type semiconductor region having a higher impurity concentration than the p-type semiconductor region 23.
  • the p-type power supply contact region WC is connected to the p-type semiconductor region 23 and is electrically conductive.
  • a first reference potential of, for example, 0 V is applied to this p-type power supply contact region WC during operation as a reference potential within the semiconductor chip 2 (within the solid-state imaging device 1A), and the potential is fixed to this first reference potential.
  • each of the floating diffusion regions FD1 and FD2 included in the charge holding portion 26 described above is provided in a p-type semiconductor region 23 in the element formation region 43 on the upper surface portion 22a side of the photoelectric conversion region 22, and forms a pn junction with the p-type semiconductor region 23.
  • the floating diffusion regions FD1 and FD2 are also used as main electrode regions 52f and 52r of the switching transistor FDG described later, and are formed of an n-type semiconductor region.
  • the floating diffusion region FD2 is also used as the second electrode 52c of the capacitance element Cp included in the charge holding portion 26.
  • the transfer transistor TR is provided on the first surface portion S1 side of the semiconductor layer 21, that is, on the upper surface portion 22a side of the photoelectric conversion region 22.
  • the transfer transistor TR has a gate electrode 47t provided on the upper surface portion 22a side of the photoelectric conversion region 22 across the inside and outside of the photoelectric conversion region 22, and a gate insulating film 46 provided between the gate electrode 47t and the semiconductor layer 21.
  • the transfer transistor TR further has an n-type semiconductor region 24 functioning as a source region, an n-type floating diffusion region FD1 functioning as a drain region, and a p-type semiconductor region 23 functioning as a channel formation portion.
  • the transfer transistor TR is, for example, configured as a vertical type, but is not limited thereto.
  • the gate electrode 47t of the transfer transistor TR has a head 47t1 provided on the outside of the first surface portion S1 of the semiconductor layer 21 with the gate insulating film 46 interposed therebetween, and a leg 47r2 protruding from the head 47t1 into the semiconductor layer 21 and adjacent to the semiconductor layer 21 with the gate insulating film 46 interposed therebetween.
  • the gate electrode 47t of the first embodiment is configured, for example, to have a T-shaped vertical cross section in which the width of the leg 47t2 is narrower than the width of the head 47t1 , although this is not limited thereto.
  • a leg portion 47t2 of the gate electrode 47t is provided in a recessed portion of the semiconductor layer 21 with the gate insulating film 46 interposed therebetween, and its tip extends into the n-type semiconductor region 24 with being insulated and isolated.
  • a plurality of pixel transistors Q included in the readout circuit 16 are provided in the element formation region 43.
  • Each of the plurality of pixel transistors Q is configured as, for example, a planar type.
  • the reset transistor RST has a gate electrode 47r provided on the upper surface portion 22a side of the photoelectric conversion region 22 (the first surface portion S1 side of the semiconductor layer 21) so as to overlap with the element formation region 43 (semiconductor layer 21) in a planar view, and a gate insulating film 46 interposed between the gate electrode 47r and the element formation region 43.
  • the reset transistor RST also has a pair of main electrode regions 52r and 52ar provided in the element formation region 43 on both sides in the gate length direction of the gate electrode 47r and functioning as a source region and a drain region.
  • the reset transistor RST also has a channel formation portion 53r provided in the element formation region 43 so as to overlap with the gate electrode 47r in a planar view.
  • the pair of main electrode regions 52r and 52ar are spaced apart from each other via the channel formation portion 53r.
  • the pair of main electrode regions 52r and 52ar are formed of n-type semiconductor regions provided in the element formation region 43, and the channel formation portion 53r is formed of a p-type semiconductor region 23 provided in the element formation region 43.
  • the selection transistor SEL has a gate electrode 47s provided on the upper surface portion 22a side of the photoelectric conversion region 22 (the first surface portion S1 side of the semiconductor layer 21) so as to overlap with the element formation region 43 (semiconductor layer 21) in a planar view, and a gate insulating film 46 interposed between the gate electrode 47s and the element formation region 43.
  • the selection transistor SEL further has a pair of main electrode regions 52s and 52as provided in the element formation region 43 on both sides in the gate length direction of the gate electrode 47s and functioning as a source region and a drain region.
  • the selection transistor SEL further has a channel formation portion 53s provided in the element formation region 43 so as to overlap with the gate electrode 47s in a planar view.
  • the pair of main electrode regions 52s and 52as are spaced apart from each other via the channel formation portion 53s.
  • the pair of main electrode regions 52 s and 52 as are formed of n-type semiconductor regions provided in the element formation region 43
  • the channel formation portion 53 s is formed of a p-type semiconductor region 23 provided in the element formation region 43 .
  • the amplifier transistor AMP has the same configuration as the reset transistor RST and the selection transistor SEL. That is, referring to FIG. 4B and FIG. 5B, the amplifier transistor AMP has a gate electrode 47a provided on the upper surface portion 22a side (the first surface portion S1 side of the semiconductor layer 21) of the photoelectric conversion region 22 so as to overlap with the element formation region 43 (semiconductor layer 21) in a planar view, and a gate insulating film interposed between the gate electrode 47a and the element formation region 43.
  • the amplifier transistor AMP also has a pair of main electrode regions 52as and 52ar provided in the element formation region 43 on both sides in the gate length direction of the gate electrode 47a and functioning as a source region and a drain region.
  • the amplifier transistor AMP also has a channel formation portion provided in the element formation region 43 overlapping with the gate electrode 47a in a planar view.
  • the pair of main electrode regions 52as and 52ar are spaced apart from each other via the channel formation portion.
  • the pair of main electrode regions 52 as and 52 ar are formed of n-type semiconductor regions provided in the element formation region 43 , and the channel formation portion is formed of a p-type semiconductor region 23 provided in the element formation region 43 .
  • the switching transistor FDG has a gate electrode 47f provided on the upper surface portion 22a side of the photoelectric conversion region 22 (the first surface portion S1 side of the semiconductor layer 21) so as to overlap with the element formation region 43 (semiconductor layer 21) in a planar view, and a gate insulating film 46 interposed between the gate electrode 47f and the element formation region 43.
  • the switching transistor FDG further has a pair of main electrode regions 52f and 52r provided in the element formation region 43 on both sides in the gate length direction of the gate electrode 47f and functioning as a source region and a drain region.
  • the switching transistor FDG further has a channel formation portion 53f provided in the element formation region 43 so as to overlap with the gate electrode 47f in a planar view.
  • the pair of main electrode regions 52f and 52r are spaced apart from each other via the channel formation portion 53f.
  • the pair of main electrode regions 52 f and 52 r are formed of n-type semiconductor regions provided in the element formation region 43
  • the channel formation portion 53 f is formed of a p-type semiconductor region 23 provided in the element formation region 43 .
  • the amplification transistor AMP and the selection transistor SEL share a main electrode region 52as of the amplification transistor AMP and a main electrode region 52as of the selection transistor SEL, and are provided in the element formation region 43 in series connection.
  • the amplification transistor AMP and the reset transistor SRT share a main electrode region 52ar of the amplification transistor AMP and a main electrode region 52ar of the reset transistor RST, and are provided in the element formation region 43 in series connection.
  • the switching transistor FDG and the transfer transistor TR share the main electrode region 52f of the switching transistor FDG and the main electrode region 52f of the transfer transistor TR, and are provided in the element formation region 43 in series connection.
  • the main electrode region 52f of each of the switching transistor FDG and the transfer transistor TR is also used as the floating diffusion region FD1.
  • the switching transistor FDG and the reset transistor RST share the main electrode region 52r of the switching transistor FDG and the main electrode region 52r of the reset transistor RST, and are provided in the element formation region 43 in a series connection.
  • the main electrode region 52r of each of the switching transistor FDG and the reset transistor RST is also used as the floating diffusion region FD2.
  • the gate insulating film 46 of each of the amplification transistor AMP, the selection transistor SEL, the reset transistor RST, the switching transistor FDG, and the transfer transistor TR is made of, for example, a silicon oxide (SiO 2 ) film.
  • the gate electrodes 47a, 47s, 47r, 47f, and 47t of each of these transistors AMP, SEL, RST, FDG, and TR are made of, for example, a polycrystalline silicon film (doped polysilicon film) into which an impurity that reduces the resistance value is introduced.
  • Each of the pixel transistors Q (AMP, SEL, RST, FDG) included in the readout circuit 16 can be configured as an enhancement type (normally off type) in which a drain current flows by applying a gate voltage equal to or higher than a threshold voltage to the gate electrodes 47a, 47s, 47r, 47f. Also, each of the pixel transistors Q (AMP, SEL, RST, FDG) included in the readout circuit 16 can be configured as a depression type (normally on type) in which a drain current flows even if no voltage is applied to the gate electrodes 47a, 47s, 47r, 47f.
  • the pixel transistors Q are configured as, for example, an enhancement type, although this is not limited thereto.
  • the enhancement type in each of the pixel transistors Q (AMP, SEL, RST, FDG), a channel (inversion layer) electrically connecting a pair of main electrode regions is formed (induced) in the channel formation portion by a voltage applied to the gate electrodes 47a, 47s, 47r, 47f, and a current (drain current) flows from the drain region side through the channel in the channel formation portion to the source region side.
  • the transfer transistor TR is also configured as, for example, an enhancement type.
  • the capacitance element Cp has a dielectric film 46c provided on the side surface portion 22b of the photoelectric conversion region 22, a first electrode 47c provided in the inter-pixel isolation region 31 adjacent to (facing) the side surface portion 22b of the photoelectric conversion region 22 with the dielectric film 46c interposed therebetween, and a second electrode 52c provided adjacent to the first electrode 47c on the inner side of the side surface portion 22b of the photoelectric conversion region 22.
  • the dielectric film 46c is made of, for example, a silicon oxide film.
  • the first electrode 47c is, for example and not limited to, partially provided inside the inter-pixel isolation region 31 and partially provided outside the inter-pixel isolation region 31. That is, the first electrode 47c in this first embodiment is provided across the inside and outside of the inter-pixel isolation region 31 in the thickness direction (Z direction) of the semiconductor layer 21.
  • the first electrode 47c is composed of, for example, a polycrystalline silicon film (doped polysilicon film) into which an impurity that reduces the resistance value is introduced.
  • the first electrode 47c can be formed in the same process as the gate electrode 47f of the switching transistor FDG.
  • the second electrode 52c is composed of a semiconductor region provided in the element formation region 43.
  • the second electrode 52c is used both as the main electrode region 52r of each of the switching transistor FDG and the reset transistor RST, and also as the floating diffusion region FD2.
  • the capacitance element Cp is composed of a MOS structure.
  • the floating diffusion region FD2 is provided across the upper surface portion 22a and the side surface portion 22b of the photoelectric conversion region 22.
  • the floating diffusion region FD2 includes a first portion 52c1 provided on the upper surface portion 22a of the photoelectric conversion region 22, and a second portion 52c2 extending from the first portion 52c1 along the side surface portion 22b of the photoelectric conversion region 22 to the side opposite to the first surface portion S1 of the semiconductor layer 21. That is, the second electrode 52c has an L-shaped vertical cross section along the thickness direction (Z direction) of the semiconductor layer 21.
  • the first electrode 47c of the capacitance element Cp in one photoelectric conversion region 22Xa is electrically connected to the main electrode region 52ar of the amplification transistor AMP and the reset transistor RST in the other photoelectric conversion region 22Xb via a wiring 58z.
  • This wiring 58z is electrically connected to the above-mentioned power supply line VDD, although not shown.
  • the multi-layer wiring layer 55 is provided on the first surface S1 side of the semiconductor layer 21.
  • the multi-layer wiring layer 55 includes an interlayer insulating film 56 provided on the first surface S1 side of the semiconductor layer 21 so as to cover the inter-element isolation region 41 and the element formation region 43, contact electrodes 57c, 57f, 57r, 57s, 57t, and 57w provided in the interlayer insulating film 56, and a first-layer wiring layer 58 provided on the opposite side of the interlayer insulating film 56 to the semiconductor layer 21 side.
  • the first-layer wiring layer 58 includes wirings 58c, 58r, 58s, 58t, and 58w.
  • tungsten (W) a high-melting point metal
  • the first wiring layer 58 may be made of a metal material such as aluminum (Al) or copper (Cu), or an alloy material mainly containing Al or Cu.
  • the interlayer insulating film 56 may be made of a silicon oxide film.
  • the gate electrode 47t of the transfer transistor TR and the gate electrodes (47a, 47s, 47r, 47f) of the pixel transistors Q (AMP, SEL, RST, FDG) are covered with the interlayer insulating film 56.
  • the gate electrode 47t of the transfer transistor TR is electrically connected to a wiring 58t provided in a wiring layer 58 on the interlayer insulating film 56 via a contact electrode 57t provided in the interlayer insulating film 56.
  • the gate electrode 47r of the reset transistor RST is electrically connected to a wiring 58r provided in the wiring layer 58 on the interlayer insulating film 56 via a contact electrode 57r provided in the interlayer insulating film 56.
  • the gate electrode 47s of the selection transistor SEL is electrically connected to a wiring 58s provided in the wiring layer 58 on the interlayer insulating film 56 via a contact electrode 57s provided in the interlayer insulating film 56.
  • the gate electrode 47f of the switching transistor FDG is electrically connected to a wiring 58f provided in the wiring layer 58 on the interlayer insulating film 56 via a contact electrode 57f provided in the interlayer insulating film 56.
  • the first electrode 47c of the capacitance element Cp is electrically connected to a wiring 58c provided in the wiring layer 58 on the interlayer insulating film 56 via a contact electrode 57c provided in the interlayer insulating film 56.
  • the gate electrode 47a of the amplification transistor AMP is electrically connected to a wiring provided in the wiring layer 58 on the interlayer insulating film 56 via a contact electrode provided in the interlayer insulating film 56.
  • the photoelectric conversion region 22, the p-type semiconductor region 23, the n-type semiconductor region 24, the photoelectric conversion section 25, the inter-pixel isolation region 31, the inter-element isolation region 41, the element formation region 43, etc. are formed in the semiconductor layer 21.
  • the inter-pixel isolation region 31 can be formed by forming a recessed portion 33 in the semiconductor layer 21 extending in the thickness direction (Z direction) of the semiconductor layer 21, and then selectively filling this recessed portion 33 with an isolation insulating film 34.
  • the element isolation region 41 can be formed by forming a shallow groove portion 42a on the first surface portion S1 side of the semiconductor layer 21, and then selectively filling this shallow groove portion 42a with an isolation insulating film 42b.
  • a photoelectric conversion region 22 is formed, which is partitioned by the inter-pixel isolation region 31 and the inter-element isolation region 41 and has an upper surface portion 22a and a side surface portion 22b.
  • an element formation region 43 partitioned by the inter-element isolation region 41 is formed on the upper surface portion 22a side of the photoelectric conversion region 22.
  • a recess 35 is formed in the inter-pixel isolation region 31, extending in the thickness direction (Z direction) of the semiconductor layer 21 along the side portion 22b of the photoelectric conversion region 22.
  • the recess 35 can be formed, for example, by forming a mask M1 on the first surface portion S1 of the semiconductor layer 21 using well-known photolithography technology, and then selectively etching the inter-pixel isolation region 31 exposed from the opening of the mask M1 using anisotropic dry etching technology.
  • a first portion 52c1 made of an n-type semiconductor region extending from the upper surface portion 22a side of the photoelectric conversion region 22 along the side surface portion 22b to the opposite side to the upper surface portion 22a side is formed inside the side surface portion 22b of the photoelectric conversion region 22.
  • the first portion 52c1 can be formed, for example, by ion-implanting an impurity into the side surface portion 22b of the photoelectric conversion region 22 through the opening portion of the mask M1 and the recessed portion 35, and then performing a heat treatment to activate the ion-implanted impurity.
  • the mask M1 is selectively removed, and the natural oxide film and excess insulating film on the top surface 22a and side surface 22b of the photoelectric conversion region 22 on the first surface portion S1 side of the semiconductor layer 21 are removed, for example, by wet etching, to expose the semiconductor layer 21 on the top surface 22a and side surface 22b of the photoelectric conversion region 22.
  • a conductive film 47 is formed.
  • the conductive film 47 is formed on the first surface portion S1 side of the semiconductor layer 21 so as to fill the inside of the recessed portion 35.
  • a polycrystalline silicon film that can be formed by the CVD method can be used as the conductive film 47.
  • the conductive film 47 is patterned to form the gate electrode 47f and the first electrode 47c as shown in FIG. 7F.
  • the gate electrode 47f of the switching transistor FDG is shown, but in this process, the gate electrodes of the amplification transistor AMP, the selection transistor SEL, the reset transistor RST, and the transfer transistor TR are also formed.
  • the first electrode 47c is formed in a shape that is adjacent to each of the side portion 22b and the first portion 52c- 1 of the photoelectric conversion region 22 with the dielectric film 46c interposed therebetween, and extends from the inside to the outside of the inter-pixel isolation region 31 in the thickness direction (Z direction) of the semiconductor layer 21.
  • the gate electrode 47f and each of the other gate electrodes are formed in the element formation region 43 of the photoelectric conversion region 22 with the gate insulating film 46 interposed therebetween.
  • the first electrode 47c and the gate electrode of the pixel transistor Q are formed in the same step.
  • a second portion 52c2 made of an n-type semiconductor region is formed on the upper surface 22a of the element formation region 43 of the photoelectric conversion region 22, and a floating diffusion region FD1 made of an n-type semiconductor region is also formed.
  • Each of the second portion 52c2 and the floating diffusion region FD1 can be formed, for example, by selectively ion-implanting an impurity into the element formation region 43 of the photoelectric conversion region 22, and then performing a heat treatment to activate the ion-implanted impurity.
  • a floating diffusion region FD2 including a first portion 52c1 and a second portion 52c2 is formed, and a second electrode 52c that also serves as the floating diffusion region FD2 is formed.
  • a capacitance element Cp is formed which includes the first electrode 47c, the dielectric film 46c and the second electrode 52c and is electrically connected to the floating diffusion region FD2.
  • a main electrode region 52f shared with the floating diffusion region FD1 is formed, and a main electrode region 52r shared with the floating diffusion region FD2 is formed.
  • a channel forming portion 53r is formed in the element forming region 43 which overlaps with the gate electrode 47f in a plan view and is sandwiched between the main electrode region 52f and the main electrode region 52r.
  • a switching transistor FDG is formed as the pixel transistor Q, the switching transistor FDG having the gate insulating film 46, the gate electrode 47f, a pair of main electrode regions 52f and 52r, and a channel forming portion 53f.
  • pixel transistors Q such as an amplification transistor AMP, a selection transistor SEL, and a reset transistor RST, are also formed in the element formation region 43 of the photoelectric conversion region 22, and a transfer transistor TR is also formed in the element formation region 43 of the photoelectric conversion region 22.
  • the solid-state imaging device 1A according to the first embodiment includes a capacitance element Cp connected to the floating diffusion region FD2.
  • the capacitance element Cp includes a first electrode 47c provided in the inter-pixel isolation region 31 adjacent to the side portion 22b of the photoelectric conversion region 22 with a dielectric film 46c interposed therebetween, and a second electrode 52c provided inside the side portion 22b of the photoelectric conversion region 22 adjacent to the first electrode 47c.
  • the area occupied by the capacitance element Cp in the photoelectric conversion region 22 can be made smaller than when each of the first electrode 47c and the second electrode 52c of the capacitance element Cp is arranged in the photoelectric conversion region 22, and the degree of freedom in arranging elements such as the capacitance element Cp, pixel transistors Q (AMP, RST, SEL, FDG), and transfer transistor TR in the photoelectric conversion region 22 (layout freedom) can be increased. Therefore, with the solid-state imaging device 1A according to the first embodiment, the degree of freedom in arranging elements in the photoelectric conversion region 22 can be increased.
  • the photoelectric conversion region 22 can be miniaturized without miniaturizing the pixel transistors Q (AMP, SEL, RST, FDG) and transfer transistors TR provided in the photoelectric conversion region 22. This makes it possible to miniaturize the photoelectric conversion region 22, i.e., the pixels 3, while suppressing the deterioration of characteristics that accompanies miniaturization of the pixel transistors Q (AMP, SEL, RST, FDG) and transfer transistors TR provided in the photoelectric conversion region 22.
  • the second electrode 52c of the capacitance element Cp also serves as the floating diffusion region FD2. This allows the planar size of the photoelectric conversion region 22 to be reduced, and the number of pixels in the pixel array section 2A to be increased without increasing the planar size of the pixel array section 2A.
  • image sensors capable of high resolution there has been a demand in the market for image sensors capable of high resolution, and this can contribute to achieving higher resolution in image sensors.
  • the wiring electrically connecting the second electrode 52c and the floating diffusion region FD2 can be omitted, and the wiring density of the multilayer wiring layer 55 that overlaps with the photoelectric conversion region 22 in a planar view can be reduced.
  • This increases the degree of freedom in routing the wiring that connects to the pixel transistors Q (AMP, SEL, RST, FDG) of the photoelectric conversion region 22, and alleviates the constraints on the placement of the pixel transistors Q that are caused by the routing of the wiring.
  • image sensors usually have a transistor for switching conversion efficiency (switching transistor FDG), and are often operated with high conversion efficiency at low illuminance and low conversion efficiency at high illuminance.
  • switching transistor FDG switching transistor for switching conversion efficiency
  • the charge storage section 26 receives signal charges (transfer charges) from the photoelectric conversion section 25, so the diffusion capacitance in the floating diffusion regions FD1 and FD2 alone is insufficient, and capacitance is often added. For this reason, wiring capacitance, MOS capacitance, MIM capacitance, etc. may be connected to increase the capacitance.
  • the dynamic range performance is determined by the FD capacitance of this charge storage section 26, so the larger the FD capacitance, the better, especially when performing overflow driving (LOFIC).
  • LFIC overflow driving
  • the capacitance element Cp of this technology can increase the capacitance without expanding the planar size, making it useful for expanding the dynamic range and improving low-light characteristics without affecting characteristics such as worsening the variation in transistor characteristics or random noise.
  • the first electrode 47c may be embedded in the inter-pixel isolation region 31.
  • This modification 1-1 also provides the same effects as the first embodiment described above.
  • ⁇ Modification 1-2> a silicon oxide film is used as the dielectric film 46c of the capacitance element Cp, but the present technology is not limited to the above-described first embodiment.
  • the dielectric film 46c of the capacitance element Cp may include a film 46c1 having a higher dielectric constant than the isolation insulating film of the pixel isolation region.
  • this modification 1-2 the same effects as those of the first embodiment can be obtained. Moreover, in comparison with the first embodiment, this modification 1-2 can increase the capacitance for the same size.
  • FIG. 10 is a plan view illustrating a schematic configuration example of two pixel blocks in a solid-state imaging device according to a second embodiment of the present technology.
  • FIG. 11 is a vertical cross-sectional view that typically shows a vertical cross-sectional structure taken along the line a10-a10 in FIG.
  • FIG. 12 is a vertical cross-sectional view that typically shows a vertical cross-sectional structure taken along the b10-b10 line in FIG.
  • a solid-state imaging device 1B according to a second embodiment of the present technology includes a pixel block 17B shown in FIG. 10.
  • the pixel block 17B of the second embodiment includes, as one unit, two pixels 3 (3c, 3d) that are aligned adjacent to each other in the X direction in a plan view.
  • FIG. 10 illustrates two pixel blocks 17B that are aligned in the Y direction in a plan view.
  • each of the two pixels 3 (3c, 3d) included in one pixel block 17B includes a photoelectric conversion region 22 (22Xc, 22Xd) partitioned by an inter-pixel isolation region 31.
  • the photoelectric conversion region 22 (22Xc, 22Xd) of this second embodiment is basically configured similarly to the photoelectric conversion region 22 of the first embodiment described above, with the following differences.
  • the planar pattern of the element formation region 43 in one photoelectric conversion region 22Xc and the planar pattern of the element formation region 43 in the other photoelectric conversion region 22Xd are inverted about the boundary between pixels 3c and 3d, which are aligned in the X direction.
  • the first electrode 47c is shared between the capacitance element Cp of one photoelectric conversion region 22Xc and the capacitance element Cp of the other photoelectric conversion region 22Xd.
  • the first electrode 47c is shared by two adjacent photoelectric conversion regions 22 (22Xc, 22Xd) that are arranged with the inter-pixel isolation region 31 between them in a plan view, and is adjacent to (facing) each of the second electrodes 52c (floating diffusion regions FD2) on the side portions 22b of the two photoelectric conversion regions 22 (22Xc, 22Xd) with the dielectric film 46c interposed therebetween.
  • the first electrode 47c of one pixel block 17B is extended across the inter-pixel isolation region 31 to the other pixel block 17B.
  • the first electrode 47c of one pixel block 17B is electrically and mechanically connected to each of the main electrode regions 52ar of the amplification transistors AMP provided in each of the two photoelectric conversion regions 22 (22Xc, 22Xd) included in the other pixel block 17B at the side portions 22b of each of the two photoelectric conversion regions 22 (22Xc, 22Xd).
  • the first electrode 47c is electrically connected to a power supply wiring line VDD.
  • the solid-state imaging device 1B according to the second embodiment also provides the same effects as the solid-state imaging device 1A according to the first embodiment described above.
  • the first electrode 47c of one pixel block 17B is extended across the inter-pixel isolation region 31 to the other pixel block 17B.
  • the first electrode 47c of one pixel block 17B is electrically and mechanically connected to each of the main electrode regions 52ar of the amplification transistors AMP provided in each of the two photoelectric conversion regions 22 (22Xc, 22Xd) included in the other pixel block 17B at each of the side portions 22b of the two photoelectric conversion regions 22 (22Xc, 22Xd).
  • the power supply wiring VDD is electrically connected to the first electrode 47c.
  • the capacitance element Cp that shares the first electrode 47c is described as two capacitance elements Cp, but the two capacitance elements Cp that share the first electrode 47c can also be considered as one capacitance element Cp.
  • FIG. 13 is a plan view illustrating a schematic configuration example of two pixel blocks in a solid-state imaging device according to a third embodiment of the present technology.
  • FIG. 14 is a vertical cross-sectional view that typically shows a vertical cross-sectional structure taken along the line a13-a13 in FIG.
  • the solid-state imaging device 1C of the third embodiment of the present technology is basically configured in the same manner as the solid-state imaging device 1B of the second embodiment described above, except for the configuration of the first electrode 47c of the capacitance element Cp. That is, as shown in FIGS. 13 and 14, a first electrode 47c in the third embodiment is provided across the upper surface portion 22a and the side surface portion 22b of the photoelectric conversion region 22 with a dielectric film 46c interposed therebetween.
  • the second electrode 52c (free diffusion region FD2) is provided across the upper surface 22a and side surface 22b of the photoelectric conversion region 22. Therefore, the first electrode 47c in this third embodiment is adjacent to (faces) the second electrode 52c across the upper surface 22a and side surface 22b of the photoelectric conversion region 22, with the dielectric film 46c interposed therebetween.
  • the first electrode 47c is shared by each of the capacitance elements Cp of the two photoelectric conversion regions 22 aligned in the X direction in a plan view. Therefore, the first electrode 47c in this third embodiment is provided across the top surface portion 22a and side surface portion 22b of each of the two photoelectric conversion regions 22 aligned in the X direction in a plan view, and is adjacent to the second electrode 52c of each of the two photoelectric conversion regions 22 with the dielectric film 46c interposed therebetween.
  • the first electrode 47c in this third embodiment extends across the photoelectric conversion region 22 and inter-pixel isolation region 31 outside the first surface portion S1 of the semiconductor layer 21 in a plan view, and has a head portion with a dielectric film 46c interposed therebetween on the upper surface portion 22a of the photoelectric conversion region 22, and a leg portion that protrudes from the head portion toward the inter-pixel isolation region 31 and is adjacent to the second electrode 52c (floating diffusion region FD2) on the side portion 22b of the photoelectric conversion region 22 with the dielectric film 46c interposed therebetween.
  • the solid-state imaging device 1C according to the third embodiment also provides the same effects as the solid-state imaging device 1B according to the second embodiment described above.
  • the first electrode 47c and the second electrode 52c are each provided across the upper surface portion 22a and the side surface portion 22b of the photoelectric conversion region 22, so that the capacitance can be increased compared to the capacitance elements Cp of the first and second embodiments described above.
  • the configuration in which the first electrode 47c of the capacitance element Cp is provided across the upper surface portion 22a and the side surface portion 22b of the photoelectric conversion region 22 can also be applied to the capacitance element Cp of the first embodiment described above.
  • the first electrode 47c of the capacitance element Cp may be provided across the top surface 22a and two side surfaces 22b, 22c of the photoelectric conversion region 22, with a dielectric film 46c interposed therebetween.
  • the second electrode 52c (floating diffusion region FD2) is also provided across the top surface 22a and two side surfaces 22b, 22c of the photoelectric conversion region 22.
  • the first electrode 47c of the capacitance element Cp is adjacent to the second electrode 52c (floating diffusion region FD2) across the top surface 22a and two side surfaces 22b, 22c of the photoelectric conversion region 22, with a dielectric film 46c interposed therebetween.
  • the side portion (inner side portion) 22c of the photoelectric conversion region 22 is located on the opposite side to the side portion (outer side portion) 22b of the photoelectric conversion region 22 in a plan view, and is adjacent to the inter-element isolation region 41.
  • FIG. 16 is an equivalent circuit diagram showing a configuration example of a readout circuit in a solid-state imaging device according to a fourth embodiment of the present technology.
  • FIG. 17 is a plan view illustrating a schematic configuration example of two pixels in a solid-state imaging device according to a fourth embodiment of the present technology.
  • FIG. 18 is a vertical cross-sectional view showing a schematic vertical cross-sectional structure taken along the line a17-a17 in FIG.
  • the solid-state imaging device 1D according to the fourth embodiment of the present technology is basically configured similarly to the solid-state imaging device 1A according to the first embodiment described above, with the following differences.
  • the solid-state imaging device 1D of the fourth embodiment has a photoelectric conversion circuit 15D and a readout circuit 16D shown in FIG. 16, instead of the photoelectric conversion circuit 15 and readout circuit 16 shown in FIG. 3 of the first embodiment described above.
  • the transistor layout of the photoelectric conversion region 22 is slightly different from that of the first embodiment described above. The other configurations are generally similar to those of the first embodiment.
  • a circuit configuration is shown in which one readout circuit 16D is assigned to each pixel 3, but this is not limited to the fourth embodiment.
  • a circuit configuration may be used in which one readout circuit 16D is assigned to two pixels 3 as one unit, or a circuit configuration may be used in which one readout circuit 16D is assigned to three or more pixels 3 as one unit.
  • the charge holding unit 26D differs from the charge holding unit 26 of the first embodiment described above in that it has three floating diffusion regions FD1, FD2, and FD3, and, as capacitance elements, a capacitance element Cp having a MOS structure and a capacitance element Cpm having a MIM (Metal Insulator Metal) structure.
  • the floating diffusion region FD1 is connected between the transfer transistor TR and the switching transistor FDG, as in the first embodiment described above.
  • the floating diffusion region FD2 is connected between the switching transistors FDG and FCG.
  • the floating diffusion region FD3 is connected between the switching transistor FCG and the reset transistor RST.
  • the capacitance element Cp is connected to the floating diffusion region FD2 as in the first embodiment described above, and the capacitance element Cpm is connected to the floating diffusion region FD3.
  • the floating diffusion region FD1 temporarily accumulates and holds the signal charge transferred from the photoelectric conversion unit 25 via the transfer transistor TR.
  • the floating diffusion region FD2 and the capacitance element Cp temporarily accumulate and hold the signal charge transferred from the photoelectric conversion unit 25 via the transfer transistor TR when the switching transistor FDG is in a conductive state (ON state).
  • the floating diffusion region FD3 and the capacitance element Cpm temporarily accumulate and hold the signal charge transferred from the photoelectric conversion unit 25 via the transfer transistor TR when each of the switching transistors FDG and FCG is in a conductive state (ON state).
  • the input stage of the readout circuit 16D is electrically connected to the floating diffusion region FD1 of the charge holding unit 26D.
  • the readout circuit 16D reads out the signal charge held in the floating diffusion region FD1 of the charge holding unit 26.
  • the switching transistor FDG is in a conductive state (ON state) and the switching transistor FCG is in a non-conductive state (OFF state)
  • the readout circuit 16D reads out the signal charge held in the floating diffusion regions FD1, FD2 and FD3 of the charge holding unit 26 and the capacitance elements Cp and Cpm when each of the switching transistors FDG and FCG is in a conductive state (ON state).
  • the readout circuit 16D then outputs a pixel signal based on the read-out signal charge.
  • the readout circuit 16D converts the signal charge photoelectrically converted by the photoelectric conversion unit 25 (photodiode PD) into a pixel signal based on this signal charge and outputs the pixel signal.
  • the pixel transistors Q (AMP, RST, SEL, FCG, FDG) included in the readout circuit 16D and the transfer transistors TR included in the photoelectric conversion circuit 15D are configured as insulated gate type field effect transistors, for example, MOSFETs. Furthermore, these pixel transistors Q and transfer transistors TR may also be MISFETs.
  • the amplification transistor AMP and the selection transistor SEL shown in FIG. 16 are connected in the same manner as in the first embodiment described above, so a description of this fourth embodiment will be omitted.
  • the switching transistor FCG shown in FIG. 16 has a source region electrically connected to each of the floating diffusion region FD2 of the charge holding unit 26D and the drain region of the switching transistor FDG, and a drain region electrically connected to each of the floating diffusion region FD3 of the charge holding unit 26D and the drain region of the reset transistor RST.
  • the gate electrode of the switching transistor FCG is electrically connected to the second switching transistor drive line of the pixel drive line 10 shown in FIG. 2.
  • the switching transistor FDG shown in FIG. 16 has a source region electrically connected to the floating diffusion region FD1 of the charge holding unit 26D, the drain region of the transfer transistor TR, and the gate electrode of the amplification transistor AMP, and a drain region electrically connected to the floating diffusion region FD2 of the charge holding unit 26 and the drain region of the switching transistor FCG.
  • the gate electrode of the switching transistor FDG is electrically connected to the first switching transistor drive line of the pixel drive line 10 shown in FIG. 2.
  • the transfer transistor TR shown in FIG. 16 When the transfer transistor TR shown in FIG. 16 is turned on, it transfers the signal charge generated in the photoelectric conversion unit 25 (photodiode PD) to the charge holding unit 26D.
  • the reset transistor RST shown in FIG. 16 When the reset transistor RST shown in FIG. 16 is turned on, it resets the potential (signal charge) of the charge holding portion 26D (FD1, FD2, FD3, Cp, Cpm) to the potential of the power supply line VDD.
  • the selection transistor SEL shown in FIG. 16 controls the output timing of the pixel signal from the readout circuit 16 .
  • the amplification transistor AMP shown in FIG. 16 generates a pixel signal having a voltage corresponding to the level of the signal charge held in the charge holding section 26D.
  • the amplification transistor AMP constitutes a source-follower type amplifier, and outputs a pixel signal having a voltage corresponding to the level of the signal charge generated in the photoelectric conversion section 25 (photodiode PD).
  • the selection transistor SEL is turned on, the amplification transistor AMP amplifies the potential of the charge holding section 26D, and outputs a voltage corresponding to the potential to the column signal processing circuit 5 via the vertical signal line 11 (VSL).
  • the switching transistor FCG has a gate electrode 47f provided in the element formation region 43 of the photoelectric conversion region 22 with a gate insulating film interposed therebetween, and a pair of main electrode regions 52fc and 52r provided in the element formation region 43 of the photoelectric conversion region 22 spaced apart from each other in the gate length direction of the gate electrode 47f in a plan view and functioning as a source region and a drain region.
  • the switching transistor FCG also has a channel formation portion provided in the element formation region 43 (semiconductor layer 21) overlapping with the gate electrode 47f in a plan view.
  • the pair of main electrode regions 52f and 52r are composed of n-type semiconductor regions, and the channel formation portion is composed of a p-type semiconductor region 23.
  • the switching transistor FDG has a gate electrode 47f provided in the element formation region 43 of the photoelectric conversion region 22 with a gate insulating film interposed therebetween, and a pair of main electrode regions 52f and 52fc provided in the element formation region 43 of the photoelectric conversion region 22 spaced apart from each other in the gate length direction of the gate electrode 47f in a plan view and functioning as a source region and a drain region.
  • the switching transistor FDG also has a channel formation portion provided in the element formation region 43 (semiconductor layer 21) overlapping with the gate electrode 47f in a plan view.
  • the pair of main electrode regions 52f and 52fc are formed of n-type semiconductor regions, and the channel formation portion is formed of a p-type semiconductor region 23.
  • the reset transistor RST and the switching transistor FCG share the main electrode region 52r of the reset transistor RST and the main electrode region 52r of the switching transistor FCG, and are connected in series.
  • the switching transistor FCG and the switching transistor FDG share the main electrode region 52fc of the switching transistor FCG and the main electrode region 52fc of the switching transistor FDG, and are connected in series. That is, the reset transistor RST and the two switching transistors FCG and FDG are provided in the element formation region 43 of the photoelectric conversion region 22 in a state of being directly connected.
  • the floating diffusion region FD1 also serves as the main electrode region 52f of the switching transistor FDG.
  • the floating diffusion region FD2 also serves as the main electrode region 52fc of the switching transistors FDG and FCG.
  • the floating diffusion region FD3 also serves as the main electrode region 52r of the switching transistor FCDG and the reset transistor RST.
  • the capacitance element Cp of this fourth embodiment similar to the first embodiment described above, has a dielectric film 46c provided on the side portion 22b of the photoelectric conversion region 22, a first electrode 47c provided in the inter-pixel isolation region 31 adjacent to (facing) the side portion 22b of the photoelectric conversion region 22 with the dielectric film 46c interposed therebetween, and a second electrode 52c provided adjacent to the first electrode 47c on the inside of the side portion 22b of the photoelectric conversion region 22.
  • the capacitance element Cp of the fourth embodiment differs from that of the first embodiment in the configuration of the second electrode 52c. That is, the second electrode 52c of the first embodiment is also used as the main electrode region 52r of the switching transistor FDG, as shown in FIG. 6B. In contrast, the capacitance element Cp of the fourth embodiment is also used as the main electrode region 52ar of the recess transistor RST and the amplification transistor AMP, as shown in FIG. 18.
  • the first electrode 47c of the capacitance element Cp having the second electrode 52c provided in one of the photoelectric conversion regions 22Xe is electrically connected to a wiring 58c provided in the wiring layer 58 on the interlayer insulating film 56 via a contact electrode 57c provided in the interlayer insulating film 56.
  • This wiring 58c is electrically connected to the main electrode region 47fc of the switching transistor FCG provided in the other photoelectric conversion region 22 via a contact electrode 57fc provided in the interlayer insulating film 56.
  • the capacitance element Cpm of the MIM structure is provided, for example, in the multilayer wiring layer 55.
  • This capacitance element Cpm of the MIM structure can be configured with two wiring layers and one interlayer insulating film in the multilayer wiring layer 55, and can achieve a large capacitance.
  • the solid-state imaging device 1D according to the fourth embodiment also provides the same effects as the solid-state imaging device 1A according to the first embodiment described above.
  • a capacitive element Cpm with an MIM structure is connected to the floating diffusion region FD3, which is effective when high capacitance due to wiring capacitance or the capacitive element Cpm with an MIM structure is not required in the floating diffusion region FD2.
  • FIG. 19 is a diagram showing a schematic configuration of an electronic device (for example, a camera) according to a fourth embodiment of the present technology.
  • electronic device 100 includes solid-state imaging device 101, optical lens 102, shutter device 103, drive circuit 104, and signal processing circuit 105.
  • This electronic device 100 shows an embodiment in which solid-state imaging devices 1A to 1D according to the first to fourth embodiments of the present technology are used in an electronic device (e.g., a camera) as solid-state imaging device 101.
  • the optical lens 102 focuses image light (incident light 106) from the subject on the imaging surface of the solid-state imaging device 101. This causes signal charge to accumulate in the solid-state imaging device 101 for a certain period of time.
  • the shutter device 103 controls the light irradiation period and light blocking period for the solid-state imaging device 101.
  • the drive circuit 104 supplies a drive signal that controls the transfer operation of the solid-state imaging device 101 and the shutter operation of the shutter device 103.
  • the drive signal (timing signal) supplied from the drive circuit 104 transfers charge in the solid-state imaging device 101.
  • the signal processing circuit 105 performs various signal processing on the signal (pixel signal (image signal)) output from the solid-state imaging device 101.
  • the video signal that has undergone signal processing is stored in a storage medium such as a memory, or output to a monitor.
  • This configuration allows the pixels 3 to be miniaturized in the solid-state imaging device 101, thereby improving the image quality performance of the electronic device 100 of the 11th embodiment.
  • the electronic device 100 to which the solid-state imaging device of the above-described embodiment can be applied is not limited to a camera, but can also be applied to other electronic devices.
  • the solid-state imaging device may be applied to an imaging device such as a camera module for mobile devices such as mobile phones and tablet terminals.
  • this technology can be applied to all light detection devices, including not only the solid-state imaging devices that serve as image sensors described above, but also distance measurement sensors known as ToF (Time of Flight) sensors that measure distance.
  • Distance measurement sensors emit light toward an object, detect the light that is reflected back from the surface of the object, and calculate the distance to the object based on the flight time from when the light is emitted to when the reflected light is received.
  • the pixel transistors described above can also be used in these distance measurement sensors.
  • the present technology may be configured as follows. (1) a semiconductor layer having a first surface portion and a second surface portion located opposite to each other in a thickness direction, and having a photoelectric conversion region partitioned by a separation region extending in the thickness direction;
  • the photoelectric conversion region is an upper surface portion of the semiconductor layer located on the first surface portion side; A side portion located on the separation region side;
  • a pixel transistor provided on the upper surface side;
  • a floating diffusion region provided on the upper surface side and configured to hold signal charges photoelectrically converted by the photoelectric conversion portion; a capacitance element connected to the floating diffusion region; having
  • the capacitive element is a first electrode provided in the isolation region adjacent to the side surface portion of the photoelectric conversion region with a dielectric film interposed therebetween; a second electrode provided adjacent to the first electrode on the inner side of the side portion of the photoelectric conversion region.
  • the floating diffusion region is provided across the top surface portion and the side surface portion of the photoelectric conversion region,
  • a photodetection device described in any of (1) to (5) above wherein the first electrode is shared by two of the photoelectric conversion regions adjacent to each other in a planar view via the separation region, and is adjacent to the second electrode of each of the two photoelectric conversion regions via the dielectric film.
  • the first electrode adjacent to the second electrode of one of the photoelectric conversion regions is connected to a main electrode region of the pixel transistor provided in the other photoelectric conversion region at the side portion of the other photoelectric conversion region.
  • the isolation region has a recessed portion provided in the semiconductor layer and an isolation insulating film embedded in the recessed portion,
  • the light detection device includes: a semiconductor layer having a first surface portion and a second surface portion located opposite to each other in a thickness direction, and having a photoelectric conversion region partitioned by a separation region extending in the thickness direction;
  • the photoelectric conversion region is an upper surface portion of the semiconductor layer located on the first surface portion side; A side portion located on the separation region side;
  • a pixel transistor provided on the upper surface side; a floating diffusion region provided on the upper surface side and configured to hold signal charges photoelectrically converted by the photoelectric conversion portion; a capacitance element connected to the floating diffusion region; Equipped with The capacitive element is a first electrode provided in the isolation region adjacent to the side surface portion of the photoelectric conversion region with a dielectric film interposed therebetween; and a second electrode provided adjacent to the first electrode on the inner side
  • first vertical portion 31b 2 ... second vertical portion 31bz ... step portion 31x ... first plane portion 31y ... second plane portion 31z 1 ... first vertical portion 31z 2 ... second vertical portion 33 ... recessed portion 34 ... isolation insulating film 41 ...

Landscapes

  • Solid State Image Pick-Up Elements (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

光電変換領域での素子の配置自由度を高める。光検出装置は、厚さ方向において互いに反対側に位置する第１の面部及び第２の面部を有し、かつ厚さ方向に延伸する分離領域で区画された光電変換領域を有する半導体層を備えている。そして、上記光電変換領域は、上記半導体層の上記第１の面部側に位置する上面部と、上記分離領域側に位置する側面部と、上記上面部側に設けられた画素トランジスタと、上記上面部側に設けられ、かつ光電変換部で光電変換された信号電荷を保持する浮遊拡散領域と、上記浮遊拡散領域に接続された容量素子と、を備えている。そして、上記容量素子は、上記光電変換領域の上記側面部と誘電体膜を介在して互いに隣り合って上記分離領域に設けられた第１電極と、上記光電変換領域の上記側面部の内側に上記第１電極と隣り合って設けられた第２電極とを有する。

Description

光検出装置及び電子機器
　本技術（本開示に係る技術）は、光検出装置及び電子機器に関し、特に、浮遊拡散領域と電気的に接続された容量素子を有する光検出装置及びそれを用いた電子機器に適用して有効な技術に関するものである。
　固体撮像装置や側拒装置などの光検出装置は、光電変換された信号電荷を浮遊拡散領域に転送する転送トランジスタや、浮遊拡散領域で蓄積（保持）された信号電荷に基づく画素信号を出力する読出し回路（画素回路）を備えている。
　特許文献１には、浮遊拡散領域、転送トランジスタ、読出し回路に含まれる画素トランジスタなどを半導体層の光電変換領域に設けた固体撮像装置が開示されている。また、この特許文献１には、トレンチ型の分離領域で区画された光電変換領域も開示されている。
　一方、特許文献２には、浮遊拡散領域と電気的に接続された容量素子を光電変換領域に設けた技術が開示されている。
特開２０２１－１０１４９１号 ＷＯ２０２０／１０５６３４号
　ところで、近年、高解像のイメージセンサが市場で求められており、画素サイズを縮小したイメージセンサの開発が進められている。
　しかしながら、画素サイズの縮小に伴って、転送トランジスタ、画素トランジスタ、容量素子などの素子を光電変換領域に配置する配置自由度が低くなる。
　本技術の目的は、光電変換領域での素子の配置自由度を上げることが可能な技術を提供することにある。
　（１）本技術の一態様に係る光検出装置は、
　厚さ方向において互いに反対側に位置する第１の面部及び第２の面部を有し、かつ厚さ方向に延伸する分離領域で区画された光電変換領域を有する半導体層を備えている。
　そして、上記光電変換領域は、
　上記半導体層の上記第１の面部側に位置する上面部と、
　上記分離領域側に位置する側面部と、
　上記上面部側に設けられた画素トランジスタと、
　上記上面部側に設けられ、かつ光電変換部で光電変換された信号電荷を保持する浮遊拡散領域と、
　上記浮遊拡散領域に接続された容量素子と、
　を備えている。
　そして、上記容量素子は、
　上記光電変換領域の上記側面部の外側に誘電体膜を介在して設けられた第１電極と、
　上記光電変換領域の上記側面部の内側に上記第１電極と隣り合って設けられた第２電極と、
　を有する。
　（２）本技術の他の態様に係る電子機器は、
　上記光検出装置と、
　被写体からの像光を上記光検出装置の撮像面上に結像させる光学レンズと、
　上記光検出装置から出力される信号に信号処理を行う信号処理回路と、
　を備えている。
本技術の第１実施形態に係る固体撮像装置の一構成例を示すチップレイアウト図である。 本技術の第１実施形態に係る固体撮像装置の一構成例を示すブロック図である。 本技術の第１実施形態に係る読出し回路の一構成例を示す等価回路図である。 図１の画素アレイ部に含まれる４つの画素の一構成例を模式的に示す平面図である。 図４Ａの１つの画素を拡大した要部平面図である。 図４のａ４－ａ４切断線に沿った縦断面構造を模式的に示す縦断面図である。 図５Ａの一部を拡大した模式的縦断面図である。 図４のｂ４－ｂ４切断線に沿った縦断面構造を模式的に示す縦断面図である。 図６Ａの一部を拡大した模式的縦断面図である。 本技術の第１実施形態に係る固体撮像装置の製造方法の工程を模式的に示す縦断面図である。 図７Ａに続く工程を模式的に示す縦断面図である。 図７Ｂに続く工程を模式的に示す縦断面図である。 図７Ｃに続く工程を模式的に示す縦断面図である。 図７Ｄに続く工程を模式的に示す縦断面図である。 図７Ｅに続く工程を模式的に示す縦断面図である。 図７Ｆに続く工程を模式的に示す縦断面図である。 第１実施形態の変形例１－１を示す模式的に示す要部縦断面図である。 第１実施形態の変形例１－２を示す模式的に示す要部縦断面図である。 本技術の第２実施形態に係る固体撮像装置において、４つの画素の一構成例を模式的に示す平面図である。 図１０のａ１０－ａ１０切断線に沿った縦断面構造を模式的に示す縦断面図である。 図１０のｂ１０－ｂ１０切断線に沿った縦断面構造を模式的に示す縦断面図である。 本技術の第３実施形態に係る固体撮像装置において、４つの画素の一構成例を模式的に示す平面図である。 図１３のａ１３－ａ１３切断線に沿った縦断面構造を模式的に示す縦断面図である。 図１３のｂ１３－ｂ１３切断線に沿った縦断面構造を模式的に示す縦断面図である。 本技術の第４実施形態に係る固体撮像装置において、読出し回路の一構成例を示す等価回路図である。 本技術の第４実施形態に係る固体撮像装置において、２つの画素の一構成例を模式的に示す平面図である。 図１７のａ１７－ａ１７切断線に沿った縦断面構造を模式的に示す縦断面図である。 本技術の第５実施形態に係る電子機器の一構成例を示す図である。
　以下、図面を参照して本技術の実施形態を詳細に説明する。
　なお、以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。
　また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。また、本明細書中に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　また、以下の実施形態は、本技術の技術的思想を具体化するための装置や方法を例示するものであり、構成を下記のものに特定するものではない。即ち、本技術の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
　また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本技術の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
　また、以下の実施形態では、空間内で互に直交する三方向において、同一平面内で互に直交する第１の方向及び第２の方向をそれぞれＸ方向、Ｙ方向とし、第１の方向及び第２の方向のそれぞれと直交する第３の方向をＺ方向とする。そして、以下の実施形態では、後述する半導体層２１の厚さ方向をＺ方向として説明する。
　〔第１実施形態〕
　この第１実施形態では、光検出装置として、裏面照射型ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである固体撮像装置に本技術を適用した一例について説明する。
　また、この第１実施形態では、浮遊拡散領域に接続された容量素子を有する読出し回路について説明する。
　≪固体撮像装置の全体構成≫
　まず、固体撮像装置１Ａの全体構成について説明する。
　図１に示すように、本技術の第１実施形態に係る固体撮像装置１Ａは、平面視したときの二次元平面形状が方形状の半導体チップ２を主体に構成されている。即ち、固体撮像装置１Ａは、半導体チップ２に搭載されており、半導体チップ２を固体撮像装置１Ａとみなすことができる。この固体撮像装置１Ａ（１０１）は、図１９に示すように、光学レンズ１０２を介して被写体からの像光（入射光１０６）を取り込み、撮像面上に結像された入射光１０６の光量を画素単位で電気信号に変換して画素信号として出力する。
　図１に示すように、固体撮像装置１Ａが搭載された半導体チップ２は、互いに直交するＸ方向及びＹ方向を含む二次元平面において、中央部に設けられた方形状の画素アレイ部２Ａと、この画素アレイ部２Ａの外側に画素アレイ部２Ａを囲むようにして設けられた周辺部２Ｂと、を備えている。半導体チップ２は、製造プロセスにおいて、後述の半導体層２１を含む半導体ウエハをチップ形成領域毎に小片化することによって形成される。したがって、以下に説明する固体撮像装置１Ａの構成は、半導体ウエハを小片化する前のウエハ状態においても概ね同様である。即ち、本技術は、半導体チップの状態及び半導体ウエハの状態において適用が可能である。
　画素アレイ部２Ａは、例えば図１９に示す光学レンズ（光学系）１０２により集光される光を受光する受光面である。そして、画素アレイ部２Ａには、Ｘ方向及びＹ方向を含む二次元平面において複数の画素３（センサ画素）が行列状に配置されている。換言すれば、画素３は、二次元平面内で互いに直交するＸ方向及びＹ方向のそれぞれの方向に繰り返し配置されている。
　図１に示すように、周辺部２Ｂには、複数のボンディングパッド１４が配置されている。複数のボンディングパッド１４の各々は、例えば、半導体チップ２の二次元平面における４つの辺の各々の辺に沿って配列されている。複数のボンディングパッド１４の各々は、半導体チップ２と外部装置とを電気的に接続する入出力端子として機能する。
　＜ロジック回路＞
　半導体チップ２は、図２に示すロジック回路１３を備えている。図２に示すように、ロジック回路１３は、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７及び制御回路８などを含む。ロジック回路１３は、電界効果トランジスタとして、例えば、ｎチャネル導電型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）及びｐチャネル導電型のＭＯＳＦＥＴを有するＣＭＯＳ（Complementary MOS）回路で構成されている。
　図２に示す垂直駆動回路４は、例えばシフトレジスタによって構成されている。垂直駆動回路４は、所望の画素駆動線１０を順次選択し、選択した画素駆動線１０に画素３を駆動するためのパルスを供給し、各画素３を行単位で駆動する。即ち、垂直駆動回路４は、画素アレイ部２Ａの各画素３を行単位で順次垂直方向に選択走査し、各画素３の光電変換部が受光量に応じて生成した信号電荷に基づく画素３からの画素信号を、垂直信号線１１を通してカラム信号処理回路５に供給する。
　図２に示すカラム信号処理回路５は、例えば画素３の列毎に配置されており、１行分の画素３から出力される信号に対して画素列毎にノイズ除去等の信号処理を行う。例えばカラム信号処理回路５は、画素固有の固定パターンノイズを除去するためのＣＤＳ（Correlated Double Sampling：相関２重サンプリング）及びＡＤ（Analog Digital）変換等の信号処理を行う。
　図２に示す水平駆動回路６は、例えばシフトレジスタによって構成されている。水平駆動回路６は、水平走査パルスをカラム信号処理回路５に順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から信号処理が行われた画素信号を水平信号線１２に出力させる。
　図２に示す出力回路７は、カラム信号処理回路５の各々から水平信号線１２を通して順次に供給される画素信号に対し、信号処理を行って出力する。信号処理としては、例えば、バッファリング、黒レベル調整、列ばらつき補正、各種デジタル信号処理等を用いることができる。
　図２に示す制御回路８は、垂直同期信号、水平同期信号、及びマスタクロック信号に基づいて、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路８は、生成したクロック信号や制御信号を、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等に出力する。
　＜光電変換回路及び読出し回路＞
　半導体チップ２は、図３に示す光電変換回路１５及び読出し回路（画素回路）１６を備えている。
　光電変換回路１５は、これに限定されないが、例えば、光電変換部２５と、この光電変換部２５で光電変換された信号電荷を保持（蓄積）する電荷保持部２６と、この光電変換部２５で光電変換された信号電荷を電荷保持部２６に転送する転送トランジスタＴＲと、を備えている。光電変換回路１５は、画素３毎に設けられている。
　読出し回路１６は、これに限定されないが、画素トランジスタＱとして、例えば、増幅トランジスタＡＭＰと、選択トランジスタＳＥＬと、リセットトランジスタＲＳＴと、切替トランジスタＦＤＧと、を備えている。即ち、この第１実施形態の読出し回路１６は、４トランジスタ構成になっている。
　ここで、この第１実施形態では、一例として、画素３毎に１つの読出し回路１６を割り与えた回路構成になっているが、この第１実施形態に限定されるものではない。例えば、２つの画素３を一単位として１つの読出し回路１６を割り与えた回路構成としてもよく、また、３つ以上の画素３を一単位として１つの読出し回路１６を割り与えた回路構成としてもよい。
　＜光電変換回路＞
　（光電変換部）
　図３に示す光電変換部２５は、例えばｐｎ接合型のフォトダイオード（ＰＤ）で構成され、受光量に応じた信号電荷を生成する。また、光電変換部２５は、生成した信号電荷を一時的に保持（蓄積）する。光電変換部２５は、カソード側が転送トランジスタＴＲのソース領域と電気的に接続され、アノード側が基準電位線（例えばグランド）と電気的に接続されている。
　（転送トランジスタ）
　図３に示す転送トランジスタＴＲは、光電変換部２５で光電変換された信号電荷を電荷保持部２６に転送する。転送トランジスタＴＲは、ソース領域が光電変換部２５のカソード側と電気的に接続され、ドレイン領域が電荷保持部２６と電気的に接続されている。そして、転送トランジスタＴＲのゲート電極は、図２に示す画素駆動線１０のうちの転送トランジスタ駆動線と電気的に接続されている。
　（電荷保持部）
　電荷保持部２６は、これに限定されないが、例えば、図３に示すように、２つの浮遊拡散領域（フローティングディフュージョン（Floating Diffusion）領域）ＦＤ１及びＦＤ２と、容量素子Ｃｐと、を有する。浮遊拡散領域ＦＤ１は、転送トランジスタＴＲと、切替トランジスタＦＤＧとの間に接続されている。浮遊拡散領域ＦＤ２は、切替トランジスタＦＤＧと、リセットトランジスタＲＳＴとの間に接続されている。容量素子Ｃｐは、浮遊拡散領域ＦＤ２に接続されている。
　浮遊拡散領域ＦＤ１は、光電変換部２５から転送トランジスタＴＲを介して転送された信号電荷を一時的に蓄積して保持する。
　浮遊拡散領域ＦＤ２及び容量素子Ｃｐは、切替トランジスタＦＤＧが導通状態（ＯＮ状態）のとき、光電変換部２５から転送トランジスタＴＲを介して転送された信号電荷を一時的に蓄積して保持する。
　＜読出し回路＞
　図３に示すように、読出し回路１６は、その入力段が電荷保持部２６の浮遊拡散領域ＦＤ１と電気的に接続されている。そして、この読出し回路１６は、切替トランジスタＦＤＧが非導通状態（ＯＦＦ状態）のとき、電荷保持部２６の浮遊拡散領域ＦＤに保持された信号電荷を読み出し、切替トランジスタＦＤＧが導通状態（ＯＮ状態）のとき、電荷保持部２６の浮遊拡散領域ＦＤ１、ＦＤ２及び容量素子Ｃｐに保持された信号電荷を読み出す。そして、読出し回路１６は、読み出した信号電荷に基づく画素信号を出力する。換言すれば、読出し回路１６は、光電変換部２５（フォトダイオードＰＤ）で光電変換された信号電荷を、この信号電荷に基づく画素信号に変換して出力する。
　読出し回路１６に含まれる画素トランジスタＱ（ＡＭＰ，ＲＳＴ，ＳＥＬ，ＦＤＧ）と、光電変換回路１５に含まれる転送トランジスタＴＲとは、絶縁ゲート型の電界効果トランジスタとして、例えばゲート絶縁膜が酸化シリコン（ＳｉＯ２）膜からなるＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）で構成されている。また、これらの画素トランジスタＱや転送トランジスタＴＲとしては、ゲート絶縁膜が窒化シリコン（Ｓｉ３Ｎ４）膜、或いは窒化シリコン膜及び酸化シリコン膜などの積層膜からなるＭＩＳＦＥＴ（Metal Insulator Semiconductor FET）でも構わない。
　読出し回路１６に含まれる画素トランジスタＱ（ＡＭＰ，ＲＳＴ，ＳＥＬ，ＦＤＧ）のうち、選択トランジスタＳＥＬと、リセットトランジスタＲＳＴと、切替トランジスタＦＤＧとは、主にスイッチング素子として機能する。そして、残りの増幅トランジスタＡＭＰは、主に増幅素子として機能する。
　図３に示す増幅トランジスタＡＭＰは、ソース領域が選択トランジスタＳＥＬのドレイン領域と電気的に接続され、ドレイン領域が電源線ＶＤＤ及びリセットトランジスタＲＳＴのドレイン領域と電気的に接続されている。そして、増幅トランジスタＡＭＰのゲート電極は、電荷保持部２６の浮遊拡散領域ＦＤ１、転送トランジスタＴＲのドレイン領域、及び切替トランジスタＦＤＧのソース領域と電気的に接続されている。
　図３に示す選択トランジスタＳＥＬは、ソース領域が垂直信号線１１（ＶＳＬ）と電気的に接続され、ドレイン領域が増幅トランジスタＡＭＰのソース領域と電気的に接続されている。そして、選択トランジスタＳＥＬのゲート電極は、図２に示す画素駆動線１０のうちの選択トランジスタ駆動線と電気的に接続されている。
　図３に示すリセットトランジスタＲＳＴは、ソース領域が電荷保持部２６の浮遊拡散領域ＦＤ２及び切替トランジスタＦＤＧのドレイン領域の各々と電気的に接続され、ドレイン領域が電源線ＶＤＤ及び増幅トランジスタＡＭＰのドレイン領域の各々と電気的に接続されている。そして、リセットトランジスタＲＳＴのゲート電極は、図２に示す画素駆動線１０のうちのリセットトランジスタ駆動線と電気的に接続されている。
　図３に示す切替トランジスタＦＤＧは、ソース領域が電荷保持部２６の浮遊拡散領域ＦＤ１、転送トランジスタＴＲのドレイン領域、及び増幅トランジスタＡＭＰのゲート電極の各々と電気的に接続され、ドレイン領域が電荷保持部２６の浮遊拡散領域ＦＤ２及びリセットトランジスタＲＳＴのドレイン領域の各々と電気的に接続されている。そして、切替トランジスタＦＤＧのゲート電極は、図２に示す画素駆動線１０のうちの切替トランジスタ駆動線と電気的に接続されている。
　図３に示す転送トランジスタＴＲは、転送トランジスタＴＲがオン状態となると、光電変換部２５（フォトダイオードＰＤ）で生成された信号電荷を電荷保持部２６に転送する。
　図３に示すリセットトランジスタＲＳＴは、リセットトランジスタＲＳＴがオン状態となると、電荷保持部２６（ＦＤ１，ＦＤ２，Ｃｐ）の電位（信号電荷）を電源線ＶＤＤの電位にリセットする。
　図３に示す選択トランジスタＳＥＬは、読出し回路１６からの画素信号の出力タイミングを制御する。
　図３に示す増幅トランジスタＡＭＰは、画素信号として、電荷保持部２６に保持された信号電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタＡＭＰは、ソースフォロア型のアンプを構成しており、光電変換部２５（フォトダイオードＰＤ）で生成された信号電荷のレベルに応じた電圧の画素信号を出力するものである。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬがオン状態となると、電荷保持部２６の電位を増幅し、その電位に応じた電圧を、垂直信号線１１（ＶＳＬ）を介してカラム信号処理回路５に出力する。
　図３に示す切替トランジスタＦＤＧは、電荷保持部２６による電荷保持を制御すると共に、増幅トランジスタＡＭＰで増幅される電位に応じた電圧の像倍率を調整する。
　切替トランジスタＦＤＧは、変換効率を切り替える際に用いられる。一般に、暗い場所での撮影時には画素信号が小さい。Ｑ＝ＣＶに基づき、電荷電圧変換を行う際に、電荷保持部２６のＦＤ容量Ｃ（フローティングディフュージョン容量Ｃ）が大きければ、増幅トランジスタＡＭＰで電圧に変換した際の電圧Ｖが小さくなってしまう。一方、明るい場所では、画素信号が大きくなるので、電荷保持部２６のＦＤ容量Ｃが大きくなければ、電荷保持部２６で、光電変換部２５（フォトダイオードＰＤ）の電荷を受けきれない。さらに、増幅トランジスタＡＭＰで電圧に変換した際の電圧Ｖが大きくなりすぎないように（言い換えると、小さくなるように）、電荷保持部２６のＦＤ容量Ｃが大きくなっている必要がある。これらを踏まえると、切替トランジスタＦＤＧをオンにしたときには、切替トランジスタＦＤＧのゲート容量が増えるので、全体のＦＤ容量Ｃが大きくなる。一方、切替トランジスタＦＤＧをオフにしたときには、全体のＦＤ容量Ｃが小さくなる。このように、切替トランジスタＦＤＧのオン／オフを切り替えることで、ＦＤ容量Ｃを可変にし、変換効率を切り替えることができる。
　この第１実施形態に係る固体撮像装置１Ａの動作時には、画素３の光電変換部２５で生成された信号電荷が画素３の転送トランジスタＴＲを介して電荷保持部２６に保持（蓄積）される。そして、電荷保持部２６に保持された信号電荷が読出し回路１６により読み出されて、読出し回路１６の増幅トランジスタＡＭＰのゲート電極に印加される。読出し回路１６の選択トランジスタＳＥＬのゲート電極には水平ラインの選択用制御信号が垂直シフトレジスタから与えられる。そして、選択用制御信号をハイ（Ｈ）レベルにすることにより、選択トランジスタＳＥＬが導通し、増幅トランジスタＡＭＰで増幅された、浮遊拡散領域ＦＤの電位に対応する電流が垂直信号線１１に流れる。また、読出し回路１６のリセットトランジスタＲＳＴのゲート電極に印加するリセット用制御信号をハイ（Ｈ）レベルにすることにより、リセットトランジスタＲＳＴが導通し、浮遊拡散領域ＦＤに蓄積された信号電荷をリセットする。
　図３に示す光電変換部２５、転送トランジスタＴＲ、浮遊拡散領域ＦＤ１，ＦＤ２及び容量素子Ｃｐの各々は、後述する半導体層２１（図５Ａ及び図６Ａ参照）に搭載されている。また、これに限定されないが、図３の読出し回路１６に含まれる画素トランジスタＱ（ＡＭＰ，ＲＳＴ，ＳＥＬ）も、例えば半導体層２１に搭載されている。
　≪固体撮像装置の具体的な構成≫
　次に、半導体チップ２（固体撮像装置１Ａ）の具体的な構成について、図４Ａから図６Ｂを用いて説明する。
　図４Ａでは、図面を見易くするため、後述する多層配線層５５の図示を省略し、図５Ａ及び図６Ａでは、多層配線層５５に含まれる第１配線層５７よりも上層の図示を省略している。また、図１は半導体チップ２の光入射面側を描いているが、図４Ａは半導体チップ２の光入射面側とは反対側（多層配線層側）から見た平面図である。また、図６Ａでは、図５Ａに示す平坦化膜６１、光学フィルタ６３及びマイクロレンズ６４の図示を省略している。
　図５Ａ示すように、半導体チップ２は、一方向（Ｚ方向）である厚さ方向において互いに反対側に位置する第１の面部Ｓ１及び第２の面部Ｓ２を有する半導体層２１と、この半導体層２１の厚さ方向（Ｚ方向）に延伸する分離領域としての画素間分離領域３１と、この画素間分離領域３１で区画されて半導体層２１に設けられた光電変換領域２２と、を備えている。
　また、図５Ａに示すように、半導体チップ２は、半導体層２１の第１の面部Ｓ１側に設けられた多層配線層５５を更に備えている。
　また、半導体チップ２は、半導体層２１の第２の面部Ｓ２側に、この第２の面部Ｓ２側から順次設けられた平坦化膜６１、光学フィルタ６３及びマイクロレンズ（オンチップレンズ）６４の各々を更に備えている。
　ここで、半導体層２１の第１の面部Ｓ１を主面部又は素子形成面部、第２の面部Ｓ２を裏面部と呼ぶこともある。そして、この第１実施形態に係る固体撮像装置１Ａは、半導体層２１の第２の面部Ｓ２側から入射した入射光を、半導体層２１の光電変換領域２２に設けられた光電変換部２５（フォトダイオードＰＤ）で光電変換する。したがって、この第１実施形態では、半導体層２１の第２の面部Ｓ２を光入射面部と呼ぶこともある。
　また、この第１実施形態では、画素間分離領域３１が本技術の「分離領域」の一具体例に相当する。
　＜平坦化膜、光学フィルタ及びマイクロレンズ＞
　図５Ａに示す平坦化膜６１は、半導体層２１の第２の面部Ｓ２側に、半導体層２１の第２の面部Ｓ２を覆うようにして設けられ、半導体層２１の第２の面部Ｓ２側を平坦化している。
　図５Ａに示す光学フィルタ６３及びマイクロレンズ６４は、それぞれ画素３（光電変換領域２２）毎に設けられている。光学フィルタ６３は、半導体チップ２の光入射面側（第２の面部Ｓ２側）から入射した入射光を色分離する。マイクロレンズ６４は、照射光を集光し、集光した光を画素３（光電変換領域２２）に効率良く入射させる。
　＜半導体層＞
　図５Ａに示すように、半導体層２１は、半導体層２１の厚さ方向（Ｚ方向）に延伸する画素間分離領域３１と、この画素間分離領域３１で区画された光電変換領域２２とを備えている。光電変換領域２２は、画素３毎に設けられている。半導体層２１としては、Ｓｉ基板、ＳｉＧｅ基板、ＩｎＧａＡｓ基板などを用いることができる。この第１実施形態では、これに限定されないが、半導体層２１として例えば単結晶シリコンからなるｐ型の半導体基板を用いている。
　＜画素間分離領域＞
　（平面形状）
　図４Ａに示すように、画素間分離領域３１は、平面視でＸ方向に延伸する第１平面部分３１ｘと、Ｙ方向に延伸する第２平面部分３１ｙと、を含む。そして、画素間分離領域３１は、第１平面部分３１ｘと第２平面部分３１ｙとが同一平面で互いに交差する交差部（交点部）を更に含む。この第１実施形態では第１平面部分３１ｘと第２平面部分３１ｙとが例えば直交している。
　第１平面部分３１ｘは、Ｙ方向に所定の間隔を空けて繰り返し配置されている。また、第２平面部分３１ｙは、Ｘ方向に所定の間隔を空けて繰り返し配置されている。即ち、画素間分離領域３１は、平面視での平面パターンが格子状の平面パターンになっている。
　図４Ａに示すように、１つの光電変換領域２２に対応する画素間分離領域３１は、平面視での平面形状が方形状の環状平面パターン（リング状平面パターン）になっており、１つの光電変換領域２２の周囲を取り囲んでいる。そして、複数の画素３が配置された画素アレイ部２Ａに対応する画素間分離領域３１は、方形状の環状平面パターンの中に格子状平面パターンを有する複合平面パターンになっている。
　（断面形状）
　図５Ａに示すように、画素間分離領域３１は、半導体層２１の厚さ方向（Ｚ方向）に延伸し、かつ平面視で互いに隣り合う２つの光電変換領域２２の間を電気的及び光学的に分離している。そして、画素間分離領域３１は、例えば、半導体層２１に掘り込み部３３を形成して光電変換領域２２を区画及び分離する掘り込み型、所謂トレンチ型になっている。
　画素間分離領域３１は、これに限定されないが、例えば、半導体層２１の第１の面部Ｓ１と第２の面部Ｓ２とに亘って延伸する掘り込み部３３と、この掘り込み部３３に設けられた分離絶縁膜３４と、を含む。即ち、画素間分離領域３１は、半導体層２１の第１の面部Ｓ１と第２の面部Ｓ２とに亘って延伸している。分離絶縁膜３４としては、例えば酸化シリコン膜を用いることができる。この第１実施形態において、掘り込み部３３は、例えば分離絶縁膜３４で埋め込まれている。
　＜光電変換領域＞
　図４Ａ及び図４Ｂに示すように、光電変換領域２２は、平面視で周囲を画素間分離領域３１によって囲まれ、かつ平面形状が方形状になっている。具体的には、光電変換領域２２は、画素間分離領域３１において、Ｘ方向に延伸し、かつＹ方向に離間する２つの第１平面部分３１ｘと、Ｙ方向に延伸し、かつＸ方向に離間する２つの第２平面部分３１ｙとで取り囲まれている。そして、光電変換領域２２は、第１平面部分３１ｘ及び第２平面部分３１ｙによって区画され、かつ他の光電変換領域２２と分離されている。
　図５Ａから図６Ｂに示すように、光電変換領域２２は、半導体層２１の第１の面部Ｓ１側に位置する上面部２２ａと、画素間分離領域３１側に位置する側面部（外側壁面部）２２ｂと、を備えている。
　また、光電変換領域２２は、上述の光電変換部２５、転送トランジスタＴＲ、浮遊拡散領域ＦＤ１，ＦＤ２、及び容量素子Ｃｐを更に備えている。
　また、図４Ａから図６Ｂに示すように、光電変換領域２２は、上面部２２ａ側に設けられた素子間分離領域（フィールド分離領域）４１と、この素子間分離領域４１及び画素間分離領域３１で区画されて上面部２２ａ側（半導体層２１の第１の面部Ｓ１側）に設けられた島状の素子形成領域（活性領域）４３と、を更に備えている。
　また、光電変換領域２２は、上述の読出し回路１６に含まれる画素トランジスタＱとして、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴ及び切替トランジスタＦＤＧを更に備えている。
　また、光電変換領域２２は、ｐ型の半導体領域（ウエル領域）２３と、ｎ型の半導体領域２４と、ｐ型の給電用コンタクト領域ＷＣ（図４Ａ及び図４Ｂ参照）と、を更に有している。
　（ｐ型の半導体領域及びｎ型の半導体領域）
　図５Ａ及び図５Ｂに示すように、ｐ型の半導体領域２３は、光電変換領域２２において、半導体層２１の第１の面部Ｓ１側と第２の面部Ｓ２側とに亘って広範囲で設けられている。そして、ｐ型の半導体領域２３は、半導体層２１の深さ方向（Ｚ方向）に沿って画素間分離領域３１と接している。
　図５Ａ及び図５Ｂに示すように、ｎ型の半導体領域２４は、光電変換領域２２において、ｐ型の半導体領域２３の中に設けられている。即ち、ｎ型の半導体領域２４は、上面部、下面部及び４つの側面部を含む六面がｐ型の半導体領域２３で囲まれている。そして、ｎ型の半導体領域２４は、半導体層２１の第１の面部Ｓ１及び第２の面部Ｓ２、並びに画素間分離領域３１から離間している。
　（光電変換部）
　図５Ａ及び図５Ｂに示す光電変換部２５は、光電変換領域２２において、ｐ型の半導体領域２３とｎ型の半導体領域２４とを含む。そして、光電変換部２５は、ｐ型の半導体領域２３とｎ型の半導体領域２４とのｐｎ接合を含むｐｎ接合型のフォトダイオード（ＰＤ）として構成されている。
　光電変換部２５は、半導体層２１の第２の面部Ｓ２側からｎ型の半導体領域２４に入射した光をｎ型の半導体領域２４で信号電荷に光電変換すると共に、光電変換した信号電荷をｐ型の半導体領域２３とｎ型の半導体領域２４とのｐｎ接合部で一時的に保持（蓄積）する。
　（素子間分離領域及び素子形成領域）
　図５Ａから図６Ｂに示すように、素子間分離領域４１は、光電変換領域２２の上面部２２ａ側の表層部、即ち半導体層２１の第１の面部Ｓ１側の表層部に設けられている。素子間分離領域４１は、これに限定されないが、例えば、半導体層２１の第１の面部Ｓ１から第２の面部Ｓ２側に窪む浅溝部４２ａの内部に分離絶縁膜４２ｂが埋め込まれたＳＴＩ（Shallow Trench Isolation）構造になっている。
　図４Ｂに示すように、素子間分離領域４１は、平面視で一部を除いて画素間分離領域３１から離間する島状の平面パターンになっており、画素間分離領域３１と共に素子形成領域４３を区画している。
　図５Ａから図６Ｂに示すように、素子形成領域４３は、光電変換領域２２の上面部２２ａ側の表層部、即ち半導体層２１の第１の面部Ｓ１側の表層部に設けられている。そして、図４Ｂに示すように、素子形成領域４３は、素子間分離領域４１及び画素間分離領域３１で区画され、平面視で光電変換領域２２の４つの辺に沿ってリボン状に延伸する平面パターンになっている。素子形成領域４３の平面パターンは、これに限定されないが、例えば各画素３（各光電変換領域２２）で同一になっている。
　（ｐ型の給電用コンタクト領域）
　図４Ｂ及び図６Ｂに示すように、ｐ型の給電用コンタクト領域ＷＣは、平面視で光電変換領域２２の２つの辺で挟まれた角部側に設けられている。ｐ型の給電用コンタクト領域ＷＣは、光電変換領域２２の上面部２２ａ側の表層部、即ち半導体層２１の第１の面部Ｓ１側の表層部に設けられている。そして、ｐ型の給電用コンタクト領域ＷＣは、光電変換領域２２の上面部２２ａ側で素子間分離領域４１及び画素間分離領域３１で区画された島状の給電用領域に設けられている。ｐ型の給電用コンタクト領域ＷＣは、ｐ型の半導体領域２３よりも高不純物濃度のｐ型の半導体領域で構成されている。そして、ｐ型の給電用コンタクト領域ＷＣは、ｐ型の半導体領域２３と接続され、電気的に導通している。
　このｐ型の給電用コンタクト領域ＷＣには、半導体チップ２内（固体撮像装置１Ａ内）での基準電位として、作動時に例えば０Ｖの第１基準電位が印加され、この第１基準電位に電位固定される。
　（浮遊拡散領域）
　図４Ａ、図６Ａ及び図６Ｂに示すように、上述の電荷保持部２６に含まれる浮遊拡散領域ＦＤ１及びＦＤ２の各々は、光電変換領域２２の上面部２２ａ側の素子形成領域４３において、ｐ型の半導体領域２３に設けられ、このｐ型の半導体領域２３とでｐｎ接合部を構成している。この浮遊拡散領域ＦＤ１及びＦＤ２は、後述する切替トランジスタＦＤＧの主電極領域５２ｆ，５２ｒと兼用され、ｎ型の半導体領域で構成されている。更に、浮遊拡散領域ＦＤ２の方は、電荷保持部２６に含まれる容量素子Ｃｐの第２電極５２ｃとも兼用されている。
　（転送トランジスタ）
　図４Ｂ及び図５Ｂに示すように、転送トランジスタＴＲは、半導体層２１の第１の面部Ｓ１側、即ち光電変換領域２２の上面部２２ａ側に設けられている。転送トランジスタＴＲは、光電変換領域２２の上面部２２ａ側で光電変換領域２２の内外に亘って設けられたゲート電極４７ｔと、このゲート電極４７ｔと半導体層２１との間に設けられたゲート絶縁膜４６と、を有する。また、転送トランジスタＴＲは、ソース領域として機能するｎ型の半導体領域２４と、ドレイン領域として機能するｎ型の浮遊拡散領域ＦＤ１と、チャネル形成部として機能するｐ型の半導体領域２３と、を更に有する。この転送トランジスタＴＲは、これに限定されないが、例えばバーチカル型で構成されている。
　図５Ｂに示すように、転送トランジスタＴＲのゲート電極４７ｔは、半導体層２１の第１の面部Ｓ１の外側にゲート絶縁膜４６を介在して設けられた頭部４７ｔ１と、この頭部４７ｔ１から半導体層２１の内部に突出し、かつゲート絶縁膜４６を介在して半導体層２１と互いに隣り合う脚部４７ｒ２と、を有する。この第１実施形態のゲート電極４７ｔは、これに限定されないが、例えば、脚部４７ｔ２の幅が頭部４７ｔ１の幅よりも狭いＴ字型の縦断面形状で構成されている。
　ゲート電極４７ｔの脚部４７ｔ２は、半導体層２１の掘り込み部にゲート絶縁膜４６を介在して設けられ、かつ先端が絶縁分離された状態でｎ型の半導体領域２４の内部に入り込んでいる。
　＜画素トランジスタ＞
　図４Ｂ及び図５Ｂに示すように、素子形成領域４３には、読出し回路１６に含まれる複数の画素トランジスタＱ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧ）が設けられている。そして、この複数の画素トランジスタＱの各々は、例えばプレーナ型で構成されている。
　（リセットトランジスタ）
　図４Ｂ及び図５Ｂに示すように、リセットトランジスタＲＳＴは、光電変換領域２２の上面部２２ａ側（半導体層２１の第１の面部Ｓ１側）に平面視で素子形成領域４３（半導体層２１）と重畳して設けられたゲート電極４７ｒと、このゲート電極４７ｒと素子形成領域４３との間に介在されたゲート絶縁膜４６と、を有する。また、リセットトランジスタＲＳＴは、ゲート電極４７ｒのゲート長方向の両側の素子形成領域４３に設けられ、かつソース領域及びドレイン領域として機能する一対の主電極領域５２ｒ及び５２ａｒを更に有する。また、リセットトランジスタＲＳＴは、平面視でゲート電極４７ｒと重畳する素子形成領域４３に設けられたチャネル形成部５３ｒを更に有する。一対の主電極領域５２ｒ及び５２ａｒは、チャネル形成部５３ｒを介して互いに離間している。一対の主電極領域５２ｒ及び５２ａｒは、素子形成領域４３に設けられたｎ型の半導体領域で構成され、チャネル形成部５３ｒは、素子形成領域４３に設けられたｐ型の半導体領域２３で構成されている。
　（選択トランジスタ）
　図４Ｂ及び図５Ｂに示すように、選択トランジスタＳＥＬは、光電変換領域２２の上面部２２ａ側（半導体層２１の第１の面部Ｓ１側）に平面視で素子形成領域４３（半導体層２１）と重畳して設けられたゲート電極４７ｓと、このゲート電極４７ｓと素子形成領域４３との間に介在されたゲート絶縁膜４６と、を有する。また、選択トランジスタＳＥＬは、ゲート電極４７ｓのゲート長方向の両側の素子形成領域４３に設けられ、かつソース領域及びドレイン領域として機能する一対の主電極領域５２ｓ及び５２ａｓを更に有する。また、選択トランジスタＳＥＬは、平面視でゲート電極４７ｓと重畳する素子形成領域４３に設けられたチャネル形成部５３ｓを更に有する。一対の主電極領域５２ｓ及び５２ａｓは、チャネル形成部５３ｓを介して互いに離間している。一対の主電極領域５２ｓ及び５２ａｓは、素子形成領域４３に設けられたｎ型の半導体領域で構成され、チャネル形成部５３ｓは、素子形成領域４３に設けられたｐ型の半導体領域２３で構成されている。
　（増幅トランジスタ）
　増幅トランジスタＡＭＰは、詳細に図示していないが、リセットトランジスタＲＳＴや選択トランジスタＳＥＬと同様の構成になっている。即ち、図４Ｂ及び図５Ｂを参照して説明すれば、増幅トランジスタＡＭＰは、光電変換領域２２の上面部２２ａ側（半導体層２１の第１の面部Ｓ１側）に平面視で素子形成領域４３（半導体層２１）と重畳して設けられたゲート電極４７ａと、このゲート電極４７ａと素子形成領域４３との間に介在されたゲート絶縁膜と、を有する。また、増幅トランジスタＡＭＰは、ゲート電極４７ａのゲート長方向の両側の素子形成領域４３に設けられ、かつソース領域及びドレイン領域として機能する一対の主電極領域５２ａｓ及び５２ａｒを更に有する。また、増幅トランジスタＡＭＰは、平面視でゲート電極４７ａと重畳する素子形成領域４３に設けられたチャネル形成部を更に有する。一対の主電極領域５２ａｓ及び５２ａｒは、チャネル形成部を介して互いに離間している。一対の主電極領域５２ａｓ及び５２ａｒは、素子形成領域４３に設けられたｎ型の半導体領域で構成され、チャネル形成部は、素子形成領域４３に設けられたｐ型の半導体領域２３で構成されている。
　（切替トランジスタ）
　図４Ｂ及び図６Ｂに示すように、切替トランジスタＦＤＧは、光電変換領域２２の上面部２２ａ側（半導体層２１の第１の面部Ｓ１側）に平面視で素子形成領域４３（半導体層２１）と重畳して設けられたゲート電極４７ｆと、このゲート電極４７ｆと素子形成領域４３との間に介在されたゲート絶縁膜４６と、を有する。また、切替トランジスタＦＤＧは、ゲート電極４７ｆのゲート長方向の両側の素子形成領域４３に設けられ、かつソース領域及びドレイン領域として機能する一対の主電極領域５２ｆ及び５２ｒを更に有する。また、切替トランジスタＦＤＧは、平面視でゲート電極４７ｆと重畳する素子形成領域４３に設けられたチャネル形成部５３ｆを更に有する。一対の主電極領域５２ｆ及び５２ｒは、チャネル形成部５３ｆを介して互いに離間している。一対の主電極領域５２ｆ及び５２ｒは、素子形成領域４３に設けられたｎ型の半導体領域で構成され、チャネル形成部５３ｆは、素子形成領域４３に設けられたｐ型の半導体領域２３で構成されている。
　（主電極領域の共有）
　図４Ｂに示すように、増幅トランジスタＡＭＰと選択トランジスタＳＥＬとは、増幅トランジスタＡＭＰの主電極領域５２ａｓと、選択トランジスタＳＥＬの主電極領域５２ａｓとが共有され、直列接続で素子形成領域４３に設けられている。
　また、図４Ｂに示すように、増幅トランジスタＡＭＰとリセットトランジスタＳＲＴとは、増幅トランジスタＡＭＰの主電極領域５２ａｒと、リセットトランジスタＲＳＴの主電極領域５２ａｒとが共有され、直列接続で素子形成領域４３に設けられている。
　図４Ｂに示すように、切替トランジスタＦＤＧと転送トランジスタＴＲとは、切替トランジスタＦＤＧの主電極領域５２ｆと転送トランジスタＴＲの主電極領域５２ｆとが共有され、直列接続で素子形成領域４３に設けられている。そして、切替トランジスタＦＤＧ及び転送トランジスタＴＲの各々の主電極領域５２ｆは、浮遊拡散領域ＦＤ１と兼用されている。
　また、図４Ｂに示すように、切替トランジスタＦＤＧとリセットトランジスタＲＳＴとは、切替トランジスタＦＤＧの主電極領域５２ｒとリセットトランジスタＲＳＴの主電極領域５２ｒとが共有され、直列接続で素子形成領域４３に設けられている。そして、切替トランジスタＦＤＧ及びリセットトランジスタＲＳＴの各々の主電極領域５２ｒは、浮遊拡散領域ＦＤ２と兼用されている。
　（ゲート絶縁膜及びゲート電極の材料）
　増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴ、切替トランジスタＦＤＧ及び転送トランジスタＴＲの各々のゲート絶縁膜４６は、例えば、酸化シリコン（ＳｉＯ２）膜で構成されている。そして、これらのトランジスタＡＭＰ、ＳＥＬ、ＲＳＴ、ＦＤＧ及びＴＲの各々のゲート電極４７ａ，４７ｓ，４７ｒ，４７ｆ，４７ｔは、例えば、抵抗値を低減する不純物が導入された多結晶シリコン膜（ドープドポリシリコン膜）で構成されている。
　（エンハンスメント型）
　読出し回路１６に含まれる画素トランジスタＱ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧ）の各々は、例えば、ゲート電極４７ａ，４７ｓ，４７ｒ，４７ｆに閾値電圧以上のゲート電圧を印加することにより、ドレイン電流が流れるエンハンスメント型（ノーマリオフ型）で構成することができる。また、読出し回路１６に含まれる画素トランジスタＱ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧ）の各々は、例えば、ゲート電極４７ａ，４７ｓ，４７ｒ，４７ｆに電圧を印加しなくてもドレイン電流が流れるディプレッション型（ノーマリオン型）で構成することができる。この第１実施形態では、これに限定されないが、例えばエンハンスメント型で構成されている。エンハンスメント型の場合、画素トランジスタＱ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧ）の各々は、ゲート電極４７ａ，４７ｓ，４７ｒ，４７ｆに印加される電圧により、一対の主電極領域を電気的に繋ぐチャネル（反転層）がチャネル形成部に形成（誘起）され、電流（ドレイン電流）がドレイン領域側からチャネル形成部のチャネルを通ってソース領域側に流れる。
　なお、転送トランジスタＴＲも、画素トランジスタＱと同様に、例えばエンハンスメント型で構成されている。
　＜容量素子Ｃｐ＞
　図４Ｂ、図６Ａ及び図６Ｂに示すように、容量素子Ｃｐは、光電変換領域２２の側面部２２ｂに設けられた誘電体膜４６ｃと、光電変換領域２２の側面部２２ｂと誘電体膜４６ｃを介在して互いに隣り合って（向かい合って）画素間分離領域３１に設けられた第１電極４７ｃと、光電変換領域２２の側面部２２ｂの内側に第１電極４７ｃと互いに隣り合って設けられた第２電極５２ｃと、を有する。誘電体膜４６ｃは、例えば酸化シリコン膜で構成されている。
　図６Ｂに示すように、第１電極４７ｃは、これに限定されないが、例えば一部が画素間分離領域３１の内部に設けられ、他部が画素間分離領域３１の外側に設けられている。即ち、この第１実施形態の第１電極４７ｃは、半導体層２１の厚さ方向（Ｚ方向）において、画素間分離領域３１の内外に亘って設けられている。
　第１電極４７ｃは、例えば、抵抗値を低減する不純物が導入された多結晶シリコン膜（ドープドポリシリコン膜）で構成されている。第１電極４７ｃは、切替トランジスタＦＤＧのゲート電極４７ｆと同一工程で形成することができる。
　第２電極５２ｃは、素子形成領域４３に設けられた半導体領域で構成されている。この第１実施形態の第２電極５２ｃは、切替トランジスタＦＤＧ及びリセットトランジスタＲＳＴの各々の主電極領域５２ｒと兼用されていると共に、浮遊拡散領域ＦＤ２と兼用されている。即ち、容量素子Ｃｐは、ＭＯＳ構造で構成されている。
　図６Ｂに示すように、浮遊拡散領域ＦＤ２は、光電変換領域２２の上面部２２ａ及び側面部２２ｂに亘って設けられている。具体的には、浮遊拡散領域ＦＤ２は、光電変換領域２２の上面部２２ａに設けられた第１部分５２ｃ１と、この第１部分５２ｃ１から光電変換領域２２の側面部２２ｂに沿って半導体層２１の第１の面部Ｓ１とは反対側に延伸する第２部分５２ｃ２とを含む。即ち、第２電極５２ｃは、半導体層２１の厚さ方向（Ｚ方向）に沿う縦断面形状がＬ字形状になっている。
　図４Ａに示すように、平面視でＹ方向に並ぶ２つの光電変換領域２２（２２Ｘａ，２２Ｘｂ）において、一方の光電変換領域２２Ｘａにおける容量素子Ｃｐの第１電極４７ｃは、他方の光電変換領域２２Ｘｂにおける増幅トランジスタＡＭＰ及びリセットトランジスタＲＳＴの主電極領域５２ａｒと、配線５８ｚを介して電気的に接続されている。この配線５８ｚは、図示していないが、上述の電源線ＶＤＤと電気的に接続されている。
　≪多層配線層≫
　図５Ａから図６Ｂに示すように、多層配線層５５は、半導体層２１の第１の面部Ｓ１側設けられている。そして、多層配線層５５は、半導体層２１の第１の面部Ｓ１側に、素子間分離領域４１及び素子形成領域４３を覆うようにして設けられた層間絶縁膜５６と、層間絶縁膜５６の膜中に設けられたコンタクト電極５７ｃ，５７ｆ，５７ｒ，５７ｓ，５７ｔ，５７ｗと、層間絶縁膜５６の半導体層２１側とは反対側に設けられた第１層目の配線層５８と、を含む。第１層目の配線層５８は、配線５８ｃ，５８ｒ、５８ｓ，５８ｔ，５８ｗを含む。コンタクト電極５７ｃ，５７ｆ，５７ｒ，５７ｓ，５７ｔ，５７ｗの材料としては、例えば高融点金属のタングステン（Ｗ）を用いることができる。第１層目の配線層５８の材料としては、例えばアルミニウム（Ａｌ）、銅（Ｃｕ）などの金属材料、又はＡｌ、Ｃｕを主体とする合金材料などを用いることができる。層間絶縁膜５６としては、例えば酸化シリコン膜を用いることができる。転送トランジスタＴＲのゲート電極４７ｔ、及び複数の画素トランジスタＱ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧ）の各々のゲート電極（４７ａ，４７ｓ，４７ｒ，４７ｆ）は、層間絶縁膜５６で覆われている。
　＜コンタクト電極及び配線＞
　図５Ｂに示すように、転送トランジスタＴＲのゲート電極４７ｔは、層間絶縁膜５６に設けられたコンタクト電極５７ｔを介して、層間絶縁膜５６上の配線層５８に設けられた配線５８ｔと電気的に接続されている。
　図５Ｂに示すように、リセットトランジスタＲＳＴのゲート電極４７ｒは、層間絶縁膜５６に設けられたコンタクト電極５７ｒを介して、層間絶縁膜５６上の配線層５８に設けられた配線５８ｒと電気的に接続されている。
　図５Ｂに示すように、選択トランジスタＳＥＬのゲート電極４７ｓは、層間絶縁膜５６に設けられたコンタクト電極５７ｓを介して、層間絶縁膜５６上の配線層５８に設けられた配線５８ｓと電気的に接続されている。
　図６Ｂに示すように、切替トランジスタＦＤＧのゲート電極４７ｆは、層間絶縁膜５６に設けられたコンタクト電極５７ｆを介して、層間絶縁膜５６上の配線層５８に設けられた配線５８ｆと電気的に接続されている。
　図６Ｂに示すように、容量素子Ｃｐの第１電極４７ｃは、層間絶縁膜５６に設けられたコンタクト電極５７ｃを介して、層間絶縁膜５６上の配線層５８に設けられた配線５８ｃと電気的に接続されている。
　なお、図示していないが、増幅トランジスタＡＭＰのゲート電極４７ａは、層間絶縁膜５６に設けられたコンタクト電極を介して、層間絶縁膜５６上の配線層５８に設けられた配線と電気的に接続されている。
　≪固体撮像装置の製造方法≫
　次に、本技術の第１実施形態に係る固体撮像装置１Ａの製造方法について、図７Ａから図７Ｈを用いて説明する。
　この第１実施形態では、固体撮像装置１Ａの製造方法に含まれる容量素子Ｃｐの製造に特化して説明する。
　まず、図７Ａに示すように、光電変換領域２２、ｐ型の半導体領域２３、ｎ型の半導体領域２４、光電変換部２５、画素間分離領域３１、素子間分離領域４１、素子形成領域４３などを半導体層２１に形成する。
　画素間分離領域３１は、半導体層２１の厚さ方向（Ｚ方向）に延伸する掘り込み部３３を半導体層２１に形成し、その後、この掘り込み部３３を分離絶縁膜３４で選択的に埋め込むことによって形成することができる。
　素子間分離領域４１は、半導体層２１の第１の面部Ｓ１側に浅溝部４２ａを形成し、その後、この浅溝部４２ａを分離絶縁膜４２ｂで選択的に埋め込むことによって形成することができる。
　そして、この画素間分離領域３１及び素子間分離領域４１を形成することにより、画素間分離領域３１及び素子間分離領域４１で区画され、かつ上面部２２ａ、側面部２２ｂを有する光電変換領域２２が形成される。また、素子間分離領域４１で区画された素子形成領域４３が光電変換領域２２の上面部２２ａ側に形成される。
　次に、図７Ｂに示すように、画素間分離領域３１に、光電変換領域２２の側面部２２ｂに沿って半導体層２１の厚さ方向（Ｚ方向）に伸びる掘り込み部３５を形成する。掘り込み部３５は、例えば、周知のフォトリソグラフィ技術で半導体層２１の第１の面部Ｓ１にマスクＭ１を形成し、その後、マスクＭ１の開口部から露出する画素間分離領域３１を異方性ドライエッチング技術で選択的にエッチングすることによって形成することができる。
　次に、図７Ｃに示すように、光電変換領域２２の側面部２２ｂの内側に、光電変換領域２２の上面部２２ａ側から上面部２２ａ側とは反対側に側面部２２ｂに沿って延伸するｎ型の半導体領域からなる第１部分５２ｃ１を形成する。第１部分５２ｃ１は、例えば、マスクＭ１の開口部及び掘り込み部３５を通して光電変換領域２２の側面部２２ｂに不純物をイオン注入し、その後、イオン注入した不純物を活性化する熱処理を施すことによって形成することができる。
　次に、マスクＭ１を選択的に除去すると共に、半導体層２１の第１の面部Ｓ１側であって光電変換領域２２の上面部２２ａ及び側面部２２ｂの自然酸化膜や余分な絶縁膜を例えばウエットエッチングにより除去して光電変換領域２２の上面部２２ａ及び側面部２２ｂにおける半導体層２１を露出する。
　次に光電変換領域２２の上面部２２ａ及び側面部２２ｂにおける半導体層２１を露出した後、図７Ｄに示すように、光電変換領域２２の上面部２２ａにおける半導体層２１にゲート絶縁膜４６を形成すると共に、光電変換領域２２の側面部２２ｂにおける半導体層２１に第１部分５２ｃ１と隣り合う誘電体膜４６ｃを形成する。
　ゲート絶縁膜４６及び誘電体膜４６ｃとしては、例えば酸化シリコン膜を用いることができる。酸化シリコン膜は、熱酸化法や堆積法で形成することができるが、この第１実施形態では熱酸化法による酸化シリコン膜をゲート絶縁膜４６及び誘電体膜４６ｃとして形成した。熱酸化法は、堆積法と比較して膜質が良好な酸化シリコン膜を形成することができる。
　この工程において、誘電体膜４６ｃとゲート絶縁膜４６とが同一工程で形成される。
　次に、図７Ｅに示すように、導電膜４７を形成する。導電膜４７は、掘り込み部３５の内部を埋め込むようにして半導体層２１の第１の面部Ｓ１側に形成する。導電膜４７としては、ＣＶＤ法で成膜が可能な多結晶シリコン膜を用いることができる。
　次に、導電膜４７をパターンニングして、図７Ｆに示すように、ゲート電極４７ｆを形成すると共に、第１電極４７ｃを形成する。図７Ｆでは、切替トランジスタＦＤＧのゲート電極４７ｆを図示しているが、この工程において、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴ及び転送トランジスタＴＲのゲート電極も形成される。
　この工程において、第１電極４７ｃは、誘電体膜４６ｃを介在して光電変換領域２２の側面部２２ｂ及び第１部分５２ｃ１の各々と互いに隣り合い、かつ半導体層２１の厚さ方向（Ｚ方向）において画素間分離領域３１の内外に亘って延伸する形状で形成される。
　また、この工程において、ゲート電極４７ｆ及び他のゲート電極の各々は、光電変換領域２２の素子形成領域４３にゲート絶縁膜４６を介在して形成される。
　また、この工程において、第１電極４７ｃと、画素トランジスタＱのゲート電極とが同一工程で形成される。
　次に、図７Ｇに示すように、光電変換領域２２の素子形成領域４３の上面部２２ａに、ｎ型の半導体領域からなる第２部分５２ｃ２を形成すると共に、ｎ型の半導体領域からなる浮遊拡散領域ＦＤ１を形成する。第２部分５２ｃ２及び浮遊拡散領域ＦＤ１の各々は、例えば、光電変換領域２２の素子形成領域４３に不純物を選択的にイオン注入し、その後、イオン注入した不純物を活性化する熱処理を施すことによって形成することができる。
　この工程において、第１部分５２ｃ１及び第２部分５２ｃ２を含む浮遊拡散領域ＦＤ２が形成されると共に、この浮遊拡散領域ＦＤ２と兼用された第２電極５２ｃが形成される。
　また、この工程において、第１電極４７ｃ、誘電体膜４６ｃ及び第２電極５２ｃを含み、かつ浮遊拡散領域ＦＤ２と電気的に接続された容量素子Ｃｐが形成される。
　また、この工程において、浮遊拡散領域ＦＤ１と兼用された主電極領域５２ｆが形成されると共に、浮遊拡散領域ＦＤ２で兼用された主電極領域５２ｒが形成される。
　また、この工程において、平面視でゲート電極４７ｆと重畳し、かつ主電極領域５２ｆと主電極領域５２ｒとで挟まれた素子形成領域４３にチャネル形成部５３ｒが形成される。
　また、この工程において、画素トランジスタＱとして、ゲート絶縁膜４６、ゲート電極４７ｆ、一対の主電極領域５２ｆ，５２ｒ、及びチャネル形成部５３ｆを有する切替トランジスタＦＤＧが形成される。
　なお、図示していないが、この工程において、他の画素トランジスタＱとして、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴも光電変換領域２２の素子形成領域４３に形成されると共に、転送トランジスタＴＲも光電変換領域２２の素子形成領域４３に形成される。
　≪第１実施形態の主な効果≫
　次に、この第１実施形態の主な効果について説明する。
　図３に示すように、この第１実施形態に係る固体撮像装置１Ａは、浮遊拡散領域ＦＤ２と接続された容量素子Ｃｐを備えている。そして、容量素子Ｃｐは、図４Ｂ及び図６Ｂに示すように、誘電体膜４６ｃを介在して光電変換領域２２の側面部２２ｂと互いに隣り合って画素間分離領域３１に設けられた第１電極４７ｃと、光電変換領域２２の側面部２２ｂの内側に第１電極４７ｃと隣り合って設けられた第２電極５２ｃとを有する。
　このため、容量素子Ｃｐの第１電極４７ｃ及び第２電極５２ｃの各々を光電変換領域２２に配置した場合と比較して、容量素子Ｃｐが光電変換領域２２で占める占有面積を小さくすることができ、容量素子Ｃｐ、画素トランジスタＱ（ＡＭＰ，ＲＳＴ，ＳＥＬ，ＦＤＧ）及び転送トランジスタＴＲなどの素子を光電変換領域２２に配置する配置自由度（レイアウト自由度）を上げることができる。したがって、この第１実施形態に係る固体撮像装置１Ａによれば、光電変換領域２２での素子の配置自由度を上げることができる。
　また、容量素子Ｃｐが光電変換領域２２で占める占有面積を小さくすることができるため、光電変換領域２２に設けられる画素トランジスタＱ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧ）や転送トランジスタＴＲを微細化することなく、光電変換領域２２の微細化を図ることができる。これにより、光電変換領域２２に設けられる画素トランジスタＱ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧ）及び転送トランジスタＴＲの微細化に伴う特性劣化を抑制しつつ、光電変換領域２２の微細化、即ち画素３の微細化を図ることができる。
　また、容量素子Ｃｐの第１電極４７ｃ及び第２電極５２ｃの各々は、光電変換領域２２の側面部２２ｂで誘電体膜４６ｃを介在して互いに隣り合って設けられている。このため、半導体層２１の厚さ方向（Ｚ方向）に第１電極４７ｃ及び第２電極５２ｃの各々の面積を広げることができ、容量素子Ｃｐの平面サイズを拡張することなく、容量を大きくすることができる。
　また、容量素子Ｃｐの第２電極５２ｃが浮遊拡散領域ＦＤ２と兼用されている。このため、光電変換領域２２の平面サイズを小さくすることができ、画素アレイ部２Ａの平面サイズを大きくすることなく、画素アレイ部２Ａの画素数を増やすくことができる。近年、高解像が可能なイメージセンサが市場で求められており、イメージセンサの高解像化に貢献することができる。
　また、容量素子Ｃｐの第２電極５２ｃが浮遊拡散領域ＦＤ２と兼用されていることから、第２電極５２ｃと浮遊拡散領域ＦＤ２とを電気的に接続する配線を省略することができ、平面視で光電変換領域２２と重畳する多層配線層５５の配線密度を下げることができる。これにより、光電変換領域２２の画素トランジスタＱ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧ）と接続する配線の引き回し自由度を上げることができ、配線の引き回しに起因する、画素トランジスタＱの配置の制約を緩和することができる。
　ここで、通常、イメージセンサでは、ダイナミックレンジの拡大と、低照度特性を良くするために、変換効率切替用のトランジスタ（切替トランジスタＦＤＧ）を設け、低照度時には高変換効率、高照度時には低変換効率として、駆動させることが多い。
　高照度領域において、電荷保持部２６は光電変換部２５からの信号電荷（転送電荷）を受けるため、浮遊拡散領域ＦＤ１，ＦＤ２での拡散容量だけでは少なく、容量を付けることが多い。そのため、容量を増加させるために、配線容量、ＭＯＳ容量、ＭＩＭ容量などを接続することがある。
　この電荷保持部２６でのＦＤ容量により、ダイナミックレンジ性能が決まるため、特にオーバーフロー駆動（ＬＯＦＩＣ）を行う際は、ＦＤ容量は大きいほどよい。
　配線容量は信頼性の観点から、そこまで大きくすることができず、ＭＩＭ部を光電変換領域２２に形成することは、コストや構造面でもデメリットがあるため、ＭＯＳ容量が多く使われてきた。
　しかしながら、従来のＭＯＳ容量はＳｉ表面に絶縁膜を介在して電極を形成しているため、容量を大きくする場合は面積を大きくする必要があった。そのため、画素トランジスタＱのサイズを小さくする必要があり、画素トランジスタＱのサイズを小さくすると、トランジスタ特性のバラツキ悪化や、ランダムノイズなどの特性に影響した。
　これに対し、本技術の容量素子Ｃｐは、平面サイズを拡張することなく、容量を大きくすることができるため、トランジスタ特性のバラツキ悪化や、ランダムノイズなどの特性に影響することなく、ダイナミックレンジの拡大と、低照度特性の改善に有用である。
　≪第１実施形態の変形例≫
　＜変形例１－１＞
　上述の第１実施形態では、容量素子Ｃｐの第１電極４７ｃが、半導体層２１の厚さ方向（Ｚ方向）において、画素間分離領域３１の内外に亘って設けられた場合について説明したが、本技術は上述の第１実施形態に限定されるものではない。
　例えば、図８に示すように、第１電極４７ｃは、画素間分離領域３１に埋め込まれていてもよい。この変形例１－１においても、上述の第１実施形態と同様の効果が得られる。
　＜変形例１－２＞
　また、上述の第１実施形態では、容量素子Ｃｐの誘電体膜４６ｃとして酸化シリコン膜を用いた場合について説明したが、本技術は上述の第１実施形態に限定されるものではない。
　例えば、図９に示すように、容量素子Ｃｐの誘電体膜４６ｃは、画素間分離領域の分離絶縁膜よりも誘電率が高い膜４６ｃ１を含む構成としてもよい。この変形例１－２においても、上述の第１実施形態と同様の効果が得られる。また、この変形例１－２は、上述の第１実施形態と比較して、同一のサイズで容量を大きくすることができる。
　〔第２実施形態〕
　次に、本技術の第２実施形態に係る固体撮像装置１Ｂについて、図１０から図１２を用いて説明する。
　図１０は、本技術の第２実施形態に係る固体撮像装置において、２つの画素ブロックの一構成例を模式的に示す平面図である。
　図１１は、図１０のａ１０－ａ１０切断線に沿った縦断面構造を模式的に示す縦断面図である。
　図１２は、図１０のｂ１０－ｂ１０切断線に沿った縦断面構造を模式的に示す縦断面図である。
　本技術の第２実施形態に係る固体撮像装置１Ｂは、図１０に示す画素ブロック１７Ｂを備えている。この第２実施形態の画素ブロック１７Ｂは、平面視でＸ方向に互いに隣り合って並ぶ２つの画素３（３ｃ，３ｄ）を一単位として含む。図１０では、平面視でＹ方向に並ぶ２つの画素ブロック１７Ｂを例示している。
　図１０に示すように、１つの画素ブロック１７Ｂに含まれる２つの画素３（３ｃ，３ｄ）の各々は、画素間分離領域３１で区画された光電変換領域２２（２２Ｘｃ，２２Ｘｄ）を含む。この第２実施形態の光電変換領域２２（２２Ｘｃ，２２Ｘｄ）は、基本的に上述の第１実施形態の光電変換領域２２と同様の構成になっており、以下の構成が異なっている。
　即ち、この第２実施形態の画素ブロック１７Ｂは、２つの画素３（３ｃ，３ｄ）の各々の光電変換領域２２（２２Ｘｃ，２２Ｘｄ）において、一方の光電変換領域２２Ｘｃにおける素子形成領域４３の平面パターンと、他方の光電変換領域２２Ｘｄにおける素子形成領域４３の平面パターンとが、Ｘ方向に並ぶ画素３ｃと画素３ｄとの間の境界を軸にして反転している。
　そして、２つの画素３（３ｃ，３ｄ）の各々の光電変換領域２２（２２Ｘｃ，２２Ｘｄ）において、一方の光電変換領域２２Ｘｃの容量素子Ｃｐと、他方の光電変換領域２２Ｘｄの容量素子Ｃｐとで第１電極４７ｃを共有している。
　具体的には、図１１に示すように、第１電極４７ｃは、平面視で画素間分離領域３１を介して互いに隣り合う２つの光電変換領域２２（２２Ｘｃ，２２Ｘｄ）において共有され、かつ２つの光電変換領域２２（２２Ｘｃ，２２Ｘｄ）の各々の側面部２２ｂで各々の第２電極５２ｃ（浮遊拡散領域ＦＤ２）と誘電体膜４６ｃを介在して互いに隣り合って（向かい合って）いる。
　また、図１０に示すように、平面視でＹ方向に並ぶ２つの画素ブロック１７Ｂにおいて、一方の画素ブロック１７Ｂの第１電極４７ｃは、画素間分離領域３１を跨いで他方の画素ブロック１７Ｂに引き伸ばされている。そして、図１２に示すように、一方の画素ブロック１７Ｂの第１電極４７ｃは、他方の画素ブロック１７Ｂに含まれる２つ光電変換領域２２（２２Ｘｃ，２２Ｘｄ）の各々の側面部２２ｂにおいて、この２つの光電変換領域２２（２２Ｘｃ，２２Ｘｄ）の各々に設けられた増幅トランジスタＡＭＰの各々の主電極領域５２ａｒと電気的及び機械的に接続されている。そして、図示していないが、第１電極４７ｃには、電源配線線ＶＤＤが電気的に接続されている。
　この第２実施形態に係る固体撮像装置１Ｂにおいても、上述の第１実施形態に係る固体撮像装置１Ａと同様の効果が得られる。
　また、この第２実施形態では、１つの画素ブロック１７Ｂに含まれる２つの画素３（３ｃ，３ｄ）の各々の光電変換領域２２（２２Ｘｃ，２２Ｘｄ）において、一方の光電変換領域２２Ｘｃの容量素子Ｃｐと、他方の光電変換領域２２Ｘｄの容量素子Ｃｐとで第１電極４７ｃを共有している。このため、第１電極４７ｃに接続するコンタクト電極や配線も共有することができ、平面視で画素ブロック１７Ｂと重畳する多層配線層５５の配線密度を小さくすることができる。これにより、光電変換領域２２の画素トランジスタＱと接続する配線の引き回し自由度を上げることができ、配線の引き回しに起因する、画素トランジスタＱの配置の制約を緩和することができる。したがって、この第２実施形態に係る固体撮像装置１Ｂによれば、上述の第１実施形態に係る固体撮像装置１Ａと比較して、光電変換領域２２での画素トランジスタＱの配置自由度を、より一層上げることができる。
　また、この第２実施形態では、平面視でＹ方向に並ぶ２つの画素ブロック１７Ｂにおいて、一方の画素ブロック１７Ｂの第１電極４７ｃは、画素間分離領域３１を跨いで他方の画素ブロック１７Ｂに引き伸ばされている。そして、一方の画素ブロック１７Ｂの第１電極４７ｃは、他方の画素ブロック１７Ｂに含まれる２つ光電変換領域２２（２２Ｘｃ，２２Ｘｄ）の各々の側面部２２ｂにおいて、この２つの光電変換領域２２（２２Ｘｃ，２２Ｘｄ）の各々に設けられた増幅トランジスタＡＭＰの各々の主電極領域５２ａｒと電気的及び機械的に接続されている。そして、第１電極４７ｃには、電源配線ＶＤＤが電気的に接続されている。これにより、増幅トランジスタＡＭＰの主電極領域５２ａｒに接続するコンタクト電極や配線も第１電極４７ｃと接続するコンタクト電極や配線と共有することができるため、上述の第１実施形態に係る固体撮像装置１Ａと比較して、光電変換領域２２での画素トランジスタＱの配置自由度を、更により一層上げることができる。
　なお、この第２実施形態では、第１電極４７ｃを共有する容量素子Ｃｐを２つの容量素子Ｃｐとして説明しているが、第１電極４７ｃを共有する２つの容量素子Ｃｐを１つの容量素子Ｃｐとしてみなすこともできる。
　〔第３実施形態〕
　次に、本技術の第３実施形態に係る固体撮像装置１Ｃについて、図１３及び図１４を用いて説明する。
　図１３は、本技術の第３実施形態に係る固体撮像装置において、２つの画素ブロックの一構成例を模式的に示す平面図である。
　図１４は、図１３のａ１３－ａ１３切断線に沿った縦断面構造を模式的に示す縦断面図である。
　図１３及び図１４に示すように、本技術の第３実施形態に係る固体撮像装置１Ｃは、基本的に上述の第２実施形態に係る固体撮像装置１Ｂと同様の構成になっており、容量素子Ｃｐの第１電極４７ｃの構成が異なっている。
　即ち、図１３及び図１４に示すように、この第３実施形態の第１電極４７ｃは、誘電体膜４６ｃを介在して光電変換領域２２の上面部２２ａ及び側面部２２ｂに亘って設けられている。
　この第３実施形態では、第２電極５２ｃ（遊拡散領域ＦＤ２）が、光電変換領域２２の上面部２２ａ及び側面部２２ｂに亘って設けられている。したがって、この第３実施形態の第１電極４７ｃは、誘電体膜４６ｃを介在して光電変換領域２２の上面部２２ａ及び側面部２２ｂに亘って第２電極５２ｃと隣り合って（向かい合って）いる。
　また、この第３実施形態では、第１電極４７ｃは平面視でＸ方向に並ぶ２つの光電変換領域２２の各々の容量素子Ｃｐで共有されている。したがって、この第３実施形態の第１電極４７ｃは、平面視でＸ方向に並ぶ２つの光電変換領域２２の各々の上面部２２ａ及び側面部２２ｂに亘って設けられていると共に、この２つの光電変換領域２２の各々の第２電極５２ｃと誘電体膜４６ｃを介在して互いに隣り合っている。
　この第３実施形態の第１電極４７ｃは、半導体層２１の第１の面部Ｓ１の外側を平面視で光電変換領域２２及び画素間分離領域３１に亘って延伸し、光電変換領域２２の上面部２２ａでは誘電体膜４６ｃが介在された頭部と、この頭部から画素間分離領域３１側に突出し、かつ光電変換領域２２の側面部２２ｂで第２電極５２ｃ（浮遊拡散領域ＦＤ２）と誘電体膜４６ｃを介在して互いに隣り合う脚部と、を有する。
　この第３実施形態に係る固体撮像装置１Ｃにおいても、上述の第２実施形態に係る固体撮像装置１Ｂと同様の効果が得られる。
　また、この第３実施形態の容量素子Ｃｐは、第１電極４７ｃ及び第２電極５２ｃの各々が光電変換領域２２の上面部２２ａ及び側面部２２ｂに亘って設けられているので、上述の第１及び第２実施形態の容量素子Ｃｐと比較して、容量を大きくすることができる。
　なお、容量素子Ｃｐの第１電極４７ｃを光電変換領域２２の上面部２２ａ及び側面部２２ｂに亘って設ける構成は、上述の第１実施形態の容量素子Ｃｐにおいても適用することができる。
　≪第３実施形態の変形例≫
　＜変形例３－１＞
　上述の第３実施形態では、容量素子Ｃｐの第１電極４７ｃが、誘電体膜４６ｃを介在して光電変換領域２２の上面部２２ａ及び側面部２２ｂに亘って設けられた場合について説明したが、本技術は上述の第１実施形態に限定されるものではない。
　例えば、図１５に示すように、容量素子Ｃｐの第１電極４７ｃは、誘電体膜４６ｃを介在して光電変換領域２２の上面部２２ａ及び２つの側面部２２ｂ，２２ｃの各々に亘って設けてもよい。この変形例３－１の場合、第２電極５２ｃ（浮遊拡散領域ＦＤ２）も、光電変換領域２２の上面部２２ａ及び２つの側面部２２ｂ，２２ｃの各々に亘って設ける。そして、容量素子Ｃｐの第１電極４７ｃは、誘電体膜４６ｃを介在して光電変換領域２２の上面部２２ａ及び２つの側面部２２ｂ，２２ｃの各々に亘って第２電極５２ｃ（浮遊拡散領域ＦＤ２）と互いに隣り合う。光電変換領域２２の側面部（内側側面部）２２ｃは、平面視で光電変換領域２２の側面部（外側側面部）２２ｂとは反対側に位置し、素子間分離領域４１と隣り合っている。
　この変形例３－１においても、上述の第３実施形態と同様の効果が得られる。
　また、この変形例３－１の容量素子Ｃｐは、第１電極４７ｃ及び第２電極５２ｃの各々が光電変換領域２２の上面部２２ａ及び２つの側面部２２ｂ，２２ｃの各々に亘って設けられているので、上述の第３実施形態の容量素子Ｃｐと比較して、容量を大きくすることができる。
　〔第４実施形態〕
　次に、本技術の第４実施形態に係る固体撮像装置１Ｄについて、図１６から図１８を用いて説明する。
　図１６は、本技術の第４実施形態に係る固体撮像装置において、読出し回路の一構成例を示す等価回路図である。
　図１７は、本技術の第４実施形態に係る固体撮像装置において、２つの画素の一構成例を模式的に示す平面図である。
　図１８は、図１７のａ１７－ａ１７切断線に沿った縦断面構造を模式的に示す縦断面図である。
　図１６から図１８に示すように、本技術の第４実施形態に係る固体撮像装置１Ｄは、基本的に上述の第１実施形態に係る固体撮像装置１Ａと同様の構成になっており、以下の構成が異なっている。
　即ち、この第４実施形態の固体撮像装置１Ｄは、上述の第１実施形態の図３に示す光電変換回路１５及び読出し回路１６に替えて、図１６に示す光電変換回路１５Ｄ及び読出し回路１６Ｄを備えている。そして、この第４実施形態では、光電変換領域２２のトランジスタレイアウトが上述の実施形態１と比較して若干異なっている。その他の構成は、概ね第１実施形態と同様である。
　＜光電変換回路及び読出し回路＞
　図１６に示すように、光電変換回路１５Ｄは、これに限定されないが、例えば、光電変換部２５と、この光電変換部２５で光電変換された信号電荷を保持（蓄積）する電荷保持部２６と、この光電変換部２５で光電変換された信号電荷を電荷保持部２６Ｄに転送する転送トランジスタＴＲと、を備えている。光電変換回路１５Ｄは、画素３毎に設けられている。
　読出し回路１６Ｄは、これに限定されないが、画素トランジスタＱとして、例えば、増幅トランジスタＡＭＰと、選択トランジスタＳＥＬと、リセットトランジスタＲＳＴと、２つの切替トランジスタＦＣＧ，ＦＤＧと、を備えている。即ち、この第４実施形態の読出し回路１６Ｄは、５トランジスタ構成になっている。
　ここで、この第４実施形態では、一例として、画素３毎に１つの読出し回路１６Ｄを割り与えた回路構成になっているが、この第４実施形態に限定されるものではない。例えば、２つの画素３を一単位として１つの読出し回路１６Ｄを割り与えた回路構成としてもよく、また、３つ以上の画素３を一単位として１つの読出し回路１６Ｄを割り与えた回路構成としてもよい。
　＜光電変換回路＞
　（光電変換部及び転送トランジスタ）
　図１６に示す光電変換部２５及び転送トランジスタＴＲは、上述の第１実施形態の光電変換部２５及び転送トランジスタＴＲと同様の構成になっているので、この第４実施形態での説明は省略する。
　（電荷保持部）
　電荷保持部２６Ｄは、上述の第１実施形態の電荷保持部２６とは異なり、３つの浮遊拡散領域（フローティングディフュージョン（Floating Diffusion）領域）ＦＤ１、ＦＤ２及びＦＤ３と、容量素子として、ＭＯＳ構造の容量素子Ｃｐ及びＭＩＭ（Metal Insulator Metal）構造の容量素子Ｃｐｍと、を有する。
　浮遊拡散領域ＦＤ１は、上述の第１実施形態と同様に、転送トランジスタＴＲと、切替トランジスタＦＤＧとの間に接続されている。浮遊拡散領域ＦＤ２は、切替トランジスタＦＤＧとＦＣＧとの間に接続されている。浮遊拡散領域ＦＤ３は、切替トランジスタＦＣＧとリセットトランジスタＲＳＴとの間に接続されている。
　容量素子Ｃｐは、上述の第１実施形態と同様に、浮遊拡散領域ＦＤ２に接続されている。容量素子Ｃｐｍは、浮遊拡散領域ＦＤ３に接続されている。
　浮遊拡散領域ＦＤ１は、光電変換部２５から転送トランジスタＴＲを介して転送された信号電荷を一時的に蓄積して保持する。
　浮遊拡散領域ＦＤ２及び容量素子Ｃｐは、切替トランジスタＦＤＧが導通状態（ＯＮ状態）のとき、光電変換部２５から転送トランジスタＴＲを介して転送された信号電荷を一時的に蓄積して保持する。
　浮遊拡散領域ＦＤ３及び容量素子Ｃｐｍは、切替トランジスタＦＤＧ及びＦＣＧの各々が導通状態（ＯＮ状態）のとき、光電変換部２５から転送トランジスタＴＲを介して転送された信号電荷を一時的に蓄積して保持する。
　＜読出し回路＞
　図１６に示すように、読出し回路１６Ｄは、その入力段が電荷保持部２６Ｄの浮遊拡散領域ＦＤ１と電気的に接続されている。そして、この読出し回路１６Ｄは、切替トランジスタＦＤＧが非導通状態（ＯＦＦ状態）のとき、電荷保持部２６の浮遊拡散領域ＦＤ１に保持された信号電荷を読み出す。また、この読出し回路１６Ｄは、切替トランジスタＦＤＧが導通状態（ＯＮ状態）で切替トランジスタＦＣＧが非導通状態（ＯＦＦ状態）のとき、電荷保持部２６の浮遊拡散領域ＦＤ１、ＦＤ２及び容量素子Ｃｐに保持された信号電荷を読み出す。また、の読出し回路１６Ｄは、切替トランジスタＦＤＧ及びＦＣＧの各々が導通状態（ＯＮ状態）のとき、電荷保持部２６の浮遊拡散領域ＦＤ１、ＦＤ２及びＦＤ３と、容量素子Ｃｐ及びＣｐｍとに保持された信号電荷を読み出す。
　そして、読出し回路１６Ｄは、読み出した信号電荷に基づく画素信号を出力する。換言すれば、読出し回路１６Ｄは、光電変換部２５（フォトダイオードＰＤ）で光電変換された信号電荷を、この信号電荷に基づく画素信号に変換して出力する。
　読出し回路１６Ｄに含まれる画素トランジスタＱ（ＡＭＰ，ＲＳＴ，ＳＥＬ，ＦＣＧ，ＦＤＧ）と、光電変換回路１５Ｄに含まれる転送トランジスタＴＲとは、絶縁ゲート型の電界効果トランジスタとして、例えばＭＯＳＦＥＴで構成されている。また、これらの画素トランジスタＱや転送トランジスタＴＲとしては、ＭＩＳＦＥＴでも構わない。
　図１６に示す増幅トランジスタＡＭＰ、選択トランジスタＳＥＬの各々は、上述の第１実施形態と同様に接続されているので、この第４実施形態での説明は省略する。
　図１６に示すリセットトランジスタＲＳＴは、ソース領域が電荷保持部２６Ｄの浮遊拡散領域ＦＤ３及び切替トランジスタＦＣＧのドレイン領域の各々と電気的に接続され、ドレイン領域が電源線ＶＤＤ及び増幅トランジスタＡＭＰのドレイン領域の各々と電気的に接続されている。そして、リセットトランジスタＲＳＴのゲート電極は、図２に示す画素駆動線１０のうちのリセットトランジスタ駆動線と電気的に接続されている。
　図１６に示す切替トランジスタＦＣＧは、ソース領域が電荷保持部２６Ｄの浮遊拡散領域ＦＤ２及び切替トランジスタＦＤＧのドレイン領域の各々と電気的に接続され、ドレイン領域が電荷保持部２６Ｄの浮遊拡散領域ＦＤ３及びリセットトランジスタＲＳＴのドレイン領域の各々と電気的に接続されている。そして、切替トランジスタＦＣＧのゲート電極は、図２に示す画素駆動線１０のうちの第２切替トランジスタ駆動線と電気的に接続されている。
　図１６に示す切替トランジスタＦＤＧは、ソース領域が電荷保持部２６Ｄの浮遊拡散領域ＦＤ１、転送トランジスタＴＲのドレイン領域、及び増幅トランジスタＡＭＰのゲート電極の各々と電気的に接続され、ドレイン領域が電荷保持部２６の浮遊拡散領域ＦＤ２及び切替トランジスタＦＣＧのドレイン領域の各々と電気的に接続されている。そして、切替トランジスタＦＤＧのゲート電極は、図２に示す画素駆動線１０のうちの第１切替トランジスタ駆動線と電気的に接続されている。
　図１６に示す転送トランジスタＴＲは、転送トランジスタＴＲがオン状態となると、光電変換部２５（フォトダイオードＰＤ）で生成された信号電荷を電荷保持部２６Ｄに転送する。
　図１６に示すリセットトランジスタＲＳＴは、リセットトランジスタＲＳＴがオン状態となると、電荷保持部２６Ｄ（ＦＤ１，ＦＤ２，ＦＤ３，Ｃｐ，Ｃｐｍ）の電位（信号電荷）を電源線ＶＤＤの電位にリセットする。
　図１６に示す選択トランジスタＳＥＬは、読出し回路１６からの画素信号の出力タイミングを制御する。
　図１６に示す増幅トランジスタＡＭＰは、画素信号として、電荷保持部２６Ｄに保持された信号電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタＡＭＰは、ソースフォロア型のアンプを構成しており、光電変換部２５（フォトダイオードＰＤ）で生成された信号電荷のレベルに応じた電圧の画素信号を出力するものである。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬがオン状態となると、電荷保持部２６Ｄの電位を増幅し、その電位に応じた電圧を、垂直信号線１１（ＶＳＬ）を介してカラム信号処理回路５に出力する。
　図１６に示す２つの切替トランジスタＦＣＧ及びＦＤＧの各々は、上述の第１実施形態の切替トランジスタＦＤＧと同様に、浮遊拡散領域ＦＤ１，ＦＤ２，ＦＤ３による電荷保持を制御すると共に、増幅トランジスタＡＭＰで増幅される電位に応じた電圧の増倍率を調整する。そして、この２つの切替トランジスタＦＣＧ及びＦＤＧの各々のオン／オフを切り替えることで、上述の第１実施形態の読出し回路１６と同様に、ＦＤ容量Ｃを可変にし、変換効率を切り替えることができる。
　詳細に図示していないが、図１７を参照して説明すると、切替トランジスタＦＣＧは、ゲート絶縁膜を介在して光電変換領域２２の素子形成領域４３に設けられたゲート電極４７ｆと、平面視でゲート電極４７ｆのゲート長方向に互いに離間して光電変換領域２２の素子形成領域４３に設けられ、かつソース領域及びドレイン領域として機能する一対の主電極領域５２ｆｃ及び５２ｒと、を有する。また、切替トランジスタＦＣＧは、平面視でゲート電極４７ｆと重畳する素子形成領域４３（半導体層２１）に設けられたチャネル形成部を更に有する。一対の主電極領域５２ｆ及び５２ｒは、ｎ型の半導体領域で構成され、チャネル形成部はｐ型の半導体領域２３で構成されている。
　詳細に図示していないが、図１７を参照して説明すると、切替トランジスタＦＤＧは、ゲート絶縁膜を介在して光電変換領域２２の素子形成領域４３に設けられたゲート電極４７ｆと、平面視でゲート電極４７ｆのゲート長方向に互いに離間して光電変換領域２２の素子形成領域４３に設けられ、かつソース領域及びドレイン領域として機能する一対の主電極領域５２ｆ及び５２ｆｃと、を有する。また、切替トランジスタＦＤＧは、平面視でゲート電極４７ｆと重畳する素子形成領域４３（半導体層２１）に設けられたチャネル形成部を更に有する。一対の主電極領域５２ｆ及び５２ｆｃは、ｎ型の半導体領域で構成され、チャネル形成部はｐ型の半導体領域２３で構成されている。
　この第４実施形態において、リセットトランジスタＲＳＴと切替トランジスタＦＣＧとは、リセットトランジスタＲＳＴの主電極領域５２ｒと切替トランジスタＦＣＧの主電極領域５２ｒとが共有され、直列に接続されている。また、切替トランジスタＦＣＧと切替トランジスタＦＤＧとは、切替トランジスタＦＣＧの主電極領域５２ｆｃと切替トランジスタＦＤＧの主電極領域５２ｆｃとが共有され、直列に接続されている。即ち、リセットトランジスタＲＳＴ及び２つの切替トランジスタＦＣＧ，ＦＤＧの各々は、直接に接続された状態で光電変換領域２２の素子形成領域４３に設けられている。
　また、この第４実施形態において、浮遊拡散領域ＦＤ１は、切替トランジスタＦＤＧの主電極領域５２ｆと兼用されている。また、浮遊拡散領域ＦＤ２は、切替トランジスタＦＤＧ及びＦＣＧの主電極領域５２ｆｃと兼用されている。また、浮遊拡散領域ＦＤ３は、切替トランジスタＦＣＤＧ及びリセットトランジスタＲＳＴの主電極領域５２ｒと兼用されている。
　＜容量素子Ｃｐ＞
　図１８に示すように、この第４実施形態の容量素子Ｃｐは、上述の第１実施形態と同様に、光電変換領域２２の側面部２２ｂに設けられた誘電体膜４６ｃと、光電変換領域２２の側面部２２ｂと誘電体膜４６ｃを介在して互いに隣り合って（向かい合って）画素間分離領域３１に設けられた第１電極４７ｃと、光電変換領域２２の側面部２２ｂの内側に第１電極４７ｃと互いに隣り合って設けられた第２電極５２ｃと、を有する。
　この第４実施形態の容量素子Ｃｐは、第２電極５２ｃの構成が上述の第１実施形態と異なっている。即ち、上述の第１実施形態の第２電極５２ｃは、図６Ｂに示すように、切替トランジスタＦＤＧの主電極領域５２ｒと兼用されている。これに対し、この第４実施形態の容量素子Ｃｐは、図１８に示すように、リセストランジスタＲＳＴ及び増幅トランジスタＡＭＰの主電極領域５２ａｒと兼用されている。
　そして、図１８に示すように、平面視でＸ方向に互いに隣り合って並ぶ２つの光電変換領域２２（２２Ｘｅ，２２Ｘｆ）において、一方の光電変換領域２２Ｘｅに第２電極５２ｃが設けられた容量素子Ｃｐの第１電極４７ｃは、層間絶縁膜５６に設けられたコンタクト電極５７ｃを介して層間絶縁膜５６上の配線層５８に設けられた配線５８ｃと電気的に接続されている。そして、この配線５８ｃは、層間絶縁膜５６に設けられたコンタクト電極５７ｆｃを介して、他方の光電変換領域２２に設けられた切替トランジスタＦＣＧの主電極領域４７ｆｃと電気的に接続されている。
　＜容量素子Ｃｐｍ＞
　ＭＩＭ構造の容量素子Ｃｐｍは、図示していないが、例えば多層配線層５５に設けられている。このＭＩＭ構造の容量素子Ｃｐｍは、多層配線層５５において、２つの配線層と１つの層間絶縁膜とで構成することができ、大容量化を図ることができる。
　≪第４実施形態の主な効果≫
　この第４実施形態に係る固体撮像装置１Ｄにおいても、上述の第１実施形態に係る固体撮像装置１Ａと同様の効果が得られる。
　また、この第４実施形態では、浮遊拡散領域ＦＤ３にＭＩＭ構造の容量素子Ｃｐｍが接続されており、浮遊拡散領域ＦＤ２において配線容量やＭＩＭ構造の容量素子Ｃｐｍによる高容量まで必要ない場合に有効である。
　〔第５実施形態〕
　≪電子機器への応用例≫
　本技術（本開示に係る技術）は、例えば、デジタルスチルカメラ、デジタルビデオカメラ等の撮像装置、撮像機能を備えた携帯電話機、又は、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
　図１９は、本技術の第４実施形態に係る電子機器（例えば、カメラ）の概略構成を示す図である。
　図１９に示すように、電子機器１００は、固体撮像装置１０１と、光学レンズ１０２と、シャッタ装置１０３と、駆動回路１０４と、信号処理回路１０５とを備えている。この電子機器１００は、固体撮像装置１０１として、本技術の第１から第４実施形態に係る固体撮像装置１Ａ～１Ｄを電子機器（例えばカメラ）に用いた場合の実施形態を示す。
　光学レンズ１０２は、被写体からの像光（入射光１０６）を固体撮像装置１０１の撮像面上に結像させる。これにより、固体撮像装置１０１内に一定期間にわたって信号電荷が蓄積される。シャッタ装置１０３は、固体撮像装置１０１への光照射期間及び遮光期間を制御する。駆動回路１０４は、固体撮像装置１０１の転送動作及びシャッタ装置１０３のシャッタ動作を制御する駆動信号を供給する。駆動回路１０４から供給される駆動信号（タイミング信号）により、固体撮像装置１０１の電荷転送を行なう。信号処理回路１０５は、固体撮像装置１０１から出力される信号（画素信号（画像信号）に各種信号処理を行う。信号処理が行われた映像信号は、メモリ等の記憶媒体に記憶され、或いはモニタに出力される。
　このような構成により、固体撮像装置１０１において、画素３の微細化が図られているため、第１１実施形態の電子機器１００の画質性能の向上を図ることができる。
　なお、上述の実施形態の固体撮像装置を適用できる電子機器１００としては、カメラに限られるものではなく、他の電子機器にも適用することができる。例えば、携帯電話機やタブレット端末等のモバイル機器向けカメラモジュール等の撮像装置に適用してもよい。
　また、本技術は、上述したイメージセンサとしての固体撮像装置の他、ＴｏＦ（Time of Flight）センサと呼称され、距離を測定する測定する測距センサなども含む光検出装置全般に適用することができる。測距センサは、物体に向かって照射光を発光し、その照射光が物体の表面で反射されて返ってくる反射光を検出し、照射光が発光されてから反射光が受光されるまでの飛行時間に基づいて物体までの距離を算出するセンサである。この測距センサにおいても、上述した画素トランジスタを採用することができる。
　なお、本技術は、以下のような構成としてもよい。
（１）
　厚さ方向において互いに反対側に位置する第１の面部及び第２の面部を有し、かつ厚さ方向に延伸する分離領域で区画された光電変換領域を有する半導体層を備え、
　前記光電変換領域は、
　前記半導体層の前記第１の面部側に位置する上面部と、
　前記分離領域側に位置する側面部と、
　前記上面部側に設けられた画素トランジスタと、
　前記上面部側に設けられ、かつ光電変換部で光電変換された信号電荷を保持する浮遊拡散領域と、
　前記浮遊拡散領域に接続された容量素子と、
　を有し、
　前記容量素子は、
　前記光電変換領域の前記側面部と誘電体膜を介在して互いに隣り合って前記分離領域に設けられた第１電極と、
　前記光電変換領域の前記側面部の内側に前記第１電極と隣り合って設けられた第２電極とを有する、光検出装置。
（２）
　前記浮遊拡散領域は、前記光電変換領域の前記上面部及び前記側面部に亘って設けられ、
　前記第２電極は、前記浮遊拡散領域と兼用されている、上記（１）に記載の光検出装置。
（３）
　前記第１電極は、前記分離領域の内外に亘って設けられている、上記（１）又は（２）に記載の光検出装置。
（４）
　前記第１電極は、前記分離領域に埋め込まれている、上記（１）又は（２）に記載の光検出装置。
（５）
　前記第１電極は、前記誘電体膜を介在して前記光電変換領域の前記上面部及び前記側面部に沿って設けられている、上記（１）又は（２）に記載の光検出装置。
（６）
　第１電極は、平面視で前記分離領域を介して互いに隣り合う２つの前記光電変換領域において共有され、かつ２つの前記光電変換領域の各々の前記第２電極と前記誘電体膜を介在して互いに隣り合っている、上記（１）から（５）の何れかに記載の光検出装置。
（７）
　平面視で前記分離領域を介して互いに隣り合う２つの前記光電変換領域において、一方の前記光電変換領域の前記第２電極と隣り合う前記第１電極は、他方の前記光電変換領域に設けられた前記画素トランジスタの主電極領域と、他方の前記光電変換領域の前記側面部で接続されている、上記（１）から（５）の何れかに記載の光検出装置。
（８）
　前記分離領域は、前記半導体層に設けられた掘り込み部と、前記掘り込み部に埋め込まれた分離絶縁膜と、を有し、
　前記誘電体膜は、前記分離絶縁膜よりも誘電率が高い膜を含む、上記（１）から（７）の何れかに記載の光検出装置。
（９）
　光検出装置と、
　被写体からの像光を前記光検出装置の撮像面上に結像させる光学レンズと、
　前記光検出装置から出力される信号に信号処理を行う信号処理回路と、
　を備え、
　前記光検出装置は、
　厚さ方向において互いに反対側に位置する第１の面部及び第２の面部を有し、かつ厚さ方向に延伸する分離領域で区画された光電変換領域を有する半導体層を備え、
　前記光電変換領域は、
　前記半導体層の前記第１の面部側に位置する上面部と、
　前記分離領域側に位置する側面部と、
　前記上面部側に設けられた画素トランジスタと、
　前記上面部側に設けられ、かつ光電変換部で光電変換された信号電荷を保持する浮遊拡散領域と、
　前記浮遊拡散領域に接続された容量素子と、
　を備え、
　前記容量素子は、
　前記光電変換領域の前記側面部と誘電体膜を介在して互いに隣り合って前記分離領域に設けられた第１電極と、
　前記光電変換領域の前記側面部の内側に前記第１電極と隣り合って設けられた第２電極とを有する、電子機器。
　本技術の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本技術が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本技術の範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
　１Ａ，１Ｂ，１Ｃ，１Ｄ…固体撮像装置
　２…半導体チップ
　２Ａ…画素アレイ部
　２Ｂ…周辺部
　３…画素
　４…垂直駆動回路
　５…カラム信号処理回路
　６…水平駆動回路
　７…出力回路
　８…制御回路
　１０…画素駆動線
　１１…垂直信号線
　１２…水平信号線
　１３…ロジック回路
　１４…ボンディングパッド
　１５…光電変換回路
　１６…読出し回路（画素回路）
　２１…半導体層
　２２…光電変換領域
　２２ａ…上面部
　２２ｂ…側面部
　２３…ｐ型の半導体領域
　２４…ｎ型の半導体領域
　２５…光電変換部
　２６…電荷保持部
　３１…画素間分離領域（分離領域）
　３１ｂ１…第１縦部分
　３１ｂ２…第２縦部分
　３１ｂｚ…段差部
　３１ｘ…第１平面部分
　３１ｙ…第２平面部分
　３１ｚ１…第１縦部分
　３１ｚ２…第２縦部分
　３３…掘り込み部
　３４…分離絶縁膜
　４１…素子間分離領域（フィールド分離領域）
　４２ａ…浅溝部
　４２ｂ…分離絶縁膜
　４３…素子形成領域（活性領域）
　４６…ゲート絶縁膜
　４６ｃ…誘電体膜
　４７…電極膜
　４７ａ，４７ｒ，４７ｓ，４７ｔ…ゲート電極
　４７ｔ１…頭部
　４７ｔ２…脚部
　４７ｃ…第１電極
　５１…掘り込み部
　５２ａｓ，５２ａｓ，５２ｒ，５２ｓ…主電極領域
　５２ｃ…第２電極
　５２ｃ１…第１部分
　５２ｃ２…第２部分
　５３ｆ，５３ｒ，５３ｓ…チャネル形成部
　５５…多層配線層
　５６…層間絶縁膜
　５７…第１層目の配線層
　５７ａ，５７ｆ，５７ｒ，５７ｓ，５７ｔ…コンタクト電極
　５８ａ，５８ｒ，５８ｓ，５８ｔ…配線
　６１…平坦化膜
　６３…光学フィルタ
　６４…マイクロレンズ
　１００…電子機器
　１０１…固体撮像装置
　１０２…光学レンズ（光学系）
　１０３…シャッタ装置
　１０４…駆動回路
　１０５…信号処理回路
　ＡＭＰ…増幅トランジスタ
　ＦＤ１，ＦＤ２…ｎ型の浮遊拡散領域
　ＦＣＧ，ＦＤＧ…切替トランジスタ
　Ｑ…画素トランジスタ
　ＲＳＴ…リセットトランジスタ
　ＳＥＬ…選択トランジスタ
　Ｓ１　…１の面部
　Ｓ２…第２の面部
　ＴＲ…転送トランジスタ
　ＷＣ…給電用コンタクト領域

Claims (9)

  1. 　厚さ方向において互いに反対側に位置する第１の面部及び第２の面部を有し、かつ厚さ方向に延伸する分離領域で区画された光電変換領域を有する半導体層を備え、
    　前記光電変換領域は、
    　前記半導体層の前記第１の面部側に位置する上面部と、
    　前記分離領域側に位置する側面部と、
    　前記上面部側に設けられた画素トランジスタと、
    　前記上面部側に設けられ、かつ光電変換部で光電変換された信号電荷を保持する浮遊拡散領域と、
    　前記浮遊拡散領域に接続された容量素子と、
    　を有し、
    　前記容量素子は、
    　前記光電変換領域の前記側面部と誘電体膜を介在して互いに隣り合って前記分離領域に設けられた第１電極と、
    　前記光電変換領域の前記側面部の内側に前記第１電極と隣り合って設けられた第２電極とを有する、光検出装置。
  2. 　前記浮遊拡散領域は、前記光電変換領域の前記上面部及び前記側面部に亘って設けられ、
    　前記第２電極は、前記浮遊拡散領域と兼用されている、請求項１に記載の光検出装置。
  3. 　前記第１電極は、前記分離領域の内外に亘って設けられている、請求項１に記載の光検出装置。
  4. 　前記第１電極は、前記分離領域に埋め込まれている、請求項１に記載の光検出装置。
  5. 　前記第１電極は、前記誘電体膜を介在して前記光電変換領域の前記上面部及び前記側面部に沿って設けられている、請求項１に記載の光検出装置。
  6. 　第１電極は、平面視で前記分離領域を介して互いに隣り合う２つの前記光電変換領域において共有され、かつ２つの前記光電変換領域の各々の前記第２電極と前記誘電体膜を介在して互いに隣り合っている、請求項１に記載の光検出装置。
  7. 　平面視で前記分離領域を介して互いに隣り合う２つの前記光電変換領域において、一方の前記光電変換領域の前記第２電極と隣り合う前記第１電極は、他方の前記光電変換領域に設けられた前記画素トランジスタの主電極領域と、他方の前記光電変換領域の前記側面部で接続されている、請求項１に記載の光検出装置。
  8. 　前記分離領域は、前記半導体層に設けられた掘り込み部と、前記掘り込み部に埋め込まれた分離絶縁膜と、を有し、
    　前記誘電体膜は、前記分離絶縁膜よりも誘電率が高い膜を含む、請求項１に記載の光検出装置。
  9. 　光検出装置と、
    　被写体からの像光を前記光検出装置の撮像面上に結像させる光学レンズと、
    　前記光検出装置から出力される信号に信号処理を行う信号処理回路と、
    　を備え、
    　前記光検出装置は、
    　厚さ方向において互いに反対側に位置する第１の面部及び第２の面部を有し、かつ厚さ方向に延伸する分離領域で区画された光電変換領域を有する半導体層を備え、
    　前記光電変換領域は、
    　前記半導体層の前記第１の面部側に位置する上面部と、
    　前記分離領域側に位置する側面部と、
    　前記上面部側に設けられた画素トランジスタと、
    　前記上面部側に設けられ、かつ光電変換部で光電変換された信号電荷を保持する浮遊拡散領域と、
    　前記浮遊拡散領域に接続された容量素子と、
    　を備え、
    　前記容量素子は、
    　前記光電変換領域の前記側面部と誘電体膜を介在して互いに隣り合って前記分離領域に設けられた第１電極と、
    　前記光電変換領域の前記側面部の内側に前記第１電極と隣り合って設けられた第２電極とを有する、電子機器。
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