WO2025004564A1 - 光検出装置及び電子機器 - Google Patents

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智彦 河村
洋一 江尻
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    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment

Definitions

  • This technology (the technology disclosed herein) relates to photodetection devices and electronic devices, and in particular to technology that is effective when applied to photodetection devices in which pixel transistors are provided in the photoelectric conversion region and electronic devices equipped with such devices.
  • the purpose of this technology is to provide a technology that can increase the freedom of placement of active elements in the photoelectric conversion region.
  • 5B is an enlarged schematic longitudinal sectional view of a portion of FIG. 5A.
  • 4B is a longitudinal sectional view showing a schematic enlarged view of a portion of the longitudinal sectional structure taken along the b4-b4 cutting line in FIG. 4A.
  • 4B is a longitudinal sectional view showing a schematic enlarged view of a portion of the longitudinal sectional structure taken along the c4-c4 cutting line in FIG. 4A.
  • 4B is a longitudinal sectional view showing a schematic enlarged view of a portion of the longitudinal sectional structure taken along the d4-d4 cutting line in FIG. 4A.
  • 4B is a diagram (a longitudinal cross-sectional view taken along the same position as the a4-a4 cutting line in FIG.
  • FIG. 10 is a diagram (a vertical cross-sectional view taken along the same position as the a4-a4 cutting line in FIG. 4A) showing a step subsequent to the step in FIG. 9;
  • 11 is a diagram (a vertical cross-sectional view taken along the same position as the a4-a4 cutting line in FIG. 4A) showing a step subsequent to the step in FIG. 10;
  • FIG. 12 is a diagram (a vertical cross-sectional view taken along the same position as the a4-a4 cutting line in FIG. 4A) showing a process subsequent to FIG. 11.
  • FIG. 13 is a diagram (a vertical cross-sectional view taken along the same position as the a4-a4 cutting line in FIG. 4A) showing a process subsequent to FIG. 12.
  • 14 is a diagram (a vertical cross-sectional view taken along the same position as the b4-b4 cutting line in FIG. 4A) showing a process subsequent to FIG. 13.
  • 15 is a diagram (a vertical cross-sectional view taken along the same position as the b4-b4 cutting line in FIG. 4A) showing a process subsequent to FIG. 14.
  • 16 is a diagram (a vertical cross-sectional view taken along the same position as the a4-a4 cutting line in FIG. 4A) showing a process subsequent to FIG. 15.
  • 17 is a diagram (a vertical cross-sectional view taken along the same line a4-a4 in FIG. 4A) showing a process subsequent to FIG. 16.
  • 17 is a diagram (a vertical cross-sectional view taken along the same position as the b4-b4 cutting line in FIG. 4A) showing a process subsequent to FIG. 16.
  • 17B is a diagram (a vertical cross-sectional view taken along the same line a4-a4 in FIG. 4A) showing a process subsequent to FIG. 17A.
  • 17B (a longitudinal cross-sectional view taken along the same line b4-b4 in FIG. 4A).
  • FIG. 11 is a longitudinal sectional view illustrating a schematic view of a portion of a longitudinal sectional structure of a solid-state imaging device according to a second embodiment of the present technology.
  • FIG. 13 is a plan view illustrating a schematic configuration example of one pixel block in a solid-state imaging device according to a third embodiment of the present technology.
  • FIG. 20 is a longitudinal sectional view showing a schematic diagram of a portion of the longitudinal sectional structure taken along the a20-a20 cutting line in FIG. 13 is a plan view illustrating a part of a vertical cross-sectional structure of a solid-state imaging device according to a fourth embodiment of the present technology.
  • FIG. 13 is a plan view illustrating a schematic configuration example of two pixel blocks in a solid-state imaging device according to a fifth embodiment of the present technology.
  • FIG. 24 is a longitudinal sectional view showing a schematic enlarged view of a portion of the longitudinal sectional structure taken along the a23-a23 cutting line in FIG. 23.
  • 13 is a plan view illustrating a schematic configuration example of two pixel blocks in a solid-state imaging device according to a sixth embodiment of the present technology.
  • FIG. 26 is a longitudinal sectional view showing a schematic enlarged view of a portion of the longitudinal sectional structure taken along the a25-a25 cutting line in FIG. 25.
  • 26 is a longitudinal sectional view showing a schematic enlarged view of a portion of the longitudinal sectional structure taken along the b25-b25 cutting line in FIG. 25.
  • 26 is a longitudinal sectional view showing a schematic enlarged view of a portion of the longitudinal sectional structure taken along the c25-c25 line in FIG. 25.
  • 26 is a longitudinal sectional view showing a schematic enlarged view of a portion of the longitudinal sectional structure taken along the d25-d25 line in FIG. 25.
  • 13 is an equivalent circuit diagram showing a configuration example of a pixel and a pixel circuit in a solid-state imaging device according to a seventh embodiment of the present technology.
  • FIG. 1 is an equivalent circuit diagram showing a configuration example of a pixel and a pixel circuit in a solid-state imaging device according to a seventh embodiment of the present technology.
  • FIG. 34 is a longitudinal sectional view showing a schematic enlarged view of a portion of the longitudinal sectional structure taken along the a34-a34 cutting line in FIG.
  • FIG. 23 is a longitudinal cross-sectional view of a main portion that illustrates a modified example 8-1 according to an eighth embodiment of the present technology.
  • FIG. 23 is a longitudinal cross-sectional view of a main portion that illustrates a modified example 8-2 according to the eighth embodiment of the present technology.
  • FIG. 23 is a longitudinal cross-sectional view of a main portion that illustrates a modified example 8-3 according to the eighth embodiment of the present technology.
  • FIG. 23 is a longitudinal cross-sectional view of a main portion that illustrates a modified example 8-4 according to the eighth embodiment of the present technology.
  • FIG. 23 is a longitudinal cross-sectional view of a main portion that illustrates a modified example 8-5 according to the eighth embodiment of the present technology.
  • FIG. 23 is a longitudinal cross-sectional view of a main portion that illustrates a modified example 8-6 according to the eighth embodiment of the present technology.
  • FIG. 23 is a longitudinal cross-sectional view of a main portion that illustrates a modified example 8-7 according to the eighth embodiment of the present technology.
  • 13 is a plan view illustrating a schematic configuration example of two pixel blocks in a solid-state imaging device according to a ninth embodiment of the present technology.
  • FIG. 44 is a longitudinal sectional view showing a schematic longitudinal sectional structure taken along the a43-a43 cutting line in FIG.
  • FIG. 16 is a plan view illustrating a schematic configuration example of two pixel blocks in a solid-state imaging device according to a tenth embodiment of the present technology.
  • FIG. 46 is a longitudinal sectional view showing a schematic longitudinal sectional structure taken along the a45-a45 cutting line in FIG. 45.
  • FIG. 23 is a diagram showing a configuration example of an electronic device according to an eleventh embodiment of the present technology.
  • up and down and other directions in the following explanation are merely for the convenience of explanation and do not limit the technical ideas of this technology. For example, if an object is rotated 90 degrees and observed, up and down are converted into left and right and read, and of course, if it is rotated 180 degrees and observed, up and down are read inverted.
  • a first direction and a second direction mutually orthogonal in the same plane are defined as an X direction and a Y direction, respectively, and a third direction perpendicular to each of the first direction and the second direction is defined as a Z direction.
  • the thickness direction of a semiconductor layer 21 described later will be described as the Z direction.
  • the term "planar view” refers to a view from a direction along the thickness direction of the semiconductor layer 21 described later.
  • the term “thickness direction of the semiconductor layer” refers to a direction representing the thickness of the semiconductor layer 21.
  • CMOS complementary metal oxide semiconductor
  • the solid-state imaging device 1A is mainly composed of a semiconductor chip 2 having a rectangular two-dimensional planar shape when viewed in a plane. That is, the solid-state imaging device 1A is mounted on the semiconductor chip 2, and the semiconductor chip 2 can be regarded as the solid-state imaging device 1A. As shown in Fig. 1, the solid-state imaging device 1A according to the first embodiment of the present technology is mainly composed of a semiconductor chip 2 having a rectangular two-dimensional planar shape when viewed in a plane. That is, the solid-state imaging device 1A is mounted on the semiconductor chip 2, and the semiconductor chip 2 can be regarded as the solid-state imaging device 1A. As shown in Fig.
  • this solid-state imaging device 1A (101) takes in image light (incident light 106) from a subject via an optical lens 102, converts the amount of incident light 106 imaged on an imaging surface into an electrical signal on a pixel-by-pixel basis, and outputs the electrical signal as a pixel signal.
  • the semiconductor chip 2 on which the solid-state imaging device 1A is mounted has, in a two-dimensional plane including mutually orthogonal X and Y directions, a square pixel array section 2A provided in the center, and a peripheral section 2B provided outside the pixel array section 2A so as to surround the pixel array section 2A.
  • the semiconductor chip 2 is formed by dicing a semiconductor wafer including a semiconductor layer 21 described below into chip formation regions. Therefore, the configuration of the solid-state imaging device 1A described below is generally the same in the wafer state before the semiconductor wafer is diced. In other words, this technology can be applied in the state of a semiconductor chip and in the state of a semiconductor wafer.
  • the pixel array section 2A is a light receiving surface that receives light collected by, for example, an optical lens (optical system) 102 shown in FIG. 47.
  • a plurality of pixels 3 (sensor pixels) are arranged in a matrix on a two-dimensional plane including the X direction and the Y direction.
  • the pixels 3 are repeatedly arranged in each of the X direction and the Y direction that are mutually orthogonal within the two-dimensional plane.
  • a plurality of bonding pads 14 are arranged in the peripheral portion 2B.
  • Each of the plurality of bonding pads 14 is arranged, for example, along each of the four sides of the semiconductor chip 2 in a two-dimensional plane.
  • Each of the plurality of bonding pads 14 functions as an input/output terminal that electrically connects the semiconductor chip 2 to an external device.
  • the semiconductor chip 2 includes a logic circuit 13 shown in Fig. 2.
  • the logic circuit 13 includes a vertical drive circuit 4, a column signal processing circuit 5, a horizontal drive circuit 6, an output circuit 7, and a control circuit 8.
  • the logic circuit 13 is configured of a CMOS (Complementary MOS) circuit having, as field effect transistors, for example, n-channel conductivity type MOSFETs (Metal Oxide Semiconductor Field Effect Transistors) and p-channel conductivity type MOSFETs.
  • CMOS Complementary MOS
  • the vertical drive circuit 4 shown in FIG. 2 is composed of, for example, a shift register.
  • the vertical drive circuit 4 sequentially selects the desired pixel drive lines 10, supplies pulses to the selected pixel drive lines 10 for driving the pixels 3, and drives each pixel 3 row by row. That is, the vertical drive circuit 4 sequentially selects and scans each pixel 3 in the pixel array section 2A vertically row by row, and supplies pixel signals from the pixels 3 based on signal charges generated by the photoelectric conversion section of each pixel 3 according to the amount of light received to the column signal processing circuit 5 via the vertical signal line 11.
  • the column signal processing circuit 5 shown in FIG. 2 is arranged, for example, for each column of pixels 3, and performs signal processing such as noise removal for each pixel column on signals output from one row of pixels 3.
  • the column signal processing circuit 5 performs signal processing such as CDS (Correlated Double Sampling) and AD (Analog-to-Digital) conversion to remove pixel-specific fixed pattern noise.
  • the horizontal drive circuit 6 shown in FIG. 2 is composed of, for example, a shift register.
  • the horizontal drive circuit 6 sequentially outputs horizontal scanning pulses to the column signal processing circuits 5, thereby selecting each of the column signal processing circuits 5 in turn, and causing each of the column signal processing circuits 5 to output a pixel signal that has been subjected to signal processing to the horizontal signal line 12.
  • the output circuit 7 shown in FIG. 2 processes and outputs pixel signals sequentially supplied from each of the column signal processing circuits 5 through the horizontal signal line 12.
  • the signal processing may include buffering, black level adjustment, column variation correction, various types of digital signal processing, etc.
  • the control circuit 8 shown in FIG. 2 generates clock signals and control signals that serve as the basis for the operation of the vertical drive circuit 4, column signal processing circuit 5, horizontal drive circuit 6, etc., based on the vertical synchronization signal, horizontal synchronization signal, and master clock signal. The control circuit 8 then outputs the generated clock signals and control signals to the vertical drive circuit 4, column signal processing circuit 5, horizontal drive circuit 6, etc.
  • the semiconductor chip 2 includes a pixel block 15 and a pixel circuit (readout circuit) 16 shown in FIG.
  • the pixel block 15 includes a plurality of pixels 3.
  • the pixel block 15 of the first embodiment includes, for example, two pixels 3 (3a, 3b) arranged adjacent to each other in the X direction in a plan view as one unit, although this is not limited thereto.
  • Fig. 3 mainly illustrates one pixel block 15, and
  • Fig. 4A mainly illustrates two pixel blocks 15 arranged adjacent to each other in the Y direction, but the pixel blocks 15 are repeatedly arranged in each of the X direction and the Y direction to form the pixel array unit 2A shown in Fig. 1.
  • the semiconductor chip 2 further includes a multi-layer wiring layer 55 provided on the first surface S1 side of the semiconductor layer 21.
  • the semiconductor chip 2 further includes a planarization film 61, an optical filter 63, and a microlens (on-chip lens) 64 provided in this order from the second surface S2 side of the semiconductor layer 21.
  • the p-type semiconductor region 23 is provided over a wide area in the photoelectric conversion region 22, extending across the first surface portion S1 side and the second surface portion S2 side of the semiconductor layer 21.
  • the p-type semiconductor region 23 contacts the inter-pixel isolation region 31 along the depth direction (Z direction) of the semiconductor layer 21.
  • the floating diffusion region FD is provided in the p-type semiconductor region 23 on the first surface portion S1 side of the semiconductor layer 21 (the upper surface portion 22a side of the photoelectric conversion region 22).
  • the floating diffusion region FD overlaps with the n-type semiconductor region 24 in a plan view, and is separated from the n-type semiconductor region 24 in the thickness direction (Z direction) of the semiconductor layer 21. That is, the p-type semiconductor region 23 is provided between the floating diffusion region FD and the n-type semiconductor region 24.
  • the floating diffusion region FD also serves as a main electrode region 52r of the reset transistor RST described later, and is composed of an n-type semiconductor region.
  • the element isolation region 41 is provided in a surface layer portion on the upper surface portion 22a side of the photoelectric conversion region 22, i.e., a surface layer portion on the first surface portion S1 side of the semiconductor layer 21.
  • the element isolation region 41 has, but is not limited to, an STI (Shallow Trench Isolation) structure in which an isolation insulating film 42b is embedded inside a shallow groove portion 42a recessed from the first surface portion S1 to the second surface portion S2 side of the semiconductor layer 21, for example.
  • STI Shallow Trench Isolation
  • the inter-element isolation region 41 has an island-like planar pattern that is separated from the inter-pixel isolation region 31 except for a portion when viewed from above, and defines the element formation region 43 together with the inter-pixel isolation region 31.
  • the element formation region 43 is provided in the surface layer on the upper surface 22a side of the photoelectric conversion region 22, i.e., the surface layer on the first surface S1 side of the semiconductor layer 21.
  • the element formation region 43 is partitioned by the inter-element isolation region 41 and the inter-pixel isolation region 31, and has a planar pattern extending in a ribbon shape along the four sides of the photoelectric conversion region 22 in a planar view.
  • the planar pattern of the element formation region 43 is different for the two pixels 3a, 3b included in the pixel block 15. That is, as shown in FIG. 4B, for the two pixels 3a, 3b included in the pixel block 15, the planar pattern of the element formation region 43 in one pixel 3a and the planar pattern of the element formation region 43 in the other pixel 3b are inverted about the boundary between the pixels 3a and 3b aligned in the X direction.
  • the p-type power supply contact region WC is provided on the corner side between two sides of the photoelectric conversion region 22 in a plan view.
  • the p-type power supply contact region WC is provided on the surface layer portion on the upper surface portion 22a side of the photoelectric conversion region 22, i.e., the surface layer portion on the first surface portion S1 side of the semiconductor layer 21.
  • the p-type power supply contact region WC is provided in an island-shaped power supply region partitioned by the inter-element isolation region 41 and the inter-pixel isolation region 31 on the upper surface portion 22a side of the photoelectric conversion region 22.
  • a first reference potential of, for example, 0 V is applied to this p-type power supply contact region WC during operation as a reference potential within the semiconductor chip 2 (within the solid-state imaging device 1A), and the potential is fixed to this first reference potential.
  • the transfer transistor TR is provided on the first surface S1 side of the semiconductor layer 21, that is, on the upper surface 22a side of the photoelectric conversion region 22.
  • the transfer transistor TR has a gate electrode 47t provided on the upper surface 22a side of the photoelectric conversion region 22 across the inside and outside of the photoelectric conversion region 22, and a gate insulating film 46 provided between the gate electrode 47t and the semiconductor layer 21.
  • the transfer transistor TR further has an n-type semiconductor region 24 functioning as a source region, an n-type floating diffusion region FD functioning as a drain region, and a p-type semiconductor region 23 functioning as a channel formation portion.
  • the transfer transistor TR is, for example, configured as a vertical type, but is not limited thereto.
  • the gate electrode 47t of the transfer transistor TR has a head 47t1 provided on the outside of the first surface portion S1 of the semiconductor layer 21 with the gate insulating film 46 interposed therebetween, and a leg 47r2 protruding from the head 47t1 into the semiconductor layer 21 and adjacent to the semiconductor layer 21 with the gate insulating film 46 interposed therebetween.
  • the gate electrode 47t of the first embodiment is configured, for example, to have a T-shaped vertical cross section in which the width of the leg 47t2 is narrower than the width of the head 47t1 , although this is not limited thereto.
  • a leg portion 47t2 of the gate electrode 47t is provided in the recessed portion 45a of the semiconductor layer 21 with the gate insulating film 46 interposed therebetween, and the tip of the leg portion 47t2 extends into the n-type semiconductor region 24 with being insulated and isolated.
  • a plurality of pixel transistors Q (AMP, SEL, RST) included in the pixel circuit 16 are provided in the element formation region 43. At least one of the plurality of pixel transistors Q has a gate electrode provided in the inter-pixel isolation region 31.
  • the gate electrodes 47s and 47r of the selection transistor SEL and the reset transistor RST are provided in the inter-pixel isolation region 31.
  • the amplifier transistor AMP has a gate electrode 47a provided on the upper surface portion 22a side of the photoelectric conversion region 22 (the first surface portion S1 side of the semiconductor layer 21) so as to overlap with the element formation region 43 (semiconductor layer 21) in a planar view, and a gate insulating film 46 interposed between the gate electrode 47a and the element formation region 43.
  • the amplifier transistor AMP further has a pair of main electrode regions 52as and 52ar provided in the element formation region 43 on both sides in the gate length direction of the gate electrode 47a and functioning as a source region and a drain region.
  • the amplifier transistor AMP further has a channel formation portion 53a (see FIG.
  • the pair of main electrode regions 52as and 52ar are separated from each other via the channel formation portion 53a.
  • the pair of main electrode regions 52 as and 52 ar are formed of n-type semiconductor regions provided in the element formation region 43
  • the channel formation portion 53 a is formed of a p-type semiconductor region 23 provided in the element formation region 43 .
  • the reset transistor RST is provided on the inter-pixel isolation region 31 side between two photoelectric conversion regions 22 included in the pixel block 15.
  • the reset transistor RST has a gate electrode 47r provided in the inter-pixel isolation region 31 adjacent to each other with the first side portion 22b of the photoelectric conversion region 22 and the gate insulating film 46 interposed therebetween, and a pair of main electrode regions 52r and 52ar provided on the upper surface portion 22a of the photoelectric conversion region 22 spaced apart from each other in the gate length direction of the gate electrode 47r in a plan view and functioning as a source region and a drain region.
  • the reset transistor RST further has a channel formation portion 53r provided in the element formation region 43 (semiconductor layer 21) adjacent to the gate electrode 47r in a plan view.
  • the pair of main electrode regions 52r and 52ar are formed of n-type semiconductor regions, and the channel formation portion 53r is formed of a p-type semiconductor region 23.
  • the gate electrode 47r of the reset transistor RST is not limited to this first embodiment, but may be selectively provided in the inter-pixel isolation region 31 and embedded in the inter-pixel isolation region 31, for example.
  • the reset transistor RST and the amplifying transistor AMP share the main electrode region 52as of the reset transistor RST and the main electrode region 52as of the amplifying transistor AMP, and are provided in series connection in the element formation region 43.
  • the reset transistor RST has a pair of main electrode regions 52r and 52ar, of which one main electrode region 52r is also used as the floating diffusion region FD.
  • the reset transistor RST is shared by two pixels 3a and 3b (two photoelectric conversion regions 22) included in the pixel block 15.
  • the gate electrode 47r of the reset transistor RST is adjacent to the first side portion 22b of each of the two photoelectric conversion regions 22 adjacent to each other in a planar view, with the gate insulating film 46 interposed between them. That is, the reset transistor RST of this first embodiment has a gate electrode 47r provided in the inter-pixel isolation region 31 between the two photoelectric conversion regions 22 adjacent to each other in a planar view, and a pair of main electrode regions 52r, 52ar and a channel formation portion 53r provided in each of the two photoelectric conversion regions 22 adjacent to each other in a planar view.
  • the selection transistor SEL is provided on the opposite side of the photoelectric conversion region 22 from the reset transistor TST side in a plan view.
  • the selection transistor SEL has a gate electrode 47s provided in the inter-pixel isolation region 31 adjacent to the first side portion 22b of the photoelectric conversion region 22 with the gate insulating film 46 interposed therebetween, and a pair of main electrode regions 52s and 52as provided on the upper surface portion 22a of the photoelectric conversion region 22 spaced apart from each other in the gate length direction of the gate electrode 47s in a plan view and functioning as a source region and a drain region.
  • the selection transistor SEL further has a channel formation portion 53s provided in the element formation region 43 (semiconductor layer 21) adjacent to the gate electrode 47s in a plan view.
  • the pair of main electrode regions 52s and 52as are formed of n-type semiconductor regions, and the channel formation portion 53s is formed of a p-type semiconductor region 23.
  • the gate electrode 47s of the selection transistor SEL is not limited to this first embodiment, but may be selectively provided in the inter-pixel isolation region 31 and embedded in the inter-pixel isolation region 31, for example.
  • the selection transistor SEL and the amplification transistor AMP share the main electrode region 52as of the selection transistor SEL and the main electrode region 52as of the amplification transistor AMP, and are provided in the element formation region 43 in a series connection.
  • the selection transistor SEL in two pixel blocks 15 aligned in the X direction, the selection transistor SEL is shared by the pixel 3a of one pixel block 15 and the pixel 3b of the other pixel block 15.
  • the selection transistor SEL in the two pixel blocks 15 aligned in the X direction, the selection transistor SEL is shared by the pixel circuit 16a assigned to the pixel 3a of one pixel block 15 and the pixel circuit 16b assigned to the pixel 3b of the other pixel block 15.
  • the select transistor SEL has a gate electrode 47s adjacent to each of the first side portions 22b of the two photoelectric conversion regions 22 adjacent to each other in a planar view, with the gate insulating film 46 interposed therebetween.
  • the select transistor SEL of the first embodiment has a gate electrode 47s provided in an inter-pixel isolation region 31 between the two photoelectric conversion regions 22 adjacent to each other in a planar view, and a pair of main electrode regions 52s, 52as and a channel formation portion 53s provided in each of the two photoelectric conversion regions 22 adjacent to each other in a planar view.
  • the channel formation portions 53r, 53s of the reset transistor RST and the select transistor SEL are formed of the semiconductor layer 21 between the first side portion 22b and the second side portion 22c of the photoelectric conversion region 22. That is, the reset transistor TRS and the select transistor SEL each have the channel formation portions 53r, 53s between the first side portion 22b and the second side portion 22c of the photoelectric conversion region 22. In other words, the reset transistor RST and the select transistor SEL each have the channel formation portions 53r, 53s in the semiconductor layer 21 between the pixel isolation region 31 and the device isolation region 41.
  • the thickness of the channel formation portions 53r, 53s in a plan view can be reduced by reducing the distance between the pixel isolation region 31 and the device isolation region 41.
  • the thickness of the channel formation portions 53r, 53s is preferably less than 100 nm.
  • the gate electrodes 47a, 47s, 47r, and 47t of the amplification transistor AMP, the selection transistor SEL, the reset transistor RST, and the transfer transistor TR are each made of, for example, a polycrystalline silicon film (doped polysilicon film) doped with an impurity that reduces the resistance value.
  • Each of the reset transistor RST and the selection transistor SEL can be configured as an enhancement type (normally off type) in which a drain current flows by applying a gate voltage equal to or higher than a threshold voltage to the gate electrodes 47r and 47s. Also, each of the reset transistor RST and the selection transistor SEL can be configured as a depression type (normally on type) in which a drain current flows even if no voltage is applied to the gate electrodes 47r and 47s. In this first embodiment, the transistors are configured as, for example, an enhancement type, although this is not limited thereto.
  • a channel (inversion layer) electrically connecting a pair of main electrode regions 52r (52s) and 52ar (52as) is formed (induced) in the channel formation portions 53r and 53s by a voltage applied to the gate electrodes 47r and 47s, and a current (drain current) flows from the drain region side (e.g., the main electrode region 52r, 52s side) through the channel of the channel formation portions 53r and 53s to the source region side (e.g., the main electrode region 52ar, 52as side).
  • the amplification transistor AMP is also configured as, for example, an enhancement type.
  • the photoelectric conversion region 22 has a first side portion 22b on the inter-pixel isolation region 31 side and a second side portion 22c located on the opposite side to the first side portion 22b and adjacent to the inter-element isolation region 41.
  • the reset transistor RST and the select transistor SEL each have a channel formation portion 53r, 53s between the first side portion 22b and the second side portion 22c of the photoelectric conversion region 22. Therefore, the thickness of the channel formation portion 53r, 53s in the planar direction can be easily adjusted by the distance between the inter-pixel isolation region 31 and the inter-element isolation region 41, and the channel formation portion 53r, 53s can be thinned (thinned).
  • the inter-pixel isolation region 31 of the first embodiment described above is composed of one vertical portion that extends linearly across the first surface portion S1 side and the second surface portion S2 side of the semiconductor layer 21.
  • the gate electrodes 47r, 47s of the reset transistor RST and the selection transistor SEL are embedded in the first vertical portion 31b1 of the inter-pixel isolation region 31B.
  • the gate electrodes 47r, 47s are adjacent to the first side portion 22b of the photoelectric conversion region 22 with the gate insulating film 46 interposed therebetween.
  • the solid-state imaging device 1C of the third embodiment of the present technology is basically configured in the same manner as the solid-state imaging device 1A of the first embodiment described above, except for the configurations of the gate electrodes of the reset transistor RST and the selection transistor SEL.
  • the reset transistor RST and the select transistor SEL of this third embodiment have gate electrodes 71r and 71s instead of the gate electrodes 47r and 47s shown in Figures 4B and 5B of the first embodiment described above.
  • the other configurations are generally similar to those of the first embodiment.
  • the gate electrode 71r of the reset transistor RST is provided across the upper surface portion 22a and the first side surface portion 22b of the photoelectric conversion region 22, with the gate insulating film 46 interposed therebetween.
  • the gate electrode 71r has a head 71r1 extending across the photoelectric conversion region 22 and the inter-pixel isolation region 31 in a plan view outside the first surface portion S1 of the semiconductor layer 21, and a leg portion 71r2 protruding from the head 71r1 toward the inter-pixel isolation region 31 and adjacent to the first side surface portion 22b of the photoelectric conversion region 22 with the gate insulating film 46 interposed therebetween.
  • the gate insulating film 46 is provided between the head 71r1 and an upper surface portion 22a of the photoelectric conversion region 22.
  • the gate electrode 71s of the selection transistor SEL is also provided across the upper surface portion 22a and the first side surface portion 22b of the photoelectric conversion region 22 with the gate insulating film 46 interposed therebetween.
  • the gate electrode 71s has a head 71s1 extending across the photoelectric conversion region 22 and the inter-pixel isolation region 31 in a plan view outside the first surface portion S1 of the semiconductor layer 21 , and a leg portion 71s2 protruding from the head 71s1 toward the inter-pixel isolation region 31 and adjacent to the first side surface portion 22b of the photoelectric conversion region 22 with the gate insulating film 46 interposed therebetween.
  • the gate insulating film 46 is also provided between the head 71s1 and an upper surface portion 22a of the photoelectric conversion region 22.
  • the solid-state imaging device 1C according to the third embodiment also provides the same effects as the solid-state imaging device 1A according to the first embodiment described above.
  • the gate electrodes 71r, 71s of the reset transistor RST and the select transistor SEL in the third embodiment are provided across the upper surface portion 22a and the first side surface portion 22b of the photoelectric conversion region 22 with the gate insulating film 46 interposed therebetween, so that the gate width Wg of the gate electrodes 71r, 71s can be made wider than in the first embodiment.
  • the solid-state imaging device 1D of the fourth embodiment of the present technology is basically configured in the same manner as the solid-state imaging device 1A of the first embodiment described above, except for the configurations of the gate electrodes of the reset transistor RST and the selection transistor SEL.
  • the reset transistor RST and the select transistor SEL of the fourth embodiment have gate electrodes 72r and 72s instead of the gate electrodes 47r and 47s shown in FIG. 4B and FIG. 5B of the first embodiment described above.
  • the other configurations are generally similar to those of the first embodiment.
  • the gate electrode 72r of the reset transistor RST is provided across the upper surface portion 22a, the first side surface portion 22b, and the second side surface portion 22c of the photoelectric conversion region 22, with the gate insulating film 46 interposed therebetween.
  • the gate electrode 72r has a head 72r1 located outside the first surface portion S1 of the semiconductor layer 21 and extending across the inter-pixel isolation region 31 and the inter-element isolation region 41 across the upper surface portion 22a (element formation region 43) of the photoelectric conversion region 22 in a plan view, a first leg portion 72r2 protruding from the head 72r1 toward the inter-pixel isolation region 31 and adjacent to the first side surface portion 22b of the photoelectric conversion region 22 with the gate insulating film 46 interposed therebetween, and a second leg portion 72r3 protruding from the head 72r1 toward the inter-element isolation region 41 and adjacent to the second side surface portion 22c of the photoelectric conversion region 22 with the gate insulating film 46 interposed therebetween.
  • the gate insulating film 46 is provided between the head 72r1 and the upper surface portion 22a of the photoelectric conversion region 22. Also in the fourth embodiment, the reset transistor RST is shared by two pixels 3a and 3b arranged adjacent to each other in the X direction, so that the gate electrode 72r has one head portion 72r1 and two second leg portions 72r3 .
  • the gate electrode 72s of the select transistor SEL is provided across the upper surface portion 22a, the first side surface portion 22b, and the second side surface portion 22c of the photoelectric conversion region 22 with the gate insulating film 46 interposed therebetween.
  • the gate electrode 72s has a head 72s1 that is provided outside the first surface portion S1 of the semiconductor layer 21 and extends across the inter-pixel isolation region 31 and the inter-element isolation region 41 across the upper surface portion 22a of the photoelectric conversion region 22 in a plan view, a first leg 72s2 that protrudes from the head 72s1 toward the inter-pixel isolation region 31 and is adjacent to the first side surface portion 22b of the photoelectric conversion region 22 with the gate insulating film 46 interposed therebetween, and a second leg 72r3 that protrudes from the head 72sr1 toward the inter-element isolation region 41 and is adjacent to the second side surface portion 22c of the photoelectric conversion region 22 with the gate insulating film 46 interposed therebetween.
  • the gate insulating film 46 is provided between the head 72r1 and the upper surface portion 22a of the photoelectric conversion region 22. Also in this fourth embodiment, in two pixel blocks 15 arranged adjacent to each other in the X direction, the pixel 3 b of one pixel block 15 and the pixel 3 a of the other pixel block 15 share the selection transistor SEL, and therefore the gate electrode 72 s also has one head 72 s 1 and two second leg portions 72 s 3 .
  • the solid-state imaging device 1D according to the fourth embodiment also provides the same effects as the solid-state imaging device 1A according to the first embodiment described above.
  • the gate electrodes 72r, 72s of the reset transistor RST and the select transistor SEL in this fourth embodiment are provided across the upper surface portion 22a, the first side surface portion 22b, and the second side surface portion 22c of the photoelectric conversion region 22 with the gate insulating film 46 interposed therebetween, so that the gate width Wg of the gate electrodes 72r, 72s can be made wider than in the third embodiment.
  • the solid-state imaging device 1E of the fifth embodiment of the present technology is basically configured in the same manner as the solid-state imaging device 1A of the first embodiment described above, except for the configuration of the amplification transistor AMP.
  • the amplification transistor AMP of the fifth embodiment has a gate electrode 47a provided in the inter-pixel isolation region 31 between two photoelectric conversion regions 22 adjacent to each other in the Y direction in a plan view.
  • the amplification transistor AMP of the fifth embodiment has a gate electrode 47a provided in the inter-pixel isolation region 31 adjacent to the first side portion 22b of the photoelectric conversion region 22 with the gate insulating film 46 interposed therebetween, and a pair of main electrode regions 52as and 52ar provided on the upper surface portion 22a of the photoelectric conversion region 22 spaced apart from each other in the gate length direction of the gate electrode 47a in a plan view, and functioning as a source region and a drain region.
  • the amplification transistor AMP further has a channel formation portion 53a provided in the element formation region 43 (semiconductor layer 21) adjacent to the gate electrode 47a in a plan view.
  • the pair of main electrode regions 52as and 52ar are formed of n-type semiconductor regions, and the channel formation portion 53r is formed of a p-type semiconductor region 23.
  • the solid-state imaging device 1E according to the fifth embodiment also provides the same effects as the solid-state imaging device 1A according to the first embodiment described above.
  • the gate electrode 47a is connected to the floating diffusion region FD so as to be adjacent to each other in a plan view. This allows the gate electrode 47a and the floating diffusion region FD to be electrically connected over the shortest distance, and reduces the wiring capacitance added to the floating diffusion region FD compared to when the gate electrode 47a and the floating diffusion region FD are electrically connected via wiring in the multilayer wiring layer 55. This allows the conversion efficiency to be increased and random noise to be reduced.
  • the solid-state imaging device 1F according to the sixth embodiment of the present technology has a configuration basically similar to that of the solid-state imaging device 1A according to the first embodiment described above, but differs in the configuration of the amplifying transistor AMP.
  • the solid-state imaging device 1F according to the sixth embodiment of the present technology further includes relay conductor parts 74a and 74b provided in the inter-pixel isolation region 31.
  • the amplification transistor AMP of the sixth embodiment includes a gate electrode 73a instead of the gate electrode 47a of the first embodiment shown in Fig. 4A and 7.
  • the other configurations are generally similar to those of the first embodiment.
  • the amplification transistor AMP provided in one of the photoelectric conversion regions 22 has a gate electrode 73a that is provided across the upper surface portion 22a of one of the photoelectric conversion regions 22 and the inter-pixel isolation region 31 in a plan view, and is electrically and mechanically connected to the floating diffusion region FD provided in the other photoelectric conversion region 22 at the first side portion 22b of the other photoelectric conversion region 22.
  • the gate electrode 73a of the amplification transistor AMP has a head 73a1 extending across one photoelectric conversion region 22 and the inter-pixel isolation region 31 in a plan view outside the first surface portion S1 of the semiconductor layer 21, and a relay protrusion 73a3 protruding from the head 73a1 toward the inter-pixel isolation region 31 and electrically and mechanically connected to the floating diffusion region FD of the other photoelectric conversion region 22 at the first side surface portion 22b of the other photoelectric conversion region 22.
  • a gate insulating film 46 is interposed between the head 73a1 and the upper surface portion 22a of the one photoelectric conversion region 22.
  • the relay protrusion 73a3 is embedded in the inter-pixel isolation region 31.
  • the relay conductor 74a is provided in the inter-pixel separation region 31 between two photoelectric conversion regions 22 included in one pixel block 15.
  • the relay conductor 74a is electrically and mechanically connected to the main electrode region 52ar of the amplifier transistor AMP in one of the two photoelectric conversion regions 22 included in one pixel block 15 at the first side surface portion 22b of one of the photoelectric conversion regions 22, and is also electrically and mechanically connected to the main electrode region 52ar of the amplifier transistor AMP in the other photoelectric conversion region 22 at the first side surface portion 22b of the other photoelectric conversion region 22.
  • the relay conductor 74a is electrically and mechanically connected to the main electrode region 52ar of each of the two amplifier transistors AMP adjacent to each other across the inter-pixel separation region 31 at the first side surface portion 22b of each of the two photoelectric conversion regions 22 adjacent to each other in a plan view.
  • the relay conductor portion 74a is embedded in the inter-pixel isolation region 31, penetrates the inter-pixel isolation region 31 in the X direction, and is connected to the first side portion 22b of each of the two photoelectric conversion regions 22 included in one pixel block 15.
  • the relay conductor portion 74a is electrically connected to the wiring 58ar provided in the wiring layer 58 on the inter-layer insulating film 56 via the contact electrode 57ar provided in the inter-layer insulating film 56.
  • the relay conductor 74b is provided in the inter-pixel separation region 31 between two pixel blocks 15 arranged adjacent to each other in the X direction.
  • the relay conductor 74b is electrically and mechanically connected to the power supply contact region WC of one photoelectric conversion region 22 at the first side portion 22b of one photoelectric conversion region 22 in two adjacent photoelectric conversion regions 22 in the two pixel blocks 15 arranged in the X direction, and is electrically and mechanically connected to the power supply contact region WC of the other photoelectric conversion region 22 at the first side portion 22b of the other photoelectric conversion region 22.
  • the relay conductor 74b is electrically and mechanically connected to two power supply contact regions WC adjacent to each other across the inter-pixel separation region 31 at the first side portion 22b of each of the two photoelectric conversion regions 22 adjacent to each other in a plan view.
  • the relay conductor portion 74b is not shown in detail, but referring to FIG. 28, it is embedded in the inter-pixel isolation region 31, like the relay conductor portion 74a, and penetrates the inter-pixel isolation region 31 in the X direction, and is connected to the first side portion 22b of each of the two photoelectric conversion regions 22 adjacent to each other with the inter-pixel isolation region 31 in between. And, like the relay conductor portion 74a, the relay conductor portion 74b is electrically connected to the wiring 58wc provided in the wiring layer 58 on the inter-layer insulating film 56 via the contact electrode 57wc provided in the inter-layer insulating film 56. A reference potential of, for example, 0V is supplied from the wiring 58wc through the contact electrode 57wc to the relay conductor portion 74b.
  • Each of the relay conductors 74a and 74b is made of, for example, a polycrystalline silicon film into which an impurity that reduces the resistance value has been introduced. Although a metal film may be used for each of the relay conductors 74a and 74b, it is preferable to use a polycrystalline silicon film in consideration of the difference in thermal expansion coefficient between the inter-pixel isolation region 31 and the semiconductor layer 21.
  • the amplification transistor AMP of the sixth embodiment has a gate electrode 73a that is provided across the upper surface portion 22a and the inter-pixel isolation region 31 of one of the two photoelectric conversion regions 22 arranged in the Y direction via the inter-pixel isolation region 31 in a plan view, and is electrically and mechanically connected to the floating diffusion region FD of the other photoelectric conversion region 22 at the first side portion 22b of the other photoelectric conversion region 22.
  • the gate electrode 73a of the amplification transistor AMP it is not necessary to electrically connect the gate electrode 73a of the amplification transistor AMP to the floating diffusion region FD by wiring of the multi-layer wiring layer 55, and the wiring density of the multi-layer wiring layer 55 that overlaps with the photoelectric conversion region 22 in a plan view can be reduced.
  • This can increase the degree of freedom in routing the wiring that connects to the pixel transistor Q of the photoelectric conversion region 22, and can ease the constraints on the arrangement of the pixel transistor Q caused by the wiring. Therefore, according to the solid-state imaging device 1F of the sixth embodiment, the degree of freedom in the arrangement of the pixel transistor Q in the photoelectric conversion region 22 can be increased.
  • the solid-state imaging device 1F also includes a relay conductor 74a provided in the inter-pixel separation region 31 between two photoelectric conversion regions 22 arranged in the X direction of one pixel block 15.
  • the relay conductor 74a is electrically and mechanically connected to the main electrode region 52ar of the amplifier transistor AMP in one of the two photoelectric conversion regions 22 included in one pixel block 15 at the first side portion 22b of one photoelectric conversion region 22, and is electrically and mechanically connected to the main electrode region 52ar of the amplifier transistor AMP in the other photoelectric conversion region 22 at the first side portion 22b of the other photoelectric conversion region 22.
  • the solid-state imaging device 1F also includes a relay conductor 74b provided in the inter-pixel separation region 31 between two pixel blocks 15 arranged adjacent to each other in the X direction.
  • the relay conductor 74b is electrically and mechanically connected to the power supply contact region WC of one photoelectric conversion region 22 at the first side portion 22b of one photoelectric conversion region 22 in two adjacent photoelectric conversion regions 22 in two pixel blocks 15 arranged in the X direction, and is electrically and mechanically connected to the power supply contact region WC of the other photoelectric conversion region 22 at the first side portion 22b of the other photoelectric conversion region 22.
  • the solid-state imaging device 1G of the seventh embodiment of the present technology is basically configured in the same manner as the solid-state imaging device 1A of the first embodiment described above, with the following differences in configuration.
  • the solid-state imaging device 1G of the seventh embodiment has a pixel circuit 16G shown in FIG. 30 instead of the pixel circuit 16 shown in FIG. 3 of the first embodiment described above.
  • the transistor layout of the photoelectric conversion region 22 is slightly different from that of the first embodiment described above.
  • the other configurations are generally similar to those of the first embodiment.
  • pixel circuit 16G has a circuit configuration in which a switching transistor FDG is newly added to the configuration of pixel circuit 16 described above. That is, pixel circuit 16G includes an amplification transistor AMP, a selection transistor SEL, a reset transistor RST, and a switching transistor FDG as a pixel transistor Q.
  • the source region of the switching transistor FDG is electrically connected to the gate electrode and floating diffusion region FD of the amplification transistor AMP, and the drain region is electrically connected to the source region of the reset transistor RST.
  • the gate electrode of the switching transistor FDG is electrically connected to the switching transistor drive line of the pixel drive line 10 shown in FIG. 2. This switching transistor FDG controls charge retention by the floating diffusion region FD, and adjusts the voltage multiplication factor according to the potential amplified by the amplification transistor AMP.
  • the switching transistor FDG has a gate electrode 47f provided in the inter-pixel isolation region 31 between two photoelectric conversion regions 22 adjacent to each other in the Y direction in plan view.
  • the switching transistor FDG has a gate electrode 47f provided in the inter-pixel isolation region 31 adjacent to the first side portion 22b of the photoelectric conversion region 22 with the gate insulating film 46 interposed therebetween, and a pair of main electrode regions 52f and 52r provided on the upper surface portion 22a of the photoelectric conversion region 22 spaced apart from each other in the gate length direction of the gate electrode 47f in a plan view and functioning as a source region and a drain region.
  • the switching transistor FDG further has a channel formation portion 53f provided in the element formation region 43 (semiconductor layer 21) adjacent to the gate electrode 47f in a plan view.
  • the pair of main electrode regions 52f and 52r are formed of n-type semiconductor regions, and the channel formation portion 53f is formed of a p-type semiconductor region 23.
  • the switching transistor FDG is used to switch the conversion efficiency.
  • the FD capacitance C of the floating diffusion region FD needs to be large so that the voltage V when converted to a voltage by the amplifier transistor AMP does not become too large (in other words, to become small).
  • the switching transistor FDG when the switching transistor FDG is turned on, the gate capacitance of the switching transistor FDG increases, so the overall FD capacitance C becomes large.
  • the switching transistor FDG when the switching transistor FDG is turned off, the overall FD capacitance C becomes small. In this way, by switching the switching transistor FDG on and off, the FD capacitance C can be made variable and the conversion efficiency can be changed.
  • the floating diffusion region FD is also used as the main electrode region 52f of the switching transistor FDG.
  • the reset transistor RST and the switching transistor FDG share the main electrode region 52r of the reset transistor RST and the main electrode region 52r of the switching transistor FDG, and are connected in series.
  • the solid-state imaging device 1G according to the seventh embodiment also provides the same effects as the solid-state imaging device 1A according to the first embodiment described above.
  • the gate electrodes 47f, 47r, and 47s of the switching transistor FDG, reset transistor RST, and selection transistor SEL are provided in the inter-pixel isolation region 31 as the pixel transistors Q included in the pixel circuit 16G.
  • the gate electrode of at least one of the pixel transistors Q included in the pixel circuit 16G may be provided in the inter-pixel isolation region 31.
  • the solid-state imaging device 1H of the eighth embodiment of the present technology is basically configured in the same manner as the solid-state imaging device 1A of the first embodiment described above, with the following differences in configuration.
  • FIG. 41 is a longitudinal cross-sectional view of a main portion that is a schematic diagram illustrating a modified example 8-6 according to the eighth embodiment of the present technology.
  • This modification is a combination of the impurity concentration distribution technique of the modification 8-1 shown in Fig. 36 and the channel width widening technique of the modification 8-3 shown in Fig. 38.
  • This modification 8-6 can obtain the effects of each of the above-mentioned modifications 8-1 and 8-3.
  • the parasitic capacitance adding technique of variant 8-2 shown in FIG. 37 can be combined with the channel width widening technique of variant 8-3 shown in FIG. 38 and the floating diffusion region connection technique of variant 8-4 shown in FIG. 39.
  • a solid-state imaging device 1I according to a ninth embodiment of the present technology includes a pixel block 15I shown in Fig. 43.
  • the pixel block 15I according to the ninth embodiment mainly includes two pixels 3 ( 3a1 , 3b1 ) arranged adjacent to each other in the Y direction as one unit.
  • Each of the two pixels 3 ( 3a1 , 3b1 ) included in one pixel block 15I includes a photoelectric conversion region 22 ( 22X3 , 22X4 ) partitioned by an inter-pixel isolation region 31.
  • the photoelectric conversion region 22 ( 22X3 , 22X4 ) of the ninth embodiment is basically configured similarly to the photoelectric conversion region 22 of the eighth embodiment described above, with the following differences.
  • the photoelectric conversion regions 22 ( 22X3 , 22X4 ) of the ninth embodiment are different from the photoelectric conversion region 22 of the eighth embodiment in the transistor layout and the planar shape of the element formation region 43.
  • the planar pattern of the element formation region 43 in one photoelectric conversion region 22X3 and the planar pattern of the element formation region 43 in the other photoelectric conversion region 22X4 are inverted about the boundary between pixels 3a1 and 3b1 aligned in the Y direction.
  • the element formation region 43 is provided with an amplification transistor AMP, a selection transistor SEL, and a switching transistor FDG as pixel transistors, but does not include the switching transistor FCG shown in Fig. 34 of the eighth embodiment.
  • the configuration of the amplification transistor AMP is slightly different from that of the eighth embodiment.
  • the amplification transistor AMP in the ninth embodiment is shared by two photoelectric conversion regions 22 ( 22X3 , 22X4 ) included in one pixel block 15I, in other words, shared by two pixels 3 ( 3a1 , 3b1 ) included in one pixel block 15I.
  • the amplification transistor AMP of the ninth embodiment has a gate electrode 75a that is electrically and mechanically connected to the floating diffusion region FD of one photoelectric conversion region 22X3 at a first side portion 22b of the one photoelectric conversion region 22X3 in two photoelectric conversion regions 22 ( 22X3 , 22X4 ) included in one pixel block 15I, and that is electrically and mechanically connected to the floating diffusion region FD of the other photoelectric conversion region 22X4 at the side portion 22b of the other photoelectric conversion region 22X4 .
  • the gate electrode 75a of the amplification transistor AMP in this ninth embodiment has a head portion 75a1 extending outside the first surface portion S1 of the semiconductor layer 21 across the photoelectric conversion region 22 and the inter-pixel isolation region 31, and a relay connection portion 75a3 protruding from this head portion 75a1 into the inter-pixel isolation region 31 and electrically and mechanically connected to each of the first side portions 22b of two adjacent photoelectric conversion regions 22 ( 22X3 , 22X4 ) that are positioned across the inter-pixel isolation region 31 in a planar view.
  • the solid-state imaging device 1I according to the ninth embodiment also provides the same effects as the solid-state imaging device 1H according to the eighth embodiment described above.
  • FIG. 45 is a plan view illustrating a schematic configuration example of two pixel blocks in a solid-state imaging device according to the tenth embodiment of the present technology.
  • FIG. FIG. 46 is a vertical cross-sectional view showing a schematic vertical cross-sectional structure taken along the line a45-a45 in FIG.
  • a solid-state imaging device 1J according to a tenth embodiment of the present technology includes a pixel block 15J shown in Fig. 45.
  • the pixel block 15J according to the tenth embodiment mainly includes two pixels 3 ( 3a2 , 3b2 ) arranged adjacent to each other in the Y direction as one unit.
  • Each of the two pixels 3 ( 3a2 , 3b2 ) included in one pixel block 15J includes a photoelectric conversion region 22 ( 22X5 , 22X6 ) partitioned by an inter-pixel isolation region 31.
  • the photoelectric conversion region 22 ( 22X5 , 22X6 ) of the tenth embodiment is basically configured similarly to the photoelectric conversion region 22 of the eighth embodiment described above, with the following differences.
  • the photoelectric conversion regions 22 ( 22X5 , 22X6 ) of the tenth embodiment are different from the photoelectric conversion region 22 of the eighth embodiment in the transistor layout and the planar shape of the element formation region 43.
  • the planar pattern of the element formation region 43 in one photoelectric conversion region 22X5 and the planar pattern of the element formation region 43 in the other photoelectric conversion region 22X6 are inverted about the boundary between pixels 3a2 and 3b2 aligned in the Y direction.
  • the element formation region 43 is provided with an amplification transistor AMP, a selection transistor SEL, and a switching transistor FDG as pixel transistors, but does not include the switching transistor FCG shown in Fig. 34 of the eighth embodiment.
  • the configuration of the amplification transistor AMP is slightly different from that of the eighth embodiment.
  • the amplification transistor AMP in the tenth embodiment is shared by two photoelectric conversion regions 22 ( 22X5 , 22X6 ) included in one pixel block 15J, in other words, shared by two pixels 3 ( 3a2 , 3b2 ) included in one pixel block 15J.
  • the amplification transistor AMP of the tenth embodiment has a gate electrode 75a that is electrically and mechanically connected to the floating diffusion region FD of one photoelectric conversion region 22X5 at the top surface portion 22a and first side surface portion 22b of one photoelectric conversion region 22X5 in two photoelectric conversion regions 22 ( 22X5 , 22X6 ) included in one pixel block 15J, and that is electrically and mechanically connected to the floating diffusion region FD of the other photoelectric conversion region 22X6 at the top surface portion 22a and first side surface portion 22b of the other photoelectric conversion region 22X6.
  • the gate electrode 75a of the amplification transistor AMP in the tenth embodiment has a head portion 75a1 extending outside the first surface portion S1 of the semiconductor layer 21 across the photoelectric conversion region 22 and the inter-pixel isolation region 31, and a relay connection portion 75a3 protruding from this head portion 75a1 into the inter-pixel isolation region 31 and electrically and mechanically connected to each of the upper surface portions 22a and first side surface portions 22b of two adjacent photoelectric conversion regions 22 ( 22X5 , 22X6 ) that are positioned across the inter-pixel isolation region 31 in a planar view.
  • the solid-state imaging device 1J according to the tenth embodiment also provides the same effects as the solid-state imaging device 1H according to the eighth embodiment described above, and can achieve low resistance as in the modification example 8-4 described above.
  • the present technology can be applied to various electronic devices, such as imaging devices such as digital still cameras and digital video cameras, mobile phones with imaging functions, or other devices with imaging functions.
  • FIG. 47 is a diagram showing the schematic configuration of an electronic device (e.g., a camera) according to a fourth embodiment of the present technology.
  • an electronic device e.g., a camera
  • electronic device 100 includes solid-state imaging device 101, optical lens 102, shutter device 103, drive circuit 104, and signal processing circuit 105.
  • This electronic device 100 shows an embodiment in which solid-state imaging device 1A according to the first embodiment of the present technology is used as solid-state imaging device 101 in an electronic device (e.g., a camera).
  • the optical lens 102 focuses image light (incident light 106) from the subject on the imaging surface of the solid-state imaging device 101. This causes signal charge to accumulate in the solid-state imaging device 101 for a certain period of time.
  • the shutter device 103 controls the light irradiation period and light blocking period for the solid-state imaging device 101.
  • the drive circuit 104 supplies a drive signal that controls the transfer operation of the solid-state imaging device 101 and the shutter operation of the shutter device 103.
  • the drive signal (timing signal) supplied from the drive circuit 104 transfers charge in the solid-state imaging device 101.
  • the signal processing circuit 105 performs various signal processing on the signal (pixel signal (image signal)) output from the solid-state imaging device 101.
  • the video signal that has undergone signal processing is stored in a storage medium such as a memory, or output to a monitor.
  • This configuration improves the mutual conductance (gm) of the transfer transistor TR in the solid-state imaging device 101, thereby improving the image quality performance of the electronic device 100 of the 11th embodiment.
  • the electronic device 100 to which the solid-state imaging device of the above-described embodiment can be applied is not limited to a camera, but can also be applied to other electronic devices.
  • the solid-state imaging device may be applied to an imaging device such as a camera module for mobile devices such as mobile phones and tablet terminals.
  • this technology can be applied to all light detection devices, including not only the solid-state imaging devices that serve as image sensors described above, but also distance measurement sensors known as ToF (Time of Flight) sensors that measure distance.
  • Distance measurement sensors emit light toward an object, detect the light that is reflected back from the surface of the object, and calculate the distance to the object based on the flight time from when the light is emitted to when the reflected light is received.
  • the pixel transistors described above can also be used in these distance measurement sensors.
  • the present technology may be configured as follows. (1) a semiconductor layer having a first surface portion and a second surface portion positioned on opposite sides in a thickness direction; a photoelectric conversion region provided in the semiconductor layer and partitioned by a separation region extending in a thickness direction of the semiconductor layer; Equipped with The photoelectric conversion region is an upper surface portion located on the first surface portion side of the semiconductor layer and a first side surface portion located on the isolation region side; a transfer transistor provided on the upper surface side and configured to transfer the signal charge photoelectrically converted by the photoelectric conversion unit to a charge storage unit; A plurality of pixel transistors provided on the upper surface side; Equipped with At least one pixel transistor of the plurality of pixel transistors has a gate electrode provided in the isolation region adjacent to the first side portion of the photoelectric conversion region with a gate insulating film interposed therebetween.
  • the photodetection device according to claim 1, wherein at least one of the plurality of pixel transistors further includes a pair of main electrode regions spaced apart from each other in a gate length direction of the gate electrode in a planar view and provided on the upper surface side of the photoelectric conversion region.
  • the gate electrode is a head portion extending across the photoelectric conversion region and the separation region in a plan view outside the first surface portion of the semiconductor layer; a leg portion protruding from the head portion toward the isolation region and adjacent to the first side portion of the photoelectric conversion region with the gate insulating film interposed therebetween;
  • the photoelectric conversion region further includes an inter-element isolation region provided on the upper surface portion side, and a second side surface portion located on the opposite side to the first side surface portion in a plan view and adjacent to the inter-element isolation region,
  • the gate electrode is a head portion extending across the isolation region and the inter-element isolation region in a plan view on an outer side of the first surface portion of the semiconductor layer; a first leg portion that protrudes from the head portion toward the isolation region and is adjacent to the first side portion of the photoelectric conversion region with the gate insulating film interposed therebetween; a second leg portion that protrudes from the head portion toward the element isolation region and is adjacent to the second side portion of the photoelectric conversion region with the gate insulating film interposed therebetween;
  • the optical detection device according to (6) above, (8) The photodetector according to claim 6, wherein at least one of the plurality of pixel transistors has a channel forming portion between the first side portion and the second side portion of the photoelectric conversion region.
  • the separation region includes a first vertical portion provided on the first surface side of the semiconductor layer, and a second vertical portion extending from the first vertical portion toward the second surface side of the semiconductor layer and having a width narrower than a width of the first vertical portion;
  • the separation region includes a first vertical portion provided on the first surface side of the semiconductor layer, and a second vertical portion extending from the first vertical portion toward the second surface side of the semiconductor layer and having a width narrower than a width of the first vertical portion;
  • the photoelectric conversion device further includes a relay conductor portion provided in the separation region between two of the photoelectric conversion regions adjacent to each other in a plan view, The photodetector device described in (1) above, wherein the relay conductor portion is connected to a semiconductor region provided in each of the two photoelectric conversion regions at the first side portion of each of the two photoelectric conversion regions adjacent to each other in a planar view.
  • the gate electrode includes a head portion provided across one of the photoelectric conversion regions and the separation region, and a relay connection portion protruding from the head portion toward the separation region and connected to the charge holding portion at the side portion of the other photoelectric conversion region.
  • the gate electrode has a lower impurity concentration on one of the photoelectric conversion regions than on the other of the photoelectric conversion regions.
  • the gate electrode has a first portion located on one of the photoelectric conversion regions and a second portion located on the other of the photoelectric conversion regions and having a lower impurity concentration than the first portion;
  • the light detection device according to any one of (15) to (17) above, wherein a boundary between the first portion and the second portion overlaps with the separation region in a planar view.
  • the photodetector according to any one of (15) to (20), wherein the separation region includes a conductor to which a potential is applied.
  • the light detection device includes: a semiconductor layer having a first surface portion and a second surface portion positioned on opposite sides in a thickness direction; a photoelectric conversion region provided in the semiconductor layer and partitioned by a separation region extending in a thickness direction of the semiconductor layer, the photoelectric conversion region having an upper surface portion located on the first surface portion side of the semiconductor layer and a first side surface portion located on the separation region side; a transfer transistor provided on the upper surface side of the photoelectric conversion region and configured to transfer the signal charge photoelectrically converted by the photoelectric conversion portion to a charge storage portion; a plurality of pixel transistors provided on the upper surface of the photoelectric conversion region; Equipped with

Landscapes

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

光電変換領域での画素トランジスタの配置自由度を上げる。光検出装置は、厚さ方向において互いに反対側に位置する第１の面部及び第２の面部を有する半導体層と、上記半導体層の厚さ方向に延伸する分離領域で区画されて上記半導体層に設けられ、かつ上記半導体層の上記第１の面部側に位置する上面部及び上記分離領域側に位置する第１側面部を有する光電変換領域と、上記光電変換領域の上記上面部側に設けられ、かつ光電変換部で光電変換された信号電荷を電荷保持部に転送する転送トランジスタと、上記光電変換領域の上記上面部に設けられた複数の画素トランジスタと、を備え、上記複数の画素トランジスタの少なくとも１つの画素トランジスタは、ゲート絶縁膜を介在して上記光電変換領域の上記第１側面部と互いに隣り合って上記分離領域に設けられたゲート電極を有する。

Description

光検出装置及び電子機器
　本技術（本開示に係る技術）は、光検出装置及び電子機器に関し、特に、光電変換領域に画素トランジスタが設けられた光検出装置及びそれを備えた電子機器に適用して有効な技術に関するものである。
　固体撮像装置や測距装置などの光検出装置は、光電変換された信号電荷を電荷保持部に転送する転送トランジスタや、電荷保持部に保持された信号電荷に基づく画素信号を出力する画素回路を備えている。特許文献１には、転送トランジスタと、画素回路に含まれる画素トランジスタとを、半導体層の光電変換領域に設けた固体撮像装置が開示されている。また、特許文献１には、トレンチ型の分離領域で区画された光電変換領域も開示されている。
　一方、特許文献２には、基板に浅いトレンチ分離（ＳＴＩ）のための溝を形成し、この溝内に絶縁膜を介して埋め込まれた埋込ポリシリコン電極に電圧を印加することで蓄積時にはＳＴＩ側壁のピンニングを強化し、画素領域Ｐウエルと、埋め込みポリシリコン電極とに電圧を印加することで転送時には信号電荷の転送を改善した撮像装置が開示されている。
特開２０２１－１０１４９１号公報 特開２００６－１２０８０４号公報
　ところで、近年、高解像のイメージセンサが市場で求められており、画素サイズを縮小したイメージセンサの開発が進められている。
　しかしながら、画素サイズの縮小に伴って転送トランジスタや画素トランジスタなどの能動素子を光電変換領域に配置することが困難となり、能動素子の配置自由度が低くなる。
　本技術の目的は、光電変換領域での能動素子の配置自由度を上げることが可能な技術を提供することにある。
　（１）本技術の一態様に係る光検出装置は、
　厚さ方向において互いに反対側に位置する第１の面部及び第２の面部を有する半導体層と、
　上記半導体層の厚さ方向に延伸する分離領域で区画されて上記半導体層に設けられた光電変換領域と、を備えている。
　そして、上記光電変換領域は、
　上記半導体層の上記第１の面部側に位置する上面部及び上記分離領域側に位置する第１側面部と、
　上記光電変換領域の上記上面部側に設けられ、かつ光電変換部で光電変換された信号電荷を電荷保持部に転送する転送トランジスタと、
　上記光電変換領域の上記上面部に設けられた複数の画素トランジスタと、
　を備えている。
　そして、上記複数の画素トランジスタの少なくとも１つの画素トランジスタは、ゲート絶縁膜を介在して上記光電変換領域の上記第１側面部と互いに隣り合って上記分離領域に設けられたゲート電極を有する。
　（２）本技術の他の態様に係る光検出装置は、
　半導体層と、
　上記半導体層の厚さ方向に延伸する分離領域で区画されて上記半導体層に設けられた光電変換領域と、
　を備えている。
　そして、上記光電変換領域は、
　上面部及び側面部と、
　上記上面部側に設けられ、かつ光電変換部から転送トランジスタを介して転送された信号電荷を保持する電荷保持部と、
　上記上面部側に設けられた画素トランジスタと、
　を備えている。
　そして、平面視で上記分離領域を介して互いに隣り合う２つの上記光電変換領域において、一方の光電変換領域に設けられた上記画素トランジスタは、平面視で一方の上記光電変換領域の上記上面部及び上記分離領域に亘って設けられ、かつ他方の上記光電変換領域の上記側面部で上記他方の光電変換領域の上記電荷保持部と接続されたゲート電極を有する。
　（３）本技術の他の態様に係る電子機器は、
　上記光検出装置と、
　被写体からの像光を上記検出装置の撮像面上に結像される光学レンズと、
　上記光検出装置から出力される信号に信号処理を行う信号処理回路と、
　を備えている。
本技術の第１実施形態に係る固体撮像装置の一構成例を示すチップレイアウト図である。 本技術の第１実施形態に係る固体撮像装置の一構成例を示すブロック図である。 本技術の第１実施形態に係る画素及び画素回路の一構成例を示す等価回路図である。 図１の画素アレイ部に含まれる４つの画素の一構成例を模式的に示す平面図である。 図４Ａの一部を拡大した平面図である。 図４Ａのａ４－ａ４切断線に沿った縦断面構造を模式的に示す縦断面図である。 図５Ａの一部を拡大して模式的に示す縦断面図である。 図４Ａのｂ４－ｂ４切断線に沿った縦断面構造の一部を拡大して模式的に示す縦断面図である。 図４Ａのｃ４－ｃ４切断線に沿った縦断面構造の一部を拡大して模式的に示す縦断面図である。 図４Ａのｄ４－ｄ４切断線に沿った縦断面構造の一部を拡大して模式的に示す縦断面図である。 本技術の第１実施形態に係る固体撮像装置の製造方法の工程を模式的に示す図（図４Ａのａ４－ａ４切断線と同一位置での縦断面図）である。 図９の工程後の工程を模式的に示す図（図４Ａのａ４－ａ４切断線と同一位置での縦断面図）である。 図１０の工程後の工程を模式的に示す図（図４Ａのａ４－ａ４切断線と同一位置での縦断面図）である。 図１１に引き続く工程を模式的に示す図（図４Ａのａ４－ａ４切断線と同一位置での縦断面図）である。 図１２に引き続く工程を模式的に示す図（図４Ａのａ４－ａ４切断線と同一位置での縦断面図）である。 図１３に引き続く工程を模式的に示す図（図４Ａのｂ４－ｂ４切断線と同一位置での縦断面図）である。 図１４に引き続く工程を模式的に示す図（図４Ａのｂ４－ｂ４切断線と同一位置での縦断面図）である。 図１５に引き続く工程を模式的に示す図（図４Ａのａ４－ａ４切断線と同一位置での縦断面図）である。 図１６に引き続く工程を模式的に示す図（図４Ａのａ４－ａ４切断線と同一位置での縦断面図）である。 図１６に引き続く工程を模式的に示す図（図４Ａのｂ４－ｂ４切断線と同一位置での縦断面図）である。 図１７Ａに引き続く工程を模式的に示す図（図４Ａのａ４－ａ４切断線と同一位置での縦断面図）である。 図１７Ｂに引き続く工程を模式的に示す図（図４Ａのｂ４－ｂ４切断線と同一位置での縦断面図）である。 本技術の第２実施形態に係る固体撮像装置の縦断面構造の一部を模式的に示す縦断面図である。 本技術の第３実施形態に係る固体撮像装置において、１つの画素ブロックの一構成例を模式的に示す平面図である。 図２０のａ２０－ａ２０切断線に沿った縦断面構造の一部を模式的に示す縦断面図である。 本技術の第４実施形態に係る固体撮像装置の縦断面構造の一部を模式的に示す平面図である。 本技術の第５実施形態に係る固体撮像装置において、２つの画素ブロックの一構成例を模式的に示す平面図である。 図２３のａ２３－ａ２３切断線に沿った縦断面構造の一部を拡大して模式的に示す縦断面図である。 本技術の第６実施形態に係る固体撮像装置において、２つの画素ブロックの一構成例を模式的に示す平面図である。 図２５のａ２５－ａ２５切断線に沿った縦断面構造の一部を拡大して模式的に示す縦断面図である。 図２５のｂ２５－ｂ２５切断線に沿った縦断面構造の一部を拡大して模式的に示す縦断面図である。 図２５のｃ２５－ｃ２５切断線に沿った縦断面構造の一部を拡大して模式的に示す縦断面図である。 図２５のｄ２５－ｄ２５切断線に沿った縦断面構造の一部を拡大して模式的に示す縦断面図である。 本技術の第７実施形態に係る固体撮像装置において、画素及び画素回路の一構成例を示す等価回路図である。 本技術の第７実施形態に係る固体撮像装置において、２つの画素ブロックの一構成例を模式的に示す平面図である。 図３０のａ３０－ａ３０切断線に沿った縦断面構造の一部を拡大して模式的に示す縦断面図である。 本技術の第８実施形態に係る固体撮像装置において、画素及び画素回路の一構成例を模式的に示す等価回路図である。 本技術の第８実施形態に係る固体撮像装置において、２つの画素ブロックの一構成例を模式的に示す平面図である。 図３４のａ３４－ａ３４切断線に沿った縦断面構造の一部を拡大して模式的に示す縦断面図である。 本技術の第８実施形態に係る変形例８－１を模式的に示す要部縦断面図である。 本技術の第８実施形態に係る変形例８－２を模式的に示す要部縦断面図である。 本技術の第８実施形態に係る変形例８－３を模式的に示す要部縦断面図である。 本技術の第８実施形態に係る変形例８－４を模式的に示す要部縦断面図である。 本技術の第８実施形態に係る変形例８－５を模式的に示す要部縦断面図である。 本技術の第８実施形態に係る変形例８－６を模式的に示す要部縦断面図である。 本技術の第８実施形態に係る変形例８－７を模式的に示す要部縦断面図である。 本技術の第９実施形態に係る固体撮像装置において、２つの画素ブロックの一構成例を模式的に示す平面図である。 図４３のａ４３－ａ４３切断線に沿った縦断面構造を模式的に示す縦断面図である。 本技術の第１０実施形態に係る固体撮像装置において、２つの画素ブロックの一構成例を模式的に示す平面図である。 図４５のａ４５－ａ４５切断線に沿った縦断面構造を模式的に示す縦断面図である。 本技術の第１１実施形態に係る電子機器の一構成例を示す図である。
　以下、図面を参照して本技術の実施形態を詳細に説明する。
　なお、以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。
　また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。また、本明細書中に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　また、以下の実施形態は、本技術の技術的思想を具体化するための装置や方法を例示するものであり、構成を下記のものに特定するものではない。即ち、本技術の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
　また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本技術の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
　また、以下の実施形態では、空間内で互に直交する三方向において、同一平面内で互に直交する第１の方向及び第２の方向をそれぞれＸ方向、Ｙ方向とし、第１の方向及び第２の方向のそれぞれと直交する第３の方向をＺ方向とする。そして、以下の実施形態では、後述する半導体層２１の厚さ方向をＺ方向として説明する。
　また、以下の説明における「平面視」とは、後述する半導体層２１の厚さ方向に沿う方向から見た場合を指す。また、「半導体層の厚さ方向」とは、半導体層２１の厚さを表す方向を指す。
　〔第１実施形態〕
　この第１実施形態では、光検出装置として、裏面照射型ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである固体撮像装置に本技術を適用した一例について説明する。
　また、この第１実施形態では、画素回路に含まれる複数の画素トランジスタのうち、選択トランジスタ及びリセットトランジスタの各々のゲート電極を分離領域に設けた場合について説明する。
　≪固体撮像装置の全体構成≫
　まず、固体撮像装置１Ａの全体構成について説明する。
　図１に示すように、本技術の第１実施形態に係る固体撮像装置１Ａは、平面視したときの二次元平面形状が方形状の半導体チップ２を主体に構成されている。即ち、固体撮像装置１Ａは、半導体チップ２に搭載されており、半導体チップ２を個体撮像装置１Ａとみなすことができる。この固体撮像装置１Ａ（１０１）は、図４７に示すように、光学レンズ１０２を介して被写体からの像光（入射光１０６）を取り込み、撮像面上に結像された入射光１０６の光量を画素単位で電気信号に変換して画素信号として出力する。
　図１に示すように、固体撮像装置１Ａが搭載された半導体チップ２は、互いに直交するＸ方向及びＹ方向を含む二次元平面において、中央部に設けられた方形状の画素アレイ部２Ａと、この画素アレイ部２Ａの外側に画素アレイ部２Ａを囲むようにして設けられた周辺部２Ｂと、を備えている。半導体チップ２は、製造プロセスにおいて、後述の半導体層２１を含む半導体ウエハをチップ形成領域毎に小片化することによって形成される。したがって、以下に説明する固体撮像装置１Ａの構成は、半導体ウエハを小片化する前のウエハ状態においても概ね同様である。即ち、本技術は、半導体チップの状態及び半導体ウエハの状態において適用が可能である。
　画素アレイ部２Ａは、例えば図４７に示す光学レンズ（光学系）１０２により集光される光を受光する受光面である。そして、画素アレイ部２Ａには、Ｘ方向及びＹ方向を含む二次元平面において複数の画素３（センサ画素）が行列状に配置されている。換言すれば、画素３は、二次元平面内で互いに直交するＸ方向及びＹ方向のそれぞれの方向に繰り返し配置されている。
　図１に示すように、周辺部２Ｂには、複数のボンディングパッド１４が配置されている。複数のボンディングパッド１４の各々は、例えば、半導体チップ２の二次元平面における４つの辺の各々の辺に沿って配列されている。複数のボンディングパッド１４の各々は、半導体チップ２と外部装置とを電気的に接続する入出力端子として機能する。
　＜ロジック回路＞
　半導体チップ２は、図２に示すロジック回路１３を備えている。図２に示すように、ロジック回路１３は、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７及び制御回路８などを含む。ロジック回路１３は、電界効果トランジスタとして、例えば、ｎチャネル導電型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）及びｐチャネル導電型のＭＯＳＦＥＴを有するＣＭＯＳ（Complementary MOS）回路で構成されている。
　図２に示す垂直駆動回路４は、例えばシフトレジスタによって構成されている。垂直駆動回路４は、所望の画素駆動線１０を順次選択し、選択した画素駆動線１０に画素３を駆動するためのパルスを供給し、各画素３を行単位で駆動する。即ち、垂直駆動回路４は、画素アレイ部２Ａの各画素３を行単位で順次垂直方向に選択走査し、各画素３の光電変換部が受光量に応じて生成した信号電荷に基づく画素３からの画素信号を、垂直信号線１１を通してカラム信号処理回路５に供給する。
　図２に示すカラム信号処理回路５は、例えば画素３の列毎に配置されており、１行分の画素３から出力される信号に対して画素列毎にノイズ除去等の信号処理を行う。例えばカラム信号処理回路５は、画素固有の固定パターンノイズを除去するためのＣＤＳ（Correlated Double Sampling：相関２重サンプリング）及びＡＤ（Analog Digital）変換等の信号処理を行う。
　図２に示す水平駆動回路６は、例えばシフトレジスタによって構成されている。水平駆動回路６は、水平走査パルスをカラム信号処理回路５に順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から信号処理が行われた画素信号を水平信号線１２に出力させる。
　図２に示す出力回路７は、カラム信号処理回路５の各々から水平信号線１２を通して順次に供給される画素信号に対し、信号処理を行って出力する。信号処理としては、例えば、バッファリング、黒レベル調整、列ばらつき補正、各種デジタル信号処理等を用いることができる。
　図２に示す制御回路８は、垂直同期信号、水平同期信号、及びマスタクロック信号に基づいて、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路８は、生成したクロック信号や制御信号を、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等に出力する。
　＜画素ブロック＞
　半導体チップ２は、図３に示す画素ブロック１５及び画素回路（読出し回路）１６を備えている。
　図３及び図４Ａに示すように、画素ブロック１５は、複数の画素３を含む。この第１実施形態の画素ブロック１５は、これに限定されないが、例えば、平面視でＸ方向に互いに隣り合って並ぶ２つの画素３（３ａ，３ｂ）を一単位として含む。図３では、主に１つの画素ブロック１５、図４Ａでは、主にＹ方向に互いに隣り合って並ぶ２つの画素ブロック１５を図示しているが、画素ブロック１５は、Ｘ方向及びＹ方向のそれぞれの方向に繰り返し配置され、図１に示す画素アレイ部２Ａを構築している。
　図３に示すように、１つの画素ブロック１５に含まれる２つの画素３ａ及び３ｂの各々は、互いに共通の構成要素を有している。具体的には、１つの画素ブロック１５に含まれる２つの画素３ａ及び３ｂの各々は、光電変換部２５と、この光電変換部２５で光電変換された信号電荷を保持（蓄積）する電荷保持部としての浮遊拡散領域（フローティングディフュージョン（Floating Diffusion）領域）ＦＤと、光電変換部２５で光電変換された信号電荷を浮遊拡散領域ＦＤに転送する転送トランジスタＴＲと、を備えている。
　また、１つの画素ブロック１５に含まれる２つの画素３ａ及び３ｂの各々は、図５Ａに示す半導体層２１の光電変換領域２２を更に備えている。そして、光電変換部２５、浮遊拡散領域ＦＤ及び転送トランジスタＴＲの各々は、図５Ａに示すように、光電変換領域２２に設けられている。
　（光電変換部）
　図３に示す光電変換部２５は、例えばｐｎ接合型のフォトダイオード（ＰＤ）で構成され、受光量に応じた信号電荷を生成する。また、光電変換部２５は、生成した信号電荷を一時的に保持（蓄積）する。
　光電変換部２５は、カソード側が転送トランジスタＴＲのソース領域と電気的に接続され、アノード側が基準電位線（例えばグランド）と電気的に接続されている。
　（転送トランジスタ）
　図３に示す転送トランジスタＴＲは、光電変換部２５で光電変換された信号電荷を浮遊拡散領域ＦＤに転送する。転送トランジスタＴＲは、ソース領域が光電変換部２５のカソード側と電気的に接続され、ドレイン領域が浮遊拡散領域ＦＤと電気的に接続されている。そして、転送トランジスタＴＲのゲート電極は、図２に示す画素駆動線１０のうちの転送トランジスタ駆動線と電気的に接続されている。
　（浮遊拡散領域）
　図３に示す浮遊拡散領域ＦＤは、光電変換部２５から転送トランジスタＴＲを介して転送された信号電荷を一時的に蓄積して保持する。
　＜画素回路＞
　図３に示すように、画素回路１６は、これに限定されないが、例えば画素３毎に設けられており、その入力側が浮遊拡散領域ＦＤと電気的に接続されている。
　ここで、この第１実施形態では、一例として、画素３毎に画素回路１６を割り与えた回路構成になっているが、この第１実施形態に限定されるものではない。例えば、２つの画素３（３ａ，３ｂ）を一単位とする１つの画素ブロック１５に１つの画素回路１６を割り与えた回路構成としてもよく、また、２つ以上の画素３を一単位とする１つの画素ブロック１５に１つの画素回路１６を割り与えた回路構成としてもよい。また、複数の画素３を一単位とする複数の画素ブロック１５に１つの画素回路１６を割り与えた回路構成としてもよい。
　また、図４Ａに示すように、この第１実施形態では、画素ブロック１５の構成として、Ｘ方向に互いに隣り合って並ぶ２つの画素３ａ及び３ｂを一単位としているが、画素３の数や画素３の配列方向は、この第１実施形態に限定されるものではない。例えば、Ｘ方向及びＹ方向のそれぞれの方向に２つずつ並ぶ４つの画素３を一単位として画素ブロック１５を構成してもよい。
　図３に示す画素回路１６は、その入力段が、画素３の浮遊拡散領域ＦＤと電気的に接続されている。そして、この画素回路１６は、この画素３の浮遊拡散領域ＦＤに保持された信号電荷を読出し、読み出した信号電荷に基づく画素信号を出力する。換言すれば、画素回路１６は、光電変換部２５（フォトダイオードＰＤ）で光電変換された信号電荷を、この信号電荷に基づく画素信号に変換して出力する。
　図３に示すように、画素回路１６は、これに限定されないが、画素トランジスタＱとして、例えば、増幅トランジスタＡＭＰと、選択トランジスタＳＥＬと、リセットトランジスタＲＳＴと、を備えている。即ち、この第１実施形態の画素回路１６は、３トランジスタ構成になっている。
　画素トランジスタＱ（ＡＭＰ，ＲＳＴ，ＳＥＬ）と、上述の転送トランジスタＴＲとは、絶縁ゲート型の電界効果トランジスタとして、例えばゲート絶縁膜が酸化シリコン（ＳｉＯ２）膜からなるＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）で構成されている。また、これらの画素トランジスタや転送トランジスタＴＲとしては、ゲート絶縁膜が窒化シリコン（Ｓｉ３Ｎ４）膜、或いは窒化シリコン膜及び酸化シリコン膜などの積層膜からなるＭＩＳＦＥＴ（Metal Insulator Semiconductor FET）でも構わない。
　画素回路１６に含まれる画素トランジスタＱ（ＡＭＰ，ＲＳＴ，ＳＥＬ）のうち、選択トランジスタＳＥＬと、リセットトランジスタＲＳＴとは、主にスイッチング素子として機能する。そして、残りの増幅トランジスタＡＭＰは、主に増幅素子として機能する。
　図３に示す増幅トランジスタＡＭＰは、ソース領域が選択トランジスタＳＥＬのドレイン領域と電気的に接続され、ドレイン領域が電源線Ｖｄｄ及びリセットトランジスタＲＳＴのドレイン領域と電気的に接続されている。そして、増幅トランジスタＡＭＰのゲート電極は、画素３（光電変換領域２２）の浮遊拡散領域ＦＤ及びリセットトランジスタＲＳＴのソース領域と電気的に接続されている。
　図３に示す選択トランジスタＳＥＬは、ソース領域が垂直信号線１１（ＶＳＬ）と電気的に接続され、ドレイン領域が増幅トランジスタＡＭＰのソース領域と電気的に接続されている。そして、選択トランジスタＳＥＬのゲート電極は、図２に示す画素駆動線１０のうちの選択トランジスタ駆動線と電気的に接続されている。
　図３に示すリセットトランジスタＲＳＴは、ソース領域が増幅トランジスタＡＭＰのゲート電極及び画素３の浮遊拡散領域ＦＤと電気的に接続され、ドレイン領域が電源線Ｖｄｄ及び増幅トランジスタＡＭＰのドレイン領域と電気的に接続されている。そして、リセットトランジスタＲＳＴのゲート電極は、図２に示す画素駆動線１０のうちのリセットトランジスタ駆動線と電気的に接続されている。
　なお、選択トランジスタＳＥＬは、必要に応じて省略してもよい。選択トランジスタＳＥＬを省略する場合は、増幅トランジスタＡＭＰのソース領域が垂直信号線１１（ＶＳＬ）と電気的に接続される。
　図３に示す転送トランジスタＴＲは、転送トランジスタＴＲがオン状態となると、光電変換部２５（フォトダイオードＰＤ）で生成された信号電荷を浮遊拡散領域ＦＤに転送する。
　図３に示すリセットトランジスタＲＳＴは、リセットトランジスタＲＳＴがオン状態となると、浮遊拡散領域ＦＤの電位（信号電荷）を電源線Ｖｄｄの電位にリセットする。選択トランジスタＳＥＬは、画素回路１６からの画素信号の出力タイミングを制御する。
　図３に示す増幅トランジスタＡＭＰは、画素信号として、浮遊拡散領域ＦＤに保持された信号電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタＡＭＰは、ソースフォロア型のアンプを構成しており、光電変換部２５（フォトダイオードＰＤ）で生成された信号電荷のレベルに応じた電圧の画素信号を出力するものである。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬがオン状態となると、浮遊拡散領域ＦＤの電位を増幅し、その電位に応じた電圧を、垂直信号線１１（ＶＳＬ）を介してカラム信号処理回路５に出力する。
　この第１実施形態に係る固体撮像装置１Ａの動作時には、画素３の光電変換部２５で生成された信号電荷が画素３の転送トランジスタＴＲを介して浮遊拡散領域ＦＤに保持（蓄積）される。そして、浮遊拡散領域ＦＤに保持された信号電荷が画素回路１６により読み出されて、画素回路１６の増幅トランジスタＡＭＰのゲート電極に印加される。画素回路１６の選択トランジスタＳＥＬのゲート電極には水平ラインの選択用制御信号が垂直シフトレジスタから与えられる。そして、選択用制御信号をハイ（Ｈ）レベルにすることにより、選択トランジスタＳＥＬが導通し、増幅トランジスタＡＭＰで増幅された、浮遊拡散領域ＦＤの電位に対応する電流が垂直信号線１１に流れる。また、画素回路１６のリセットトランジスタＲＳＴのゲート電極に印加するリセット用制御信号をハイ（Ｈ）レベルにすることにより、リセットトランジスタＲＳＴが導通し、浮遊拡散領域ＦＤに蓄積された信号電荷をリセットする。
　図３に示す光電変換部２５、転送トランジスタＴＲ及び浮遊拡散領域ＦＤの各々は、後述する半導体層２１（図５Ａ参照）に搭載されている。また、これに限定されないが、図３の画素回路１６に含まれる画素トランジスタＱ（ＡＭＰ，ＲＳＴ，ＳＥＬ）も、例えば半導体層２１に搭載されている。
　なお、後で詳細に説明するが、この第１実施形態では、１つの画素ブロック１５に含まれる２つの画素３（３ａ，３ｂ）で１つのリセットトランジスタＲＳＴを共有している。また、この第１実施形態では、Ｘ方向に並ぶ２つの画素ブロック１５で１つの選択トランジスタＳＥＬを共有している。
　≪固体撮像装置の具体的な構成≫
　次に、半導体チップ２（固体撮像装置１Ａ）の具体的な構成について、図４Ａから図８を用いて説明する。
　図４Ａでは、図面を見易くするため、後述する多層配線層５５の図示を省略し、図５Ａでは、多層配線層５５に含まれる第１配線層５７よりも上層の図示を省略している。また、図１は半導体チップ２の光入射面側を描いているが、図４Ａは半導体チップ２の光入射面側とは反対側（多層配線層側）から見た平面図である。
　図５Ａ示すように、半導体チップ２は、厚さ方向（Ｚ方向）において互いに反対側に位置する第１の面部Ｓ１及び第２の面部Ｓ２を有する半導体層２１と、この半導体層２１の厚さ方向（Ｚ方向）に延伸する分離領域としての画素間分離領域３１と、この画素間分離領域３１で区画されて半導体層２１に設けられた光電変換領域２２と、を備えている。
　また、図５Ａに示すように、半導体チップ２は、半導体層２１の第１の面部Ｓ１側に設けられた多層配線層５５を更に備えている。
　また、半導体チップ２は、半導体層２１の第２の面部Ｓ２側に、この第２の面部Ｓ２側から順次設けられた平坦化膜６１、光学フィルタ６３及びマイクロレンズ（オンチップレンズ）６４の各々を更に備えている。
　ここで、半導体層２１の第１の面部Ｓ１を主面部又は素子形成面部、第２の面部Ｓ２を裏面部と呼ぶこともある。そして、この第１実施形態に係る固体撮像装置１Ａは、半導体層２１の第２の面部Ｓ２側から入射した入射光を、半導体層２１の光電変換領域２２に設けられた光電変換部２５（フォトダイオードＰＤ）で光電変換する。したがって、この第１実施形態では、半導体層２１の第２の面部Ｓ２を光入射面部と呼ぶこともある。
　また、この第１実施形態では、画素間分離領域３１が本技術の「分離領域」の一具体例に相当する。
　図４Ａに示すように、１つの画素ブロック１５に含まれる２つの画素３（３ａ，３ｂ）は、平面視でＸ方向に互いに隣り合って並んでいる。即ち、図１に示す画素アレイ部２Ａには、２つの画素３（３ａ，３ｂ）を一単位とする画素ブロック１５がＸ方向及びＹ方向のそれぞれの方向に繰り返し配置されている。
　＜平坦化膜、光学フィルタ及びマイクロレンズ＞
　図５Ａに示す平坦化膜６１は、半導体層２１の第２の面部Ｓ２側に、半導体層２１の第２の面部Ｓ２を覆うようにして設けられ、半導体層２１の第２の面部Ｓ２側を平坦化している。
　図５Ａに示す光学フィルタ６３及びマイクロレンズ６４は、それぞれ画素３毎に設けられている。光学フィルタ６３は、半導体チップ２の光入射面側（第２の面部Ｓ２側）から入射した入射光を色分離する。マイクロレンズ６４は、照射光を集光し、集光した光を画素３に効率良く入射させる。
　＜半導体層＞
　図５Ａに示すように、半導体層２１は、半導体層２１の厚さ方向（Ｚ方向）に延伸する画素間分離領域３１と、この画素間分離領域３１で区画された光電変換領域２２とを備えている。光電変換領域２２は、画素３毎に設けられている。半導体層２１としては、Ｓｉ基板、ＳｉＧｅ基板、ＩｎＧａＡｓ基板などを用いることができる。この第１実施形態では、これに限定されないが、半導体層２１として例えば単結晶シリコンからなるｐ型の半導体基板を用いている。
　＜分離領域＞
　（平面形状）
　図４Ａに示すように、画素間分離領域３１は、平面視でＸ方向に延伸する第１平面部分（平面延伸部分）３１ｘと、Ｙ方向に延伸する第２平面部分（平面延伸部分）３１ｙと、を含む。そして、画素間分離領域３１は、第１平面部分３１ｘと第２平面部分３１ｙとが同一平面で互いに交差する交差部（交点部）を更に含む。この第１実施形態では第１平面部分３１ｘと第２平面部分３１ｙとが例えば直交している。
　第１平面部分３１ｘは、Ｙ方向に所定の間隔を空けて繰り返し配置されている。また、第２平面部分３１ｙは、Ｘ方向に所定の間隔を空けて繰り返し配置されている。即ち、画素間分離領域３１は、平面視での平面パターンが格子状の平面パターンになっている。
　図４Ａに示すように、１つの光電変換領域２２に対応する画素間分離領域３１は、平面視での平面形状が方形状の環状平面パターン（リング状平面パターン）になっており、１つの光電変換領域２２の周囲を取り囲んでいる。そして、１つの画素ブロック１５に対応する画素間分離領域３１は、２つの画素３ａ及び３ｂの外周を取り囲む方形状の環状平面パターンと、２つの画素３ａと３ｂとの間に配置された第２平面部分３１ｙの平面パターンとを含む複合平面パターンになっている。
　（断面形状）
　図５Ａに示すように、画素間分離領域３１は、半導体層２１の厚さ方向（Ｚ方向）に延伸し、かつ平面視で互いに隣り合う２つの光電変換領域２２の間を電気的及び光学的に分離している。そして、画素間分離領域３１は、例えば、半導体層２１に掘り込み部３３を形成して光電変換領域２２を区画及び分離する掘り込み型、所謂トレンチ型になっている。
　画素間分離領域３１は、これに限定されないが、例えば、半導体層２１の第１の面部Ｓ１と第２の面部Ｓ２とに亘って延伸する掘り込み部３３と、この掘り込み部３３に設けられた分離絶縁膜３４と、を含む。即ち、画素間分離領域３１は、半導体層２１の第１の面部Ｓ１と第２の面部Ｓ２とに亘って延伸している。分離絶縁膜３４としては、例えば酸化シリコン膜を用いることができる。この第１実施形態において、掘り込み部３３は、例えば分離絶縁膜３４で埋め込まれている。
　＜光電変換領域＞
　図４Ａ及び図４Ｂに示すように、光電変換領域２２は、平面視で周囲を画素間分離領域３１によって囲まれ、かつ平面形状が方形状になっている。具体的には、光電変換領域２２は、画素間分離領域３１において、Ｘ方向に延伸し、かつＹ方向に離間する２つの第１平面部分３１ｘと、Ｙ方向に延伸し、かつＸ方向に離間する２つの第２平面部分３１ｙとで取り囲まれている。そして、光電変換領域２２は、第１平面部分３１ｘ及び第２平面部分３１ｙによって区画され、かつ他の光電変換領域２２と分離されている。
　図５Ａ及び図５Ｂに示すように、光電変換領域２２は、半導体層２１の第１の面部Ｓ１側に位置する上面部２２ａと、画素間分離領域３１側に位置する第１側面部（外側壁面部）２２ｂと、を有している。
　また、光電変換領域２２は、上述の光電変換部２５、浮遊拡散領域ＦＤ、及び転送トランジスタＴＲを更に有している。
　また、図４Ａから図５Ｂに示すように、光電変換領域２２は、上面部２２ａ側に設けられた素子間分離領域（フィールド分離領域）４１と、この素子間分離領域４１及び画素間分離領域３１で区画されて上面部２２ａ側（半導体層２１の第１の面部Ｓ１側）に設けられた島状の素子形成領域（活性領域）４３と、を更に有している。
　また、光電変換領域２２は、上述の画素回路１６に含まれる画素トランジスタＱとして、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、及びリセットトランジスタＲＳＴを更に有している。
　また、光電変換領域２２は、平面視で第１側面部２２ｂとは反対側に位置し、かつ素子間分離領域４１と隣り合う第２側面部２２ｃを更に有している。
　また、光電変換領域２２は、ｐ型の半導体領域（ウエル領域）２３と、ｎ型の半導体領域２４と、ｐ型の給電用コンタクト領域ＷＣ（図４Ｂ参照）と、を更に有している。
　（ｐ型の半導体領域及びｎ型の半導体領域）
　図５Ａ及び図５Ｂに示すように、ｐ型の半導体領域２３は、光電変換領域２２において、半導体層２１の第１の面部Ｓ１側と第２の面部Ｓ２側とに亘って広範囲で設けられている。そして、ｐ型の半導体領域２３は、半導体層２１の深さ方向（Ｚ方向）に沿って画素間分離領域３１と接している。
　図５Ａ及び図５Ｂに示すように、ｎ型の半導体領域２４は、光電変換領域２２において、ｐ型の半導体領域２３の中に設けられている。即ち、ｎ型の半導体領域２４は、上面部、下面部及び４つの側面部を含む六面がｐ型の半導体領域２３で囲まれている。そして、ｎ型の半導体領域２４は、半導体層２１の第１の面部Ｓ１及び第２の面部Ｓ２、並びに画素間分離領域３１から離間している。
　（光電変換部）
　図５Ａ及び図５Ｂに示す光電変換部２５は、光電変換領域２２において、ｐ型の半導体領域２３とｎ型の半導体領域２４とを含む。そして、光電変換部２５は、ｐ型の半導体領域２３とｎ型の半導体領域２４とのｐｎ接合を含むｐｎ接合型のフォトダイオード（ＰＤ）として構成されている。
　光電変換部２５は、半導体層２１の第２の面部Ｓ２側からｎ型の半導体領域２４に入射した光をｎ型の半導体領域２４で信号電荷に光電変換すると共に、光電変換した信号電荷をｐ型の半導体領域２３とｎ型の半導体領域２４とのｐｎ接合部で一時的に保持（蓄積）する。
　（浮遊拡散領域）
　図７に示すように、浮遊拡散領域ＦＤは、半導体層２１の第１の面部Ｓ１側（光電変換領域２２の上面部２２ａ側）において、ｐ型の半導体領域２３に設けられている。そして、浮遊拡散領域ＦＤは、平面視でｎ型の半導体領域２４と重畳し、かつ半導体層２１の厚さ方向（Ｚ方向）においてｎ型の半導体領域２４から離間している。即ち、浮遊拡散領域ＦＤと、ｎ型の半導体領域２４との間に、ｐ型の半導体領域２３が設けられている。浮遊拡散領域ＦＤは、後述するリセットトランジスタＲＳＴの主電極領域５２ｒと兼用され、ｎ型の半導体領域で構成されている。
　（素子間分離領域及び素子形成領域）
　図５Ａから図７に示すように、素子間分離領域４１は、光電変換領域２２の上面部２２ａ側の表層部、即ち半導体層２１の第１の面部Ｓ１側の表層部に設けられている。素子間分離領域４１は、これに限定されないが、例えば、半導体層２１の第１の面部Ｓ１から第２の面部Ｓ２側に窪む浅溝部４２ａの内部に分離絶縁膜４２ｂが埋め込まれたＳＴＩ（Shallow Trench Isolation）構造になっている。
　図４Ｂに示すように、素子間分離領域４１は、平面視で一部を除いて画素間分離領域３１から離間する島状の平面パターンになっており、画素間分離領域３１と共に素子形成領域４３を区画している。
　図５Ａから図７に示すように、素子形成領域４３は、光電変換領域２２の上面部２２ａ側の表層部、即ち半導体層２１の第１の面部Ｓ１側の表層部に設けられている。そして、図４Ｂに示すように、素子形成領域４３は、素子間分離領域４１及び画素間分離領域３１で区画され、平面視で光電変換領域２２の４つの辺に沿ってリボン状に延伸する平面パターンになっている。
　素子形成領域４３の平面パターンは、画素ブロック１５に含まれる２つの画素３ａ，３ｂで異なっている。即ち、図４Ｂに示すように、画素ブロック１５に含まれる２つの画素３ａ，３ｂにおいて、一方の画素３ａにおける素子形成領域４３の平面パターンと、他方の画素３ｂにおける素子形成領域４３の平面パターンとが、Ｘ方向に並ぶ画素３ａと画素３ｂとの間の境界を軸にして反転している。
　（ｐ型の給電用コンタクト領域）
　図４Ｂに示すように、ｐ型の給電用コンタクト領域ＷＣは、平面視で光電変換領域２２の２つの辺で挟まれた角部側に設けられている。ｐ型の給電用コンタクト領域ＷＣは、詳細に図示していないが、光電変換領域２２の上面部２２ａ側の表層部、即ち半導体層２１の第１の面部Ｓ１側の表層部に設けられている。そして、ｐ型の給電用コンタクト領域ＷＣは、光電変換領域２２の上面部２２ａ側で素子間分離領域４１及び画素間分離領域３１で区画された島状の給電用領域に設けられている。ｐ型の給電用コンタクト領域ＷＣは、ｐ型の半導体領域２３よりも高不純物濃度のｐ型の半導体領域で構成されている。そして、ｐ型の給電用コンタクト領域ＷＣは、ｐ型の半導体領域２３と接続され、電気的に導通している。
　このｐ型の給電用コンタクト領域ＷＣには、半導体チップ２内（固体撮像装置１Ａ内）での基準電位として、作動時に例えば０Ｖの第１基準電位が印加され、この第１基準電位に電位固定される。
　（転送トランジスタ）
　図４Ｂ及び図５Ｂに示すように、転送トランジスタＴＲは、半導体層２１の第１の面部Ｓ１側、即ち光電変換領域２２の上面部２２ａ側に設けられている。転送トランジスタＴＲは、光電変換領域２２の上面部２２ａ側で光電変換領域２２の内外に亘って設けられたゲート電極４７ｔと、このゲート電極４７ｔと半導体層２１との間に設けられたゲート絶縁膜４６と、を有する。また、転送トランジスタＴＲは、ソース領域として機能するｎ型の半導体領域２４と、ドレイン領域として機能するｎ型の浮遊拡散領域ＦＤと、チャネル形成部として機能するｐ型の半導体領域２３と、を更に有する。この転送トランジスタＴＲは、これに限定されないが、例えばバーチカル型で構成されている。
　図５Ｂに示すように、転送トランジスタＴＲのゲート電極４７ｔは、半導体層２１の第１の面部Ｓ１の外側にゲート絶縁膜４６を介在して設けられた頭部４７ｔ１と、この頭部４７ｔ１から半導体層２１の内部に突出し、かつゲート絶縁膜４６を介在して半導体層２１と互いに隣り合う脚部４７ｒ２と、を有する。この第１実施形態のゲート電極４７ｔは、これに限定されないが、例えば、脚部４７ｔ２の幅が頭部４７ｔ１の幅よりも狭いＴ字型の縦断面形状で構成されている。
　ゲート電極４７ｔの脚部４７ｔ２は、半導体層２１の掘り込み部４５ａにゲート絶縁膜４６を介在して設けられ、かつ先端が絶縁分離された状態でｎ型の半導体領域２４の内部に入り込んでいる。
　＜画素トランジスタ＞
　図４Ｂ及び図５Ｂに示すように、素子形成領域４３には、画素回路１６に含まれる複数の画素トランジスタＱ（ＡＭＰ，ＳＥＬ，ＲＳＴ）が設けられている。そして、この複数の画素トランジスタＱの少なくとも１つの画素トランジスタＱは、ゲート電極が画素間分離領域３１に設けられている。この第１実施形態では、３つの画素トランジスタＱ（ＡＭＰ，ＳＥＬ，ＲＳＴ）のうち、選択トランジスタＳＥＬ及びリセットトランジスタＲＳＴの各々のゲート電極４７ｓ及び４７ｒが画素間分離領域３１に設けられている。
　（増幅トランジスタ）
　図４Ｂ及び図７に示すように、増幅トランジスタＡＭＰは、光電変換領域２２の上面部２２ａ側（半導体層２１の第１の面部Ｓ１側）に平面視で素子形成領域４３（半導体層２１）と重畳して設けられたゲート電極４７ａと、このゲート電極４７ａと素子形成領域４３との間に介在されたゲート絶縁膜４６と、を有する。また、増幅トランジスタＡＭＰは、ゲート電極４７ａのゲート長方向の両側の素子形成領域４３に設けられ、かつソース領域及びドレイン領域として機能する一対の主電極領域５２ａｓ及び５２ａｒと、を更に有する。また、増幅トランジスタＡＭＰは、平面視でゲート電極４７ａと重畳する素子形成領域４３に設けられたチャネル形成部５３ａ（図７参照）を更に有する。一対の主電極領域５２ａｓ及び５２ａｒは、チャネル形成部５３ａを介して互いに離間している。一対の主電極領域５２ａｓ及び５２ａｒは、素子形成領域４３に設けられたｎ型の半導体領域で構成され、チャネル形成部５３ａは、素子形成領域４３に設けられたｐ型の半導体領域２３で構成されている。
　（リセットトランジスタＲＳＴ）
　図４Ｂ、図５Ｂ、図６及び図８に示すように、リセットトランジスタＲＳＴは、画素ブロック１５に含まれる２つの光電変換領域２２の間の画素間分離領域３１側に設けられている。そして、リセットトランジスタＲＳＴは、光電変換領域２２の第１側面部２２ｂとゲート絶縁膜４６を介在して互いに隣り合って画素間分離領域３１に設けられたゲート電極４７ｒと、平面視でゲート電極４７ｒのゲート長方向に互いに離間して光電変換領域２２の上面部２２ａ側に設けられ、かつソース領域及びドレイン領域として機能する一対の主電極領域５２ｒ及び５２ａｒと、を有する。また、リセットトランジスタＲＳＴは、平面視でゲート電極４７ｒと互いに隣り合う素子形成領域４３（半導体層２１）に設けられたチャネル形成部５３ｒを更に有する。一対の主電極領域５２ｒ及び５２ａｒは、ｎ型の半導体領域で構成され、チャネル形成部５３ｒはｐ型の半導体領域２３で構成されている。
　リセットトランジスタＲＳＴのゲート電極４７ｒは、この第１実施形態に限定されないが、例えば画素間分離領域３１に選択的に設けられ、かつ画素間分離領域３１に埋め込まれている。
　図４Ｂ及び図５Ｂに示すように、リセットトランジスタＲＳＴと増幅トランジスタＡＭＰとは、リセットトランジスタＲＳＴの主電極領域５２ａｓと増幅トランジスタＡＭＰの主電極領域５２ａｓとが共有され、直列接続で素子形成領域４３に設けられている。そして、図４Ｂ、図５Ｂ及び図８に示すように、リセットトランジスタＲＳＴは、一対の主電極領域５２ｒ及び５２ａｒのうち、一方の主電極領域５２ｒが浮遊拡散領域ＦＤと兼用されている。
　図４Ｂ及び図５Ｂに示すように、リセットトランジスタＲＳＴは、画素ブロック１５に含まれる２つの画素３ａ及び３ｂ（２つの光電変換領域２２）において共有されている。そして、リセットトランジスタＲＳＴは、ゲート電極４７ｒが、平面視で互いに隣り合う２つの光電変換領域２２の各々の第１側面部２２ｂとゲート絶縁膜４６を介在して互いに隣り合っている。即ち、この第１実施形態のリセットトランジスタＲＳＴは、平面視で互いに隣り合う２つの光電変換領域２２の間の画素間分離領域３１に設けられたゲート電極４７ｒと、平面視で互いに隣り合う２つの光電変換領域２２の各々に設けられた一対の主電極領域５２ｒ，５２ａｒ及びチャネル形成部５３ｒと、を有する。
　（選択トランジスタＳＥＬ）
　図４Ｂ、図５Ｂ及び図８に示すように、選択トランジスタＳＥＬは、平面視で光電変換領域２２のリセットトランジスタＴＳＴ側とは反対側に設けられている。そして、選択トランジスタＳＥＬは、ゲート絶縁膜４６を介在して光電変換領域２２の第１側面部２２ｂと互いに隣り合って画素間分離領域３１に設けられたゲート電極４７ｓと、平面視でゲート電極４７ｓのゲート長方向に互いに離間して光電変換領域２２の上面部２２ａ側に設けられ、かつソース領域及びドレイン領域として機能する一対の主電極領域５２ｓ及び５２ａｓと、を有する。また、選択トランジスタＳＥＬは、平面視でゲート電極４７ｓと互いに隣り合う素子形成領域４３（半導体層２１）に設けられたチャネル形成部５３ｓを更に有する。一対の主電極領域５２ｓ及び５２ａｓは、ｎ型の半導体領域で構成され、チャネル形成部５３ｓはｐ型の半導体領域２３で構成されている。
　選択トランジスタＳＥＬのゲート電極４７ｓは、この第１実施形態に限定されないが、例えば画素間分離領域３１に選択的に設けられ、かつ画素間分離領域３１に埋め込まれている。
　図４Ｂ及び図５Ｂに示すように、選択トランジスタＳＥＬと増幅トランジスタＡＭＰとは、選択トランジスタＳＥＬの主電極領域５２ａｓと増幅トランジスタＡＭＰの主電極領域５２ａｓとが共有され、直列接続で素子形成領域４３に設けられている。
　図４Ｂ及び図５Ｂに示すように、選択トランジスタＳＥＬは、Ｘ方向に並ぶ２つの画素ブロック１５において、一方の画素ブロック１５の画素３ａと他方の画素ブロック１５の画素３ｂとで共有されている。換言すれば、Ｘ方向に並ぶ２つの画素ブロック１５において、一方の画素ブロック１５の画素３ａに割り与えられた画素回路１６ａと、他方の画素ブロック１５の画素３ｂに割り与えられた画素回路１６ｂとで選択トランジスタＳＥＬを共有している。
　そして、選択トランジスタＳＥＬは、ゲート電極４７ｓが、平面視で互いに隣り合う２つの光電変換領域２２の各々の第１側面部２２ｂと、ゲート絶縁膜４６を介在して互いに隣り合っている。即ち、この第１実施形態の選択トランジスタＳＥＬは、平面視で互いに隣り合う２つの光電変換領域２２の間の画素間分離領域３１に設けられたゲート電極４７ｓと、平面視で互いに隣り合う２つの光電変換領域２２の各々に設けられた一対の主電極領域５２ｓ，５２ａｓ及びチャネル形成部５３ｓと、を有する。
　（チャネル形成部）
　図４Ｂ及び図５Ｂに示すように、リセットトランジスタＲＳＴ及び選択トランジスタＳＥＬの各々のチャネル形成部５３ｒ，５３ｓは、光電変換領域２２の第１側面部２２ｂと第２側面部２２ｃとの間の半導体層２１で構成されている。即ち、リセットトランジスタＴＲＳ及び選択トランジスタＳＥＬの各々は、光電変換領域２２の第１側面部２２ｂと第２側面部２２ｃとの間にチャネル形成部５３ｒ，５３ｓを有する。換言すれば、リセットトランジスタＲＳＴ及び選択トランジスタＳＥＬの各々は、画素間分離領域３１と素子間分離領域４１との間の半導体層２１にチャネル形成部５３ｒ，５３ｓが設けられている。このチャネル形成部５３ｒ，５３ｓの平面視での厚さは、画素間分離領域３１と素子間分離領域４１との離間距離を小さくすることで薄くすることができる。チャネル形成部５３ｒ，５３ｓの厚さは、１００ｎｍよりも小さいことが好ましい。
　（ゲート電極の材料）
　増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴ及び転送トランジスタＴＲの各々のゲート電極４７ａ，４７ｓ，４７ｒ，４７ｔは、例えば抵抗値を低減する不純物が導入された多結晶シリコン膜（ドープドポリシリコン膜）で構成されている。
　（エンハンスメント型）
　リセットトランジスタＲＳＴ及び選択トランジスタＳＥＬの各々は、例えば、ゲート電極４７ｒ，４７ｓに閾値電圧以上のゲート電圧を印加することにより、ドレイン電流が流れるエンハンスメント型（ノーマリオフ型）で構成することができる。また、リセットトランジスタＲＳＴ及び選択トランジスタＳＥＬの各々は、例えば、ゲート電極４７ｒ，４７ｓに電圧を印加しなくてもドレイン電流が流れるディプレッション型（ノーマリオン型）で構成することができる。この第１実施形態では、これに限定されないが、例えばエンハンスメント型で構成されている。エンハンスメント型の場合、リセットトランジスタＲＳＴ及び選択トランジスタＳＥＬの各々は、ゲート電極４７ｒ，４７ｓに印加される電圧により、一対の主電極領域５２ｒ（５２ｓ）と、５２ａｒ（５２ａｓ）と、を電気的に繋ぐチャネル（反転層）がチャネル形成部５３ｒ，５３ｓに形成（誘起）され、電流（ドレイン電流）がドレイン領域側（例えば主電極領域５２ｒ，５２ｓ側）からチャネル形成部５３ｒ，５３ｓのチャネルを通ってソース領域側（例えば主電極領域５２ａｒ，５２ａｓ側）に流れる。
　なお、増幅トランジスタＡＭＰも、リセットトランジスタＲＳＴ及び選択トランジスタＳＥＬの各々と同様に、例えばエンハンスメント型で構成されている。
　≪多層配線層≫
　図５Ａから図７に示すように、多層配線層５５は、半導体層２１の第１の面部Ｓ１側設けられている。そして、多層配線層５５は、半導体層２１の第１の面部Ｓ１側に、素子間分離領域４１及び素子形成領域４３を覆うようにして設けられた層間絶縁膜５６と、層間絶縁膜５６の膜中に設けられたコンタクト電極５７ａ，５７ｆ，５７ｒ，５７ｓ，５７ｔと、層間絶縁膜５６の半導体層２１側とは反対側に設けられた第１層目の配線層５８と、を含む。第１層目の配線層５８は、配線５８ａ、５８ｒ、５８ｓ及び５８ｔを含む。コンタクト電極５７ａ，５７ｆ，５７ｒ，５７ｓ，５７ｔの材料としては、例えば高融点金属のタングステン（Ｗ）を用いることができる。第１層目の配線層５８の材料としては、例えばアルミニウム（Ａｌ）、銅（Ｃｕ）などの金属材料、又はＡｌ、Ｃｕを主体とする合金材料などを用いることができる。層間絶縁膜５６としては、例えば酸化シリコン膜を用いることができる。転送トランジスタＴＲのゲート電極４７ｔ、及び複数の画素トランジスタＱ（ＡＭＰ，ＳＥＬ，ＲＳＴ）の各々のゲート電極（４７ａ，４７ｓ，４７ｒ）は、層間絶縁膜５６で覆われている。
　＜コンタクト電極及び配線＞
　図５Ｂ及び図７に示すように、転送トランジスタＴＲのゲート電極４７ｔは、層間絶縁膜５６に設けられたコンタクト電極５７ｔを介して、層間絶縁膜５６上の配線層５８に設けられた配線５８ｔと電気的に接続されている。
　図５Ｂに示すように、リセットトランジスタＲＳＴのゲート電極４７ｒは、層間絶縁膜５６に設けられたコンタクト電極５７ｒを介して、層間絶縁膜５６上の配線層５８に設けられた配線５８ｒと電気的に接続されている。
　図５Ｂに示すように、選択トランジスタＳＥＬのゲート電極４７ｓは、層間絶縁膜５６に設けられたコンタクト電極５７ｓを介して、層間絶縁膜５６上の配線層５８に設けられた配線５８ｓと電気的に接続されている。
　図７に示すように、Ｙ方向に並ぶ２つの画素３ａ及び３ａにおいて、一方の画素３ａの光電変換領域２２に設けられた増幅トランジスタＡＭＰのゲート電極４７ａは、層間絶縁膜５６に設けられたコンタクト電極５７ａを介して、層間絶縁膜５６上の配線層５８に設けられた配線５８ａと電気的に接続されている。そして、配線５８ａは、層間絶縁膜５６に設けられたコンタクト電極５７ｆを介して、他方の画素３ａの光電変換領域２２に設けられた浮遊拡散領域ＦＤ（主電極領域５２ｒ）と電気的に接続されている。即ち、Ｙ方向に並ぶ２つの画素３ａ及び３ａにおいて、一方の光電変換領域３ａに設けられた増幅トランジスタＡＭＰのゲート電極４７ａと、他方の光電変換領域２２に設けられた浮遊拡散領域ＦＤ（主電極領域５２ｒ）とが、コンタクト電極５７ａ、配線５８ａ及びコンタクト電極５７ｆを介して電気的接続されている。
　≪固体撮像装置の製造方法≫
　次に、本技術の第１実施形態に係る固体撮像装置１Ａの製造方法について、図９から図１９を用いて説明する。
　この第１実施形態では、固体撮像装置１Ａの製造方法に含まれる画素トランジスタの製造に特化して説明する。
　また、図９から図１３、図１６、図１７Ａ及び図１８Ａは、図４Ａのａ４－ａ４切断線と同一位置での縦断面構造の一部を模式的に示す縦断面図である。
　また、図１４、図１５、図１７Ｂ及び図１８Ｂは、図４Ａのｂ４－ｂ４切断線と同一位置での縦断面構造の一部を模式的に示す縦断面図である。
　まず、図９に示すように、半導体層２１に画素間分離領域３１で区画された光電変換領域２２を形成すると共に、半導体層２１の第１の面部Ｓ１側である光電変換領域２２の上面部２２ａ側に、素子間分離領域４１で区画された素子形成領域４３を形成する。
　光電変換領域２２は、半導体層２１の第１の面部Ｓ１側に位置する上面部２２ａと、画素間分離領域３１側に位置する第１側面部２２ｂと、平面視で第１側面部２２ｂとは反対側に位置し、かつ素子間分離領域４１と隣り合う第２側面部２２ｃと、を有する。
　画素間分離領域３１は、半導体層２１の厚さ方向（Ｚ方向）に延伸する掘り込み部３３を半導体層２１に形成し、その後、この掘り込み部３３を分離絶縁膜３４で選択的に埋め込むことによって形成することができる。素子間分離領域４１は、半導体層２１の第１の面部Ｓ１側に浅溝部４２ａを形成し、その後、この浅溝部４２ａを分離絶縁膜４２ｂで選択的に埋め込むことによって形成することができる。そして、この画素間分離領域３１及び素子間分離領域４１を形成することにより、画素間分離領域３１及び素子間分離領域４１で区画され、かつ上面部２２ａ、第１側面部２２ｂ及び第２側面部２２ｃを有する光電変換領域２２が形成される。
　次に、図１０に示すように、半導体層２１の厚さ方向（Ｚ方向）に延伸する掘り込み部４５ａ及び掘り込み部４５ｂを形成する。掘り込み部４５ａは、転送トランジスタＴＲのゲート電極４７ｔを形成するためのものであり、平面視で画素間分離領域３１から離間して光電変換領域２２の中央部に形成する。掘り込み部４５ｂは、画素トランジスタＱのゲート電極を形成するためのものであり、画素間分離領域３１に形成する。この第１実施形態では、画素間分離領域３１において、リセットトランジスタＲＳＴのゲート電極４７ｒが形成される第１ゲート電極形成部と、選択トランジスタＳＥＬのゲート電極４７ｓが形成される第２ゲート電極形成部とに、それぞれ掘り込み部４５ｂを形成する。
　掘り込み部４５ａは、周知のフォトリソグラフィ技術及び異方性ドライエッチング技術を用いて半導体層２１を選択的にエッチングすることによって形成することができる。掘り込み部４５ｂは、周知のフォトリソグラフィ技術及び異方性ドライエッチング技術を用いて画素願分離領域３１を選択的にエッチングすることによって形成することができる。掘り込み部４５ａと掘り込み部４５ｂとは、基本的に別工程で形成するが、順番としてはどちらを先に形成してもよい。
　この工程において、掘り込み部４５ａの側壁面部及び底壁面部を含む内壁面部から半導体層２１が露出するように掘り込み部４５ａを形成する。
　また、この工程において、掘り込み部４５ｂの側壁面部から光電変換領域２２の第１側面部２２ｂが露出するように掘り込み部４５ｂを形成する。
　また、この工程において、掘り込み部４５ａの深さは、転送トランジスタＴＲにおけるゲート電極４２ｔの脚部４２ｔ２の長さを規定するので、掘り込み部４５ａは、先端がｎ型の半導体領域２４の内部に入り込む深さで形成することが好ましい。
　また、この工程において、掘り込み部４５ｂの深さは、リセットトランジスタＲＳＴ及び選択トランジスタＳＥＬの各々のゲート電極４２ｒ，４２ｓのゲート幅を規定するので、掘り込み部４５ｂは、０．１μｍ～１μｍ程度の深さで形成することが好ましい。
　次に、半導体層２１の第１の面部Ｓ１側であって光電変換領域２２の上面部２２ａ側の自然酸化膜や余分な絶縁膜を例えばウエットエッチングにより除去して半導体層２１の第１の面部Ｓ１（光電変換領域２２の上面部２２ａ）を露出した後、図１１に示すように、ゲート絶縁膜４６を形成する。ゲート絶縁膜４６は、光電変換領域２２の上面部２２ａ、及び掘り込み部４５ａの内壁面部に形成すると共に、掘り込み部４５ｂの内部に露出する、光電変換領域２２の第１側面部２２ｂに形成する。
　ゲート絶縁膜４６としては、例えば酸化シリコン膜を用いることができる。酸化シリコン膜は、熱酸化法や堆積法で形成することができるが、この第１実施形態では熱酸化法による酸化シリコン膜をゲート絶縁膜４６として形成した。熱酸化法は、堆積法と比較して膜質が良好な酸化シリコン膜を形成することができる。
　次に、図１２に示すように、ゲート電極膜４７を形成する。ゲート電極膜４７は、掘り込み部４５ａ及び４５ｂの各々の内部を埋め込むようにして半導体層２１の第１の面部Ｓ１側に形成する。ゲート電極膜４７としては、ＣＶＤ法で成膜が可能な多結晶シリコン膜を用いることができる。
　次に、ゲート電極膜４７をパターンニングして、図１３に示すように、ゲート電極４７ｔ、ゲート電極４７ｒ及びゲート電極４７ｓの各々を形成すると共に、図示していないが、ゲート電極４７ａ（図４Ｂ参照）を形成する。
　この工程において、ゲート電極４７ｔは、半導体層２１の第１の面部Ｓ１の外側（光電変換領域２２の上面部２２ａの外側）にゲート絶縁膜４６を介在して設けられた頭部４７ｔ１と、この頭部４７ａ１から半導体層２１の掘り込み部４５ａの内部に突出し、かつゲート絶縁膜４６を介在して半導体層２１と互いに隣り合う脚部４７ｔ２と、を有するＴ字型の縦断面形状で形成される。
　また、この工程において、ゲート電極４７ｒ及び４７ｓの各々は、半導体層２１の第１の面部Ｓ１の外側（光電変換領域２２の上面部２２ａの外側）にゲート絶縁膜４６を介在して設けられた頭部４７ｒ１，４７ｓ１と、この頭部４７ｒ１，４７ｓ１から半導体層２１の掘り込み部４５ｂの内部に突出し、かつ光電変換領域２２の第１側面部２２ｂとゲート絶縁膜４６を介在して互いに隣り合って画素間分離領域３１に設けられた脚部４７ｒ２，４７ｓ２と、を有するＴ字型の縦断面形状で形成される。
　また、この工程において、ゲート電極４７ａは、素子形成領域４３上にゲート絶縁膜４６を介在して形成される。
　次に、図１４に示すように、画素間分離領域３１に掘り込み部５１を形成する。掘り込み部５１は、詳細に図示していないが、平面視でゲート電極４７ｒ及び４７ｓの領域を除いて光電変換領域２２の周囲に沿って形成する。
　この工程において、掘り込み部５１の深さは、画素トランジスタＱ（ＡＭＰ，ＳＥＬ，ＲＳＴ）の一対の主電極領域の深さを規定するので、０．１μｍ～１μｍ程度の深さで形成することが好ましい。
　また、この工程において、掘り込み部５１は、光電変換領域２２の第１側面部２２ｂに分離絶縁膜３４が薄い膜厚で残存するように、換言すれば光電変換領域２２の第１側面部２２ｂが薄い膜厚の分離絶縁膜３４で覆われるように形成することが好ましい。
　次に、図１５及び図４Ｂを参照して説明すると、図１５及び図４Ｂに示すように、光電変換領域２２の素子形成領域４３に、ｎ型の半導体領域からなる主電極領域５２ａｓ、５２ａｒ、５２ｒ及び５２ｓの各々を形成する。
　具体的には、この主電極領域５２ａｓ、５２ａｒ、５２ｒ及び５２ｓの各々は、図１５に示す光電変換領域２２の上面部２２ａ側からと、図１５に示す掘り込み部５１を通して光電変換領域２２の第１側面部２２ｂ側から、それぞれ不純物イオンを素子形成領域４３に注入し、その後、注入した不純物イオンを活性化させる熱処理を施すことによって形成する。不純物イオンの注入は、画素間分離領域３１、素子間分離領域４１及びゲート電極４７ａ，４７ｒ，４７ｓをマスクにして行う。また、不純物イオンの注入は、注入方向が光電変換領域２２の上面部２２ａ及び第１側面部２２ｂに対して傾斜する状態で行う。不純物イオンとしては、例えば燐（Ｐ＋）や砒素（Ａｓ＋）を用いることができる。
　この工程により、図４Ｂ及び図７を参照して説明すれば、主電極領域５２ａｓと５２ａｒとの間であって、平面視でゲート電極４７ａと重畳する半導体層２１にチャネル形成部５３ａが形成される。そして、ゲート絶縁膜４６、ゲート電極４７ａ、一対の主電極領域５２ａｓ，５２ａｒ及びチャネル形成部５３ａを有する増幅トランジスタＡＭＰが形成される。
　また、この工程により、図４Ｂ、図５Ｂ及び図８を参照して説明すれば、主電極領域５２ｒと５２ａｒとの間であって、光電変換領域２２の第１側面部２２ｂと第２側面部２２ｃとの間の半導体層２１に、ゲート絶縁膜４６を介在してゲート電極４７ｒと互いに隣り合うチャネル形成部５３ｒが形成される。そして、ゲート絶縁膜４６、ゲート電極４７ｒ、一対の主電極領域５２ｒ，５２ａｒ及びチャネル形成部５３ｒを有するリセットトランジスタＲＳＴが形成される。
　また、この工程により、図４Ｂ及び図５Ｂを参照して説明すれば、主電極領域５２ｓと５２ａｓとの間であって、光電変換領域２２の第１側面部２２ｂと第２側面部２２ｃとの間の半導体層２１に、ゲート絶縁膜４６を介在してゲート電極４７ｒと互いに隣り合うチャネル形成部５３ｒが形成される。そして、ゲート絶縁膜４６と、ゲート電極４７ｒと、一対の主電極領域５２ｒ，５２ａｒと、チャネル形成部５３ｒと、を有するリセットトランジスタＲＳＴが形成される。
　次に、ゲート電極４７ｒ及び４７ｓの各々の頭部４７ｒ１，４７ｓ１を選択的に除去して、図１６に示すように、画素間分離領域３１に埋め込まれたゲート電極４７ｒ及び４７ｓを形成する。
　次に、図１７Ａ及び図１７Ｂに示すように、半導体層２１の第１の面部Ｓ１側に層間絶縁膜５６を形成する。層間絶縁膜５６は、素子間分離領域４１及び素子形成領域４３を覆うと共に、転送トランジスタＴＲのゲート電極４７ｔ及び複数の画素トランジスタＱ（ＡＭＰ，ＳＥＬ，ＲＳＴ）の各々のゲート電極４７ａ，４７ｓ，４７ｒを覆い、かつ掘り込み部５１を埋め込むようにして形成する。層間絶縁膜５６としては、ＣＶＤ法による成膜が可能な酸化シリコン膜を用いることができる。
　次に、図１８Ａ及び図１８Ｂに示すように、層間絶縁膜５６に、コンタクト電極５７ｔ、５７ａ、５７ｒ及び５７ｓを形成すると共に、図示していないがコンタクト電極５７ｆを形成し、その後、層間絶縁膜５６上に配線５８ｔ、５８ａ、５８ｓ及び５８ｒを形成することにより、図５Ａから図７に示す状態となる。
　≪第１実施形態の主な効果≫
　次に、この第１実施形態の主な効果について説明する。
　図４Ａ及び図５Ｂに示すように、この第１実施形態に係る固体撮像装置１Ａは、画素回路１６に含まれる複数の画素トランジスタＱ（ＡＭＰ，ＲＳＴ，ＳＥＬ）のうち、リセットストランジスタＲＳＥ及び選択トランジスタＳＥＬの各々が、光電変換領域２２の第１側面部２２ｂと、ゲート絶縁膜４６を介在して互いに隣り合って画素間分離領域３１に設けられたゲート電極４７ｒ，４７ｓを有する。このため、リセットトランジスタＲＳＴ及び選択トランジスタＳＥＬの各々のゲート電極４７ｒ，４７ｓを光電変換領域２２に配置した場合と比較して、リセットトランジスタＲＳＴ及び選択トランジスタＳＥＬの各々が光電変換領域２２で占める占有面積を小さくすることができ、画素トランジスタＱ（ＡＭＰ，ＲＳＴ，ＳＥＬ）及び転送トランジスタＴＲを含む能動素子を光電変換領域２２に配置する配置自由度（レイアウト自由度）を上げることができる。したがって、この第１実施形態に係る固体撮像装置１Ａによれば、光電変換領域２２での能動素子の配置自由度を上げることができる。
　また、リセットトランジスタＲＳＴ及び選択トランジスタＳＥＬの各々が光電変換領域２２で占める占有面積を小さくすることができるため、光電変換領域２２に設けられる画素トランジスタＱを微細化することなく、光電変換領域２２の微細化を図ることができる。これにより、光電変換領域２２に設けられる画素トランジスタＱの微細化に伴う特性劣化を抑制しつつ、光電変換領域２２の微細化を図ることができる。
　また、リセットトランジスタＲＳＴ及び選択トランジスタＳＥＬの各々のゲート電極４７ｒ，４７ｓは、光電変換領域２２の第１側面部２２ｂと、ゲート絶縁膜４６を介在して互いに隣り合って画素間分離領域３１に設けられている。このため、半導体層２１の厚さ方向（Ｚ方向）にゲート電極４７ｒ，４７ｓのゲート幅Ｗｇを広げることができ、リセットトランジスタＲＳＴ及び選択トランジスタＳＥＬの各々の平面サイズを拡張することなく、相互コンダクタンス（ｇｍ）の向上を図ることができる。
　また、リセットトランジスタＲＳＴの一対の主電極領域５２ｒ及び５２ａｒと、選択トランジスタＳＥＬの一対の主電極領域５２ｓ及び５２ａｓとは、平面視で光電変換領域２２の辺（縁）に沿って互いに離間して光電変換領域２２の上面部２２ａ側（半導体層２１の第１の面部Ｓ１側）に設けられている。このため、リセットトランジスタＲＳＴの一対の主電極領域５２ｒ，５２ａｒと、多層配線層５５の配線との電気的な接続を容易に行うことができると共に、選択トランジスタＳＥＬの一対の主電極領域５２ｓ，５２ａｓと多層配線層５５の配線との電気的な接続を容易に行うことができ、多層配線層５５での配線の引き回し自由度を上げることができる。
　また、リセットトランジスタＲＳＴの主電極領域５２ａｒと増幅トランジスタＡＭＰの主電極領域５２ａｒとが共有されている。また、選択トランジスタＳＥＬの主電極領域５２ａｓと増幅トランジスタＡＭＰの主電極領域５２ａｓとが共有されている。また、浮遊拡散領域ＦＤが転送トランジスタＴＲの主電極領域５２ｒと兼用されている。このため、光電変換領域２２の平面サイズを小さくすることができ、画素アレイ部１Ａの平面サイズを大きくすることなく、画素アレイ部１Ａの画素数を増やすくことができる。近年、高解像が可能なイメージセンサが市場で求められており、イメージセンサの高解像化に貢献することができる。
　また、光電変換領域２２は、画素間分離領域３１側に第１側面部２２ｂと、この第１側面部２２ｂとは反対側に位置し、かつ素子間分離領域４１と隣り合う第２側面部２２ｃとを有する。そして、リセットトランジスタＲＳＴ及び選択トランジスタＳＥＬの各々は、光電変換領域２２の第１側面部２２ｂと第２側面部２２ｃとの間にチャネル形成部５３ｒ，５３ｓを有する。このため、画素間分離領域３１と素子間分離領域４１との離間距離でチャネル形成部５３ｒ，５３ｓの平面方向の厚さを容易に調整することができ、チャネル形成部５３ｒ，５３ｓを薄肉化（薄膜化）することができる。これにより、ソース領域及びドレイン領域として機能する主電極領域５２ｒ，５２ａｒ，５２ｓ，５２ａｓから空乏層がほぼ延びなくなるようにすることができるので、リセットトランジスタＲＳＴ及び選択トランジスタＳＥＬの各々において、短チャネル効果を低減することができると共に、半導体層２１からのバックバイアス効果も低減することができる。この結果、リセットトランジスタＲＳＴ及び選択トランジスタＳＥＬの各々のトランジスタ特性を向上することができる。
　また、平面視でＹ方向に並ぶ２つの光電変換領域２２（画素３）において、一方の光電変換領域２２の浮遊拡散領域ＦＤと他方の光電変換領域２２の増幅トランジスタＡＭＰとが互いに隣り合うように配置することにより、一方の光電変換領域２２の浮遊拡散領域ＦＤと他方の光電変換領域２２の増幅トランジスタＡＭＰのゲート電極４７ａとを電気的に接続する導電経路を短くすることができ、浮遊拡散領域ＦＤに付加される配線容量を低減することができる。この結果、変換効率を上げることができ、ランダムノイズ特性を改善することができる。
　ここで、増幅トランジスタＡＭＰは、ゲート絶縁膜４６の界面の欠陥がランダムノイズに影響する。ゲート絶縁膜４６の界面の欠陥は、光電変換領域２２の第２側面部２２ｃ側よりも上面部２２ａ側の方が少ないため、増幅トランジスタＡＭＰにおいては、光電変換領域の上面部側に設けることが好ましい。
　≪第１実施形態の変形例≫
　上述の第１実施形態では、リセットトランジスタＲＳＴ及び選択トランジスタＳＥＬの各々のゲート電極４７ｒ，４７ｓを画素間分離領域３１に設けた場合について説明したが、本技術は上述の第１実施形態に限定されるものではない。
　例えば、増幅トランジスタＡＭＰのゲート電極４７ａを画素間分離領域３１に設けてもよい。即ち、本技術は、画素回路１６に含まれる複数の画素トランジスタＱの少なくとも１つの画素トランジスタのゲート電極を画素間分離領域３１に設けた構成とする。
　また、上述の第１実施形態では、リセットトランジスタＲＳＴ及び選択トランジスタＳＥＬの各々のゲート電極４７ｒ，４７ｓを画素間分離領域３１に埋め込んだ場合について説明したが、リセットトランジスタＲＳＴ及び選択トランジスタＳＥＬの各々のゲート電極４７ｒ，４７ｓは、一部が画素間分離領域３１と重畳し、かつ他部が画素間分離領域３１に埋め込まれた構成としてもよい。換言すれば、リセットトランジスタＲＳＴ及び選択トランジスタＳＥＬの各々のゲート電極４７ｒ，４７ｓは、半導体層２１の厚さ方向（Ｚ方向）において、画素間分離領域３１の内外に亘って延伸する構成としてもよい。
　〔第２実施形態〕
　図１９に示すように、本技術の第２実施形態に係る固体撮像装置１Ｂは、基本的に上述の第１実施形態に係る固体撮像装置１Ａと同様の構成になっており、画素間分離領域の構成が異なっている。
　即ち、図５Ａ及び図５Ｂに示すように、上述の第１実施形態の画素間分離領域３１は、半導体層２１の第１の面部Ｓ１側と第２の面部Ｓ２側とに亘って直線状に延伸する１つの縦部分で構成されている。
　これに対し、図１９に示すように、この第２実施形態の画素間分離領域３１Ｂは、半導体層２１の第１の面部Ｓ１側に設けられた第１縦部分３１ｂ１と、この第１縦部分３１ｂ１から半導体層２１の第２の面部Ｓ２側に向かって延伸し、かつ幅が第１縦部分３１ｂ１の幅よりも幅狭の第２縦部分３１ｂ２と、この第１縦部分３１ｂ１の幅と第２縦部分３１ｂ２の幅との違いによる段差部３１ｂｚと、を含む段付き構造になっている。
　リセットトランジスタＲＳＴ及び選択トランジスタＳＥＬの各々のゲート電極４７ｒ，４７ｓは、画素間分離領域３１Ｂの第１縦部分３１ｂ１に埋め込まれている。そして、ゲート電極４７ｒ及び４７ｓの各々は、ゲート絶縁膜４６を介在して光電変換領域２２の第１側面部２２ｂと互いに隣り合っている。
　この画素間分離領域３１Ｂは、例えば、半導体層２１の第１の面部Ｓ１側に浅溝部を形成し、その後、この浅溝部の底面部から半導体層２１の第２の面部Ｓ２側に向かって延伸する掘り込み部を形成し、その後、この掘り込み部及び浅溝部に分離絶縁膜３４を選択的に埋め込むことによって形成することができる。
　また、この画素間分離領域３１Ｂは、例えば、半導体層２１の第１の面部Ｓ１側から第２の面部Ｓ２側に向かって延伸する掘り込み部を形成し、その後、この掘り込み部に分離絶縁膜３４を選択的に埋め込み、その後、半導体層２１の第１の面部Ｓ１側において、分離絶縁膜３４が埋め込まれた掘り込み部と重畳する領域及びその周辺部の半導体層２１を選択的にエッチングして浅溝部を形成し、その後、この浅溝部に分離絶縁膜を選択的に埋め込むことによって形成することができる。
　この第２実施形態の画素間分離領域３１Ｂにおいても、本技術を適用することができる。
　また、本技術を適用することにより、この第２実施形態に係る固体撮像装置１Ｂにおいても、上述の第１実施形態に係る固体撮像装置１Ａと同様の効果が得られる。
　また、この第２実施形態の画素間分離領域３１Ｂの場合、上述の第１実施形態の画素間分離領域３１と比較してｎ型の半導体領域２４の体積を増加させることができるので、飽和信号量Ｑｓをより改善することができる。
　〔第３実施形態〕
　図２０及び図２１に示すように、本技術の第３実施形態に係る固体撮像装置１Ｃは、基本的に上述の第１実施形態に係る固体撮像装置１Ａと同様の構成になっており、リセットトランジスタＲＳＴ及び選択トランジスタＳＥＬの各々のゲート電極の構成が異なっている。
　即ち、図２０及び図２１に示すように、この第３実施形態のリセットトランジスタＲＳＴ及び選択トランジスタＳＥＬは、上述の第１実施形態の図４Ｂ及び図５Ｂに示すゲート電極４７ｒ，４７ｓに替えて、ゲート電極７１ｒ、７１ｓを備えている。その他の構成は、概ね第１実施形態と同様である。
　図２０及び図２１に示すように、リセットトランジスタＲＳＴのゲート電極７１ｒは、ゲート絶縁膜４６を介在して光電変換領域２２の上面部２２ａ及び第１側面部２２ｂに亘って設けられている。
　具体的には、ゲート電極７１ｒは、半導体層２１の第１の面部Ｓ１の外側を平面視で光電変換領域２２及び画素間分離領域３１に亘って延伸する頭部７１ｒ１と、この頭部７１ｒ１から画素間分離領域３１側に突出し、かつ光電変換領域２２の第１側面部２２ｂとゲート絶縁膜４６を介在して互いに隣り合う脚部７１ｒ２と、を有する。そして、頭部７１ｒ１と光電変換領域２２の上面部２２ａとの間にはゲート絶縁膜４６が設けられている。
　また、図２０及び図２１に示すように、ゲート電極７１ｒと同様に、選択トランジスタＳＥＬのゲート電極７１ｓも、ゲート絶縁膜４６を介在して光電変換領域２２の上面部２２ａ及び第１側面部２２ｂに亘って設けられている。
　具体的には、ゲート電極７１ｓも、ゲート電極７１ｒと同様に、半導体層２１の第１の面部Ｓ１の外側を平面視で光電変換領域２２及び画素間分離領域３１に亘って延伸する頭部７１ｓ１と、この頭部７１ｓ１から画素間分離領域３１側に突出し、かつ光電変換領域２２の第１側面部２２ｂとゲート絶縁膜４６を介在して互いに隣り合う脚部７１ｓ２と、を有する。そして、頭部７１ｓ１と光電変換領域２２の上面部２２ａとの間にもゲート絶縁膜４６が設けられている。
　この第３実施形態のリセットトランジスタＲＳＴ及び選択トランジスタＳＥＬの各々のゲート電極７１ｒ，７１ｓは、転送トランジスタＴＲのゲート電極４７ｒと同様に、頭部７１ｒ１，７１ｓ１の幅が脚部７１ｒ２，７１ｒ２の幅よりも幅広になっており、縦断面形状がＴ字形状になっている。
　この第３実施形態に係る固体撮像装置１Ｃにおいても、上述の第１実施形態に係る固体撮像装置１Ａと同様の効果が得られる。
　また、この第３実施形態のリセットトランジスタＲＳＴ及び選択トランジスタＳＥＬの各々のゲート電極７１ｒ，７１ｓは、ゲート絶縁膜４６を介在して光電変換領域２２の上面部２２ａ及び第１側面部２２ｂに亘って設けられているので、第１実施形態と比較してゲート電極７１ｒ，７１ｓのゲート幅Ｗｇをより広げることができる。
　なお、この第３実施形態では、リセットトランジスタＲＳＴ及び選択トランジスタＳＥＬの各々に本技術を適用した場合について説明しているが、本技術は増幅トランジスタＡＭＰにも適用することができる。
　〔第４実施形態〕
　図２２に示すように、本技術の第４実施形態に係る固体撮像装置１Ｄは、基本的に上述の第１実施形態に係る固体撮像装置１Ａと同様の構成になっており、リセットトランジスタＲＳＴ及び選択トランジスタＳＥＬの各々のゲート電極の構成が異なっている。
　即ち、図２２に示すように、この第４実施形態のリセットトランジスタＲＳＴ及び選択トランジスタＳＥＬは、上述の第１実施形態の図４Ｂ及び図５Ｂに示すゲート電極４７ｒ，４７ｓに替えて、ゲート電極７２ｒ、７２ｓを備えている。その他の構成は、概ね第１実施形態と同様である。
　図２２に示すように、リセットトランジスタＲＳＴのゲート電極７２ｒは、ゲート絶縁膜４６を介在して光電変換領域２２の上面部２２ａ、第１側面部２２ｂ及び第２側面部２２ｃの各々に亘って設けられている。
　具体的には、ゲート電極７２ｒは、半導体層２１の第１の面部Ｓ１の外側に位置し、かつ平面視で光電変換領域２２の上面部２２ａ（素子形成領域４３）を跨いで画素間分離領域３１と素子間分離領域４１とに亘って延伸する頭部７２ｒ１と、この頭部７２ｒ１から画素間分離領域３１側に突出し、かつ光電変換領域２２の第１側面部２２ｂとゲート絶縁膜４６を介在して互いに隣り合う第１脚部７２ｒ２と、頭部７２ｒ１から素子間分離領域４１側に突出し、かつ光電変換領域２２の第２側面部２２ｃとゲート絶縁膜４６を介在して互いに隣り合う第２脚部７２ｒ３と、を有する。そして、頭部７２ｒ１と光電変換領域２２の上面部２２ａとの間にはゲート絶縁膜４６が設けられている。そして、この第４実施形態でも、Ｘ方向に互いに隣り合って並ぶ２つの画素３ａ及び３ｂでリセットトランジスタＲＳＴを共有しているので、ゲート電極７２ｒは、１つの頭部７２ｒ１に対して２つの第２脚部７２ｒ３を有する。
　図２２に示すように、選択トランジスタＳＥＬのゲート電極７２ｓも、リセットトランジスタＲＳＴのゲート電極７２ｒと同様に、ゲート絶縁膜４６を介在して光電変換領域２２の上面部２２ａ、第１側面部２２ｂ及び第２側面部２２ｃに亘って設けられている。
　具体的には、ゲート電極７２ｓは、半導体層２１の第１の面部Ｓ１の外側に設けられ、かつ平面視で光電変換領域２２の上面部２２ａを跨いで画素間分離領域３１と素子間分離領域４１とに亘って延伸する頭部７２ｓ１と、この頭部７２ｓ１から画素間分離領域３１側に突出し、かつ光電変換領域２２の第１側面部２２ｂとゲート絶縁膜４６を介在して互いに隣り合う第１脚部７２ｓ２と、頭部７２ｓｒ１から素子間分離領域４１側に突出し、かつ光電変換領域２２の第２側面部２２ｃとゲート絶縁膜４６を介在して互いに隣り合う第２脚部７２ｒ３と、を有する。そして、頭部７２ｒ１と光電変換領域２２の上面部２２ａとの間にはゲート絶縁膜４６が設けられている。そして、この第４実施形態でも、Ｘ方向に互いに隣り合って並ぶ２つの画素ブロック１５において、一方の画素ブロック１５の画素３ｂと他方の画素ブロック１５の画素３ａとで選択トランジスタＳＥＬを共有しているので、ゲート電極７２ｓも、１つの頭部７２ｓ１に対して２つの第２脚部７２ｓ３を有する。
　この第４実施形態に係る固体撮像装置１Ｄにおいても、上述の第１実施形態に係る固体撮像装置１Ａと同様の効果が得られる。
　また、この第４実施形態のリセットトランジスタＲＳＴ及び選択トランジスタＳＥＬの各々のゲート電極７２ｒ，７２ｓは、ゲート絶縁膜４６を介在して光電変換領域２２の上面部２２ａ、第１側面部２２ｂ及び第２側面部２２ｃに亘って設けられているので、第３実施形態と比較してゲート電極７２ｒ，７２ｓのゲート幅Ｗｇをより広げることができる。
　なお、この第４実施形態では、リセットトランジスタＲＳＴ及び選択トランジスタＳＥＬの各々に本技術を適用した場合について説明しているが、本技術は増幅トランジスタＡＭＰにも適用することができる。
　〔第５実施形態〕
　図２３及び図２４に示すように、本技術の第５実施形態に係る固体撮像装置１Ｅは、基本的に上述の第１実施形態に係る固体撮像装置１Ａと同様の構成になっており、増幅トランジスタＡＭＰの構成が異なっている。
　即ち、図２３及び図２４に示すように、この第５実施形態の増幅トランジスタＡＭＰは、平面視でＹ方向において互いに隣り合う２つの光電変換領域２２の間の画素間分離領域３１にゲート電極４７ａが設けられている。
　具体的には、この第５実施形態の増幅トランジスタＡＭＰは、ゲート絶縁膜４６を介在して光電変換領域２２の第１側面部２２ｂと互いに隣り合って画素間分離領域３１に設けられたゲート電極４７ａと、平面視でゲート電極４７ａのゲート長方向に互いに離間して光電変換領域２２の上面部２２ａ側に設けられ、かつソース領域及びドレイン領域として機能する一対の主電極領域５２ａｓ及び５２ａｒと、を有する。また、増幅トランジスタＡＭＰは、平面視でゲート電極４７ａと互いに隣り合う素子形成領域４３（半導体層２１）に設けられたチャネル形成部５３ａを更に有する。一対の主電極領域５２ａｓ及び５２ａｒは、ｎ型の半導体領域で構成され、チャネル形成部５３ｒはｐ型の半導体領域２３で構成されている。
　この第５実施形態の増幅トランジスタＡＭＰは、平面視で画素間分離領域３１を介してＹ方向に並ぶ２つの光電変換領域２２において、一方の光電変換領域２２の浮遊拡散領域ＦＤと互いに隣り合って接続され、かつ他方の光電変換領域２２の第１側面部２２ｂとゲート絶縁膜４６を介在して互いに隣り合って画素間分離領域３１に設けられたゲート電極４７ａを有する。
　この第５実施形態に係る固体撮像装置１Ｅにおいても、上述の第１実施形態に係る固体撮像装置１Ａと同様の効果が得られる。
　また、この第５実施形態の増幅トランジスタＡＭＰは、ゲート電極４７ａが平面視で浮遊拡散領域ＦＤと互いに互いに隣り合って接続されている。このため、ゲート電極４７ａと浮遊拡散領域ＦＤとを最短距離で電気的に接続することができ、ゲート電極４７ａと浮遊拡散領域ＦＤとを多層配線層５５の配線を介して電気的に接続する場合と比較して浮遊拡散領域ＦＤに付加される配線容量を低減することができる。これにより、変換効率を上げることができ、ランダムノイズを低減することができる。
　〔第６実施形態〕
　図２５から図２９に示すように、本技術の第６実施形態に係る固体撮像装置１Ｆは、基本的に上述の第１実施形態に係る固体撮像装置１Ａと同様の構成になっており、増幅トランジスタＡＭＰの構成が異なっている。また、本技術の第６実施形態に係る固体撮像装置１Ｆは、画素間分離領域３１に設けられた中継導体部７４ａ及び７４ｂを更に備えている。
　＜ゲート電極＞
　図２５及び図２６に示すように、この第６実施形態の増幅トランジスタＡＭＰは、上述の第１実施形態の図４Ａ及び図７に示すゲート電極４７ａに替えて、ゲート電極７３ａを備えている。その他の構成は、概ね上述の第１実施形態と同様である。
　図２５及び図２６に示すように、平面視で画素間分離領域３１を介して互いに隣り合ってＹ方向に並ぶ２つの光電変換領域２２において、一方の光電変換領域２２に設けられた増幅トランジスタＡＭＰは、平面視で一方の光電変換領域２２の上面部２２ａ及び画素間分離領域３１に亘って設けられ、かつ他方の光電変換領域２２の第１側面部２２ｂで他方の光電変換領域２２に設けられた浮遊拡散領域ＦＤと電気的及び機械的に接続されたゲート電極７３ａを有する。
　具体的には、図２５及び図２６に示すように、この第６実施形態に係る増幅トランジスタＡＭＰのゲート電極７３ａは、半導体層２１の第１の面部Ｓ１の外側を平面視で一方の光電変換領域２２及び画素間分離領域３１に亘って延伸する頭部７３ａ１と、この頭部７３ａ１から画素間分離領域３１側に突出し、かつ他方の光電変換領域２２の第１側面部２２ｂで他方の光電変換領域２２の浮遊拡散領域ＦＤと電気的及び機械的に接続された中継突起部７３ａ３と、を有する。そして、頭部７３ａ１と、一方の光電変換領域２２の上面部２２ａとの間には、ゲート絶縁膜４６が介在されている。そして、中継突起部７３ａ３は、画素間分離領域３１に埋め込まれている。
　＜中継導体部＞
　図２５、図２７及び図２９に示すように、中継導体部７４ａは、１つの画素ブロック１５に含まれる２つの光電変換領域２２の間の画素間分離領域３１に設けられている。そして、中継導体部７４ａは、１つの画素ブロック１５に含まれる２つの光電変換領域２２において、一方の光電変換領域２２の第１側面部２２ｂで一方の光電変換領域２２における増幅トランジスタＡＭＰの主電極領域５２ａｒと電気的及び機械的に接続され、かつ他方の光電変換領域２２の第１側面部２２ｂで他方の光電変換領域２２における増幅トランジスタＡＭＰの主電極領域５２ａｒと電気的及び機械的に接続されている。即ち、中継導体部７４ａは、平面視で互いに隣り合う２つの光電変換領域２２の各々の第１側面部２２ｂにおいて、画素間分離領域３１を挟んで互いに隣り合う２つの増幅トランジスタＡＭＰの各々の主電極領域５２ａｒと電気的及び機械的に接続されている。
　中継導体部７４ａは、図２７及び図２９に示すように、画素間分離領域３１に埋め込まれていると共に、Ｘ方向において画素間分離領域３１を貫通し、１つの画素ブロック１５に含まれる２つの光電変換領域２２の各々の第１側面部２２ｂに接続されている。そして、中継導体部７４ａは、層間絶縁膜５６に設けられたコンタクト電極５７ａｒを介して、層間絶縁膜５６上の配線層５８に設けられた配線５８ａｒと電気的に接続されている。
　詳細に図示していないが、図２５及び図２８を参照して説明すれば、中継導体部７４ｂは、Ｘ方向に互いに隣り合って並ぶ２つの画素ブロック１５の間の画素間分離領域３１に設けられている。そして、中継導体部７４ｂは、Ｘ方向に並ぶ２つの画素ブロック１５で互いに隣り合う２つの光電変換領域２２において、一方の光電変換領域２２の第１側面部２２ｂで一方の光電変換領域２２の給電用コンタクト領域ＷＣと電気的及び機械的に接続され、かつ他方の光電変換領域２２の第１側面部２２ｂで他方の光電変換領域２２の給電用コンタクト領域ＷＣと電気的及び機械的に接続されている。即ち、中継導体部７４ｂは、平面視で互いに隣り合う２つの光電変換領域２２の各々の第１側面部２２ｂにおいて、画素間分離領域３１を挟んで互いに隣り合う２つの給電用コンタクト領域ＷＣと電気的及び機械的に接続されている。
　中継導体部７４ｂは、詳細に図示していないが、図２８を参照して説明すれば、中継導体部７４ａと同様に、画素間分離領域３１に埋め込まれていると共に、Ｘ方向において画素間分離領域３１を貫通し、この画素間分離領域３１を挟んで互いに隣り合う２つの光電変換領域２２の各々の第１側面部２２ｂに接続されている。そして、中継導体部７４ｂは、中継導体部７４ａと同様に、層間絶縁膜５６に設けられたコンタクト電極５７ｗｃを介して、層間絶縁膜５６上の配線層５８に設けられた配線５８ｗｃと電気的に接続されている。この配線５８ｗｃからコンタクト電極５７ｗｃを通して例えば０Ｖの基準電位が中継導体部７４ｂに供給される。
　中継導体部７４ａ及び７４ｂの各々としては、例えば抵抗値を低減する不純物が導入された多結晶シリコン膜を用いている。中継導体部７４ａ及び７４ｂの各々としては、金属膜を用いてもよいが、画素間分離領域３１や半導体層２１との熱膨張係数の差を考慮すると、多結晶シリコン膜を用いる方が好ましい。
　≪第６実施形態の主な効果≫
　この第６実施形態の増幅トランジスタＡＭＰは、上述したように、平面視で画素間分離領域３１を介してＹ方向に並ぶ２つの光電変換領域２２において、一方の光電変換領域２２の上面部２２ａ及び画素間分離領域３１に亘って設けられ、かつ他方の光電変換領域２２の第1側面部２２ｂで他方の光電変換領域２２の浮遊拡散領域ＦＤと電気的及び機械的に接続されたゲート電極７３ａを有する。このため、増幅トランジスタＡＭＰのゲート電極７３ａと浮遊拡散領域ＦＤとの電気的な接続を多層配線層５５の配線で行う必要がなく、平面視で光電変換領域２２と重畳する多層配線層５５の配線密度を小さくすることができる。これにより、光電変換領域２２の画素トランジスタＱと接続する配線の引き回し自由度を上げることができ、配線の引き回しに起因する、画素トランジスタＱの配置の制約を緩和することができる。したがって、この第６実施形態に係る固体撮像装置１Ｆによれば、光電変換領域２２での画素トランジスタＱの配置自由度を上げることができる。
　また、この第６実施形態に係る固体撮像装置１Ｆは、１つの画素ブロック１５のＸ方向に並ぶ２つの光電変換領域２２の間の画素間分離領域３１に設けられた中継導体部７４ａを備えている。そして、この中継導体部７４ａは、１つの画素ブロック１５に含まれる２つの光電変換領域２２において、一方の光電変換領域２２の第１側面部２２ｂで一方の光電変換領域２２における増幅トランジスタＡＭＰの主電極領域５２ａｒと電気的及び機械的に接続され、かつ他方の光電変換領域２２の第１側面部２２ｂで他方の光電変換領域２２における増幅トランジスタＡＭＰの主電極領域５２ａｒと電気的及び機械的に接続されている。このため、この中継導体部７４ａとコンタクト電極５７ａｒとの接続において、接続に十分な不純物濃度、エッチングダメージ、シリサイド異常などによる接続不良を抑制することができるとも共に、リーク電流による暗電流の発生を抑制することができる。
　また、この第６実施形態に係る固体撮像装置１Ｆは、Ｘ方向に互いに隣り合って並ぶ２つの画素ブロック１５の間の画素間分離領域３１に設けられた中継導体部７４ｂを備えている。そして、この中継導体部７４ｂにおいても、中継導体部７４ａと同様に、Ｘ方向に並ぶ２つの画素ブロック１５で互いに隣り合う２つの光電変換領域２２において、一方の光電変換領域２２の第１側面部２２ｂで一方の光電変換領域２２の給電用コンタクト領域ＷＣと電気的及び機械的に接続され、かつ他方の光電変換領域２２の第１側面部２２ｂで他方の光電変換領域２２の給電用コンタクト領域ＷＣと電気的及び機械的に接続されている。このため、この中継導体部７４ｂとコンタクト電極５７ＷＣとの接続において、接続に十分な不純物濃度、エッチングダメージ、シリサイド異常などによる接続不良を抑制することができるとも共に、リーク電流による暗電流の発生を抑制することができる。
　〔第７実施形態〕
　図３０から図３２に示すように、本技術の第７実施形態に係る固体撮像装置１Ｇは、基本的に上述の第１実施形態に係る固体撮像装置１Ａと同様の構成になっており、以下の構成が異なっている。
　即ち、この第７実施形態の固体撮像装置１Ｇは、上述の第１実施形態の図３に示す画素回路１６に替えて、図３０に示す画素回路１６Ｇを備えている。そして、この第７実施形態では、光電変換領域２２のトランジスタレイアウトが上述の実施形態１と比較して若干異なっている。その他の構成は、概ね第１実施形態と同様である。
　図３０に示すように、画素回路１６Ｇは、上述の画素回路１６の構成に切替トランジスタＦＤＧを新たに加えた回路構成になっている。即ち、画素回路１６Ｇは、画素トランジスタＱとして、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴ及び切替トランジスタＦＤＧを備えている。
　図３０に示すように、切替トランジスタＦＤＧは、ソース領域が増幅トランジスタＡＭＰのゲート電極及び浮遊拡散領域ＦＤと電気的に接続され、ドレイン領域がリセットトランジスタＲＳＴのソース領域と電気的に接続されている。そして、切替トランジスタＦＤＧのゲート電極は、図２に示す画素駆動線１０のうちの切替トランジスタ駆動線と電気的に接続されている。この切替トランジスタＦＤＧは、浮遊拡散領域ＦＤによる電荷保持を制御すると共に、増幅トランジスタＡＭＰで増幅される電位に応じた電圧の増倍率を調整する。
　図３１及び図３２に示すように、切替トランジスタＦＤＧは、平面視でＹ方向において互いに隣り合う２つの光電変換領域２２の間の画素間分離領域３１にゲート電極４７ｆが設けられている。
　具体的には、切替トランジスタＦＤＧは、ゲート絶縁膜４６を介在して光電変換領域２２の第１側面部２２ｂと互いに隣り合って画素間分離領域３１に設けられたゲート電極４７ｆと、平面視でゲート電極４７ｆのゲート長方向に互いに離間して光電変換領域２２の上面部２２ａ側に設けられ、かつソース領域及びドレイン領域として機能する一対の主電極領域５２ｆ及び５２ｒと、を有する。また、切替トランジスタＦＤＧは、平面視でゲート電極４７ｆと互いに隣り合う素子形成領域４３（半導体層２１）に設けられたチャネル形成部５３ｆを更に有する。一対の主電極領域５２ｆ及び５２ｒは、ｎ型の半導体領域で構成され、チャネル形成部５３ｆはｐ型の半導体領域２３で構成されている。
　切替トランジスタＦＤＧは、変換効率を切り替える際に用いられる。一般に、暗い場所での撮影時には画素信号が小さい。Ｑ＝ＣＶに基づき、電荷電圧変換を行う際に、浮遊拡散領域ＦＤのＦＤ容量Ｃ（フローティングディフュージョン容量Ｃ）が大きければ、増幅トランジスタＡＭＰで電圧に変換した際の電圧Ｖが小さくなってしまう。一方、明るい場所では、画素信号が大きくなるので、浮遊拡散領域ＦＤのＦＤ容量Ｃが大きくなければ、浮遊拡散領域ＦＤで、光電変換部２５（フォトダイオードＰＤ）の電荷を受けきれない。さらに、増幅トランジスタＡＭＰで電圧に変換した際の電圧Ｖが大きくなりすぎないように（言い換えると、小さくなるように）、浮遊拡散領域ＦＤのＦＤ容量Ｃが大きくなっている必要がある。これらを踏まえると、切替トランジスタＦＤＧをオンにしたときには、切替トランジスタＦＤＧのゲート容量が増えるので、全体のＦＤ容量Ｃが大きくなる。一方、切替トランジスタＦＤＧをオフにしたときには、全体のＦＤ容量Ｃが小さくなる。このように、切替トランジスタＦＤＧのオン／オフを切り替えることで、ＦＤ容量Ｃを可変にし、変換効率を切り替えることができる。
　この第７実施形態において、浮遊拡散領域ＦＤは、切替トランジスタＦＤＧの主電極領域５２ｆと兼用されている。また、リセットトランジスタＲＳＴと切替トランジスタＦＤＧとは、リセットトランジスタＲＳＴの主電極領域５２ｒと切替トランジスタＦＤＧの主電極領域５２ｒとが共有され、直列に接続されている。
　この第７実施形態に係る固体撮像装置１Ｇにおいても、上述の第１実施形態に係る固体撮像装置１Ａと同様の効果が得られる。
　なお、この第７実施形態では、画素回路１６Ｇに含まれる画素トランジスタＱとして、切替トランジスタＦＤＧ、リセットトランジスタＲＳＴ及び選択トランジスタＳＥＬの各々のゲート電極４７ｆ，４７ｒ，４７ｓを画素間分離領域３１に設けた場合について説明したが、画素回路１６Ｇに含まれる複数の画素トランジスタＱの少なくとも何れか１つの画素トランジスタＱのゲート電極を画素間分離領域３１に設ける構成としてもよい。
　〔第８実施形態〕
　図３３から図３５に示すように、本技術の第８実施形態に係る固体撮像装置１Ｈは、基本的に上述の第１実施形態に係る固体撮像装置１Ａと同様の構成になっており、以下の構成が異なっている。
　即ち、この第８実施形態の固体撮像装置１Ｈは、上述の第１実施形態の図３に示す画素回路１６に替えて、図３３に示す画素回路１６Ｈを備えている。そして、この第８実施形態では、画素回路１６Ｈに含まれる画素トランジスタＱの平面レイアウトが上述の実施形態１と比較して若干異なっている。そして、この画素回路１６Ｈに含まれる画素トランジスタＱの全てのゲート電極が光電変換領域２２の素子形成領域４３に設けられている。その他の構成は、概ね第１実施形態と同様である。
　図３３に示すように、画素回路１６Ｈは、上述の図３に示す画素回路１６の構成に２つの切替トランジスタＦＤＧ，ＦＣＧを新たに加えた回路構成になっている。即ち、画素回路１６Ｈは、回路を構成する画素トランジスタＱとして、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴ及び２つの切替トランジスタＦＣＧ，ＦＤＧを備えている。上述の第７実施形態の画素回路１６Ｇ（図３０参照）は、１つの切替トランジスタＦＤＧを備えているが、この第８実施形態の画素回路１６Ｈは、２つの切替トランジスタＦＣＧ及びＦＤＧを備えている。
　図３３に示すように、切替トランジスタＦＣＧは、ソース領域が切替トランジスタＦＤＧのドレイン領域と電気的に接続され、ドレイン領域がリセットトランジスタＲＳＴのソース領域と電気的に接続されている。そして、切替トランジスタＦＣＧのゲート電極は、図２に示す画素駆動線１０のうちの第１切替トランジスタ駆動線と電気的に接続されている。
　図３３に示すように、切替トランジスタＦＤＧは、ソース領域が増幅トランジスタＡＭＰのゲート電極及び浮遊拡散領域ＦＤと電気的に接続され、ドレイン領域が切替トランジスタＦＣＧのソース領域と電気的に接続されている。そして、切替トランジスタＦＤＧのゲート電極は、図２に示す画素駆動線１０のうちの第２切替トランジスタ駆動線と電気的に接続されている。
　図３３に示す２つの切替トランジスタＦＣＧ及びＦＤＧの各々は、上述の第７実施形態の切替トランジスタＦＤＧと同様に、浮遊拡散領域ＦＤによる電荷保持を制御すると共に、増幅トランジスタＡＭＰで増幅される電位に応じた電圧の増倍率を調整する。そして、この２つの切替トランジスタＦＣＧ及びＦＤＧの各々のオン／オフを切り替えることで、上述の第７実施形態の画素回路１６Ｇと同様に、ＦＤ容量Ｃを可変にし、変換効率を切り替えることができる。
　詳細に図示していないが、図３４を参照して説明すると、切替トランジスタＦＣＧは、ゲート絶縁膜を介在して光電変換領域２２の素子形成領域４３（光電変換領域２２の第１側面部２２ｂ）に設けられたゲート電極４７ｆｃと、平面視でゲート電極４７ｆｃのゲート長方向に互いに離間して光電変換領域２２の素子形成領域４３（上面部２２ａ）に設けられ、かつソース領域及びドレイン領域として機能する一対の主電極領域５２ｆｃ及び５２ｒと、を有する。また、切替トランジスタＦＣＧは、平面視でゲート電極４７ｆｃと重畳する素子形成領域４３（半導体層２１）に設けられたチャネル形成部を更に有する。一対の主電極領域５２ｆｃ及び５２ｒは、ｎ型の半導体領域で構成され、チャネル形成部はｐ型の半導体領域２３で構成されている。
　詳細に図示していないが、図３４を参照して説明すると、切替トランジスタＦＤＧは、ゲート絶縁膜を介在して光電変換領域２２の素子形成領域４３（光電変換領域２２の第１側面部２２ｂ）に設けられたゲート電極４７ｆと、平面視でゲート電極４７ｆのゲート長方向に互いに離間して光電変換領域２２の素子形成領域４３（上面部２２ａ）に設けられ、かつソース領域及びドレイン領域として機能する一対の主電極領域５２ｆ及び５２ｆｃと、を有する。また、切替トランジスタＦＤＧは、平面視でゲート電極４７ｆと重畳する素子形成領域４３（半導体層２１）に設けられたチャネル形成部を更に有する。一対の主電極領域５２ｆ及び５２ｆｃは、ｎ型の半導体領域で構成され、チャネル形成部はｐ型の半導体領域２３で構成されている。
　この第８実施形態において、浮遊拡散領域ＦＤは、切替トランジスタＦＤＧの主電極領域５２ｆと兼用されている。また、リセットトランジスタＲＳＴと切替トランジスタＦＣＧとは、リセットトランジスタＲＳＴの主電極領域５２ｒと切替トランジスタＦＣＧの主電極領域５２ｒとが共有され、直列に接続されている。また、切替トランジスタＦＣＧと切替トランジスタＦＤＧとは、切替トランジスタＦＣＧの主電極領域５２ｆｃと切替トランジスタＦＤＧの主電極領域５２ｆｃとが共有され、直列に接続されている。即ち、リセットトランジスタＲＳＴ及び２の切替トランジスタＦＣＧ，ＦＤＧの各々は、直接に接続された状態で光電変換領域２２の素子形成領域４３に設けられている。
　図３４及び図３５に示すように、この第８実施形態の増幅トランジスタＡＭＰは、基本的に上述の第１実施形態の増幅トランジスタＡＭＰと同様の構成になっており、ゲート電極の構成が異なっている。
　即ち、平面視で画素間分離領域３１を介してＸ方向に互いに隣り合う２つの光電変換領域２２（２２Ｘ１及び２２Ｘ２）において、一方の光電変換領域２２Ｘ１に設けられた増幅トランジスタＡＭＰは、平面視で一方の光電変換領域２２Ｘ１の上面部２２ａ（素子形成領域４３）及び画素間分離領域３１に亘って設けられ、かつ他方の光電変換領域２２Ｘ２の第1側面部２２ｂで他方の光電変換領域２２Ｘ２の浮遊拡散領域ＦＤと接続されたゲート電極７５ａを有する。
　そして、図３５に示すように、ゲート電極７５ａは、平面視で一方の光電変換領域２２Ｘ１と画素間分離領域３１とに亘って設けられた頭部７５ａ１と、この頭部７５ａ１から画素間分離領域３１側に突出し、かつ他方の光電変換領域２２Ｘ２の第１側面部２２ｂで浮遊拡散領域ＦＤと接続された中継接続部７５ａ３と、を含む。換言すれば、ゲート電極７５ａは、半導体層２１の第１の面部Ｓ１の外側を一方の光電変換領域２２Ｘ１及び画素間分離領域３１に亘って延伸し、かつ頭部７５ａ１から画素間分離領域３１の内部に突出し、かつ他方の光電変換領域２２Ｘ２の第1側面部２２ｂで浮遊拡散領域ＦＤと電気的及び機械的に接続されている。この第８実施形態のゲート電極７５ａは、上述の第１実施形態に係る増幅トランジスタＡＭＰのゲート電極４７ａと同様に、例えば抵抗値を低減する不純物が導入された多結晶シリコン膜（ドープドポリシリコン膜）で構成されている。そして、この第８実施形態のゲート電極７５ａは、一方の光電変換領域２２Ｘ１側と他方の光電変換領域２２Ｘ２側とでほぼ同一の不純物濃度分布になっている。
　ここで、この第８実施形態では、光電変換領域２２の第１側面部２２ｂが本技術の「光電変換領域の側面部」の一具体例に相当する。
　≪第８実施形態の主な効果≫
　この第８実施形態の増幅トランジスタＡＭＰは、上述したように、平面視で画素間分離領域３１を介してＸ方向に並ぶ２つの光電変換領域２２（２２Ｘ１，２２Ｘ２）において、一方の光電変換領域２２Ｘ１の上面部２２ａ及び画素間分離領域３１に亘って設けられ、かつ他方の光電変換領域２２Ｘ２の第１側面部２２ｂで他方の光電変換領域２２の浮遊拡散領域ＦＤと電気的及び機械的に接続されたゲート電極７５ａを有する。このため、増幅トランジスタＡＭＰのゲート電極７５ａと浮遊拡散領域ＦＤとの電気的な接続を多層配線層５５の配線で行う必要がなく、平面視で光電変換領域２２と重畳する多層配線層５５の配線密度を下げることができる。これにより、光電変換領域２２の画素トランジスタＱ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＣＧ，ＦＤＧ）と接続する配線の引き回し自由度を上げることができ、配線の引き回しに起因する、画素トランジスタＱの配置の制約を緩和することができる。したがって、この第８実施形態に係る固体撮像装置１Ｈにおいても、上述の第１実施形態に係る固体撮像装置１Ａと同様に、光電変換領域２２での画素トランジスタＱの配置自由度を上げることができる。
　また、ゲート電極７５ａと浮遊拡散領域ＦＤとを最短距離で電気的に接続することができ、ゲート電極４７ａと浮遊拡散領域ＦＤとを多層配線層５５の配線を介して電気的に接続する場合と比較して浮遊拡散領域ＦＤに付加される配線容量を低減することができる。これにより、変換効率を上げることができ、ランダムノイズを低減することができる。
　ここで、ＣＭＯＳイメージセンサにおいて、高変換効率化は、高感度化、低ノイズ化に有効な手段である。その変換効率を高くするためには、ＦＤ容量を小さくする、及び、ソース・フロワ―・ゲイン（Source-Follower Gain（SF Gain）を高くする必要がある。しかしながら、ＳＦ－Ｇａｉｎは、一般的に０．８～０．９程度であり、大幅な向上は見込めない。一方、ＦＤ容量については、構造的なアプローチで大幅な低減を見込むことができる。そして、ＦＤ容量は、主に、浮遊拡散領域ＦＤでのＦＤ拡散層容量と、増幅トランジスタＡＭＰでのアンプ・ゲート容量と、浮遊拡散領域ＦＤに接続する配線でのＦＤ配線容量との和からなる。ＦＤ拡散層容量の低減は、浮遊拡散領域ＦＤの面積縮小化や低濃度化が有効であるが、ＦＤ白点やＦＤ暗電流の悪化の懸念がある。アンプ・ゲート容量の低減には、増幅トランジスタＡＭＰのゲート電極サイズの縮小やゲート絶縁膜４６の厚膜化が有効であるが、ランダムノイズ（ＲＮ）の悪化の懸念がある。但し、ＦＤ配線容量の低減は画素特性の悪化の懸念が無く、高変換効率化を達成可能である。よって、更なる高変換効率化には、この第８実施形態のように、ＦＤ配線容量の低減を行うことで、ＦＤ容量の低減が有効である。
　この第８実施形態では、ＦＤ容量に占める配線容量成分をほぼ無くすことができ、更に、その他の配線を介した信号のカップリングも低減でき、固定パターンノイズ（ＦＰＮ：Fixed Pattern Noise）も抑制することができる。
　≪第８実施形態の変形例≫
　次に、第８実施形態の変形例について説明する。
　＜変形例８－１＞
　図３６は、本技術の第８実施形態に係る変形例８－１を模式的に示す要部縦断面図である。
　上述の第８実施形態では、増幅トランジスタＡＭＰのゲート電極７５ａの不純物濃度を、一方の光電変換領域２２Ｘ１側と他方の光電変換領域２２Ｘ２側とでほぼ同一の不純物濃度分布とした場合について説明したが、本技術は、上述の第８実施形態に限定されるものではない。
　例えば、ゲート電極７５ａを、一方の光電変換領域２２Ｘ１側の不純物濃度よりも他方の光電変換領域２２Ｘ２側の不純物濃度の方が低い不純物濃度分布としてもよい。
　この場合、図３６に示すように、ゲート電極７５ａは、一方の光電変換領域２２Ｘ１側に位置する第１部分７５Ｘ１と、他方の光電変換領域２２Ｘ２側に位置し、かつ第１部分７５Ｘ１よりも不純物濃度が低い第２部分７５Ｘ２と、を有する。そして、第１部分７５Ｘ１と第２部分７５Ｘ２との境界部７５Ｚは、平面視で画素間分離領域３１と重畳している。第１部分７５Ｘ１は、ゲート電極７５ａの頭部７５ａ１のうちの一方の光電変換領域２２Ｘ１側を含む。第２部分７５Ｘ２は、ゲート電極７５ａの頭部７５ａ１のうちの他方の光電変換領域２２Ｘ２側を含むと共に、中継接続部７５ａ３を含む。即ち、この変形例８－１のゲート電極７５ａは、中継接続部７５ａ３の不純物濃度が一方の光電変換領域２２Ｘ１側の不純物濃度よりも低くなっている。
　この変形例８－１の場合、ゲート電極７５ａのチャネル形成部側（一方の光電変換領域２２側の部分）を低抵抗しつつ、中継接続部７５ａ３から浮遊拡散領域ＦＤへの不純物拡散を抑制することができ、ＦＤ拡散層容量を低減することができる。
　＜変形例８－２＞
　図３７は、本技術の第８実施形態に係る変形例８－２を模式的に示す要部縦断面図である。
　上述の第８実施形態では、画素間分離領域として、図５Ａ及び図３５に示すように、半導体層２１に設けられ、かつ半導体層２１の厚さ方向（Ｚ方向）に延伸する掘り込み部３３と、半導体層２１の掘り込み部３３に、この掘り込み部３３を埋め込むようにして設けられた分離絶縁膜３４と、を含む画素間分離領域３１について説明した。
　これに対し、図３７に示すように、この変形例８－２の画素間分離領域３１は、半導体層２１に設けられ、かつ半導体層２１の厚さ方向（Ｚ方向）に延伸する掘り込み部３３と、半導体層２１の掘り込み部３３に、この掘り込み部３３の内壁に沿って設けられた分離絶縁膜３４と、半導体層２１の掘り込み部３３に分離絶縁膜３４を介して設けられた導体３５と、を含む構成になっている。そして、図示していないが、導体３５は、基準電位が印加される配線と電気的に接続されている。即ち、この変形例８－２の画素間分離領域３１は、基準電位が印加される導体３５を含む。基準電位としては、例えば負バイアスの電位が印加される。
　図３７に示すように、増幅トランジスタＡＭＰのゲート電極７５ａは、平面視で画素間分離領域３１の導体３５と重畳している。そして、画素間分離領域３１の導体３５は、半導体層２１の厚さ方向（Ｚ方向）に沿って延伸し、半導体層２１の第１の面部Ｓ１側に位置する一端側が増幅トランジスタＡＭＰのゲート電極７５ａと分離絶縁膜３４を介して互いに向かい合って（隣り合って）いる。
　ここで、浮遊拡散領域ＦＤの寄生容量が小さすぎると、他の信号線からのカップリングでＦＤ電位の揺れが生じ、ＲＮ（オン抵抗）の悪化が発生し易くなる。そこで、画素間分離領域３１の導体３５に一定電位を印加し、容量結合させた浮遊拡散領域ＦＤの電位を安定させることで、他の信号線とのカップリングによる電位の揺れを小さく、若しくは無くすことができ、低ノイズ化を実現することができる。したがって、この変形例８－２においては、上述の第８実施形態と同様の効果が得られると共に、低ノイズ化を実現することができる。
　＜変形例８－３＞
　図３８は、本技術の第８実施形態に係る変形例８－３を模式的に示す要部縦断面図である。
　上述の第８実施形態では、増幅トランジスタＡＭＰのゲート電極として、頭部７５ａ１及び中継接続部７５ａ３を含むゲート電極７５ａについて説明したが、本技術は上述の第８実施形態のゲート電極７５ａに限定されるものではない。
　例えば、図３８に示すように、ゲート電極７５ａは、頭部７５ａ１及び中継接続部７５ａ３を含み、更に頭部７５ａ１から一方の光電変換領域２２Ｘ１側に突出する脚部７５ａ２を含む構成としてもよい。脚部７５ａ２は、一方の光電変換領域２２Ｘ１の素子形成領域４３において、頭部７５ａ１から半導体層２１の内部に突出し、かつゲート絶縁膜４６を介在して半導体層２１のチャネル形成部５３ａと互いに隣り合う。図３８では、１つの脚部７５ａ２を例示しているが、脚部７５ａ２は２つ以上設けてもよい。
　この変形例８－３の増幅トランジスタＡＭＰを用いることにより、フリッカーノイズや熱雑音を低減でき、低オン抵抗化を実現することができる。
　＜変形例８－４＞
　図３９は、本技術の第８実施形態に係る変形例８－４を模式的に示す要部縦断面図である。
　上述の第８実施形態では、一方の光電変換領域２２Ｘ１に設けられた増幅トランジスタＡＭＰのゲート電極７５ａを、他方の光電変換領域２２Ｘ２の第１側面部２２ｂで他方の光電変換領域２２Ｘ２の浮遊拡散領域ＦＤと電気的及び機械的に接続した場合について説明した。しかしながら、本技術は上述の第８実施形態に限定されるものではない。
　例えば、図３９に示すように、一方の光電変換領域２２Ｘ１に設けられた増幅トランジスタＡＭＰのゲート電極７５ａを、他方の光電変換領域２２Ｘ２の上面部２２ａ及び第１側面部２２ｂで他方の光電変換領域２２Ｘ２の浮遊拡散領域ＦＤと電気的及び機械的に接続してもよい。
　この変形例８－４の場合、ゲート電極７５ａと浮遊拡散領域ＦＤとの接触面積を増やすことができるため、低抵抗化を図ることができる。
　＜変形例８－５＞
　図４０は、本技術の第８実施形態に係る変形例８－５を模式的に示す要部縦断面図である。
　この変形例は、図３６に示す変形例８－１の不純物濃度分布技術と、図３７に示す変形例８－２の寄生容量付加技術と、を組み合わせたものである。この変形例８－５は、上述の変形例８－１及び変形例８－２の各々の効果を得ることができる。
　＜変形例８－６＞
　図４１は、本技術の第８実施形態に係る変形例８－６を模式的に示す要部縦断面図である。
　この変形例は、図３６に示す変形例８－１の不純物濃度分布技術と、図３８に示す変形例８－３のチャネル幅拡張技術と、を組み合わせたものである。この変形例８－６は、上述の変形例８－１及び変形例８－３の各々の効果を得ることができる。
　＜変形例８－７＞
　図４２は、本技術の第８実施形態に係る変形例８－７を模式的に示す要部縦断面図である。
　この変形例８－７は、図３６に示す変形例８－１の不純物濃度分布技術と、図３９に示す変形例８－４の浮遊拡散領域接続技術と、を組み合わせたものである。この変形例８－７は、上述の変形例８－１及び変形例８－４の各々の効果を得ることができる。
　＜その他の変形例＞
　なお、図示していないいが、図３７に示す変形例８－２の寄生容量付加技術と、図３８に示す変形例８－３のチャネル幅拡張技術や、図３９に示す変形例８－４の浮遊拡散領域接続技術と、を組み合わせることができる。
　また、図示していないが、図３８に示す変形例８－３のチャネル幅拡張技術と、図３９に示す変形例８－４の浮遊拡散領域接続技術と、を組み合わせることができる。
　〔第９実施形態〕
　次に、本技術の第９実施形態に係る固体撮像装置１Ｉについて、図４３及び図４４を用いて説明する。
　図４３は、本技術の第９実施形態に係る固体撮像装置において、２つの画素ブロックの一構成例を模式的に示す平面図である。
　図４４は、図４３のａ４３－ａ４３切断線に沿った縦断面構造を模式的に示す縦断面図である。
　本技術の第９実施形態に係る固体撮像装置１Ｉは、図４３に示す画素ブロック１５Ｉを備えている。この第９実施形態の画素ブロック１５Ｉは、主にＹ方向に互いに隣り合って並ぶ２つの画素３（３ａ１，３ｂ１）を一単位として含む。
　１つの画素ブロック１５Ｉに含まれる２つの画素３（３ａ１，３ｂ１）の各々は、画素間分離領域３１で区画された光電変換領域２２（２２Ｘ３，２２Ｘ４）を含む。この第９実施形態の光電変換領域２２（２２Ｘ３，２２Ｘ４）は、基本的に上述の第８実施形態の光電変換領域２２と同様の構成になっており、以下の構成が異なっている。
　即ち、この第９実施形態の光電変換領域２２（２２Ｘ３，２２Ｘ４）は、上述の第８実施形態の光電変換領域２２と比較してトランジスタのレイアウトや素子形成領域４３の平面形状が異なっている。そして、１つの画素ブロック１５Ｉに含まれる２つの光電変換領域２２（２２Ｘ３，２２Ｘ４）において、一方の光電変換領域２２Ｘ３における素子形成領域４３の平面パターンと、他方の光電変換領域２２Ｘ４における素子形成領域４３の平面パターンとが、Ｙ方向に並ぶ画素３ａ１と画素３ｂ１との間の境界を軸にして反転している。
　また、この第９実施形態の光電変換領域２２（２２Ｘ３，２２Ｘ４）において、素子形成領域４３には、画素トランジスタとして、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ及び切替トランジスタＦＤＧが設けられているが、上述の第８実施形態の図３４に示す切替トランジスタＦＣＧは設けられていない。そして、この第９実施形態では、増幅トランジスタＡＭＰの構成が上述の第８実施形態と比較して若干異なっている。
　具体的には、この第９実施形態の増幅トランジスタＡＭＰは、１つの画素ブロック１５Ｉに含まれる２つの光電変換領域２２（２２Ｘ３，２２Ｘ４）で共有、換言すれば１つの画素ブロック１５Ｉに含まれる２つの画素３（３ａ１，３ｂ１）で共有されている。
　そして、図４４に示すように、この第９実施形態の増幅トランジスタＡＭＰは、１つの画素ブロック１５Ｉに含まれる２つの光電変換領域２２（２２Ｘ３，２２Ｘ４）において、一方の光電変換領域２２Ｘ３の第１側面部２２ｂで一方の光電変換領域２２Ｘ３の浮遊拡散領域ＦＤと電気的及び機械的に接続され、かつ他方の光電変換領域２２Ｘ４の側面部２２ｂで他方の光電変換領域２２Ｘ４の浮遊拡散領域ＦＤと電気的及び機械的に接続されたゲート電極７５ａを有する。即ち、この第９実施形態の増幅トランジスタＡＭＰのゲート電極７５ａは、半導体層２１の第１の面部Ｓ１の外側を光電変換領域２２及び画素間分離領域３１に亘って延伸する頭部７５ａ１と、この頭部７５ａ１から画素間分離領域３１の内部に突出し、かつ平面視で画素間分離領域３１を挟んで互いに隣り合う２つの光電変換領域２２（２２Ｘ３，２２Ｘ４）の各々の第１側面部２２ｂと電気的及び機械的に接続された中継接続部７５ａ３と、を有する。
　この第９実施形態に係る固体撮像装置１Ｉにおいても、上述の第８実施形態に係る固体撮像装置１Ｈと同様の効果が得られる。
　〔第１０実施形態〕
　次に、本技術の第１０実施形態に係る固体撮像装置１Ｉについて、図４５及び図４６を用いて説明する。
　図４５は、本技術の第１０実施形態に係る固体撮像装置において、２つの画素ブロックの一構成例を模式的に示す平面図である。
　図４６は、図４５のａ４５－ａ４５切断線に沿った縦断面構造を模式的に示す縦断面図である。
　本技術の第１０実施形態に係る固体撮像装置１Ｊは、図４５に示す画素ブロック１５Ｊを備えている。この第１０実施形態の画素ブロック１５Ｊは、主にＹ方向に互いに隣り合って並ぶ２つの画素３（３ａ２，３ｂ２）を一単位として含む。
　１つの画素ブロック１５Ｊに含まれる２つの画素３（３ａ２，３ｂ２）の各々は、画素間分離領域３１で区画された光電変換領域２２（２２Ｘ５，２２Ｘ６）を含む。この第１０実施形態の光電変換領域２２（２２Ｘ５，２２Ｘ６）は、基本的に上述の第８実施形態の光電変換領域２２と同様の構成になっており、以下の構成が異なっている。
　即ち、この第１０実施形態の光電変換領域２２（２２Ｘ５，２２Ｘ６）は、上述の第８実施形態の光電変換領域２２と比較してトランジスタのレイアウトや素子形成領域４３の平面形状が異なっている。そして、１つの画素ブロック１５Ｊに含まれる２つの光電変換領域２２（２２Ｘ５，２２Ｘ６）において、一方の光電変換領域２２Ｘ５における素子形成領域４３の平面パターンと、他方の光電変換領域２２Ｘ６における素子形成領域４３の平面パターンとが、Ｙ方向に並ぶ画素３ａ２と画素３ｂ２との間の境界を軸にして反転している。
　また、この第１０実施形態の光電変換領域２２（２２Ｘ５，２２Ｘ６）において、素子形成領域４３には、画素トランジスタとして、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ及び切替トランジスタＦＤＧが設けられているが、上述の第８実施形態の図３４に示す切替トランジスタＦＣＧは設けられていない。そして、この第１０実施形態では、増幅トランジスタＡＭＰの構成が上述の第８実施形態と比較して若干異なっている。
　具体的には、この第１０実施形態の増幅トランジスタＡＭＰは、１つの画素ブロック１５Ｊに含まれる２つの光電変換領域２２（２２Ｘ５，２２Ｘ６）で共有、換言すれば１つの画素ブロック１５Ｊに含まれる２つの画素３（３ａ２，３ｂ２）で共有されている。
　そして、図４６に示すように、この第１０実施形態の増幅トランジスタＡＭＰは、１つの画素ブロック１５Ｊに含まれる２つの光電変換領域２２（２２Ｘ５，２２Ｘ６）において、一方の光電変換領域２２Ｘ５の上面部２２ａ及び第１側面部２２ｂで一方の光電変換領域２２Ｘ５の浮遊拡散領域ＦＤと電気的及び機械的に接続され、かつ他方の光電変換領域２２Ｘ６の上面部２２ａ第１側面部２２ｂで他方の光電変換領域２２Ｘ６の浮遊拡散領域ＦＤと電気的及び機械的に接続されたゲート電極７５ａを有する。即ち、この第１０実施形態の増幅トランジスタＡＭＰのゲート電極７５ａは、半導体層２１の第１の面部Ｓ１の外側を光電変換領域２２及び画素間分離領域３１に亘って延伸する頭部７５ａ１と、この頭部７５ａ１から画素間分離領域３１の内部に突出し、かつ平面視で画素間分離領域３１を挟んで互いに隣り合う２つの光電変換領域２２（２２Ｘ５，２２Ｘ６）の各々の上面部２２ａ及び第１側面部２２ｂと電気的及び機械的に接続された中継接続部７５ａ３と、を有する。
　この第１０実施形態に係る固体撮像装置１Ｊにおいても、上述の第８実施形態に係る固体撮像装置１Ｈと同様の効果が得られると共に、上述の変形例８－４と同様に低抵抗化を図ることができる。
　〔第１１実施形態〕
　≪電子機器への応用例≫
　本技術（本開示に係る技術）は、例えば、デジタルスチルカメラ、デジタルビデオカメラ等の撮像装置、撮像機能を備えた携帯電話機、又は、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
　図４７は、本技術の第４実施形態に係る電子機器（例えば、カメラ）の概略構成を示す図である。
　図４７に示すように、電子機器１００は、固体撮像装置１０１と、光学レンズ１０２と、シャッタ装置１０３と、駆動回路１０４と、信号処理回路１０５とを備えている。この電子機器１００は、固体撮像装置１０１として、本技術の第１実施形態に係る固体撮像装置１Ａを電子機器（例えばカメラ）に用いた場合の実施形態を示す。
　光学レンズ１０２は、被写体からの像光（入射光１０６）を固体撮像装置１０１の撮像面上に結像させる。これにより、固体撮像装置１０１内に一定期間にわたって信号電荷が蓄積される。シャッタ装置１０３は、固体撮像装置１０１への光照射期間及び遮光期間を制御する。駆動回路１０４は、固体撮像装置１０１の転送動作及びシャッタ装置１０３のシャッタ動作を制御する駆動信号を供給する。駆動回路１０４から供給される駆動信号（タイミング信号）により、固体撮像装置１０１の電荷転送を行なう。信号処理回路１０５は、固体撮像装置１０１から出力される信号（画素信号（画像信号）に各種信号処理を行う。信号処理が行われた映像信号は、メモリ等の記憶媒体に記憶され、或いはモニタに出力される。
　このような構成により、固体撮像装置１０１において、転送トランジスタＴＲの相互コンダクタンス（ｇｍ）の向上が図られているため、第１１実施形態の電子機器１００の画質性能の向上を図ることができる。
　なお、上述の実施形態の固体撮像装置を適用できる電子機器１００としては、カメラに限られるものではなく、他の電子機器にも適用することができる。例えば、携帯電話機やタブレット端末等のモバイル機器向けカメラモジュール等の撮像装置に適用してもよい。
　また、本技術は、上述したイメージセンサとしての固体撮像装置の他、ＴｏＦ（Time of Flight）センサと呼称され、距離を測定する測定する測距センサなども含む光検出装置全般に適用することができる。測距センサは、物体に向かって照射光を発光し、その照射光が物体の表面で反射されて返ってくる反射光を検出し、照射光が発光されてから反射光が受光されるまでの飛行時間に基づいて物体までの距離を算出するセンサである。この測距センサにおいても、上述した画素トランジスタを採用することができる。
　なお、本技術は、以下のような構成としてもよい。
（１）
　厚さ方向において互いに反対側に位置する第１の面部及び第２の面部を有する半導体層と、
　前記半導体層の厚さ方向に延伸する分離領域で区画されて前記半導体層に設けられた光電変換領域と、
　を備え、
　前記光電変換領域は、
　前記半導体層の前記第１の面部側に位置する上面部及び前記分離領域側に位置する第１側面部と、
　前記上面部側に設けられ、かつ光電変換部で光電変換された信号電荷を電荷保持部に転送する転送トランジスタと、
　前記上面部側に設けられた複数の画素トランジスタと、
　を備え、
　前記複数の画素トランジスタの少なくとも１つの画素トランジスタは、ゲート絶縁膜を介在して前記光電変換領域の前記第１側面部と互いに隣り合って前記分離領域に設けられたゲート電極を有する、光検出装置。
（２）
　前記複数の画素トランジスタの少なくとも１つの画素トランジスタは、平面視で前記ゲート電極のゲート長方向に互いに離間して前記光電変換領域の前記上面部側に設けられた一対の主電極領域を更に有する、上記（１）に記載の光検出装置。
（３）
　前記ゲート電極は、前記分離領域に選択的に設けられている、上記（１）又は（２）に記載の光検出装置。
（４）
　前記ゲート電極は、前記ゲート絶縁膜を介在して前記光電変換領域の前記上面部及び側面部に亘って設けられている、上記（１）から（３）の何れかに記載の光検出装置。
（５）
　前記ゲート電極は、
　前記半導体層の前記第１の面部の外側を平面視で前記光電変換領域及び前記分離領域に亘って延伸する頭部と、
　前記頭部から前記分離領域側に突出し、かつ前記ゲート絶縁膜を介在して前記光電変換領域の前記第１側面部と互いに隣り合う脚部と、
　を含む、上記（４）に記載の光検出装置。
（６）
　前記光電変換領域は、前記上面部側に設けられた素子間分離領域と、平面視で前記第１側面部とは反対側に位置し、かつ前記素子間分離領域と隣り合う第２側面部と、を更に有し、
　前記ゲート電極は、前記ゲート絶縁膜を介在して前記上面部、前記第１側面部及び前記第２側面部の各々に亘って設けられている、上記（１）に記載の光検出装置。
（７）
　前記ゲート電極は、
　前記半導体層の前記第１の面部の外側を平面視で前記分離領域と前記素子間分離領域とに亘って延伸する頭部と、
　前記頭部から前記分離領域側に突出し、かつ前記ゲート絶縁膜を介在して前記光電変換領域の前記第１側面部と互いに隣り合う第１脚部と、
　前記頭部から前記素子間分離領域側に突出し、かつ前記ゲート絶縁膜を介在して前記光電変換領域の前記第２側面部と互いに隣り合う第２脚部と、
　を含む、上記（６）に記載の光検出装置。
（８）
　前記複数の画素トランジスタの少なくとも１つの前記画素トランジスタは、前記光電変換領域の前記第１側面部と前記第２側面部との間にチャネル形成部を有する、上記（６）に記載の光検出装置。
（９）
　前記分離領域は、前記半導体層の前記第１の面部側に設けられた第１縦部分と、前記第１縦部分から前記半導体層の前記第２の面部側に向かって延伸し、かつ前記第１縦部分の幅よりも幅が狭い第２縦部分とを含み、
　前記ゲート電極は、全体が前記第１縦部分に設けられている、上記（１）に記載の光検出装置。
（１０）
　前記分離領域は、前記半導体層の前記第１の面部側に設けられた第１縦部分と、前記第１縦部分から前記半導体層の前記第２の面部側に向かって延伸し、かつ前記第１縦部分の幅よりも幅が狭い第２縦部分とを含み、
　前記ゲート電極は、一部が前記第１縦部分に設けられている、上記（１）に記載の光検出装置。
（１１）
　前記ゲート電極は、平面視で互いに隣り合う２つの前記光電変換領域の各々の前記第１側面部と前記ゲート絶縁膜を介在して互いに隣り合っている、上記（１）に記載の光検出装置。
（１２）
　前記一対の主電極領域の一方は、前記電荷保持部を兼用している、上記（２）に記載の光検出装置。
（１３）
　平面視で前記分離領域を介して互いに隣り合う２つの前記光電変換領域において、前記ゲート電極は、一方の前記光電変換領域の前記第１側面部と前記ゲート絶縁膜を介在して互いに隣り合い、かつ他方の前記光電変換領域の前記電荷保持部と互いに隣り合って接続されている、上記（１）に記載の光検出装置。
（１４）
　平面視で互いに隣り合う２つの前記光電変換領域の間の前記分離領域に設けられた中継導体部を更に備え、
　前記中継導体部は、平面視で互いに隣り合う２つの前記光電変換領域の各々の前記第１側面部で２つの前記光電変換領域の各々に設けられた半導体領域と接続されている、上記（１）に記載の光検出装置。
（１５）
　半導体層と、
　前記半導体層の厚さ方向に延伸する分離領域で区画されて前記半導体層に設けられた光電変換領域と、
　を備え、
　前記光電変換領域は、
　上面部及び側面部と、
　前記上面部側に設けられ、かつ光電変換部から転送トランジスタを介して転送された信号電荷を保持する電荷保持部と、
　前記上面部側に設けられた画素トランジスタと、
　を備え、
　平面視で前記分離領域を介して互いに隣り合う２つの前記光電変換領域において、一方の光電変換領域に設けられた前記画素トランジスタは、平面視で一方の前記光電変換領域の前記上面部及び前記分離領域に亘って設けられ、かつ他方の前記光電変換領域の前記側面部で前記他方の光電変換領域の前記電荷保持部と接続されたゲート電極を有する、光検出装置。
（１６）
　前記ゲート電極は、一方の前記光電変換領域及び前記分離領域に亘って設けられた頭部と、前記頭部から前記分離領域側に突出し、かつ他方の前記光電変換領域の前記側面部で前記電荷保持部と接続された中継接続部と、を含む、上記（１５）に記載の光検出装置。
（１７）
　前記ゲート電極は、一方の前記光電変換領域側よりも他方の前記光電変換領域側の不純物濃度の方が低くなっている、上記（１５）又は（１６）に記載の光検出装置。
（１８）
　前記ゲート電極は、一方の前記光電変換領域側に位置する第１部分と、他方の前記光電変換領域側に位置し、かつ前記第１部分よりも不純物濃度が低い第２部分と、を有し、
　前記第１部分と前記第２部分との境界部が平面視で前記分離領域と重畳している、上記（１５）から（１７）の何れかに記載の光検出装置。
（１９）
　前記ゲート電極は、前記頭部から一方の前記光電変換領域側に突出する脚部を更に含む、上記（１６）から（１８）の何れかに記載の光検出装置。
（２０）
　前記ゲート電極は、他方の前記光電変換領域の前記上面部及び前記側面部に亘って前記電荷保持部と接続されている、上記（１５）から（１９）の何れかに記載の光検出装置。
（２１）
　前記分離領域は、電位が印加される導体を含む、上記（１５）から（２０）の何れかに記載の光検出装置。
（２２）
　光検出装置と、
　被写体からの像光を前記光検出装置の撮像面上に結像させる光学レンズと、
　前記光検出装置から出力される信号に信号処理を行う信号処理回路と、
　を備え、
　前記光検出装置は、
　厚さ方向において互いに反対側に位置する第１の面部及び第２の面部を有する半導体層と、
　前記半導体層の厚さ方向に延伸する分離領域で区画されて前記半導体層に設けられ、かつ前記半導体層の前記第１の面部側に位置する上面部及び前記分離領域側に位置する第１側面部を有する光電変換領域と、
　前記光電変換領域の前記上面部側に設けられ、かつ光電変換部で光電変換された信号電荷を電荷保持部に転送する転送トランジスタと、
　前記光電変換領域の前記上面部に設けられた複数の画素トランジスタと、
　を備え、
　前記複数の画素トランジスタの少なくとも１つの画素トランジスタは、前記光電変換領域の前記第１側面部とゲート絶縁膜を介して互いに隣り合って前記分離領域に設けられたゲート電極を有する、電子機器。
　本技術の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本技術が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本技術の範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
　１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆ，１Ｇ，１Ｈ，１Ｉ，１Ｊ…固体撮像装置
　２…半導体チップ
　２Ａ…画素アレイ部
　２Ｂ…周辺部
　３，３ａ，３ａ１，３ａ２，３ｂ，３ｂ１，３ｂ２…画素
　４…垂直駆動回路
　５…カラム信号処理回路
　６…水平駆動回路
　７…出力回路
　８…制御回路
　１０…画素駆動線
　１１…垂直信号線
　１２…水平信号線
　１３…ロジック回路
　１４…ボンディングパッド
　１５，１５，１５Ｉ，１５Ｊ…画素ブロック，１５Ｈ
　１６，１６Ｇ，１６Ｈ…画素回路（読出し回路）
　２１…半導体層
　２２…光電変換領域
　２２ａ…上面部
　２２ｂ…第１側面部
　２２ｃ…第２側面部
　２３…ｐ型の半導体領域
　２４…ｎ型の半導体領域
　２５…光電変換部
　３１，３１Ｂ…画素間分離領域（分離領域）
　３１ｂ１…第１縦部分
　３１ｂ２…第２縦部分
　３１ｂｚ…段差部
　３１ｘ…第１平面部分
　３１ｙ…第２平面部分
　３１ｚ１…第１縦部分
　３１ｚ２…第２縦部分
　３３…掘り込み部
　３４…分離絶縁膜
　３５…導体
　４１…素子間分離領域（フィールド分離領域）
　４２ａ…浅溝部
　４２ｂ…分離絶縁膜
　４３…素子形成領域（活性領域）
　４５ａ，４５ｂ…掘り込み部
　４６…ゲート絶縁膜
　４７…ゲート電極膜
　４７ａ，４７ｒ，４７ｓ，４７ｔ…ゲート電極
　４７ｔ１…頭部
　４７ｔ２…脚部
　５１…掘り込み部
　５２ａｓ，５２ａｓ，５２ｒ，５２ｓ…主電極領域
　５３ｒ，５３ｓ…チャネル形成部
　５５…多層配線層
　５６…層間絶縁膜
　５７…第１層目の配線層
　５７ａ，５７ｆ，５７ｒ，５７ｓ，５７ｔ…コンタクト電極
　５８ａ，５８ｒ，５８ｓ，５８ｔ…配線
　６１…平坦化膜
　６３…光学フィルタ
　６４…マイクロレンズ
　７１ｒ…ゲート電極，７１ｒ１…頭部，７１ｒ２　脚部
　７１ｓ…ゲート電極，７１ｓ１…頭部，７１ｓ２…脚部
　７２ｒ…ゲート電極，７２ｒ１…頭部，７２ｒ２…第１脚部，７２ｒ３…第２脚部
　７２ｓ…ゲート電極，７２ｓ１…頭部，７２ｓ２…第１脚部，７２ｓ３…第２脚部
　７３ａ…ゲート電極，７３ａ１…頭部，７３ａ２…脚部
　７４ａ，７４ｂ…中継導体部
　７５ａ…ゲート電極，７５ａ１…頭部，７５ａ３…中継接続部
　１００…電子機器
　１０１…固体撮像装置
　１０２…光学レンズ（光学系）
　１０３…シャッタ装置
　１０４…駆動回路
　１０５…信号処理回路
　ＡＭＰ…増幅トランジスタ
　ＦＤ…ｎ型の浮遊拡散領域
　ＦＣＧ，ＦＤＧ…切替トランジスタ
　Ｑ…画素トランジスタ
　ＲＳＴ…リセットトランジスタ
　ＳＥＬ…選択トランジスタ
　Ｓ１　…１の面部
　Ｓ２…第２の面部
　ＴＲ…転送トランジスタ
　ＷＣ…給電用コンタクト領域

Claims (22)

  1. 　厚さ方向において互いに反対側に位置する第１の面部及び第２の面部を有する半導体層と、
    　前記半導体層の厚さ方向に延伸する分離領域で区画されて前記半導体層に設けられた光電変換領域と、
    　を備え、
    　前記光電変換領域は、
    　前記半導体層の前記第１の面部側に位置する上面部及び前記分離領域側に位置する第１側面部と、
    　前記上面部側に設けられ、かつ光電変換部で光電変換された信号電荷を電荷保持部に転送する転送トランジスタと、
    　前記上面部側に設けられた複数の画素トランジスタと、
    　を備え、
    　前記複数の画素トランジスタの少なくとも１つの画素トランジスタは、ゲート絶縁膜を介在して前記光電変換領域の前記第１側面部と互いに隣り合って前記分離領域に設けられたゲート電極を有する、光検出装置。
  2. 　前記複数の画素トランジスタの少なくとも１つの画素トランジスタは、平面視で前記ゲート電極のゲート長方向に互いに離間して前記光電変換領域の前記上面部側に設けられた一対の主電極領域を更に有する、請求項１に記載の光検出装置。
  3. 　前記ゲート電極は、前記分離領域に選択的に設けられている、請求項１に記載の光検出装置。
  4. 　前記ゲート電極は、前記ゲート絶縁膜を介在して前記光電変換領域の前記上面部及び側面部に亘って設けられている、請求項１に記載の光検出装置。
  5. 　前記ゲート電極は、
    　前記半導体層の前記第１の面部の外側を平面視で前記光電変換領域及び前記分離領域に亘って延伸する頭部と、
    　前記頭部から前記分離領域側に突出し、かつ前記ゲート絶縁膜を介在して前記光電変換領域の前記第１側面部と互いに隣り合う脚部と、
    　を含む、請求項４に記載の光検出装置。
  6. 　前記光電変換領域は、前記上面部側に設けられた素子間分離領域と、平面視で前記第１側面部とは反対側に位置し、かつ前記素子間分離領域と隣り合う第２側面部と、を更に有し、
    　前記ゲート電極は、前記ゲート絶縁膜を介在して前記上面部、前記第１側面部及び前記第２側面部の各々に亘って設けられている、請求項１に記載の光検出装置。
  7. 　前記ゲート電極は、
    　前記半導体層の前記第１の面部の外側を平面視で前記分離領域と前記素子間分離領域とに亘って延伸する頭部と、
    　前記頭部から前記分離領域側に突出し、かつ前記ゲート絶縁膜を介在して前記光電変換領域の前記第１側面部と互いに隣り合う第１脚部と、
    　前記頭部から前記素子間分離領域側に突出し、かつ前記ゲート絶縁膜を介在して前記光電変換領域の前記第２側面部と互いに隣り合う第２脚部と、
    　を含む、請求項６に記載の光検出装置。
  8. 　前記複数の画素トランジスタの少なくとも１つの前記画素トランジスタは、前記光電変換領域の前記第１側面部と前記第２側面部との間にチャネル形成部を有する、請求項６に記載の光検出装置。
  9. 　前記分離領域は、前記半導体層の前記第１の面部側に設けられた第１縦部分と、前記第１縦部分から前記半導体層の前記第２の面部側に向かって延伸し、かつ前記第１縦部分の幅よりも幅が狭い第２縦部分とを含み、
    　前記ゲート電極は、全体が前記第１縦部分に設けられている、請求項１に記載の光検出装置。
  10. 　前記分離領域は、前記半導体層の前記第１の面部側に設けられた第１縦部分と、前記第１縦部分から前記半導体層の前記第２の面部側に向かって延伸し、かつ前記第１縦部分の幅よりも幅が狭い第２縦部分とを含み、
    　前記ゲート電極は、一部が前記第１縦部分に設けられている、請求項１に記載の光検出装置。
  11. 　前記ゲート電極は、平面視で互いに隣り合う２つの前記光電変換領域の各々の前記第１側面部と前記ゲート絶縁膜を介在して互いに隣り合っている、請求項１に記載の光検出装置。
  12. 　前記一対の主電極領域の一方は、前記電荷保持部を兼用している、請求項２に記載の光検出装置。
  13. 　平面視で前記分離領域を介して互いに隣り合う２つの前記光電変換領域において、前記ゲート電極は、一方の前記光電変換領域の前記第１側面部と前記ゲート絶縁膜を介在して互いに隣り合い、かつ他方の前記光電変換領域の前記電荷保持部と互いに隣り合って接続されている、請求項１に記載の光検出装置。
  14. 　平面視で互いに隣り合う２つの前記光電変換領域の間の前記分離領域に設けられた中継導体部を更に備え、
    　前記中継導体部は、平面視で互いに隣り合う２つの前記光電変換領域の各々の前記第１側面部で２つの前記光電変換領域の各々に設けられた半導体領域と接続されている、請求項１に記載の光検出装置。
  15. 　半導体層と、
    　前記半導体層の厚さ方向に延伸する分離領域で区画されて前記半導体層に設けられた光電変換領域と、
    　を備え、
    　前記光電変換領域は、
    　上面部及び側面部と、
    　前記上面部側に設けられ、かつ光電変換部から転送トランジスタを介して転送された信号電荷を保持する電荷保持部と、
    　前記上面部側に設けられた画素トランジスタと、
    　を備え、
    　平面視で前記分離領域を介して互いに隣り合う２つの前記光電変換領域において、一方の光電変換領域に設けられた前記画素トランジスタは、平面視で一方の前記光電変換領域の前記上面部及び前記分離領域に亘って設けられ、かつ他方の前記光電変換領域の前記側面部で前記他方の光電変換領域の前記電荷保持部と接続されたゲート電極を有する、光検出装置。
  16. 　前記ゲート電極は、一方の前記光電変換領域及び前記分離領域に亘って設けられた頭部と、前記頭部から前記分離領域側に突出し、かつ他方の前記光電変換領域の前記側面部で前記電荷保持部と接続された中継接続部と、を含む、請求項１５に記載の光検出装置。
  17. 　前記ゲート電極は、一方の前記光電変換領域側よりも他方の前記光電変換領域側の不純物濃度の方が低くなっている、請求項１５に記載の光検出装置。
  18. 　前記ゲート電極は、一方の前記光電変換領域側に位置する第１部分と、他方の前記光電変換領域側に位置し、かつ前記第１部分よりも不純物濃度が低い第２部分と、を有し、
    　前記第１部分と前記第２部分との境界部が平面視で前記分離領域と重畳している、請求項１５に記載の光検出装置。
  19. 　前記ゲート電極は、前記頭部から一方の前記光電変換領域側に突出する脚部を更に含む、請求項１６に記載の光検出装置。
  20. 　前記ゲート電極は、他方の前記光電変換領域の前記上面部及び前記側面部に亘って前記電荷保持部と接続されている、請求項１５に記載の光検出装置。
  21. 　前記分離領域は、電位が印加される導体を含む、請求項１５に記載の光検出装置。
  22. 　光検出装置と、
    　被写体からの像光を前記光検出装置の撮像面上に結像させる光学レンズと、
    　前記光検出装置から出力される信号に信号処理を行う信号処理回路と、
    　を備え、
    　前記光検出装置は、
    　厚さ方向において互いに反対側に位置する第１の面部及び第２の面部を有する半導体層と、
    　前記半導体層の厚さ方向に延伸する分離領域で区画されて前記半導体層に設けられ、かつ前記半導体層の前記第１の面部側に位置する上面部及び前記分離領域側に位置する第１側面部を有する光電変換領域と、
    　前記光電変換領域の前記上面部側に設けられ、かつ光電変換部で光電変換された信号電荷を電荷保持部に転送する転送トランジスタと、
    　前記光電変換領域の前記上面部に設けられた複数の画素トランジスタと、
    　を備え、
    　前記複数の画素トランジスタの少なくとも１つの画素トランジスタは、前記光電変換領域の前記第１側面部とゲート絶縁膜を介して互いに隣り合って前記分離領域に設けられたゲート電極を有する、電子機器。
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