WO2025004517A1 - 信号伝達装置、電子機器、車両 - Google Patents

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誉敏 伊藤
昌彦 有村
裕司 三枝
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Rohm Co Ltd
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    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements

Definitions

  • This disclosure relates to a signal transmission device, an electronic device, and a vehicle.
  • signal transmission devices that transmit signals between a primary circuit system and a secondary circuit system while electrically insulating the primary circuit system and the secondary circuit system have been used in a variety of applications (such as power supplies or motor drive devices).
  • Patent Document 1 As an example of related prior art, see Patent Document 1 by the same applicant.
  • a signal transmission device includes a first chip configured to receive an input pulse signal, and a second chip configured to generate an output pulse signal corresponding to the input pulse signal by performing insulated communication with the first chip to drive a switch element, the second chip including a self-diagnosis circuit configured to diagnose whether each part of the second chip is functioning correctly in response to a self-diagnosis command transmitted from the first chip, and the self-diagnosis circuit disables the self-diagnosis command when the self-diagnosis operation of the second chip is completed.
  • FIG. 1 is a diagram showing a basic configuration of a signal transmission device.
  • FIG. 2 is a diagram showing the basic structure of a transformer chip.
  • FIG. 3 is a perspective view of a semiconductor device used as a two-channel type transformer chip.
  • FIG. 4 is a plan view of the semiconductor device shown in FIG.
  • FIG. 5 is a plan view showing a layer in which the low potential coil is formed in the semiconductor device of FIG.
  • FIG. 6 is a plan view showing a layer in which a high potential coil is formed in the semiconductor device of FIG.
  • FIG. 7 is a cross-sectional view taken along line VIII-VIII shown in FIG.
  • FIG. 8 is an enlarged view (isolation structure) of the region XIII shown in FIG.
  • FIG. 9 is a diagram illustrating an example of the layout of a transformer chip.
  • FIG. 10 is a diagram showing a detailed configuration of the signal transmission device.
  • FIG. 11 is a diagram showing an example of the configuration of an electronic device equipped with a signal transmission device.
  • FIG. 12 is a diagram showing an example of the self-diagnosis operation.
  • FIG. 13 is a diagram showing a first embodiment of a signal transmission device.
  • FIG. 14 is a diagram showing a transmission operation of a self-diagnosis command.
  • FIG. 15 is a diagram showing a first malfunction condition of the self-diagnosis circuit.
  • FIG. 16 is a diagram showing a second malfunction condition of the self-diagnosis circuit.
  • FIG. 17 is a diagram showing a second embodiment of a signal transmission device.
  • FIG. 10 is a diagram showing a detailed configuration of the signal transmission device.
  • FIG. 11 is a diagram showing an example of the configuration of an electronic device equipped with a signal transmission device.
  • FIG. 12
  • FIG. 18 is a diagram showing invalidation of a self-diagnosis command (completion of self-diagnosis).
  • FIG. 19 is a diagram showing invalidation of a self-diagnosis command (secondary side restart).
  • FIG. 20 is a diagram showing the cancellation of the disablement of the self-diagnosis command (restarting the primary side).
  • FIG. 21 is a diagram showing an example of eliminating a malfunction of the self-diagnosis circuit (input noise).
  • FIG. 22 is a diagram showing an example of eliminating a malfunction of the self-diagnosis circuit (output noise).
  • FIG. 23 is a diagram showing the external appearance of the vehicle.
  • the signal transmission device 200 of this configuration example is a semiconductor integrated circuit device (so-called insulated gate driver IC) that transmits a pulse signal from the primary circuit system 200p to the secondary circuit system 200s while isolating the primary circuit system 200p (VCC1-GND1 system) from the secondary circuit system 200s (VCC2-GND2 system) and drives the gate of a switch element (not shown) provided in the secondary circuit system 200s.
  • the signal transmission device 200 is formed by sealing a controller chip 210, a driver chip 220, and a transformer chip 230 in a single package.
  • the controller chip 210 is a semiconductor chip that operates by receiving a power supply voltage VCC1 (for example, up to 7 V based on GND1).
  • the controller chip 210 includes, for example, a pulse transmission circuit 211 and buffers 212 and 213 integrated therein.
  • the pulse transmission circuit 211 is a pulse generator that generates the transmission pulse signals S11 and S21 in response to the input pulse signal IN. More specifically, when the pulse transmission circuit 211 notifies that the input pulse signal IN is at a high level, it pulse drives the transmission pulse signal S11 (outputs a single or multiple transmission pulses), and when it notifies that the input pulse signal IN is at a low level, it pulse drives the transmission pulse signal S21. In other words, the pulse transmission circuit 211 pulse drives either the transmission pulse signal S11 or S21 in response to the logical level of the input pulse signal IN.
  • the buffer 212 receives the transmission pulse signal S11 from the pulse transmission circuit 211 and pulse-drives the transformer chip 230 (specifically, the transformer 231).
  • the buffer 213 receives the transmission pulse signal S21 from the pulse transmission circuit 211 and pulse-drives the transformer chip 230 (specifically, the transformer 232).
  • the driver chip 220 is a semiconductor chip that operates by receiving a power supply voltage VCC2 (for example, up to 30 V based on GND2).
  • the driver chip 220 includes, for example, buffers 221 and 222, a pulse receiving circuit 223, and a driver 224.
  • the buffer 221 shapes the waveform of the received pulse signal S12 induced in the transformer chip 230 (specifically, the transformer 231) and outputs it to the pulse receiving circuit 223.
  • the buffer 222 shapes the waveform of the received pulse signal S22 induced in the transformer chip 230 (specifically, the transformer 232) and outputs it to the pulse receiving circuit 223.
  • the pulse receiving circuit 223 generates the output pulse signal OUT by driving the driver 224 in response to the received pulse signals S12 and S22 input via the buffers 221 and 222. More specifically, the pulse receiving circuit 223 drives the driver 224 so as to raise the output pulse signal OUT to a high level in response to the pulse drive of the received pulse signal S12, and to lower the output pulse signal OUT to a low level in response to the pulse drive of the received pulse signal S22. In other words, the pulse receiving circuit 223 switches the logical level of the output pulse signal OUT in response to the logical level of the input pulse signal IN.
  • an RS flip-flop can be suitably used as the pulse receiving circuit 223.
  • the driver 224 generates an output pulse signal OUT based on the drive control of the pulse receiving circuit 223.
  • the transformer chip 230 uses transformers 231 and 232 to provide DC insulation between the controller chip 210 and the driver chip 220, and outputs the transmission pulse signals S11 and S21 input from the pulse transmission circuit 211 to the pulse reception circuit 223 as reception pulse signals S12 and S22, respectively.
  • DC insulation means that the objects to be insulated are not connected by a conductor.
  • the transformer 231 outputs a received pulse signal S12 from the secondary coil 231s in response to a transmitted pulse signal S11 input to the primary coil 231p.
  • the transformer 232 outputs a received pulse signal S22 from the secondary coil 232s in response to a transmitted pulse signal S21 input to the primary coil 232p.
  • the input pulse signal IN is separated into two transmission pulse signals S11 and S21 (corresponding to the rise signal and fall signal), and then transmitted from the primary circuit system 200p to the secondary circuit system 200s via the two transformers 231 and 232.
  • the signal transmission device 200 of this configuration example has an independent transformer chip 230 equipped with only transformers 231 and 232, in addition to the controller chip 210 and driver chip 220, and these three chips are sealed in a single package.
  • the controller chip 210 and the driver chip 220 can both be formed using a general low to medium voltage process (withstands a few volts to several tens of volts), eliminating the need to use a dedicated high voltage process (withstands a few kV), making it possible to reduce manufacturing costs.
  • the signal transmission device 200 can be suitably used, for example, in a power supply device or a motor drive device for on-board equipment mounted in a vehicle.
  • the above vehicles include not only engine vehicles, but also electric vehicles (BEVs [battery electric vehicles], HEVs [hybrid electric vehicles], PHEVs/PHVs (plug-in hybrid electric vehicles/plug-in hybrid vehicles), or xEVs such as FCEVs/FCVs (fuel cell electric vehicles/fuel cell vehicles)).
  • FIG. 2 is a diagram showing the basic structure of the transformer chip 230.
  • the transformer 231 includes a primary coil 231p and a secondary coil 231s that face each other in the vertical direction.
  • the transformer 232 includes a primary coil 232p and a secondary coil 232s that face each other in the vertical direction.
  • the primary coils 231p and 232p are both formed on the first wiring layer (lower layer) 230a of the transformer chip 230.
  • the secondary coils 231s and 232s are both formed on the second wiring layer (upper layer in this figure) 230b of the transformer chip 230.
  • the secondary coil 231s is disposed directly above the primary coil 231p and faces the primary coil 231p.
  • the secondary coil 232s is disposed directly above the primary coil 232p and faces the primary coil 232p.
  • the primary coil 231p is laid in a spiral shape starting from a first end connected to the internal terminal X21, surrounding the internal terminal X21 in a clockwise direction, and its second end corresponding to its end point is connected to the internal terminal X22.
  • the primary coil 232p is laid in a spiral shape starting from a first end connected to the internal terminal X23, surrounding the internal terminal X23 in a counterclockwise direction, and its second end corresponding to its end point is connected to the internal terminal X22.
  • the internal terminals X21, X22, and X23 are linearly arranged in the order shown.
  • the internal terminal X21 is connected to the external terminal T21 of the second layer 230b via the conductive wiring Y21 and via Z21.
  • the internal terminal X22 is connected to the external terminal T22 of the second layer 230b via the conductive wiring Y22 and via Z22.
  • the internal terminal X23 is connected to the external terminal T23 of the second layer 230b via the conductive wiring Y23 and via Z23.
  • the external terminals T21 to T23 are arranged in a straight line and are used for wire bonding with the controller chip 210.
  • the secondary coil 231s is laid in a spiral shape starting from a first end connected to the external terminal T24, surrounding the external terminal T24 in a counterclockwise direction, and its second end corresponding to its end point is connected to the external terminal T25.
  • the secondary coil 232s is laid in a spiral shape starting from a first end connected to the external terminal T26, surrounding the external terminal T26 in a clockwise direction, and its second end corresponding to its end point is connected to the external terminal T25.
  • the external terminals T24, T25, and T26 are arranged linearly in the order shown in the figure, and are used for wire bonding with the driver chip 220.
  • Secondary coils 231s and 232s are AC-connected to primary coils 231p and 232p by magnetic coupling, and are DC-insulated from primary coils 231p and 232p, respectively. That is, driver chip 220 is AC-connected to controller chip 210 via transformer chip 230, and is DC-insulated from controller chip 210 by transformer chip 230.
  • FIG. 3 is a perspective view showing a semiconductor device 5 used as a two-channel transformer chip.
  • FIG. 4 is a plan view of the semiconductor device 5 shown in FIG. 3.
  • FIG. 5 is a plan view showing a layer in which a low-potential coil 22 (corresponding to a primary coil of a transformer) is formed in the semiconductor device 5 shown in FIG. 3.
  • FIG. 6 is a plan view showing a layer in which a high-potential coil 23 (corresponding to a secondary coil of a transformer) is formed in the semiconductor device 5 shown in FIG. 3.
  • FIG. 7 is a cross-sectional view taken along line VIII-VIII shown in FIG. 6.
  • FIG. 8 is an enlarged view of region XIII shown in FIG. 7, showing an isolation structure 130.
  • the semiconductor device 5 includes a semiconductor chip 41 having a rectangular parallelepiped shape.
  • the semiconductor chip 41 includes at least one of silicon, a wide band gap semiconductor, and a compound semiconductor.
  • a wide bandgap semiconductor is made of a semiconductor whose bandgap exceeds that of silicon (approximately 1.12 eV).
  • the bandgap of a wide bandgap semiconductor is preferably 2.0 eV or more.
  • the wide bandgap semiconductor may be SiC (silicon carbide).
  • the compound semiconductor may be a III-V compound semiconductor.
  • the compound semiconductor may include at least one of AlN (aluminum nitride), InN (indium nitride), GaN (gallium nitride), and GaAs (gallium arsenide).
  • the semiconductor chip 41 includes a semiconductor substrate made of silicon.
  • the semiconductor chip 41 may be an epitaxial substrate having a layered structure including a semiconductor substrate made of silicon and an epitaxial layer made of silicon.
  • the conductivity type of the semiconductor substrate may be n-type or p-type.
  • the epitaxial layer may be n-type or p-type.
  • the semiconductor chip 41 has a first main surface 42 on one side, a second main surface 43 on the other side, and chip sidewalls 44A-44D connecting the first main surface 42 and the second main surface 43.
  • the first main surface 42 and the second main surface 43 are formed in a quadrangular shape (rectangular in this embodiment) when viewed in a plan view from their normal direction Z (hereinafter simply referred to as "plan view").
  • the chip sidewalls 44A to 44D include a first chip sidewall 44A, a second chip sidewall 44B, a third chip sidewall 44C, and a fourth chip sidewall 44D.
  • the first chip sidewall 44A and the second chip sidewall 44B form the long sides of the semiconductor chip 41.
  • the first chip sidewall 44A and the second chip sidewall 44B extend along the first direction X and face the second direction Y.
  • the third chip sidewall 44C and the fourth chip sidewall 44D form the short sides of the semiconductor chip 41.
  • the third chip sidewall 44C and the fourth chip sidewall 44D extend in the second direction Y and face the first direction X.
  • the chip sidewalls 44A to 44D are made of ground surfaces.
  • the semiconductor device 5 further includes an insulating layer 51 formed on the first main surface 42 of the semiconductor chip 41.
  • the insulating layer 51 has an insulating main surface 52 and insulating side walls 53A-53D.
  • the insulating main surface 52 is formed in a quadrangular shape (rectangular in this embodiment) that matches the first main surface 42 in a plan view.
  • the insulating main surface 52 extends parallel to the first main surface 42.
  • the insulating sidewalls 53A to 53D include a first insulating sidewall 53A, a second insulating sidewall 53B, a third insulating sidewall 53C, and a fourth insulating sidewall 53D.
  • the insulating sidewalls 53A to 53D extend from the periphery of the insulating main surface 52 toward the semiconductor chip 41 and are continuous with the chip sidewalls 44A to 44D. Specifically, the insulating sidewalls 53A to 53D are formed flush with the chip sidewalls 44A to 44D.
  • the insulating sidewalls 53A to 53D form a ground surface that is flush with the chip sidewalls 44A to 44D.
  • the insulating layer 51 is made of a multi-layer insulating laminate structure including a bottom insulating layer 55, a top insulating layer 56, and a plurality of (11 in this embodiment) interlayer insulating layers 57.
  • the bottom insulating layer 55 is an insulating layer that directly covers the first main surface 42.
  • the top insulating layer 56 is an insulating layer that forms the insulating main surface 52.
  • the plurality of interlayer insulating layers 57 are insulating layers interposed between the bottom insulating layer 55 and the top insulating layer 56.
  • the bottom insulating layer 55 has a single-layer structure including silicon oxide.
  • the top insulating layer 56 has a single-layer structure including silicon oxide.
  • the thickness of the bottom insulating layer 55 and the top insulating layer 56 may each be 1 ⁇ m or more and 3 ⁇ m or less (for example, about 2 ⁇ m).
  • the multiple interlayer insulating layers 57 each have a stacked structure including a first insulating layer 58 on the bottom insulating layer 55 side and a second insulating layer 59 on the top insulating layer 56 side.
  • the first insulating layer 58 may include silicon nitride.
  • the first insulating layer 58 is formed as an etching stopper layer for the second insulating layer 59.
  • the thickness of the first insulating layer 58 may be 0.1 ⁇ m or more and 1 ⁇ m or less (for example, about 0.3 ⁇ m).
  • the second insulating layer 59 is formed on the first insulating layer 58. It contains an insulating material different from that of the first insulating layer 58.
  • the second insulating layer 59 may contain silicon oxide.
  • the thickness of the second insulating layer 59 may be 1 ⁇ m or more and 3 ⁇ m or less (for example, about 2 ⁇ m). It is preferable that the thickness of the second insulating layer 59 exceeds the thickness of the first insulating layer 58.
  • the total thickness DT of the insulating layers 51 may be 5 ⁇ m or more and 50 ⁇ m or less.
  • the total thickness DT of the insulating layers 51 and the number of layers of the interlayer insulating layers 57 are arbitrary and are adjusted according to the dielectric strength voltage (dielectric breakdown resistance) to be achieved.
  • the insulating materials of the bottom insulating layer 55, the top insulating layer 56 and the interlayer insulating layer 57 are arbitrary and are not limited to a specific insulating material.
  • the semiconductor device 5 includes a first functional device 45 formed in an insulating layer 51.
  • the first functional device 45 includes one or more (in this embodiment, multiple) transformers 21 (corresponding to the aforementioned transformer).
  • the semiconductor device 5 is a multi-channel device including multiple transformers 21.
  • the multiple transformers 21 are formed in the inner part of the insulating layer 51 at intervals from the insulating side walls 53A-53D.
  • the multiple transformers 21 are formed at intervals in the first direction X.
  • the multiple transformers 21 specifically include a first transformer 21A, a second transformer 21B, a third transformer 21C, and a fourth transformer 21D, which are formed in this order from the insulating side wall 53C side to the insulating side wall 53D side in a plan view.
  • the multiple transformers 21A to 21D each have a similar structure.
  • the structure of the first transformer 21A will be explained as an example.
  • the explanation of the structures of the second transformer 21B, third transformer 21C, and fourth transformer 21D will be omitted, as the explanation of the structure of the first transformer 21A applies mutatis mutandis.
  • the first transformer 21A includes a low-potential coil 22 and a high-potential coil 23.
  • the low-potential coil 22 is formed in an insulating layer 51.
  • the high-potential coil 23 is formed in the insulating layer 51 so as to face the low-potential coil 22 in the normal direction Z.
  • the low-potential coil 22 and the high-potential coil 23 are formed in the region sandwiched between the bottom insulating layer 55 and the top insulating layer 56 (i.e., multiple interlayer insulating layers 57).
  • the low-potential coil 22 is formed on the bottom insulating layer 55 (semiconductor chip 41) side within the insulating layer 51, and the high-potential coil 23 is formed on the top insulating layer 56 (insulating main surface 52) side of the low-potential coil 22 within the insulating layer 51.
  • the high-potential coil 23 faces the semiconductor chip 41 with the low-potential coil 22 in between.
  • the low-potential coil 22 and the high-potential coil 23 may be positioned at any location. Furthermore, it is sufficient that the high-potential coil 23 faces the low-potential coil 22 with one or more interlayer insulating layers 57 in between.
  • the distance between the low potential coil 22 and the high potential coil 23 (i.e., the number of layers of the interlayer insulating layer 57) is adjusted appropriately according to the dielectric strength and electric field strength between the low potential coil 22 and the high potential coil 23.
  • the low potential coil 22 is formed in the third interlayer insulating layer 57 counting from the bottom insulating layer 55 side.
  • the high potential coil 23 is formed in the first interlayer insulating layer 57 counting from the top insulating layer 56 side.
  • the low-potential coil 22 is embedded in the interlayer insulating layer 57, penetrating the first insulating layer 58 and the second insulating layer 59.
  • the low-potential coil 22 includes a first inner end 24, a first outer end 25, and a first spiral portion 26 wound in a spiral shape between the first inner end 24 and the first outer end 25.
  • the first spiral portion 26 is wound in a spiral shape that extends in an elliptical shape (oval shape) in a plan view.
  • the portion that forms the innermost edge of the first spiral portion 26 defines a first inner region 66 that is elliptical in a plan view.
  • the number of turns of the first spiral portion 26 may be 5 or more and 30 or less.
  • the width of the first spiral portion 26 may be 0.1 ⁇ m or more and 5 ⁇ m or less.
  • the width of the first spiral portion 26 is preferably 1 ⁇ m or more and 3 ⁇ m or less.
  • the width of the first spiral portion 26 is defined by the width in a direction perpendicular to the spiral direction.
  • the first winding pitch of the first spiral portion 26 may be 0.1 ⁇ m or more and 5 ⁇ m or less.
  • the first winding pitch is preferably 1 ⁇ m or more and 3 ⁇ m or less.
  • the first winding pitch is defined by the distance between two adjacent portions of the first spiral portion 26 in a direction perpendicular to the spiral direction.
  • the winding shape of the first spiral portion 26 and the planar shape of the first inner region 66 are arbitrary and are not limited to the form shown in FIG. 5, etc.
  • the first spiral portion 26 may be wound in a polygonal shape, such as a triangular shape or a rectangular shape, or in a circular shape in a planar view.
  • the first inner region 66 may be partitioned into a polygonal shape, such as a triangular shape or a rectangular shape, or in a circular shape in a planar view, depending on the winding shape of the first spiral portion 26.
  • the low potential coil 22 may include at least one of titanium, titanium nitride, copper, aluminum, and tungsten.
  • the low potential coil 22 may have a laminated structure including a barrier layer and a main body layer.
  • the barrier layer defines a recess space in the interlayer insulating layer 57.
  • the barrier layer may include at least one of titanium and titanium nitride.
  • the main body layer may include at least one of copper, aluminum, and tungsten.
  • the high-potential coil 23 is embedded in the interlayer insulating layer 57, penetrating the first insulating layer 58 and the second insulating layer 59.
  • the high-potential coil 23 includes a second inner end 27, a second outer end 28, and a second spiral portion 29 wound in a spiral shape between the second inner end 27 and the second outer end 28.
  • the second spiral portion 29 is wound in a spiral shape extending in an elliptical shape (oval shape) in a planar view.
  • the portion forming the innermost periphery of the second spiral portion 29 defines a second inner region 67 that is elliptical in a planar view.
  • the second inner region 67 of the second spiral portion 29 faces the first inner region 66 of the first spiral portion 26 in the normal direction Z.
  • the number of turns of the second spiral portion 29 may be 5 or more and 30 or less.
  • the number of turns of the second spiral portion 29 relative to the number of turns of the first spiral portion 26 is adjusted according to the voltage value to be boosted. It is preferable that the number of turns of the second spiral portion 29 exceeds the number of turns of the first spiral portion 26.
  • the number of turns of the second spiral portion 29 may be less than the number of turns of the first spiral portion 26, or may be equal to the number of turns of the first spiral portion 26.
  • the width of the second spiral portion 29 may be 0.1 ⁇ m or more and 5 ⁇ m or less.
  • the width of the second spiral portion 29 is preferably 1 ⁇ m or more and 3 ⁇ m or less.
  • the width of the second spiral portion 29 is defined by the width in a direction perpendicular to the spiral direction.
  • the width of the second spiral portion 29 is preferably equal to the width of the first spiral portion 26.
  • the second winding pitch of the second spiral portion 29 may be 0.1 ⁇ m or more and 5 ⁇ m or less.
  • the second winding pitch is preferably 1 ⁇ m or more and 3 ⁇ m or less.
  • the second winding pitch is defined by the distance between two adjacent portions of the second spiral portion 29 in a direction perpendicular to the spiral direction.
  • the second winding pitch is preferably equal to the first winding pitch of the first spiral portion 26.
  • the winding shape of the second spiral portion 29 and the planar shape of the second inner region 67 are arbitrary and are not limited to the form shown in FIG. 6, etc.
  • the second spiral portion 29 may be wound in a polygonal shape, such as a triangular shape or a rectangular shape, or in a circular shape in a planar view.
  • the second inner region 67 may be partitioned into a polygonal shape, such as a triangular shape or a rectangular shape, or in a circular shape in a planar view, depending on the winding shape of the second spiral portion 29.
  • the high-potential coil 23 is preferably formed from the same conductive material as the low-potential coil 22.
  • the high-potential coil 23 preferably includes a barrier layer and a main body layer, similar to the low-potential coil 22.
  • the semiconductor device 5 includes a plurality (12 in this figure) of low potential terminals 11 and a plurality (12 in this figure) of high potential terminals 12.
  • the plurality of low potential terminals 11 are each electrically connected to the low potential coils 22 of the corresponding transformers 21A to 21D.
  • the plurality of high potential terminals 12 are each electrically connected to the high potential coils 23 of the corresponding transformers 21A to 21D.
  • the low-potential terminals 11 are formed on the insulating main surface 52 of the insulating layer 51. Specifically, the low-potential terminals 11 are formed in an area on the insulating sidewall 53B side at intervals in the second direction Y from the transformers 21A-21D, and are arranged at intervals in the first direction X.
  • the low potential terminals 11 include a first low potential terminal 11A, a second low potential terminal 11B, a third low potential terminal 11C, a fourth low potential terminal 11D, a fifth low potential terminal 11E, and a sixth low potential terminal 11F.
  • two of each of the low potential terminals 11A to 11F are formed.
  • the number of low potential terminals 11A to 11F is arbitrary.
  • the first low potential terminal 11A faces the first transformer 21A in the second direction Y in a plan view.
  • the second low potential terminal 11B faces the second transformer 21B in the second direction Y in a plan view.
  • the third low potential terminal 11C faces the third transformer 21C in the second direction Y in a plan view.
  • the fourth low potential terminal 11D faces the fourth transformer 21D in the second direction Y in a plan view.
  • the fifth low potential terminal 11E is formed in the area between the first low potential terminal 11A and the second low potential terminal 11B in a plan view.
  • the sixth low potential terminal 11F is formed in the area between the third low potential terminal 11C and the fourth low potential terminal 11D in a plan view.
  • the first low potential terminal 11A is electrically connected to the first inner end 24 of the first transformer 21A (low potential coil 22).
  • the second low potential terminal 11B is electrically connected to the first inner end 24 of the second transformer 21B (low potential coil 22).
  • the third low potential terminal 11C is electrically connected to the first inner end 24 of the third transformer 21C (low potential coil 22).
  • the fourth low potential terminal 11D is electrically connected to the first inner end 24 of the fourth transformer 21D (low potential coil 22).
  • the fifth low potential terminal 11E is electrically connected to the first outer end 25 of the first transformer 21A (low potential coil 22) and the first outer end 25 of the second transformer 21B (low potential coil 22).
  • the sixth low potential terminal 11F is electrically connected to the first outer end 25 of the third transformer 21C (low potential coil 22) and the first outer end 25 of the fourth transformer 21D (low potential coil 22).
  • the multiple high potential terminals 12 are formed on the insulating main surface 52 of the insulating layer 51 at intervals from the multiple low potential terminals 11. Specifically, the multiple high potential terminals 12 are formed in the area on the insulating sidewall 53A side at intervals from the multiple low potential terminals 11 in the second direction Y, and are arranged at intervals in the first direction X.
  • the multiple high potential terminals 12 are each formed in an area close to the corresponding transformer 21A-21D in a planar view.
  • the high potential terminals 12 being close to the transformers 21A-21D means that the distance between the high potential terminal 12 and the transformer 21 in a planar view is less than the distance between the low potential terminal 11 and the high potential terminal 12.
  • the multiple high potential terminals 12 are formed at intervals along the first direction X so as to face the multiple transformers 21A to 21D along the first direction X in a plan view. More specifically, the multiple high potential terminals 12 are formed at intervals along the first direction X so as to be located in the second inner region 67 of the high potential coil 23 and in the region between adjacent high potential coils 23 in a plan view. As a result, the multiple high potential terminals 12 are arranged in a row with the multiple transformers 21A to 21D in the first direction X in a plan view.
  • the multiple high potential terminals 12 include a first high potential terminal 12A, a second high potential terminal 12B, a third high potential terminal 12C, a fourth high potential terminal 12D, a fifth high potential terminal 12E, and a sixth high potential terminal 12F.
  • a first high potential terminal 12A a second high potential terminal 12B
  • a third high potential terminal 12C a third high potential terminal 12C
  • a fourth high potential terminal 12D a fifth high potential terminal 12E
  • a sixth high potential terminal 12F a sixth high potential terminal 12F.
  • two of each of the multiple high potential terminals 12A to 12F are formed.
  • the number of multiple high potential terminals 12A to 12F is arbitrary.
  • the first high potential terminal 12A is formed in the second inner region 67 of the first transformer 21A (high potential coil 23) in a plan view.
  • the second high potential terminal 12B is formed in the second inner region 67 of the second transformer 21B (high potential coil 23) in a plan view.
  • the third high potential terminal 12C is formed in the second inner region 67 of the third transformer 21C (high potential coil 23) in a plan view.
  • the fourth high potential terminal 12D is formed in the second inner region 67 of the fourth transformer 21D (high potential coil 23) in a plan view.
  • the fifth high potential terminal 12E is formed in the region between the first transformer 21A and the second transformer 21B in a plan view.
  • the sixth high potential terminal 12F is formed in the region between the third transformer 21C and the fourth transformer 21D in a plan view.
  • the first high potential terminal 12A is electrically connected to the second inner end 27 of the first transformer 21A (high potential coil 23).
  • the second high potential terminal 12B is electrically connected to the second inner end 27 of the second transformer 21B (high potential coil 23).
  • the third high potential terminal 12C is electrically connected to the second inner end 27 of the third transformer 21C (high potential coil 23).
  • the fourth high potential terminal 12D is electrically connected to the second inner end 27 of the fourth transformer 21D (high potential coil 23).
  • the fifth high potential terminal 12E is electrically connected to the second outer end 28 of the first transformer 21A (high potential coil 23) and the second outer end 28 of the second transformer 21B (high potential coil 23).
  • the sixth high potential terminal 12F is electrically connected to the second outer end 28 of the third transformer 21C (high potential coil 23) and the second outer end 28 of the fourth transformer 21D (high potential coil 23).
  • the semiconductor device 5 includes a first low potential wiring 31, a second low potential wiring 32, a first high potential wiring 33, and a second high potential wiring 34, each formed in an insulating layer 51.
  • a plurality of first low potential wirings 31, a plurality of second low potential wirings 32, a plurality of first high potential wirings 33, and a plurality of second high potential wirings 34 are formed.
  • the first low-potential wiring 31 and the second low-potential wiring 32 fix the low-potential coil 22 of the first transformer 21A and the low-potential coil 22 of the second transformer 21B to the same potential.
  • the first low-potential wiring 31 and the second low-potential wiring 32 also fix the low-potential coil 22 of the third transformer 21C and the low-potential coil 22 of the fourth transformer 21D to the same potential.
  • the first low-potential wiring 31 and the second low-potential wiring 32 fix all the low-potential coils 22 of the transformers 21A to 21D to the same potential.
  • the first high-potential wiring 33 and the second high-potential wiring 34 fix the high-potential coil 23 of the first transformer 21A and the high-potential coil 23 of the second transformer 21B to the same potential.
  • the first high-potential wiring 33 and the second high-potential wiring 34 also fix the high-potential coil 23 of the third transformer 21C and the high-potential coil 23 of the fourth transformer 21D to the same potential.
  • the first high-potential wiring 33 and the second high-potential wiring 34 fix all the high-potential coils 23 of the transformers 21A to 21D to the same potential.
  • the multiple first low potential wirings 31 are electrically connected to the corresponding low potential terminals 11A to 11D and the first inner ends 24 of the corresponding transformers 21A to 21D (low potential coils 22).
  • the multiple first low potential wirings 31 have the same structure.
  • the structure of the first low potential wiring 31 connected to the first low potential terminal 11A and the first transformer 21A will be described as an example.
  • the structure of the other first low potential wirings 31 will be omitted, as the description of the structure of the first low potential wiring 31 connected to the first transformer 21A applies mutatis mutandis.
  • the first low-potential wiring 31 includes a through wiring 71, a low-potential connection wiring 72, a lead-out wiring 73, a first connection plug electrode 74, a second connection plug electrode 75, one or more (in this embodiment, multiple) pad plug electrodes 76, and one or more (in this embodiment, multiple) substrate plug electrodes 77.
  • the through wiring 71, the low-potential connection wiring 72, the draw-out wiring 73, the first connection plug electrode 74, the second connection plug electrode 75, the pad plug electrode 76, and the substrate plug electrode 77 are preferably each formed from the same conductive material as the low-potential coil 22, etc.
  • the through wiring 71, the low-potential connection wiring 72, the draw-out wiring 73, the first connection plug electrode 74, the second connection plug electrode 75, the pad plug electrode 76, and the substrate plug electrode 77 each preferably include a barrier layer and a main body layer, similar to the low-potential coil 22, etc.
  • the through wiring 71 penetrates the multiple interlayer insulating layers 57 in the insulating layer 51 and extends in a columnar shape extending along the normal direction Z.
  • the through wiring 71 is formed in the region between the bottom insulating layer 55 and the top insulating layer 56 in the insulating layer 51.
  • the through wiring 71 has an upper end on the top insulating layer 56 side and a lower end on the bottom insulating layer 55 side.
  • the upper end of the through wiring 71 is formed in the same interlayer insulating layer 57 as the high potential coil 23 and is covered by the top insulating layer 56.
  • the lower end of the through wiring 71 is formed in the same interlayer insulating layer 57 as the low potential coil 22.
  • the through wiring 71 includes a first electrode layer 78, a second electrode layer 79, and a plurality of wiring plug electrodes 80.
  • the first electrode layer 78, the second electrode layer 79, and the wiring plug electrodes 80 are each formed from the same conductive material as the low potential coil 22, etc.
  • the first electrode layer 78, the second electrode layer 79, and the wiring plug electrodes 80 each include a barrier layer and a main body layer, similar to the low potential coil 22, etc.
  • the first electrode layer 78 forms the upper end of the through-wire 71.
  • the second electrode layer 79 forms the lower end of the through-wire 71.
  • the first electrode layer 78 is formed in an island shape and faces the low potential terminal 11 (first low potential terminal 11A) in the normal direction Z.
  • the second electrode layer 79 is formed in an island shape and faces the first electrode layer 78 in the normal direction Z.
  • the multiple wiring plug electrodes 80 are embedded in multiple interlayer insulating layers 57 located in the region between the first electrode layer 78 and the second electrode layer 79.
  • the multiple wiring plug electrodes 80 are stacked from the bottom insulating layer 55 toward the top insulating layer 56 so as to be electrically connected to each other, and electrically connect the first electrode layer 78 and the second electrode layer 79.
  • the multiple wiring plug electrodes 80 each have a planar area less than the planar area of the first electrode layer 78 and the planar area of the second electrode layer 79.
  • the number of layers of the multiple wiring plug electrodes 80 matches the number of layers of the multiple interlayer insulating layers 57. In this embodiment, six wiring plug electrodes 80 are embedded in each interlayer insulating layer 57, but the number of wiring plug electrodes 80 embedded in each interlayer insulating layer 57 is arbitrary. Of course, one or more wiring plug electrodes 80 may be formed penetrating the multiple interlayer insulating layers 57.
  • the low-potential connection wiring 72 is formed in the first inner region 66 of the first transformer 21A (low-potential coil 22) in the same interlayer insulating layer 57 as the low-potential coil 22.
  • the low-potential connection wiring 72 is formed in an island shape and faces the high-potential terminal 12 (first high-potential terminal 12A) in the normal direction Z. It is preferable that the low-potential connection wiring 72 has a planar area that exceeds the planar area of the wiring plug electrode 80.
  • the low-potential connection wiring 72 is electrically connected to the first inner end 24 of the low-potential coil 22.
  • the draw-out wiring 73 is formed in the interlayer insulating layer 57 in the region between the semiconductor chip 41 and the through wiring 71.
  • the draw-out wiring 73 is formed in the first interlayer insulating layer 57 counting from the bottom insulating layer 55.
  • the draw-out wiring 73 includes a first end on one side, a second end on the other side, and a wiring portion connecting the first end and the second end.
  • the first end of the draw-out wiring 73 is located in the region between the semiconductor chip 41 and the lower end of the through wiring 71.
  • the second end of the draw-out wiring 73 is located in the region between the semiconductor chip 41 and the low-potential connection wiring 72.
  • the wiring portion extends along the first main surface 42 of the semiconductor chip 41 and extends in a strip shape in the region between the first end and the second end.
  • the first connection plug electrode 74 is formed in the region between the through wiring 71 and the draw-out wiring 73 in the interlayer insulating layer 57, and is electrically connected to first ends of the through wiring 71 and the draw-out wiring 73.
  • the second connection plug electrode 75 is formed in the region between the low-potential connection wiring 72 and the draw-out wiring 73 in the interlayer insulating layer 57, and is electrically connected to second ends of the low-potential connection wiring 72 and the draw-out wiring 73.
  • the multiple pad plug electrodes 76 are formed in the uppermost insulating layer 56 in a region between the low potential terminal 11 (first low potential terminal 11A) and the through wiring 71, and are electrically connected to the upper ends of the low potential terminal 11 and the through wiring 71, respectively.
  • the multiple substrate plug electrodes 77 are formed in the lowermost insulating layer 55 in a region between the semiconductor chip 41 and the draw-out wiring 73. In this embodiment, the substrate plug electrodes 77 are formed in a region between the semiconductor chip 41 and the first ends of the draw-out wiring 73, and are electrically connected to the semiconductor chip 41 and the first ends of the draw-out wiring 73, respectively.
  • the multiple first high potential wirings 33 are electrically connected to the corresponding high potential terminals 12A-12D and the second inner ends 27 of the corresponding transformers 21A-21D (high potential coils 23).
  • the multiple first high potential wirings 33 each have a similar structure.
  • the structure of the first high potential wiring 33 connected to the first high potential terminal 12A and the first transformer 21A will be described as an example.
  • the structure of the other first high potential wirings 33 will be omitted, as the description of the structure of the first high potential wiring 33 connected to the first transformer 21A applies mutatis mutandis.
  • the first high-potential wiring 33 includes a high-potential connection wiring 81 and one or more (in this embodiment, multiple) pad plug electrodes 82.
  • the high-potential connection wiring 81 and the pad plug electrode 82 are preferably formed from the same conductive material as the low-potential coil 22, etc.
  • the high-potential connection wiring 81 and the pad plug electrode 82 preferably include a barrier layer and a main body layer, similar to the low-potential coil 22, etc.
  • the high-potential connection wiring 81 is formed in the second inner region 67 of the high-potential coil 23 in the same interlayer insulating layer 57 as the high-potential coil 23.
  • the high-potential connection wiring 81 is formed in an island shape and faces the high-potential terminal 12 (first high-potential terminal 12A) in the normal direction Z.
  • the high-potential connection wiring 81 is electrically connected to the second inner end 27 of the high-potential coil 23.
  • the high-potential connection wiring 81 is formed at a distance from the low-potential connection wiring 72 in a plan view and does not face the low-potential connection wiring 72 in the normal direction Z. This increases the insulation distance between the low-potential connection wiring 72 and the high-potential connection wiring 81, and increases the dielectric strength of the insulating layer 51.
  • the multiple pad plug electrodes 82 are formed in the uppermost insulating layer 56 in a region between the high potential terminal 12 (first high potential terminal 12A) and the high potential connection wiring 81, and are electrically connected to the high potential terminal 12 and the high potential connection wiring 81, respectively.
  • the multiple pad plug electrodes 82 each have a planar area less than the planar area of the high potential connection wiring 81 in a plan view.
  • the distance D1 between the low potential terminal 11 and the high potential terminal 12 is preferably greater than the distance D2 between the low potential coil 22 and the high potential coil 23 (D2 ⁇ D1).
  • the distance D1 is preferably greater than the total thickness DT of the multiple interlayer insulating layers 57 (DT ⁇ D1).
  • the ratio D2/D1 of the distance D2 to the distance D1 may be 0.01 or more and 0.1 or less.
  • the distance D1 is preferably 100 ⁇ m or more and 500 ⁇ m or less.
  • the distance D2 may be 1 ⁇ m or more and 50 ⁇ m or less.
  • the distance D2 is preferably 5 ⁇ m or more and 25 ⁇ m or less.
  • the values of the distance D1 and the distance D2 are arbitrary and are adjusted appropriately according to the dielectric strength voltage to be realized.
  • the semiconductor device 5 includes a dummy pattern 85 embedded in the insulating layer 51 so as to be positioned around the transformers 21A to 21D in a plan view.
  • the dummy pattern 85 is formed in a pattern (discontinuous pattern) different from the high potential coil 23 and the low potential coil 22, and is independent of the transformers 21A to 21D. In other words, the dummy pattern 85 does not function as a transformer 21A to 21D.
  • the dummy pattern 85 is formed as a shield conductor layer that shields the electric field between the low potential coil 22 and the high potential coil 23 in the transformers 21A to 21D and suppresses electric field concentration on the high potential coil 23.
  • the dummy pattern 85 is routed with a line density per unit area equal to the line density of the high potential coil 23.
  • the line density of the dummy pattern 85 being equal to the line density of the high potential coil 23 means that the line density of the dummy pattern 85 falls within a range of ⁇ 20% of the line density of the high potential coil 23.
  • the depth position of the dummy pattern 85 inside the insulating layer 51 is arbitrary and is adjusted according to the electric field strength to be relaxed.
  • the dummy pattern 85 is preferably formed in a region closer to the high potential coil 23 than to the low potential coil 22 in the normal direction Z. Note that the dummy pattern 85 being closer to the high potential coil 23 in the normal direction Z means that the distance between the dummy pattern 85 and the high potential coil 23 in the normal direction Z is less than the distance between the dummy pattern 85 and the low potential coil 22.
  • the dummy pattern 85 is preferably formed in the same interlayer insulating layer 57 as the high-potential coil 23. In this case, electric field concentration on the high-potential coil 23 can be further appropriately suppressed.
  • the dummy pattern 85 includes multiple dummy patterns with different electrical states.
  • the dummy pattern 85 may include a high-potential dummy pattern.
  • the depth position of the high-potential dummy pattern 86 inside the insulating layer 51 is arbitrary and is adjusted according to the electric field strength to be relaxed.
  • the high-potential dummy pattern 86 is preferably formed in a region closer to the high-potential coil 23 than the low-potential coil 22 in the normal direction Z.
  • the high-potential dummy pattern 86 being closer to the high-potential coil 23 in the normal direction Z means that the distance between the high-potential dummy pattern 86 and the high-potential coil 23 in the normal direction Z is less than the distance between the high-potential dummy pattern 86 and the low-potential coil 22.
  • the dummy pattern 85 includes a floating dummy pattern formed in an electrically floating state within the insulating layer 51 so as to be positioned around the transformers 21A to 21D.
  • the floating dummy pattern is routed in dense lines so as to partially cover and partially expose the area around the high-potential coil 23 in a plan view.
  • the floating dummy pattern may be formed with ends or without ends.
  • the depth position of the floating dummy pattern inside the insulating layer 51 is arbitrary and is adjusted according to the electric field strength to be mitigated.
  • the number of floating lines is arbitrary and is adjusted according to the electric field to be mitigated.
  • the floating dummy pattern may be composed of multiple floating lines.
  • the semiconductor device 5 includes a second functional device 60 formed on the first main surface 42 of the semiconductor chip 41 in a device region 62.
  • the second functional device 60 is formed using a surface portion of the first main surface 42 of the semiconductor chip 41 and/or a region above the first main surface 42 of the semiconductor chip 41, and is covered by an insulating layer 51 (lowest insulating layer 55).
  • the second functional device 60 is shown in a simplified form by a dashed line drawn on the surface portion of the first main surface 42.
  • the second functional device 60 is electrically connected to the low potential terminal 11 via a low potential wiring, and is electrically connected to the high potential terminal 12 via a high potential wiring.
  • the low potential wiring has a structure similar to that of the first low potential wiring 31 (second low potential wiring 32), except that it is routed within the insulating layer 51 so as to be connected to the second functional device 60.
  • the high potential wiring has a structure similar to that of the first high potential wiring 33 (second high potential wiring 34), except that it is routed within the insulating layer 51 so as to be connected to the second functional device 60.
  • a specific description of the low potential wiring and high potential wiring related to the second functional device 60 will be omitted.
  • the second functional device 60 may include at least one of a passive device, a semiconductor rectifier device, and a semiconductor switching device.
  • the second functional device 60 may include a circuit network in which any two or more types of devices selected from the passive device, the semiconductor rectifier device, and the semiconductor switching device are selectively combined.
  • the circuit network may form part or all of an integrated circuit.
  • the passive device may include a semiconductor passive device.
  • the passive device may include either or both of a resistor and a capacitor.
  • the semiconductor rectifier device may include at least one of a pn junction diode, a PIN diode, a Zener diode, a Schottky barrier diode, and a fast recovery diode.
  • the semiconductor switching device may include at least one of a BJT [Bipolar Junction Transistor], a MISFET [Metal Insulator Semiconductor Field Effect Transistor], an IGBT [Insulated Gate Bipolar Junction Transistor], and a JFET [Junction Field Effect Transistor].
  • the semiconductor device 5 further includes a seal conductor 61 embedded in the insulating layer 51.
  • the seal conductor 61 is embedded in the insulating layer 51 in a wall shape at a distance from the insulating side walls 53A to 53D in a plan view, and divides the insulating layer 51 into a device region 62 and an outer region 63.
  • the seal conductor 61 prevents moisture and cracks from entering the device region 62 from the outer region 63.
  • the device region 62 is an area including the first functional device 45 (multiple transformers 21), the second functional device 60, multiple low potential terminals 11, multiple high potential terminals 12, the first low potential wiring 31, the second low potential wiring 32, the first high potential wiring 33, the second high potential wiring 34, and the dummy pattern 85.
  • the outer region 63 is an area outside the device region 62.
  • the seal conductor 61 is electrically isolated from the device region 62. Specifically, the seal conductor 61 is electrically isolated from the first functional device 45 (multiple transformers 21), the second functional device 60, the multiple low potential terminals 11, the multiple high potential terminals 12, the first low potential wiring 31, the second low potential wiring 32, the first high potential wiring 33, the second high potential wiring 34, and the dummy pattern 85. More specifically, the seal conductor 61 is fixed in an electrically floating state. The seal conductor 61 does not form a current path leading to the device region 62.
  • the seal conductor 61 is formed in a band shape along the insulating side walls 53 to 53D in a plan view.
  • the seal conductor 61 is formed in a square ring shape (specifically, a rectangular ring shape) in a plan view.
  • the seal conductor 61 defines a square-shaped (specifically, rectangular) device region 62 in a plan view.
  • the seal conductor 61 also defines a square-shaped (specifically, rectangular) outer region 63 that surrounds the device region 62 in a plan view.
  • the seal conductor 61 has an upper end on the insulating principal surface 52 side, a lower end on the semiconductor chip 41 side, and a wall extending in a wall shape between the upper end and the lower end.
  • the upper end of the seal conductor 61 is formed at a distance from the insulating principal surface 52 to the semiconductor chip 41 side, and is located within the insulating layer 51.
  • the upper end of the seal conductor 61 is covered by the uppermost insulating layer 56.
  • the upper end of the seal conductor 61 may be covered by one or more interlayer insulating layers 57.
  • the upper end of the seal conductor 61 may be exposed from the uppermost insulating layer 56.
  • the lower end of the seal conductor 61 is formed at a distance from the semiconductor chip 41 toward the upper end side.
  • the seal conductor 61 is embedded in the insulating layer 51 so as to be located on the semiconductor chip 41 side relative to the multiple low potential terminals 11 and multiple high potential terminals 12. Furthermore, the seal conductor 61 faces the first functional device 45 (multiple transformers 21), the first low potential wiring 31, the second low potential wiring 32, the first high potential wiring 33, the second high potential wiring 34, and the dummy pattern 85 in the insulating layer 51 in a direction parallel to the insulating principal surface 52.
  • the seal conductor 61 may face a part of the second functional device 60 in the insulating layer 51 in a direction parallel to the insulating principal surface 52.
  • the seal conductor 61 includes a plurality of seal plug conductors 64 and one or more (in this embodiment, multiple) seal via conductors 65.
  • the number of seal via conductors 65 is arbitrary.
  • the uppermost seal plug conductor 64 among the plurality of seal plug conductors 64 forms the upper end of the seal conductor 61.
  • the plurality of seal via conductors 65 each form the lower end of the seal conductor 61.
  • the seal plug conductor 64 and the seal via conductor 65 are preferably formed from the same conductive material as the low potential coil 22. In other words, the seal plug conductor 64 and the seal via conductor 65 preferably include a barrier layer and a main body layer, similar to the low potential coil 22, etc.
  • the multiple seal plug conductors 64 are embedded in the multiple interlayer insulating layers 57, and are each formed in a square ring shape (specifically, a rectangular ring shape) surrounding the device region 62 in a planar view.
  • the multiple seal plug conductors 64 are stacked from the bottom insulating layer 55 to the top insulating layer 56 so as to be connected to each other.
  • the number of stacked layers of the multiple seal plug conductors 64 matches the number of stacked layers of the multiple interlayer insulating layers 57.
  • one or more seal plug conductors 64 may be formed penetrating the multiple interlayer insulating layers 57.
  • a single annular seal conductor 61 is formed by an assembly of multiple seal plug conductors 64, it is not necessary for all of the multiple seal plug conductors 64 to be formed in an annular shape.
  • at least one of the multiple seal plug conductors 64 may be formed with ends.
  • at least one of the multiple seal plug conductors 64 may be divided into multiple strip-shaped portions with ends.
  • the multiple seal plug conductors 64 are formed in an endless (annular) shape.
  • the multiple seal via conductors 65 are each formed in the area between the semiconductor chip 41 and the seal plug conductor 64 in the bottom insulating layer 55.
  • the multiple seal via conductors 65 are formed at a distance from the semiconductor chip 41 and are connected to the seal plug conductor 64.
  • the multiple seal via conductors 65 have a planar area less than the planar area of the seal plug conductor 64.
  • the single seal via conductor 65 may have a planar area equal to or greater than the planar area of the seal plug conductor 64.
  • the width of the sealing conductor 61 may be 0.1 ⁇ m or more and 10 ⁇ m or less.
  • the width of the sealing conductor 61 is preferably 1 ⁇ m or more and 5 ⁇ m or less.
  • the width of the sealing conductor 61 is defined by the width in a direction perpendicular to the direction in which the sealing conductor 61 extends.
  • the semiconductor device 5 further includes an isolation structure 130 that is interposed between the semiconductor chip 41 and the seal conductor 61 and electrically isolates the seal conductor 61 from the semiconductor chip 41.
  • the isolation structure 130 preferably includes an insulator.
  • the isolation structure 130 is made of a field insulating film 131 formed on the first main surface 42 of the semiconductor chip 41.
  • the field insulating film 131 includes at least one of an oxide film (silicon oxide film) and a nitride film (silicon nitride film).
  • the field insulating film 131 is preferably made of a LOCOS (local oxidation of silicon) film, which is an example of an oxide film formed by oxidizing the first main surface 42 of the semiconductor chip 41.
  • the thickness of the field insulating film 131 is arbitrary as long as it can insulate the semiconductor chip 41 and the seal conductor 61.
  • the thickness of the field insulating film 131 may be 0.1 ⁇ m or more and 5 ⁇ m or less.
  • the isolation structure 130 is formed on the first main surface 42 of the semiconductor chip 41, and extends in a band shape along the seal conductor 61 in a planar view.
  • the isolation structure 130 is formed in a square ring shape (specifically, a rectangular ring shape) in a planar view.
  • the isolation structure 130 has a connection portion 132 to which the lower end portion (seal via conductor 65) of the seal conductor 61 is connected.
  • the connection portion 132 may form an anchor portion in which the lower end portion (seal via conductor 65) of the seal conductor 61 is embedded toward the semiconductor chip 41.
  • the connection portion 132 may be formed flush with the main surface of the isolation structure 130.
  • the separation structure 130 includes an inner end 130A on the device region 62 side, an outer end 130B on the outer region 63 side, and a main body 130C between the inner end 130A and the outer end 130B.
  • the inner end 130A defines the region in which the second functional device 60 is formed (i.e., the device region 62) in a plan view.
  • the inner end 130A may be formed integrally with an insulating film (not shown) formed on the first main surface 42 of the semiconductor chip 41.
  • the outer end 130B is exposed from the chip sidewalls 44A to 44D of the semiconductor chip 41 and is continuous with the chip sidewalls 44A to 44D of the semiconductor chip 41. More specifically, the outer end 130B is formed flush with the chip sidewalls 44A to 44D of the semiconductor chip 41. The outer end 130B forms a flush ground surface between the chip sidewalls 44A to 44D of the semiconductor chip 41 and the insulating sidewalls 53A to 53D of the insulating layer 51. Of course, in other embodiments, the outer end 130B may be formed in the first main surface 42 at a distance from the chip sidewalls 44A to 44D.
  • the main body 130C has a flat surface that extends approximately parallel to the first main surface 42 of the semiconductor chip 41.
  • the main body 130C has a connection portion 132 to which the lower end portion (seal via conductor 65) of the seal conductor 61 is connected.
  • the connection portion 132 is formed in a portion of the main body 130C that is spaced apart from the inner end portion 130A and the outer end portion 130B.
  • the isolation structure 130 can take various forms in addition to the field insulating film 131.
  • the semiconductor device 5 further includes an inorganic insulating layer 140 formed on the insulating principal surface 52 of the insulating layer 51 so as to cover the seal conductor 61.
  • the inorganic insulating layer 140 may be referred to as a passivation layer.
  • the inorganic insulating layer 140 protects the insulating layer 51 and the semiconductor chip 41 from above the insulating principal surface 52.
  • the inorganic insulating layer 140 has a laminated structure including a first inorganic insulating layer 141 and a second inorganic insulating layer 142.
  • the first inorganic insulating layer 141 may include silicon oxide.
  • the first inorganic insulating layer 141 preferably includes USG (undoped silicate glass), which is silicon oxide without added impurities.
  • the thickness of the first inorganic insulating layer 141 may be 50 nm or more and 5000 nm or less.
  • the second inorganic insulating layer 142 may include silicon nitride.
  • the thickness of the second inorganic insulating layer 142 may be 500 nm or more and 5000 nm or less.
  • the breakdown voltage (V/cm) of the USG exceeds the breakdown voltage (V/cm) of silicon nitride. Therefore, when thickening the inorganic insulating layer 140, it is preferable to form the first inorganic insulating layer 141 thicker than the second inorganic insulating layer 142.
  • the first inorganic insulating layer 141 may contain at least one of BPSG (boron doped phosphor silicate glass) and PSG (phosphorus silicate glass), which are examples of silicon oxide. However, in this case, since impurities (boron or phosphorus) are contained in the silicon oxide, it is particularly preferable to form the first inorganic insulating layer 141 made of USG in order to increase the dielectric strength on the high-potential coil 23.
  • the inorganic insulating layer 140 may have a single-layer structure made of either the first inorganic insulating layer 141 or the second inorganic insulating layer 142.
  • the inorganic insulating layer 140 covers the entire area of the sealing conductor 61, and has a plurality of low potential pad openings 143 and a plurality of high potential pad openings 144 formed in the area outside the sealing conductor 61.
  • the plurality of low potential pad openings 143 expose the plurality of low potential terminals 11, respectively.
  • the plurality of high potential pad openings 144 expose the plurality of high potential terminals 12, respectively.
  • the inorganic insulating layer 140 may have an overlap portion that rides up on the peripheral portion of the low potential terminal 11.
  • the inorganic insulating layer 140 may have an overlap portion that rides up on the peripheral portion of the high potential terminal 12.
  • the semiconductor device 5 further includes an organic insulating layer 145 formed on the inorganic insulating layer 140.
  • the organic insulating layer 145 may include a photosensitive resin.
  • the organic insulating layer 145 may include at least one of polyimide, polyamide, and polybenzoxazole. In this embodiment, the organic insulating layer 145 includes polyimide.
  • the thickness of the organic insulating layer 145 may be 1 ⁇ m or more and 50 ⁇ m or less.
  • the thickness of the organic insulating layer 145 is preferably greater than the total thickness of the inorganic insulating layer 140. Furthermore, the total thickness of the inorganic insulating layer 140 and the organic insulating layer 145 is preferably greater than or equal to the distance D2 between the low potential coil 22 and the high potential coil 23. In this case, the total thickness of the inorganic insulating layer 140 is preferably greater than or equal to 2 ⁇ m and less than or equal to 10 ⁇ m. Furthermore, the thickness of the organic insulating layer 145 is preferably greater than or equal to 5 ⁇ m and less than or equal to 50 ⁇ m.
  • These structures can suppress the thickening of the inorganic insulating layer 140 and the organic insulating layer 145, while at the same time, the laminated film of the inorganic insulating layer 140 and the organic insulating layer 145 can appropriately increase the dielectric strength voltage on the high potential coil 23.
  • the organic insulating layer 145 includes a first portion 146 covering the region on the low potential side and a second portion 147 covering the region on the high potential side.
  • the first portion 146 covers the seal conductor 61 with the inorganic insulating layer 140 in between.
  • the first portion 146 has a plurality of low potential terminal openings 148 that respectively expose a plurality of low potential terminals 11 (low potential pad openings 143) in the region outside the seal conductor 61.
  • the first portion 146 may have an overlap portion that rises onto the periphery (overlap portion) of the low potential pad opening 143.
  • the second portion 147 is formed at a distance from the first portion 146, exposing the inorganic insulating layer 140 between the second portion 147 and the first portion 146.
  • the second portion 147 has a plurality of high potential terminal openings 149 that respectively expose a plurality of high potential terminals 12 (high potential pad openings 144).
  • the second portion 147 may have an overlap portion that rises onto the periphery (overlap portion) of the high potential pad opening 144.
  • the second portion 147 collectively covers the transformers 21A-21D and the dummy pattern 85. Specifically, the second portion 147 collectively covers the multiple high potential coils 23, the multiple high potential terminals 12, the first high potential dummy pattern 87, the second high potential dummy pattern 88, and the floating dummy pattern 121.
  • the embodiments of the present disclosure can be implemented in further different forms.
  • an example in which a first functional device 45 and a second functional device 60 are formed has been described.
  • a form having only a second functional device 60 without a first functional device 45 may also be adopted.
  • the dummy pattern 85 may be removed.
  • the second functional device 60 can achieve the same effects as those described in the first embodiment (excluding the effects associated with the dummy pattern 85).
  • the second functional device 60 was formed.
  • the second functional device 60 is not necessarily required, and may be removed.
  • the dummy pattern 85 was formed.
  • the dummy pattern 85 is not necessarily required and may be removed.
  • the first functional device 45 is a multi-channel type that includes multiple transformers 21.
  • a first functional device 45 that is a single-channel type that includes a single transformer 21 may also be used.
  • ⁇ Transformer arrangement> 9 is a plan view (top view) showing a schematic example of a transformer arrangement in a two-channel transformer chip 300 (corresponding to the semiconductor device 5 described above).
  • the transformer chip 300 in this figure has a first transformer 301, a second transformer 302, a third transformer 303, a fourth transformer 304, a first guard ring 305, a second guard ring 306, pads a1 to a8, pads b1 to b8, pads c1 to c4, and pads d1 to d4.
  • pads a1 and b1 are connected to one end of the secondary coil L1s forming the first transformer 301, and pads c1 and d1 are connected to the other end of the secondary coil L1s.
  • Pads a2 and b2 are connected to one end of the secondary coil L2s forming the second transformer 302, and pads c1 and d1 are connected to the other end of the secondary coil L2s.
  • pads a3 and b3 are connected to one end of the secondary coil L3s forming the third transformer 303, and pads c2 and d2 are connected to the other end of the secondary coil L3s.
  • Pads a4 and b4 are connected to one end of the secondary coil L4s forming the fourth transformer 304, and pads c2 and d2 are connected to the other end of the secondary coil L4s.
  • the primary coil forming the first transformer 301, the primary coil forming the second transformer 302, the primary coil forming the third transformer 303, and the primary coil forming the fourth transformer 304 are not shown in this diagram.
  • the primary coils basically have the same configuration as the secondary coils L1s to L4s, and are arranged directly below each of the secondary coils L1s to L4s, facing the secondary coils L1s to L4s, respectively.
  • pads a5 and b5 are connected to one end of the primary coil forming the first transformer 301, and pads c3 and d3 are connected to the other end of the primary coil. Also, pads a6 and b6 are connected to one end of the primary coil forming the second transformer 302, and pads c3 and d3 are connected to the other end of the primary coil.
  • pads a7 and b7 are connected to one end of the primary coil forming the third transformer 303, and pads c4 and d4 are connected to the other end of the primary coil.
  • pads a8 and b8 are connected to one end of the primary coil forming the fourth transformer 304, and pads c4 and d4 are connected to the other end of the primary coil.
  • pads a5 to a8, pads b5 to b8, pads c3 and c4, and pads d3 and d4 are pulled out from the inside of the transformer chip 300 to the surface through vias (not shown).
  • pads a1 to a8 correspond to first current supply pads
  • pads b1 to b8 correspond to first voltage measurement pads
  • pads c1 to c4 correspond to second current supply pads
  • pads d1 to d4 correspond to second voltage measurement pads.
  • the series resistance component of each coil can be accurately measured during the defective product inspection. This makes it possible to not only reject defective products where each coil has a break in the wire, but also to appropriately reject defective products where the resistance value of each coil is abnormal (for example, a short circuit between coils), which in turn makes it possible to prevent defective products from being released onto the market.
  • the above-mentioned multiple pads can be used as a connection means with the primary side chip and the secondary side chip (for example, the aforementioned controller chip 210 and driver chip 220).
  • pads a1 and b1, pads a2 and b2, pads a3 and b3, and pads a4 and b4 may be connected to the signal input or output terminals of the secondary chip, respectively.
  • Pads c1 and d1, and pads c2 and d2 may be connected to the common voltage application terminal (GND2) of the secondary chip, respectively.
  • pads a5 and b5, pads a6 and b6, pads a7 and b7, and pads a8 and b8 may be connected to the signal input or output terminals of the primary chip, respectively.
  • pads c3 and d3, and pads c4 and d4 may be connected to the common voltage application terminal (GND1) of the primary chip, respectively.
  • the first transformer 301 to the fourth transformer 304 are arranged in a coupled manner according to the respective signal transmission directions.
  • the first transformer 301 and the second transformer 302 which transmit signals from the primary chip to the secondary chip are arranged as a first pair by the first guard ring 305.
  • the third transformer 303 and the fourth transformer 304, which transmit signals from the secondary chip to the primary chip are arranged as a second pair by the second guard ring 306.
  • the reason for this coupling is to ensure a sufficient withstand voltage between the primary coil and the secondary coil when the primary coil and the secondary coil that respectively form the first transformer 301 to the fourth transformer 304 are stacked vertically on the substrate of the transformer chip 300.
  • the first guard ring 305 and the second guard ring 306 are not necessarily essential components.
  • the first guard ring 305 and the second guard ring 306 may be connected to a low impedance wiring such as a ground terminal via pads e1 and e2, respectively.
  • pads c1 and d1 are shared between the secondary coil L1s and secondary coil L2s.
  • Pads c2 and d2 are shared between the secondary coil L3s and secondary coil L4s.
  • Pads c3 and d3 are shared between the primary coil L1p and primary coil L2p.
  • Pads c4 and d4 are shared between the corresponding primary coils. This configuration makes it possible to reduce the number of pads and miniaturize the transformer chip 300.
  • transformer arrangement in this diagram is merely one example, and the number, shape, and arrangement of the coils, as well as the arrangement of the pads, are optional.
  • chip structure and transformer arrangement that have been explained so far can be applied to semiconductor devices in general that integrate coils on a semiconductor chip.
  • ⁇ Signal transmission device (detailed configuration)> 10 is a diagram showing a detailed configuration example of a signal transmission device.
  • the signal transmission device 400 of this configuration example is a semiconductor integrated circuit device (so-called insulated gate driver IC) that transmits a pulse signal from the primary circuit system 400p to the secondary circuit system 400s and drives the gate of a power transistor (not shown) provided in the secondary circuit system 400s while electrically insulating the primary circuit system 400p (VCC1-GND1 system) from the secondary circuit system 400s (VCC2-GND2 system).
  • insulated gate driver IC semiconductor integrated circuit device
  • the signal transmission device 400 has multiple external terminals (in this figure, ASC pin, BISTON pin, BISTOUT pin, COMP pin, ENA pin, FB pin, FETG pin, FLT pin, GND1 pin, GND2 pin, INA pin, INB pin, NC pin, OSFB pin, OUT1H pin, OUT1L pin, OUT2 pin, PROOUT1 pin, PROOUT2 pin, RDY pin, RT pin, SCPIN pin, SENSE pin, VCC1 pin, VCC2 pin, and VEE2 pin) as a means for establishing an electrical connection with the outside of the device.
  • ASC pin ASC pin, BISTON pin, BISTOUT pin, COMP pin, ENA pin, FB pin, FETG pin, FLT pin, GND1 pin, GND2 pin, INA pin, INB pin, NC pin, OSFB pin, OUT1H pin, OUT1L pin, OUT2 pin, PROOUT1 pin, PROOUT2 pin, RDY pin, RT pin, SCPIN
  • the external terminals of the primary circuit system 400p should be concentrated on the first side of the package.
  • a VEE2 pin On the other hand, on the second side of the package (the side opposite the first side mentioned above, the right side in this diagram), there are arranged, from top to bottom, a VEE2 pin, an NC pin, an OUT2 pin, an NC pin, an OUT1L pin, an NC pin, an OUT1H pin, an NC pin, a VCC2 pin, an NC pin, a GND2 pin, a GND2 pin, a SCPIN pin, a PROOUT2 pin, a PROOUT1 pin, an NC pin, an FB pin, an NC pin, and a VEE2 pin.
  • the external terminals of the secondary circuit system 400s may be concentrated on the second side of the package.
  • a ground terminal GND1 and a negative power supply terminal VEE2 should be arranged at both ends of the first and second sides of the package. In other words, two ground terminals GND1 and two negative power supply terminals VEE2 should be provided.
  • the signal transmission device 400 can be widely used in general applications (such as motor drivers or DC/DC converters that handle high voltages) that require signal transmission between the primary circuit system 400p and the secondary circuit system 400s while isolating them from each other.
  • the signal transmission device 400 of this embodiment is composed of a controller chip 410 (corresponding to the first chip), a driver chip 420 (corresponding to the second chip), and a transformer chip 430 (corresponding to the third chip) sealed in a single package.
  • the controller chip 410 is a semiconductor chip that integrates the circuit elements of the primary circuit system 400p, which operates by receiving a supply of power supply voltage VCC1 (for example, up to 7V based on GND1).
  • the controller chip 410 also integrates, for example, a logic circuit 411, a UVLO [under-voltage lock out]/OVLO [over-voltage lock out] circuit 412, an internal power supply circuit 413, a switch control circuit 414, and transistors 415 to 41B.
  • transistors 415, 416, 417, 419, and 41B may be, for example, NMOSFETs [N-channel type metal oxide semiconductor field effect transistors].
  • Transistors 418 and 41A may be, for example, PMOSFETs [P-channel type MOSFETs].
  • the logic circuit 411 also has the function of monitoring various abnormality detection signals (low voltage, overvoltage, short circuit, open, overheat, load power supply abnormality, etc.) of the signal transmission device 400, and driving the transistors 415 and 416 based on the monitoring results, thereby determining the logical levels of the fault signal FLT and the ready signal RDY.
  • the logic circuit 411 also has the function of switching the operation (enable/disable) of the entire signal transmission device 400 in response to the enable signal ENA.
  • the logic circuit 411 also performs a self-diagnosis (so-called BIST [built-in self test]) of each part of the signal transmission device 400 in response to the self-diagnosis on signal BISTON, and drives the transistor 417 based on the results of the self-diagnosis, thereby determining the logical level of the self-diagnosis output signal BISTOUT.
  • BIST built-in self test
  • the subject of the self-diagnosis may be a comparator for detecting various abnormal conditions. For example, during self-diagnosis, a pseudo abnormal signal may be injected into the comparator to be diagnosed, and a determination may be made as to whether or not the abnormal condition is correctly detected.
  • the logic circuit 411 also has a function of determining the logical level of the switch state signal OSFB by driving the transistors 418 and 419 based on the on/off state of the power transistor (not shown) to be driven.
  • the switch state signal OSFB may be transmitted from the driver chip 420 to the controller chip 410 via the transformer chip 430.
  • the driver chip 420 may have a function of generating the switch state signal OSFB according to the logical level of the output pulse signal OUT and feeding it back to the controller chip 410.
  • the UVLO/OVLO circuit 412 detects undervoltage and overvoltage of the power supply voltage VCC1, and outputs the detection result to the logic circuit 411.
  • the internal power supply circuit 413 generates the internal power supply voltage VREG1 from the power supply voltage VCC1.
  • the switch control circuit 414 is the main controller of the isolated DC/DC converter that generates the power supply voltage VCC2 from the power supply voltage VCC1 while isolating the primary circuit system 400p and the secondary circuit system 400s.
  • the switch control circuit 414 drives the transistors 41A and 41B based on the feedback signal FB from the driver chip 420, thereby generating a gate drive signal FETG for the switch output stage (not shown) that is externally attached to the FETG pin.
  • the switch output stage may include, for example, a flyback transformer.
  • the switch control circuit 414 has a function of detecting the primary current flowing through the flyback transformer via the SENSE pin.
  • the switch control circuit 414 can also compensate the phase of the feedback loop using the COMP pin. Furthermore, the switch control circuit 414 can adjust the drive frequency of the switch output stage using the RT pin.
  • the source of transistor 418 is connected to the power supply terminal.
  • the drains of transistors 418 and 419 are both connected to the OSFB pin.
  • the source of transistor 419 is connected to the ground terminal.
  • the gates of transistors 418 and 419 are both connected to the logic circuit 411.
  • Transistors 418 and 419 connected in this manner form a half-bridge output stage for outputting the switch state signal OSFB in response to an instruction from the logic circuit 411.
  • the source of transistor 41A is connected to the power supply terminal.
  • the drains of transistors 41A and 41B are both connected to the FETG pin.
  • the source of transistor 41B is connected to the ground terminal.
  • the gates of transistors 41A and 41B are both connected to the switch control circuit 414.
  • Transistors 41A and 41B connected in this manner form a half-bridge output stage for outputting a gate drive signal FETG in response to an instruction from the switch control circuit 414.
  • the driver chip 420 is a semiconductor chip that integrates the circuit elements of the secondary circuit system 400s that operates by receiving a supply of power supply voltage VCC2 (for example, up to 30 V based on GND2).
  • the driver chip 420 also integrates, for example, a logic circuit 421, a UVLO/OVLO circuit 422, an internal power supply circuit 423, a feedback signal generating circuit 424, comparators 425-427, a transistor 428, a driver 429, and transistors 42A-42C.
  • transistors 428, 42A, and 42C may be, for example, NMOSFETs.
  • Transistor 42B may be, for example, a PMOSFET.
  • the logic circuit 421 drives the driver 429 in response to the drive pulse signal PWM input via the transformer chip 430, thereby driving the gates of the power transistors (not shown) connected to the OUT1H pin and the OUT1L pin.
  • the OUT1H pin and the OUT1L pin may be connected to the gates of the power transistors outside the signal transmission device 400.
  • the logic circuit 421 also has the function of transmitting various abnormality detection signals (low voltage detection signal UVLO, over voltage detection signal OV, short circuit detection signal SCD, etc.) from the driver chip 420 to the controller chip 410 via the transformer chip 430.
  • the logic circuit 421 also has the function of transmitting the self-diagnosis result (BIST_result) on the driver chip 420 side to the controller chip 410 via the transformer chip 430.
  • the logic circuit 421 functions as part of a self-diagnosis circuit incorporated in the signal transmission device 400 (details will be described later).
  • the UVLO/OVLO circuit 422 detects undervoltage and overvoltage of the power supply voltage VCC2 and outputs the detection result to the logic circuit 421.
  • the internal power supply circuit 423 generates the internal power supply voltage VREG2 from the power supply voltage VCC2.
  • the feedback signal generating circuit 424 generates a feedback signal FB having duty information corresponding to the power supply voltage VCC2 generated by the aforementioned isolated DC/DC converter, and outputs the signal from the secondary circuit system 400s to the primary circuit system 400p.
  • the feedback signal generating circuit 424 may also receive a divided voltage of the power supply voltage VCC2 via the FB pin.
  • Comparator 425 compares the terminal voltage of the OUT1H pin with the threshold voltage VOUT2ON to generate a Miller clamp control signal.
  • Logic circuit 421 drives transistor 428 in response to the Miller clamp control signal.
  • Comparator 426 compares the terminal voltage of the SCPIN pin with the threshold voltage VSCDET to detect a short circuit in the power transistor.
  • Transistor 428 connects/disconnects the OUT2 pin and the ground terminal in response to an instruction from logic circuit 421.
  • the OUT2 pin may be directly connected to the gate of the power transistor. For example, when the OUT1H pin is pulled low and the power transistor is switched to the off state, transistor 428 is switched to the on state. As a result, the power transistor is reliably maintained in the off state.
  • the driver 429 outputs an output pulse signal OUT to the gate of the power transistor in response to an instruction from the logic circuit 421.
  • the driver 429 includes a transistor 429H (e.g., a PMOSFET) and a transistor 429L (e.g., an NMOSFET).
  • Transistor 429H establishes/cuts conduction between the power supply terminal and the OUT1H pin in response to instructions from logic circuit 421. For example, when the drive pulse signal PWM is at a high level, transistor 429H is turned on, and the OUT1H pin (and thus the output pulse signal OUT applied to the gate of the power transistor) is at a high level.
  • the transistor 429L establishes/cuts conduction between the OUT1L pin and the ground terminal in response to instructions from the logic circuit 421. For example, when the drive pulse signal PWM is at a low level, the transistor 429L is in an on state, and the OUT1L pin (and thus the output pulse signal OUT applied to the gate of the power transistor) is at a low level.
  • transistors 429H and 429L function as a half-bridge output stage for gate drive.
  • Transistor 42B connects/disconnects the PROOUT1 pin and the VEE2 pin in response to an instruction from logic circuit 421.
  • the PROOUT1 pin may be connected to the gate of the power transistor via an external gate resistor.
  • Transistor 42C connects/disconnects the PROOUT2 pin and the VEE2 pin in response to an instruction from logic circuit 421.
  • the PROOUT2 pin may be connected to the gate of the power transistor via an external gate resistor.
  • the transformer chip 430 is a semiconductor chip that integrates a transformer for bidirectional signal transmission while providing insulation between the controller chip 410 and the driver chip 420.
  • the signal transmission device 400 of this configuration example has a transformer chip 430 that is equipped with only a transformer, separately from the controller chip 410 and the driver chip 420, and these three chips are sealed in a single package.
  • the controller chip 410 and the driver chip 420 can both be formed using a general low to medium voltage process (withstands a few volts to several tens of volts), eliminating the need to use a dedicated high voltage process (withstands a few kV), making it possible to reduce manufacturing costs.
  • controller chip 410 and the driver chip 420 can both be manufactured using existing, proven processes, and do not require new reliability testing, which contributes to shortening development time and reducing development costs.
  • ⁇ Electronic devices> 11 is a diagram showing an example of the configuration of an electronic device equipped with a signal transmission device 400.
  • Electronic device A of this example has an upper gate driver IC1H (u/v/w), a lower gate driver IC1L (u/v/w), upper power transistors 2H (u/v/w), lower power transistors 2L (u/v/w), an ECU [electronic control unit] 3, and a motor 4.
  • the upper gate driver IC1H(u/v/w) drives the upper power transistor 2H(u/v/w) by generating an upper gate drive signal in response to an upper gate control signal input from the ECU 3 while insulating the ECU 3 from the upper power transistor 2H(u/v/w).
  • the lower gate driver IC1L drives the lower power transistor 2L (u/v/w) by generating a lower gate drive signal in response to a lower gate control signal input from the ECU 3 while insulating the ECU 3 from the lower power transistor 2L (u/v/w).
  • the above-mentioned signal transmission device 400 can be suitably used as the upper gate driver IC1H(u/v/w) and the lower gate driver IC1L(u/v/w).
  • the lower power transistors 2L are connected between each phase input terminal of the motor 4 and the power system ground terminal as lower switches that form a three-phase (U-phase/V-phase/W-phase) half-bridge output stage.
  • IGBTs insulated gate bipolar transistors
  • MOSFETs instead of IGBTs.
  • the ECU 3 drives the upper power transistor 2H (u/v/w) and the lower power transistor 2L (u/v/w) via the upper gate driver IC1H (u/v/w) and the lower gate driver IC1L (u/v/w), respectively, to control the rotational drive of the motor 4.
  • the ECU 3 also monitors the FLT pin and RDY pin of each of the upper gate driver IC1H (u/v/w) and the lower gate driver IC1L (u/v/w), and has the function of performing various safety controls based on the monitoring results.
  • the ECU 3 uses the self-diagnosis on signal BISTON to output the self-diagnosis result of the signal transmission device 400, and also has a function of checking whether the various protection circuits (low voltage protection, overvoltage protection, overheating protection, and short circuit protection) of the signal transmission device 400 are normal or not based on the logic level of the self-diagnosis output signal BISTOUT.
  • various protection circuits low voltage protection, overvoltage protection, overheating protection, and short circuit protection
  • Motor 4 is a three-phase motor that is rotated and driven according to three-phase drive voltages U/V/W input from three-phase (U-phase/V-phase/W-phase) half-bridge output stages.
  • ⁇ Self-diagnosis operation> 12 is a diagram showing an example of the self-diagnosis operation in the signal transmission device 400.
  • the power supply voltage VCC1 the self-diagnosis execution signal BIST (OC)
  • the gate drive signal FETG the power supply voltage VCC2
  • the self-diagnosis execution signal BIST UV1/OV1/UV2/OV2/SCD
  • the ready signal RDY the fault signal FLT
  • the self-diagnosis on signal BISTON the self-diagnosis output signal BISTOUT
  • the input pulse signal INA the enable signal ENA
  • the output pulse signal OUT are depicted.
  • the self-diagnosis execution signal BIST (OC) is a signal for executing a self-diagnosis of the switch control circuit 414 (particularly the overcurrent protection function that monitors the primary current of the flyback transformer), which is the main control element of the isolated DC/DC converter.
  • the self-diagnosis execution signal BIST (UV1/OV1/UV2/OV2/SCD) is a signal for executing a self-diagnosis of each of the low-voltage protection function, overvoltage protection function, and short-circuit protection function.
  • the input pulse signal INA is a pulse signal input to the INA pin.
  • the output pulse signal OUT is a pulse signal output from the OUT1H pin and the OUT1L pin to the gate of the power transistor.
  • the self-diagnosis execution signal BIST rises from low level to high level.
  • the self-diagnosis of the overcurrent protection function built into the isolated DC/DC converter is performed first.
  • the ready signal RDY may be lowered from high to low at time t14, a predetermined time after time t13.
  • the rising edge of the ready signal RDY triggers the self-diagnosis execution signal BIST (UV1/OV1/UV2/OV2/SCD) to rise from low to high.
  • BIST self-diagnosis execution signal BIST
  • the self-diagnosis execution signal BIST (UV2/OV2/SCD) is raised to a high level in response to a self-diagnosis command B_CMD transmitted from the controller chip 410 (details will be described later).
  • This self-diagnosis command B_CMD may not be transmitted from the controller chip 410 unless the self-diagnosis result of the overcurrent protection function described above is OK.
  • the signal transmission path from the driver chip 420 to the controller chip 410 is also diagnosed.
  • the input pulse signals INA and INB and the enable signal ENA may be disabled.
  • the output pulse signal OUT may be fixed to a low level, and the power transistor may be maintained in an off state.
  • the self-diagnosis on signal BISTON (and thus the self-diagnosis output signal BISTOUT) may also be disabled.
  • the self-diagnosis on signal BISTON may be masked. With this type of masking process, even if the self-diagnosis on signal BISTON is raised to a high level during the self-diagnosis operation, the self-diagnosis output signal BISTOUT remains fixed at a low level.
  • the ready signal RDY and the fault signal FLT may not be fixed, but may be set to a logic level according to the internal state of the signal transmission device 400. This makes it possible to check from outside the signal transmission device 400 whether or not the self-diagnosis operation is being performed.
  • the self-diagnosis on signal BISTON is raised to a high level at any timing, the self-diagnosis result at that time is latched and output as the self-diagnosis output signal BISTOUT.
  • the signal latch of the self-diagnosis output signal BISTOUT may be reset at the falling edge of the ready signal RDY.
  • self-diagnosis of the isolated DC/DC converter (particularly the overcurrent protection function) is performed first. Then, if the diagnosis result of the overcurrent protection function is OK, the start-up of the isolated DC/DC converter is permitted, and self-diagnosis of functions other than the overcurrent protection function (low voltage protection function, overvoltage protection function, short circuit protection function, and the signal transmission path from the driver chip 420 to the controller chip 410) is performed in sequence.
  • ⁇ Signal Transmission Device (First Embodiment)> 13 is a diagram showing a first embodiment (corresponding to a comparative example to be compared with a second embodiment described later) of a signal transmission device 400.
  • the signal transmission device 400 of the present embodiment includes an isolated signal transmission circuit 500 and a self-diagnosis circuit 600.
  • the isolated signal transmission circuit 500 transmits a drive pulse signal PWM (shown in the figure as transmission pulse signals Sr1 and Sf1, and reception pulse signals Sr2 and Sf2) from the primary circuit system 400p to the secondary circuit system 400s while isolating the primary circuit system 400p from the secondary circuit system 400s via transformers 431 and 432 integrated in a transformer chip 430.
  • the isolated signal transmission circuit 500 transmits an input pulse signal IN of the primary circuit system 400p as an output pulse signal OUT of the secondary circuit system 400s.
  • the isolated signal transmission circuit 500 includes, in addition to the aforementioned transformers 431 and 432, a pulse transmission circuit 501, a pulse reception circuit 502, and buffers 503 and 504.
  • the pulse transmission circuit 501 pulse-drives one of the transmission pulse signals Sr1 and Sf1 depending on the logical level of the input pulse signal IN. For example, when the pulse transmission circuit 501 notifies that the input pulse signal IN is at a high level, it pulse-drives (outputs a single or multiple transmission pulses) the transmission pulse signal Sr1 applied to the primary winding of the transformer 431. On the other hand, when the pulse transmission circuit 501 notifies that the input pulse signal IN is at a low level, it pulse-drives the transmission pulse signal Sf1 applied to the primary winding of the transformer 432.
  • the pulse transmission circuit 501 generates seven pulses at 10 MHz when the transmission pulse signals Sr1 and Sf1 are each pulse driven.
  • the pulse transmission circuit 501 may be one of the functional blocks included in the logic circuit 411 mentioned above. In other words, the pulse transmission circuit 501 may be integrated into the controller chip 410 of the primary circuit system 400p.
  • the pulse transmitting circuit 501 also has the function of appropriately generating transmission pulse signals Sr1 and Sf1 to notify the pulse receiving circuit 502 of the logical level of the input pulse signal IN again when the logical levels of the input pulse signal IN and the output pulse signal OUT (and thus the switch state signal OSFB) do not match.
  • the pulse receiving circuit 502 generates an output pulse signal OUT in response to the receiving pulse signals Sr2 and Sf2 input from the transformers 431 and 432 via the buffers 503 and 504, respectively. For example, when the pulse receiving circuit 502 detects an induced pulse of the receiving pulse signal Sr2 appearing in the secondary winding of the transformer 431 in response to the pulse drive of the transmitting pulse signal Sr1, it raises the output pulse signal OUT to a high level. On the other hand, when the pulse receiving circuit 502 detects an induced pulse of the receiving pulse signal Sf2 appearing in the secondary winding of the transformer 432 in response to the pulse drive of the transmitting pulse signal Sf1, it lowers the output pulse signal OUT to a low level. In other words, the logical level of the output pulse signal OUT switches in response to the logical level of the input pulse signal IN.
  • the pulse receiving circuit 502 may be one of the functional blocks included in the logic circuit 421 described above. In other words, the pulse receiving circuit 502 may be integrated into the driver chip 420 of the secondary circuit system 400s.
  • the transformer 431 outputs a receiving pulse signal Sr2 from a secondary winding in response to a transmitting pulse signal Sr1 input to a primary winding.
  • the transformer 432 outputs a receiving pulse signal Sf2 from a secondary winding in response to a transmitting pulse signal Sf1 input to a primary winding.
  • the above transformers 431 and 432 are both integrated into the transformer chip 430.
  • the transformer chip 430 uses the transformers 431 and 432 to insulate the controller chip 410 from the driver chip 420, and outputs the transmission pulse signals Sr1 and Sf1 input from the pulse transmission circuit 501 to the pulse reception circuit 502 as reception pulse signals Sr2 and Sf2, respectively.
  • the input pulse signal IN is separated into two transmission pulse signals Sr1 and Sf1 (corresponding to the rise signal and fall signal), and then transmitted from the primary circuit system 400p to the secondary circuit system 400s via two transformers 431 and 432.
  • a noise mask circuit may be incorporated in the downstream of each of the transformers 431 and 432 as a means for suppressing malfunctions due to common mode noise.
  • the self-diagnosis circuit 600 diagnoses whether each part of the signal transmission device 400 is functioning correctly.
  • the self-diagnosis circuit 600 is provided in both the controller chip 410 and the driver chip 420.
  • B_CMD a self-diagnosis command instructing the secondary circuit system 400s to start a self-diagnosis operation
  • the periodic pulses generated when transmitting the self-diagnosis command B_CMD may be generated one at a time, or may be generated as a series of pulse groups (for example, a group of seven pulses generated at 10 MHz).
  • the self-diagnosis circuit 600 of this embodiment includes, for example, an edge detection circuit 610, a pulse transmission circuit 620, and a pulse reception circuit 630.
  • the edge detection circuit 610 detects the rising edge of the ready signal RDY and outputs the detection result to the pulse transmission circuit 620.
  • the pulse receiving circuit 630 determines whether the received pulse signal Sf2 transmitted via the transformer 432 is a self-diagnosis command B_CMD or not, and generates a self-diagnosis enable signal B_EN.
  • the self-diagnosis enable signal B_EN can be understood as the previously mentioned self-diagnosis execution signal BIST (UV2/OV2/SCD).
  • the pulse receiving circuit 630 includes signal interval determination circuits 631 and 632, an inverter 633, an AND gate 634, a counter 635, and a latch 636.
  • the internal signal S1 goes high at the pulse generation timing of the received pulse signal Sf2, and then goes low when the upper limit time TH has elapsed without the next pulse being generated.
  • the internal signal S1 is maintained at a high level when T2 ⁇ TH, and falls to a low level when T2 > TH.
  • the internal signal S2 goes low at the pulse generation timing of the received pulse signal Sf2, and then goes high when the lower limit time TL has elapsed without the next pulse being generated.
  • the internal signal S2 is maintained at a low level when T2 ⁇ TL, and rises to a high level when T2 > TL.
  • T2 > TL the internal signal S2 is pulse-driven with a pulse period T1.
  • the inverter 633 inverts the logical level of the received pulse signal Sr2 (corresponding to the gate-on command G_ON) to generate the internal signal S3. Therefore, the internal signal S3 is at a low level when the received pulse signal Sr2 is at a high level, and is at a high level when the received pulse signal Sr2 is at a low level.
  • the AND gate 634 generates the internal signal S4 by performing a logical AND operation on the internal signals S1 and S3. Therefore, the internal signal S4 is at low level when at least one of the internal signals S1 and S3 is at low level, and is at high level when both the internal signals S1 and S3 are at high level. In other words, the internal signal S4 is at low level when the pulse period T of the received pulse signal Sf2 is longer than the upper limit time TH, or when a pulse is generated in the received pulse signal Sr2.
  • a predetermined threshold e.g., three pulses.
  • the latch 636 generates a self-diagnosis enable signal B_EN upon receiving the internal signal S5.
  • self-diagnosis of the driver chip 420 is performed only during the high-level period of the self-diagnosis enable signal B_EN, without the need for a self-diagnosis cancel signal.
  • the pulse receiving circuit 630 of this configuration example when the signal interval T2 of the pulse group generated in the received pulse signal Sf2 in the pulse period T1 falls within a predetermined range (TL ⁇ T2 ⁇ TH) and the same pulse group is detected continuously over multiple periods (e.g., three or more periods), the received pulse signal Sf2 is determined to be a self-diagnosis command B_CMD. As a result, the self-diagnosis enable signal B_EN is raised to a high level. Note that even if the self-diagnosis command B_CMD is determined based on three pulses, seven pulses are generated, providing redundancy as a measure against missing pulses.
  • the transmission pulse signal Sf1 is pulse-driven, just as when the gate of the power transistor is turned off. Therefore, the output pulse signal OUT is lowered to a low level by the pulse receiving circuit 502 of the isolated signal transmission circuit 500, and the power transistor is turned off. Therefore, the motor 4 does not malfunction during the self-diagnosis of the signal transmission device 400.
  • a method for distinguishing between the gate-off command G_OFF and the self-diagnosis command B_CMD based on differences in pulse periods is less likely to result in misidentification than a method for distinguishing between the two commands based on differences in the number of pulses.
  • the high and low levels of the input pulse signal IN may be repeated. If the period in which the logical level of the input pulse signal IN is switched and the pulse period (e.g., 1 ⁇ s) of the transmission pulse signal Sf1 generated by the pulse transmission circuit 620 of the self-diagnosis circuit 600 are close to each other, the signal interval T2 of the reception pulse signal Sf2 generated at each falling edge of the input pulse signal IN may appear to be within the above-mentioned predetermined range (TL ⁇ T2 ⁇ TH), which may result in erroneous determination of the self-diagnosis command B_CMD. Therefore, it is desirable that the counter 635 of the pulse reception circuit 630 be reset each time a pulse of the transmission pulse signal Sr1 (and therefore the reception pulse signal Sr2) is generated, as in this configuration example.
  • FIG. 14 is a diagram showing the transmission operation of the self-diagnosis command B_CMD. From the top, the diagram shows the received pulse signal Sf2, the internal signals S1, S2, and S5, and the self-diagnosis enable signal B_EN.
  • the signal interval T2 of the received pulse signal Sf2 falls within a predetermined range (TL ⁇ T2 ⁇ TH).
  • the counter 635 continues to count the number of pulses of the internal signal S2 without being reset, and when the count value reaches a predetermined threshold value (3 in this figure), the internal signal S5 is raised to a high level.
  • the self-diagnosis enable signal B_EN becomes high level, and the self-diagnosis operation of the driver chip 420 is performed over the period Tx. Note that after the pulse generation of the received pulse signal Sf2 stops, when the upper limit time TH has elapsed, the internal signal S1 falls to a low level and the counter 635 is reset, so the internal signal S5 also falls to a low level.
  • the self-diagnosis enable signal B_EN is maintained at a low level. Therefore, the self-diagnosis operation of the driver chip 420 is not performed.
  • the internal signal S2 rises to a high level each time a pulse of the received pulse signal Sf2 is generated, and the count value of the counter 635 is incremented by one.
  • the internal signal S1 falls to a low level. Therefore, the counter 635 is reset, and the internal signal S5 does not rise to a high level.
  • the self-diagnosis enable signal B_EN is maintained at a low level. Therefore, the self-diagnosis operation of the driver chip 420 is not performed.
  • an unintended self-diagnosis command B_CMD may occur due to noise superimposition on the input pulse signal IN or the output pulse signal OUT.
  • the conditions for malfunction of the self-diagnosis circuit 600 will be considered with reference to the drawings.
  • FIG. 15 is a diagram showing a first malfunction condition of the self-diagnosis circuit 600.
  • the input pulse signal IN, the on signal Son, and the off signal Soff are depicted.
  • the on signal Son and the off signal Soff can be understood as the received pulse signals Sr2 and Sf2, respectively, that have been subjected to filtering to remove common mode noise.
  • the input pulse signal IN may chatter at a pulse period T1 (e.g., 1 ⁇ s) due to noise superposition or the like.
  • T1 e.g. 1 ⁇ s
  • the filter time e.g. 60 ns
  • only the off signal Soff may be pulse-driven, triggered by the falling edge of the input pulse signal IN.
  • the signal interval T2 of the pulse group generated in the off signal Soff with the pulse period T1 can satisfy the discrimination condition of the self-diagnosis command B_CMD (TL ⁇ T2 ⁇ TH). Since the on signal Son is not pulse-driven, the counter 625 (see FIG. 13) mentioned above is not reset. Therefore, if the above-mentioned pulse driving of the off signal Soff is repeated three times, the off signal Soff may be erroneously discriminated as the self-diagnosis command B_CMD.
  • FIG. 16 is a diagram showing the second malfunction condition of the self-diagnosis circuit 600. From the top, the diagram shows the input pulse signal IN, the output pulse signal OUT, the switch state signal OSFB, the on signal Son, and the off signal Soff. For ease of explanation, the delay time of the switch state signal OSFB is not shown.
  • the output pulse signal OUT should also be at a low level.
  • the switch state signal OSFB also goes to a low level.
  • the switch state signal OSFB may accidentally go between high and low levels repeatedly in the pulse period T1.
  • the switch state signal OSFB when the output pulse signal OUT is higher than the upper threshold voltage VosfbH, the switch state signal OSFB is at a high level. On the other hand, when the output pulse signal OUT is lower than the lower threshold voltage VosfbL ( ⁇ VosfbH), the switch state signal OSFB is at a low level.
  • a period may occur during which the switch state signal OSFB is at a high level even though the input pulse signal IN is at a low level.
  • the off signal Soff is pulse-driven to match the logical levels of the input pulse signal IN and the switch state signal OSFB.
  • the signal interval T2 of the pulse group generated in the off signal Soff with the pulse period T1 can satisfy the discrimination condition of the self-diagnosis command B_CMD (TL ⁇ T2 ⁇ TH). Since the on signal Son is not pulse-driven, the counter 625 (see FIG. 13) mentioned above is not reset. Therefore, if the above-mentioned pulse driving of the off signal Soff is repeated three times, the off signal Soff may be erroneously discriminated as the self-diagnosis command B_CMD.
  • Fig. 17 is a diagram showing a second embodiment of the signal transmission device 400.
  • the signal transmission device 400 of this embodiment is based on the first embodiment (Fig. 13) described above, and is provided with a measure to prevent unintended start of a self-diagnosis operation.
  • the signal transmission device 400 includes a controller chip 410, a driver chip 420, and a transformer chip 430.
  • An input pulse signal IN is input to the controller chip 410.
  • the driver chip 420 performs insulated communication with the controller chip 410 to generate an output pulse signal OUT according to the input pulse signal IN and drive a power transistor (corresponding to a switch element).
  • the transformer chip 430 forms an insulated communication path between the controller chip 410 and the driver chip 420.
  • the signal transmission device 400 includes a logic circuit 411 as a component of the controller chip 410.
  • the signal transmission device 400 also includes a logic circuit 421, a driver 429, and a self-diagnosis circuit 600 as components of the driver chip 420.
  • the signal transmission device 400 also includes transformers 431 and 432 as components of the transformer chip 430.
  • the signal transmission device 400 may also include other components (see FIG. 10).
  • the logic circuit 411 includes a controller 411a, pulse generating circuits 411b, 411c, and 411d, an oscillator 411e, a multiplexer 411f, and buffers 411g and 411h.
  • the controller 411a drives the pulse generating circuit 411b using the rising edge and the rising edge of the input pulse signal IN as triggers.
  • the controller 411a also drives the pulse generating circuit 411b when the logical levels of the input pulse signal IN and the switch state signal OSFB do not match.
  • the first pulse signal CK1 is used when transmitting the gate-on command G_ON and gate-off command G_OFF of the power transistor, i.e., the on signal Son and the off signal Soff.
  • the second pulse signal CK2 is used when transmitting the self-diagnosis command B_CMD (details will be described later).
  • the third pulse signal CK3 is used when transmitting the operation state notification ST.
  • the operating state notification ST is a notification signal for notifying the driver chip 420 that the startup of the controller chip 410 has been completed.
  • the operating state notification ST may be transmitted when (1) the UVLO detection of the controller chip 410 is in a released state, (2) a self-diagnosis is in progress (excluding OC) or has been completed, (3) the self-diagnosis command B_CMD is in a non-transmitting state, (4) the gate-on command G_ON and the gate-off command G_OFF in response to the input pulse signal IN are not being transmitted, and (5) the gate-on command G_ON and the gate-off command G_OFF in response to the detection of a mismatch between the input pulse signal IN and the switch state signal OSFB are not being transmitted.
  • the oscillator 411e generates a reference clock signal CK0 of, for example, 200 kHz and outputs it to the pulse generating circuit 411d.
  • the multiplexer 411f outputs either the first pulse signal CK1, the second pulse signal CK2, or the third pulse signal CK3 to the buffer 411g or 411h.
  • multiplexer 411f transmits a gate-on command G_ON for the power transistor, it outputs a first pulse signal CK1 to buffer 411g to drive transformer 431.
  • multiplexer 411f transmits a gate-off command G_OFF for the power transistor, it outputs a first pulse signal CK1 to buffer 411h to drive transformer 432.
  • the multiplexer 411f When transmitting a self-diagnosis command B_CMD, the multiplexer 411f outputs a second pulse signal CK2 to the buffer 411h to drive the transformer 432. When transmitting an operating state notification ST, the multiplexer 411f outputs a third pulse signal CK3 to the buffer 411h to drive the transformer 432.
  • the controller chip 410 drives the transformer 432 with a pulse period T11 (e.g., 10 MHz) when transmitting a power transistor gate-off command G_OFF.
  • the controller chip 410 also drives the transformer 432 with a pulse period T12 (e.g., 1 MHz) when transmitting a self-diagnosis command B_CMD.
  • the controller chip 410 drives the transformer 432 with a pulse period T13 (e.g., 200 kHz) when transmitting its own operating state notification ST.
  • Transformers 431 and 432 transmit the transmission pulse signals Sr1 and Sf1 as reception pulse signals Sr2 and Sf2, respectively, while providing insulation between the controller chip 410 and the driver chip 420.
  • the logic circuit 421 receives the received pulse signals Sr2 and Sf2 and generates an on signal Son and an off signal Soff.
  • the logic circuit 421 includes receivers 421a and 421b, NOR gates 421c and 421d, and an inverter 421e.
  • the receiver 421a generates a received pulse signal Sa and a mask signal MSKa from the received pulse signal Sr2.
  • the mask signal MSKa may be generated to have a wider pulse width than the received pulse signal Sa, for example.
  • the receiver 421b generates a received pulse signal Sb and a mask signal MSKb from the received pulse signal Sf2.
  • the mask signal MSKb may be generated to have a wider pulse width than the received pulse signal Sb, for example.
  • the NOR gate 421c generates an on signal Son by performing a negative OR operation on the received pulse signal Sa and the mask signal MSKb.
  • the on signal Son becomes low level when at least one of the received pulse signal Sa and the mask signal MSKb is at high level.
  • the on signal Son becomes high level when both the received pulse signal Sa and the mask signal MSKb are at low level.
  • the NOR gate 421d generates the off signal Soff by performing a negative OR operation on the received pulse signal Sb and the mask signal MSKa.
  • the off signal Soff becomes low level when at least one of the received pulse signal Sb and the mask signal MSKa is at high level.
  • the off signal Soff becomes high level when both the received pulse signal Sb and the mask signal MSKa are at low level.
  • the NOR gates 421c and 421d function as noise cancellers to remove common mode noise superimposed on the received pulse signals Sa and Sb, respectively.
  • the inverter 421e generates the internal signal SG by inverting the logical level of the mask signal MSKa. Therefore, the internal signal SG is at a low level when the mask signal MSKa is at a high level. On the other hand, the internal signal SG is at a high level when the mask signal MSKa is at a low level.
  • the self-diagnosis circuit 600 diagnoses whether each part of the driver chip 420 is functioning properly in response to a self-diagnosis command B_CMD transmitted from the controller chip 410.
  • the driver chip 420 when the transformer 432 is shared, the driver chip 420 must be able to determine whether the received pulse signal Sf2 transmitted via the transformer 432 is a power transistor gate-off command G_OFF or a self-diagnosis command B_CMD. Therefore, the controller chip 410 transmits the self-diagnosis command B_CMD by driving the transformer 432 with a pulse period different from that used when transmitting the gate-off command G_OFF.
  • the periodic pulses generated when transmitting the self-diagnosis command B_CMD may be generated one at a time, or may be generated as a series of pulse groups (for example, a group of multiple pulses generated at 10 MHz).
  • the driver chip 420 can determine whether the received pulse signal Sf2 transmitted via the transformer 432 is a power transistor gate-off command G_OFF or a self-diagnosis command B_CMD.
  • the self-diagnosis circuit 600 includes a command discrimination circuit 640 and a discrimination control circuit 650.
  • the command discrimination circuit 640 determines whether the received pulse signal Sf2 is a self-diagnosis command B_CMD.
  • the command discrimination circuit 640 includes a pulse width expansion circuit 641, signal interval determination circuits 642 and 643, an AND gate 644, a counter 645, and a latch 646.
  • the pulse width expansion circuit 641 extends the pulse width of the off signal Soff to generate the internal signal SIN.
  • the upper limit time TH may be set to, for example, 2.3 ⁇ s.
  • the signal interval determination circuit 642 includes a capacitor C1, a current source CS1, transistors N1 and N2 (e.g., NMOSFETs), and a resistor R1.
  • the gate of transistor N1 is connected to the application terminal of the internal signal SIN.
  • the first terminals of current source CS1 and resistor R1 are all connected to a first potential terminal (e.g., an internal power supply terminal).
  • the second terminal of current source CS1, the first terminal of capacitor C1, the drain of transistor N1, and the gate of transistor N2 are all connected to the application terminal of the internal signal SA.
  • the second terminal of resistor R1 and the drain of transistor N2 are all connected to the application terminal of the internal signal SB.
  • the second terminal of capacitor C1 and the sources of transistors N1 and N2 are all connected to a second potential terminal (e.g., a ground terminal).
  • the transistor N1 When the internal signal SIN rises to a high level, the transistor N1 turns on. At this time, the capacitor C1 is discharged and the internal signal SA falls to a low level. Therefore, the transistor N2 turns off. As a result, the internal signal SB rises to a high level.
  • the transistor N1 turns off. Therefore, the internal signal SA rises as the capacitor C1 charges. Then, when the upper limit time TH elapses without the next pulse being generated in the internal signal SIN, the internal signal SA reaches the on-threshold value Vth (N2) of the transistor N2. As a result, the transistor N2 turns on, and the internal signal SB falls to a low level.
  • the internal signal SB is maintained at a high level when T2 ⁇ TH, and falls to a low level when T2>TH.
  • the signal interval determination circuit 643 generates an internal signal SD to confirm that the signal interval T2 of the pulse group generated in the off signal Soff at a predetermined pulse period T1 is longer than a predetermined lower limit time TL.
  • the lower limit time TL may be set to, for example, 0.45 ⁇ s.
  • the signal interval determination circuit 643 includes a capacitor C2, a current source CS2, transistors N3 and N4 (e.g., NMOSFETs), a resistor R2, and an inverter INV1.
  • the gate of transistor N3 is connected to the application terminal of the internal signal SIN.
  • the first terminals of current source CS2 and resistor R2 are all connected to a first potential terminal (e.g., an internal power supply terminal).
  • the second terminal of current source CS2, the first terminal of capacitor C2, the drain of transistor N3, and the gate of transistor N4 are all connected to the application terminal of the internal signal SC.
  • the second terminal of resistor R2 and the drain of transistor N4 are all connected to the input terminal of inverter INV1.
  • the output terminal of inverter INV1 is connected to the application terminal of the internal signal SD.
  • the second terminal of capacitor C2 and the sources of transistors N3 and N4 are all connected to a second potential terminal (e.g., a ground terminal).
  • transistor N3 When the internal signal SIN rises to a high level, transistor N3 turns on. At this time, capacitor C2 is discharged and the internal signal SC falls to a low level. Therefore, transistor N4 turns off. As a result, the internal signal SD falls to a low level.
  • the transistor N3 turns off. Therefore, the internal signal SC rises as the capacitor C2 charges. Then, when the lower limit time TL has elapsed without the next pulse being generated in the internal signal SIN, the internal signal SC reaches the on-threshold value Vth (N4) of the transistor N4. As a result, the transistor N4 turns on, and the internal signal SD falls to a high level.
  • the internal signal SD is maintained at a low level when T2 ⁇ TL, and rises to a high level when T2>TL. In other words, when T2>TL, the internal signal SD is pulse-driven with a pulse period of T1.
  • AND gate 644 generates internal signal SH by performing a logical AND operation on the internal signals SB, SG, and SS and the UVLO detection signal UV2.
  • the internal signal SH is at low level when at least one of the internal signals SB, SG, and SS and the UVLO detection signal UV2 is at low level.
  • the internal signal SH is at high level when the internal signals SB, SG, and SS and the UVLO detection signal UV2 are all at high level.
  • the internal signal SH goes low when the signal interval T2 of the off signal Soff is longer than the upper limit time TH, when a pulse is generated in the mask signal MSKa (and thus the received pulse signal Sr2 corresponding to the gate-on command G_ON), when UVLO is detected in the driver chip 420, or when the invalidation condition of the self-diagnosis command B_CMD is satisfied in the discrimination control circuit 650 (details will be described later).
  • Counter 645 generates internal signal SE by counting the number of pulses of internal signal SD.
  • counter 645 includes D flip-flops FF1 to FF3.
  • the clock terminal (>) of each of the D flip-flops FF1 to FF3 is connected to the application terminal of the internal signal SD.
  • the reset terminal (O) of each of the D flip-flops FF1 to FF3 is connected to the application terminal of the internal signal SH.
  • the data terminal (D) of the D flip-flop FF1 is connected to the application terminal of the high-level voltage (for example, the internal power supply terminal).
  • the output terminal (Q) of the D flip-flop FF1 is connected to the data terminal (D) of the D flip-flop FF2.
  • the output terminal (Q) of the D flip-flop FF2 is connected to the data terminal (D) of the D flip-flop FF3.
  • the output terminal (Q) of the D flip-flop FF3 is connected to the application terminal of the internal signal SE.
  • the counter 645 raises the internal signal SE to a high level when the number of pulses of the internal signal SD reaches a predetermined threshold (three in this diagram).
  • the command discrimination circuit 640 of this configuration example when the signal interval T2 of the pulse group generated in the off signal Soff in the pulse period T1 falls within a predetermined range (TL ⁇ T2 ⁇ TH) and the same pulse group is detected continuously over multiple periods (e.g., three or more periods), it is determined that the received pulse signal Sf2 (and therefore the off signal Soff) is a self-diagnosis command B_CMD. As a result, the self-diagnosis enable signal B_EN is raised to a high level.
  • the self-diagnosis command B_CMD when the self-diagnosis command B_CMD is transmitted, the received pulse signal Sf2 is pulse-driven in the same manner as when the gate-off command G_OFF is transmitted. Therefore, the logic circuit 421 and the driver 429 lower the output pulse signal OUT to a low level. Therefore, the power transistor is not erroneously turned on during the self-diagnosis of the signal transmission device 400.
  • the determination control circuit 650 switches the logic level of the internal signal SS depending on whether the invalidation condition of the self-diagnosis command B_CMD is satisfied.
  • the determination control circuit 650 includes an OR gate 651, a pulse width expansion circuit 652, an OR gate 653, an operation state determination circuit 654, a NAND gate 655, an inverter 656, a counter 657, an OR gate 658, a latch 659, and an inverter 65A.
  • the OR gate 651 generates an internal signal SI by performing a logical OR operation on the on signal Son and the off signal Soff.
  • the internal signal SI is at a high level when at least one of the on signal Son and the off signal Soff is at a high level.
  • the internal signal SI is at a low level when both the on signal Son and the off signal Soff are at a low level.
  • the pulse width expansion circuit 652 expands the pulse width of the internal signal SI to generate the internal signal SJ.
  • the OR gate 653 generates the internal signal SK by performing a logical OR operation on the internal signal SJ and the self-diagnosis enable signal B_EN.
  • the internal signal SK becomes high level when at least one of the internal signal SJ and the self-diagnosis enable signal B_EN is at a high level.
  • the internal signal SK becomes low level when both the internal signal SJ and the self-diagnosis enable signal B_EN are at a low level.
  • the operating state determination circuit 654 generates an internal signal SM for checking whether the pulse drive of the internal signal SK (and therefore the pulse drive of the on signal Son and the off signal Soff) has been interrupted for a predetermined determination time T3.
  • the determination time T3 may be set to, for example, 30 ⁇ s.
  • the operating state determination circuit 654 includes a capacitor C3, a current source CS3, transistors N5 and N6 (e.g., NMOSFETs), and a resistor R3.
  • the gate of transistor N5 is connected to the application terminal of the internal signal SK.
  • the first terminals of current source CS3 and resistor R3 are all connected to a first potential terminal (e.g., an internal power supply terminal).
  • the second terminal of current source CS3, the first terminal of capacitor C3, the drain of transistor N5, and the gate of transistor N6 are all connected to the application terminal of the internal signal SL.
  • the second terminal of resistor R3 and the drain of transistor N6 are all connected to the application terminal of the internal signal SM.
  • the second terminal of capacitor C3 and the sources of transistors N5 and N6 are all connected to a second potential terminal (e.g., a ground terminal).
  • the transistor N5 turns on. At this time, the capacitor C3 is discharged and the internal signal SL falls to a low level. Therefore, the transistor N6 turns off. As a result, the internal signal SM rises to a high level.
  • the transistor N5 turns off. Therefore, the internal signal SL rises as the capacitor C3 charges. Then, when the determination time TK has elapsed without the next pulse being generated in the internal signal SK, the internal signal SL reaches the on-threshold value Vth (N6) of the transistor N6. As a result, the transistor N6 turns on, and the internal signal SM falls to a low level.
  • the internal signal SM falls to a low level when the pulse drive of the internal signal SK is interrupted for the determination time TK.
  • the NAND gate 655 generates the internal signal SN by performing a negative AND operation on the internal signal SM, the self-diagnosis enable signal B_EN, and the UVLO detection signal UV2.
  • the internal signal SN is at high level when at least one of the internal signal SM, the self-diagnosis enable signal B_EN, and the UVLO detection signal UV2 is at low level.
  • the internal signal SN is at low level when the internal signal SM, the self-diagnosis enable signal B_EN, and the UVLO detection signal UV2 are all at high level.
  • Inverter 656 generates internal signal SO by inverting the logic level of internal signal SN. Therefore, internal signal SO is at low level when internal signal SN is at high level, and is at high level when internal signal SN is at low level.
  • the counter 657 generates the internal signal SP by counting the number of pulses of the off signal Soff. For example, the counter 657 raises the internal signal SP to a high level when the number of pulses of the off signal Soff reaches six.
  • the OR gate 658 generates the internal signal SQ by performing a logical OR operation on the self-diagnosis completion signal SF, the internal signal SP, and the output pulse signal OUT.
  • the internal signal SQ becomes high level when at least one of the self-diagnosis completion signal SF, the internal signal SP, and the output pulse signal OUT is at a high level.
  • the internal signal SQ becomes low level when the self-diagnosis completion signal SF, the internal signal SP, and the output pulse signal OUT are all at a low level.
  • Latch 659 is a sequential circuit that determines the logic level of internal signal SR in response to internal signals SO and SQ.
  • latch 659 may include an RS flip-flop. With reference to this diagram, latch 659 sets internal signal SR, which is output from output terminal (Q), to a high level, triggered by the rising edge of internal signal SQ input to set terminal (S). On the other hand, latch 659 resets internal signal SR, which is output from output terminal (Q), to a low level, triggered by the falling edge of internal signal SO input to reset terminal (S).
  • Inverter 65A generates internal signal SS by inverting the logic level of internal signal SR. Therefore, internal signal SS is at low level when internal signal SR is at high level, and is at high level when internal signal SR is at low level.
  • the self-diagnosis circuit 600 of this embodiment disables the self-diagnosis command B_CMD when any one of a number of disabling conditions is satisfied. More specifically, the self-diagnosis circuit 600 disables the self-diagnosis command B_CMD when (1) the self-diagnosis operation of the driver chip 420 is completed, (2) six pulses of the off signal Soff are detected, or (3) the output pulse signal OUT switches from a low level to a high level.
  • condition (1) is the first invalidation condition that can be met when both the controller chip 410 and the driver chip 420 have completed their startup.
  • Condition (2) is the second invalidation condition that can be met when the driver chip 420 is restarted.
  • Condition (3) is the third invalidation condition that can be met when the power transistor is driven.
  • condition (1) When the self-diagnosis operation of the driver chip 420 is completed and the self-diagnosis completion signal SF rises to a high level, the internal signal SQ rises to a high level. At this time, the internal signal SR is set to a high level, so the internal signal SS falls to a low level. Therefore, the internal signal SH is fixed to a low level, so the counter 645 is maintained in a reset state. As a result, even if the self-diagnosis command B_CMD is received, the internal signal SE (and therefore the self-diagnosis enable signal B_EN) does not rise to a high level.
  • the self-diagnosis circuit 600 disables the self-diagnosis command B_CMD when the self-diagnosis operation of the driver chip 420 is completed.
  • condition (2) is satisfied.
  • the operating controller chip 410 continues to pulse the off signal Soff with a pulse period T13 (e.g., 5 ⁇ s) as an operating state notification ST. Therefore, the internal signal SM does not fall to a low level. Therefore, the counter 657 is not reset in principle.
  • the internal signal SP rises to a high level, and so the internal signal SQ rises to a high level.
  • the internal signal SR is set to a high level, and so the internal signal SS falls to a low level. Therefore, the internal signal SH is fixed to a low level, and the counter 645 is maintained in a reset state.
  • the self-diagnosis command B_CMD is received, the internal signal SE (and therefore the self-diagnosis enable signal B_EN) does not rise to a high level.
  • the self-diagnosis circuit 600 completes the self-diagnosis operation of the driver chip 420 and disables the self-diagnosis command B_CMD, it disables the self-diagnosis command B_CMD when the driver chip 420 is restarted without restarting the controller chip 410.
  • condition (3) a situation in which condition (3) is satisfied will be described.
  • the internal signal SQ rises to a high level.
  • the internal signal SR is set to a high level, so the internal signal SS falls to a low level. Therefore, the internal signal SH is fixed to a low level, so the counter 645 is maintained in a reset state.
  • the self-diagnosis command B_CMD is received, the internal signal SE (and therefore the self-diagnosis enable signal B_EN) does not rise to a high level.
  • condition (3) is useful from the perspective of safety design (e.g., measures against high-speed interruptions in the power supply voltage VCC1).
  • the self-diagnosis circuit 600 of this embodiment also has a function of canceling the disabling of the self-diagnosis command B_CMD when the controller chip 410 is restarted. This function is described in detail below.
  • an operating state notification ST is constantly sent from the operating controller chip 410 to the driver chip 420 so that the driver chip 420 can detect the restart of the controller chip 410. Therefore, the driver chip 420 can determine whether the controller chip 410 has been restarted based on whether or not the operating state notification ST has been received.
  • the transmission process of the operating state notification ST i.e., the constant pulse driving of the off signal Soff
  • the aforementioned judgment time T3 e.g., 30 ⁇ s.
  • the internal signal SK is maintained at a low level for the judgment time T3.
  • the internal signal SM output from the operating state determination circuit 654 falls to a low level.
  • the internal signal SN rises to a high level, and the internal signal SO falls to a low level.
  • the internal signal SR is reset to a low level, and the internal signal SS rises to a high level. Therefore, the internal signal SH is released from being fixed to a low level, and the self-diagnosis command B_CMD is released from being disabled.
  • the self-diagnosis circuit 600 of this embodiment has a robust design that disables the self-diagnosis command B_CMD so that the self-diagnosis operation is not executed again unless the controller chip 410 is restarted after the self-diagnosis operation is executed at startup.
  • the design concept of the self-diagnosis circuit 600 is fundamentally different from the conventional design concept of masking noise that may be superimposed on the input pulse signal IN or the output pulse signal OUT with an appropriate filter.
  • FIG. 18 is a diagram showing how the self-diagnosis command B_CMD is disabled when the self-diagnosis operation is completed. From the top, the diagram shows the power supply voltage VCC1, the power supply voltage VCC2, the self-diagnosis execution signal BIST (OC), the self-diagnosis enable signal B_EN, the self-diagnosis completion signal SF, the on signal Son, the off signal Soff, the ready signal RDY, the internal signal SR, and the internal signal SH.
  • the self-diagnosis enable signal B_EN does not rise to a high level. In this way, when the self-diagnosis operation in the driver chip 420 is completed, the self-diagnosis command B_CMD is disabled.
  • the controller chip 410 continues to pulse the off signal Soff as the operating state notification ST. Therefore, the counter 657 continues to count the number of pulses of the off signal Soff without being reset. Then, when the number of pulses of the off signal Soff reaches six, the internal signal SP rises to a high level, and the internal signal SR is set to a high level. Therefore, the internal signal SH is fixed to a low level, and the counter 645 is reset. As a result, the self-diagnosis enable signal B_EN does not rise to a high level. In this way, the self-diagnosis command B_CMD is disabled when the driver chip 420 is restarted.
  • the internal signal SK is maintained at a low level for the aforementioned judgment time T3. Therefore, the internal signal SM falls to a low level.
  • the internal signal SR is reset to a low level, and the internal signal SH is released from its low level fixation. In this way, when the controller chip 410 is restarted, the invalidation of the self-diagnosis command B_CMD is canceled.
  • FIG. 21 is a diagram showing how malfunction of the self-diagnosis circuit 600 is resolved when noise is superimposed on the input pulse signal IN. From the top, the diagram depicts the input pulse signal IN, the on signal Son, the off signal Soff, and the self-diagnosis enable signal B_EN. As shown in the diagram, by disabling the self-diagnosis command B_CMD, malfunction of the self-diagnosis circuit 600 does not occur even if noise is superimposed on the input pulse signal IN.
  • FIG. 22 is a diagram showing how malfunction of the self-diagnosis circuit 600 is resolved when noise is superimposed on the output pulse signal OUT. From the top, the diagram depicts the input pulse signal IN, the output pulse signal OUT, the switch state signal OSFB, the on signal Son and the off signal Soff, and the self-diagnosis enable signal B_EN. As shown in the diagram, by disabling the self-diagnosis command B_CMD, malfunction of the self-diagnosis circuit 600 does not occur even if noise is superimposed on the output pulse signal OUT.
  • ⁇ Application to vehicles> 23 is a diagram showing the external appearance of a vehicle B.
  • Vehicle B of this configuration example is equipped with various electronic devices that operate by receiving power supply from a battery.
  • Vehicle B includes not only engine vehicles, but also electric vehicles (BEVs [battery electric vehicles], HEVs [hybrid electric vehicles], PHEVs/PHVs (plug-in hybrid electric vehicles/plug-in hybrid vehicles), and xEVs such as FCEVs/FCVs (fuel cell electric vehicles/fuel cell vehicles)).
  • BEVs battery electric vehicles
  • HEVs hybrid electric vehicles
  • PHEVs/PHVs plug-in hybrid electric vehicles/plug-in hybrid vehicles
  • FCEVs/FCVs fuel cell electric vehicles/fuel cell vehicles
  • the signal transmission device 200 or 400 described above can be incorporated into any of the electronic devices installed in vehicle B.
  • a signal transmission device includes a first chip configured to receive an input pulse signal, and a second chip configured to generate an output pulse signal corresponding to the input pulse signal by performing insulated communication with the first chip to drive a switch element, the second chip including a self-diagnosis circuit configured to diagnose whether each part of the second chip is functioning correctly in response to a self-diagnosis command transmitted from the first chip, and the self-diagnosis circuit is configured to disable the self-diagnosis command when the self-diagnosis operation of the second chip is completed (first configuration).
  • the self-diagnosis circuit may be configured (second configuration) to disable the self-diagnosis command again when the second chip is restarted without restarting the first chip after completing the self-diagnosis operation of the second chip and disabling the self-diagnosis command.
  • the self-diagnosis circuit may be configured (third configuration) to cancel the disablement of the self-diagnosis command when the first chip is restarted.
  • the self-diagnosis circuit may be configured (fourth configuration) to update the disabling of the self-diagnosis command each time it detects an ON transition of the output pulse signal after completing the self-diagnosis operation of the second chip and disabling the self-diagnosis command.
  • the first chip may be configured to notify the second chip via a first insulating element that the input pulse signal is at a logic level for turning on the switch element, and to notify the second chip via a second insulating element that the input pulse signal is at a logic level for turning off the switch element (fifth configuration).
  • the first chip may be configured to drive the second isolation element with a first pulse period when transmitting a gate-off command for the switch element, drive the second isolation element with a second pulse period when transmitting the self-diagnosis command, and drive the second isolation element with a third pulse period when transmitting an operating state notification for the first chip (sixth configuration).
  • the self-diagnosis circuit may be configured to determine whether the first chip has been restarted depending on whether the operating state notification has been received (seventh configuration).
  • the second chip may generate a switch state signal according to the logical level of the output pulse signal and feed it back to the first chip, and the first chip may re-notify the second chip of the logical level of the input pulse signal when the logical levels of the input pulse signal and the switch state signal do not match (eighth configuration).
  • an electronic device includes a power transistor and a gate driver IC configured to drive the gate of the power transistor, and the gate driver IC is configured to be a signal transmission device having any one of the first to eighth configurations (ninth configuration).
  • the vehicle according to the present disclosure is configured to include electronic equipment according to the ninth configuration described above (tenth configuration).
  • the signal transmission device disclosed herein can reduce malfunctions of the self-diagnosis function.

Landscapes

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Abstract

信号伝達装置４００は、入力パルス信号ＩＮが入力される第１チップ４１０と、第１チップ４１０との間で絶縁通信を行うことにより入力パルス信号ＩＮに応じた出力パルス信号ＯＵＴを生成してスイッチ素子を駆動する第２チップ４２０と、を備える。第２チップ４２０は、第１チップ４１０から伝達される自己診断指令Ｂ＿ＣＭＤに応じて第２チップ４２０の各部が正しく機能しているか否かを診断する自己診断回路６００を含む。自己診断回路６００は、第２チップ４２０の自己診断動作を完了したときに自己診断指令Ｂ＿ＣＭＤを無効化する。

Description

信号伝達装置、電子機器、車両
　本開示は、信号伝達装置、電子機器、及び、車両に関する。
　従来、一次回路系と二次回路系との間を電気的に絶縁しつつ、一次回路系と二次回路系との間で信号を伝達する信号伝達装置は、様々なアプリケーション（電源装置又はモータ駆動装置など）に用いられている。
　なお、上記に関連する従来技術の一例としては、本願出願人による特許文献１を挙げることができる。
国際公開第２０２２／０７０９４４号
［概要］
　しかしながら、従来の信号伝達装置では、自己診断機能について改善の余地があった。
　例えば、本開示に係る信号伝達装置は、入力パルス信号が入力されるように構成された第１チップと、前記第１チップとの間で絶縁通信を行うことにより前記入力パルス信号に応じた出力パルス信号を生成してスイッチ素子を駆動するように構成された第２チップとを備え、前記第２チップは、前記第１チップから伝達される自己診断指令に応じて前記第２チップの各部が正しく機能しているか否かを診断するように構成された自己診断回路を含み、前記自己診断回路は、前記第２チップの自己診断動作を完了したときに前記自己診断指令を無効化する。
図１は、信号伝達装置の基本構成を示す図である。 図２は、トランスチップの基本構造を示す図である。 図３は、２チャンネル型のトランスチップとして用いられる半導体装置の斜視図である。 図４は、図３に示す半導体装置の平面図である。 図５は、図３の半導体装置において低電位コイルが形成された層を示す平面図である。 図６は、図３の半導体装置において高電位コイルが形成された層を示す平面図である。 図７は、図６に示すVIII-VIII線に沿う断面図である。 図８は、図７に示す領域XIIIの拡大図（分離構造）を示す図である。 図９は、トランスチップのレイアウト例を模式的に示す図である。 図１０は、信号伝達装置の詳細構成を示す図である。 図１１は、信号伝達装置を搭載する電子機器の一構成例を示す図である。 図１２は、自己診断動作の一例を示す図である。 図１３は、信号伝達装置の第１実施形態を示す図である。 図１４は、自己診断指令の伝達動作を示す図である。 図１５は、自己診断回路の第１誤動作条件を示す図である。 図１６は、自己診断回路の第２誤動作条件を示す図である。 図１７は、信号伝達装置の第２実施形態を示す図である。 図１８は、自己診断指令の無効化（自己診断完了）を示す図である。 図１９は、自己診断指令の無効化（２次側再起動）を示す図である。 図２０は、自己診断指令の無効化解除（１次側再起動）を示す図である。 図２１は、自己診断回路の誤動作解消例（入力ノイズ）を示す図である。 図２２は、自己診断回路の誤動作解消例（出力ノイズ）を示す図である。 図２３は、車両の外観を示す図である。
［詳細な説明］
＜信号伝達装置（基本構成）＞
　図１は、信号伝達装置の基本構成を示す図である。本構成例の信号伝達装置２００は、一次回路系２００ｐ（ＶＣＣ１－ＧＮＤ１系）と二次回路系２００ｓ（ＶＣＣ２－ＧＮＤ２系）との間を絶縁しつつ、一次回路系２００ｐから二次回路系２００ｓにパルス信号を伝達し、二次回路系２００ｓに設けられたスイッチ素子（不図示）のゲートを駆動する半導体集積回路装置（いわゆる絶縁ゲートドライバＩＣ）である。例えば、信号伝達装置２００は、コントローラチップ２１０と、ドライバチップ２２０と、トランスチップ２３０と、を単一のパッケージに封止して成る。
　コントローラチップ２１０は、電源電圧ＶＣＣ１（例えばＧＮＤ１基準で最大７Ｖ）の供給を受けて動作する半導体チップである。コントローラチップ２１０には、例えば、パルス送信回路２１１と、バッファ２１２及び２１３が集積されている。
　パルス送信回路２１１は、入力パルス信号ＩＮに応じて送信パルス信号Ｓ１１及びＳ２１を生成するパルスジェネレータである。より具体的に述べると、パルス送信回路２１１は、入力パルス信号ＩＮがハイレベルである旨を通知するときには、送信パルス信号Ｓ１１のパルス駆動（単発または複数発の送信パルス出力）を行い、入力パルス信号ＩＮがローレベルである旨を通知するときには、送信パルス信号Ｓ２１のパルス駆動を行う。すなわち、パルス送信回路２１１は、入力パルス信号ＩＮの論理レベルに応じて、送信パルス信号Ｓ１１及びＳ２１のいずれか一方をパルス駆動する。
　バッファ２１２は、パルス送信回路２１１から送信パルス信号Ｓ１１の入力を受けて、トランスチップ２３０（具体的にはトランス２３１）をパルス駆動する。
　バッファ２１３は、パルス送信回路２１１から送信パルス信号Ｓ２１の入力を受けて、トランスチップ２３０（具体的にはトランス２３２）をパルス駆動する。
　ドライバチップ２２０は、電源電圧ＶＣＣ２（例えばＧＮＤ２基準で最大３０Ｖ）の供給を受けて動作する半導体チップである。ドライバチップ２２０には、例えば、バッファ２２１及び２２２と、パルス受信回路２２３と、ドライバ２２４が集積されている。
　バッファ２２１は、トランスチップ２３０（具体的にはトランス２３１）に誘起される受信パルス信号Ｓ１２を波形整形してパルス受信回路２２３に出力する。
　バッファ２２２は、トランスチップ２３０（具体的にはトランス２３２）に誘起される受信パルス信号Ｓ２２を波形整形してパルス受信回路２２３に出力する。
　パルス受信回路２２３は、バッファ２２１及び２２２を介して入力される受信パルス信号Ｓ１２及びＳ２２に応じてドライバ２２４を駆動することにより出力パルス信号ＯＵＴを生成する。より具体的に述べると、パルス受信回路２２３は、受信パルス信号Ｓ１２のパルス駆動を受けて出力パルス信号ＯＵＴをハイレベルに立ち上げる一方、受信パルス信号Ｓ２２のパルス駆動を受けて出力パルス信号ＯＵＴをローレベルに立ち下げるようにドライバ２２４を駆動する。すなわち、パルス受信回路２２３は、入力パルス信号ＩＮの論理レベルに応じて出力パルス信号ＯＵＴの論理レベルを切り替える。なお、パルス受信回路２２３としては、例えば、ＲＳフリップフロップを好適に用いることができる。
　ドライバ２２４は、パルス受信回路２２３の駆動制御に基づいて出力パルス信号ＯＵＴを生成する。
　トランスチップ２３０は、トランス２３１及び２３２を用いてコントローラチップ２１０とドライバチップ２２０との間を直流的に絶縁しつつ、パルス送信回路２１１から入力される送信パルス信号Ｓ１１及びＳ２１をそれぞれ受信パルス信号Ｓ１２及びＳ２２としてパルス受信回路２２３に出力する。なお、本明細書中において、「直流的に絶縁する」とは、絶縁すべき対象物が導体では接続されていないということである。
　より具体的に述べると、トランス２３１は、一次側コイル２３１ｐに入力される送信パルス信号Ｓ１１に応じて、二次側コイル２３１ｓから受信パルス信号Ｓ１２を出力する。一方、トランス２３２は、一次側コイル２３２ｐに入力される送信パルス信号Ｓ２１に応じて、二次側コイル２３２ｓから受信パルス信号Ｓ２２を出力する。
　このように、絶縁間通信に用いられるスパイラルコイルの特性上、入力パルス信号ＩＮは、２本の送信パルス信号Ｓ１１及びＳ２１（＝ライズ信号及びフォール信号に相当）に分離された後、２つのトランス２３１及び２３２を介して一次回路系２００ｐから二次回路系２００ｓに伝達される。
　なお、本構成例の信号伝達装置２００は、コントローラチップ２１０及びドライバチップ２２０とは別に、トランス２３１及び２３２のみを搭載するトランスチップ２３０を独立に有しており、これら３つのチップを単一のパッケージに封止して成る。
　このような構成とすることにより、コントローラチップ２１０、及び、ドライバチップ２２０については、いずれも一般の低耐圧～中耐圧プロセス（数Ｖ～数十Ｖ耐圧）で形成することができるので、専用の高耐圧プロセス（数ｋＶ耐圧）を用いる必要がなくなり、製造コストを低減することが可能となる。
　なお、信号伝達装置２００は、例えば、車両に搭載される車載機器の電源装置またはモータ駆動装置などで好適に利用することができる。上記の車両には、エンジン車のほか、電動車（ＢＥＶ［battery　electric　vehicle］、ＨＥＶ［hybrid　electric　vehicle」、ＰＨＥＶ／ＰＨＶ（plug-in　hybrid　electric　vehicle／plug-in　hybrid　vehicle］、又は、ＦＣＥＶ／ＦＣＶ（fuel　cell　electric　vehicle／fuel　cell　vehicle］などのｘＥＶ）も含まれる。
＜トランスチップ（基本構造）＞
　次に、トランスチップ２３０の基本構造について説明する。図２は、トランスチップ２３０の基本構造を示す図である。本図のトランスチップ２３０において、トランス２３１は、上下方向に対向する一次側コイル２３１ｐと二次側コイル２３１ｓを含む。トランス２３２は、上下方向に対向する一次側コイル２３２ｐと二次側コイル２３２ｓを含む。
　一次側コイル２３１ｐ及び２３２ｐは、いずれも、トランスチップ２３０の第１配線層（下層）２３０ａに形成されている。二次側コイル２３１ｓ及び２３２ｓは、いずれも、トランスチップ２３０の第２配線層（本図では上層）２３０ｂに形成されている。なお、二次側コイル２３１ｓは、一次側コイル２３１ｐの直上に配置され、一次側コイル２３１ｐに対向している。また、二次側コイル２３２ｓは、一次側コイル２３２ｐの直上に配置され、一次側コイル２３２ｐに対向している。
　一次側コイル２３１ｐは、内部端子Ｘ２１に接続された第１端を始点として、内部端子Ｘ２１の周囲を時計回りで取り囲むように螺旋状に敷設されており、その終点に相当する第２端が内部端子Ｘ２２に接続されている。一方、一次側コイル２３２ｐは、内部端子Ｘ２３に接続された第１端を始点として、内部端子Ｘ２３の周囲を反時計回りで取り囲むように螺旋状に敷設されており、その終点に相当する第２端が内部端子Ｘ２２に接続されている。内部端子Ｘ２１、Ｘ２２及びＸ２３は、図示の順で直線的に配列されている。
　内部端子Ｘ２１は、導電性の配線Ｙ２１及びビアＺ２１を介して、第２層２３０ｂの外部端子Ｔ２１に接続されている。内部端子Ｘ２２は、導電性の配線Ｙ２２及びビアＺ２２を介して、第２層２３０ｂの外部端子Ｔ２２に接続されている。内部端子Ｘ２３は、導電性の配線Ｙ２３及びビアＺ２３を介して、第２層２３０ｂの外部端子Ｔ２３に接続されている。なお、外部端子Ｔ２１～Ｔ２３は、直線的に並べて配置されており、コントローラチップ２１０とのワイヤボンディングに用いられる。
　二次側コイル２３１ｓは、外部端子Ｔ２４に接続された第１端を始点として、外部端子Ｔ２４の周囲を反時計回りで取り囲むように螺旋状に敷設されており、その終点に相当する第２端が外部端子Ｔ２５に接続されている。一方、二次側コイル２３２ｓは、外部端子Ｔ２６に接続された第１端を始点として、外部端子Ｔ２６の周囲を時計回りで取り囲むように螺旋状に敷設されており、その終点に相当する第２端が外部端子Ｔ２５に接続されている。なお、外部端子Ｔ２４、Ｔ２５及びＴ２６は、図示の順で直線的に並べて配置されており、ドライバチップ２２０とのワイヤボンディングに用いられる。
　二次側コイル２３１ｓ及び２３２ｓは、それぞれ、磁気結合によって一次側コイル２３１ｐ及び２３２ｐに交流接続されると共に、一次側コイル２３１ｐ及び２３２ｐから直流絶縁されている。すなわち、ドライバチップ２２０は、トランスチップ２３０を介してコントローラチップ２１０に交流接続されると共に、トランスチップ２３０によりコントローラチップ２１０から直流絶縁されている。
＜トランスチップ（２チャンネル型）＞
　図３は、２チャンネル型のトランスチップとして用いられる半導体装置５を示す斜視図である。図４は、図３に示す半導体装置５の平面図である。図５は、図３に示す半導体装置５において低電位コイル２２（＝トランスの一次側コイルに相当）が形成された層を示す平面図である。図６は、図３に示す半導体装置５において高電位コイル２３（＝トランスの二次側コイルに相当）が形成された層を示す平面図である。図７は、図６に示すVIII-VIII線に沿う断面図である。図８は、図７に示す領域XIIIの拡大図であって、分離構造１３０を示す図である。
　図３～図７を参照して、半導体装置５は、直方体形状の半導体チップ４１を含む。半導体チップ４１は、シリコン、ワイドバンドギャップ半導体および化合物半導体のうちの少なくとも１つを含む。
　ワイドバンドギャップ半導体は、シリコンのバンドギャップ（約１．１２ｅＶ）を超える半導体からなる。ワイドバンドギャップ半導体のバンドギャップは、２．０ｅＶ以上であることが好ましい。ワイドバンドギャップ半導体は、ＳｉＣ（炭化シリコン）であってもよい。化合物半導体は、III-V族化合物半導体であってもよい。化合物半導体は、ＡｌＮ(窒化アルミニウム)、ＩｎＮ(窒化インジウム)、ＧａＮ（窒化ガリウム）およびＧａＡｓ（ヒ化ガリウム）のうちの少なくとも１つを含んでいてもよい。
　半導体チップ４１は、この形態では、シリコン製の半導体基板を含む。半導体チップ４１は、シリコン製の半導体基板およびシリコン製のエピタキシャル層を含む積層構造を有するエピタキシャル基板であってもよい。半導体基板の導電型は、ｎ型またはｐ型であってもよい。エピタキシャル層は、ｎ型またはｐ型であってもよい。
　半導体チップ４１は、一方側の第１主面４２、他方側の第２主面４３、並びに、第１主面４２及び第２主面４３を接続するチップ側壁４４Ａ～４４Ｄを有している。第１主面４２及び第２主面４３は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という）において、四角形状（この形態では長方形状）に形成されている。
　チップ側壁４４Ａ～４４Ｄは、第１チップ側壁４４Ａ、第２チップ側壁４４Ｂ、第３チップ側壁４４Ｃおよび第４チップ側壁４４Ｄを含む。第１チップ側壁４４Ａおよび第２チップ側壁４４Ｂは、半導体チップ４１の長辺を形成している。第１チップ側壁４４Ａおよび第２チップ側壁４４Ｂは、第１方向Ｘに沿って延び、第２方向Ｙに対向している。第３チップ側壁４４Ｃおよび第４チップ側壁４４Ｄは、半導体チップ４１の短辺を形成している。第３チップ側壁４４Ｃおよび第４チップ側壁４４Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。チップ側壁４４Ａ～４４Ｄは、研削面からなる。
　半導体装置５は、半導体チップ４１の第１主面４２の上に形成された絶縁層５１をさらに含む。絶縁層５１は、絶縁主面５２および絶縁側壁５３Ａ～５３Ｄを有している。絶縁主面５２は、平面視において第１主面４２に整合する四角形状（この形態では長方形状）に形成されている。絶縁主面５２は、第１主面４２に対して平行に延びている。
　絶縁側壁５３Ａ～５３Ｄは、第１絶縁側壁５３Ａ、第２絶縁側壁５３Ｂ、第３絶縁側壁５３Ｃおよび第４絶縁側壁５３Ｄを含む。絶縁側壁５３Ａ～５３Ｄは、絶縁主面５２の周縁から半導体チップ４１に向けて延び、チップ側壁４４Ａ～４４Ｄに連なっている。絶縁側壁５３Ａ～５３Ｄは、具体的には、チップ側壁４４Ａ～４４Ｄに対して面一に形成されている。絶縁側壁５３Ａ～５３Ｄは、チップ側壁４４Ａ～４４Ｄに面一な研削面を形成している。
　絶縁層５１は、最下絶縁層５５、最上絶縁層５６および複数（この形態では１１層）の層間絶縁層５７を含む多層絶縁積層構造からなる。最下絶縁層５５は、第１主面４２を直接被覆する絶縁層である。最上絶縁層５６は、絶縁主面５２を形成する絶縁層である。複数の層間絶縁層５７は、最下絶縁層５５および最上絶縁層５６の間に介在する絶縁層である。最下絶縁層５５は、この形態では、酸化シリコンを含む単層構造を有している。最上絶縁層５６は、この形態では、酸化シリコンを含む単層構造を有している。最下絶縁層５５の厚さおよび最上絶縁層５６の厚さは、それぞれ１μｍ以上３μｍ以下（たとえば２μｍ程度）であってもよい。
　複数の層間絶縁層５７は、最下絶縁層５５側の第１絶縁層５８および最上絶縁層５６側の第２絶縁層５９を含む積層構造をそれぞれ有している。第１絶縁層５８は、窒化シリコンを含んでいてもよい。第１絶縁層５８は、第２絶縁層５９に対するエッチングストッパ層として形成されている。第１絶縁層５８の厚さは、０．１μｍ以上１μｍ以下（たとえば０．３μｍ程度）であってもよい。
　第２絶縁層５９は、第１絶縁層５８の上に形成されている。第１絶縁層５８とは異なる絶縁材料を含む。第２絶縁層５９は、酸化シリコンを含んでいてもよい。第２絶縁層５９の厚さは、１μｍ以上３μｍ以下（たとえば２μｍ程度）であってもよい。第２絶縁層５９の厚さは、第１絶縁層５８の厚さを超えていることが好ましい。
　絶縁層５１の総厚さＤＴは、５μｍ以上５０μｍ以下であってもよい。絶縁層５１の総厚さＤＴ及び層間絶縁層５７の積層数は任意であって、実現すべき絶縁耐圧（絶縁破壊耐量）に応じて調整される。また、最下絶縁層５５、最上絶縁層５６および層間絶縁層５７の絶縁材料は任意であり、特定の絶縁材料に限定されない。
　半導体装置５は、絶縁層５１に形成された第１機能デバイス４５を含む。第１機能デバイス４５は、１つ又は複数（この形態では複数）の変圧器２１（先出のトランスに相当）を含む。つまり、半導体装置５は、複数の変圧器２１を含むマルチチャネル型デバイスである。複数の変圧器２１は、絶縁側壁５３Ａ～５３Ｄから間隔を空けて絶縁層５１の内方部に形成されている。複数の変圧器２１は、第１方向Ｘに間隔を空けて形成されている。
　複数の変圧器２１は、具体的には、平面視において絶縁側壁５３Ｃ側から絶縁側壁５３Ｄ側に向けてこの順に形成された第１変圧器２１Ａ、第２変圧器２１Ｂ、第３変圧器２１Ｃおよび第４変圧器２１Ｄを含む。複数の変圧器２１Ａ～２１Ｄは、同様の構造をそれぞれ有している。以下では、第１変圧器２１Ａの構造を例にとって説明する。第２変圧器２１Ｂ、第３変圧器２１Ｃおよび第４変圧器２１Ｄの構造の説明については、第１変圧器２１Ａの構造の説明が準用されるものとし、省略する。
　図５～図７を参照して、第１変圧器２１Ａは、低電位コイル２２および高電位コイル２３を含む。低電位コイル２２は、絶縁層５１内に形成されている。高電位コイル２３は、法線方向Ｚに低電位コイル２２と対向するように絶縁層５１内に成されている。低電位コイル２２および高電位コイル２３は、この形態では、最下絶縁層５５および最上絶縁層５６に挟まれた領域（つまり複数の層間絶縁層５７）に形成されている。
　低電位コイル２２は、絶縁層５１内において最下絶縁層５５（半導体チップ４１）側に形成されており、高電位コイル２３は、絶縁層５１内において低電位コイル２２に対して最上絶縁層５６（絶縁主面５２）側に形成されている。つまり、高電位コイル２３は、低電位コイル２２を挟んで半導体チップ４１に対向している。低電位コイル２２および高電位コイル２３の配置箇所は任意である。また、高電位コイル２３は、１層以上の層間絶縁層５７を挟んで低電位コイル２２に対向していればよい。
　低電位コイル２２及び高電位コイル２３の間の距離（つまり層間絶縁層５７の積層数）は、低電位コイル２２及び高電位コイル２３の間の絶縁耐圧及び電界強度に応じて適宜調整される。低電位コイル２２は、この形態では、最下絶縁層５５側から数えて３層目の層間絶縁層５７に形成されている。高電位コイル２３は、この形態では、最上絶縁層５６側から数えて１層目の層間絶縁層５７に形成されている。
　低電位コイル２２は、層間絶縁層５７において第１絶縁層５８及び第２絶縁層５９を貫通して埋め込まれている。低電位コイル２２は、第１内側末端２４、第１外側末端２５、ならびに、第１内側末端２４および第１外側末端２５の間を螺旋状に引き回された第１螺旋部２６を含む。第１螺旋部２６は、平面視において楕円形状（長円形状）に延びる螺旋状に引き回されている。第１螺旋部２６の最内周縁を形成する部分は、平面視において楕円形状の第１内側領域６６を区画している。
　第１螺旋部２６の巻回数は、５以上３０以下であってもよい。第１螺旋部２６の幅は、０．１μｍ以上５μｍ以下であってもよい。第１螺旋部２６の幅は、１μｍ以上３μｍ以下であることが好ましい。第１螺旋部２６の幅は、螺旋方向に直交する方向の幅によって定義される。第１螺旋部２６の第１巻回ピッチは、０．１μｍ以上５μｍ以下であってもよい。第１巻回ピッチは、１μｍ以上３μｍ以下であることが好ましい。第１巻回ピッチは、第１螺旋部２６において螺旋方向に直交する方向に隣り合う２つの部分の間の距離によって定義される。
　第１螺旋部２６の巻回形状及び第１内側領域６６の平面形状は任意であり、図５などに示される形態に限定されない。第１螺旋部２６は、平面視において三角形状、四角形状等の多角形状、または、円形状に巻回されていてもよい。第１内側領域６６は、第１螺旋部２６の巻回形状に応じて、平面視において三角形状、四角形状等の多角形状、または、円形状に区画されていてもよい。
　低電位コイル２２は、チタン、窒化チタン、銅、アルミニウム及びタングステンのうちの少なくとも１つを含んでいてもよい。低電位コイル２２は、バリア層および本体層を含む積層構造を有していてもよい。バリア層は、層間絶縁層５７内においてリセス空間を区画する。バリア層は、チタンおよび窒化チタンのうちの少なくとも１つを含んでいてもよい。本体層は、銅、アルミニウムおよびタングステンのうちの少なくとも１つを含んでいてもよい。
　高電位コイル２３は、層間絶縁層５７において第１絶縁層５８及び第２絶縁層５９を貫通して埋め込まれている。高電位コイル２３は、第２内側末端２７、第２外側末端２８、ならびに、第２内側末端２７および第２外側末端２８の間を螺旋状に引き回された第２螺旋部２９を含む。第２螺旋部２９は、平面視において楕円形状（長円形状）に延びる螺旋状に引き回されている。第２螺旋部２９の最内周縁を形成する部分は、この形態では、平面視において楕円形状の第２内側領域６７を区画している。第２螺旋部２９の第２内側領域６７は、法線方向Ｚに第１螺旋部２６の第１内側領域６６に対向している。
　第２螺旋部２９の巻回数は、５以上３０以下であってもよい。第１螺旋部２６の巻回数に対する第２螺旋部２９の巻回数は、昇圧すべき電圧値に応じて調整される。第２螺旋部２９の巻回数は、第１螺旋部２６の巻回数を超えていることが好ましい。むろん、第２螺旋部２９の巻回数は、第１螺旋部２６の巻回数未満であってもよいし、第１螺旋部２６の巻回数と等しくてもよい。
　第２螺旋部２９の幅は、０．１μｍ以上５μｍ以下であってもよい。第２螺旋部２９の幅は、１μｍ以上３μｍ以下であることが好ましい。第２螺旋部２９の幅は、螺旋方向に直交する方向の幅によって定義される。第２螺旋部２９の幅は、第１螺旋部２６の幅と等しいことが好ましい。
　第２螺旋部２９の第２巻回ピッチは、０．１μｍ以上５μｍ以下であってもよい。第２巻回ピッチは、１μｍ以上３μｍ以下であることが好ましい。第２巻回ピッチは、第２螺旋部２９において螺旋方向に直交する方向に隣り合う２つの部分の間の距離によって定義される。第２巻回ピッチは、第１螺旋部２６の第１巻回ピッチと等しいことが好ましい。
　第２螺旋部２９の巻回形状及び第２内側領域６７の平面形状は任意であり、図６などに示される形態に限定されない。第２螺旋部２９は、平面視において三角形状、四角形状等の多角形状、または、円形状に巻回されていてもよい。第２内側領域６７は、第２螺旋部２９の巻回形状に応じて、平面視において三角形状、四角形状等の多角形状、または、円形状に区画されていてもよい。
　高電位コイル２３は、低電位コイル２２と同一の導電材料によって形成されていることが好ましい。つまり、高電位コイル２３は、低電位コイル２２と同様に、バリア層および本体層を含むことが好ましい。
　図４を参照して、半導体装置５は、複数（本図では１２個）の低電位端子１１、及び、複数（本図では１２個）の高電位端子１２を含む。複数の低電位端子１１は、対応する変圧器２１Ａ～２１Ｄの低電位コイル２２にそれぞれ電気的に接続されている。複数の高電位端子１２は、対応する変圧器２１Ａ～２１Ｄの高電位コイル２３にそれぞれ電気的に接続されている。
　複数の低電位端子１１は、絶縁層５１の絶縁主面５２の上に形成されている。複数の低電位端子１１は、具体的には、複数の変圧器２１Ａ～２１Ｄから第２方向Ｙに間隔を空けて絶縁側壁５３Ｂ側の領域に形成され、第１方向Ｘに間隔を空けて配列されている。
　複数の低電位端子１１は、第１低電位端子１１Ａ、第２低電位端子１１Ｂ、第３低電位端子１１Ｃ、第４低電位端子１１Ｄ、第５低電位端子１１Ｅおよび第６低電位端子１１Ｆを含む。複数の低電位端子１１Ａ～１１Ｆは、この形態では、２個ずつそれぞれ形成されている。複数の低電位端子１１Ａ～１１Ｆの個数は任意である。
　第１低電位端子１１Ａは、平面視において第２方向Ｙに第１変圧器２１Ａに対向している。第２低電位端子１１Ｂは、平面視において第２方向Ｙに第２変圧器２１Ｂに対向している。第３低電位端子１１Ｃは、平面視において第２方向Ｙに第３変圧器２１Ｃに対向している。第４低電位端子１１Ｄは、平面視において第２方向Ｙに第４変圧器２１Ｄに対向している。第５低電位端子１１Ｅは、平面視において第１低電位端子１１Ａおよび第２低電位端子１１Ｂの間の領域に形成されている。第６低電位端子１１Ｆは、平面視において第３低電位端子１１Ｃおよび第４低電位端子１１Ｄの間の領域に形成されている。
　第１低電位端子１１Ａは、第１変圧器２１Ａ（低電位コイル２２）の第１内側末端２４に電気的に接続されている。第２低電位端子１１Ｂは、第２変圧器２１Ｂ（低電位コイル２２）の第１内側末端２４に電気的に接続されている。第３低電位端子１１Ｃは、第３変圧器２１Ｃ（低電位コイル２２）の第１内側末端２４に電気的に接続されている。第４低電位端子１１Ｄは、第４変圧器２１Ｄ（低電位コイル２２）の第１内側末端２４に電気的に接続されている。
　第５低電位端子１１Ｅは、第１変圧器２１Ａ（低電位コイル２２）の第１外側末端２５および第２変圧器２１Ｂ（低電位コイル２２）の第１外側末端２５に電気的に接続されている。第６低電位端子１１Ｆは、第３変圧器２１Ｃ（低電位コイル２２）の第１外側末端２５および第４変圧器２１Ｄ（低電位コイル２２）の第１外側末端２５に電気的に接続されている。
　複数の高電位端子１２は、複数の低電位端子１１から間隔を空けて絶縁層５１の絶縁主面５２の上に形成されている。複数の高電位端子１２は、具体的には、複数の低電位端子１１から第２方向Ｙに間隔を空けて絶縁側壁５３Ａ側の領域に形成され、第１方向Ｘに間隔を空けて配列されている。
　複数の高電位端子１２は、平面視において対応する変圧器２１Ａ～２１Ｄに近接する領域にそれぞれ形成されている。高電位端子１２が変圧器２１Ａ～２１Ｄに近接するとは、平面視において高電位端子１２および変圧器２１の間の距離が、低電位端子１１および高電位端子１２の間の距離未満であることを意味する。
　複数の高電位端子１２は、具体的には、平面視において第１方向Ｘに沿って複数の変圧器２１Ａ～２１Ｄと対向するように第１方向Ｘに沿って間隔を空けて形成されている。複数の高電位端子１２は、さらに具体的には、平面視において高電位コイル２３の第２内側領域６７および隣り合う高電位コイル２３の間の領域に位置するように第１方向Ｘに沿って間隔を空けて形成されている。これにより、複数の高電位端子１２は、平面視において第１方向Ｘに複数の変圧器２１Ａ～２１Ｄと一列に並んで配列されている。
　複数の高電位端子１２は、第１高電位端子１２Ａ、第２高電位端子１２Ｂ、第３高電位端子１２Ｃ、第４高電位端子１２Ｄ、第５高電位端子１２Ｅおよび第６高電位端子１２Ｆを含む。複数の高電位端子１２Ａ～１２Ｆは、この形態では、２個ずつそれぞれ形成されている。複数の高電位端子１２Ａ～１２Ｆの個数は任意である。
　第１高電位端子１２Ａは、平面視において第１変圧器２１Ａ（高電位コイル２３）の第２内側領域６７に形成されている。第２高電位端子１２Ｂは、平面視において第２変圧器２１Ｂ（高電位コイル２３）の第２内側領域６７に形成されている。第３高電位端子１２Ｃは、平面視において第３変圧器２１Ｃ（高電位コイル２３）の第２内側領域６７に形成されている。第４高電位端子１２Ｄは、平面視において第４変圧器２１Ｄ（高電位コイル２３）の第２内側領域６７に形成されている。第５高電位端子１２Ｅは、平面視において第１変圧器２１Ａおよび第２変圧器２１Ｂの間の領域に形成されている。第６高電位端子１２Ｆは、平面視において第３変圧器２１Ｃおよび第４変圧器２１Ｄの間の領域に形成されている。
　第１高電位端子１２Ａは、第１変圧器２１Ａ（高電位コイル２３）の第２内側末端２７に電気的に接続されている。第２高電位端子１２Ｂは、第２変圧器２１Ｂ（高電位コイル２３）の第２内側末端２７に電気的に接続されている。第３高電位端子１２Ｃは、第３変圧器２１Ｃ（高電位コイル２３）の第２内側末端２７に電気的に接続されている。第４高電位端子１２Ｄは、第４変圧器２１Ｄ（高電位コイル２３）の第２内側末端２７に電気的に接続されている。
　第５高電位端子１２Ｅは、第１変圧器２１Ａ（高電位コイル２３）の第２外側末端２８および第２変圧器２１Ｂ（高電位コイル２３）の第２外側末端２８に電気的に接続されている。第６高電位端子１２Ｆは、第３変圧器２１Ｃ（高電位コイル２３）の第２外側末端２８および第４変圧器２１Ｄ（高電位コイル２３）の第２外側末端２８に電気的に接続されている。
　図５～図７を参照して、半導体装置５は、絶縁層５１内にそれぞれ形成された第１低電位配線３１、第２低電位配線３２、第１高電位配線３３及び第２高電位配線３４を含む。この形態では、複数の第１低電位配線３１、複数の第２低電位配線３２、複数の第１高電位配線３３および複数の第２高電位配線３４が形成されている。
　第１低電位配線３１および第２低電位配線３２は、第１変圧器２１Ａの低電位コイル２２および第２変圧器２１Ｂの低電位コイル２２を同電位に固定している。また、第１低電位配線３１および第２低電位配線３２は、第３変圧器２１Ｃの低電位コイル２２および第４変圧器２１Ｄの低電位コイル２２を同電位に固定している。第１低電位配線３１および第２低電位配線３２は、この形態では、変圧器２１Ａ～２１Ｄの全ての低電位コイル２２を同電位に固定している。
　第１高電位配線３３および第２高電位配線３４は、第１変圧器２１Ａの高電位コイル２３および第２変圧器２１Ｂの高電位コイル２３を同電位に固定している。また、第１高電位配線３３および第２高電位配線３４は、第３変圧器２１Ｃの高電位コイル２３および第４変圧器２１Ｄの高電位コイル２３を同電位に固定している。第１高電位配線３３および第２高電位配線３４は、この形態では、変圧器２１Ａ～２１Ｄの全ての高電位コイル２３を同電位に固定している。
　複数の第１低電位配線３１は、対応する低電位端子１１Ａ～１１Ｄおよび対応する変圧器２１Ａ～２１Ｄ（低電位コイル２２）の第１内側末端２４にそれぞれ電気的に接続されている。複数の第１低電位配線３１は、同様の構造を有している。以下では、第１低電位端子１１Ａおよび第１変圧器２１Ａに接続された第１低電位配線３１の構造を例にとって説明する。他の第１低電位配線３１の構造の説明については、第１変圧器２１Ａに接続された第１低電位配線３１の構造の説明が準用されるものとし、省略する。
　第１低電位配線３１は、貫通配線７１、低電位接続配線７２、引き出し配線７３、第１接続プラグ電極７４、第２接続プラグ電極７５、１つまたは複数（この形態では複数）のパッドプラグ電極７６、および、１つまたは複数（この形態では複数）の基板プラグ電極７７を含む。
　貫通配線７１、低電位接続配線７２、引き出し配線７３、第１接続プラグ電極７４、第２接続プラグ電極７５、パッドプラグ電極７６および基板プラグ電極７７は、低電位コイル２２等と同一の導電材料によってそれぞれ形成されていることが好ましい。つまり、貫通配線７１、低電位接続配線７２、引き出し配線７３、第１接続プラグ電極７４、第２接続プラグ電極７５、パッドプラグ電極７６および基板プラグ電極７７は、低電位コイル２２等と同様に、バリア層および本体層をそれぞれ含むことが好ましい。
　貫通配線７１は、絶縁層５１において複数の層間絶縁層５７を貫通し、法線方向Ｚに沿って延びる柱状に延びている。貫通配線７１は、この形態では、絶縁層５１において最下絶縁層５５および最上絶縁層５６の間の領域に形成されている。貫通配線７１は、最上絶縁層５６側の上端部、および、最下絶縁層５５側の下端部を有している。貫通配線７１の上端部は、高電位コイル２３と同一の層間絶縁層５７に形成され、最上絶縁層５６によって被覆されている。貫通配線７１の下端部は、低電位コイル２２と同一の層間絶縁層５７に形成されている。
　貫通配線７１は、この形態では、第１電極層７８、第２電極層７９、および、複数の配線プラグ電極８０を含む。貫通配線７１では、第１電極層７８、第２電極層７９および配線プラグ電極８０が低電位コイル２２等と同一の導電材料によってそれぞれ形成されている。つまり、第１電極層７８、第２電極層７９および配線プラグ電極８０は、低電位コイル２２等と同様に、バリア層および本体層をそれぞれ含む。
　第１電極層７８は、貫通配線７１の上端部を形成している。第２電極層７９は、貫通配線７１の下端部を形成している。第１電極層７８は、アイランド状に形成され、法線方向Ｚに低電位端子１１（第１低電位端子１１Ａ）に対向している。第２電極層７９は、アイランド状に形成され、法線方向Ｚに第１電極層７８に対向している。
　複数の配線プラグ電極８０は、第１電極層７８および第２電極層７９の間の領域に位置する複数の層間絶縁層５７にそれぞれ埋設されている。複数の配線プラグ電極８０は、互いに電気的に接続されるように最下絶縁層５５から最上絶縁層５６に向けて積層され、かつ、第１電極層７８および第２電極層７９を電気的に接続している。複数の配線プラグ電極８０は、第１電極層７８の平面積および第２電極層７９の平面積未満の平面積をそれぞれ有している。
　なお、複数の配線プラグ電極８０の積層数は、複数の層間絶縁層５７の積層数に一致している。この形態では、６個の配線プラグ電極８０が各層間絶縁層５７内に埋設されているが、各層間絶縁層５７内に埋設される配線プラグ電極８０の個数は任意である。もちろん、複数の層間絶縁層５７を貫通する１つまたは複数の配線プラグ電極８０が形成されていてもよい。
　低電位接続配線７２は、低電位コイル２２と同一の層間絶縁層５７内において第１変圧器２１Ａ（低電位コイル２２）の第１内側領域６６に形成されている。低電位接続配線７２は、アイランド状に形成され、法線方向Ｚに高電位端子１２（第１高電位端子１２Ａ）に対向している。低電位接続配線７２は、配線プラグ電極８０の平面積を超える平面積を有していることが好ましい。低電位接続配線７２は、低電位コイル２２の第１内側末端２４に電気的に接続されている。
　引き出し配線７３は、層間絶縁層５７内において半導体チップ４１および貫通配線７１の間の領域に形成されている。引き出し配線７３は、この形態では、最下絶縁層５５から数えて１層目の層間絶縁層５７内に形成されている。引き出し配線７３は、一方側の第１端部、他方側の第２端部、ならびに、第１端部および第２端部を接続する配線部を含む。引き出し配線７３の第１端部は、半導体チップ４１および貫通配線７１の下端部の間の領域に位置している。引き出し配線７３の第２端部は、半導体チップ４１および低電位接続配線７２の間の領域に位置している。配線部は、半導体チップ４１の第１主面４２に沿って延び、第１端部および第２端部の間の領域を帯状に延びている。
　第１接続プラグ電極７４は、層間絶縁層５７内において貫通配線７１および引き出し配線７３の間の領域に形成され、貫通配線７１および引き出し配線７３の第１端部に電気的に接続されている。第２接続プラグ電極７５は、層間絶縁層５７内において低電位接続配線７２および引き出し配線７３の間の領域に形成され、低電位接続配線７２および引き出し配線７３の第２端部に電気的に接続されている。
　複数のパッドプラグ電極７６は、最上絶縁層５６内において低電位端子１１（第１低電位端子１１Ａ）および貫通配線７１の間の領域に形成され、低電位端子１１および貫通配線７１の上端部にそれぞれ電気的に接続されている。複数の基板プラグ電極７７は、最下絶縁層５５内において半導体チップ４１および引き出し配線７３の間の領域に形成されている。基板プラグ電極７７は、この形態では、半導体チップ４１および引き出し配線７３の第１端部の間の領域に形成され、半導体チップ４１および引き出し配線７３の第１端部にそれぞれ電気的に接続されている。
　図６及び図７を参照して、複数の第１高電位配線３３は、対応する高電位端子１２Ａ～１２Ｄおよび対応する変圧器２１Ａ～２１Ｄ（高電位コイル２３）の第２内側末端２７にそれぞれ電気的に接続されている。複数の第１高電位配線３３は、同様の構造をそれぞれ有している。以下では、第１高電位端子１２Ａ及び第１変圧器２１Ａに接続された第１高電位配線３３の構造を例にとって説明する。他の第１高電位配線３３の構造の説明については、第１変圧器２１Ａに接続された第１高電位配線３３の構造の説明が準用されるものとし、省略する。
　第１高電位配線３３は、高電位接続配線８１、および、１つまたは複数（この形態では複数）のパッドプラグ電極８２を含む。高電位接続配線８１およびパッドプラグ電極８２は、低電位コイル２２等と同一の導電材料によって形成されていることが好ましい。つまり、高電位接続配線８１およびパッドプラグ電極８２は、低電位コイル２２等と同様に、バリア層および本体層を含むことが好ましい。
　高電位接続配線８１は、高電位コイル２３と同一の層間絶縁層５７内において高電位コイル２３の第２内側領域６７に形成されている。高電位接続配線８１は、アイランド状に形成され、法線方向Ｚに高電位端子１２（第１高電位端子１２Ａ）に対向している。高電位接続配線８１は、高電位コイル２３の第２内側末端２７に電気的に接続されている。高電位接続配線８１は、平面視において低電位接続配線７２から間隔を空けて形成され、法線方向Ｚに低電位接続配線７２には対向していない。これにより、低電位接続配線７２と高電位接続配線８１の間の絶縁距離が増加し、絶縁層５１の絶縁耐圧が高められている。
　複数のパッドプラグ電極８２は、最上絶縁層５６内において高電位端子１２（第１高電位端子１２Ａ）および高電位接続配線８１の間の領域に形成され、高電位端子１２及び高電位接続配線８１にそれぞれ電気的に接続されている。複数のパッドプラグ電極８２は、平面視において高電位接続配線８１の平面積未満の平面積をそれぞれ有している。
　図７を参照して、低電位端子１１および高電位端子１２の間の距離Ｄ１は、低電位コイル２２および高電位コイル２３の間の距離Ｄ２を超えていることが好ましい（Ｄ２＜Ｄ１）。距離Ｄ１は、複数の層間絶縁層５７の総厚さＤＴを超えていることが好ましい（ＤＴ＜Ｄ１）。距離Ｄ１に対する距離Ｄ２の比Ｄ２／Ｄ１は、０．０１以上０．１以下であってもよい。距離Ｄ１は、１００μｍ以上５００μｍ以下であることが好ましい。距離Ｄ２は、１μｍ以上５０μｍ以下であってもよい。距離Ｄ２は、５μｍ以上２５μｍ以下であることが好ましい。距離Ｄ１および距離Ｄ２の値は任意であり、実現すべき絶縁耐圧に応じて適宜調整される。
　図６及び図７を参照して、半導体装置５は、平面視において変圧器２１Ａ～２１Ｄの周囲に位置するように絶縁層５１内に埋設されたダミーパターン８５を含む。
　ダミーパターン８５は、高電位コイル２３および低電位コイル２２とは異なるパターン（不連続なパターン）で形成されており、変圧器２１Ａ～２１Ｄから独立している。つまり、ダミーパターン８５は、変圧器２１Ａ～２１Ｄとしては機能しない。ダミーパターン８５は、変圧器２１Ａ～２１Ｄにおいて低電位コイル２２および高電位コイル２３の間の電界を遮蔽し、高電位コイル２３に対する電界集中を抑制するシールド導体層として形成されている。ダミーパターン８５は、この形態では、単位面積当たりにおいて高電位コイル２３のライン密度と等しいライン密度で引き回されている。ダミーパターン８５のライン密度が高電位コイル２３のライン密度と等しいとは、ダミーパターン８５のライン密度が高電位コイル２３のライン密度の±２０％の範囲内に収まることを意味する。
　絶縁層５１の内部におけるダミーパターン８５の深さ位置は任意であり、緩和すべき電界強度に応じて調整される。ダミーパターン８５は、法線方向Ｚに関して低電位コイル２２に対して高電位コイル２３に近接する領域に形成されていることが好ましい。なお、法線方向Ｚに関してダミーパターン８５が高電位コイル２３に近接するとは、法線方向Ｚに関して、ダミーパターン８５および高電位コイル２３の間の距離が、ダミーパターン８５および低電位コイル２２の間の距離未満であることを意味する。
　この場合、高電位コイル２３に対する電界集中を適切に抑制できる。法線方向Ｚに関して、ダミーパターン８５及び高電位コイル２３の間の距離を小さくするほど、高電位コイル２３に対する電界集中を抑制できる。ダミーパターン８５は、高電位コイル２３と同一の層間絶縁層５７内に形成されていることが好ましい。この場合、高電位コイル２３に対する電界集中を更に適切に抑制できる。ダミーパターン８５は、電気的状態が異なる複数のダミーパターンを含む。ダミーパターン８５は高電位ダミーパターンを含んでもよい。
　絶縁層５１の内部における高電位ダミーパターン８６の深さ位置は任意であり、緩和すべき電界強度に応じて調整される。高電位ダミーパターン８６は、法線方向Ｚに関して低電位コイル２２に対して高電位コイル２３に近接する領域に形成されていることが好ましい。法線方向Ｚに関して高電位ダミーパターン８６が高電位コイル２３に近接するとは、法線方向Ｚに関して、高電位ダミーパターン８６および高電位コイル２３の間の距離が、高電位ダミーパターン８６及び低電位コイル２２の間の距離未満であることを意味する。
　ダミーパターン８５は、変圧器２１Ａ～２１Ｄの周囲に位置するように絶縁層５１内に電気的に浮遊状態に形成された浮遊ダミーパターンを含む。
　浮遊ダミーパターンは、この形態では、平面視において高電位コイル２３の周囲の領域を部分的に被覆し、かつ、部分的に露出させるように密なライン状に引き回されている。浮遊ダミーパターンは、有端状に形成されていてもよいし、無端状に形成されてもよい。
　絶縁層５１の内部における浮遊ダミーパターンの深さ位置は任意であり、緩和すべき電界強度に応じて調整される。
　浮遊ラインの個数は任意であり、緩和すべき電界に応じて調整される。浮遊ダミーパターンは、複数の浮遊ラインから構成されていてもよい。
　図７を参照して、半導体装置５は、デバイス領域６２において半導体チップ４１の第１主面４２に形成された第２機能デバイス６０を含む。第２機能デバイス６０は、半導体チップ４１の第１主面４２の表層部、および／または、半導体チップ４１の第１主面４２の上の領域を利用して形成され、絶縁層５１（最下絶縁層５５）によって被覆されている。図７では、第２機能デバイス６０が第１主面４２の表層部に示された破線によって簡略化して示されている。
　第２機能デバイス６０は、低電位配線を介して低電位端子１１に電気的に接続され、高電位配線を介して高電位端子１２に電気的に接続されている。低電位配線は、第２機能デバイス６０に接続されるように絶縁層５１内に引き回されている点を除いて、第１低電位配線３１（第２低電位配線３２）と同様の構造を有している。高電位配線は、第２機能デバイス６０に接続されるように絶縁層５１内に引き回されている点を除いて、第１高電位配線３３（第２高電位配線３４）と同様の構造を有している。第２機能デバイス６０に係る低電位配線および高電位配線の具体的な説明は省略される。
　第２機能デバイス６０は、受動デバイス、半導体整流デバイスおよび半導体スイッチングデバイスのうちの少なくとも１つを含んでいてもよい。第２機能デバイス６０は、受動デバイス、半導体整流デバイスおよび半導体スイッチングデバイスのうちの任意の２種以上のデバイスが選択的に組み合わされた回路網を含んでいてもよい。回路網は、集積回路の一部または全部を形成していてもよい。
　受動デバイスは、半導体受動デバイスを含んでいてもよい。受動デバイスは、抵抗及びコンデンサのいずれか一方または双方を含んでいてもよい。半導体整流デバイスは、ｐｎ接合ダイオード、ＰＩＮダイオード、ツェナーダイオード、ショットキーバリアダイオードおよびファーストリカバリーダイオードのうちの少なくとも１つを含んでいてもよい。半導体スイッチングデバイスは、ＢＪＴ［Bipolar　Junction　Transistor］、ＭＩＳＦＥＴ［Metal　Insulator　Semiconductor　Field　Effect　Transistor］、ＩＧＢＴ［Insulated　Gate　Bipolar　Junction　Transistor］およびＪＦＥＴ［Junction　Field　Effect　Transistor］のうちの少なくとも１つを含んでいてもよい。
　図５～図７を参照して、半導体装置５は、絶縁層５１内に埋設されたシール導体６１をさらに含む。シール導体６１は、平面視において絶縁側壁５３Ａ～５３Ｄから間隔を空けて絶縁層５１内に壁状に埋設され、絶縁層５１をデバイス領域６２および外側領域６３に区画している。シール導体６１は、外側領域６３からデバイス領域６２への水分の進入及びクラックの進入を抑制する。
　デバイス領域６２は、第１機能デバイス４５（複数の変圧器２１）、第２機能デバイス６０、複数の低電位端子１１、複数の高電位端子１２、第１低電位配線３１、第２低電位配線３２、第１高電位配線３３、第２高電位配線３４およびダミーパターン８５を含む領域である。外側領域６３は、デバイス領域６２外の領域である。
　シール導体６１は、デバイス領域６２から電気的に切り離されている。シール導体６１は、具体的には、第１機能デバイス４５（複数の変圧器２１）、第２機能デバイス６０、複数の低電位端子１１、複数の高電位端子１２、第１低電位配線３１、第２低電位配線３２、第１高電位配線３３、第２高電位配線３４およびダミーパターン８５から電気的に切り離されている。シール導体６１は、さらに具体的には、電気的に浮遊状態に固定されている。シール導体６１は、デバイス領域６２に繋がる電流経路を形成しない。
　シール導体６１は、平面視において、絶縁側壁５３～５３Ｄに沿う帯状に形成されている。シール導体６１は、この形態では、平面視において、四角環状（具体的には長方形環状）に形成されている。これにより、シール導体６１は、平面視において四角形状（具体的には長方形状）のデバイス領域６２を区画している。また、シール導体６１は、平面視においてデバイス領域６２を取り囲む四角環状（具体的には長方形環状）の外側領域６３を区画している。
　シール導体６１は、具体的には、絶縁主面５２側の上端部、半導体チップ４１側の下端部、ならびに、上端部および下端部の間を壁状に延びる壁部を有している。シール導体６１の上端部は、この形態では、絶縁主面５２から半導体チップ４１側に間隔を空けて形成され、絶縁層５１内に位置している。シール導体６１の上端部は、この形態では、最上絶縁層５６によって被覆されている。シール導体６１の上端部は、１つまたは複数の層間絶縁層５７によって被覆されていてもよい。シール導体６１の上端部は、最上絶縁層５６から露出していてもよい。シール導体６１の下端部は、半導体チップ４１から上端部側に間隔を空けて形成されている。
　このように、シール導体６１は、この形態では、複数の低電位端子１１および複数の高電位端子１２に対して半導体チップ４１側に位置するように絶縁層５１内に埋設されている。また、シール導体６１は、絶縁層５１内において第１機能デバイス４５（複数の変圧器２１）、第１低電位配線３１、第２低電位配線３２、第１高電位配線３３、第２高電位配線３４およびダミーパターン８５に絶縁主面５２に平行な方向に対向している。シール導体６１は、絶縁層５１内において、第２機能デバイス６０の一部に絶縁主面５２に平行な方向に対向していてもよい。
　シール導体６１は、複数のシールプラグ導体６４、および、１つまたは複数（この形態では複数）のシールビア導体６５を含む。シールビア導体６５の個数は任意である。複数のシールプラグ導体６４のうちの最上のシールプラグ導体６４は、シール導体６１の上端部を形成している。複数のシールビア導体６５は、シール導体６１の下端部をそれぞれ形成している。シールプラグ導体６４およびシールビア導体６５は、低電位コイル２２と同一の導電材料によって形成されていることが好ましい。つまり、シールプラグ導体６４およびシールビア導体６５は、低電位コイル２２等と同様に、バリア層および本体層を含むことが好ましい。
　複数のシールプラグ導体６４は、複数の層間絶縁層５７にそれぞれ埋め込まれ、平面視においてデバイス領域６２を取り囲む四角環状（具体的には長方形環状）にそれぞれ形成されている。複数のシールプラグ導体６４は、互いに接続されるように最下絶縁層５５から最上絶縁層５６に向かって積層されている。複数のシールプラグ導体６４の積層数は、複数の層間絶縁層５７の積層数に一致している。むろん、複数の層間絶縁層５７を貫通する１つまたは複数のシールプラグ導体６４が形成されていてもよい。
　複数のシールプラグ導体６４の集合体により１つの環状のシール導体６１が形成されるのであれば、複数のシールプラグ導体６４の全てが環状に形成される必要はない。たとえば、複数のシールプラグ導体６４の少なくとも１つが有端状に形成されていてもよい。また、複数のシールプラグ導体６４の少なくとも１つが複数の有端帯状部分に分割されていてもよい。ただし、デバイス領域６２への水分及びクラックの進入のリスクを鑑みると、複数のシールプラグ導体６４は、無端状（環状）に形成されていることが好ましい。
　複数のシールビア導体６５は、最下絶縁層５５において半導体チップ４１およびシールプラグ導体６４の間の領域にそれぞれ形成されている。複数のシールビア導体６５は、半導体チップ４１から間隔を空けて形成され、シールプラグ導体６４に接続されている。複数のシールビア導体６５は、シールプラグ導体６４の平面積未満の平面積を有している。単一のシールビア導体６５が形成されている場合、単一のシールビア導体６５は、シールプラグ導体６４の平面積以上の平面積を有していてもよい。
　シール導体６１の幅は、０．１μｍ以上１０μｍ以下であってもよい。シール導体６１の幅は、１μｍ以上５μｍ以下であることが好ましい。シール導体６１の幅は、シール導体６１が延びる方向に直交する方向の幅によって定義される。
　図７及び図８を参照して、半導体装置５は、半導体チップ４１及びシール導体６１の間に介在し、シール導体６１を半導体チップ４１から電気的に切り離す分離構造１３０を更に含む。分離構造１３０は、絶縁体を含むことが好ましい。分離構造１３０は、この形態では、半導体チップ４１の第１主面４２に形成されたフィールド絶縁膜１３１からなる。
　フィールド絶縁膜１３１は、酸化膜（酸化シリコン膜）及び窒化膜（窒化シリコン膜）のうちの少なくとも一方を含む。フィールド絶縁膜１３１は、半導体チップ４１の第１主面４２の酸化によって形成された酸化膜の一例としてのＬＯＣＯＳ（local　oxidation　of　silicon）膜からなることが好ましい。フィールド絶縁膜１３１の厚さは、半導体チップ４１およびシール導体６１を絶縁できる限り任意である。フィールド絶縁膜１３１の厚さは、０．１μｍ以上５μｍ以下であってもよい。
　分離構造１３０は、半導体チップ４１の第１主面４２に形成され、平面視においてシール導体６１に沿う帯状に延びている。分離構造１３０は、この形態では、平面視において四角環状（具体的には長方形環状）に形成されている。分離構造１３０は、シール導体６１の下端部（シールビア導体６５）が接続された接続部１３２を有している。接続部１３２は、シール導体６１の下端部（シールビア導体６５）が半導体チップ４１側に向けて食い込んだアンカー部を形成していてもよい。むろん、接続部１３２は、分離構造１３０の主面に対して面一に形成されていてもよい。
　分離構造１３０は、デバイス領域６２側の内端部１３０Ａ、外側領域６３側の外端部１３０Ｂ、ならびに、内端部１３０Ａおよび外端部１３０Ｂの間の本体部１３０Ｃを含む。内端部１３０Ａは、平面視において第２機能デバイス６０が形成された領域（つまり、デバイス領域６２）を区画している。内端部１３０Ａは、半導体チップ４１の第１主面４２に形成された絶縁膜（図示せず）と一体的に形成されていてもよい。
　外端部１３０Ｂは、半導体チップ４１のチップ側壁４４Ａ～４４Ｄから露出し、半導体チップ４１のチップ側壁４４Ａ～４４Ｄに連なっている。外端部１３０Ｂは、より具体的には、半導体チップ４１のチップ側壁４４Ａ～４４Ｄに対して面一に形成されている。外端部１３０Ｂは、半導体チップ４１のチップ側壁４４Ａ～４４Ｄおよび絶縁層５１の絶縁側壁５３Ａ～５３Ｄとの間で面一な研削面を形成している。むろん、他の形態において、外端部１３０Ｂは、チップ側壁４４Ａ～４４Ｄから間隔を空けて第１主面４２内に形成されていてもよい。
　本体部１３０Ｃは、半導体チップ４１の第１主面４２に対してほぼ平行に延びる平坦面を有している。本体部１３０Ｃは、シール導体６１の下端部（シールビア導体６５）が接続された接続部１３２を有している。接続部１３２は、本体部１３０Ｃにおいて内端部１３０Ａ及び外端部１３０Ｂから間隔を空けた部分に形成されている。分離構造１３０は、フィールド絶縁膜１３１の他、種々の形態を採り得る。
　図７を参照して、半導体装置５は、シール導体６１を被覆するように絶縁層５１の絶縁主面５２の上に形成された無機絶縁層１４０をさらに含む。無機絶縁層１４０は、パッシベーション層と称されてもよい。無機絶縁層１４０は、絶縁主面５２の上から絶縁層５１及び半導体チップ４１を保護する。
　無機絶縁層１４０は、この形態では、第１無機絶縁層１４１及び第２無機絶縁層１４２を含む積層構造を有する。第１無機絶縁層１４１は、酸化シリコンを含んでいてもよい。第１無機絶縁層１４１は、不純物無添加の酸化シリコンであるＵＳＧ（undoped　silicate　glass）を含むことが好ましい。第１無機絶縁層１４１の厚さは、５０ｎｍ以上５０００ｎｍ以下であってもよい。第２無機絶縁層１４２は、窒化シリコンを含んでいてもよい。第２無機絶縁層１４２の厚さは、５００ｎｍ以上５０００ｎｍ以下であってもよい。無機絶縁層１４０の総厚さを大きくすることにより、高電位コイル２３上の絶縁耐圧を高めることができる。
　第１無機絶縁層１４１がＵＳＧからなり、第２無機絶縁層１４２が窒化シリコンからなる場合、ＵＳＧの絶縁破壊電圧（Ｖ／ｃｍ）は窒化シリコンの絶縁破壊電圧（Ｖ／ｃｍ）を超える。したがって、無機絶縁層１４０を厚化する場合、第２無機絶縁層１４２よりも厚い第１無機絶縁層１４１が形成されることが好ましい。
　第１無機絶縁層１４１は、酸化シリコンの一例としてのＢＰＳＧ（boron　doped　phosphor　silicate　glass）およびＰＳＧ（phosphorus　silicate　glass）のうちの少なくとも一方を含んでいてもよい。ただし、この場合、酸化シリコン内に不純物（ホウ素又はリン）が含まれるため、高電位コイル２３上の絶縁耐圧を高める上では、ＵＳＧからなる第１無機絶縁層１４１が形成されることが特に好ましい。むろん、無機絶縁層１４０は、第１無機絶縁層１４１および第２無機絶縁層１４２のいずれか一方からなる単層構造を有していてもよい。
　無機絶縁層１４０は、シール導体６１の全域を被覆し、シール導体６１外の領域に形成された複数の低電位パッド開口１４３及び複数の高電位パッド開口１４４を有している。複数の低電位パッド開口１４３は、複数の低電位端子１１をそれぞれ露出させている。複数の高電位パッド開口１４４は、複数の高電位端子１２をそれぞれ露出させている。無機絶縁層１４０は、低電位端子１１の周縁部に乗り上げたオーバラップ部を有していてもよい。無機絶縁層１４０は、高電位端子１２の周縁部に乗り上げたオーバラップ部を有していてもよい。
　半導体装置５は、無機絶縁層１４０の上に形成された有機絶縁層１４５を更に含む。有機絶縁層１４５は、感光性樹脂を含んでいてもよい。有機絶縁層１４５は、ポリイミド、ポリアミドおよびポリベンゾオキサゾールのうちの少なくとも１つを含んでいてもよい。有機絶縁層１４５は、この形態では、ポリイミドを含む。有機絶縁層１４５の厚さは、１μｍ以上５０μｍ以下であってもよい。
　有機絶縁層１４５の厚さは、無機絶縁層１４０の総厚さを超えていることが好ましい。さらに、無機絶縁層１４０および有機絶縁層１４５の総厚さは、低電位コイル２２及び高電位コイル２３の間の距離Ｄ２以上であることが好ましい。この場合、無機絶縁層１４０の総厚さは２μｍ以上１０μｍ以下であることが好ましい。また、有機絶縁層１４５の厚さは５μｍ以上５０μｍ以下であることが好ましい。これらの構造によれば、無機絶縁層１４０及び有機絶縁層１４５の厚化を抑制できると同時に、無機絶縁層１４０及び有機絶縁層１４５の積層膜により高電位コイル２３上の絶縁耐圧を適切に高めることができる。
　有機絶縁層１４５は、低電位側の領域を被覆する第１部分１４６及び高電位側の領域を被覆する第２部分１４７を含む。第１部分１４６は、無機絶縁層１４０を挟んでシール導体６１を被覆している。第１部分１４６は、シール導体６１外の領域において複数の低電位端子１１（低電位パッド開口１４３）をそれぞれ露出させる複数の低電位端子開口１４８を有している。第１部分１４６は、低電位パッド開口１４３の周縁（オーバラップ部）に乗り上がったオーバラップ部を有していてもよい。
　第２部分１４７は、第１部分１４６から間隔を空けて形成されており、第１部分１４６との間から無機絶縁層１４０を露出させている。第２部分１４７は、複数の高電位端子１２（高電位パッド開口１４４）をそれぞれ露出させる複数の高電位端子開口１４９を有している。第２部分１４７は、高電位パッド開口１４４の周縁（オーバラップ部）に乗り上がったオーバラップ部を有していてもよい。
　第２部分１４７は、変圧器２１Ａ～２１Ｄおよびダミーパターン８５を一括して被覆している。第２部分１４７は、具体的には、複数の高電位コイル２３、複数の高電位端子１２、第１高電位ダミーパターン８７、第２高電位ダミーパターン８８および浮遊ダミーパターン１２１を一括して被覆している。
　本開示の実施形態は、さらに他の形態で実施できる。前述の実施形態では、第１機能デバイス４５および第２機能デバイス６０が形成された例について説明した。しかし、第１機能デバイス４５を有さずに、第２機能デバイス６０だけを有する形態が採用されてもよい。この場合、ダミーパターン８５は取り除かれてもよい。この構造によれば、第２機能デバイス６０について、第１実施形態において述べた効果（ダミーパターン８５に係る効果を除く）と同様の効果を奏することができる。
　つまり、低電位端子１１および高電位端子１２を介して第２機能デバイス６０に電圧が印加された場合において、高電位端子１２およびシール導体６１の間の不所望な導通を抑制できる。また、低電位端子１１および高電位端子１２を介して第２機能デバイス６０に電圧が印加された場合において、低電位端子１１およびシール導体６１の間の不所望な導通を抑制できる。
　また、前述の実施形態では、第２機能デバイス６０が形成された例について説明した。しかし、第２機能デバイス６０は必ずしも必要ではなく、取り除かれてもよい。
　また、前述の実施形態では、ダミーパターン８５が形成された例について説明した。しかし、ダミーパターン８５は必ずしも必要ではなく、取り除かれてもよい。
　また、前述の実施形態では、第１機能デバイス４５が、複数の変圧器２１を含むマルチチャネル型からなる例について説明した。しかし、単一の変圧器２１を含むシングルチャネル型からなる第１機能デバイス４５が採用されてもよい。
＜トランス配列＞
　図９は、２チャンネル型のトランスチップ３００（先出の半導体装置５に相当）におけるトランス配列の一例を模式的に示す平面図（上面図）である。本図のトランスチップ３００は、第１トランス３０１と、第２トランス３０２と、第３トランス３０３と、第４トランス３０４と、第１ガードリング３０５と、第２ガードリング３０６と、パッドａ１～ａ８と、パッドｂ１～ｂ８と、パッドｃ１～ｃ４と、パッドｄ１～ｄ４と、を有する。
　トランスチップ３００において、第１トランス３０１を形成する二次側コイルＬ１ｓの一端には、パッドａ１及びｂ１が接続されており、二次側コイルＬ１ｓの他端には、パッドｃ１及びｄ１が接続されている。第２トランス３０２を形成する二次側コイルＬ２ｓの一端には、パッドａ２及びｂ２が接続されており、二次側コイルＬ２ｓの他端には、パッドｃ１及びｄ１が接続されている。
　また、第３トランス３０３を形成する二次側コイルＬ３ｓの一端には、パッドａ３及びｂ３が接続されており、二次側コイルＬ３ｓの他端には、パッドｃ２及びｄ２が接続されている。第４トランス３０４を形成する二次側コイルＬ４ｓの一端には、パッドａ４及びｂ４が接続されており、二次側コイルＬ４ｓの他端には、パッドｃ２及びｄ２が接続されている。
　なお、第１トランス３０１を形成する一次側コイル、第２トランス３０２を形成する一次側コイル、第３トランス３０３を形成する一次側コイル、及び、第４トランス３０４を形成する一次側コイルは、いずれも本図に明示されていない。ただし、一次側コイルは、それぞれ、基本的に二次側コイルＬ１ｓ～Ｌ４ｓと同様の構成を有しており、二次側コイルＬ１ｓ～Ｌ４ｓとそれぞれ対向する形で、二次側コイルＬ１ｓ～Ｌ４ｓそれぞれの直下に配置されている。
　すなわち、第１トランス３０１を形成する一次側コイルの一端には、パッドａ５及びｂ５が接続されており、一次側コイルの他端には、パッドｃ３及びｄ３が接続されている。また、第２トランス３０２を形成する一次側コイルの一端には、パッドａ６及びｂ６が接続されており、一次側コイルの他端には、パッドｃ３及びｄ３が接続されている。
　また、第３トランス３０３を形成する一次側コイルの一端には、パッドａ７及びｂ７が接続されており、一次側コイルの他端には、パッドｃ４及びｄ４が接続されている。また、第４トランス３０４を形成する一次側コイルの一端には、パッドａ８及びｂ８が接続されており、一次側コイルの他端には、パッドｃ４及びｄ４が接続されている。
　ただし、上記のパッドａ５～ａ８、パッドｂ５～ｂ８、パッドｃ３及びｃ４、並びに、パッドｄ３及びｄ４については、不図示のビアを介してトランスチップ３００の内部から表面まで引き出されている。
　上記複数のパッドのうち、パッドａ１～ａ８は、それぞれ、第１の電流供給用パッドに相当し、パッドｂ１～ｂ８は、それぞれ、第１の電圧測定用パッドに相当する。また、パッドｃ１～ｃ４は、それぞれ、第２の電流供給用パッドに相当し、パッドｄ１～ｄ４は、それぞれ、第２の電圧測定用パッドに相当する。
　従って、本構成例のトランスチップ３００であれば、その不良品検査時に各コイルの直列抵抗成分を正確に測定することができる。従って、各コイルの断線が生じている不良品をリジェクトすることはもちろん、各コイルの抵抗値異常（例えば、コイル同士の中途短絡）が生じている不良品についても、これを適切にリジェクトすることが可能となり、延いては、不良品の市場流出を未然に防止することが可能となる。
　なお、上記の不良品検査を通過したトランスチップ３００については、上記複数のパッドを一次側チップ及び二次側チップ（例えば先出のコントローラチップ２１０及びドライバチップ２２０）との接続手段として用いればよい。
　具体的に述べると、パッドａ１及びｂ１、パッドａ２及びｂ２、パッドａ３及びｂ３、並びに、パッドａ４及びｂ４は、それぞれ、二次側チップの信号入力端または信号出力端に接続すればよい。また、パッドｃ１及びｄ１、並びに、パッドｃ２及びｄ２は、それぞれ、二次側チップのコモン電圧印加端（ＧＮＤ２）に接続すればよい。
　一方、パッドａ５及びｂ５、パッドａ６及びｂ６、パッドａ７及びｂ７、並びに、パッドａ８及びｂ８は、それぞれ、一次側チップの信号入力端または信号出力端に接続すればよい。また、パッドｃ３及びｄ３、並びに、パッドｃ４及びｄ４は、それぞれ、一次側チップのコモン電圧印加端（ＧＮＤ１）に接続すればよい。
　ここで、第１トランス３０１～第４トランス３０４は、図９に示すように、それぞれの信号伝達方向毎にカップリングして並べられている。本図に即して述べると、例えば一次側チップから二次側チップに向けて信号を伝達する第１トランス３０１と第２トランス３０２が第１ガードリング３０５によって第１のペアとされている。また、例えば二次側チップから一次側チップに向けて信号を伝達する第３トランス３０３と第４トランス３０４が第２ガードリング３０６によって第２のペアとされている。
　このようなカップリングを行った理由は、第１トランス３０１～第４トランス３０４をそれぞれ形成する一次側コイルと二次側コイルをトランスチップ３００の基板上下方向に積み重ねる形で積層形成した場合において、一次側コイルと二次側コイルとの間で耐圧を確保するためである。ただし、第１ガードリング３０５、及び、第２ガードリング３０６については、必ずしも必須の構成要素ではない。
　なお、第１ガードリング３０５及び第２ガードリング３０６は、それぞれ、パッドｅ１及びｅ２を介して、接地端などの低インピーダンス配線に接続すればよい。
　また、トランスチップ３００において、パッドｃ１及びｄ１は、二次側コイルＬ１ｓと二次側コイルＬ２ｓとの間で共有されている。また、パッドｃ２及びｄ２は、二次側コイルＬ３ｓと二次側コイルＬ４ｓとの間で共有されている。また、パッドｃ３及びｄ３は、一次側コイルＬ１ｐと一次側コイルＬ２ｐとの間で共有されている。また、パッドｃ４及びｄ４は、対応するそれぞれの一次側コイルとの間で共有されている。このような構成とすることにより、パッド数を削減して、トランスチップ３００の小型化を図ることが可能となる。
　また、図９に示したように、第１トランス３０１～第４トランス３０４をそれぞれ形成する一次側コイルと二次側コイルは、トランスチップ３００の平面視において、長方形状（または角を丸めたトラック状）となるように巻き回すことが望ましい。このような構成とすることにより、一次側コイルと二次側コイルが互いに重複する部分の面積が大きくなり、トランスの伝達効率を高めることが可能となる。
　もちろん、本図のトランス配列はあくまでも一例であり、コイルの個数、形状、配置、及び、パッドの配置は任意である。また、これまでに説明してきたチップ構造及びトランス配列などについては、半導体チップ上にコイルを集積化した半導体装置全般に適用することが可能である。
＜信号伝達装置（詳細構成）＞
　図１０は、信号伝達装置の詳細な構成例を示す図である。本構成例の信号伝達装置４００は、一次回路系４００ｐ（ＶＣＣ１－ＧＮＤ１系）と二次回路系４００ｓ（ＶＣＣ２－ＧＮＤ２系）との間を電気的に絶縁しつつ、一次回路系４００ｐから二次回路系４００ｓにパルス信号を伝達し、二次回路系４００ｓに設けられたパワートランジスタ（不図示）のゲートを駆動する半導体集積回路装置（いわゆる絶縁ゲートドライバＩＣ）である。
　信号伝達装置４００は、装置外部との電気的接続を確立する手段として、複数の外部端子（本図ではＡＳＣピン、ＢＩＳＴＯＮピン、ＢＩＳＴＯＵＴピン、ＣＯＭＰピン、ＥＮＡピン、ＦＢピン、ＦＥＴＧピン、ＦＬＴピン、ＧＮＤ１ピン、ＧＮＤ２ピン、ＩＮＡピン、ＩＮＢピン、ＮＣピン、ＯＳＦＢピン、ＯＵＴ１Ｈピン、ＯＵＴ１Ｌピン、ＯＵＴ２ピン、ＰＲＯＯＵＴ１ピン、ＰＲＯＯＵＴ２ピン、ＲＤＹピン、ＲＴピン、ＳＣＰＩＮピン、ＳＥＮＳＥピン、ＶＣＣ１ピン、ＶＣＣ２ピン及びＶＥＥ２ピン）を備えている。
　信号伝達装置４００を形成するパッケージの第１辺（＝本図では左辺）には、上から順に、ＧＮＤ１ピン、ＦＬＴピン、ＥＮＡピン、ＩＮＡピン、ＩＮＢピン、ＯＳＦＢピン、ＲＤＹピン、ＢＩＳＴＯＵＴピン、ＶＣＣ１ピン、ＢＩＳＴＯＮピン、ＡＳＣピン、ＮＣピン、ＲＴピン、ＣＯＭＰピン、ＮＣピン、ＳＥＮＳＥピン、ＮＣピン、ＦＥＴＧピン及びＧＮＤ１ピンが配列されている。
　このように、一次回路系４００ｐの外部端子（ＡＳＣピン、ＢＩＳＴＯＮピン、ＢＩＳＴＯＵＴピン、ＣＯＭＰピン、ＥＮＡピン、ＦＥＴＧピン、ＦＬＴピン、ＧＮＤ１ピン、ＩＮＡピン、ＩＮＢピン、ＯＳＦＢピン、ＲＤＹピン、ＲＴピン、ＳＥＮＳＥピン、ＶＣＣ１ピン）は、パッケージの第１辺に集約されるとよい。
　一方、同パッケージの第２辺（＝上記の第１辺と対向する辺であり、本図では右辺）には、上から順に、ＶＥＥ２ピン、ＮＣピン、ＯＵＴ２ピン、ＮＣピン、ＯＵＴ１Ｌピン、ＮＣピン、ＯＵＴ１Ｈピン、ＮＣピン、ＶＣＣ２ピン、ＮＣピン、ＧＮＤ２ピン、ＧＮＤ２ピン、ＳＣＰＩＮピン、ＰＲＯＯＵＴ２ピン、ＰＲＯＯＵＴ１ピン、ＮＣピン、ＦＢピン、ＮＣピン及びＶＥＥ２ピンが配列されている。
　このように、二次回路系４００ｓの外部端子（ＦＢピン、ＧＮＤ２ピン、ＯＵＴ１Ｈピン、ＯＵＴ１Ｌピン、ＯＵＴ２ピン、ＰＲＯＯＵＴ１ピン、ＰＲＯＯＵＴ２ピン、ＳＣＰＩＮピン、ＶＣＣ２ピン、ＶＥＥ２ピン）は、パッケージの第２辺に集約されるとよい。
　また、パッケージの第１辺及び第２辺には、それぞれの両端に接地端子ＧＮＤ１及び負電源端子ＶＥＥ２を配置するとよい。すなわち、接地端子ＧＮＤ１及び負電源端子ＶＥＥ２は、それぞれ、２本ずつ設けるとよい。
　なお、信号伝達装置４００は、一次回路系４００ｐと二次回路系４００ｓとの間を絶縁しながら相互間の信号伝達を行う必要のあるアプリケーション全般（高電圧を取り扱うモータドライバまたはＤＣ／ＤＣコンバータなど）に広く適用することが可能である。
　引き続き、図１０を参照しながら、信号伝達装置４００の内部構成について説明する。本実施形態の信号伝達装置４００は、コントローラチップ４１０（＝第１チップに相当）と、ドライバチップ４２０（＝第２チップに相当）と、トランスチップ４３０（＝第３チップに相当）と、を単一のパッケージに封止して成る。
　コントローラチップ４１０は、電源電圧ＶＣＣ１（例えばＧＮＤ１基準で最大７Ｖ）の供給を受けて動作する一次回路系４００ｐの回路素子を集積化した半導体チップである。なお、コントローラチップ４１０には、例えばロジック回路４１１と、ＵＶＬＯ［under-voltage　lock　out］／ＯＶＬＯ［over-voltage　lock　out］回路４１２と、内部電源回路４１３と、スイッチ制御回路４１４と、トランジスタ４１５～４１Ｂが集積化される。
　なお、トランジスタ４１５、４１６、４１７、４１９及び４１Ｂは、例えば、ＮＭＯＳＦＥＴ［N-channel　type　metal　oxide　semiconductor　field　effect　transistor］であってもよい。また、トランジスタ４１８及び４１Ａは、例えばＰＭＯＳＦＥＴ［P-channel　type　MOSFET］であってもよい。
　ロジック回路４１１は、入力パルス信号ＩＮＡ及びＩＮＢに応じて、スイッチ素子の一種であるパワートランジスタ（不図示）の駆動パルス信号ＰＷＭを生成する。例えば、ＩＮＢ＝Ｈ（ディセーブル時の論理レベル）であれば、ＰＷＭ＝Ｌ（固定値）となり、ＩＮＢ＝Ｌ（イネーブル時の論理レベル）であれば、ＰＷＭ＝ＩＮＡとなる。また、ロジック回路４１１は、信号伝達装置４００の各種異常検出信号（低電圧、過電圧、短絡、オープン、過熱、負荷電源異常など）を監視し、その監視結果に基づいてトランジスタ４１５及び４１６を駆動することにより、フォールト信号ＦＬＴとレディー信号ＲＤＹの論理レベルを決定する機能も備えている。また、ロジック回路４１１は、イネーブル信号ＥＮＡに応じて、信号伝達装置４００全体の動作可否（イネーブル／ディセーブル）を切り替える機能も備えている。
　また、ロジック回路４１１は、自己診断オン信号ＢＩＳＴＯＮに応じて信号伝達装置４００各部の自己診断（いわゆるＢＩＳＴ［built-in　self　test］）を行い、その自己診断結果に基づいてトランジスタ４１７を駆動することにより、自己診断出力信号ＢＩＳＴＯＵＴの論理レベルを決定する機能も備えている。つまり、ロジック回路４１１は、信号伝達装置４００に組み込まれた自己診断回路の一部として機能する（詳細は後述）。
　なお、上記自己診断の対象としては、各種の異常状態を検出するためのコンパレータなどが挙げられる。例えば、自己診断時には、診断対象となるコンパレータに対して疑似的な異常信号が注入され、異常状態が正しく検出されるか否かの判別が行われてもよい。
　さらに、ロジック回路４１１は、駆動対象であるパワートランジスタ（不図示）のオン／オフ状態に基づいてトランジスタ４１８及び４１９を駆動することにより、スイッチ状態信号ＯＳＦＢの論理レベルを決定する機能も備えている。例えば、スイッチ状態信号ＯＳＦＢは、ドライバチップ４２０からトランスチップ４３０を介してコントローラチップ４１０に伝達されてもよい。すなわち、ドライバチップ４２０は、出力パルス信号ＯＵＴの論理レベルに応じたスイッチ状態信号ＯＳＦＢを生成してコントローラチップ４１０にフィードバックする機能を備えていてもよい。
　ＵＶＬＯ／ＯＶＬＯ回路４１２は、電源電圧ＶＣＣ１の低電圧／過電圧をそれぞれ検出して、その検出結果をロジック回路４１１に出力する。
　内部電源回路４１３は、電源電圧ＶＣＣ１から内部電源電圧ＶＲＥＧ１を生成する。
　スイッチ制御回路４１４は、一次回路系４００ｐと二次回路系４００ｓとの間を絶縁しつつ電源電圧ＶＣＣ１から電源電圧ＶＣＣ２を生成する絶縁型ＤＣ／ＤＣコンバータの制御主体である。本図に即して述べると、スイッチ制御回路４１４は、ドライバチップ４２０からの帰還信号ＦＢに基づいてトランジスタ４１Ａ及び４１Ｂを駆動することにより、ＦＥＴＧピンに外付けされるスイッチ出力段（不図示）のゲート駆動信号ＦＥＴＧを生成する。なお、スイッチ出力段は、例えば、フライバックトランスを含んでもよい。
　なお、スイッチ制御回路４１４は、ＳＥＮＳＥピンを介してフライバックトランスに流れる一次電流を検出する機能を備えている。また、スイッチ制御回路４１４は、ＣＯＭＰピンを用いて帰還ループの位相を補償することができる。さらに、スイッチ制御回路４１４は、ＲＴピンを用いてスイッチ出力段の駆動周波数が調整可能である。
　トランジスタ４１５は、ロジック回路４１１からの指示に応じてＦＬＴピンと接地端との間を導通／遮断する。例えば、ドライバチップ４２０で過熱または負荷電源異常が検出されたときには、トランジスタ４１５がオン状態となり、ＦＬＴピンから出力されるフォールト信号ＦＬＴがローレベル（＝異常検出時の論理レベル）となる。
　トランジスタ４１６は、ロジック回路４１１からの指示に応じてＲＤＹピンと接地端との間を導通／遮断する。例えば、コントローラチップ４１０及びドライバチップ４２０いずれかで低電圧または過電圧が検出されたときには、トランジスタ４１６がオン状態となり、ＲＤＹピンから出力されるレディー信号ＲＤＹがローレベル（＝異常検出時の論理レベル）となる。
　トランジスタ４１７は、ロジック回路４１１からの指示に応じてＢＩＳＴＯＵＴピンと接地端との間を導通／遮断する。例えば、信号伝達装置４００の自己診断結果がＮＧであったときには、トランジスタ４１７がオン状態となり、ＢＩＳＴＯＵＴピンから出力される自己診断出力信号ＢＩＳＴＯＵＴがローレベル（＝異常検出時の論理レベル）となる。
　トランジスタ４１８のソースは、電源端に接続される。トランジスタ４１８及び４１９それぞれのドレインは、いずれもＯＳＦＢピンに接続される。トランジスタ４１９のソースは、接地端に接続される。トランジスタ４１８及び４１９それぞれのゲートは、いずれもロジック回路４１１に接続される。このように接続されるトランジスタ４１８及び４１９は、ロジック回路４１１からの指示に応じてスイッチ状態信号ＯＳＦＢを出力するためのハーフブリッジ出力段を形成する。
　トランジスタ４１Ａのソースは、電源端に接続される。トランジスタ４１Ａ及び４１Ｂそれぞれのドレインは、いずれもＦＥＴＧピンに接続される。トランジスタ４１Ｂのソースは、接地端に接続される。トランジスタ４１Ａ及び４１Ｂそれぞれのゲートは、いずれもスイッチ制御回路４１４に接続される。このように接続されるトランジスタ４１Ａ及び４１Ｂは、スイッチ制御回路４１４からの指示に応じてゲート駆動信号ＦＥＴＧを出力するためのハーフブリッジ出力段を形成する。
　ドライバチップ４２０は、電源電圧ＶＣＣ２（例えばＧＮＤ２基準で最大３０Ｖ）の供給を受けて動作する二次回路系４００ｓの回路素子を集積化した半導体チップである。なお、ドライバチップ４２０には、例えば、ロジック回路４２１と、ＵＶＬＯ／ＯＶＬＯ回路４２２と、内部電源回路４２３と、帰還信号生成回路４２４と、コンパレータ４２５～４２７と、トランジスタ４２８と、ドライバ４２９と、トランジスタ４２Ａ～４２Ｃと、が集積化されている。
　なお、トランジスタ４２８、４２Ａ及び４２Ｃは、例えば、ＮＭＯＳＦＥＴであってもよい。また、トランジスタ４２Ｂは、例えば、ＰＭＯＳＦＥＴであってもよい。
　ロジック回路４２１は、トランスチップ４３０を介して入力される駆動パルス信号ＰＷＭに応じてドライバ４２９を駆動することにより、ＯＵＴ１Ｈピン及びＯＵＴ１Ｌピンに接続されるパワートランジスタ（不図示）のゲート駆動を行う。なお、ＯＵＴ１Ｈピン及びＯＵＴ１Ｌピンは、信号伝達装置４００の外部でパワートランジスタのゲートに接続されてもよい。また、ロジック回路４２１は、ドライバチップ４２０側の各種異常検出信号（低電圧検出信号ＵＶＬＯ、過電圧検出信号ＯＶ、短絡検出信号ＳＣＤなど）をトランスチップ４３０経由でコントローラチップ４１０に伝達する機能も備えている。
　さらに、ロジック回路４２１は、ドライバチップ４２０側の自己診断結果（ＢＩＳＴ＿ｒｅｓｕｌｔ）をトランスチップ４３０経由でコントローラチップ４１０に伝達する機能も備えている。すなわち、ロジック回路４２１は、信号伝達装置４００に組み込まれた自己診断回路の一部として機能する（詳細は後述）。
　ＵＶＬＯ／ＯＶＬＯ回路４２２は、電源電圧ＶＣＣ２の低電圧／過電圧をそれぞれ検出して、その検出結果をロジック回路４２１に出力する。
　内部電源回路４２３は、電源電圧ＶＣＣ２から内部電源電圧ＶＲＥＧ２を生成する。
　帰還信号生成回路４２４は、先述の絶縁型ＤＣ／ＤＣコンバータにより生成される電源電圧ＶＣＣ２に応じたデューティ情報を持つ帰還信号ＦＢを生成して二次回路系４００ｓから一次回路系４００ｐに出力する。なお、帰還信号生成回路４２４には、ＦＢピンを介して電源電圧ＶＣＣ２の分圧電圧が入力されてもよい。
　コンパレータ４２５は、ＯＵＴ１Ｈピンの端子電圧と閾値電圧ＶＯＵＴ２ＯＮとを比較してミラークランプ制御信号を生成する。ロジック回路４２１は、ミラークランプ制御信号に応じてトランジスタ４２８を駆動する。
　コンパレータ４２６は、ＳＣＰＩＮピンの端子電圧と閾値電圧ＶＳＣＤＥＴとを比較してパワートランジスタの短絡を検出する。
　コンパレータ４２７は、ＰＲＯＯＵＴ１ピンの端子電圧と閾値電圧Ｖｏｓｆｂとを比較してスイッチ状態（＝パワートランジスタのオン／オフ状態）を検出する。
　トランジスタ４２８は、ロジック回路４２１からの指示に応じてＯＵＴ２ピンと接地端との間を導通／遮断する。ＯＵＴ２ピンは、パワートランジスタのゲートに直結されていてもよい。例えば、ＯＵＴ１Ｈピンがローレベルに立ち下げられてパワートランジスタがオフ状態に遷移されたときには、トランジスタ４２８がオン状態となる。その結果、パワートランジスタが確実にオフ状態に維持される。
　ドライバ４２９は、ロジック回路４２１の指示に応じてパワートランジスタのゲートに出力パルス信号ＯＵＴを出力する。本図に即して述べると、ドライバ４２９は、トランジスタ４２９Ｈ（例えばＰＭＯＳＦＥＴ）と、トランジスタ４２９Ｌ（例えばＮＭＯＳＦＥＴ）と、を含む。
　トランジスタ４２９Ｈは、ロジック回路４２１の指示に応じて電源端とＯＵＴ１Ｈピンとの間を導通／遮断する。例えば、駆動パルス信号ＰＷＭがハイレベルであるときには、トランジスタ４２９Ｈがオン状態となり、ＯＵＴ１Ｈピン（延いてはパワートランジスタのゲートに印加される出力パルス信号ＯＵＴ）がハイレベルとなる。
　トランジスタ４２９Ｌは、ロジック回路４２１の指示に応じてＯＵＴ１Ｌピンと接地端との間を導通／遮断する。例えば、駆動パルス信号ＰＷＭがローレベルであるときには、トランジスタ４２９Ｌがオン状態となり、ＯＵＴ１Ｌピン（延いてはパワートランジスタのゲートに印加される出力パルス信号ＯＵＴ）がローレベルとなる。
　このように、トランジスタ４２９Ｈ及び４２９Ｌは、ゲート駆動用のハーフブリッジ出力段として機能する。
　トランジスタ４２Ａは、ロジック回路４２１からの指示に応じてＳＣＰＩＮピンとＧＮＤ２ピンとの間を導通／遮断する。例えば、トランジスタ４２Ａは、ＯＵＴ１Ｈ＝Ｈであるときにオフし、ＯＵＴ１Ｈ＝Ｌであるときにオンする。なお、トランジスタ４２Ａは、パワートランジスタ（不図示）と相補的にオン／オフすることによりＳＣＰＩＮ－ＧＮＤ２間に外付けされたキャパシタ（不図示）を放電する放電スイッチとして機能する。
　トランジスタ４２Ｂは、ロジック回路４２１からの指示に応じてＰＲＯＯＵＴ１ピンとＶＥＥ２ピンとの間を導通／遮断する。ＰＲＯＯＵＴ１ピンは、外付けのゲート抵抗を介してパワートランジスタのゲートに接続されていてもよい。
　トランジスタ４２Ｃは、ロジック回路４２１からの指示に応じてＰＲＯＯＵＴ２ピンとＶＥＥ２ピンとの間を導通／遮断する。ＰＲＯＯＵＴ２ピンは、外付けのゲート抵抗を介してパワートランジスタのゲートに接続されていてもよい。
　トランスチップ４３０は、コントローラチップ４１０とドライバチップ４２０との間を絶縁しつつ、双方向の信号伝達を行うためのトランスを集積化した半導体チップである。
　なお、本構成例の信号伝達装置４００は、コントローラチップ４１０及びドライバチップ４２０とは別に、トランスのみを搭載するトランスチップ４３０を独立に有しており、これら３つのチップを単一のパッケージに封止して成る。
　このような構成とすることにより、コントローラチップ４１０、及び、ドライバチップ４２０については、いずれも一般の低耐圧～中耐圧プロセス（数Ｖ～数十Ｖ耐圧）で形成することができるので、専用の高耐圧プロセス（数ｋＶ耐圧）を用いる必要がなくなり、製造コストを低減することが可能となる。
　また、コントローラチップ４１０、及び、ドライバチップ４２０については、いずれも実績のある既存プロセスで作成することが可能であり、新たに信頼性試験を行う必要がないので、開発期間の短縮及び開発コストの低減に貢献することができる。
　また、トランス以外の直流絶縁素子（例えばフォトカプラ）を用いる場合であっても、トランスチップ４３０のみを載せ換えることにより、容易に対応することが可能となるので、コントローラチップ４１０及びドライバチップ４２０を開発し直す必要がなくなり、開発期間の短縮及び開発コストの低減に貢献することができる。
＜電子機器＞
　図１１は、信号伝達装置４００が搭載される電子機器の一構成例を示す図である。本構成例の電子機器Ａは、上側ゲートドライバＩＣ１Ｈ（ｕ／ｖ／ｗ）と、下側ゲートドライバＩＣ１Ｌ（ｕ／ｖ／ｗ）と、上側パワートランジスタ２Ｈ（ｕ／ｖ／ｗ）と、下側パワートランジスタ２Ｌ（ｕ／ｖ／ｗ）と、ＥＣＵ［electronic　control　unit］３と、モータ４と、を有する。
　上側ゲートドライバＩＣ１Ｈ（ｕ／ｖ／ｗ）は、それぞれ、ＥＣＵ３と上側パワートランジスタ２Ｈ（ｕ／ｖ／ｗ）との間を絶縁しつつ、ＥＣＵ３から入力される上側ゲート制御信号に応じて上側ゲート駆動信号を生成することにより、上側パワートランジスタ２Ｈ（ｕ／ｖ／ｗ）を駆動する。
　下側ゲートドライバＩＣ１Ｌ（ｕ／ｖ／ｗ）は、それぞれ、ＥＣＵ３と下側パワートランジスタ２Ｌ（ｕ／ｖ／ｗ）との間を絶縁しつつ、ＥＣＵ３から入力される下側ゲート制御信号に応じて下側ゲート駆動信号を生成することにより、下側パワートランジスタ２Ｌ（ｕ／ｖ／ｗ）を駆動する。
　なお、上記の上側ゲートドライバＩＣ１Ｈ（ｕ／ｖ／ｗ）及び下側ゲートドライバＩＣ１Ｌ（ｕ／ｖ／ｗ）としては、先出の信号伝達装置４００を好適に用いることができる。
　上側パワートランジスタ２Ｈ（ｕ／ｖ／ｗ）は、それぞれ、３相（Ｕ相／Ｖ相／Ｗ相）のハーフブリッジ出力段を形成する上側スイッチとして、パワー系電源端（＝負荷電源電圧ＰＶＤＤの印加端）とモータ４の各相入力端との間に接続されている。
　下側パワートランジスタ２Ｌ（ｕ／ｖ／ｗ）は、それぞれ、３相（Ｕ相／Ｖ相／Ｗ相）のハーフブリッジ出力段を形成する下側スイッチとして、モータ４の各相入力端とパワー系接地端との間に接続されている。
　本図では、上側パワートランジスタ２Ｈ（ｕ／ｖ／ｗ）及び下側パワートランジスタ２Ｌ（ｕ／ｖ／ｗ）として、それぞれ、ＩＧＢＴ［insulated　gate　bipolar　transistor］を用いているが、例えば、ＩＧＢＴに代えてＭＯＳＦＥＴを用いることも可能である。
　ＥＣＵ３は、上側ゲートドライバＩＣ１Ｈ（ｕ／ｖ／ｗ）及び下側ゲートドライバＩＣ１Ｌ（ｕ／ｖ／ｗ）を介して、上側パワートランジスタ２Ｈ（ｕ／ｖ／ｗ）及び下側パワートランジスタ２Ｌ（ｕ／ｖ／ｗ）をそれぞれ駆動することにより、モータ４の回転駆動を制御する。また、ＥＣＵ３は、上側ゲートドライバＩＣ１Ｈ（ｕ／ｖ／ｗ）及び下側ゲートドライバＩＣ１Ｌ（ｕ／ｖ／ｗ）それぞれのＦＬＴピン及びＲＤＹピンを監視し、その監視結果に基づいて各種の安全制御を行う機能も備えている。
　さらに、ＥＣＵ３は、自己診断オン信号ＢＩＳＴＯＮを用いて信号伝達装置４００の自己診断結果を出力させるとともに、自己診断出力信号ＢＩＳＴＯＵＴの論理レベルに基づいて、信号伝達装置４００の各種保護回路（低電圧保護、過電圧保護、過熱保護、及び、短絡保護）が正常であるか否かを確認する機能も備えている。
　モータ４は、３相（Ｕ相／Ｖ相／Ｗ相）のハーフブリッジ出力段からそれぞれ入力される３相の駆動電圧Ｕ／Ｖ／Ｗに応じて回転駆動される３相モータである。
＜自己診断動作＞
　図１２は、信号伝達装置４００における自己診断動作の一例を示す図である。本図では上から順に、電源電圧ＶＣＣ１、自己診断実行信号ＢＩＳＴ（ＯＣ）、ゲート駆動信号ＦＥＴＧ、電源電圧ＶＣＣ２、自己診断実行信号ＢＩＳＴ（ＵＶ１／ＯＶ１／ＵＶ２／ＯＶ２／ＳＣＤ）、レディー信号ＲＤＹ、フォールト信号ＦＬＴ、自己診断オン信号ＢＩＳＴＯＮ、自己診断出力信号ＢＩＳＴＯＵＴ、入力パルス信号ＩＮＡ、イネーブル信号ＥＮＡ及び出力パルス信号ＯＵＴが描写されている。
　なお、自己診断実行信号ＢＩＳＴ（ＯＣ）は、絶縁型ＤＣ／ＤＣコンバータの制御主体となるスイッチ制御回路４１４（特に、フライバックトランスの一次電流を監視する過電流保護機能）の自己診断を実行するための信号である。一方、自己診断実行信号ＢＩＳＴ（ＵＶ１／ＯＶ１／ＵＶ２／ＯＶ２／ＳＣＤ）は、低電圧保護機能、過電圧保護機能及び短絡保護機能それぞれの自己診断を実行するための信号である。
　また、入力パルス信号ＩＮＡは、ＩＮＡピンに入力されるパルス信号である。一方、出力パルス信号ＯＵＴは、ＯＵＴ１Ｈピン及びＯＵＴ１Ｌピンからパワートランジスタのゲートに出力されるパルス信号である。
　時刻ｔ１１において、電源電圧ＶＣＣ１が低電圧解除閾値ＶＵＶＬＯ１Ｈを上回ると、自己診断実行信号ＢＩＳＴ（ＯＣ）がローレベルからハイレベルに立ち上げられる。これにより、複数の診断対象のうち、絶縁型ＤＣ／ＤＣコンバータに組み込まれた過電流保護機能の自己診断が最先に実施される。
　過電流保護機能の自己診断結果がＯＫである場合、時刻ｔ１２では、ゲート駆動信号ＦＥＴＧのスイッチング制御が開始される。従って、絶縁型ＤＣ／ＤＣコンバータで生成される電源電圧ＶＣＣ２が上昇していく。
　時刻ｔ１３において、電源電圧ＶＣＣ２が低電圧解除閾値ＶＵＶＬＯ２Ｈを上回ると、レディー信号ＲＤＹがローレベルからハイレベル（＝ＲＤＹピンがハイインピーダンスとされた状態）に立ち上げられる。なお、レディー信号ＲＤＹは、時刻ｔ１３から所定時間が経過した時刻ｔ１４において、ハイレベルからローレベルに立ち下げられてもよい。
　また、時刻ｔ１３では、レディー信号ＲＤＹの立ち上がりをトリガとして、自己診断実行信号ＢＩＳＴ（ＵＶ１／ＯＶ１／ＵＶ２／ＯＶ２／ＳＣＤ）がローレベルからハイレベルに立ち上げられる。これにより、複数の診断対象のうち、低電圧保護機能、過電圧保護機能及び短絡保護機能それぞれの自己診断が実行される。
　特に、ドライバチップ４２０では、コントローラチップ４１０から伝達される自己診断指令Ｂ＿ＣＭＤに応じて自己診断実行信号ＢＩＳＴ（ＵＶ２／ＯＶ２／ＳＣＤ）がハイレベルに立ち上げられる（詳細は後述）。この自己診断指令Ｂ＿ＣＭＤは、先に説明した過電流保護機能の自己診断結果がＯＫでない限り、コントローラチップ４１０から送信されないものとしてもよい。
　また、信号伝達装置４００では、ドライバチップ４２０からコントローラチップ４１０への信号伝達経路も診断対象とされる。
　なお、自己診断動作中には、入力パルス信号ＩＮＡ及びＩＮＢ、並びに、イネーブル信号ＥＮＡが無効とされてもよい。すなわち、自己診断動作中には、出力パルス信号ＯＵＴがローレベルに固定され、パワートランジスタがオフ状態に維持されるとよい。
　また、自己診断動作中には、自己診断オン信号ＢＩＳＴＯＮ（延いては自己診断出力信号ＢＩＳＴＯＵＴ）も無効にされるとよい。例えば、自己診断動作中には、自己診断オン信号ＢＩＳＴＯＮがマスクされるとよい。このようなマスク処理によれば、自己診断動作中に自己診断オン信号ＢＩＳＴＯＮがハイレベルに立ち上げられても、自己診断出力信号ＢＩＳＴＯＵＴがローレベルに固定されたままとなる。
　また、自己診断動作中には、レディー信号ＲＤＹ及びフォールト信号ＦＬＴがいずれも固定されることなく信号伝達装置４００の内部状態に応じた論理レベルとされてもよい。これにより、自己診断動作が実行中であるか否かを信号伝達装置４００の外部から確認することが可能となる。
　過電流保護機能以外の自己診断動作が開始されてから所定時間が経過すると、時刻ｔ１５において、これまでに得られた自己診断結果が格納される。これにより、上記一連の自己診断動作が終了される。
　その後、自己診断オン信号ＢＩＳＴＯＮが任意のタイミングでハイレベルに立ち上げられると、その時点における自己診断結果がラッチされ、自己診断出力信号ＢＩＳＴＯＵＴとして出力される。このとき、自己診断結果がＮＧであればＢＩＳＴＯＵＴ＝Ｌとなり、自己診断結果がＯＫであればＢＩＳＴＯＵＴ＝ＨｉＺとなる。自己診断出力信号ＢＩＳＴＯＵＴの信号ラッチは、レディー信号ＲＤＹの立下りエッジでリセットされてもよい。
　このように、本図の自己診断シーケンスでは、絶縁型ＤＣ／ＤＣコンバータ（特に過電流保護機能）の自己診断が最先に行われる。そして、過電流保護機能の診断結果がＯＫであれば、絶縁型ＤＣ／ＤＣコンバータの起動が許可されて、過電流保護機能以外（低電圧保護機能、過電圧保護機能、短絡保護機能、及び、ドライバチップ４２０からコントローラチップ４１０への信号伝達経路）の自己診断が順次実施される。
＜信号伝達装置（第１実施形態）＞
　図１３は、信号伝達装置４００の第１実施形態（＝後出の第２実施形態と対比される比較例に相当）を示す図である。本実施形態の信号伝達装置４００は、絶縁信号伝達回路５００と、自己診断回路６００と、を備える。
　絶縁信号伝達回路５００は、トランスチップ４３０に集積化されたトランス４３１及び４３２を介して、一次回路系４００ｐと二次回路系４００ｓとの間を絶縁しつつ、一次回路系４００ｐから二次回路系４００ｓに駆動パルス信号ＰＷＭ（本図では送信パルス信号Ｓｒ１及びＳｆ１、並びに、受信パルス信号Ｓｒ２及びＳｆ２として描写）を伝達する。本図に即して述べると、絶縁信号伝達回路５００は、一次回路系４００ｐの入力パルス信号ＩＮを、二次回路系４００ｓの出力パルス信号ＯＵＴとして伝達する。
　例えば、絶縁信号伝達回路５００は、先出のトランス４３１及び４３２に加えて、パルス送信回路５０１と、パルス受信回路５０２と、バッファ５０３及び５０４と、を含む。
　パルス送信回路５０１は、入力パルス信号ＩＮの論理レベルに応じて送信パルス信号Ｓｒ１及びＳｆ１の一方をパルス駆動する。例えば、パルス送信回路５０１は、入力パルス信号ＩＮがハイレベルである旨を通知するときに、トランス４３１の一次巻線に印加される送信パルス信号Ｓｒ１のパルス駆動（単発または複数発の送信パルス出力）を行う。一方、パルス送信回路５０１は、入力パルス信号ＩＮがローレベルである旨を通知するときに、トランス４３２の一次巻線に印加される送信パルス信号Ｓｆ１のパルス駆動を行う。
　例えば、パルス送信回路５０１は、送信パルス信号Ｓｒ１及びＳｆ１それぞれのパルス駆動時において、１０ＭＨｚで７発のパルスを生成するものとする。
　なお、パルス送信回路５０１は、先出のロジック回路４１１に含まれる機能ブロックの一つであってもよい。すなわち、パルス送信回路５０１は、一次回路系４００ｐのコントローラチップ４１０に集積化されてもよい。
　また、パルス送信回路５０１は、入力パルス信号ＩＮと出力パルス信号ＯＵＴ（延いてはスイッチ状態信号ＯＳＦＢ）の論理レベルが不一致であるときに、送信パルス信号Ｓｒ１及びＳｆ１を適宜生成して入力パルス信号ＩＮの論理レベルをパルス受信回路５０２に再通知する機能も備えている。
　例えば、入力パルス信号ＩＮがハイレベルであるにも関わらず、スイッチ状態信号ＯＳＦＢがローレベル（＝出力パルス信号ＯＵＴがローレベルであることを示す論理レベル）である場合を考える。この場合、パルス送信回路５０１は、出力パルス信号ＯＵＴをハイレベルとするために送信パルス信号Ｓｒ１（＝入力パルス信号ＩＮがハイレベルである旨を通知する信号）を自ら生成する。
　逆に、入力パルス信号ＩＮがローレベルであるにも関わらず、スイッチ状態信号ＯＳＦＢがハイレベル（＝出力パルス信号ＯＵＴがハイレベルであることを示す論理レベル）である場合を考える。この場合、パルス送信回路５０１は、出力パルス信号ＯＵＴをローレベルとするために送信パルス信号Ｓｆ１（＝入力パルス信号ＩＮがローレベルである旨を通知する信号）を自ら生成する。
　パルス受信回路５０２は、トランス４３１及び４３２からそれぞれバッファ５０３及び５０４を介して入力される受信パルス信号Ｓｒ２及びＳｆ２に応じて、出力パルス信号ＯＵＴを生成する。例えば、パルス受信回路５０２は、送信パルス信号Ｓｒ１のパルス駆動を受けてトランス４３１の二次巻線に現れる受信パルス信号Ｓｒ２の誘起パルスを検出したときに、出力パルス信号ＯＵＴをハイレベルに立ち上げる。一方、パルス受信回路５０２は、送信パルス信号Ｓｆ１のパルス駆動を受けてトランス４３２の二次巻線に現れる受信パルス信号Ｓｆ２の誘起パルスを検出したときに、出力パルス信号ＯＵＴをローレベルに立ち下げる。すなわち、出力パルス信号ＯＵＴの論理レベルは、入力パルス信号ＩＮの論理レベルに応じて切り替わる。
　なお、パルス受信回路５０２は、先出のロジック回路４２１に含まれる機能ブロックの一つであってもよい。すなわち、パルス受信回路５０２は、二次回路系４００ｓのドライバチップ４２０に集積化されてもよい。
　トランス４３１は、一次巻線に入力される送信パルス信号Ｓｒ１に応じて、二次巻線から受信パルス信号Ｓｒ２を出力する。一方、トランス４３２は、一次巻線に入力される送信パルス信号Ｓｆ１に応じて、二次巻線から受信パルス信号Ｓｆ２を出力する。
　なお、上記のトランス４３１及び４３２は、いずれもトランスチップ４３０に集積化されている。トランスチップ４３０は、トランス４３１及び４３２を用いてコントローラチップ４１０とドライバチップ４２０との間を絶縁しつつ、パルス送信回路５０１から入力される送信パルス信号Ｓｒ１及びＳｆ１をそれぞれ受信パルス信号Ｓｒ２及びＳｆ２としてパルス受信回路５０２に出力する。
　このように、絶縁間通信に用いられるスパイラルコイルの特性上、入力パルス信号ＩＮは、２本の送信パルス信号Ｓｒ１及びＳｆ１（＝ライズ信号及びフォール信号に相当）に分離された後、２系統のトランス４３１及び４３２を介して一次回路系４００ｐから二次回路系４００ｓに伝達される。
　なお、本図では明示していないが、トランス４３１及び４３２それぞれの後段には、コモンモードノイズによる誤動作を抑制するための手段として、ノイズマスク回路が組み込まれていてもよい。
　自己診断回路６００は、信号伝達装置４００の各部が正しく機能しているか否かを診断する。自己診断回路６００は、コントローラチップ４１０とドライバチップ４２０の双方に設けられている。特に、自己診断回路６００は、一次回路系４００ｐから二次回路系４００ｓに自己診断指令Ｂ＿ＣＭＤ（＝二次回路系４００ｓにおける自己診断動作の開始を指示する指令）を伝達するための手段として絶縁信号伝達回路５００の一部を共用する。本図に即して述べると、自己診断回路６００は、自己診断指令Ｂ＿ＣＭＤの伝達用トランスとしてトランス４３２（＝ゲートオフ指令Ｇ＿ＯＦＦの伝達用トランス）を共用する。
　このような構成を採用すれば、専用の信号伝達経路（別途のトランス）を用意する必要がないので、トランスチップ４３０（延いては信号伝達装置４００全体）の小型化を図ることが可能となる。
　ただし、トランス４３２が共用される場合、ドライバチップ４２０では、トランス４３２を介して伝達される受信パルス信号Ｓｆ２がパワートランジスタのゲートオフ指令Ｇ＿ＯＦＦであるのか自己診断指令Ｂ＿ＣＭＤであるのかを判別できなければならない。そこで、自己診断回路６００は、トランス４３２を通常時（＝ゲートオフ指令Ｇ＿ＯＦＦの伝達時）とは異なるパルス周期で駆動することにより自己診断指令Ｂ＿ＣＭＤを伝達する。
　例えば、絶縁信号伝達回路５００は、トランス４３２を介して通常のゲートオフ指令Ｇ＿ＯＦＦを伝達するときに、入力パルス信号ＩＮの立下りエッジをトリガとして、送信パルス信号Ｓｆ１（延いてはトランス４３２を介して伝達される受信パルス信号Ｓｆ２）に１０ＭＨｚ（パルス周期Ｔ０＝０．１μｓ）で７発のパルスを生成する。
　一方、自己診断回路６００は、トランス４３２を介して自己診断指令Ｂ＿ＣＭＤを伝達するときに、送信パルス信号Ｓｆ１（延いてはトランス４３２を介して伝達される受信パルス信号Ｓｆ２）に１ＭＨｚ（パルス周期Ｔ１＝１μｓ）で周期的にパルスを生成する。なお、自己診断指令Ｂ＿ＣＭＤの伝達時に生成される周期的なパルスは、１発ずつ生成されてもよいし、一連のパルス群（例えば１０ＭＨｚで生成される７発のパルス群）として生成されてもよい。
　このようなパルス駆動により、トランス４３２を介して伝達される受信パルス信号Ｓｆ２がパワートランジスタのゲートオフ指令Ｇ＿ＯＦＦであるのか、自己診断指令Ｂ＿ＣＭＤであるのかが判別され得る。
　本図に即して述べると、本実施形態の自己診断回路６００は、例えば、エッジ検出回路６１０と、パルス送信回路６２０と、パルス受信回路６３０と、を含む。
　エッジ検出回路６１０は、レディー信号ＲＤＹの立上りエッジを検出し、その検出結果をパルス送信回路６２０に出力する。
　パルス送信回路６２０は、エッジ検出回路６１０でレディー信号ＲＤＹの立上りエッジが検出されたときに、トランス４３２の一次巻線に印加される送信パルス信号Ｓｆ１を通常時（＝ゲートオフ指令Ｇ＿ＯＦＦの伝達時）とは異なるパルス周期で駆動する。このようなパルス駆動により、二次回路系４００ｓに自己診断指令Ｂ＿ＣＭＤが伝達される。
　パルス受信回路６３０は、トランス４３２を介して伝達された受信パルス信号Ｓｆ２が自己診断指令Ｂ＿ＣＭＤであるか否かを判別し、自己診断イネーブル信号Ｂ＿ＥＮを生成する。なお、自己診断イネーブル信号Ｂ＿ＥＮは、先出の自己診断実行信号ＢＩＳＴ（ＵＶ２／ＯＶ２／ＳＣＤ）として理解され得る。本図に即して述べると、パルス受信回路６３０は、信号間隔判定回路６３１及び６３２と、インバータ６３３と、ＡＮＤゲート６３４と、カウンタ６３５と、ラッチ６３６と、を含む。
　信号間隔判定回路６３１は、所定のパルス周期Ｔ１で受信パルス信号Ｓｆ２に生成されるパルス群の信号間隔Ｔ２（＝受信パルス信号Ｓｆ２がパルス駆動されることなくローレベルに維持される期間）が上限時間ＴＨ（例えばＴＨ＝２．３μｓ）よりも短いことを確認するための内部信号Ｓ１を出力する。なお、内部信号Ｓ１は、例えば、受信パルス信号Ｓｆ２のパルス生成タイミングでハイレベルとなった後、次のパルスが生成されないまま上限時間ＴＨが経過したときにローレベルとなる。つまり、内部信号Ｓ１は、Ｔ２＜ＴＨであるときにハイレベルに維持され、Ｔ２＞ＴＨであるときにローレベルに立ち下がる。
　信号間隔判定回路６３２は、受信パルス信号Ｓｆ２の信号間隔Ｔ２が下限時間ＴＬ（例えば、ＴＨ＝０．４５μｓ）よりも長いことを確認するための内部信号Ｓ２を出力する。なお、内部信号Ｓ２は、例えば、受信パルス信号Ｓｆ２のパルス生成タイミングでローレベルとなった後、次のパルスが生成されないまま下限時間ＴＬが経過したときにハイレベルとなる。つまり、内部信号Ｓ２は、Ｔ２＜ＴＬであるときにローレベルに維持され、Ｔ２＞ＴＬであるときにハイレベルに立ち上がる。言い換えると、Ｔ２＞ＴＬであるときには、内部信号Ｓ２がパルス周期Ｔ１でパルス駆動される。
　インバータ６３３は、受信パルス信号Ｓｒ２（＝ゲートオン指令Ｇ＿ＯＮに相当）の論理レベルを反転させて内部信号Ｓ３を生成する。従って、内部信号Ｓ３は、受信パルス信号Ｓｒ２がハイレベルであるときにローレベルとなり、受信パルス信号Ｓｒ２がローレベルであるときにハイレベルとなる。
　ＡＮＤゲート６３４は、内部信号Ｓ１及びＳ３の論理積演算を行うことにより内部信号Ｓ４を生成する。従って、内部信号Ｓ４は、内部信号Ｓ１及びＳ３の少なくとも一方がローレベルであるときにローレベルとなり、内部信号Ｓ１及びＳ３の双方がハイレベルであるときにハイレベルとなる。すなわち、内部信号Ｓ４は、受信パルス信号Ｓｆ２のパルス周期Ｔが上限時間ＴＨよりも長いとき、または、受信パルス信号Ｓｒ２にパルスが生成されたときにローレベルとなる。
　カウンタ６３５は、内部信号Ｓ２のパルス数をカウントすることにより内部信号Ｓ４を生成する。例えば、カウンタ６３５は、内部信号Ｓ２のパルス数が所定の閾値（例えば３発）に達したときに、内部信号Ｓ５をハイレベルに立ち上げる。なお、カウンタ６３５のカウント値（＝内部信号Ｓ２のパルス数）は、内部信号Ｓ４がローレベルに立ち下げられたときにゼロ値にリセットされる。
　ラッチ６３６は、内部信号Ｓ５の入力を受けて自己診断イネーブル信号Ｂ＿ＥＮを生成する。例えば、ラッチ６３６は、内部信号Ｓ５の立上りタイミングから所定の期間Ｔｘに亘って自己診断イネーブル信号Ｂ＿ＥＮをハイレベル（＝イネーブル時の論理レベル）に保持するとよい。また、ラッチ６３６は、上記した期間Ｔｘの経過後に自己診断イネーブル信号Ｂ＿ＥＮをローレベル（＝ディセーブル時の論理レベル）に復帰させるとよい。このような構成とすることにより、自己診断解除信号を要することなく、自己診断イネーブル信号Ｂ＿ＥＮのハイレベル期間にのみドライバチップ４２０の自己診断が実施される。
　本構成例のパルス受信回路６３０によれば、パルス周期Ｔ１で受信パルス信号Ｓｆ２に生成されるパルス群の信号間隔Ｔ２が所定の範囲（ＴＬ＜Ｔ２＜ＴＨ）に収まっており、かつ、同パルス群が複数の周期（例えば３周期以上）に亘って連続で検出されたときに、受信パルス信号Ｓｆ２が自己診断指令Ｂ＿ＣＭＤであると判別される。その結果、自己診断イネーブル信号Ｂ＿ＥＮがハイレベルに立ち上げられる。なお、３発のパルスで自己診断指令Ｂ＿ＣＭＤが判別される場合であっても、７発のパルスが生成されることにより、パルス抜け対策として冗長性を持たせることができる。
　また、自己診断指令Ｂ＿ＣＭＤの伝達時には、パワートランジスタのゲートオフ時と同じく、送信パルス信号Ｓｆ１がパルス駆動される。従って、絶縁信号伝達回路５００のパルス受信回路５０２により出力パルス信号ＯＵＴがローレベルに立ち下げられて、パワートランジスタがオフ状態となる。そのため、信号伝達装置４００の自己診断中にモータ４が誤動作しない。
　また、パルス周期の違いからゲートオフ指令Ｇ＿ＯＦＦと自己診断指令Ｂ＿ＣＭＤを判別する手法であれば、パルス数の違いから両指令を判別する手法と比べて誤判別を生じにくくなる。
　なお、信号伝達装置４００の通常動作では、入力パルス信号ＩＮのハイレベルとローレベルが繰り返される場合がある。ここで、入力パルス信号ＩＮの論理レベルが切り替えられる周期と、自己診断回路６００のパルス送信回路６２０で生成される送信パルス信号Ｓｆ１のパルス周期（例えば１μｓ）が互いに近い場合には、入力パルス信号ＩＮの立下りエッジ毎に生じる受信パルス信号Ｓｆ２の信号間隔Ｔ２があたかも先述の所定範囲（ＴＬ＜Ｔ２＜ＴＨ）に収まっているように見えてしまい、自己診断指令Ｂ＿ＣＭＤの誤判別を生じるおそれがある。そこで、パルス受信回路６３０のカウンタ６３５は、本構成例のように送信パルス信号Ｓｒ１（延いては受信パルス信号Ｓｒ２）のパルス生成毎にリセットされることが望ましい。
　図１４は、自己診断指令Ｂ＿ＣＭＤの伝達動作を示す図である。本図では、上から順番に、受信パルス信号Ｓｆ２、内部信号Ｓ１、Ｓ２及びＳ５、並びに、自己診断イネーブル信号Ｂ＿ＥＮが描写されている。
　本図で示されるように、受信パルス信号Ｓｆ２の信号間隔Ｔ２が所定範囲（ＴＬ＜Ｔ２＜ＴＨ）に収まっている場合を考える。この場合には、内部信号Ｓ１がハイレベルに維持された状態で、内部信号Ｓ２に連続パルスが生成される。このとき、カウンタ６３５は、リセットされることなく内部信号Ｓ２のパルス数をカウントし続けて、そのカウント値が所定の閾値（本図では３発）に達した時点で内部信号Ｓ５をハイレベルに立ち上げる。その結果、自己診断イネーブル信号Ｂ＿ＥＮがハイレベルとなり、期間Ｔｘに亘ってドライバチップ４２０の自己診断動作が実施される。なお、受信パルス信号Ｓｆ２のパルス生成停止後、上限時間ＴＨが経過した時点で、内部信号Ｓ１がローレベルに立ち下がり、カウンタ６３５がリセットされるので、内部信号Ｓ５もローレベルに立ち下がる。
　一方、受信パルス信号Ｓｆ２の信号間隔Ｔ２が下限時間ＴＬよりも短い場合を考える。この場合には、内部信号Ｓ２がハイレベルに立ち上がらない（パルス生成が行われない）ので、カウンタ６３５のカウント値が所定の閾値に達しない。その結果、自己診断イネーブル信号Ｂ＿ＥＮがローレベルに維持される。従って、ドライバチップ４２０の自己診断動作が実施されることはない。
　また、受信パルス信号Ｓｆ２の信号間隔Ｔ２が上限時間ＴＨよりも長い場合を考える。この場合には、受信パルス信号Ｓｆ２のパルス生成毎に内部信号Ｓ２がハイレベルに立ち上がり、カウンタ６３５のカウント値が一つインクリメントされる。ただし、次のパルス生成タイミングが到来するまでに上限時間ＴＨが経過すると、内部信号Ｓ１がローレベルに立ち下がる。そのため、カウンタ６３５がリセットされるので、内部信号Ｓ５がハイレベルに立ち上がらない。その結果、自己診断イネーブル信号Ｂ＿ＥＮがローレベルに維持される。従って、ドライバチップ４２０の自己診断動作が実施されることはない。
＜意図しない自己診断指令の発生に関する考察＞
　ところで、信号伝達装置４００の通常動作中に自己診断指令Ｂ＿ＣＭＤが誤検出されると、何ら異常が発生していないにも関わらず、装置外部に異常検知が通知されてしまう。
　例えば、第１実施形態の信号伝達装置４００では、入力パルス信号ＩＮ又は出力パルス信号ＯＵＴへのノイズ重畳などに起因して、意図しない自己診断指令Ｂ＿ＣＭＤが生じ得る。以下、図面を参照しながら、自己診断回路６００の誤動作条件について考察する。
　図１５は、自己診断回路６００の第１誤動作条件を示す図である。本図では、上から順番に、入力パルス信号ＩＮ、オン信号Ｓｏｎ及びオフ信号Ｓｏｆｆが描写されている。なお、オン信号Ｓｏｎ及びオフ信号Ｓｏｆｆは、それぞれ、コモンモードノイズを除去するためのフィルタ処理が施された受信パルス信号Ｓｒ２及びＳｆ２として理解され得る。
　図中の破線枠で示されているように、入力パルス信号ＩＮは、ノイズ重畳などによりパルス周期Ｔ１（例えば１μｓ）でチャタリングし得る。このとき、入力パルス信号ＩＮのハイレベル期間がフィルタ時間（例えば６０ｎｓ）以下である場合には、入力パルス信号ＩＮの立下りエッジをトリガとしてオフ信号Ｓｏｆｆだけがパルス駆動され得る。
　このとき、パルス周期Ｔ１でオフ信号Ｓｏｆｆに生成されるパルス群の信号間隔Ｔ２が自己診断指令Ｂ＿ＣＭＤの判別条件（ＴＬ＜Ｔ２＜ＴＨ）を満たし得る。なお、オン信号Ｓｏｎがパルス駆動されないので、先出のカウンタ６２５（図１３を参照）はリセットされない。従って、上記したオフ信号Ｓｏｆｆのパルス駆動が３回繰り返されると、オフ信号Ｓｏｆｆが自己診断指令Ｂ＿ＣＭＤとして誤判別され得る。
　図１６は、自己診断回路６００の第２誤動作条件を示す図である。本図では、上から順に、入力パルス信号ＩＮ、出力パルス信号ＯＵＴ、スイッチ状態信号ＯＳＦＢ、オン信号Ｓｏｎ及びオフ信号Ｓｏｆｆが描写されている。なお、説明の便宜上、スイッチ状態信号ＯＳＦＢの遅延時間は表現されていない。
　入力パルス信号ＩＮがローレベルであるときには、本来、出力パルス信号ＯＵＴもローレベルとなるはずである。このとき、スイッチ状態信号ＯＳＦＢもローレベルとなる。ただし、図中の破線枠で示されているように、出力パルス信号ＯＵＴにノイズなどが重畳すると、スイッチ状態信号ＯＳＦＢが偶然にもパルス周期Ｔ１でハイレベルとローレベルを繰り返す状況に陥るおそれがある。
　本図に即して述べると、出力パルス信号ＯＵＴが上側閾値電圧ＶｏｓｆｂＨよりも高いときには、スイッチ状態信号ＯＳＦＢがハイレベルとなる。一方、出力パルス信号ＯＵＴが下側閾値電圧ＶｏｓｆｂＬ（＜ＶｏｓｆｂＨ）よりも低いときには、スイッチ状態信号ＯＳＦＢがローレベルとなる。
　上記の状況に陥ると、入力パルス信号ＩＮがローレベルであるにも関わらず、スイッチ状態信号ＯＳＦＢがハイレベルとなる期間が生じ得る。このような期間には、入力パルス信号ＩＮとスイッチ状態信号ＯＳＦＢの論理レベルを一致させるためにオフ信号Ｓｏｆｆがパルス駆動される。
　このとき、パルス周期Ｔ１でオフ信号Ｓｏｆｆに生成されるパルス群の信号間隔Ｔ２が自己診断指令Ｂ＿ＣＭＤの判別条件（ＴＬ＜Ｔ２＜ＴＨ）を満たし得る。なお、オン信号Ｓｏｎがパルス駆動されないので、先出のカウンタ６２５（図１３を参照）はリセットされない。従って、上記したオフ信号Ｓｏｆｆのパルス駆動が３回繰り返されると、オフ信号Ｓｏｆｆが自己診断指令Ｂ＿ＣＭＤとして誤判別され得る。
　以下では、上記の考察に鑑み、意図しない自己診断動作の開始を防止することのできる第２実施形態が提案される。
＜信号伝達装置（第２実施形態）＞
　図１７は、信号伝達装置４００の第２実施形態を示す図である。本実施形態の信号伝達装置４００は、先出の第１実施形態（図１３）を基本としつつ、意図しない自己診断動作の開始を防止するための措置が講じられている。
　信号伝達装置４００は、先述の通り、コントローラチップ４１０と、ドライバチップ４２０と、トランスチップ４３０と、を備える。
　コントローラチップ４１０には、入力パルス信号ＩＮが入力される。ドライバチップ４２０は、コントローラチップ４１０との間で絶縁通信を行うことにより、入力パルス信号ＩＮに応じた出力パルス信号ＯＵＴを生成してパワートランジスタ（＝スイッチ素子に相当）を駆動する。トランスチップ４３０は、コントローラチップ４１０とドライバチップ４２０との間で絶縁通信経路を形成する。
　本図に即して述べると、信号伝達装置４００は、コントローラチップ４１０の構成要素として、ロジック回路４１１を含む。また、信号伝達装置４００は、ドライバチップ４２０の構成要素として、ロジック回路４２１と、ドライバ４２９と、自己診断回路６００とを含む。さらに、信号伝達装置４００は、トランスチップ４３０の構成要素として、トランス４３１及び４３２を含む。もちろん、信号伝達装置４００は、その他の構成要素（図１０を参照）を備えてもよい。
　ロジック回路４１１は、コントローラ４１１ａと、パルス生成回路４１１ｂ、４１１ｃ及び４１１ｄと、オシレータ４１１ｅと、マルチプレクサ４１１ｆと、バッファ４１１ｇ及び４１１ｈと、を含む。
　コントローラ４１１ａは、入力パルス信号ＩＮの立上りエッジ及び立上りエッジをそれぞれトリガとしてパルス生成回路４１１ｂを駆動する。また、コントローラ４１１ａは、入力パルス信号ＩＮ及びスイッチ状態信号ＯＳＦＢそれぞれの論理レベルが不一致であるときにもパルス生成回路４１１ｂを駆動する。
　パルス生成回路４１１ｂは、コントローラ４１１ａからの指示を受けて、例えば１０ＭＨｚ（パルス周期Ｔ１１＝０．１μｓ）の第１パルス信号ＣＫ１を生成する。なお、第１パルス信号ＣＫ１は、パワートランジスタのゲートオン指令Ｇ＿ＯＮ及びゲートオフ指令Ｇ＿ＯＦＦ、すなわち、オン信号Ｓｏｎ及びオフ信号Ｓｏｆｆの伝達時に利用される。
　パルス生成回路４１１ｃは、例えば１ＭＨｚ（パルス周期Ｔ１２＝１μｓ）の第２パルス信号ＣＫ２を生成する。なお、第２パルス信号ＣＫ２は、自己診断指令Ｂ＿ＣＭＤの伝達時に利用される（詳細については後述）。
　パルス生成回路４１１ｄは、コントローラ４１１ａからの指示を受けて、例えば２００ｋＨｚ（パルス周期Ｔ１３＝５μｓ）の第３パルス信号ＣＫ３を生成する。なお、第３パルス信号ＣＫ３は、動作状態通知ＳＴの伝達時に利用される。
　動作状態通知ＳＴは、コントローラチップ４１０の起動が完了していることをドライバチップ４２０に知らせるための通知信号である。例えば、動作状態通知ＳＴは、（１）コントローラチップ４１０のＵＶＬＯ検出が解除状態であり、（２）自己診断中（ＯＣは除く）又は自己診断済であり、（３）自己診断指令Ｂ＿ＣＭＤが非送信状態であり、（４）入力パルス信号ＩＮに応じたゲートオン指令Ｇ＿ＯＮ及びゲートオフ指令Ｇ＿ＯＦＦの非伝達状態であり、かつ、（５）入力パルス信号ＩＮとスイッチ状態信号ＯＳＦＢの不一致検出に応じたゲートオン指令Ｇ＿ＯＮ及びゲートオフ指令Ｇ＿ＯＦＦの非伝達状態であるときに送信されてもよい。
　なお、上記（１）及び（２）の送信条件により、コントローラチップ４１０が起動してからドライバチップ４２０が起動するまで、動作状態通知ＳＴが発出されることはない。また、上記（３）～（５）の送信条件は、ゲートオフ指令Ｇ＿ＯＦＦ、自己診断指令Ｂ＿ＣＭＤ及び動作状態通知ＳＴをそれぞれ伝達する手段として、トランス４３２（＝オフ信号Ｓｏｆｆの伝達用トランス）を共用するための必要条件に相当する。
　オシレータ４１１ｅは、例えば２００ｋＨｚの基準クロック信号ＣＫ０を生成してパルス生成回路４１１ｄに出力する。
　マルチプレクサ４１１ｆは、第１パルス信号ＣＫ１、第２パルス信号ＣＫ２及び第３パルス信号ＣＫ３のいずれかをバッファ４１１ｇ又は４１１ｈに出力する。
　例えば、マルチプレクサ４１１ｆは、パワートランジスタのゲートオン指令Ｇ＿ＯＮを伝達するときに第１パルス信号ＣＫ１をバッファ４１１ｇに出力してトランス４３１を駆動する。一方、マルチプレクサ４１１ｆは、パワートランジスタのゲートオフ指令Ｇ＿ＯＦＦを伝達するときに第１パルス信号ＣＫ１をバッファ４１１ｈに出力してトランス４３２を駆動する。
　すなわち、コントローラチップ４１０は、トランス４３１（＝第１絶縁素子に相当）を介して入力パルス信号ＩＮがハイレベル（＝パワートランジスタをオン状態とするための論理レベル）である旨をドライバチップ４２０に通知する。また、コントローラチップ４１０は、トランス４３２（＝第２絶縁素子に相当）を介して入力パルス信号ＩＮがローレベル（＝パワートランジスタをオフ状態とするための論理レベル）である旨をドライバチップ４２０に通知する。
　また、マルチプレクサ４１１ｆは、自己診断指令Ｂ＿ＣＭＤを伝達するときに第２パルス信号ＣＫ２をバッファ４１１ｈに出力してトランス４３２を駆動する。また、マルチプレクサ４１１ｆは、動作状態通知ＳＴを伝達するときに第３パルス信号ＣＫ３をバッファ４１１ｈに出力してトランス４３２を駆動する。
　バッファ４１１ｇは、マルチプレクサ４１１ｆの出力信号（＝第１パルス信号ＣＫ１）を送信パルス信号Ｓｒ１としてトランス４３１に出力する。
　バッファ４１１ｈは、マルチプレクサ４１１ｆの出力信号（＝第１パルス信号ＣＫ１、第２パルス信号ＣＫ２、及び、第３パルス信号ＣＫ３のいずれか）を送信パルス信号Ｓｆ１としてトランス４３１に出力する。
　このように、コントローラチップ４１０は、パワートランジスタのゲートオフ指令Ｇ＿ＯＦＦを伝達するときにパルス周期Ｔ１１（例えば１０ＭＨｚ）でトランス４３２を駆動する。また、コントローラチップ４１０は、自己診断指令Ｂ＿ＣＭＤを伝達するときにパルス周期Ｔ１２（例えば１ＭＨｚ）でトランス４３２を駆動する。さらに、コントローラチップ４１０は、自身の動作状態通知ＳＴを伝達するときにパルス周期Ｔ１３（例えば２００ｋＨｚ）でトランス４３２を駆動する。
　トランス４３１及び４３２は、それぞれ、コントローラチップ４１０とドライバチップ４２０との間を絶縁しつつ、送信パルス信号Ｓｒ１及びＳｆ１を受信パルス信号Ｓｒ２及びＳｆ２として伝達する。
　ロジック回路４２１は、受信パルス信号Ｓｒ２及びＳｆ２を受信してオン信号Ｓｏｎ及びオフ信号Ｓｏｆｆを生成する。本図に即して述べると、ロジック回路４２１は、レシーバ４２１ａ及び４２１ｂと、ＮＯＲゲート４２１ｃ及び４２１ｄと、インバータ４２１ｅと、を含む。
　レシーバ４２１ａは、受信パルス信号Ｓｒ２から受信パルス信号Ｓａとマスク信号ＭＳＫａを生成する。マスク信号ＭＳＫａは、例えば、受信パルス信号Ｓａよりも広いパルス幅を持つように生成されてもよい。
　レシーバ４２１ｂは、受信パルス信号Ｓｆ２から受信パルス信号Ｓｂとマスク信号ＭＳＫｂを生成する。マスク信号ＭＳＫｂは、例えば、受信パルス信号Ｓｂよりも広いパルス幅を持つように生成されてもよい。
　ＮＯＲゲート４２１ｃは、受信パルス信号Ｓａとマスク信号ＭＳＫｂとの否定論理和演算によりオン信号Ｓｏｎを生成する。なお、オン信号Ｓｏｎは、受信パルス信号Ｓａとマスク信号ＭＳＫｂの少なくとも一方がハイレベルであるときにローレベルとなる。一方、オン信号Ｓｏｎは、受信パルス信号Ｓａとマスク信号ＭＳＫｂの双方がローレベルであるときにハイレベルとなる。
　ＮＯＲゲート４２１ｄは、受信パルス信号Ｓｂとマスク信号ＭＳＫａとの否定論理和演算によりオフ信号Ｓｏｆｆを生成する。なお、オフ信号Ｓｏｆｆは、受信パルス信号Ｓｂとマスク信号ＭＳＫａの少なくとも一方がハイレベルであるときにローレベルとなる。一方、オフ信号Ｓｏｆｆは、受信パルス信号Ｓｂとマスク信号ＭＳＫａの双方がローレベルであるときにハイレベルとなる。
　なお、ＮＯＲゲート４２１ｃ及び４２１ｄは、受信パルス信号Ｓａ及びＳｂにそれぞれ重畳するコモンモードノイズを除去するためのノイズキャンセラとして機能する。
　インバータ４２１ｅは、マスク信号ＭＳＫａの論理レベルを反転させることにより内部信号ＳＧを生成する。従って、内部信号ＳＧは、マスク信号ＭＳＫａがハイレベルであるときにローレベルとなる。一方、内部信号ＳＧは、マスク信号ＭＳＫａがローレベルであるときにハイレベルとなる。
　ドライバ４２９は、オン信号Ｓｏｎとオフ信号Ｓｏｆｆに応じて出力パルス信号ＯＵＴを生成する。ドライバ４２９は、例えば、オン信号Ｓｏｎのパルス駆動を受けて出力パルス信号ＯＵＴをハイレベル（＝パワートランジスタをオン状態とするための論理レベル）に立ち上げる。一方、ドライバ４２９は、例えば、オフ信号Ｓｏｆｆのパルス駆動を受けて出力パルス信号ＯＵＴをローレベル（＝パワートランジスタをオフ状態とするための論理レベル）に立ち下げる。
＜自己診断回路＞
　引き続き、図１７を参照して自己診断回路６００の構成及び動作が説明される。自己診断回路６００は、コントローラチップ４１０から伝達される自己診断指令Ｂ＿ＣＭＤに応じてドライバチップ４２０の各部が正しく機能しているか否かを診断する。
　特に、自己診断回路６００は、コントローラチップ４１０からドライバチップ４２０に自己診断指令Ｂ＿ＣＭＤ（＝自己診断回路６００の動作開始トリガ）を伝達する手段として、トランス４３２（＝オフ信号Ｓｏｆｆの伝達用トランス）を共用する。
　このような構成を採用すれば、専用の信号伝達経路（別途のトランス）を用意する必要がないので、トランスチップ４３０（延いては信号伝達装置４００全体）の小型化を図ることが可能となる。
　ただし、トランス４３２を共用する場合、ドライバチップ４２０では、トランス４３２を介して伝達される受信パルス信号Ｓｆ２がパワートランジスタのゲートオフ指令Ｇ＿ＯＦＦであるのか、自己診断指令Ｂ＿ＣＭＤであるのかを判別できなければならない。そこで、コントローラチップ４１０は、トランス４３２をゲートオフ指令Ｇ＿ＯＦＦの伝達時とは異なるパルス周期で駆動することにより自己診断指令Ｂ＿ＣＭＤを伝達する。
　例えば、コントローラチップ４１０は、トランス４３２を介して通常のゲートオフ指令Ｇ＿ＯＦＦを伝達する場合、入力パルス信号ＩＮの立下りエッジをトリガとして、送信パルス信号Ｓｆ１（延いてはトランス４３２を介して伝達される受信パルス信号Ｓｆ２）に１０ＭＨｚ（パルス周期Ｔ１１＝０．１μｓ）で７発のパルスを生成する。
　一方、コントローラチップ４１０は、トランス４３２を介して自己診断指令Ｂ＿ＣＭＤを伝達する場合、送信パルス信号Ｓｆ１（延いてはトランス４３２を介して伝達される受信パルス信号Ｓｆ２）に１ＭＨｚ（パルス周期Ｔ１２＝１μｓ）で周期的にパルスを生成する。なお、自己診断指令Ｂ＿ＣＭＤの伝達時に生成される周期的なパルスは、１発ずつ生成されてもよいし、或いは、一連のパルス群（例えば１０ＭＨｚで生成される複数発のパルス群）として生成されてもよい。
　このようなパルス駆動により、ドライバチップ４２０は、トランス４３２を介して伝達される受信パルス信号Ｓｆ２がパワートランジスタのゲートオフ指令Ｇ＿ＯＦＦであるのか、自己診断指令Ｂ＿ＣＭＤであるのかを判別することができる。
　本図に即して述べると、自己診断回路６００は、指令判別回路６４０と、判別制御回路６５０と、を含む。
　指令判別回路６４０は、受信パルス信号Ｓｆ２が自己診断指令Ｂ＿ＣＭＤであるか否かを判別する。指令判別回路６４０は、パルス幅拡張回路６４１と、信号間隔判定回路６４２及び６４３と、ＡＮＤゲート６４４と、カウンタ６４５と、ラッチ６４６と、を含む。
　パルス幅拡張回路６４１は、オフ信号Ｓｏｆｆのパルス幅を引き延ばして内部信号ＳＩＮを生成する。
　信号間隔判定回路６４２は、所定のパルス周期Ｔ１でオフ信号Ｓｏｆｆに生成されるパルス群の信号間隔Ｔ２（＝オフ信号Ｓｏｆｆがパルス駆動されることなくローレベルに維持される期間）が所定の上限時間ＴＨよりも短いことを確認するための内部信号ＳＢを生成する。なお、上限時間ＴＨは、例えば２．３μｓに設定されてもよい。
　本図に即して述べると、信号間隔判定回路６４２は、キャパシタＣ１と、電流源ＣＳ１と、トランジスタＮ１及びＮ２（例えばＮＭＯＳＦＥＴ）と、抵抗Ｒ１と、を含む。
　トランジスタＮ１のゲートは、内部信号ＳＩＮの印加端に接続されている。電流源ＣＳ１及び抵抗Ｒ１それぞれの第１端は、いずれも第１電位端（例えば内部電源端）に接続されている。電流源ＣＳ１の第２端と、キャパシタＣ１の第１端と、トランジスタＮ１のドレインと、トランジスタＮ２のゲートは、いずれも内部信号ＳＡの印加端に接続されている。抵抗Ｒ１の第２端とトランジスタＮ２のドレインは、いずれも内部信号ＳＢの印加端に接続されている。キャパシタＣ１の第２端とトランジスタＮ１及びＮ２それぞれのソースは、いずれも第２電位端（例えば接地端）に接続されている。
　内部信号ＳＩＮがハイレベルに立ち上がるとトランジスタＮ１がオン状態となる。このとき、キャパシタＣ１が放電されて内部信号ＳＡがローレベルに立ち下がる。従って、トランジスタＮ２がオフ状態となる。その結果、内部信号ＳＢがハイレベルに立ち上がる。
　その後、内部信号ＳＩＮがローレベルに立ち下がるとトランジスタＮ１がオフ状態となる。従って、内部信号ＳＡは、キャパシタＣ１の充電に伴い上昇する。そして、内部信号ＳＩＮに次のパルスが生成されないまま上限時間ＴＨが経過すると、内部信号ＳＡがトランジスタＮ２のオン閾値Ｖｔｈ（Ｎ２）に達する。その結果、トランジスタＮ２がオン状態となるので、内部信号ＳＢがローレベルに立ち下がる。
　すなわち、内部信号ＳＢは、Ｔ２＜ＴＨであるときにハイレベルに維持され、Ｔ２＞ＴＨであるときにローレベルに立ち下がる。
　信号間隔判定回路６４３は、所定のパルス周期Ｔ１でオフ信号Ｓｏｆｆに生成されるパルス群の信号間隔Ｔ２が所定の下限時間ＴＬよりも長いことを確認するための内部信号ＳＤを生成する。なお、下限時間ＴＬは、例えば０．４５μｓに設定されてもよい。
　本図に即して述べると、信号間隔判定回路６４３は、キャパシタＣ２と、電流源ＣＳ２と、トランジスタＮ３及びＮ４（例えばＮＭＯＳＦＥＴ）と、抵抗Ｒ２と、インバータＩＮＶ１と、を含む。
　トランジスタＮ３のゲートは、内部信号ＳＩＮの印加端に接続されている。電流源ＣＳ２及び抵抗Ｒ２それぞれの第１端は、いずれも第１電位端（例えば内部電源端）に接続されている。電流源ＣＳ２の第２端と、キャパシタＣ２の第１端と、トランジスタＮ３のドレインと、トランジスタＮ４のゲートは、いずれも内部信号ＳＣの印加端に接続されている。抵抗Ｒ２の第２端とトランジスタＮ４のドレインは、いずれもインバータＩＮＶ１の入力端に接続されている。インバータＩＮＶ１の出力端は、内部信号ＳＤの印加端に接続されている。キャパシタＣ２の第２端とトランジスタＮ３及びＮ４それぞれのソースは、いずれも第２電位端（例えば接地端）に接続されている。
　内部信号ＳＩＮがハイレベルに立ち上がるとトランジスタＮ３がオン状態となる。このとき、キャパシタＣ２が放電されて内部信号ＳＣがローレベルに立ち下がる。従って、トランジスタＮ４がオフ状態となる。その結果、内部信号ＳＤがローレベルに立ち下がる。
　その後、内部信号ＳＩＮがローレベルに立ち下がるとトランジスタＮ３がオフ状態となる。従って、内部信号ＳＣは、キャパシタＣ２の充電に伴い上昇する。そして、内部信号ＳＩＮに次のパルスが生成されないまま下限時間ＴＬが経過すると、内部信号ＳＣがトランジスタＮ４のオン閾値Ｖｔｈ（Ｎ４）に達する。その結果、トランジスタＮ４がオン状態となるので、内部信号ＳＤがハイレベルに立ち下がる。
　すなわち、内部信号ＳＤは、Ｔ２＜ＴＬであるときにローレベルに維持され、Ｔ２＞ＴＬであるときにハイレベルに立ち上がる。言い換えると、Ｔ２＞ＴＬであるときには、内部信号ＳＤがパルス周期Ｔ１でパルス駆動される。
　ＡＮＤゲート６４４は、内部信号ＳＢ、ＳＧ及びＳＳとＵＶＬＯ検出信号ＵＶ２の論理積演算を行うことにより内部信号ＳＨを生成する。内部信号ＳＨは、内部信号ＳＢ、ＳＧ及びＳＳとＵＶＬＯ検出信号ＵＶ２の少なくとも一つがローレベルであるときにローレベルとなる。一方、内部信号ＳＨは、内部信号ＳＢ、ＳＧ及びＳＳとＵＶＬＯ検出信号ＵＶ２がいずれもハイレベルであるときにハイレベルとなる。
　すなわち、内部信号ＳＨは、オフ信号Ｓｏｆｆの信号間隔Ｔ２が上限時間ＴＨよりも長いとき、マスク信号ＭＳＫａ（延いてはゲートオン指令Ｇ＿ＯＮに相当する受信パルス信号Ｓｒ２）にパルスが生成されたとき、ドライバチップ４２０でＵＶＬＯが検出されたとき、又は、判別制御回路６５０で自己診断指令Ｂ＿ＣＭＤの無効化条件（詳細は後述）が満たされたときに、ローレベルとなる。
　カウンタ６４５は、内部信号ＳＤのパルス数をカウントすることにより内部信号ＳＥを生成する。本図に即して述べると、カウンタ６４５は、ＤフリップフロップＦＦ１～ＦＦ３を含む。
　ＤフリップフロップＦＦ１～ＦＦ３それぞれのクロック端（＞）は、内部信号ＳＤの印加端に接続される。ＤフリップフロップＦＦ１～ＦＦ３それぞれのリセット端（〇）は、内部信号ＳＨの印加端に接続される。ＤフリップフロップＦＦ１のデータ端（Ｄ）は、ハイレベル電圧の印加端（例えば内部電源端）に接続される。ＤフリップフロップＦＦ１の出力端（Ｑ）は、ＤフリップフロップＦＦ２のデータ端（Ｄ）に接続される。ＤフリップフロップＦＦ２の出力端（Ｑ）は、ＤフリップフロップＦＦ３のデータ端（Ｄ）に接続される。ＤフリップフロップＦＦ３の出力端（Ｑ）は内部信号ＳＥの印加端に接続される。
　例えば、カウンタ６４５は、内部信号ＳＤのパルス数が所定の閾値（本図では３発）に達したときに、内部信号ＳＥをハイレベルに立ち上げる。なお、カウンタ６４５のカウント値（＝内部信号ＳＤのパルス数）は、内部信号ＳＨがローレベルに立ち下げられたときにゼロ値にリセットされる。
　ラッチ６４６は、内部信号ＳＥの入力を受け付けて自己診断イネーブル信号Ｂ＿ＥＮを生成する。より具体的に述べると、ラッチ６４６は、内部信号ＳＥの立上りタイミングから所定期間Ｔｘに亘って自己診断イネーブル信号Ｂ＿ＥＮをハイレベル（＝イネーブル時の論理レベル）に保持する。また、ラッチ６４６は、所定期間Ｔｘの経過後に自己診断イネーブル信号Ｂ＿ＥＮをローレベル（＝ディセーブル時の論理レベル）に復帰させる。このような構成とすることにより、コントローラチップ４１０から自己診断解除指令を受けずに済む。また、ラッチ６４６は、自己診断イネーブル信号Ｂ＿ＥＮをローレベルに復帰させると同時に自己診断完了信号Ｆをハイレベルに立ち上げる。
　本構成例の指令判別回路６４０において、パルス周期Ｔ１でオフ信号Ｓｏｆｆに生成されるパルス群の信号間隔Ｔ２が所定の範囲（ＴＬ＜Ｔ２＜ＴＨ）に収まっており、かつ、同パルス群が複数の周期（例えば３周期以上）に亘って連続で検出されたときには、受信パルス信号Ｓｆ２（延いてはオフ信号Ｓｏｆｆ）が自己診断指令Ｂ＿ＣＭＤであると判別される。その結果、自己診断イネーブル信号Ｂ＿ＥＮがハイレベルに立ち上げられる。
　また、自己診断指令Ｂ＿ＣＭＤの伝達時には、ゲートオフ指令Ｇ＿ＯＦＦの伝達時と同じく、受信パルス信号Ｓｆ２がパルス駆動される。従って、ロジック回路４２１及びドライバ４２９は、出力パルス信号ＯＵＴをローレベルに立ち下げる。従って、信号伝達装置４００の自己診断中にパワートランジスタが誤ってオン状態とならない。
　また、パルス周期の違いからゲートオフ指令Ｇ＿ＯＦＦと自己診断指令Ｂ＿ＣＭＤを判別する手法であれば、パルス数の違いから両指令を判別する手法と比べて誤判別を生じにくくなる。これらの利点については、基本的に第１実施形態（図１３）と同様である。
　判別制御回路６５０は、自己診断指令Ｂ＿ＣＭＤの無効化条件が満たされているか否かに応じて内部信号ＳＳの論理レベルを切り替える。本図に即して述べると、判別制御回路６５０は、ＯＲゲート６５１と、パルス幅拡張回路６５２と、ＯＲゲート６５３と、動作状態判定回路６５４と、ＮＡＮＤゲート６５５と、インバータ６５６と、カウンタ６５７と、ＯＲゲート６５８と、ラッチ６５９と、インバータ６５Ａと、を含む。
　ＯＲゲート６５１は、オン信号Ｓｏｎ及びオフ信号Ｓｏｆｆの論理和演算を行うことにより内部信号ＳＩを生成する。内部信号ＳＩは、オン信号Ｓｏｎ及びオフ信号Ｓｏｆｆの少なくとも一方がハイレベルであるときにハイレベルとなる。一方、内部信号ＳＩは、オン信号Ｓｏｎとオフ信号Ｓｏｆｆがいずれもローレベルであるときにローレベルとなる。
　パルス幅拡張回路６５２は、内部信号ＳＩのパルス幅を引き延ばして内部信号ＳＪを生成する。
　ＯＲゲート６５３は、内部信号ＳＪ及び自己診断イネーブル信号Ｂ＿ＥＮの論理和演算を行うことにより内部信号ＳＫを生成する。内部信号ＳＫは、内部信号ＳＪ及び自己診断イネーブル信号Ｂ＿ＥＮの少なくとも一方がハイレベルであるときにハイレベルとなる。一方、内部信号ＳＫは、内部信号ＳＪ及び自己診断イネーブル信号Ｂ＿ＥＮがいずれもローレベルであるときにローレベルとなる。
　動作状態判定回路６５４は、内部信号ＳＫのパルス駆動（延いてはオン信号Ｓｏｎ及びオフ信号Ｓｏｆｆそれぞれのパルス駆動）が所定の判定時間Ｔ３に亘って途切れているか否かを確認するための内部信号ＳＭを生成する。なお、判定時間Ｔ３は、例えば３０μｓに設定されてもよい。
　本図に即して述べると、動作状態判定回路６５４は、キャパシタＣ３と、電流源ＣＳ３と、トランジスタＮ５及びＮ６（例えばＮＭＯＳＦＥＴ）と、抵抗Ｒ３と、を含む。
　トランジスタＮ５のゲートは、内部信号ＳＫの印加端に接続されている。電流源ＣＳ３及び抵抗Ｒ３それぞれの第１端は、いずれも第１電位端（例えば内部電源端）に接続されている。電流源ＣＳ３の第２端と、キャパシタＣ３の第１端と、トランジスタＮ５のドレインと、トランジスタＮ６のゲートは、いずれも、内部信号ＳＬの印加端に接続されている。抵抗Ｒ３の第２端とトランジスタＮ６のドレインは、いずれも内部信号ＳＭの印加端に接続されている。キャパシタＣ３の第２端とトランジスタＮ５及びＮ６それぞれのソースは、いずれも第２電位端（例えば接地端）に接続されている。
　内部信号ＳＫがハイレベルに立ち上がるとトランジスタＮ５がオン状態となる。このとき、キャパシタＣ３が放電されて内部信号ＳＬがローレベルに立ち下がる。従って、トランジスタＮ６がオフ状態となる。その結果、内部信号ＳＭがハイレベルに立ち上がる。
　その後、内部信号ＳＫがローレベルに立ち下がると、トランジスタＮ５がオフ状態となる。従って、内部信号ＳＬは、キャパシタＣ３の充電に伴い上昇する。そして、内部信号ＳＫに次のパルスが生成されないまま判定時間ＴＫが経過すると、内部信号ＳＬがトランジスタＮ６のオン閾値Ｖｔｈ（Ｎ６）に達する。その結果、トランジスタＮ６がオン状態となるので、内部信号ＳＭがローレベルに立ち下がる。
　すなわち、内部信号ＳＭは、内部信号ＳＫのパルス駆動が判定時間ＴＫに亘って途切れたときにローレベルに立ち下がる。
　ＮＡＮＤゲート６５５は、内部信号ＳＭ、自己診断イネーブル信号Ｂ＿ＥＮ及びＵＶＬＯ検出信号ＵＶ２の否定論理積演算を行うことにより内部信号ＳＮ生成する。内部信号ＳＮは、内部信号ＳＭ、自己診断イネーブル信号Ｂ＿ＥＮ及びＵＶＬＯ検出信号ＵＶ２の少なくとも一つがローレベルであるときにハイレベルとなる。一方、内部信号ＳＮは、内部信号ＳＭ、自己診断イネーブル信号Ｂ＿ＥＮ及びＵＶＬＯ検出信号ＵＶ２がいずれもハイレベルであるときにローレベルとなる。
　インバータ６５６は、内部信号ＳＮの論理レベルを反転させることにより内部信号ＳＯを生成する。従って、内部信号ＳＯは、内部信号ＳＮがハイレベルであるときにローレベルとなり、内部信号ＳＮがローレベルであるときにハイレベルとなる。
　カウンタ６５７は、オフ信号Ｓｏｆｆのパルス数をカウントすることにより内部信号ＳＰを生成する。例えば、カウンタ６５７は、オフ信号Ｓｏｆｆのパルス数が６発に達したときに内部信号ＳＰをハイレベルに立ち上げる。なお、カウンタ６５７のカウント値（＝オフ信号Ｓｏｆｆのパルス数）は、内部信号ＳＯがローレベルに立ち下げられたときにゼロ値にリセットされる。
　ＯＲゲート６５８は、自己診断完了信号ＳＦ、内部信号ＳＰ及び出力パルス信号ＯＵＴの論理和演算を行うことにより、内部信号ＳＱを生成する。内部信号ＳＱは、自己診断完了信号ＳＦ、内部信号ＳＰ及び出力パルス信号ＯＵＴの少なくとも一つがハイレベルであるときにハイレベルとなる。一方、内部信号ＳＱは、自己診断完了信号ＳＦ、内部信号ＳＰ及び出力パルス信号ＯＵＴがいずれもローレベルであるときにローレベルとなる。
　ラッチ６５９は、内部信号ＳＯ及びＳＱに応じて内部信号ＳＲの論理レベルを決定する順序回路である。例えば、ラッチ６５９は、ＲＳフリップフロップを含んでもよい。本図に即して述べると、ラッチ６５９は、セット端（Ｓ）に入力される内部信号ＳＱの立上りエッジをトリガとして出力端（Ｑ）から出力される内部信号ＳＲをハイレベルにセットする。一方、ラッチ６５９は、リセット端（Ｓ）に入力される内部信号ＳＯの立下りエッジをトリガとして出力端（Ｑ）から出力される内部信号ＳＲをローレベルにリセットする。
　インバータ６５Ａは、内部信号ＳＲの論理レベルを反転させることにより内部信号ＳＳを生成する。従って、内部信号ＳＳは、内部信号ＳＲがハイレベルであるときにローレベルとなり、内部信号ＳＲがローレベルであるときにハイレベルとなる。
　本実施形態の自己診断回路６００は、複数の無効化条件のうちいずれか一つが満たされたときに自己診断指令Ｂ＿ＣＭＤを無効化する。より具体的に述べると、自己診断回路６００は、（１）ドライバチップ４２０の自己診断動作が完了したとき、（２）オフ信号Ｓｏｆｆのパルスが６発検出されたとき、または、（３）出力パルス信号ＯＵＴがローレベルからハイレベルに切り替わったときに、自己診断指令Ｂ＿ＣＭＤを無効化する。
　なお、条件（１）は、コントローラチップ４１０及びドライバチップ４２０双方の起動完了時に満たされ得る第１の無効化条件である。また、条件（２）は、ドライバチップ４２０の再起動時に満たされ得る第２の無効化条件である。また、条件（３）は、パワートランジスタの駆動時に満たされ得る第３の無効化条件である。
　まず、条件（１）が満たされる状況について説明される。ドライバチップ４２０の自己診断動作が完了して自己診断完了信号ＳＦがハイレベルに立ち上がると、内部信号ＳＱがハイレベルに立ち上がる。このとき、内部信号ＳＲがハイレベルにセットされるので、内部信号ＳＳがローレベルに立ち下がる。従って、内部信号ＳＨがローレベルに固定されるので、カウンタ６４５がリセット状態に維持される。その結果、自己診断指令Ｂ＿ＣＭＤが受信されても、内部信号ＳＥ（延いては自己診断イネーブル信号Ｂ＿ＥＮ）がハイレベルに立ち上がらなくなる。
　このように、自己診断回路６００は、ドライバチップ４２０の自己診断動作が完了したときに自己診断指令Ｂ＿ＣＭＤを無効化する。
　次に、条件（２）が満たされる状況について説明される。コントローラチップ４１０及びドライバチップ４２０双方の起動完了後、ドライバチップ４２０だけが再起動された場合を考える。この場合、動作中のコントローラチップ４１０は、動作状態通知ＳＴとしてパルス周期Ｔ１３（例えば５μｓ）でオフ信号Ｓｏｆｆをパルス駆動し続ける。従って、内部信号ＳＭがローレベルに立ち下がることはない。そのため、基本的にカウンタ６５７がリセットされることはない。
　ここで、カウンタ６５７に入力されるオフ信号Ｓｏｆｆのパルス数が６発に達すると、内部信号ＳＰがハイレベルに立ち上がるので、内部信号ＳＱがハイレベルに立ち上がる。このとき、内部信号ＳＲがハイレベルにセットされるので、内部信号ＳＳがローレベルに立ち下がる。従って、内部信号ＳＨがローレベルに固定されるので、カウンタ６４５がリセット状態に維持される。その結果、自己診断指令Ｂ＿ＣＭＤが受信されても、内部信号ＳＥ（延いては自己診断イネーブル信号Ｂ＿ＥＮ）がハイレベルに立ち上がらなくなる。
　このように、自己診断回路６００は、ドライバチップ４２０の自己診断動作を完了して自己診断指令Ｂ＿ＣＭＤを無効化した後、コントローラチップ４１０が再起動されることなくドライバチップ４２０が再起動されたときに自己診断指令Ｂ＿ＣＭＤを無効化する。
　次に、条件（３）が満たされる状況について説明される。起動時における自己診断結果がＯＫとなり、ドライバチップ４２０が通常動作を開始した後、出力パルス信号ＯＵＴがハイレベルに立ち上がると、内部信号ＳＱがハイレベルに立ち上がる。このとき、内部信号ＳＲがハイレベルにセットされるので、内部信号ＳＳがローレベルに立ち下がる。従って、内部信号ＳＨがローレベルに固定されるので、カウンタ６４５がリセット状態に維持される。その結果、自己診断指令Ｂ＿ＣＭＤが受信されても、内部信号ＳＥ（延いては自己診断イネーブル信号Ｂ＿ＥＮ）がハイレベルに立ち上がらなくなる。
　このように、自己診断回路６００は、ドライバチップ４２０の自己診断動作を完了して自己診断指令Ｂ＿ＣＭＤを無効化した後、出力パルス信号ＯＵＴのオン遷移を検出する度に自己診断指令Ｂ＿ＣＭＤの無効化を更新する。なお、条件（３）は、安全設計（例えば電源電圧ＶＣＣ１のの高速瞬断対策）の観点から有用である。
　また、本実施形態の自己診断回路６００は、コントローラチップ４１０が再起動されたときに自己診断指令Ｂ＿ＣＭＤの無効化を解除する機能を備えている。以下では、同機能について詳述される。
　自己診断回路６００では、ドライバチップ４２０でコントローラチップ４１０の再起動を検出することができるように、動作中のコントローラチップ４１０からドライバチップ４２０に向けて動作状態通知ＳＴが常時送信される。従って、ドライバチップ４２０は、動作状態通知ＳＴの受信有無に応じてコントローラチップ４１０が再起動されたか否かを判定することができる。
　コントローラチップ４１０が再起動されると、少なくとも先述の判定時間Ｔ３（例えば３０μｓ）に亘って動作状態通知ＳＴの伝達処理、すなわち、オフ信号Ｓｏｆｆの常時パルス駆動が一時停止される。このとき、ドライバチップ４２０が自己診断動作中（Ｂ＿ＥＮ＝Ｈ）でなければ、内部信号ＳＫが判定時間Ｔ３に亘ってローレベルに維持される。
　従って、動作状態判定回路６５４から出力される内部信号ＳＭがローレベルに立ち下がる。その結果、内部信号ＳＮがハイレベルに立ち上がるので、内部信号ＳＯがローレベルに立ち下がる。このとき、内部信号ＳＲがローレベルにリセットされるので、内部信号ＳＳがハイレベルに立ち上がる。従って、内部信号ＳＨのローレベル固定、延いては、自己診断指令Ｂ＿ＣＭＤの無効化が解除される。
　このように、本実施形態の自己診断回路６００は、起動時における自己診断動作の実行後、コントローラチップ４１０が再起動されない限り、自己診断動作を再実行しないように自己診断指令Ｂ＿ＣＭＤを無効化するロバストな設計とされている。すなわち、自己診断回路６００の設計思想は、入力パルス信号ＩＮ又は出力パルス信号ＯＵＴに重畳し得るノイズを適切なフィルタでマスクするという従来の設計思想と根本的に異なる。
　図１８は、自己診断動作の完了時に自己診断指令Ｂ＿ＣＭＤが無効化される様子を示す図である。本図では、上から順に、電源電圧ＶＣＣ１、電源電圧ＶＣＣ２、自己診断実行信号ＢＩＳＴ（ＯＣ）、自己診断イネーブル信号Ｂ＿ＥＮ、自己診断完了信号ＳＦ、オン信号Ｓｏｎ、オフ信号Ｓｏｆｆ、レディー信号ＲＤＹ、内部信号ＳＲ、及び、内部信号ＳＨが描写されている。
　本図で示されているように、ドライバチップ４２０の自己診断動作が完了して自己診断完了信号ＳＦがハイレベルに立ち上がると、内部信号ＳＲがハイレベルにセットされる。従って、内部信号ＳＨがローレベルに固定されるので、カウンタ６４５がリセット状態に維持される。その結果、自己診断イネーブル信号Ｂ＿ＥＮがハイレベルに立ち上がらなくなる。このように、ドライバチップ４２０における自己診断動作の完了時には、自己診断指令Ｂ＿ＣＭＤが無効化される。
　図１９は、ドライバチップ４２０の再起動時に自己診断指令Ｂ＿ＣＭＤが無効化される様子を示す図である。本図では、上から順に、電源電圧ＶＣＣ１、電源電圧ＶＣＣ２、自己診断完了信号ＳＦ、オン信号Ｓｏｎ、オフ信号Ｓｏｆｆ、レディー信号ＲＤＹ、内部信号ＳＲ、内部信号ＳＯ、カウンタ６５７の入力信号６ＣＮＴ＿ＩＮ（＝Ｓｏｆｆ）、内部信号ＳＰ、及び、内部信号ＳＨが描写されている。
　本図で示されているように、電源電圧ＶＣＣ２の瞬断に伴い、ドライバチップ４２０だけが再起動された場合、コントローラチップ４１０は、動作状態通知ＳＴとしてオフ信号Ｓｏｆｆをパルス駆動し続ける。従って、カウンタ６５７は、リセットされることなくオフ信号Ｓｏｆｆのパルス数をカウントし続ける。そして、オフ信号Ｓｏｆｆのパルス数が６発に達すると、内部信号ＳＰがハイレベルに立ち上がるので、内部信号ＳＲがハイレベルにセットされる。従って、内部信号ＳＨがローレベルに固定されるので、カウンタ６４５がリセット状態となる。その結果、自己診断イネーブル信号Ｂ＿ＥＮがハイレベルに立ち上がらなくなる。このように、ドライバチップ４２０の再起動時には、自己診断指令Ｂ＿ＣＭＤが無効化される。
　図２０は、コントローラチップ４１０の再起動時に自己診断指令Ｂ＿ＣＭＤの無効化が解消される様子を示す図である。本図では、上から順に、電源電圧ＶＣＣ１、電源電圧ＶＣＣ２、自己診断実行信号ＢＩＳＴ（ＯＣ）、自己診断イネーブル信号Ｂ＿ＥＮ、自己診断完了信号ＳＦ、オン信号Ｓｏｎ、オフ信号Ｓｏｆｆ、レディー信号ＲＤＹ、内部信号ＳＲ、内部信号ＳＫ、内部信号ＳＭ、カウンタ６５７の入力信号６ＣＮＴ＿ＩＮ（＝Ｓｏｆｆ）、内部信号ＳＰ、及び、内部信号ＳＨが描写されている。
　本図で示されているように、電源電圧ＶＣＣ１の瞬断に伴い、コントローラチップ４１０が再起動されると、動作状態通知ＳＴの伝達処理（＝オフ信号Ｓｏｆｆの常時パルス駆動）が一時停止される。このとき、ドライバチップ４２０が自己診断動作中（Ｂ＿ＥＮ＝Ｈ）でなければ、内部信号ＳＫが先述の判定時間Ｔ３に亘ってローレベルに維持される。従って、内部信号ＳＭがローレベルに立ち下がる。その結果、内部信号ＳＲがローレベルにリセットされるので、内部信号ＳＨのローレベル固定が解除される。このように、コントローラチップ４１０の再起動時には、自己診断指令Ｂ＿ＣＭＤの無効化が解消される。
　図２１は、入力パルス信号ＩＮのノイズ重畳時における自己診断回路６００の誤動作が解消される様子を示す図である。本図では、上から順に、入力パルス信号ＩＮ、オン信号Ｓｏｎ及びオフ信号Ｓｏｆｆ、並びに、自己診断イネーブル信号Ｂ＿ＥＮが描写されている。本図で示されているように、自己診断指令Ｂ＿ＣＭＤの無効化により、入力パルス信号ＩＮにノイズが重畳しても自己診断回路６００の誤動作が生じない。
　図２２は、出力パルス信号ＯＵＴのノイズ重畳時における自己診断回路６００の誤動作が解消される様子を示す図である。本図では、上から順に、入力パルス信号ＩＮ、出力パルス信号ＯＵＴ、スイッチ状態信号ＯＳＦＢ、オン信号Ｓｏｎ及びオフ信号Ｓｏｆｆ、並びに、自己診断イネーブル信号Ｂ＿ＥＮが描写されている。本図で示されているように、自己診断指令Ｂ＿ＣＭＤの無効化により、出力パルス信号ＯＵＴにノイズが重畳しても自己診断回路６００の誤動作が生じない。
＜車両への適用＞
　図２３は、車両の外観を示す図である。本構成例の車両Ｂは、バッテリから電力供給を受けて動作する種々の電子機器を搭載している。
　車両Ｂには、エンジン車のほか、電動車（ＢＥＶ［battery　electric　vehicle］、ＨＥＶ［hybrid　electric　vehicle］、ＰＨＥＶ／ＰＨＶ（plug-in　hybrid　electric　vehicle／plug-in　hybrid　vehicle］、又は、ＦＣＥＶ／ＦＣＶ（fuel　cell　electric　vehicle／fuel　cell　vehicle］などのｘＥＶ）も含まれる。
　なお、先に説明した信号伝達装置２００又は４００は、車両Ｂに搭載される電子機器のいずれにも組み込むことが可能である。
＜付記＞
　以下では、上記で説明した種々の実施形態について総括的に述べる。
　例えば、本開示に係る信号伝達装置は、入力パルス信号が入力されるように構成された第１チップと、前記第１チップとの間で絶縁通信を行うことにより前記入力パルス信号に応じた出力パルス信号を生成してスイッチ素子を駆動するように構成された第２チップとを備え、前記第２チップは、前記第１チップから伝達される自己診断指令に応じて前記第２チップの各部が正しく機能しているか否かを診断するように構成された自己診断回路を含み、前記自己診断回路は、前記第２チップの自己診断動作を完了したときに前記自己診断指令を無効化する構成（第１の構成）とされている。
　なお、上記第１の構成による信号伝達装置において、前記自己診断回路は、前記第２チップの自己診断動作を完了して前記自己診断指令を無効化した後、前記第１チップが再起動されることなく前記第２チップが再起動されたときに前記自己診断指令を再び無効化する構成（第２の構成）とされてもよい。
　また、上記第１又は第２の構成による信号伝達装置において、前記自己診断回路は、前記第１チップが再起動されたときに前記自己診断指令の無効化を解除する構成（第３の構成）とされてもよい。
　また、上記第１～第３いずれかの構成による信号伝達装置において、前記自己診断回路は、前記第２チップの自己診断動作を完了して前記自己診断指令を無効化した後、前記出力パルス信号のオン遷移を検出する度に前記自己診断指令の無効化を更新する構成（第４の構成）とされてもよい。
　上記第１～第４いずれかの構成による信号伝達装置において、前記第１チップは、第１絶縁素子を介して前記入力パルス信号が前記スイッチ素子をオン状態とするための論理レベルである旨を前記第２チップに通知し、第２絶縁素子を介して前記入力パルス信号が前記スイッチ素子をオフ状態とするための論理レベルである旨を前記第２チップに通知する構成（第５の構成）とされてもよい。
　また、上記第５の構成による信号伝達装置において、前記第１チップは、前記スイッチ素子のゲートオフ指令を伝達するときに第１のパルス周期で前記第２絶縁素子を駆動し、前記自己診断指令を伝達するときに第２のパルス周期で前記第２絶縁素子を駆動し、前記第１チップの動作状態通知を伝達するときに第３のパルス周期で前記第２絶縁素子を駆動する構成（第６の構成）とされてもよい。
　上記第６の構成による信号伝達装置において、前記自己診断回路は、前記動作状態通知の受信有無に応じて前記第１チップが再起動されたか否かを判定する構成（第７の構成）とされてもよい。
　上記第１～第７いずれかの構成による信号伝達装置において、前記第２チップは、前記出力パルス信号の論理レベルに応じたスイッチ状態信号を生成して前記第１チップにフィードバックし、前記第１チップは、前記入力パルス信号と前記スイッチ状態信号の論理レベルが不一致であるときに前記入力パルス信号の論理レベルを前記第２チップに再通知する構成（第８の構成）とされてもよい。
　また、例えば、本開示に係る電子機器は、パワートランジスタと、前記パワートランジスタのゲートを駆動するように構成されたゲートドライバＩＣと、を備え、前記ゲートドライバＩＣは、上記第１～第８いずれかの構成による信号伝達装置である構成（第９の構成）とされている。
　また、例えば、本開示に係る車両は、上記第９の構成による電子機器を備える構成（第１０の構成）とされている。
　本開示に係る信号伝達装置であれば、自己診断機能の誤動作が低減され得る。
＜その他＞
　なお、本開示に係る種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきである。また、本開示の技術的範囲は、特許請求の範囲により規定されるものであって、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
　　　１Ｈ（ｕ／ｖ／ｗ）　　上側ゲートドライバＩＣ
　　　１Ｌ（ｕ／ｖ／ｗ）　　下側ゲートドライバＩＣ
　　　２Ｈ（ｕ／ｖ／ｗ）　　上側パワートランジスタ
　　　２Ｌ（ｕ／ｖ／ｗ）　　下側パワートランジスタ
　　　３　　ＥＣＵ
　　　４　　モータ
　　　５　　半導体装置
　　　１１、１１Ａ～１１Ｆ　　低電位端子
　　　１２、１２Ａ～１２Ｆ　　高電位端子
　　　２１、２１Ａ～２１Ｄ　　変圧器（トランス）
　　　２２　　低電位コイル（一次側コイル）
　　　２３　　高電位コイル（二次側コイル）
　　　２４　　第１内側末端
　　　２５　　第１外側末端
　　　２６　　第１螺旋部
　　　２７　　第２内側末端
　　　２８　　第２外側末端
　　　２９　　第２螺旋部
　　　３１　　第１低電位配線
　　　３２　　第２低電位配線
　　　３３　　第１高電位配線
　　　３４　　第２高電位配線
　　　４１　　半導体チップ
　　　４２　　第１主面
　　　４３　　第２主面
　　　４４Ａ～４４Ｄ　　チップ側壁
　　　４５　　第１機能デバイス
　　　５１　　絶縁層
　　　５２　　絶縁主面
　　　５３Ａ～５３Ｄ　　絶縁側壁
　　　５５　　最下絶縁層
　　　５６　　最上絶縁層
　　　５７　　層間絶縁層
　　　５８　　第１絶縁層
　　　５９　　第２絶縁層
　　　６０　　第２機能デバイス
　　　６１　　シール導体
　　　６２　　デバイス領域
　　　６３　　外側領域
　　　６４　　シールプラグ導体
　　　６５　　シールビア導体
　　　６６　　第１内側領域
　　　６７　　第２内側領域
　　　７１　　貫通配線
　　　７２　　低電位接続配線
　　　７３　　引き出し配線
　　　７４　　第１接続プラグ電極
　　　７５　　第２接続プラグ電極
　　　７６　　パッドプラグ電極
　　　７７　　基板プラグ電極
　　　７８　　第１電極層
　　　７９　　第２電極層
　　　８０　　配線プラグ電極
　　　８１　　高電位接続配線
　　　８２　　パッドプラグ電極
　　　８５　　ダミーパターン
　　　８６　　高電位ダミーパターン
　　　８７　　第１高電位ダミーパターン
　　　８８　　第２高電位ダミーパターン
　　　８９　　第１領域
　　　９０　　第２領域
　　　９１　　第３領域
　　　９２　　第１接続部
　　　９３　　第１パターン
　　　９４　　第２パターン
　　　９５　　第３パターン
　　　９６　　第１外周ライン
　　　９７　　第２外周ライン
　　　９８　　第１中間ライン
　　　９９　　第１接続ライン
　　　１００　　スリット
　　　１３０　　分離構造
　　　１４０　　無機絶縁層
　　　１４１　　第１無機絶縁層
　　　１４２　　第２無機絶縁層
　　　１４３　　低電位パッド開口
　　　１４４　　高電位パッド開口
　　　１４５　　有機絶縁層
　　　１４６　　第１部分
　　　１４７　　第２部分
　　　１４８　　低電位端子開口
　　　１４９　　高電位端子開口
　　　２００　　信号伝達装置
　　　２００ｐ　　一次回路系
　　　２００ｓ　　二次回路系
　　　２１０　　コントローラチップ（第１チップ）
　　　２１１　　パルス送信回路（パルスジェネレータ）
　　　２１２、２１３　バッファ
　　　２２０　　ドライバチップ（第２チップ）
　　　２２１、２２２　　バッファ
　　　２２３　　パルス受信回路（ＲＳフリップフロップ）
　　　２２４　　ドライバ
　　　２３０　　トランスチップ（第３チップ）
　　　２３０ａ　　第１配線層（下層）
　　　２３０ｂ　　第２配線層（上層）
　　　２３１、２３２　　トランス
　　　２３１ｐ、２３２ｐ　　一次側コイル
　　　２３１ｓ、２３２ｓ　　二次側コイル
　　　３００　　トランスチップ
　　　３０１　　第１トランス
　　　３０２　　第２トランス
　　　３０３　　第３トランス
　　　３０４　　第４トランス
　　　３０５　　第１ガードリング
　　　３０６　　第２ガードリング
　　　４００　　信号伝達装置
　　　４１０　　コントローラチップ（第１チップ）
　　　４１１　　ロジック回路
　　　４１１ａ　　コントローラ
　　　４１１ｂ、４１１ｃ、４１１ｄ　　パルス生成回路
　　　４１１ｅ　　マルチプレクサ
　　　４１１ｆ、４１１ｇ　　バッファ
　　　４１１ｈ　　オシレータ
　　　４１２　　ＵＶＬＯ／ＯＶＬＯ回路
　　　４１３　　内部電源回路
　　　４１４　　スイッチ制御回路
　　　４１５～４１Ｂ　　トランジスタ
　　　４２０　　ドライバチップ（第２チップ）
　　　４２１　　ロジック回路
　　　４２１ａ、４２１ｂ　　レシーバ
　　　４２１ｃ、４２１ｄ　　ＮＯＲゲート
　　　４２１ｅ　　インバータ
　　　４２２　　ＵＶＬＯ／ＯＶＬＯ回路
　　　４２３　　内部電源回路
　　　４２４　　帰還信号生成回路
　　　４２５～４２７　　コンパレータ
　　　４２８　　トランジスタ
　　　４２９　　ドライバ
　　　４２９Ｈ、４２９Ｌ　　トランジスタ
　　　４２Ａ、４２Ｂ、４２Ｃ　　トランジスタ
　　　４３０　　トランスチップ（第３チップ）
　　　４３１、４３２　　トランス
　　　５００　　絶縁信号伝達回路
　　　５０１　　パルス送信回路
　　　５０２　　パルス受信回路
　　　５０３、５０４　　バッファ
　　　６００　　自己診断回路
　　　６１０　　エッジ検出回路
　　　６２０　　パルス送信回路
　　　６３０　　パルス受信回路
　　　６３１、６３２　　信号間隔判定回路
　　　６３３　　インバータ
　　　６３４　　ＡＮＤゲート
　　　６３５　　カウンタ
　　　６３６　　ラッチ
　　　６４０　　指令判別回路
　　　６４１　　パルス幅拡張回路
　　　６４２、６４３　　信号間隔判定回路
　　　６４４　　ＡＮＤゲート
　　　６４５　　カウンタ
　　　６４６　　ラッチ
　　　６５０　　判別制御回路
　　　６５１　　ＯＲゲート
　　　６５２　　パルス幅拡張回路
　　　６５３　　ＯＲゲート
　　　６５４　　動作状態判定回路
　　　６５５　　ＮＡＮＤゲート
　　　６５６　　インバータ
　　　６５７　　カウンタ
　　　６５８　　ＯＲゲート
　　　６５９　　ラッチ
　　　６５Ａ　　インバータ
　　　ａ１～ａ８　　パッド（第１の電流供給用パッドに相当）
　　　ｂ１～ｂ８　　パッド（第１の電圧測定用パッドに相当）
　　　ｃ１～ｃ４　　パッド（第２の電流供給用パッドに相当）
　　　ｄ１～ｄ４　　パッド（第２の電圧測定用パッドに相当）
　　　ｅ１、ｅ２　　パッド
　　　Ａ　　電子機器
　　　Ｂ　　車両
　　　Ｃ１～Ｃ３　　キャパシタ
　　　ＣＳ１～ＣＳ３　　電流源
　　　ＦＦ１～ＦＦ３　　Ｄフリップフロップ
　　　ＩＮＶ１　　インバータ
　　　Ｌ１ｐ、Ｌ２ｐ　　一次側コイル
　　　Ｌ１ｓ、Ｌ２ｓ、Ｌ３ｓ、Ｌ４ｓ　　二次側コイル
　　　Ｎ１～Ｎ６　　トランジスタ（ＮＭＯＳＦＥＴ）
　　　Ｒ１～Ｒ３　　抵抗
　　　Ｔ２１、Ｔ２２、Ｔ２３、Ｔ２４、Ｔ２５、Ｔ２６　　外部端子
　　　Ｘ　　第１方向
　　　Ｘ２１、Ｘ２２、Ｘ２３　　内部端子
　　　Ｙ　　第２方向
　　　Ｙ２１、Ｙ２２、Ｙ２３　　配線
　　　Ｚ　　法線方向
　　　Ｚ２１、Ｚ２２、Ｚ２３　　ビア

Claims (10)

  1. 　入力パルス信号が入力されるように構成された第１チップと、
    　前記第１チップとの間で絶縁通信を行うことにより前記入力パルス信号に応じた出力パルス信号を生成してスイッチ素子を駆動するように構成された第２チップと、
    　を備え、
    　前記第２チップは、前記第１チップから伝達される自己診断指令に応じて前記第２チップの各部が正しく機能しているか否かを診断するように構成された自己診断回路を含み、
    　前記自己診断回路は、前記第２チップの自己診断動作を完了したときに前記自己診断指令を無効化する、信号伝達装置。
  2. 　前記自己診断回路は、前記第２チップの自己診断動作を完了して前記自己診断指令を無効化した後、前記第１チップが再起動されることなく前記第２チップが再起動されたときに前記自己診断指令を再び無効化する、請求項１に記載の信号伝達装置。
  3. 　前記自己診断回路は、前記第１チップが再起動されたときに前記自己診断指令の無効化を解除する、請求項１又は２に記載の信号伝達装置。
  4. 　前記自己診断回路は、前記第２チップの自己診断動作を完了して前記自己診断指令を無効化した後、前記出力パルス信号のオン遷移を検出する度に前記自己診断指令の無効化を更新する、請求項１～３のいずれか一項に記載の信号伝達装置。
  5. 　前記第１チップは、第１絶縁素子を介して前記入力パルス信号が前記スイッチ素子をオン状態とするための論理レベルである旨を前記第２チップに通知し、第２絶縁素子を介して前記入力パルス信号が前記スイッチ素子をオフ状態とするための論理レベルである旨を前記第２チップに通知する、請求項１～４のいずれか一項に記載の信号伝達装置。
  6. 　前記第１チップは、前記スイッチ素子のゲートオフ指令を伝達するときに第１のパルス周期で前記第２絶縁素子を駆動し、前記自己診断指令を伝達するときに第２のパルス周期で前記第２絶縁素子を駆動し、前記第１チップの動作状態通知を伝達するときに第３のパルス周期で前記第２絶縁素子を駆動する、請求項５に記載の信号伝達装置。
  7. 　前記自己診断回路は、前記動作状態通知の受信有無に応じて前記第１チップが再起動されたか否かを判定する、請求項６に記載の信号伝達装置。
  8. 　前記第２チップは、前記出力パルス信号の論理レベルに応じたスイッチ状態信号を生成して前記第１チップにフィードバックし、
    　前記第１チップは、前記入力パルス信号と前記スイッチ状態信号の論理レベルが不一致であるときに前記入力パルス信号の論理レベルを前記第２チップに再通知する、請求項１～７のいずれか一項に記載の信号伝達装置。
  9. 　パワートランジスタと、前記パワートランジスタのゲートを駆動するように構成されたゲートドライバＩＣと、を備え、前記ゲートドライバＩＣは、請求項１～８のいずれか一項に記載の信号伝達装置である、電子機器。
  10. 　請求項９に記載の電子機器を備える、車両。
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