WO2024253380A1 - 차량용 표시 장치 및 이를 포함하는 차량 - Google Patents

차량용 표시 장치 및 이를 포함하는 차량 Download PDF

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Definitions

  • the present invention relates to a vehicle display device and a vehicle including the same.
  • the display devices may be flat panel display devices such as a liquid crystal display, a field emission display, a light emitting display, etc.
  • the light emitting display device may include an organic light emitting display device including an organic light emitting diode element as a light emitting element, or a light emitting diode display device including an inorganic light emitting diode element such as an LED (Light Emitting Diode) as a light emitting element.
  • a polarizing plate may be provided to prevent outgassing from occurring in the organic film inside the display device due to ultraviolet rays incident from the outside.
  • the polarizing plate may be attached to the outside of the display device, but the manufacturing cost and time required for the process for attaching the polarizing plate may reduce productivity. Therefore, research on vehicle display devices that can omit the polarizing plate is continuing.
  • the problem to be solved by the present invention is to provide a vehicle display device capable of blocking ultraviolet rays without a polarizing plate and a vehicle including the same.
  • a vehicle display device may include a substrate, a light-emitting element layer disposed on the substrate and including a pixel electrode, an organic film layer, and a common electrode, a pixel definition film disposed on the substrate and including a plurality of openings exposing a portion of the pixel electrode, an encapsulation layer disposed on the light-emitting element layer, a metal oxide layer disposed on the encapsulation layer and overlapping the pixel definition film, a light-shielding layer disposed on the metal oxide layer and overlapping the metal oxide layer, and a color filter layer disposed on the light-shielding layer and the encapsulation layer.
  • the above metal oxide layer can be in contact with the upper surface of the sealing layer and the lower surface of the light-shielding layer.
  • the above metal oxide layer may include at least one selected from titanium oxide, zinc oxide, and tantalum oxide.
  • the thickness of the above metal oxide layer can be 10 to 10,000 nm.
  • the above metal oxide layer may include a plurality of aperture holes overlapping the plurality of openings.
  • the size of the aperture of the metal oxide layer may be the same as the size of the aperture of the pixel defining film.
  • the size of the aperture of the metal oxide layer may be larger than the size of the aperture of the pixel defining film, and the width of the metal oxide layer may be smaller than the width of the pixel defining film.
  • the side of the metal oxide layer is positioned closer to the side of the light-shielding layer, and the light-shielding layer can cover the upper surface and the side of the metal oxide layer.
  • the above-described light-shielding layer includes a plurality of holes overlapping the plurality of openings, and the size of the opening holes of the metal oxide layer may be larger than the size of the holes of the light-shielding layer.
  • the above-described light-shielding layer includes a plurality of holes overlapping the plurality of openings, and the size of the opening holes of the metal oxide layer may be smaller than the size of the holes of the light-shielding layer.
  • the side of the metal oxide layer protrudes outward more than the side of the light-shielding layer, and the width of the metal oxide layer may be larger than the width of the light-shielding layer.
  • the above-described light-shielding layer includes a plurality of holes overlapping the plurality of openings, and the size of the opening holes of the metal oxide layer may be the same as the size of the holes of the light-shielding layer.
  • the side edges of the above metal oxide layer can be mutually aligned and coincide with the side edges of the above light-shielding layer.
  • the pixel defining film may include a plurality of pixel openings arranged between the pixel electrodes, and the light-blocking layer may include a plurality of pattern openings overlapping the plurality of pixel openings.
  • the side edges of the metal oxide layer are aligned and coincide with the side edges of the pixel defining film, and the width of the metal oxide layer can be the same as the width of the pixel defining film.
  • a vehicle includes a dashboard, and a vehicle display device disposed on the dashboard to display information
  • the vehicle display device may include a substrate, a light-emitting element layer disposed on the substrate and including a pixel electrode, an organic film layer, and a common electrode, a pixel defining film disposed on the substrate and including a plurality of openings exposing a portion of the pixel electrode, an encapsulating layer disposed on the light-emitting element layer, a metal oxide layer disposed in the encapsulating layer and overlapping the pixel defining film, a light-shielding layer disposed on the encapsulating layer and overlapping the metal oxide layer, and a color filter layer disposed on the light-shielding layer and the encapsulating layer.
  • the above encapsulating layer may include a first encapsulating layer disposed on the light-emitting element layer, a second encapsulating layer disposed on the first encapsulating layer, and a third encapsulating layer disposed on the second encapsulating layer.
  • the above metal oxide layer can be disposed between the second sealing layer and the third sealing layer.
  • the metal oxide layer may be disposed between the first sealing layer and the second sealing layer.
  • the above metal oxide layer may include at least one selected from titanium oxide, zinc oxide, and tantalum oxide.
  • a vehicle display device and a vehicle including the same can reduce light in the ultraviolet wavelength band incident from the outside from reaching a pixel defining film by disposing a metal oxide layer that absorbs light in the ultraviolet wavelength band between a sealing layer and a light shielding layer. Accordingly, deterioration of an organic film layer and oxidation of a common electrode due to outgassing of the pixel defining film can be reduced, thereby reducing a pixel shrinkage phenomenon.
  • Figure 1 is a perspective view showing a display device according to one embodiment.
  • Figure 2 is a cross-sectional view of the display device of Figure 1 viewed from the side.
  • FIG. 3 is a plan view showing a display layer of a display device according to one embodiment.
  • FIG. 4 is a plan view showing a display area of a display panel according to one embodiment.
  • Figure 5 is a plan view showing an enlarged view of area A of Figure 4.
  • Figure 6 is a cross-sectional view taken along line X1-X1' of Figure 5.
  • Figure 7 is a schematic diagram showing the incident path of external light.
  • Figure 8 is a plan view showing pixels according to another embodiment.
  • Figure 9 is a cross-sectional view taken along line X2-X2' of Figure 8.
  • Figure 10 is a plan view showing pixels according to another embodiment.
  • Fig. 11 is a cross-sectional view taken along line X3-X3' of Fig. 10.
  • Fig. 12 is a cross-sectional view showing a display device according to another embodiment.
  • Fig. 13 is a cross-sectional view showing a display device according to another embodiment.
  • Fig. 14 is a cross-sectional view showing each light-emitting area of a display device according to one embodiment.
  • Figure 15 is a plan view showing each light-emitting area of a display device according to one embodiment.
  • Figure 16 is a cross-sectional view taken along line X4-X4' of Figure 15.
  • FIG. 17 is a cross-sectional view showing a portion of a pixel aperture of a display device according to one embodiment.
  • Fig. 18 is a schematic diagram of a case where a display device according to one embodiment is applied to a vehicle.
  • first, second, etc. are used to describe various components, it is to be understood that these components are not limited by these terms. These terms are merely used to distinguish one component from another. Accordingly, it is to be understood that the first component referred to below may also be the second component within the technical concept of the present invention.
  • Figure 1 is a perspective view showing a display device according to one embodiment.
  • the display device (10) can display a moving image or a still image.
  • the display device (10) can refer to all electronic devices that provide a display screen.
  • the display device (10) can include a television, a laptop, a monitor, a billboard, the Internet of Things, a mobile phone, a smart phone, a tablet PC (Personal Computer), an electronic watch, a smart watch, a watch phone, a head-mounted display, a mobile communication terminal, an electronic notebook, an electronic book, a PMP (Portable Multimedia Player), a navigation system, a game console, a digital camera, a camcorder, a vehicle navigation system, a vehicle instrument panel, etc. that provide a display screen.
  • the display device (10) can be a vehicle display device that can be equipped in a vehicle, but is not limited thereto.
  • Examples of display devices (10) include inorganic light-emitting diode displays, organic light-emitting diode displays, quantum dot light-emitting diode displays, plasma displays, field emission displays, etc.
  • display devices (10) include inorganic light-emitting diode displays, organic light-emitting diode displays, quantum dot light-emitting diode displays, plasma displays, field emission displays, etc.
  • an organic light-emitting diode display device is exemplified, but the present invention is not limited thereto, and if the same technical idea is applicable, it can be applied to other display devices.
  • the shape of the display device (10) can be modified in various ways.
  • the display device (10) can have a shape similar to a square having a side in the first direction (DR1) and a side in the second direction (DR2).
  • the corner where the side in the first direction (DR1) and the side in the second direction (DR2) meet can be formed to have a rounded shape to have a curvature, but is not limited thereto and can also be formed at a right angle.
  • the planar shape of the display device (10) is not limited to a square and can be formed similarly to other polygons, circles, or ovals.
  • the display device (10) may include a display area (DA) and a non-display area (NDA).
  • the display area (DA) is an area where a screen can be displayed, and the non-display area (NDA) is an area where a screen is not displayed.
  • the display area (DA) may be referred to as an active area, and the non-display area (NDA) may also be referred to as an inactive area.
  • the display area (DA) may generally occupy the center of the display device (10).
  • the display device (10) may include a display panel (100), a display driver (200), a circuit board (300), and a touch driver (400).
  • the display panel (100) may include a main area (MA) and a sub area (SBA).
  • the main area (MA) may include a display area (DA) including pixels that display an image, and a non-display area (NDA) arranged around the display area (DA).
  • the display area (DA) may emit light from a plurality of light-emitting areas or a plurality of aperture areas.
  • the display panel (100) may include a pixel circuit including switching elements, a pixel definition film defining a light-emitting area or an aperture area, and a self-light emitting element.
  • the self-luminous element may include, but is not limited to, at least one of an organic light emitting diode (OLED) including an organic light emitting layer, a quantum dot LED including a quantum dot light emitting layer, an inorganic LED including an inorganic semiconductor, and a micro light emitting diode (Micro LED).
  • OLED organic light emitting diode
  • quantum dot LED including a quantum dot light emitting layer
  • inorganic LED including an inorganic semiconductor
  • Micro LED micro light emitting diode
  • the non-display area (NDA) may be an outer area of the display area (DA).
  • the non-display area (NDA) may be defined as an edge area of the main area (MA) of the display panel (100).
  • the non-display area (NDA) may include a gate driver (not shown) that supplies gate signals to gate lines, and fan out lines (not shown) that connect the display driver (200) and the display area (DA).
  • the sub-area (SBA) may be an area extending from one side of the main area (MA).
  • the sub-area (SBA) may include a flexible material capable of bending, folding, rolling, etc. For example, when the sub-area (SBA) is bent, the sub-area (SBA) may overlap the main area (MA) in the thickness direction (the third direction (DR3)).
  • the sub-area (SBA) may include a display driver (200) and a pad portion connected to a circuit board (300). In another embodiment, the sub-area (SBA) may be omitted, and the display driver (200) and the pad portion may be placed in a non-display area (NDA).
  • NDA non-display area
  • the display driver (200) can output signals and voltages for driving the display panel (100).
  • the display driver (200) can supply data voltages to data lines.
  • the display driver (200) can supply power voltage to a power line, and can supply a gate control signal to a gate driver.
  • the display driver (200) can be formed as an integrated circuit (IC) and mounted on the display panel (100) using a COG (Chip on Glass) method, a COP (Chip on Plastic) method, or an ultrasonic bonding method.
  • the display driver (200) can be placed in the sub-area (SBA) and can overlap the main area (MA) in the thickness direction by bending the sub-area (SBA).
  • the display driver (200) can be mounted on a circuit board (300).
  • the circuit board (300) may be attached to the pad portion of the display panel (100) using an anisotropic conductive film (ACF). Lead lines of the circuit board (300) may be electrically connected to the pad portion of the display panel (100).
  • the circuit board (300) may be a flexible film such as a flexible printed circuit board, a printed circuit board, or a chip on film.
  • Figure 2 is a cross-sectional view of the display device of Figure 1 viewed from the side.
  • the display panel (100) may include a display layer (DU) and a color filter layer (CFL).
  • the display layer (DU) may include a substrate (SUB), a thin film transistor layer (TFTL), a light emitting element layer (EML), and an encapsulation layer (TFEL).
  • the substrate (SUB) may be a base substrate or a base member.
  • the substrate (SUB) may be a flexible substrate capable of bending, folding, rolling, etc.
  • the substrate (SUB) may include a polymer resin such as polyimide (PI), but is not limited thereto.
  • the substrate (SUB) may include a glass material or a metal material.
  • a thin film transistor layer may be disposed on a substrate (SUB).
  • the thin film transistor layer (TFTL) may include a plurality of thin film transistors constituting pixel circuits of pixels.
  • the thin film transistor layer (TFTL) may further include gate lines, data lines, power lines, gate control lines, fan out lines connecting the display driver (200) and the data lines, and lead lines connecting the display driver (200) and the pad portion.
  • Each of the thin film transistors may include a semiconductor region, a source electrode, a drain electrode, and a gate electrode.
  • the gate driver may include thin film transistors.
  • a thin film transistor layer can be arranged in a display area (DA), a non-display area (NDA), and a sub-area (SBA).
  • Thin film transistors, gate lines, data lines, and power lines of each pixel of the thin film transistor layer (TFTL) can be arranged in the display area (DA).
  • Gate control lines and fan out lines of the thin film transistor layer (TFTL) can be arranged in the non-display area (NDA).
  • Lead lines of the thin film transistor layer (TFTL) can be arranged in the sub-area (SBA).
  • the light emitting element layer may be disposed on the thin film transistor layer (TFTL).
  • the light emitting element layer may include a plurality of light emitting elements that emit light, including a first electrode, a second electrode, and a light emitting layer, and a pixel defining film that defines pixels.
  • the plurality of light emitting elements of the light emitting element layer may be disposed in the display area (DA).
  • the light emitting layer may be an organic light emitting layer including an organic material.
  • the light emitting layer may include a hole transporting layer, an organic light emitting layer, and an electron transporting layer.
  • TFTL thin film transistor of the thin film transistor layer
  • the second electrode receives a cathode voltage
  • holes and electrons may move to the organic light emitting layer through the hole transporting layer and the electron transporting layer, respectively, and may combine with each other in the organic light emitting layer to emit light.
  • the light-emitting device may include a quantum dot light-emitting diode comprising a quantum dot light-emitting layer, an inorganic light-emitting diode comprising an inorganic semiconductor, or a micro light-emitting diode.
  • the encapsulation layer (TFEL) can cover the upper surface and side surfaces of the light emitting element layer (EML) and protect the light emitting element layer (EML).
  • the encapsulation layer (TFEL) can include at least one inorganic film and at least one organic film for encapsulating the light emitting element layer (EML).
  • the color filter layer (CFL) may be arranged on the encapsulation layer (TFEL).
  • the color filter layer (CFL) may include a plurality of color filters corresponding to each of a plurality of light-emitting regions. Each of the color filters may selectively transmit light of a specific wavelength and block or absorb light of a different wavelength.
  • the color filter layer (CFL) may absorb a portion of light entering from the outside of the display device (10) to reduce reflected light due to external light. Therefore, the color filter layer (CFL) may prevent color distortion due to reflected external light.
  • the display device (10) may not require a separate substrate for the color filter layer (CFL). Accordingly, the thickness of the display device (10) may be relatively small.
  • FIG. 3 is a plan view showing a display layer of a display device according to one embodiment.
  • the display layer (DU) may include a display area (DA) and a non-display area (NDA).
  • DA display area
  • NDA non-display area
  • the display area (DA) may be arranged at the center of the display panel (100).
  • a plurality of pixels (PX), a plurality of gate lines (GL), a plurality of data lines (DL), and a plurality of power lines (VL) may be arranged in the display area (DA).
  • Each of the plurality of pixels (PX) may be defined as the smallest unit that emits light.
  • a plurality of gate lines (GL) can supply gate signals received from a gate driver (210) to a plurality of pixels (PX).
  • the plurality of gate lines (GL) can extend in a first direction (DR1) and be spaced apart from each other in a second direction (DR2) intersecting the first direction (DR1).
  • a plurality of data lines (DL) can supply data voltages received from a display driver (200) to a plurality of pixels (PX).
  • the plurality of data lines (DL) can extend in a second direction (DR2) and be spaced apart from each other in a first direction (DR1).
  • a plurality of power lines (VL) can supply power voltages received from the display driver (200) to a plurality of pixels (PX).
  • the power voltage can be at least one of a driving voltage, an initialization voltage, a reference voltage, and a low-potential voltage.
  • the plurality of power lines (VL) can extend in a second direction (DR2) and be spaced apart from each other in a first direction (DR1).
  • a non-display area may surround a display area (DA).
  • a gate driver (210), fan out lines (FOL), and gate control lines (GCL) may be arranged in the non-display area (NDA).
  • the gate driver (210) may generate a plurality of gate signals based on a gate control signal, and may sequentially supply the plurality of gate signals to a plurality of gate lines (GL) in a set order.
  • Fan out lines (FOL) can extend from the display driver (200) to the display area (DA).
  • the fan out lines (FOL) can supply data voltages received from the display driver (200) to a plurality of data lines (DL).
  • a gate control line (GCL) can extend from the display driver (200) to the gate driver (210).
  • the gate control line (GCL) can supply a gate control signal received from the display driver (200) to the gate driver (210).
  • the sub-area (SBA) may include a display driving unit (200), a pad area (PA), and first and second touch pad areas (TPA1, TPA2).
  • the display driver (200) can output signals and voltages for driving the display panel (100) to the fan out lines (FOL).
  • the display driver (200) can supply a data voltage to the data line (DL) through the fan out lines (FOL).
  • the data voltage can be supplied to a plurality of pixels (PX) and can control the brightness of the plurality of pixels (PX).
  • the display driver (200) can supply a gate control signal to the gate driver (210) through the gate control line (GCL).
  • the pad area (PA) may be arranged at an edge of the sub area (SBA).
  • the pad area (PA) may be electrically connected to a circuit board (300) using a material such as an anisotropic conductive film or a Self Assembly Anisotropic Conductive Paste (SAP).
  • the pad area (PA) may include a plurality of display pad units (DP).
  • the plurality of display pad units (DP) may be connected to a graphic system through the circuit board (300).
  • the plurality of display pad units (DP) may be connected to the circuit board (300) to receive digital video data and supply the digital video data to the display driver (200).
  • FIG. 4 is a plan view showing a display area of a display panel according to one embodiment.
  • the display panel (100) may include a plurality of pixels (PX) arranged in a first direction (DR1) and a second direction (DR2).
  • Each of the pixels (PX) may have a rectangular, square, or rhombus-shaped planar shape.
  • each of the pixels (PX) may have a square planar shape.
  • the present invention is not limited thereto, and may have various shapes such as a polygon, circle, or oval on a planar surface.
  • the pixels (PX) may emit a first light, other parts of the pixels (PX) may emit a second light, and remaining parts of the pixels (PX) may emit a third light.
  • the first light may be light in a blue wavelength band
  • the second light may be light in a red wavelength band
  • the third light may be light in a green wavelength band.
  • the red wavelength band may be a wavelength band of about 600 nm to 750 nm
  • the green wavelength band may be a wavelength band of about 480 nm to 560 nm
  • the blue wavelength band may be a wavelength band of about 370 nm to 460 nm, but the embodiments of the present specification are not limited thereto.
  • some of the pixels (PX) may emit white light.
  • Each of the pixels (PX) may include at least one of an organic light-emitting element including an organic material as a light-emitting element that emits light, an inorganic light-emitting element including an inorganic semiconductor, a quantum dot light-emitting element including a quantum dot light-emitting layer, and a micro light emitting diode (micro LED).
  • an organic light-emitting element including an organic material as a light-emitting element that emits light an inorganic light-emitting element including an inorganic semiconductor
  • a quantum dot light-emitting element including a quantum dot light-emitting layer a micro light emitting diode (micro LED).
  • micro LED micro light emitting diode
  • Fig. 5 is a plan view showing an enlarged view of area A of Fig. 4.
  • Fig. 6 is a cross-sectional view taken along line X1-X1' of Fig. 5.
  • Fig. 7 is a schematic diagram showing the incident path of external light.
  • a display panel (100) of a display device may include a display layer (DU) and a color filter layer (CFL).
  • the display layer (DU) may include a substrate (SUB), a thin film transistor layer (TFTL), a light emitting element layer (EML), and an encapsulation layer (TFEL).
  • the display panel (100) may include a metal oxide layer (USL) on the encapsulation layer (TFEL), and a light-shielding layer (BM) disposed on the metal oxide layer (USL).
  • Color filters (CF1, CF2, CF3) of the color filter layer (CFL) may be disposed on the light-shielding layer (BM).
  • the substrate (SUB) may be a base substrate or a base member.
  • the substrate (SUB) may be a flexible substrate capable of bending, folding, rolling, etc.
  • the substrate (SUB) may include a polymer resin such as polyimide (PI), but is not limited thereto.
  • the substrate (SUB) may include a glass material or a metal material.
  • a thin film transistor layer may include a first buffer layer (BF1), a lower metal layer (BML), a second buffer layer (BF2), a thin film transistor (TFT), a gate insulating layer (GI), a first interlayer insulating layer (ILD1), a capacitor electrode (CPE), a second interlayer insulating layer (ILD2), a first connection electrode (CNE1), a first passivation layer (PAS1), a second connection electrode (CNE2), and a second passivation layer (PAS2).
  • the first buffer layer (BF1) may be disposed on the substrate (SUB).
  • the first buffer layer (BF1) may include an inorganic film capable of preventing the penetration of air or moisture.
  • the first buffer layer (BF1) may include a plurality of inorganic films that are alternately laminated.
  • the lower metal layer (BML) may be disposed on the first buffer layer (BF1).
  • the lower metal layer (BML) may prevent light incident from below from being incident on the semiconductor layer (ACT) of the thin film transistor (TFT).
  • the lower metal layer (BML) may be formed as a single layer or multiple layers made of, for example, one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu), or an alloy thereof.
  • the second buffer layer (BF2) can cover the first buffer layer (BF1) and the lower metal layer (BML).
  • the second buffer layer (BF2) can include an inorganic film that can prevent the penetration of air or moisture.
  • the second buffer layer (BF2) can include a plurality of inorganic films that are alternately laminated.
  • a thin film transistor may be disposed on the second buffer layer (BF2) and may constitute a pixel circuit of each of a plurality of pixels.
  • the thin film transistor (TFT) may be a driving transistor or a switching transistor of the pixel circuit.
  • the thin film transistor (TFT) may include a semiconductor layer (ACT), a source electrode (SE), a drain electrode (DE), and a gate electrode (GE).
  • the semiconductor layer (ACT) may be disposed on the second buffer layer (BF2).
  • the semiconductor layer (ACT) may overlap with the lower metal layer (BML) and the gate electrode (GE) in the thickness direction, and may be insulated from the gate electrode (GE) by a gate insulating layer (GI).
  • a part of the semiconductor layer (ACT) may be a material of the semiconductor layer (ACT) that is conductive to form a source electrode (SE) and a drain electrode (DE).
  • the gate electrode (GE) may be disposed on the gate insulating layer (GI).
  • the gate electrode (GE) may overlap the semiconductor layer (ACT) with the gate insulating layer (GI) interposed therebetween.
  • the gate insulating layer (GI) may be disposed on the semiconductor layer (ACT).
  • the gate insulating layer (GI) may cover the semiconductor layer (ACT) and the second buffer layer (BF2), and may insulate the semiconductor layer (ACT) and the gate electrode (GE).
  • the gate insulating layer (GI) may include a contact hole through which the first connection electrode (CNE1) passes.
  • the first interlayer insulating layer (ILD1) can cover the gate electrode (GE) and the gate insulating layer (GI).
  • the first interlayer insulating layer (ILD1) can include a contact hole through which the first connection electrode (CNE1) passes.
  • the contact hole of the first interlayer insulating layer (ILD1) can be connected to the contact hole of the gate insulating layer (GI) and the contact hole of the second interlayer insulating layer (ILD2).
  • the capacitor electrode (CPE) may be disposed on the first interlayer insulating layer (ILD1).
  • the capacitor electrode (CPE) may overlap the gate electrode (GE) in the thickness direction.
  • the capacitor electrode (CPE) and the gate electrode (GE) may form electrostatic capacitance.
  • the second interlayer insulating layer (ILD2) can cover the capacitor electrode (CPE) and the first interlayer insulating layer (ILD1).
  • the second interlayer insulating layer (ILD2) can include a contact hole through which the first connection electrode (CNE1) passes.
  • the contact hole of the second interlayer insulating layer (ILD2) can be connected to the contact hole of the first interlayer insulating layer (ILD1) and the contact hole of the gate insulating layer (GI).
  • the first connection electrode (CNE1) may be disposed on the second interlayer insulating layer (ILD2).
  • the first connection electrode (CNE1) may electrically connect the drain electrode (DE) of the thin film transistor (TFT) and the second connection electrode (CNE2).
  • the first connection electrode (CNE1) may be inserted into a contact hole formed in the second interlayer insulating layer (ILD2), the first interlayer insulating layer (ILD1), and the gate insulating layer (GI) to contact the drain electrode (DE) of the thin film transistor (TFT).
  • the first protective layer (PAS1) can cover the first connection electrode (CNE1) and the second interlayer insulating layer (ILD2).
  • the first protective layer (PAS1) can protect the thin film transistor (TFT).
  • the first protective layer (PAS1) can include a contact hole through which the second connection electrode (CNE2) passes.
  • the second connection electrode (CNE2) may be disposed on the first protective layer (PAS1).
  • the second connection electrode (CNE2) may electrically connect the first connection electrode (CNE1) and the pixel electrode (AE) of the light-emitting element (ED).
  • the second connection electrode (CNE2) may be inserted into a contact hole formed in the first protective layer (PAS1) and may contact the first connection electrode (CNE1).
  • the second protective layer (PAS2) may cover the second connection electrode (CNE2) and the first protective layer (PAS1).
  • the second protective layer (PAS2) may include a contact hole through which the pixel electrode (AE) of the light-emitting element (ED) passes.
  • the light emitting element layer may be disposed on a thin film transistor layer (TFTL).
  • the light emitting element layer may include a light emitting element (ED) and a pixel defining layer (PDL).
  • the light emitting element (ED) may include a pixel electrode (AE), an organic film layer (EL), and a common electrode (CE).
  • the pixel electrode (AE) may be disposed on the second passivation layer (PAS2).
  • the pixel electrode (AE) may be disposed to overlap one of the openings (OPE1, OPE2, OPE3) of the pixel defining layer (PDL).
  • the pixel electrode (AE) may be electrically connected to a drain electrode (DE) of a thin film transistor (TFT) through the first and second connection electrodes (CNE1, CNE2).
  • the organic film layer (EL) may be disposed on the pixel electrode (AE).
  • the organic film layer (EL) may be an organic light-emitting layer made of an organic material, but is not limited thereto.
  • TFT thin film transistor
  • CE common electrode
  • holes and electrons may move to the organic film layer (EL) through the hole transport layer and the electron transport layer, respectively, and the holes and electrons may combine with each other in the organic film layer (EL) to emit light.
  • the common electrode (CE) may be arranged on the organic film layer (EL).
  • the common electrode (CE) may be implemented in the form of an electrode common to all pixels without being differentiated for each pixel.
  • the common electrode (CE) may be arranged on the organic film layer (EL) in the first to third emission areas (EA1, EA2, EA3), and may be arranged on the pixel defining layer (PDL) in an area excluding the first to third emission areas (EA1, EA2, EA3).
  • the common electrode (CE) can receive a common voltage or a low-potential voltage.
  • the pixel electrode (AE) receives a voltage corresponding to the data voltage and the common electrode (CE) receives a low-potential voltage
  • a potential difference is formed between the pixel electrode (AE) and the common electrode (CE), so that the organic film layer (EL) can emit light.
  • a pixel defining layer can be disposed on a second passivation layer (PAS2) and a portion of a pixel electrode (AE) including a plurality of openings (OPE1, OPE2, OPE3).
  • the pixel defining layer (PDL) can include a first opening (OPE1), a second opening (OPE2), and a third opening (OPE3), and each of the openings (OPE1, OPE2, OPE3) can expose a portion of the pixel electrode (AE).
  • Each of the openings (OPE1, OPE2, OPE3) of the pixel defining layer (PDL) can define first to third light emitting areas (EA1, EA2, EA3).
  • the first light emitting area (EA1) can be defined by the first opening (OPE1) of the pixel defining layer (PDL)
  • the second light emitting area (EA2) can be defined by the second opening (OPE2) of the pixel defining layer (PDL)
  • the third light emitting area (EA3) can be defined by the third opening (OPE3) of the pixel defining layer (PDL).
  • the areas or sizes of the first to third light-emitting areas (EA1, EA2, EA3) may be the same. In another exemplary embodiment, the areas or sizes of the first to third light-emitting areas (EA1, EA2, EA3) may be different from each other. For example, the area of the first light-emitting area (EA1) may be larger than the areas of each of the second light-emitting area (EA2) and the third light-emitting area (EA3), and the area of the second light-emitting area (EA2) may be larger than the area of the third light-emitting area (EA3).
  • the areas of the light-emitting areas may vary depending on the sizes of the openings (OPE1, OPE2, OPE3) formed in the pixel defining layer (PDL).
  • the intensity of light emitted from the light-emitting area (EA1, EA2, EA3) can vary, and the color of the screen displayed on the display device (10) can be controlled by adjusting the area of the light-emitting area (EA1, EA2, EA3).
  • a pixel defining layer can separate and insulate pixel electrodes (AE) of each of a plurality of light emitting elements (EDs).
  • the pixel defining layer (PDL) can include a light absorbing material to prevent light reflection.
  • the pixel defining layer (PDL) can include a polyimide (PI)-based binder and a pigment mixed with red, green, and blue.
  • the pixel defining layer (PDL) can include a cardo-based binder resin and a mixture of a lactam-based black pigment and a blue pigment.
  • the pixel defining layer (PDL) can include carbon black.
  • the encapsulation layer (TFEL) is arranged on the common electrode (CE) and can cover a plurality of light-emitting elements (ED).
  • the encapsulation layer (TFEL) can include at least one inorganic film to prevent oxygen or moisture from penetrating into the light-emitting element layer (EML).
  • the encapsulation layer (TFEL) can include at least one organic film to protect the light-emitting element layer (EML) from foreign substances such as dust.
  • the encapsulation layer may include a first encapsulation layer (TFE1), a second encapsulation layer (TFE2), and a third encapsulation layer (TFE3).
  • the first encapsulation layer (TFE1) and the third encapsulation layer (TFE3) may be inorganic encapsulation layers, and the second encapsulation layer (TFE2) disposed therebetween may be an organic encapsulation layer.
  • the first encapsulating layer (TFE1) and the third encapsulating layer (TFE3) may each include one or more inorganic insulators.
  • the inorganic insulators may include aluminum oxide, titanium oxide, tantalum oxide, hafnium oxide, zinc oxide, silicon oxide, silicon nitride, and/or silicon oxynitride.
  • the second encapsulating layer (TFE2) may include a polymer-based material.
  • Polymer-based materials may include acrylic resins, epoxy resins, polyimides, and polyethylene.
  • the organic encapsulating layer (320) may include acrylic resins, such as polymethyl methacrylate and polyacrylic acid.
  • the second encapsulating layer (TFE2) may be formed by curing a monomer or applying a polymer.
  • the light-shielding layer (BM) may be disposed on the encapsulation layer (TFEL).
  • the light-shielding layer (BM) may include a plurality of holes (OPT1, OPT2, OPT3) arranged to overlap the light-emitting areas (EA1, EA2, EA3).
  • the first hole (OPT1) may be arranged to overlap the first light-emitting area (EA1) or the first opening (OPE1).
  • the second hole (OPT2) may be arranged to overlap the second light-emitting area (EA2) or the second opening (OPE2)
  • the third hole (OPT3) may be arranged to overlap the third light-emitting area (EA3) or the third opening (OPE3).
  • each of the holes may be larger than the area or size of the openings (OPE1, OPE2, OPE3) of the pixel defining layer (PDL).
  • the holes (OPT1, OPT2, OPT3) of the light-shielding layer (BM) are formed larger than the openings (OPE1, OPE2, OPE3) of the pixel defining layer (PDL)
  • the light emitted from the light-emitting areas (EA1, EA2, EA3) can be viewed by the user from the side as well as the front of the display device (10).
  • the light-shielding layer (BM) may include a light-absorbing material.
  • the light-shielding layer (BM) may include an inorganic black pigment or an organic black pigment.
  • the inorganic black pigment may be carbon black, and the organic black pigment may include at least one of lactam black, perylene black, and aniline black, but is not limited thereto.
  • the light-shielding layer (BM) may prevent visible light from penetrating between the first to third light-emitting areas (EA1, EA2, and EA3) and causing color mixing, thereby improving the color reproducibility of the display device (10).
  • the color filters (CF1, CF2, CF3) of the color filter layer (CFL) may be arranged on the light-shielding layer (BM). Different color filters (CF1, CF2, CF3) may be arranged to correspond to different light-emitting areas (EA1, EA2, EA3) or openings (OPE1, OPE2, OPE3), and holes (OPT1, OPT2, OPT3) of the light-shielding layer (BM), respectively.
  • the color filters (CF1, CF2, CF3) may include a first color filter (CF1), a second color filter (CF2), and a third color filter (CF3) arranged to correspond to different light-emitting areas (EA1, EA2, EA3), respectively.
  • a first color filter (CF1) may be arranged to correspond to a first light-emitting area (EA1)
  • a second color filter (CF2) may be arranged to correspond to a second light-emitting area (EA2)
  • a third color filter (CF3) may be arranged to correspond to a third light-emitting area (EA3)
  • the first color filter (CF1) may be arranged in a first hole (OPT1) of a light-shielding layer (BM)
  • the second color filter (CF2) may be arranged in a second hole (OPT2) of the light-shielding layer (BM)
  • the third color filter (CF3) may be arranged in a third hole (OPT3) of the light-shielding layer (BM).
  • Each of the color filters may be arranged to have a larger area in a plan view than the holes (OPT1, OPT2, OPT3) of the light-shielding layer (BM), and some of them may be arranged directly on the light-shielding layer (BM).
  • the color filters (CF1, CF2, CF3) may include a colorant, such as a dye or pigment, that absorbs light of a wavelength other than light of a specific wavelength, and may be arranged to correspond to the color of light emitted from the light-emitting areas (EA1, EA2, EA3).
  • the first color filter (CF1) may be arranged to overlap the first light-emitting area (EA1) and may be a blue color filter that transmits only blue first light.
  • the second color filter (CF2) may be arranged to overlap the second light-emitting area (EA2) and may be a red color filter that transmits only red second light
  • the third color filter (CF3) may be arranged to overlap the third light-emitting area (EA3) and may be a green color filter that transmits only green third light.
  • the planarization layer (OC) can be arranged on the color filters (CF1, CF2, CF3) to planarize the tops of the color filters (CF1, CF2, CF3).
  • the planarization layer (OC) can be a colorless, light-transmitting layer that does not have a color in the visible light band.
  • the planarization layer (OC) can include a colorless, light-transmitting organic material such as an acrylic resin.
  • the color filters (CF1, CF2, CF3) of the display device (10) may be arranged to overlap with other adjacent color filters (CF1, CF2, CF3) on the light-shielding layer (BM).
  • the color filters (CF1, CF2, CF3) arranged on the light-shielding layer (BM) may be arranged such that two adjacent color filters (CF1, CF2, CF3) completely cover the light-shielding layer (BM).
  • the adjacent two color filters (CF1, CF2, CF3) may be arranged to partially overlap each other on the light-shielding layer (BM).
  • Such overlapping of the color filters (CF1, CF2, CF3) can reduce external light reflection by the light-shielding layer (BM), and the overlapping arrangement of the color filters (CF1, CF2, CF3) can be designed to further reduce the external light reflection.
  • the display device (10) may be arranged so that the first color filter (CF1) and the second color filter (CF2) adjacent to each other overlap each other on the light-shielding layer (BM), and the second color filter (CF2) and the third color filter (CF3) may also be arranged so as to overlap each other on the light-shielding layer (BM).
  • the first color filter (CF1) and the third color filter (CF3) adjacent to each other they may also be arranged so as to overlap each other on the light-shielding layer (BM).
  • a metal oxide layer may be disposed between the encapsulation layer (TFEL) and the light-shielding layer (BM).
  • the metal oxide layer (USL) may block (e.g., reflect or absorb) light in an ultraviolet wavelength band incident from the outside.
  • a pixel defining layer (PDL) disposed on a light-emitting element layer (EML) may cause outgassing through a chemical reaction when exposed to light in an ultraviolet wavelength band. Since the pixel defining layer (PDL) is in direct contact with the pixel electrode (AE), the organic film layer (EL), and the common electrode (CE), a gas generated from the pixel defining layer (PDL) may directly affect the organic film layer (EL) and the common electrode (CE).
  • a gas emitted from the pixel defining layer (PDL) may deteriorate the organic film layer (EL) and oxidize the common electrode (CE). Accordingly, a pixel shrinkage problem may occur in which the area of each light-emitting area (EA1, EA2, and EA3) is reduced.
  • a metal oxide layer capable of blocking light in the ultraviolet wavelength band between the encapsulation layer (TFEL) and the light shielding layer (BM)
  • outgassing of the pixel defining layer (PDL) can be prevented, thereby reducing pixel shrinkage.
  • the metal oxide layer (USL) can be directly disposed on the encapsulation layer (TFEL).
  • the lower surface of the metal oxide layer (USL) is in contact with the upper surface of the encapsulation layer (TFEL), and for example, can be in direct contact with the upper surface of the third encapsulation layer (TFE3) of the encapsulation layer (TFEL).
  • the metal oxide layer (USL) can be directly disposed on the lower surface of the light-shielding layer (BM).
  • the upper surface of the metal oxide layer (USL) can be in direct contact with the lower surface of the light-shielding layer (BM).
  • the metal oxide layer (USL) When the metal oxide layer (USL) is disposed under the light-shielding layer (BM), light incident from the outside can be reflected by the metal oxide layer (USL) and absorbed by the light-shielding layer (BM). Accordingly, it is possible to prevent visibility from being deteriorated due to reflection of external light.
  • the metal oxide layer (USL) can block (e.g., reflect or absorb) light in an ultraviolet wavelength band incident from the outside.
  • the metal oxide layer (USL) can include a metal oxide capable of blocking light in an ultraviolet wavelength band.
  • the metal oxide layer (USL) can include at least one of titanium oxide, zinc oxide, and tantalum oxide.
  • the metal oxide layer (USL) can have a thickness of 10 to 10,000 nm to effectively block light in an ultraviolet wavelength band.
  • the thickness of the metal oxide layer (USL) is 10 nm or more, the light blocking characteristic in an ultraviolet wavelength band is excellent, and when the thickness of the metal oxide layer (USL) is 10,000 nm or less, the light blocking rate in a visible light wavelength band can be prevented from increasing.
  • the metal oxide layer may include a plurality of aperture holes (OPU1, OPU2, OPU3) arranged to overlap the light-emitting areas (EA1, EA2, EA3).
  • the first aperture hole (OPU1) may be arranged to overlap the first light-emitting area (EA1) or the first opening (OPE1).
  • the second aperture hole (OPU2) may be arranged to overlap the second light-emitting area (EA2) or the second opening (OPE2)
  • the third aperture hole (OPU3) may be arranged to overlap the third light-emitting area (EA3) or the third opening (OPE3).
  • the area or size of the plurality of aperture holes (OPU1, OPU2, OPU3) of the metal oxide layer (USL) may be the same as the area or size of the light-emitting area (EA1, EA2, EA3) or the plurality of openings (OPE1, OPE2, OPE3).
  • the area or size of the first aperture hole (OPU1) may be the same as the area or size of the first light-emitting area (EA1) or the first opening (OPE1)
  • the area or size of the second aperture hole (OPU2) may be the same as the area or size of the second light-emitting area (EA2) or the second opening (OPE2)
  • the area or size of the third aperture hole (OPU3) may be the same as the area or size of the third light-emitting area (EA3) or the third opening (OPE3).
  • the side of the metal oxide layer (USL) may be aligned and coincide with the side of the pixel defining layer (PDL).
  • the side of the metal oxide layer (USL) contacting the first aperture (OPU1) may be aligned and coincide with the side of the pixel defining layer (PDL) contacting the first opening (OPE1).
  • the side of the metal oxide layer (USL) contacting the second aperture (OPU2) may be aligned and coincide with the side of the pixel defining layer (PDL) contacting the second opening (OPE2)
  • the side of the metal oxide layer (USL) contacting the third aperture (OPU3) may be aligned and coincide with the side of the pixel defining layer (PDL) contacting the third opening (OPE3).
  • the width (W1) of the metal oxide layer (USL) may be the same as the width (W2) of the pixel defining layer (PDL).
  • the width (W1) of the metal oxide layer (USL) may refer to a distance between the first aperture hole (OPU1) and the second aperture hole (OPU2), or between the second aperture hole (OPU2) and the third aperture hole (OPU3), or between the third aperture hole (OPU3) and the first aperture hole (OPU1).
  • the width (W2) of the pixel defining layer (PDL) may refer to a distance between the first opening (OPE1) and the second opening (OPE2), or between the second opening (OPE2) and the third opening (OPE3), or between the third opening (OPE3) and the first opening (OPE1).
  • the width (W1) of the metal oxide layer (USL) between the first aperture (OPU1) and the second aperture (OPU2) may be the same as the width (W2) of the pixel defining layer (PDL) between the first opening (OPE1) and the second opening (OPE2).
  • the width (W1) of the metal oxide layer (USL) between the second aperture (OPU2) and the third aperture (OPU3) may be the same as the width (W2) of the pixel defining layer (PDL) between the second opening (OPE2) and the third opening (OPE3)
  • the width (W1) of the metal oxide layer (USL) between the third aperture (OPU3) and the first aperture (OPU1) may be the same as the width (W2) of the pixel defining layer (PDL) between the third opening (OPE3) and the first opening (OPE1).
  • the area or size of the plurality of aperture holes (OPU1, OPU2, OPU3) of the metal oxide layer (USL) may be smaller than the area or size of the plurality of holes (OPT1, OPT2, OPT3) of the light-shielding layer (BM).
  • the area or size of the first aperture hole (OPU1) may be smaller than the area or size of the first hole (OPT1)
  • the area or size of the second aperture hole (OPU2) may be smaller than the area or size of the second hole (OPT2)
  • the area or size of the third aperture hole (OPU3) may be smaller than the area or size of the third hole (OPT3).
  • the side of the metal oxide layer (USL) may protrude outwardly more than the side of the light-shielding layer (BM).
  • the side of the metal oxide layer (USL) contacting the first opening hole (OPU1) may protrude outwardly more than the side of the light-shielding layer (BM) contacting the first hole (OPT1).
  • the side of the metal oxide layer (USL) contacting the second opening hole (OPU2) may protrude outwardly more than the side of the light-shielding layer (BM) contacting the second hole (OPT2)
  • the side of the metal oxide layer (USL) contacting the third opening hole (OPU3) may protrude outwardly more than the side of the light-shielding layer (BM) contacting the third hole (OPT3).
  • the width (W1) of the metal oxide layer (USL) may be greater than the width (W3) of the light-shielding layer (BM).
  • the width (W3) of the light-shielding layer (BM) may refer to a distance between the first hole (OPT1) and the second hole (OPT2), or between the second hole (OPT2) and the third hole (OPT3), or between the third hole (OPT3) and the first hole (OPT1).
  • the width (W1) of the metal oxide layer (USL) between the first aperture hole (OPU1) and the second aperture hole (OPU2) may be greater than the width (W3) of the light-shielding layer (BM) between the first hole (OPT1) and the second hole (OPT2).
  • the width (W1) of the metal oxide layer (USL) between the second aperture hole (OPU2) and the third aperture hole (OPU3) may be greater than the width (W3) of the light-shielding layer (BM) between the second hole (OPT2) and the third hole (OPT3)
  • the width (W1) of the metal oxide layer (USL) between the third aperture hole (OPU3) and the first aperture hole (OPU1) may be greater than the width (W3) of the light-shielding layer (BM) between the third hole (OPT3) and the first hole (OPT1).
  • the display device (10) can block light in the ultraviolet wavelength band incident from the outside from reaching the pixel defining layer (PDL) by arranging a metal oxide layer (USL) that absorbs light in the ultraviolet wavelength band between the encapsulating layer (TFE) and the light-shielding layer (BM). Accordingly, deterioration of the organic film layer (EL) and oxidation of the common electrode (CE) due to outgassing of the pixel defining layer (PDL) can be prevented, thereby preventing a pixel shrinkage phenomenon.
  • a metal oxide layer USL
  • EL organic film layer
  • CE common electrode
  • Fig. 8 is a plan view showing pixels according to another embodiment.
  • Fig. 9 is a cross-sectional view taken along line X2-X2' of Fig. 8.
  • the present embodiment is different from the embodiments of FIGS. 5 to 7 described above in that the width (W1) of the metal oxide layer (USL) is equal to the width (W3) of the light-shielding layer (BM) and is smaller than the width (W2) of the pixel defining film (PDL).
  • W1 of the metal oxide layer (USL) is equal to the width (W3) of the light-shielding layer (BM) and is smaller than the width (W2) of the pixel defining film (PDL).
  • the area or size of the plurality of aperture holes (OPU1, OPU2, OPU3) of the metal oxide layer (USL) may be larger than the area or size of the light-emitting area (EA1, EA2, EA3) or the plurality of openings (OPE1, OPE2, OPE3).
  • the area or size of the first aperture hole (OPU1) may be larger than the area or size of the first light-emitting area (EA1) or the first opening (OPE1)
  • the area or size of the second aperture hole (OPU2) may be larger than the area or size of the second light-emitting area (EA2) or the second opening (OPE2)
  • the area or size of the third aperture hole (OPU3) may be larger than the area or size of the third light-emitting area (EA3) or the third opening (OPE3).
  • the side of the metal oxide layer (USL) may be arranged inside the side of the pixel defining layer (PDL).
  • the side of the metal oxide layer (USL) contacting the first aperture (OPU1) may be arranged inside the side of the pixel defining layer (PDL) contacting the first opening (OPE1).
  • the side of the metal oxide layer (USL) contacting the second aperture (OPU2) may be arranged inside the side of the pixel defining layer (PDL) contacting the second opening (OPE2)
  • the side of the metal oxide layer (USL) contacting the third aperture (OPU3) may be arranged inside the side of the pixel defining layer (PDL) contacting the third opening (OPE3).
  • the width (W1) of the metal oxide layer (USL) may be smaller than the width (W2) of the pixel defining layer (PDL).
  • the width (W1) of the metal oxide layer (USL) between the first aperture (OPU1) and the second aperture (OPU2) may be smaller than the width (W2) of the pixel defining layer (PDL) between the first opening (OPE1) and the second opening (OPE2).
  • the width (W1) of the metal oxide layer (USL) between the second aperture (OPU2) and the third aperture (OPU3) may be smaller than the width (W2) of the pixel defining layer (PDL) between the second aperture (OPE2) and the third aperture (OPE3)
  • the width (W1) of the metal oxide layer (USL) between the third aperture (OPU3) and the first aperture (OPU1) may be smaller than the width (W2) of the pixel defining layer (PDL) between the third aperture (OPE3) and the first aperture (OPE1).
  • the area or size of the plurality of aperture holes (OPU1, OPU2, OPU3) of the metal oxide layer (USL) may be the same as the area or size of the plurality of holes (OPT1, OPT2, OPT3) of the light-shielding layer (BM).
  • the area or size of the first aperture hole (OPU1) may be the same as the area or size of the first hole (OPT1)
  • the area or size of the second aperture hole (OPU2) may be the same as the area or size of the second hole (OPT2)
  • the area or size of the third aperture hole (OPU3) may be the same as the area or size of the third hole (OPT3).
  • the side edge of the metal oxide layer (USL) may be aligned and coincide with the side edge of the light-shielding layer (BM).
  • the side edge of the metal oxide layer (USL) contacting the first aperture hole (OPU1) may be aligned and coincide with the side edge of the light-shielding layer (BM) contacting the first hole (OPT1).
  • the side edge of the metal oxide layer (USL) contacting the second aperture hole (OPU2) may be aligned and coincide with the side edge of the light-shielding layer (BM) contacting the second hole (OPT2)
  • the side edge of the metal oxide layer (USL) contacting the third aperture hole (OPU3) may be aligned and coincide with the side edge of the light-shielding layer (BM) contacting the third hole (OPT3).
  • the width (W1) of the metal oxide layer (USL) may be the same as the width (W3) of the light-shielding layer (BM).
  • the width (W1) of the metal oxide layer (USL) between the first aperture hole (OPU1) and the second aperture hole (OPU2) may be the same as the width (W3) of the light-shielding layer (BM) between the first hole (OPT1) and the second hole (OPT2).
  • the width (W1) of the metal oxide layer (USL) between the second aperture hole (OPU2) and the third aperture hole (OPU3) may be the same as the width (W3) of the light-shielding layer (BM) between the second hole (OPT2) and the third hole (OPT3)
  • the width (W1) of the metal oxide layer (USL) between the third aperture hole (OPU3) and the first aperture hole (OPU1) may be the same as the width (W3) of the light-shielding layer (BM) between the third hole (OPT3) and the first hole (OPT1).
  • the display device (10) can reduce light in the ultraviolet wavelength band incident from the outside from reaching the pixel defining film (PDL) by arranging a metal oxide layer (USL) that absorbs light in the ultraviolet wavelength band between the encapsulating layer (TFE) and the light shielding layer (BM). Accordingly, deterioration of the organic film layer (EL) and oxidation of the common electrode (CE) due to outgassing of the pixel defining film (PDL) can be reduced, thereby reducing the pixel shrinkage phenomenon.
  • a metal oxide layer USL
  • EL organic film layer
  • CE common electrode
  • Fig. 10 is a plan view showing pixels according to another embodiment.
  • Fig. 11 is a cross-sectional view taken along line X3-X3' of Fig. 10.
  • this embodiment is different from the embodiments of FIGS. 5 to 9 described above in that the width (W1) of the metal oxide layer (USL) is smaller than the width (W3) of the light-shielding layer (BM) and the width (W2) of the pixel defining film (PDL).
  • W1 of the metal oxide layer (USL) is smaller than the width (W3) of the light-shielding layer (BM) and the width (W2) of the pixel defining film (PDL).
  • the metal oxide layer (USL) may be disposed between the encapsulation layer (TFE) and the light-shielding layer (BM).
  • the metal oxide layer (USL) may be disposed between the third encapsulation layer (TFE3) of the encapsulation layer (TFEL) and the light-shielding layer (BM).
  • the light-shielding layer (BM) may cover the metal oxide layer (USL).
  • the light-shielding layer (BM) may be in direct contact with the upper surface and side edges of the metal oxide layer (USL).
  • the area or size of the plurality of aperture holes (OPU1, OPU2, OPU3) of the metal oxide layer (USL) may be larger than the area or size of the light-emitting area (EA1, EA2, EA3) or the plurality of openings (OPE1, OPE2, OPE3).
  • the area or size of the first aperture hole (OPU1) may be larger than the area or size of the first light-emitting area (EA1) or the first opening (OPE1)
  • the area or size of the second aperture hole (OPU2) may be larger than the area or size of the second light-emitting area (EA2) or the second opening (OPE2)
  • the area or size of the third aperture hole (OPU3) may be larger than the area or size of the third light-emitting area (EA3) or the third opening (OPE3).
  • the side of the metal oxide layer (USL) may be arranged inside the side of the pixel defining layer (PDL).
  • the side of the metal oxide layer (USL) contacting the first aperture (OPU1) may be arranged inside the side of the pixel defining layer (PDL) contacting the first opening (OPE1).
  • the side of the metal oxide layer (USL) contacting the second aperture (OPU2) may be arranged inside the side of the pixel defining layer (PDL) contacting the second opening (OPE2)
  • the side of the metal oxide layer (USL) contacting the third aperture (OPU3) may be arranged inside the side of the pixel defining layer (PDL) contacting the third opening (OPE3).
  • the width (W1) of the metal oxide layer (USL) may be smaller than the width (W2) of the pixel defining layer (PDL).
  • the width (W1) of the metal oxide layer (USL) between the first aperture (OPU1) and the second aperture (OPU2) may be smaller than the width (W2) of the pixel defining layer (PDL) between the first opening (OPE1) and the second opening (OPE2).
  • the width (W1) of the metal oxide layer (USL) between the second aperture (OPU2) and the third aperture (OPU3) may be smaller than the width (W2) of the pixel defining layer (PDL) between the second aperture (OPE2) and the third aperture (OPE3)
  • the width (W1) of the metal oxide layer (USL) between the third aperture (OPU3) and the first aperture (OPU1) may be smaller than the width (W2) of the pixel defining layer (PDL) between the third aperture (OPE3) and the first aperture (OPE1).
  • the area or size of the plurality of aperture holes (OPU1, OPU2, OPU3) of the metal oxide layer (USL) may be larger than the area or size of the plurality of holes (OPT1, OPT2, OPT3) of the light-shielding layer (BM).
  • the area or size of the first aperture hole (OPU1) may be larger than the area or size of the first hole (OPT1)
  • the area or size of the second aperture hole (OPU2) may be larger than the area or size of the second hole (OPT2)
  • the area or size of the third aperture hole (OPU3) may be larger than the area or size of the third hole (OPT3).
  • the side of the metal oxide layer (USL) may be arranged inside the side of the light-shielding layer (BM).
  • the side of the metal oxide layer (USL) contacting the first opening hole (OPU1) may be arranged inside the side of the light-shielding layer (BM) contacting the first hole (OPT1).
  • the side of the metal oxide layer (USL) contacting the second opening hole (OPU2) may be arranged inside the side of the light-shielding layer (BM) contacting the second hole (OPT2)
  • the side of the metal oxide layer (USL) contacting the third opening hole (OPU3) may be arranged inside the side of the light-shielding layer (BM) contacting the third hole (OPT3).
  • the width (W1) of the metal oxide layer (USL) may be smaller than the width (W3) of the light-shielding layer (BM).
  • the width (W1) of the metal oxide layer (USL) between the first aperture hole (OPU1) and the second aperture hole (OPU2) may be smaller than the width (W3) of the light-shielding layer (BM) between the first hole (OPT1) and the second hole (OPT2).
  • the width (W1) of the metal oxide layer (USL) between the second aperture hole (OPU2) and the third aperture hole (OPU3) may be smaller than the width (W3) of the light-shielding layer (BM) between the second hole (OPT2) and the third hole (OPT3)
  • the width (W1) of the metal oxide layer (USL) between the third aperture hole (OPU3) and the first aperture hole (OPU1) may be smaller than the width (W3) of the light-shielding layer (BM) between the third hole (OPT3) and the first hole (OPT1).
  • the display device (10) can reduce light in the ultraviolet wavelength band incident from the outside from reaching the pixel defining film (PDL) by arranging a metal oxide layer (USL) that absorbs light in the ultraviolet wavelength band between the encapsulating layer (TFE) and the light shielding layer (BM). Accordingly, deterioration of the organic film layer (EL) and oxidation of the common electrode (CE) due to outgassing of the pixel defining film (PDL) can be reduced, thereby reducing the pixel shrinkage phenomenon.
  • a metal oxide layer USL
  • EL organic film layer
  • CE common electrode
  • Fig. 12 is a cross-sectional view showing a display device according to another embodiment.
  • the metal oxide layer (USL) may be disposed within the encapsulation layer (TFE). Specifically, the metal oxide layer (USL) may be disposed between the second encapsulation layer (TFE2) and the third encapsulation layer (TFE3) of the encapsulation layer (TFE). For example, the metal oxide layer (USL) may be directly disposed on the upper surface of the second encapsulation layer (TFE2) and covered by the third encapsulation layer (TFE3). That is, the third encapsulation layer (TFE3) may cover the metal oxide layer (USL).
  • the metal oxide layer (USL) may be disposed under the third encapsulation layer (TFE3) and adjacent to the pixel defining layer (PDL). That is, by disposing the metal oxide layer (USL) adjacent to the pixel defining layer (PDL), the incident angle of light in the ultraviolet wavelength band incident from the outside can be reduced, thereby reducing the amount of light incident on the pixel defining layer (PDL).
  • the metal oxide layer (USL) can overlap the pixel defining layer (PDL) and can overlap the light-shielding layer (BM).
  • the metal oxide layer (USL) can include a plurality of aperture holes (OPU1, OPU2, OPU3). As described in FIGS. 5 and 6, the area or size of the plurality of aperture holes (OPU1, OPU2, OPU3) of the metal oxide layer (USL) can be the same as the area or size of the light-emitting area (EA1, EA2, EA3) or the plurality of openings (OPE1, OPE2, OPE3).
  • the side of the metal oxide layer (USL) can be mutually aligned and matched with the side of the pixel defining layer (PDL).
  • the area or size of the plurality of aperture holes (OPU1, OPU2, OPU3) of the metal oxide layer (USL) can be smaller than the area or size of the plurality of holes (OPT1, OPT2, OPT3) of the light-shielding layer (BM).
  • Fig. 13 is a cross-sectional view showing a display device according to another embodiment.
  • FIG. 13 there is a difference from the embodiments of FIGS. 5 to 12 described above in that the metal oxide layer (USL) is disposed between the first encapsulating layer (TFE1) and the second encapsulating layer (TFE2) of the encapsulating layer (TFE).
  • USB metal oxide layer
  • the metal oxide layer (USL) may be disposed within the encapsulation layer (TFE). Specifically, the metal oxide layer (USL) may be disposed between the first encapsulation layer (TFE1) and the second encapsulation layer (TFE2) of the encapsulation layer (TFE). For example, the metal oxide layer (USL) may be directly disposed on the upper surface of the first encapsulation layer (TFE1) and covered by the second encapsulation layer (TFE2). That is, the second encapsulation layer (TFE2) may cover the metal oxide layer (USL).
  • the metal oxide layer (USL) may be disposed under the second encapsulation layer (TFE2) and adjacent to the pixel defining layer (PDL). That is, by disposing the metal oxide layer (USL) adjacent to the pixel defining layer (PDL), the incident angle of light in the ultraviolet wavelength band incident from the outside can be reduced, thereby reducing the amount of light incident on the pixel defining layer (PDL).
  • the metal oxide layer (USL) can overlap the pixel defining layer (PDL) and can overlap the light-shielding layer (BM).
  • the metal oxide layer (USL) can include a plurality of aperture holes (OPU1, OPU2, OPU3). As described in FIGS. 5 and 6, the area or size of the plurality of aperture holes (OPU1, OPU2, OPU3) of the metal oxide layer (USL) can be the same as the area or size of the light-emitting area (EA1, EA2, EA3) or the plurality of openings (OPE1, OPE2, OPE3).
  • the side of the metal oxide layer (USL) can be mutually aligned and matched with the side of the pixel defining layer (PDL).
  • the area or size of the plurality of aperture holes (OPU1, OPU2, OPU3) of the metal oxide layer (USL) can be smaller than the area or size of the plurality of holes (OPT1, OPT2, OPT3) of the light-shielding layer (BM).
  • FIG. 14 is a cross-sectional view showing each light-emitting area of a display device according to one embodiment.
  • FIG. 15 is a plan view showing each light-emitting area of a display device according to one embodiment.
  • FIG. 16 is a cross-sectional view taken along line X4-X4' of FIG. 15.
  • FIG. 17 is a cross-sectional view showing a part of a pixel opening of a display device according to one embodiment.
  • the lower emitting layers (OLE1, OLE2, OLE3) and the upper emitting layers (OLE1', OLE2', OLE3') are represented as a single layer by the drawing symbol 'OLE', and the common layers formed continuously in each emitting area (EA1, EA2, EA3), such as a hole injection layer (HIL), a first hole transport layer (HTL1), a first electron transport layer (ETL1), a charge generation layer (CGL), a second hole transport layer (HTL2), a buffer layer (BUL), and a second electron transport layer (ETL2), are represented as a single layer by the drawing symbol 'COL'.
  • HIL hole injection layer
  • HTL1 first hole transport layer
  • ETL1 first electron transport layer
  • CGL charge generation layer
  • BUL buffer layer
  • ETL2 buffer layer
  • the hole injection layer (HIL) and the first hole transport layer (HTL1) are depicted as one layer
  • the first electron transport layer (ETL1), the charge generation layer (CGL), and the second hole transport layer (HTL2) are depicted as one layer
  • the buffer layer (BUL) and the second electron transport layer (ETL2) are depicted as one layer.
  • the present embodiment is different from the embodiments of FIGS. 5 to 13 described above in that pattern openings (OPX1, OPX2, OPX3) of a metal oxide layer (USL) are arranged on pixel openings (POP1, POP2, POP3) arranged on a pixel defining film (PDL) and a second protective layer (PAS2).
  • OPX1, OPX2, OPX3 of a metal oxide layer (USL) are arranged on pixel openings (POP1, POP2, POP3) arranged on a pixel defining film (PDL) and a second protective layer (PAS2).
  • POP1, POP2, POP3 pixel openings
  • PDL pixel defining film
  • PAS2 second protective layer
  • each light emitting element (ED1, ED2, ED3) is arranged in the first light emitting area (EA1), the second light emitting area (EA2), and the third light emitting area (EA3), respectively, and each light emitting element (ED1, ED2, ED3) may include a pixel electrode (AE), an organic film layer (EL), and a common electrode (CE).
  • AE pixel electrode
  • EL organic film layer
  • CE common electrode
  • the organic film layer (ORL) may be formed in a structure in which a plurality of light-emitting layers are overlapped and arranged, for example, in a tandem structure.
  • the organic film layer (ORL) may include a first stack (ST1) including lower light-emitting layers (OLE1, OLE2, OLE3), a second stack (ST2) positioned on the first stack (ST1) and including upper light-emitting layers (OLE1', OLE2', OLE3'), and a charge generation layer (CGL) positioned between the first stack (ST1) and the second stack (ST2).
  • the first stack (ST1) and the second stack (ST2) may be arranged to overlap each other.
  • the lower emitting layers (OLE1, OLE2, OLE3) and the upper emitting layers (OLE1', OLE2', OLE3') can be arranged to overlap each other.
  • the first lower emitting layer (OLE1) and the first upper emitting layer (OLE1') can emit light of a first color, for example, blue light.
  • the second lower emitting layer (OLE2) and the second upper emitting layer (OLE2') can emit light of a second color, for example, red light.
  • the third lower emitting layer (OLE3) and the third upper emitting layer (OLE3') can emit light of a third color, for example, green light. That is, the emitted light finally emitted from the organic film layer (ORL) can be blue light in the first emitting area (LA1), red light in the second emitting area (LA2), and green light in the third emitting area (LA3).
  • the first lower emitting layer (OLE1) and the first upper emitting layer (OLE1') emitting blue light may each include a host and a dopant.
  • the host is not particularly limited as long as it is a commonly used substance, but for example, Alq3(tris(8-hydroxyquinolino)aluminum), CBP(4,4'-bis(N-carbazolyl)-1,1'-biphenyl), PVK(poly(n-vinylcabazole)), ADN(9,10-di(naphthalene-2-yl)anthracene), TCTA(4,4',4''-Tris(carbazol-9-yl)-triphenylamine), TPBi(1,3,5-tris(N-phenylbenzimidazole-2-yl)benzene), TBADN(3-tert-butyl-9,10-di(naphth-2-yl)anthracene), DSA(d
  • the first lower emitting layer (OLE1) and the first upper emitting layer (OLE1') that emit blue light may include a fluorescent material including any one selected from the group consisting of, for example, spiro-DPVBi, spiro-6P, distyryl-benzene (DSB), distyryl-arylene (DSA), polyfluorene (PFO) polymers, and poly(p-phenylene vinylene) (PPV) polymers.
  • the phosphorescent material may include an organometallic complex such as (4,6-F2ppy)2Irpic.
  • the second lower emitting layer (OLE2) and the second upper emitting layer (OLE2') emitting red light may be formed of a phosphorescent material including a host material including CBP (carbazole biphenyl) or mCP (1,3-bis(carbazol-9-yl)) and a dopant including at least one selected from the group consisting of PIQIr(acac)(bis(1-phenylisoquinoline)acetylacetonate iridium), PQIr(acac)(bis(1-phenylquinoline)acetylacetonate iridium), PQIr(tris(1-phenylquinoline)iridium), and PtOEP(octaethylporphyrin platinum), or alternatively, may be formed of a fluorescent material including PBD:Eu(DBM) 3 (Phen) or Perylene, but is not limited thereto.
  • a fluorescent material including PBD:Eu(DBM)
  • the third lower emitting layer (OLE3) and the third upper emitting layer (OLE3') emitting green light include a host material including CBP or mCP, and may be formed of a phosphorescent material including a dopant material including Ir(ppy)3 (fac tris(2-phenylpyridine)iridium), or alternatively, may be formed of a fluorescent material including Alq3 (tris(8-hydroxyquinolino)aluminum), but is not limited thereto.
  • the charge generation layer (CGL) may be arranged between the first stack (ST1) and the second stack (ST2).
  • the charge generation layer (CGL) may serve to inject charges into each light-emitting layer.
  • the charge generation layer (CGL) may serve to control a charge balance between the first stack (ST1) and the second stack (ST2).
  • the charge generation layer (CGL) may include an n-type charge generation layer (CGL1) and a p-type charge generation layer (CGL2).
  • the p-type charge generation layer (CGL2) may be arranged on the n-type charge generation layer (CGL1) and may be located between the n-type charge generation layer (CGL1) and the second stack (ST2).
  • the charge generation layer (CGL) may have a structure in which an n-type charge generation layer (CGL1) and a p-type charge generation layer (CGL2) are joined to each other.
  • the n-type charge generation layer (CGL1) may be arranged closer to the pixel electrode (AE) among the pixel electrode (AE) and the common electrode (CE).
  • the p-type charge generation layer (CGL2) is arranged closer to the common electrode (CE) among the pixel electrode (AE) and the common electrode (CE).
  • the n-type charge generation layer (CGL1) supplies electrons to the lower emitting layers (OLE1, OLE2, OLE3) adjacent to the pixel electrodes (AE1, AE2, AE3), and the p-type charge generation layer (CGL2) supplies holes to the upper emitting layers (OLE1', OLE2', OLE3') included in the second stack (ST2).
  • a charge generation layer (CGL) between the first stack (ST1) and the second stack (ST2) to provide charges to each of the light-emitting layers, the light-emitting efficiency can be increased and the driving voltage can be lowered.
  • the first stack (ST1) is disposed on the first pixel electrode (AE1), the second pixel electrode (AE2), and the third pixel electrode (AE3), and may further include a first hole transport layer (HTL1), a first electron block layer (EBL1), and a first electron transport layer (ETL1).
  • HTL1 first hole transport layer
  • EBL1 first electron block layer
  • ETL1 first electron transport layer
  • the first hole transport layer (HTL1) may be disposed on each of the first pixel electrode (AE1), the second pixel electrode (AE2), and the third pixel electrode (AE3).
  • the first hole transport layer (HTL1) serves to facilitate the transport of holes and may include a hole transport material.
  • the hole transport material may include, but is not limited to, carbazole derivatives such as N-phenylcarbazole and polyvinylcarbazole, fluorene derivatives, triphenylamine derivatives such as TPD (N,N'-bis(3-methylphenyl)-N,N'-diphenyl-[1,1-biphenyl]-4,4'-diamine), TCTA (4,4',4"-tris(N-carbazolyl)triphenylamine), NPB (N,N'-di(1-naphthyl)-N,N'-diphenylbenzidine), TAPC (4,4'-Cyclohexylidene bis[N,N-bis(4-methylphenyl)benzenamine]), and the like.
  • carbazole derivatives such as N-phenylcarbazole and polyvinylcarbazole
  • fluorene derivatives such as TPD (N,N'-bis(3-methyl
  • the first electron block layer (EBL1) may be positioned on the first hole transport layer (HTL1) and may be positioned between the first hole transport layer (HTL1) and the lower emitting layers (OLE1, OLE2, OLE3).
  • the first electron block layer (EB1) may include a hole transport material and a metal or a metal compound to prevent electrons generated in the lower emitting layers (OLE1, OLE2, OLE3) from passing to the first hole transport layer (HTL1).
  • the first hole transport layer (HTL1) and the first electron block layer (EBL1) described above may also be formed as a single layer in which respective materials are mixed.
  • the first electron transport layer (ETL1) can be disposed on the lower emitting layers (OLE1, OLE2, OLE3) and can be disposed between the charge generation layer (CGL) and the lower emitting layers (OLE1, OLE2, OLE3).
  • the first electron transport layer (ETL1) is Alq3 (Tris(8-hydroxyquinolinato)aluminum), TPBi (1,3,5-Tri(1-phenyl-1H-benzo[d]imidazol-2-yl)phenyl), BCP (2,9-Dimethyl-4,7-diphenyl-1,10-phenanthroline), Bphen(4,7-Diphenyl-1,10-phenanthroline), TAZ(3-(4-Biphenylyl)-4-phenyl-5-tert-butylphenyl-1,2,4-triazole), NTAZ(4-(Naphthalen-1-yl)-3,5-diphenyl-4H-1,2,4-triazole), tBu-
  • the second stack (ST2) may be disposed on the charge generation layer (CGL) and may further include a second hole transport layer (HTL2), a second electron block layer (EBL2), a buffer layer (BUL), and a second electron transport layer (ETL2).
  • HTL2 second hole transport layer
  • EBL2 second electron block layer
  • BUL buffer layer
  • ETL2 second electron transport layer
  • the second hole transport layer (HTL2) may be positioned on the charge generation layer (CGL).
  • the second hole transport layer (HTL2) may be formed of the same material as the first hole transport layer (HTL1), or may include one or more materials selected from the materials exemplified as the materials included in the first hole transport layer (HTL1).
  • the second hole transport layer (HTL2) may be formed of a single layer, or may be formed of a plurality of layers.
  • the second electron block layer (EBL2) may be positioned on the second hole transport layer (HTL2) and may be arranged between the second hole transport layer (HTL2) and the upper emitting layers (OLE1', OLE2', OLE3').
  • the second electron block layer (EBL2) may be made of the same material and the same structure as the first electron block layer (EBL1), or may include one or more materials selected from the materials exemplified as the materials included in the first electron block layer (EBL1).
  • the second electron transport layer (ETL2) may be disposed on the upper emitting layers (OLE1', OLE2', OLE3'), and may be disposed between the upper emitting layers (OLE1', OLE2', OLE3') and the common electrode (CE).
  • the second electron transport layer (ETL2) may be formed of the same material and the same structure as the first electron transport layer (ETL1), or may include one or more materials selected from the materials exemplified as the materials included in the first electron transport layer (ETL1).
  • the second electron transport layer (ETL2) may be formed of a single layer, or may be formed of a plurality of layers.
  • the buffer layer (BUL) may be disposed between the upper emitting layers (OLE1', OLE2', OLE3') and the second electron transport layer (ETL2).
  • the buffer layer (BUL) may prevent holes from flowing from the upper emitting layers (OLE1', OLE2', OLE3') to the common electrode (CE).
  • the buffer layer (BUL) may include, but is not limited to, materials having hole properties, for example, a hole transport layer material.
  • a hole injection layer may be further disposed between at least one of the first stack (ST1) and the first pixel electrode (AE1), the second pixel electrode (AE2), and the third pixel electrode (AE3), and between the second stack (ST2) and the charge generation layer (CGL1).
  • the hole injection layer may serve to inject holes more smoothly into the lower emitting layers (OLE1, OLE2, OLE3) and the upper emitting layers (OLE1', OLE2', OLE3').
  • the hole injection layer may be formed of, but is not limited to, one or more selected from the group consisting of cupper phthalocyanine (CuPc), poly(3,4)-ethylenedioxythiophene (PEDOT), polyaniline (PANI), and N,N-dinaphthyl-N,N'-diphenyl benzidine (NPD).
  • CuPc cupper phthalocyanine
  • PEDOT poly(3,4)-ethylenedioxythiophene
  • PANI polyaniline
  • NPD N,N-dinaphthyl-N,N'-diphenyl benzidine
  • an electron injection layer may be further positioned between the second electron transport layer (ETL2) and the common electrode (CE), and between the charge generation layer (CGL) and the first stack (ST1).
  • the electron injection layer serves to facilitate the injection of electrons, and may use, but is not limited to, Alq3 (tris(8-hydroxyquinolino)aluminum), PBD, TAZ, spiro-PBD, BAlq or SAlq.
  • the electron injection layer may be a metal halide compound, and may be, for example, at least one selected from the group consisting of MgF 2 , LiF, NaF, KF, RbF, CsF, FrF, LiI, NaI, KI, RbI, CsI, FrI and CaF2 , but is not limited thereto.
  • the electron injection layer may include a lanthanide material such as Yb, Sm, or Eu.
  • the electron injection layer may simultaneously include a metal halide material and a lanthanide material, such as RbI:Yb, KI:Yb, etc.
  • the electron injection layer may be formed by co-deposition of the metal halide material and the lanthanide material.
  • the charge generation layer (CGL) may be a common layer that is continuously arranged to extend to a plurality of light-emitting areas (EA1, EA2, EA3).
  • the charge generation layer (CGL) may be a common layer that is continuously arranged in the first light-emitting area (EA1), the second light-emitting area (EA2), and the third light-emitting area (EA3).
  • the charge generation layer (CGL) may play a role in generating and transferring electrons and holes that contribute to actual light emission.
  • a leakage current may occur in which charges (electrons and holes) generated in an adjacent light-emitting area are transferred to the adjacent light-emitting area.
  • light emission due to the leakage current may occur in an light-emitting area that should not emit light, which may cause color mixing or undesired gradation to be expressed.
  • pixel openings POP1, POP2, POP3 are formed to partially short-circuit the charge generation layer (CGL) between each light-emitting area (EA1, EA2, EA3) to increase the charge movement path, thereby reducing leakage current, and pattern openings (OPX1, OPX2, OPX3) are formed in the metal oxide layer (USL), thereby omitting unnecessary metal oxide layers (USL).
  • the second protective layer (PAS2) and the pixel defining film (PDL) may include a plurality of pixel openings (POP1, POP2, POP3).
  • the plurality of pixel openings (POP1, POP2, POP3) may be arranged between the first to third light-emitting areas (EA1, EA2, EA3) and may be arranged so as not to overlap with the first to third light-emitting areas (EA1, EA2, EA3).
  • the plurality of pixel openings (POP1, POP2, POP3) may be arranged so as to overlap with the light-blocking layer (BM).
  • the present embodiment illustrates that the plurality of pixel openings (POP1, POP2, POP3) are arranged between each of the first to third light-emitting areas (EA1, EA2, EA3), the present invention is not limited thereto, and some may be omitted.
  • the plurality of pixel apertures may include a first pixel aperture (POP1) positioned between the first light-emitting area (EA1) and the second light-emitting area (EA2), a second pixel aperture (POP2) positioned between the second light-emitting area (EA2) and the third light-emitting area (EA3), and a third pixel aperture (POP3) positioned between the third light-emitting area (EA3) and the first light-emitting area (EA1).
  • the pixel defining film (PDL) and the second passivation layer (PAS2) are layers made of organic materials and can be formed with a very thick thickness compared to layers made of inorganic materials.
  • the pixel defining film (PDL) and the second passivation layer (PAS2) can be formed with a thickness of about several micrometers.
  • the side surfaces of the plurality of pixel openings (POP1, POP2, POP3) formed in the pixel defining film (PDL) and the second passivation layer (PAS2) have a very large taper, so that common layers made of very thin thicknesses, such as a hole injection layer (HIL), a first hole transport layer (HTL1), a first electron transport layer (ETL1), a charge generation layer (CGL), a second hole transport layer (HTL2), a buffer layer (BUL), and a second electron transport layer (ETL2), can be separated. Accordingly, by separating the common layers in multiple pixel apertures (POP1, POP2, POP3), leakage current in which charges (electrons and holes) generated in adjacent light-emitting regions are transferred to adjacent light-emitting regions can be reduced.
  • HIL hole injection layer
  • HTL1 first hole transport layer
  • ETL1 first electron transport layer
  • CGL charge generation layer
  • BUL buffer layer
  • ETL2 buffer layer
  • the light-shielding layer (BM) may be disposed on the encapsulation layer (TFEL).
  • the light-shielding layer (BM) may include a plurality of pattern openings (OPX1, OPX2, OPX3) arranged to overlap a plurality of pixel openings (POP1, POP2, POP3).
  • the plurality of pattern openings (OPX1, OPX2, OPX3) may be arranged between each of the light-emitting areas (EA1, EA2, EA3) and may be arranged to overlap the light-shielding layer (BM).
  • the first pattern opening (OPX1) may be arranged to overlap the first pixel opening (POP1).
  • the second pattern opening (OPX2) may be arranged to overlap the second pixel opening (POP2)
  • the third pattern opening (OPX3) may be arranged to overlap the third pixel opening (POP3).
  • each pattern opening may be the same as the area or size of each pixel opening (POP1, POP2, POP3).
  • the area or size of the first pattern opening (OPX1) may be the same as the area or size of the first pixel opening (POP1)
  • the area or size of the second pattern opening (OPX2) may be the same as the area or size of the second pixel opening (POP2)
  • the area or size of the third pattern opening (OPX3) may be the same as the area or size of the third pixel opening (POP3).
  • the area or size of each of the pattern apertures may be larger than the area or size of each of the pixel apertures (POP1, POP2, POP3). Also, in some embodiments, the area or size of each of the pattern apertures (OPX1, OPX2, OPX3) may be smaller than the area or size of each of the pixel apertures (POP1, POP2, POP3).
  • the display device (10) can reduce leakage current by forming pixel openings (POP1, POP2, POP3) formed in the pixel defining film (PDL) and the second passivation layer (PAS2) between each of the light-emitting areas (EA1, EA2, EA3).
  • POP1, POP2, POP3 pixel openings
  • PAS2 the second passivation layer
  • OPX1, OPX2, OPX3 the metal oxide layer (USL) overlapping the pixel openings (POP1, POP2, POP3), unnecessary metal oxide layers (USL) can be omitted.
  • Fig. 18 is a schematic diagram of a case where a display device according to one embodiment is applied to a vehicle.
  • a display device (10) may be, for example, a display device applied to a vehicle.
  • the vehicle may include a body forming the exterior of the vehicle and an interior space defined by the body.
  • the body may include a windshield (W) that protects the driver and passengers from the outside and provides a view to the driver.
  • the display device (10) may be provided in the interior space, as illustrated in FIG. 18.
  • the display device (10) may be placed on a dashboard provided in the interior space.
  • the display device (10) may be placed on the dashboard in front of the driver's seat to provide speed information, etc. to the driver, or may be placed on the dashboard in front of the passenger seat to provide entertainment information, etc. to the passenger, or may be placed in the center of the dashboard to provide map information, etc.
  • FIG. 18 illustrates a display device (10) placed on the dashboard in front of the driver's seat and a driver viewing a display screen of the display device (10).
  • the driver can recognize (or recognize) the display screen of the display device (10) through light (LGT1) emitted from the display device (10) toward the driver.
  • LGT1 light
  • the display device (10) may be irradiated with light (UV) in an ultraviolet wavelength band from the outside or inside of the vehicle.
  • the display device (10) includes a metal oxide layer (USL) overlapping a pixel defining film (PDL), thereby blocking light (UV) in an ultraviolet wavelength band incident from the outside from being incident on the pixel defining film (PDL). Accordingly, deterioration of the organic film layer (EL) and oxidation of the common electrode (CE) due to outgassing of the pixel defining film (PDL) can be reduced, thereby reducing the pixel shrinkage phenomenon.

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Abstract

일 실시예에 따른 차량용 표시 장치는 기판, 상기 기판 상에 배치되며, 화소 전극, 유기막층 및 공통 전극을 포함하는 발광 소자층, 상기 기판 상에 배치되며, 상기 화소 전극의 일부를 노출하는 복수의 개구부들을 포함하는 화소 정의막, 상기 발광 소자층 상에 배치된 봉지층, 상기 봉지층 상에 배치되며, 상기 화소 정의막과 중첩하는 금속 산화물층, 상기 금속 산화물층 상에 배치되며, 상기 금속 산화물층과 중첩하는 차광층, 및 상기 차광층 및 상기 봉지층 상에 배치된 컬러 필터층을 포함한다.

Description

차량용 표시 장치 및 이를 포함하는 차량
본 발명은 차량용 표시 장치 및 이를 포함하는 차량에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display), 전계 방출 표시 장치(Field Emission Display), 발광 표시 패널(Light Emitting Display) 등과 같은 평판 표시 장치일 수 있다. 발광 표시 장치는 발광 소자로서 유기 발광 다이오드 소자를 포함하는 유기 발광 표시 장치, 또는 발광 소자로서 LED(Light Emitting Diode)와 같은 무기 발광 다이오드 소자를 포함하는 발광 다이오드 표시 장치를 포함할 수 있다.
차량용 표시 장치의 경우, 외부로부터 입사되는 자외선에 의해 표시 장치 내부의 유기막에서 아웃개싱이 발생하는 것을 방지하기 위한 편광판이 구비될 수 있다. 편광판은 표시 장치의 외측에 부착될 수 있는데, 편광판을 부착하기 위한 제조 비용 및 공정에 소요되는 시간이 생산성을 저하시킬 수 있다. 따라서, 편광판을 생략할 수 있는 차량용 표시 장치의 연구가 계속되고 있다.
본 발명이 해결하고자 하는 과제는 편광판을 생략하고 자외선을 차단할 수 있는 차량용 표시 장치 및 이를 포함하는 차량을 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 차량용 표시 장치는 기판, 상기 기판 상에 배치되며, 화소 전극, 유기막층 및 공통 전극을 포함하는 발광 소자층, 상기 기판 상에 배치되며, 상기 화소 전극의 일부를 노출하는 복수의 개구부들을 포함하는 화소 정의막, 상기 발광 소자층 상에 배치된 봉지층, 상기 봉지층 상에 배치되며, 상기 화소 정의막과 중첩하는 금속 산화물층, 상기 금속 산화물층 상에 배치되며, 상기 금속 산화물층과 중첩하는 차광층, 및 상기 차광층 및 상기 봉지층 상에 배치된 컬러 필터층을 포함할 수 있다.
상기 금속 산화물층은 상기 봉지층의 상면 및 상기 차광층의 하면과 접촉할 수 있다.
상기 금속 산화물층은 티타늄 산화물, 아연 산화물 및 탄탈륨 산화물 중 선택된 어느 하나 이상을 포함할 수 있다.
상기 금속 산화물층의 두께는 10 내지 10000nm일 수 있다.
상기 금속 산화물층은 상기 복수의 개구부들과 중첩하는 복수의 개구홀을 포함할 수 있다.
상기 금속 산화물층의 상기 개구홀의 크기는 상기 화소 정의막의 상기 개구부의 크기와 동일할 수 있다.
상기 금속 산화물층의 상기 개구홀의 크기는 상기 화소 정의막의 상기 개구부의 크기보다 크고, 상기 금속 산화물층의 폭은 상기 화소 정의막의 폭보다 작을 수 있다.
상기 금속 산화물층의 측변은 상기 차광층의 측변보다 내측에 배치되고, 상기 차광층은 상기 금속 산화물층의 상면 및 측변을 덮을 수 있다.
상기 차광층은 상기 복수의 개구부와 중첩하는 복수의 홀을 포함하며, 상기 금속 산화물층의 상기 개구홀의 크기는 상기 차광층의 상기 홀의 크기보다 클 수 있다.
상기 차광층은 상기 복수의 개구부와 중첩하는 복수의 홀을 포함하며, 상기 금속 산화물층의 상기 개구홀의 크기는 상기 차광층의 상기 홀의 크기보다 작을 수 있다.
상기 금속 산화물층의 측변은 상기 차광층의 측변보다 외측으로 돌출되고, 상기 금속 산화물층의 폭은 상기 차광층의 폭보다 클 수 있다.
상기 차광층은 상기 복수의 개구부와 중첩하는 복수의 홀을 포함하며, 상기 금속 산화물층의 상기 개구홀의 크기는 상기 차광층의 상기 홀의 크기와 동일할 수 있다.
상기 금속 산화물층의 측변은 상기 차광층의 측변과 상호 정렬되어 일치될 수 있다.
상기 화소 정의막은 상기 화소 전극들 사이에 배치된 복수의 화소 개구부를 포함하고, 상기 차광층은 상기 복수의 화소 개구부와 중첩하는 복수의 패턴 개구부를 포함할 수 있다.
상기 금속 산화물층의 측변은 상기 화소 정의막의 측변과 상호 정렬되어 일치되며, 상기 금속 산화물층의 폭은 상기 화소 정의막의 폭과 동일할 수 있다.
또한, 일 실시예에 따른 차량은 대시보드, 및 상기 대시보드에 배치되어 정보를 표시하는 차량용 표시 장치를 포함하는 차량에 있어서, 상기 차량용 표시 장치는 기판, 상기 기판 상에 배치되며, 화소 전극, 유기막층 및 공통 전극을 포함하는 발광 소자층, 상기 기판 상에 배치되며, 상기 화소 전극의 일부를 노출하는 복수의 개구부들을 포함하는 화소 정의막, 상기 발광 소자층 상에 배치된 봉지층, 상기 봉지층 내에 배치되며, 상기 화소 정의막과 중첩하는 금속 산화물층, 상기 봉지층 상에 배치되며, 상기 금속 산화물층과 중첩하는 차광층, 및 상기 차광층 및 상기 봉지층 상에 배치된 컬러 필터층을 포함할 수 있다.
상기 봉지층은 상기 발광 소자층 상에 배치된 제1 봉지층, 상기 제1 봉지층 상에 배치된 제2 봉지층, 및 상기 제2 봉지층 상에 배치된 제3 봉지층을 포함할 수 있다.
상기 금속 산화물층은 상기 제2 봉지층과 상기 제3 봉지층 사이에 배치될 수 있다.
상기 금속 산화물층은 상기 제1 봉지층과 상기 제2 봉지층 사이에 배치될 수 있다.
상기 금속 산화물층은 티타늄 산화물, 아연 산화물 및 탄탈륨 산화물 중 선택된 어느 하나 이상을 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 차량용 표시 장치 및 이를 포함하는 차량은 봉지층과 차광층 사이에 자외선 파장 대역의 광을 흡수하는 금속 산화물층을 배치함으로써, 외부로부터 입사되는 자외선 파장 대역의 광이 화소 정의막에 도달하는 것을 저감할 수 있다. 이에 따라, 화소 정의막의 아웃개싱으로 인한 유기막층의 열화 및 공통 전극의 산화를 저감하여 화소 축소 현상을 저감할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 나타낸 사시도이다.
도 2는 도 1의 표시 장치를 측면에서 바라본 단면도이다.
도 3은 일 실시예에 따른 표시 장치의 표시층을 나타내는 평면도이다.
도 4는 일 실시예에 따른 표시 패널의 표시 영역을 나타낸 평면도이다.
도 5는 도 4의 A 영역을 확대하여 나타낸 평면도이다.
도 6은 도 5의 X1-X1'선을 따라 자른 단면도이다.
도 7은 외광의 입사 경로를 나타낸 모식도이다.
도 8은 다른 실시예에 따른 화소들을 나타낸 평면도이다.
도 9는 도 8의 X2-X2'선을 따라 자른 단면도이다.
도 10은 또 다른 실시예에 따른 화소들을 나타낸 평면도이다.
도 11은 도 10의 X3-X3'선을 따라 자른 단면도이다.
도 12는 또 다른 실시예에 따른 표시 장치를 나타낸 단면도이다.
도 13은 또 다른 실시예에 따른 표시 장치를 나타낸 단면도이다.
도 14는 일 실시예에 따른 표시 장치의 각 발광 영역을 나타낸 단면도이다.
도 15는 일 실시예에 따른 표시 장치의 각 발광 영역을 나타낸 평면도이다.
도 16은 도 15의 X4-X4'선을 따라 자른 단면도이다.
도 17은 일 실시예에 따른 표시 장치의 화소 개구부의 일부를 나타낸 단면도이다.
도 18은 일 실시예에 따른 표시 장치를 차량에 적용한 경우의 모식도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(On)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하(Below)", "좌(Left)" 및 "우(Right)"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 나타낸 사시도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시할 수 있다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 장치(10)는 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더, 차량용 네비게이션, 차량용 계기판 등을 포함할 수 있다. 본 명세서에서 표시 장치(10)는 차량에 구비될 수 있는 차량용 표시 장치일 수 있으나 이에 제한되는 것은 아니다.
표시 장치(10)의 예로는 무기 발광 다이오드 표시 장치, 유기발광 표시 장치, 양자점 발광 표시 장치, 플라즈마 표시 장치, 전계방출 표시 장치 등을 들 수 있다. 이하에서는 표시 장치의 일 예로서, 유기 발광 다이오드 표시 장치가 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 장치에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 제1 방향(DR1)의 변과 제2 방향(DR2)의 변을 갖는 사각형과 유사한 형태를 가질 수 있다. 제1 방향(DR1)의 변과 제2 방향(DR2)의 변이 만나는 모서리는 곡률을 갖도록 둥글게 형성될 수 있으나, 이에 제한되지 않고 직각으로 형성될 수도 있다. 표시 장치(10)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형과 유사하게 형성될 수 있다.
표시 장치(10)는 표시 영역(DA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 장치(10)는 표시 패널(100), 표시 구동부(200), 회로 보드(300) 및 터치 구동부(400)를 포함할 수 있다.
표시 패널(100)은 메인 영역(MA) 및 서브 영역(SBA)을 포함할 수 있다.
메인 영역(MA)은 영상을 표시하는 화소들을 포함한 표시 영역(DA), 및 표시 영역(DA)의 주변에 배치된 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 복수의 발광 영역 또는 복수의 개구 영역으로부터 광을 방출할 수 있다. 예를 들어, 표시 패널(100)은 스위칭 소자들을 포함하는 화소 회로, 발광 영역 또는 개구 영역을 정의하는 화소 정의막, 및 자발광 소자(Self-Light Emitting Element)를 포함할 수 있다.
예를 들어, 자발광 소자는 유기 발광층을 포함하는 유기 발광 다이오드(Organic Light Emitting Diode), 양자점 발광층을 포함하는 양자점 발광 다이오드(Quantum dot LED), 무기 반도체를 포함하는 무기 발광 다이오드(Inorganic LED), 및 마이크로 발광 다이오드(Micro LED) 중 적어도 하나를 포함할 수 있으나, 이에 한정되지 않는다.
비표시 영역(NDA)은 표시 영역(DA)의 바깥쪽 영역일 수 있다. 비표시 영역(NDA)은 표시 패널(100)의 메인 영역(MA)의 가장자리 영역으로 정의될 수 있다. 비표시 영역(NDA)은 게이트 라인들에 게이트 신호들을 공급하는 게이트 구동부(미도시), 및 표시 구동부(200)와 표시 영역(DA)을 연결하는 팬 아웃 라인들(미도시)을 포함할 수 있다.
서브 영역(SBA)은 메인 영역(MA)의 일측으로부터 연장된 영역일 수 있다. 서브 영역(SBA)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 물질을 포함할 수 있다. 예를 들어, 서브 영역(SBA)이 벤딩되는 경우, 서브 영역(SBA)은 메인 영역(MA)과 두께 방향(제3 방향(DR3))으로 중첩될 수 있다. 서브 영역(SBA)은 표시 구동부(200), 및 회로 보드(300)와 접속되는 패드부를 포함할 수 있다. 다른 실시예에서, 서브 영역(SBA)은 생략될 수 있고, 표시 구동부(200) 및 패드부는 비표시 영역(NDA)에 배치될 수 있다.
표시 구동부(200)는 표시 패널(100)을 구동하기 위한 신호들과 전압들을 출력할 수 있다. 표시 구동부(200)는 데이터 라인들에 데이터 전압들을 공급할 수 있다. 표시 구동부(200)는 전원 라인에 전원 전압을 공급하며, 게이트 구동부에 게이트 제어 신호를 공급할 수 있다. 표시 구동부(200)는 집적 회로(Integrated Circuit, IC)로 형성되어 COG(Chip on Glass) 방식, COP(Chip on Plastic) 방식, 또는 초음파 접합 방식으로 표시 패널(100) 상에 실장될 수 있다. 예를 들어, 표시 구동부(200)는 서브 영역(SBA)에 배치될 수 있고, 서브 영역(SBA)의 벤딩에 의해 메인 영역(MA)과 두께 방향으로 중첩될 수 있다. 다른 예를 들어, 표시 구동부(200)는 회로 보드(300) 상에 실장될 수 있다.
회로 보드(300)는 이방성 도전 필름(Anisotropic Conductive Film, ACF)을 이용하여 표시 패널(100)의 패드부 상에 부착될 수 있다. 회로 보드(300)의 리드 라인들은 표시 패널(100)의 패드부에 전기적으로 연결될 수 있다. 회로 보드(300)는 연성 인쇄 회로 보드(Flexible Printed Circuit Board), 인쇄 회로 보드(Printed Circuit Board), 또는 칩 온 필름(Chip on Film)과 같은 연성 필름(Flexible Film)일 수 있다.
도 2는 도 1의 표시 장치를 측면에서 바라본 단면도이다.
도 2를 참조하면, 표시 패널(100)은 표시층(DU), 및 컬러 필터층(CFL)을 포함할 수 있다. 표시층(DU)은 기판(SUB), 박막 트랜지스터층(TFTL), 발광 소자층(EML), 및 봉지층(TFEL)을 포함할 수 있다.
기판(SUB)은 베이스 기판 또는 베이스 부재일 수 있다. 기판(SUB)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 기판일 수 있다. 예를 들어, 기판(SUB)은 폴리이미드(PI)와 같은 고분자 수지를 포함할 수 있으나, 이에 제한되지 않는다. 다른 실시예에서 기판(SUB)은 유리 재질 또는 금속 재질을 포함할 수 있다.
박막 트랜지스터층(TFTL)은 기판(SUB) 상에 배치될 수 있다. 박막 트랜지스터층(TFTL)은 화소들의 화소 회로를 구성하는 복수의 박막 트랜지스터를 포함할 수 있다. 박막 트랜지스터층(TFTL)은 게이트 라인들, 데이터 라인들, 전원 라인들, 게이트 제어 라인들, 표시 구동부(200)와 데이터 라인들을 연결하는 팬 아웃 라인들, 및 표시 구동부(200)와 패드부를 연결하는 리드 라인들을 더 포함할 수 있다. 박막 트랜지스터들 각각은 반도체 영역, 소스 전극, 드레인 전극, 및 게이트 전극을 포함할 수 있다. 예를 들어, 게이트 구동부가 표시 패널(100)의 비표시 영역(NDA)의 일측에 형성되는 경우, 게이트 구동부는 박막 트랜지스터들을 포함할 수 있다.
박막 트랜지스터층(TFTL)은 표시 영역(DA), 비표시 영역(NDA), 및 서브 영역(SBA)에 배치될 수 있다. 박막 트랜지스터층(TFTL)의 화소들 각각의 박막 트랜지스터들, 게이트 라인들, 데이터 라인들, 및 전원 라인들은 표시 영역(DA)에 배치될 수 있다. 박막 트랜지스터층(TFTL)의 게이트 제어 라인들 및 팬 아웃 라인들은 비표시 영역(NDA)에 배치될 수 있다. 박막 트랜지스터층(TFTL)의 리드 라인들은 서브 영역(SBA)에 배치될 수 있다.
발광 소자층(EML)은 박막 트랜지스터층(TFTL) 상에 배치될 수 있다. 발광 소자층(EML)은 제1 전극, 제2 전극, 및 발광층을 포함하여 광을 발광하는 복수의 발광 소자, 및 화소들을 정의하는 화소 정의막을 포함할 수 있다. 발광 소자층(EML)의 복수의 발광 소자는 표시 영역(DA)에 배치될 수 있다.
일 실시예에서, 발광층은 유기 물질을 포함하는 유기 발광층일 수 있다. 발광층은 정공 수송층(Hole Transporting Layer), 유기 발광층(Organic Light Emitting Layer), 및 전자 수송층(Electron Transporting Layer)을 포함할 수 있다. 제1 전극이 박막 트랜지스터층(TFTL)의 박막 트랜지스터를 통해 전압을 수신하고, 제2 전극이 캐소드 전압을 수신하면, 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 유기 발광층으로 이동될 수 있고, 유기 발광층에서 서로 결합하여 발광할 수 있다.
다른 실시예에서, 발광 소자는 양자점 발광층을 포함하는 양자점 발광 다이오드, 무기 반도체를 포함하는 무기 발광 다이오드, 또는 마이크로 발광 다이오드를 포함할 수 있다.
봉지층(TFEL)은 발광 소자층(EML)의 상면과 측면을 덮을 수 있고, 발광 소자층(EML)을 보호할 수 있다. 봉지층(TFEL)은 발광 소자층(EML)을 봉지하기 위한 적어도 하나의 무기막과 적어도 하나의 유기막을 포함할 수 있다.
컬러 필터층(CFL)은 봉지층(TFEL) 상에 배치될 수 있다. 컬러 필터층(CFL)은 복수의 발광 영역 각각에 대응되는 복수의 컬러 필터를 포함할 수 있다. 컬러 필터들 각각은 특정 파장의 광을 선택적으로 투과시키고, 다른 파장의 광을 차단하거나 흡수할 수 있다. 컬러 필터층(CFL)은 표시 장치(10)의 외부에서 유입되는 광의 일부를 흡수하여 외광에 의한 반사광을 저감시킬 수 있다. 따라서, 컬러 필터층(CFL)은 외광 반사에 의한 색의 왜곡을 방지할 수 있다.
컬러 필터층(CFL)은 봉지층(TFEL) 상에 직접 배치됨으로써, 표시 장치(10)는 컬러 필터층(CFL)을 위한 별도의 기판을 필요로 하지 않을 수 있다. 따라서, 표시 장치(10)의 두께는 상대적으로 작을 수 있다.
도 3은 일 실시예에 따른 표시 장치의 표시층을 나타내는 평면도이다.
도 3을 참조하면, 표시층(DU)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 표시 패널(100)의 중앙에 배치될 수 있다. 표시 영역(DA)에는 복수의 화소(PX), 복수의 게이트 라인(GL), 복수의 데이터 라인(DL), 및 복수의 전원 라인(VL)이 배치될 수 있다. 복수의 화소(PX)들 각각은 광을 방출하는 최소 단위로 정의될 수 있다.
복수의 게이트 라인(GL)은 게이트 구동부(210)로부터 수신된 게이트 신호를 복수의 화소(PX)에 공급할 수 있다. 복수의 게이트 라인(GL)은 제1 방향(DR1)으로 연장될 수 있고, 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 서로 이격될 수 있다.
복수의 데이터 라인(DL)은 표시 구동부(200)로부터 수신된 데이터 전압을 복수의 화소(PX)에 공급할 수 있다. 복수의 데이터 라인(DL)은 제2 방향(DR2)으로 연장될 수 있고, 제1 방향(DR1)으로 서로 이격될 수 있다.
복수의 전원 라인(VL)은 표시 구동부(200)로부터 수신된 전원 전압을 복수의 화소(PX)에 공급할 수 있다. 여기에서, 전원 전압은 구동 전압, 초기화 전압, 기준 전압, 및 저전위 전압 중 적어도 하나일 수 있다. 복수의 전원 라인(VL)은 제2 방향(DR2)으로 연장될 수 있고, 제1 방향(DR1)으로 서로 이격될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)을 둘러쌀 수 있다. 비표시 영역(NDA)에는 게이트 구동부(210), 팬 아웃 라인들(FOL), 및 게이트 제어 라인들(GCL)들이 배치될 수 있다. 게이트 구동부(210)는 게이트 제어 신호를 기초로 복수의 게이트 신호를 생성할 수 있고, 복수의 게이트 신호를 설정된 순서에 따라 복수의 게이트 라인(GL)에 순차적으로 공급할 수 있다.
팬 아웃 라인들(FOL)은 표시 구동부(200)로부터 표시 영역(DA)까지 연장될 수 있다. 팬 아웃 라인들(FOL)은 표시 구동부(200)로부터 수신된 데이터 전압을 복수의 데이터 라인(DL)에 공급할 수 있다.
게이트 제어 라인(GCL)은 표시 구동부(200)로부터 게이트 구동부(210)까지 연장될 수 있다. 게이트 제어 라인(GCL)은 표시 구동부(200)로부터 수신된 게이트 제어 신호를 게이트 구동부(210)에 공급할 수 있다.
서브 영역(SBA)은 표시 구동부(200), 패드 영역(PA), 제1 및 제2 터치 패드 영역(TPA1, TPA2)을 포함할 수 있다.
표시 구동부(200)는 팬 아웃 라인들(FOL)에 표시 패널(100)을 구동하기 위한 신호들과 전압들을 출력할 수 있다. 표시 구동부(200)는 팬 아웃 라인들(FOL)을 통해 데이터 전압을 데이터 라인(DL)에 공급할 수 있다. 데이터 전압은 복수의 화소(PX)에 공급될 수 있고, 복수의 화소(PX)의 휘도를 제어할 수 있다. 표시 구동부(200)는 게이트 제어 라인(GCL)을 통해 게이트 제어 신호를 게이트 구동부(210)에 공급할 수 있다.
패드 영역(PA)은 서브 영역(SBA)의 가장자리에 배치될 수 있다. 패드 영역(PA)은 이방성 도전 필름 또는 SAP(Self Assembly Anisotropic Conductive Paste) 등과 같은 소재를 이용하여 회로 보드(300)에 전기적으로 연결될 수 있다. 패드 영역(PA)은 복수의 표시 패드부(DP)를 포함할 수 있다. 복수의 표시 패드부(DP)는 회로 보드(300)를 통해 그래픽 시스템에 접속될 수 있다. 복수의 표시 패드부(DP)는 회로 보드(300)와 접속되어 디지털 비디오 데이터를 수신할 수 있고, 디지털 비디오 데이터를 표시 구동부(200)에 공급할 수 있다.
도 4는 일 실시예에 따른 표시 패널의 표시 영역을 나타낸 평면도이다.
도 4를 참조하면, 표시 패널(100)은 제1 방향(DR1) 및 제2 방향(DR2)으로 배열되는 복수의 화소(PX)들을 포함할 수 있다. 화소(PX)들 각각은 직사각형, 정사각형 또는 마름모의 평면 형태를 가질 수 있다. 예를 들어, 도면 상에 도시된 것처럼 화소(PX)들 각각은 정사각형의 평면 형태를 가질 수 있다. 다만, 이에 제한되는 것은 아니고, 평면상 다각형, 원형, 타원형 등 다양한 형상을 가질 수 있다.
화소(PX)들 중 일부는 제1 광을 발광하고, 화소(PX)들 중 다른 일부는 제2 광을 발광하며, 화소(PX)들 중 나머지 일부는 제3 광을 발광할 수 있다. 여기서, 제1 광은 청색 파장 대역의 광이고, 제2 광은 적색 파장 대역의 광이며, 제3 광은 녹색 파장 대역의 광일 수 있다. 적색 파장 대역은 대략 600㎚ 내지 750㎚의 파장 대역이고, 녹색 파장 대역은 대략 480㎚ 내지 560㎚의 파장 대역이며, 청색 파장 대역은 대략 370㎚ 내지 460㎚의 파장 대역일 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다. 몇몇 실시예에서, 화소(PX)들 중 일부는 백색광을 발광할 수도 있다.
화소(PX)들 각각은, 광을 발광하는 발광 소자로서 유기물을 포함하는 유기 발광 소자, 무기 반도체를 포함하는 무기 발광 소자, 양자점 발광층을 포함하는 양자점 발광 소자, 및 초소형 발광 소자(micro light emitting diode; micro LED) 중 적어도 어느 하나를 포함할 수 있다. 이하에서는, 화소(PX)들 각각이, 유기 발광 소자를 포함하는 것을 중심으로 설명하였으나, 본 발명은 이에 제한되지 않는다.
도 5는 도 4의 A 영역을 확대하여 나타낸 평면도이다. 도 6은 도 5의 X1-X1'선을 따라 자른 단면도이다. 도 7은 외광의 입사 경로를 나타낸 모식도이다.
도 2와 결부하여 도 5 내지 도 7을 참조하면, 표시 장치(10)의 표시 패널(100)은 표시층(DU), 및 컬러 필터층(CFL)을 포함할 수 있다. 표시층(DU)은 기판(SUB), 박막 트랜지스터층(TFTL), 발광 소자층(EML), 및 봉지층(TFEL)을 포함할 수 있다. 표시 패널(100)은 봉지층(TFEL) 상에 금속 산화물층(USL)을 포함하고, 금속 산화물층(USL) 상에 배치된 차광층(BM)을 포함할 수 있다. 컬러 필터층(CFL)의 컬러 필터(CF1, CF2, CF3)들은 차광층(BM) 상에 배치될 수 있다.
기판(SUB)은 베이스 기판 또는 베이스 부재일 수 있다. 기판(SUB)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 기판일 수 있다. 예를 들어, 기판(SUB)은 폴리이미드(PI)와 같은 고분자 수지를 포함할 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 기판(SUB)은 글라스 재질 또는 금속 재질을 포함할 수 있다.
박막 트랜지스터층(TFTL)은 제1 버퍼층(BF1), 하부 금속층(BML), 제2 버퍼층(BF2), 박막 트랜지스터(TFT), 게이트 절연층(GI), 제1 층간 절연층(ILD1), 커패시터 전극(CPE), 제2 층간 절연층(ILD2), 제1 연결 전극(CNE1), 제1 보호층(PAS1), 제2 연결 전극(CNE2), 및 제2 보호층(PAS2)을 포함할 수 있다.
제1 버퍼층(BF1)은 기판(SUB) 상에 배치될 수 있다. 제1 버퍼층(BF1)은 공기 또는 수분의 침투를 방지할 수 있는 무기막을 포함할 수 있다. 예를 들어, 제1 버퍼층(BF1)은 교번하여 적층된 복수의 무기막을 포함할 수 있다.
하부 금속층(BML)은 제1 버퍼층(BF1) 상에 배치될 수 있다. 하부 금속층(BML)은 하부로부터 입사되는 광이 박막 트랜지스터(TFT)의 반도체층(ACT)에 입사되는 것을 방지할 수 있다. 하부 금속층(BML)은 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 버퍼층(BF2)은 제1 버퍼층(BF1) 및 하부 금속층(BML)을 덮을 수 있다. 제2 버퍼층(BF2)은 공기 또는 수분의 침투를 방지할 수 있는 무기막을 포함할 수 있다. 예를 들어, 제2 버퍼층(BF2)은 교번하여 적층된 복수의 무기막을 포함할 수 있다.
박막 트랜지스터(TFT)는 제2 버퍼층(BF2) 상에 배치될 수 있고, 복수의 화소 각각의 화소 회로를 구성할 수 있다. 예를 들어, 박막 트랜지스터(TFT)는 화소 회로의 구동 트랜지스터 또는 스위칭 트랜지스터일 수 있다. 박막 트랜지스터(TFT)는 반도체층(ACT), 소스 전극(SE), 드레인 전극(DE), 및 게이트 전극(GE)을 포함할 수 있다.
반도체층(ACT)은 제2 버퍼층(BF2) 상에 배치될 수 있다. 반도체층(ACT)은 하부 금속층(BML) 및 게이트 전극(GE)과 두께 방향으로 중첩될 수 있고, 게이트 절연층(GI)에 의해 게이트 전극(GE)과는 절연될 수 있다. 반도체층(ACT)의 일부는 반도체층(ACT)의 물질이 도체화되어 소스 전극(SE) 및 드레인 전극(DE)을 형성할 수 있다.
게이트 전극(GE)은 게이트 절연층(GI) 상에 배치될 수 있다. 게이트 전극(GE)은 게이트 절연층(GI)을 사이에 두고, 반도체층(ACT)과 중첩될 수 있다.
게이트 절연층(GI)은 반도체층(ACT) 상에 배치될 수 있다. 예를 들어, 게이트 절연층(GI)은 반도체층(ACT), 및 제2 버퍼층(BF2)을 덮을 수 있고, 반도체층(ACT)과 게이트 전극(GE)을 절연시킬 수 있다. 게이트 절연층(GI)은 제1 연결 전극(CNE1)이 관통하는 컨택홀을 포함할 수 있다.
제1 층간 절연층(ILD1)은 게이트 전극(GE) 및 게이트 절연층(GI)을 덮을 수 있다. 제1 층간 절연층(ILD1)은 제1 연결 전극(CNE1)이 관통하는 컨택홀을 포함할 수 있다. 제1 층간 절연층(ILD1)의 컨택홀은 게이트 절연층(GI)의 컨택홀 및 제2 층간 절연층(ILD2)의 컨택홀과 연결될 수 있다.
커패시터 전극(CPE)은 제1 층간 절연층(ILD1) 상에 배치될 수 있다. 커패시터 전극(CPE)은 두께 방향에서 게이트 전극(GE)과 중첩될 수 있다. 커패시터 전극(CPE) 및 게이트 전극(GE)은 정전 용량을 형성할 수 있다.
제2 층간 절연층(ILD2)은 커패시터 전극(CPE) 및 제1 층간 절연층(ILD1)을 덮을 수 있다. 제2 층간 절연층(ILD2)은 제1 연결 전극(CNE1)이 관통하는 컨택홀을 포함할 수 있다. 제2 층간 절연층(ILD2)의 컨택홀은 제1 층간 절연층(ILD1)의 컨택홀 및 게이트 절연층(GI)의 컨택홀과 연결될 수 있다.
제1 연결 전극(CNE1)은 제2 층간 절연층(ILD2) 상에 배치될 수 있다. 제1 연결 전극(CNE1)은 박막 트랜지스터(TFT)의 드레인 전극(DE)과 제2 연결 전극(CNE2)을 전기적으로 연결할 수 있다. 제1 연결 전극(CNE1)은 제2 층간 절연층(ILD2), 제1 층간 절연층(ILD1), 및 게이트 절연층(GI)에 형성된 컨택홀에 삽입되어 박막 트랜지스터(TFT)의 드레인 전극(DE)에 컨택될 수 있다.
제1 보호층(PAS1)은 제1 연결 전극(CNE1) 및 제2 층간 절연층(ILD2)을 덮을 수 있다. 제1 보호층(PAS1)은 박막 트랜지스터(TFT)를 보호할 수 있다. 제1 보호층(PAS1)은 제2 연결 전극(CNE2)이 관통하는 컨택홀을 포함할 수 있다.
제2 연결 전극(CNE2)은 제1 보호층(PAS1) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제1 연결 전극(CNE1) 및 발광 소자(ED)의 화소 전극(AE)을 전기적으로 연결할 수 있다. 제2 연결 전극(CNE2)은 제1 보호층(PAS1)에 형성된 컨택홀에 삽입되어 제1 연결 전극(CNE1)에 컨택될 수 있다.
제2 보호층(PAS2)은 제2 연결 전극(CNE2) 및 제1 보호층(PAS1)을 덮을 수 있다. 제2 보호층(PAS2)은 발광 소자(ED)의 화소 전극(AE)이 관통하는 컨택홀을 포함할 수 있다.
발광 소자층(EML)은 박막 트랜지스터층(TFTL) 상에 배치될 수 있다. 발광 소자층(EML)은 발광 소자(ED) 및 화소 정의막(PDL)을 포함할 수 있다. 발광 소자(ED)는 화소 전극(AE), 유기막층(EL), 및 공통 전극(CE)을 포함할 수 있다.
화소 전극(AE)은 제2 보호층(PAS2) 상에 배치될 수 있다. 화소 전극(AE)은 화소 정의막(PDL)의 개구부(OPE1, OPE2, OPE3) 중 어느 하나와 중첩하도록 배치될 수 있다. 화소 전극(AE)은 제1 및 제2 연결 전극(CNE1, CNE2)을 통해 박막 트랜지스터(TFT)의 드레인 전극(DE)에 전기적으로 연결될 수 있다.
유기막층(EL)은 화소 전극(AE) 상에 배치될 수 있다. 예를 들어, 유기막층(EL)은 유기 물질로 이루어진 유기 발광층일 수 있으나, 이에 한정되지 않는다. 유기막층(EL)이 유기 발광층에 해당하는 경우, 박막 트랜지스터(TFT)가 발광 소자(ED)의 화소 전극(AE)에 소정의 전압을 인가하고, 발광 소자(ED)의 공통 전극(CE)이 공통 전압 또는 캐소드 전압을 수신하면, 정공과 전자 각각이 정공 수송층과 전자 수송층을 통해 유기막층(EL)으로 이동할 수 있고, 정공과 전자가 유기막층(EL)에서 서로 결합하여 광을 방출할 수 있다.
공통 전극(CE)은 유기막층(EL) 상에 배치될 수 있다. 예를 들어, 공통 전극(CE)은 복수의 화소 별로 구분되지 않고 전체 화소에 공통되는 전극 형태로 구현될 수 있다. 공통 전극(CE)은 제1 내지 제3 발광 영역(EA1, EA2, EA3)에서 유기막층(EL) 상에 배치될 수 있고, 제1 내지 제3 발광 영역(EA1, EA2, EA3)을 제외한 영역에서 화소 정의막(PDL) 상에 배치될 수 있다.
공통 전극(CE)은 공통 전압 또는 저전위 전압을 수신할 수 있다. 화소 전극(AE)이 데이터 전압에 대응되는 전압을 수신하고 공통 전극(CE)이 저전위 전압을 수신하면, 전위 차가 화소 전극(AE)과 공통 전극(CE) 사이에 형성됨으로써, 유기막층(EL)이 광을 방출할 수 있다.
화소 정의막(PDL)은 복수의 개구부(OPE1, OPE2, OPE3)들을 포함하여 제2 보호층(PAS2) 및 화소 전극(AE)의 일부 상에 배치될 수 있다. 화소 정의막(PDL)은 제1 개구부(OPE1), 제2 개구부(OPE2) 및 제3 개구부(OPE3)를 포함할 수 있고, 각 개구부(OPE1, OPE2, OPE3)들은 화소 전극(AE)의 일부를 노출할 수 있다.
화소 정의막(PDL)의 개구부(OPE1, OPE2, OPE3)들 각각은 제1 내지 제3 발광 영역(EA1, EA2, EA3)을 정의할 수 있다. 예를 들어, 제1 발광 영역(EA1)은 화소 정의막(PDL)의 제1 개구부(OPE1)에 의해 정의되고, 제2 발광 영역(EA2)은 화소 정의막(PDL)의 제2 개구부(OPE2)에 의해 정의되며, 제3 발광 영역(EA3)은 화소 정의막(PDL)의 제3 개구부(OPE3)에 의해 정의될 수 있다.
예시적인 실시예에서, 제1 내지 제3 발광 영역(EA1, EA2, EA3)의 면적, 또는 크기는 서로 동일할 수 있다. 다른 예시적인 실시예에서, 제1 내지 제3 발광 영역(EA1, EA2, EA3)의 면적, 또는 크기는 서로 다를 수 있다. 예를 들어, 제1 발광 영역(EA1)의 면적은 제2 발광 영역(EA2) 및 제3 발광 영역(EA3) 각각의 면적보다 크고, 제2 발광 영역(EA2)의 면적은 제3 발광 영역(EA3)의 면적보다 클 수 있다. 발광 영역(EA1, EA2, EA3)의 면적은 화소 정의막(PDL)에 형성되는 개구부(OPE1, OPE2, OPE3)의 크기에 따라 달라질 수 있다. 발광 영역(EA1, EA2, EA3)의 면적에 따라 해당 발광 영역(EA1, EA2, EA3)에서 방출되는 광의 세기가 달라질 수 있고, 발광 영역(EA1, EA2, EA3)의 면적을 조절하여 표시 장치(10)에서 표시되는 화면의 색감을 제어할 수 있다.
화소 정의막(PDL)은 복수의 발광 소자(ED) 각각의 화소 전극(AE)을 이격 및 절연시킬 수 있다. 화소 정의막(PDL)은 광 흡수 물질을 포함하여 광 반사를 방지할 수 있다. 예를 들어, 화소 정의막(PDL)은 폴리이미드(PI)계 바인더, 및 적색, 녹색과 청색이 혼합된 피그먼트를 포함할 수 있다. 또는, 화소 정의막(PDL)은 카도(cardo)계 바인더 수지 및 락탐계 블랙 피그먼트(lactam black pigment)와 블루 피그먼트의 혼합물을 포함할 수 있다. 또는, 화소 정의막(PDL)은 카본블랙을 포함할 수 있다.
봉지층(TFEL)은 공통 전극(CE) 상에 배치되어, 복수의 발광 소자(ED)를 덮을 수 있다. 봉지층(TFEL)은 적어도 하나의 무기막을 포함하여, 발광 소자층(EML)에 산소 또는 수분이 침투되는 것을 방지할 수 있다. 봉지층(TFEL)은 적어도 하나의 유기막을 포함하여 먼지와 같은 이물질로부터 발광 소자층(EML)을 보호할 수 있다.
예시적인 실시예에서, 봉지층(TFEL)은 제1 봉지층(TFE1), 제2 봉지층(TFE2) 및 제3 봉지층(TFE3)을 포함할 수 있다. 제1 봉지층(TFE1)과 제3 봉지층(TFE3)은 무기 봉지층이고, 이들 사이에 배치된 제2 봉지층(TFE2)은 유기 봉지층일 수 있다.
제1 봉지층(TFE1)과 제3 봉지층(TFE3)은 각각 하나 이상의 무기 절연물을 포함할 수 있다. 무기 절연물은 알루미늄옥사이드, 티타늄옥사이드, 탄탈륨옥사이드, 하프늄옥사이드, 징크옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 및/또는 실리콘옥시나이트라이드를 포함할 수 있다.
제2 봉지층(TFE2)은 폴리머(polymer)계열의 물질을 포함할 수 있다. 폴리머 계열의 소재로는 아크릴계 수지, 에폭시계 수지, 폴리이미드 및 폴리에틸렌 등을 포함할 수 있다. 예컨대, 유기봉지층(320)은 아크릴계 수지, 예컨대 폴리메틸메타크릴레이트, 폴리아크릴산 등을 포함할 수 있다. 제2 봉지층(TFE2)은 모노머를 경화하거나, 폴리머를 도포하여 형성할 수 있다.
차광층(BM)은 봉지층(TFEL) 상에 배치될 수 있다. 차광층(BM)은 발광 영역(EA1, EA2, EA3)과 중첩하도록 배치된 복수의 홀(OPT1, OPT2, OPT3)들을 포함할 수 있다. 예를 들어, 제1 홀(OPT1)은 제1 발광 영역(EA1) 또는 제1 개구부(OPE1)와 중첩하도록 배치될 수 있다. 제2 홀(OPT2)은 제2 발광 영역(EA2) 또는 제2 개구부(OPE2)와 중첩하도록 배치되고, 제3 홀(OPT3)은 제3 발광 영역(EA3) 또는 제3 개구부(OPE3)와 중첩하도록 배치될 수 있다. 각 홀(OPT1, OPT2, OPT3)들의 면적 또는 크기는 화소 정의막(PDL)의 개구부(OPE1, OPE2, OPE3)들의 면적 또는 크기보다 클 수 있다. 차광층(BM)의 홀(OPT1, OPT2, OPT3)들이 화소 정의막(PDL)의 개구부(OPE1, OPE2, OPE3)들보다 크게 형성됨에 따라, 발광 영역(EA1, EA2, EA3)에서 방출된 광들이 표시 장치(10)의 정면뿐만 아니라 측면에서도 사용자에게 시인될 수 있다.
차광층(BM)은 광 흡수 물질을 포함할 수 있다. 예를 들어, 차광층(BM)은 무기 흑색 안료 또는 유기 흑색 안료를 포함할 수 있다. 무기 흑색 안료는 카본 블랙(Carbon Black)일 수 있고, 유기 흑색 안료는 락탐 블랙(Lactam Black), 페릴렌 블랙(Perylene Black), 및 아닐린 블랙(Aniline Black) 중 적어도 하나를 포함할 수 있으나, 이에 한정되지 않는다. 차광층(BM)은 제1 내지 제3 발광 영역(EA1, EA2, EA3) 사이에 가시광선이 침범하여 혼색되는 것을 방지함으로써, 표시 장치(10)의 색 재현율을 향상시킬 수 있다.
컬러 필터층(CFL)의 컬러 필터(CF1, CF2, CF3)들은 차광층(BM) 상에 배치될 수 있다. 서로 다른 컬러 필터(CF1, CF2, CF3)들은 각각 서로 다른 발광 영역(EA1, EA2, EA3) 또는 개구부(OPE1, OPE2, OPE3), 및 차광층(BM)의 홀(OPT1, OPT2, OPT3)에 대응하여 배치될 수 있다. 컬러 필터(CF1, CF2, CF3)들은 서로 다른 발광 영역(EA1, EA2, EA3)에 각각 대응하여 배치된 제1 컬러 필터(CF1), 제2 컬러 필터(CF2), 및 제3 컬러 필터(CF3)를 포함할 수 있다. 예를 들어, 제1 컬러 필터(CF1)는 제1 발광 영역(EA1)에 대응하여 배치되고, 제2 컬러 필터(CF2)는 제2 발광 영역(EA2)에 대응하여 배치되며, 제3 컬러 필터(CF3)는 제3 발광 영역(EA3)에 대응하여 배치될 수 있다. 또한, 제1 컬러 필터(CF1)는 차광층(BM)의 제1 홀(OPT1)에 배치되고, 제2 컬러 필터(CF2)는 차광층(BM)의 제2 홀(OPT2)에 배치되며, 제3 컬러 필터(CF3)는 차광층(BM)의 제3 홀(OPT3)에 배치될 수 있다. 컬러 필터(CF1, CF2, CF3)들 각각은 차광층(BM)의 홀(OPT1, OPT2, OPT3)들보다 평면도 상 큰 면적을 갖도록 배치될 수 있고, 일부는 차광층(BM) 상에 직접 배치될 수 있다.
컬러 필터(CF1, CF2, CF3)들은 특정 파장대의 광 이외의 다른 파장대의 광을 흡수하는 염료나 안료 같은 색재(colorant)를 포함할 수 있고, 발광 영역(EA1, EA2, EA3)에서 방출되는 광의 색에 대응하여 배치될 수 있다. 예를 들어, 제1 컬러 필터(CF1)는 제1 발광 영역(EA1)과 중첩하도록 배치되고, 청색의 제1 광만을 투과시키는 청색 컬러 필터일 수 있다. 제2 컬러 필터(CF2)는 제2 발광 영역(EA2)과 중첩하도록 배치되고, 적색의 제2 광만을 투과시키는 적색 컬러 필터이며, 제3 컬러 필터(CF3)는 제3 발광 영역(EA3)과 중첩하도록 배치되고, 녹색의 제3 광만을 투과시키는 녹색 컬러 필터일 수 있다.
평탄화층(OC)은 컬러 필터(CF1, CF2, CF3)들 상에 배치되어, 컬러 필터(CF1, CF2, CF3)의 상단을 평탄화시킬 수 있다. 평탄화층(OC)은 가시광 대역의 색을 가지고 있지 않는 무색의 투광성 층일 수 있다. 예를 들어, 평탄화층(OC)은 아크릴 계열의 수지와 같은 무색의 투광성 유기물을 포함할 수 있다.
일 실시예에 따르면, 표시 장치(10)의 컬러 필터(CF1, CF2, CF3)들은 차광층(BM) 상에서 인접한 다른 컬러 필터(CF1, CF2, CF3)와 중첩하도록 배치될 수 있다. 차광층(BM) 상에 배치된 컬러 필터(CF1, CF2, CF3)들은 서로 인접한 두 컬러 필터(CF1, CF2, CF3)가 차광층(BM)을 완전하게 덮도록 배치될 수 있다. 인접한 두 컬러 필터(CF1, CF2, CF3)은 차광층(BM) 상에서 서로 부분적으로 중첩하도록 배치될 수 있다. 이러한 컬러 필터(CF1, CF2, CF3)의 중첩은 차광층(BM)에 의한 외광 반사를 줄일 수 있고, 상기 외광 반사를 더 줄일 수 있도록 컬러 필터(CF1, CF2, CF3)들의 중첩 배치가 설계될 수 있다.
표시 장치(10)는 서로 인접한 제1 컬러 필터(CF1)와 제2 컬러 필터(CF2)가 차광층(BM) 상에서 서로 중첩하도록 배치되고, 제2 컬러 필터(CF2)와 제3 컬러 필터(CF3)도 차광층(BM) 상에서 서로 중첩하도록 배치될 수 있다. 서로 인접한 제1 컬러 필터(CF1)와 제3 컬러 필터(CF3)의 경우에도 차광층(BM) 상에서 서로 중첩하도록 배치될 수 있다.
일 실시예에 따르면, 금속 산화물층(USL)은 봉지층(TFEL)과 차광층(BM) 사이에 배치될 수 있다. 금속 산화물층(USL)은 외부로부터 입사되는 자외선 파장 대역의 광을 차단(예컨데, 반사 또는 흡수)할 수 있다. 발광 소자층(EML)에 배치된 화소 정의막(PDL)은 자외선 파장 대역의 광에 노출되면 화학 반응을 통해 아웃개싱(out-gassing)이 발생할 수 있다. 화소 정의막(PDL)은 화소 전극(AE), 유기막층(EL) 및 공통 전극(CE)에 직접 접하고 있어, 화소 정의막(PDL)에서 발생한 가스는 유기막층(EL)과 공통 전극(CE)에 직접 영향을 미칠 수 있다. 예를 들어, 화소 정의막(PDL)으로부터 분출된 가스는 유기막층(EL)을 열화시키고 공통 전극(CE)을 산화시킬 수 있다. 이에 따라 각 발광 영역(EA1, EA2, EA3)들의 면적이 감소되는 화소 수축(Pixel shrinkage) 문제가 발생할 수 있다.
일 실시예에서는 봉지층(TFEL)과 차광층(BM) 사이에 자외선 파장 대역의 광을 차단할 수 있는 금속 산화물층(USL)을 배치함으로써, 화소 정의막(PDL)의 아웃개싱을 방지하여 화소 수축이 발생하는 것을 저감할 수 있다.
금속 산화물층(USL)은 봉지층(TFEL) 상에 직접 배치될 수 있다. 금속 산화물층(USL)의 하면은 봉지층(TFEL)의 상면과 접촉하며, 예를 들어, 봉지층(TFEL)의 제3 봉지층(TFE3)의 상면과 직접 접촉할 수 있다. 또한, 금속 산화물층(USL)은 차광층(BM)의 하면에 직접 배치될 수 있다. 금속 산화물층(USL)의 상면은 차광층(BM)의 하면과 직접 접촉할 수 있다. 금속 산화물층(USL)이 차광층(BM)의 하부에 배치되면, 외부로부터 입사되는 광이 금속 산화물층(USL)에서 반사되어 차광층(BM)으로 흡수될 수 있다. 이에 따라, 외광의 반사에 의한 시인성이 저하되는 것을 방지할 수 있다.
금속 산화물층(USL)은 외부로부터 입사되는 자외선 파장 대역의 광을 차단(예컨데, 반사 또는 흡수)할 수 있다. 금속 산화물층(USL)은 자외선 파장 대역의 광을 차단할 수 있는 금속 산화물을 포함할 수 있다. 예를 들어, 금속 산화물층(USL)은 티타늄 산화물, 아연 산화물 및 탄탈륨 산화물 중 적어도 하나 이상을 포함할 수 있다. 금속 산화물층(USL)은 자외선 파장 대역의 광을 효과적으로 차단하기 위해 10 내지 10000nm의 두께로 이루어질 수 있다. 여기서, 금속 산화물층(USL)의 두께가 10nm 이상이면 자외선 파장 대역의 광의 차단 특성이 우수하고, 금속 산화물층(USL)의 두께가 10000nm 이하이면 가시광선 파장 대역의 광을 차단율이 증가되는 것을 방지할 수 있다.
금속 산화물층(USL)은 발광 영역(EA1, EA2, EA3)과 중첩하도록 배치된 복수의 개구홀(OPU1, OPU2, OPU3)들을 포함할 수 있다. 예를 들어, 제1 개구홀(OPU1)은 제1 발광 영역(EA1) 또는 제1 개구부(OPE1)와 중첩하도록 배치될 수 있다. 제2 개구홀(OPU2)은 제2 발광 영역(EA2) 또는 제2 개구부(OPE2)와 중첩하도록 배치되고, 제3 개구홀(OPU3)은 제3 발광 영역(EA3) 또는 제3 개구부(OPE3)와 중첩하도록 배치될 수 있다.
금속 산화물층(USL)의 복수의 개구홀(OPU1, OPU2, OPU3)들의 면적 또는 크기는 발광 영역(EA1, EA2, EA3) 또는 복수의 개구부(OPE1, OPE2, OPE3)들의 면적 또는 크기와 동일할 수 있다. 예를 들어, 제1 개구홀(OPU1)의 면적 또는 크기는 제1 발광 영역(EA1) 또는 제1 개구부(OPE1)의 면적 또는 크기와 동일할 수 있고, 제2 개구홀(OPU2)의 면적 또는 크기는 제2 발광 영역(EA2) 또는 제2 개구부(OPE2)의 면적 또는 크기와 동일할 수 있고, 제3 개구홀(OPU3)의 면적 또는 크기는 제3 발광 영역(EA3) 또는 제3 개구부(OPE3)의 면적 또는 크기와 동일할 수 있다.
금속 산화물층(USL)의 측변은 화소 정의막(PDL)의 측변과 상호 정렬되어 일치될 수 있다. 예를 들어, 제1 개구홀(OPU1)에 접하는 금속 산화물층(USL)의 측변은 제1 개구부(OPE1)에 접하는 화소 정의막(PDL)의 측변과 상호 정렬되어 일치될 수 있다. 또한, 제2 개구홀(OPU2)에 접하는 금속 산화물층(USL)의 측변은 제2 개구부(OPE2)에 접하는 화소 정의막(PDL)의 측변과 상호 정렬되어 일치될 수 있고, 제3 개구홀(OPU3)에 접하는 금속 산화물층(USL)의 측변은 제3 개구부(OPE3)에 접하는 화소 정의막(PDL)의 측변과 상호 정렬되어 일치될 수 있다.
금속 산화물층(USL)의 폭(W1)은 화소 정의막(PDL)의 폭(W2)과 동일할 수 있다. 금속 산화물층(USL)의 폭(W1)은 제1 개구홀(OPU1)과 제2 개구홀(OPU2) 사이 또는 제2 개구홀(OPU2)과 제3 개구홀(OPU3) 사이 또는 제3 개구홀(OPU3)과 제1 개구홀(OPU1) 사이의 거리를 지칭할 수 있다. 또한, 화소 정의막(PDL)의 폭(W2)은 제1 개구부(OPE1)와 제2 개구부(OPE2) 사이 또는 제2 개구부(OPE2)와 제3 개구부(OPE3) 사이 또는 제3 개구부(OPE3)와 제1 개구부(OPE1) 사이의 거리를 지칭할 수 있다. 예를 들어, 제1 개구홀(OPU1)과 제2 개구홀(OPU2) 사이의 금속 산화물층(USL)의 폭(W1)은 제1 개구부(OPE1)와 제2 개구부(OPE2) 사이의 화소 정의막(PDL)의 폭(W2)과 동일할 수 있다. 또한, 제2 개구홀(OPU2)과 제3 개구홀(OPU3) 사이의 금속 산화물층(USL)의 폭(W1)은 제2 개구부(OPE2)와 제3 개구부(OPE3) 사이의 화소 정의막(PDL)의 폭(W2)과 동일할 수 있고, 제3 개구홀(OPU3)과 제1 개구홀(OPU1) 사이의 금속 산화물층(USL)의 폭(W1)은 제3 개구부(OPE3)와 제1 개구부(OPE1) 사이의 화소 정의막(PDL)의 폭(W2)과 동일할 수 있다.
금속 산화물층(USL)의 복수의 개구홀(OPU1, OPU2, OPU3)들의 면적 또는 크기는 차광층(BM)의 복수의 홀(OPT1, OPT2, OPT3)의 면적 또는 크기보다 작을 수 있다. 예를 들어, 제1 개구홀(OPU1)의 면적 또는 크기는 제1 홀(OPT1)의 면적 또는 크기보다 작을 수 있고, 제2 개구홀(OPU2)의 면적 또는 크기는 제2 홀(OPT2)의 면적 또는 크기보다 작을 수 있고, 제3 개구홀(OPU3)의 면적 또는 크기는 제3 홀(OPT3)의 면적 또는 크기보다 작을 수 있다.
금속 산화물층(USL)의 측변은 차광층(BM)의 측변보다 외측으로 돌출될 수 있다. 예를 들어, 제1 개구홀(OPU1)에 접하는 금속 산화물층(USL)의 측변은 제1 홀(OPT1)에 접하는 차광층(BM)의 측변보다 외측으로 돌출될 수 있다. 또한, 제2 개구홀(OPU2)에 접하는 금속 산화물층(USL)의 측변은 제2 홀(OPT2)에 접하는 차광층(BM)의 측변보다 외측으로 돌출될 수 있고, 제3 개구홀(OPU3)에 접하는 금속 산화물층(USL)의 측변은 제3 홀(OPT3)에 접하는 차광층(BM)의 측변보다 외측으로 돌출될 수 있다.
금속 산화물층(USL)의 폭(W1)은 차광층(BM)의 폭(W3)보다 클 수 있다. 차광층(BM)의 폭(W3)은 제1 홀(OPT1)과 제2 홀(OPT2) 사이 또는 제2 홀(OPT2)과 제3 홀(OPT3) 사이 또는 제3 홀(OPT3)과 제1 홀(OPT1) 사이의 거리를 지칭할 수 있다. 예를 들어, 제1 개구홀(OPU1)과 제2 개구홀(OPU2) 사이의 금속 산화물층(USL)의 폭(W1)은 제1 홀(OPT1)과 제2 홀(OPT2) 사이의 차광층(BM)의 폭(W3)보다 클 수 있다. 또한, 제2 개구홀(OPU2)과 제3 개구홀(OPU3) 사이의 금속 산화물층(USL)의 폭(W1)은 제2 홀(OPT2)과 제3 홀(OPT3) 사이의 차광층(BM)의 폭(W3)보다 클 수 있고, 제3 개구홀(OPU3)과 제1 개구홀(OPU1) 사이의 금속 산화물층(USL)의 폭(W1)은 제3 홀(OPT3)과 제1 홀(OPT1) 사이의 차광층(BM)의 폭(W3)보다 클 수 있다.
상기와 같이, 일 실시예에 따른 표시 장치(10)는 봉지층(TFE)과 차광층(BM) 사이에 자외선 파장 대역의 광을 흡수하는 금속 산화물층(USL)을 배치함으로써, 외부로부터 입사되는 자외선 파장 대역의 광이 화소 정의막(PDL)에 도달하는 것을 차단할 수 있다. 이에 따라, 화소 정의막(PDL)의 아웃개싱으로 인한 유기막층(EL)의 열화 및 공통 전극(CE)의 산화를 방지하여 화소 축소 현상을 방지할 수 있다.
도 8은 다른 실시예에 따른 화소들을 나타낸 평면도이다. 도 9는 도 8의 X2-X2'선을 따라 자른 단면도이다.
도 8 및 도 9를 참조하면, 본 실시예에서는 금속 산화물층(USL)의 폭(W1)이 차광층(BM)의 폭(W3)과 동일하고 화소 정의막(PDL)의 폭(W2)보다 작다는 점에서, 상술한 도 5 내지 7의 실시예와 차이가 있다. 이하, 상술한 실시예와 중복되는 설명은 생략하고 차이점에 대해 설명한다.
금속 산화물층(USL)의 복수의 개구홀(OPU1, OPU2, OPU3)들의 면적 또는 크기는 발광 영역(EA1, EA2, EA3) 또는 복수의 개구부(OPE1, OPE2, OPE3)들의 면적 또는 크기보다 클 수 있다. 예를 들어, 제1 개구홀(OPU1)의 면적 또는 크기는 제1 발광 영역(EA1) 또는 제1 개구부(OPE1)의 면적 또는 크기보다 클 수 있고, 제2 개구홀(OPU2)의 면적 또는 크기는 제2 발광 영역(EA2) 또는 제2 개구부(OPE2)의 면적 또는 크기보다 클 수 있으며, 제3 개구홀(OPU3)의 면적 또는 크기는 제3 발광 영역(EA3) 또는 제3 개구부(OPE3)의 면적 또는 크기보다 클 수 있다.
금속 산화물층(USL)의 측변은 화소 정의막(PDL)의 측변보다 내측에 배치될 수 있다. 예를 들어, 제1 개구홀(OPU1)에 접하는 금속 산화물층(USL)의 측변은 제1 개구부(OPE1)에 접하는 화소 정의막(PDL)의 측변보다 내측에 배치될 수 있다. 또한, 제2 개구홀(OPU2)에 접하는 금속 산화물층(USL)의 측변은 제2 개구부(OPE2)에 접하는 화소 정의막(PDL)의 측변보다 내측에 배치될 수 있고, 제3 개구홀(OPU3)에 접하는 금속 산화물층(USL)의 측변은 제3 개구부(OPE3)에 접하는 화소 정의막(PDL)의 측변보다 내측에 배치될 수 있다.
금속 산화물층(USL)의 폭(W1)은 화소 정의막(PDL)의 폭(W2)보다 작을 수 있다. 예를 들어, 제1 개구홀(OPU1)과 제2 개구홀(OPU2) 사이의 금속 산화물층(USL)의 폭(W1)은 제1 개구부(OPE1)와 제2 개구부(OPE2) 사이의 화소 정의막(PDL)의 폭(W2)보다 작을 수 있다. 또한, 제2 개구홀(OPU2)과 제3 개구홀(OPU3) 사이의 금속 산화물층(USL)의 폭(W1)은 제2 개구부(OPE2)와 제3 개구부(OPE3) 사이의 화소 정의막(PDL)의 폭(W2)보다 작을 수 있고, 제3 개구홀(OPU3)과 제1 개구홀(OPU1) 사이의 금속 산화물층(USL)의 폭(W1)은 제3 개구부(OPE3)와 제1 개구부(OPE1) 사이의 화소 정의막(PDL)의 폭(W2)보다 작을 수 있다.
금속 산화물층(USL)의 복수의 개구홀(OPU1, OPU2, OPU3)들의 면적 또는 크기는 차광층(BM)의 복수의 홀(OPT1, OPT2, OPT3)의 면적 또는 크기와 동일할 수 있다. 예를 들어, 제1 개구홀(OPU1)의 면적 또는 크기는 제1 홀(OPT1)의 면적 또는 크기와 동일할 수 있고, 제2 개구홀(OPU2)의 면적 또는 크기는 제2 홀(OPT2)의 면적 또는 크기와 동일할 수 있으며, 제3 개구홀(OPU3)의 면적 또는 크기는 제3 홀(OPT3)의 면적 또는 크기와 동일할 수 있다.
금속 산화물층(USL)의 측변은 차광층(BM)의 측변과 상호 정렬되어 일치될 수 있다. 예를 들어, 제1 개구홀(OPU1)에 접하는 금속 산화물층(USL)의 측변은 제1 홀(OPT1)에 접하는 차광층(BM)의 측변과 상호 정렬되어 일치될 수 있다. 또한, 제2 개구홀(OPU2)에 접하는 금속 산화물층(USL)의 측변은 제2 홀(OPT2)에 접하는 차광층(BM)의 측변과 상호 정렬되어 일치될 수 있고, 제3 개구홀(OPU3)에 접하는 금속 산화물층(USL)의 측변은 제3 홀(OPT3)에 접하는 차광층(BM)의 측변과 상호 정렬되어 일치될 수 있다.
금속 산화물층(USL)의 폭(W1)은 차광층(BM)의 폭(W3)과 동일할 수 있다. 예를 들어, 제1 개구홀(OPU1)과 제2 개구홀(OPU2) 사이의 금속 산화물층(USL)의 폭(W1)은 제1 홀(OPT1)과 제2 홀(OPT2) 사이의 차광층(BM)의 폭(W3)과 동일할 수 있다. 또한, 제2 개구홀(OPU2)과 제3 개구홀(OPU3) 사이의 금속 산화물층(USL)의 폭(W1)은 제2 홀(OPT2)과 제3 홀(OPT3) 사이의 차광층(BM)의 폭(W3)과 동일할 수 있고, 제3 개구홀(OPU3)과 제1 개구홀(OPU1) 사이의 금속 산화물층(USL)의 폭(W1)은 제3 홀(OPT3)과 제1 홀(OPT1) 사이의 차광층(BM)의 폭(W3)과 동일할 수 있다.
상기와 같이, 일 실시예에 따른 표시 장치(10)는 봉지층(TFE)과 차광층(BM) 사이에 자외선 파장 대역의 광을 흡수하는 금속 산화물층(USL)을 배치함으로써, 외부로부터 입사되는 자외선 파장 대역의 광이 화소 정의막(PDL)에 도달하는 것을 저감할 수 있다. 이에 따라, 화소 정의막(PDL)의 아웃개싱으로 인한 유기막층(EL)의 열화 및 공통 전극(CE)의 산화를 저감하여 화소 축소 현상을 저감할 수 있다.
도 10은 또 다른 실시예에 따른 화소들을 나타낸 평면도이다. 도 11은 도 10의 X3-X3'선을 따라 자른 단면도이다.
도 10 및 도 11을 참조하면, 본 실시예에서는 금속 산화물층(USL)의 폭(W1)이 차광층(BM)의 폭(W3) 및 화소 정의막(PDL)의 폭(W2)보다 작다는 점에서, 상술한 도 5 내지 9의 실시예와 차이가 있다. 이하, 상술한 실시예와 중복되는 설명은 생략하고 차이점에 대해 설명한다.
금속 산화물층(USL)은 봉지층(TFE)과 차광층(BM) 사이에 배치될 수 있다. 금속 산화물층(USL)은 봉지층(TFEL)의 제3 봉지층(TFE3)과 차광층(BM) 사이에 배치될 수 있다. 차광층(BM)은 금속 산화물층(USL)을 덮을 수 있다. 예를 들어, 차광층(BM)은 금속 산화물층(USL)의 상면 및 측변들에 직접 접촉할 수 있다.
금속 산화물층(USL)의 복수의 개구홀(OPU1, OPU2, OPU3)들의 면적 또는 크기는 발광 영역(EA1, EA2, EA3) 또는 복수의 개구부(OPE1, OPE2, OPE3)들의 면적 또는 크기보다 클 수 있다. 예를 들어, 제1 개구홀(OPU1)의 면적 또는 크기는 제1 발광 영역(EA1) 또는 제1 개구부(OPE1)의 면적 또는 크기보다 클 수 있고, 제2 개구홀(OPU2)의 면적 또는 크기는 제2 발광 영역(EA2) 또는 제2 개구부(OPE2)의 면적 또는 크기보다 클 수 있으며, 제3 개구홀(OPU3)의 면적 또는 크기는 제3 발광 영역(EA3) 또는 제3 개구부(OPE3)의 면적 또는 크기보다 클 수 있다.
금속 산화물층(USL)의 측변은 화소 정의막(PDL)의 측변보다 내측에 배치될 수 있다. 예를 들어, 제1 개구홀(OPU1)에 접하는 금속 산화물층(USL)의 측변은 제1 개구부(OPE1)에 접하는 화소 정의막(PDL)의 측변보다 내측에 배치될 수 있다. 또한, 제2 개구홀(OPU2)에 접하는 금속 산화물층(USL)의 측변은 제2 개구부(OPE2)에 접하는 화소 정의막(PDL)의 측변보다 내측에 배치될 수 있고, 제3 개구홀(OPU3)에 접하는 금속 산화물층(USL)의 측변은 제3 개구부(OPE3)에 접하는 화소 정의막(PDL)의 측변보다 내측에 배치될 수 있다.
금속 산화물층(USL)의 폭(W1)은 화소 정의막(PDL)의 폭(W2)보다 작을 수 있다. 예를 들어, 제1 개구홀(OPU1)과 제2 개구홀(OPU2) 사이의 금속 산화물층(USL)의 폭(W1)은 제1 개구부(OPE1)와 제2 개구부(OPE2) 사이의 화소 정의막(PDL)의 폭(W2)보다 작을 수 있다. 또한, 제2 개구홀(OPU2)과 제3 개구홀(OPU3) 사이의 금속 산화물층(USL)의 폭(W1)은 제2 개구부(OPE2)와 제3 개구부(OPE3) 사이의 화소 정의막(PDL)의 폭(W2)보다 작을 수 있고, 제3 개구홀(OPU3)과 제1 개구홀(OPU1) 사이의 금속 산화물층(USL)의 폭(W1)은 제3 개구부(OPE3)와 제1 개구부(OPE1) 사이의 화소 정의막(PDL)의 폭(W2)보다 작을 수 있다.
금속 산화물층(USL)의 복수의 개구홀(OPU1, OPU2, OPU3)들의 면적 또는 크기는 차광층(BM)의 복수의 홀(OPT1, OPT2, OPT3)의 면적 또는 크기보다 클 수 있다. 예를 들어, 제1 개구홀(OPU1)의 면적 또는 크기는 제1 홀(OPT1)의 면적 또는 크기보다 클 수 있고, 제2 개구홀(OPU2)의 면적 또는 크기는 제2 홀(OPT2)의 면적 또는 크기보다 클 수 있으며, 제3 개구홀(OPU3)의 면적 또는 크기는 제3 홀(OPT3)의 면적 또는 크기보다 클 수 있다.
금속 산화물층(USL)의 측변은 차광층(BM)의 측변보다 내측에 배치될 수 있다. 예를 들어, 제1 개구홀(OPU1)에 접하는 금속 산화물층(USL)의 측변은 제1 홀(OPT1)에 접하는 차광층(BM)의 측변보다 내측에 배치될 수 있다. 또한, 제2 개구홀(OPU2)에 접하는 금속 산화물층(USL)의 측변은 제2 홀(OPT2)에 접하는 차광층(BM)의 측변보다 내측에 배치될 수 있고, 제3 개구홀(OPU3)에 접하는 금속 산화물층(USL)의 측변은 제3 홀(OPT3)에 접하는 차광층(BM)의 측변보다 내측에 배치될 수 있다.
금속 산화물층(USL)의 폭(W1)은 차광층(BM)의 폭(W3)보다 작을 수 있다. 예를 들어, 제1 개구홀(OPU1)과 제2 개구홀(OPU2) 사이의 금속 산화물층(USL)의 폭(W1)은 제1 홀(OPT1)과 제2 홀(OPT2) 사이의 차광층(BM)의 폭(W3)보다 작을 수 있다. 또한, 제2 개구홀(OPU2)과 제3 개구홀(OPU3) 사이의 금속 산화물층(USL)의 폭(W1)은 제2 홀(OPT2)과 제3 홀(OPT3) 사이의 차광층(BM)의 폭(W3)보다 작을 수 있고, 제3 개구홀(OPU3)과 제1 개구홀(OPU1) 사이의 금속 산화물층(USL)의 폭(W1)은 제3 홀(OPT3)과 제1 홀(OPT1) 사이의 차광층(BM)의 폭(W3)보다 작을 수 있다.
상기와 같이, 일 실시예에 따른 표시 장치(10)는 봉지층(TFE)과 차광층(BM) 사이에 자외선 파장 대역의 광을 흡수하는 금속 산화물층(USL)을 배치함으로써, 외부로부터 입사되는 자외선 파장 대역의 광이 화소 정의막(PDL)에 도달하는 것을 저감할 수 있다. 이에 따라, 화소 정의막(PDL)의 아웃개싱으로 인한 유기막층(EL)의 열화 및 공통 전극(CE)의 산화를 저감하여 화소 축소 현상을 저감할 수 있다.
도 12는 또 다른 실시예에 따른 표시 장치를 나타낸 단면도이다.
도 12를 참조하면, 금속 산화물층(USL)이 봉지층(TFE)의 제2 봉지층(TFE2)과 제3 봉지층(TFE3) 사이에 배치된다는 점에서 상술한 도 5 내지 11의 실시예와 차이가 있다. 이하, 상술한 실시예와 중복되는 설명은 생략하고 차이점에 대해 설명한다.
금속 산화물층(USL)은 봉지층(TFE) 내에 배치될 수 있다. 구체적으로, 금속 산화물층(USL)은 봉지층(TFE)의 제2 봉지층(TFE2)과 제3 봉지층(TFE3) 사이에 배치될 수 있다. 예를 들어, 금속 산화물층(USL)은 제2 봉지층(TFE2)의 상면에 직접 배치되고, 제3 봉지층(TFE3)에 의해 덮혀질 수 있다. 즉, 제3 봉지층(TFE3)은 금속 산화물층(USL)을 덮을 수 있다.
일 실시예에서, 금속 산화물층(USL)은 제3 봉지층(TFE3)의 하부에 배치되어 화소 정의막(PDL)에 인접하여 배치될 수 있다. 즉, 금속 산화물층(USL)이 화소 정의막(PDL)에 인접하여 배치됨으로써, 외부로부터 입사되는 자외선 파장 대역의 광의 입사각을 줄여 화소 정의막(PDL)에 입사되는 광량을 줄일 수 있다.
금속 산화물층(USL)은 화소 정의막(PDL)과 중첩할 수 있으며, 차광층(BM)과 중첩할 수 있다. 금속 산화물층(USL)은 복수의 개구홀(OPU1, OPU2, OPU3)들을 포함할 수 있다. 도 5 및 6에서 설명한 바와 같이, 금속 산화물층(USL)의 복수의 개구홀(OPU1, OPU2, OPU3)들의 면적 또는 크기는 발광 영역(EA1, EA2, EA3) 또는 복수의 개구부(OPE1, OPE2, OPE3)들의 면적 또는 크기와 동일할 수 있다. 또한, 금속 산화물층(USL)의 측변은 화소 정의막(PDL)의 측변과 상호 정렬되어 일치될 수 있다. 금속 산화물층(USL)의 복수의 개구홀(OPU1, OPU2, OPU3)들의 면적 또는 크기는 차광층(BM)의 복수의 홀(OPT1, OPT2, OPT3)의 면적 또는 크기보다 작을 수 있다.
도 13은 또 다른 실시예에 따른 표시 장치를 나타낸 단면도이다.
도 13을 참조하면, 금속 산화물층(USL)이 봉지층(TFE)의 제1 봉지층(TFE1)과 제2 봉지층(TFE2) 사이에 배치된다는 점에서 상술한 도 5 내지 12의 실시예와 차이가 있다. 이하, 상술한 실시예와 중복되는 설명은 생략하고 차이점에 대해 설명한다.
금속 산화물층(USL)은 봉지층(TFE) 내에 배치될 수 있다. 구체적으로, 금속 산화물층(USL)은 봉지층(TFE)의 제1 봉지층(TFE1)과 제2 봉지층(TFE2) 사이에 배치될 수 있다. 예를 들어, 금속 산화물층(USL)은 제1 봉지층(TFE1)의 상면에 직접 배치되고, 제2 봉지층(TFE2)에 의해 덮혀질 수 있다. 즉, 제2 봉지층(TFE2)은 금속 산화물층(USL)을 덮을 수 있다.
일 실시예에서, 금속 산화물층(USL)은 제2 봉지층(TFE2)의 하부에 배치되어 화소 정의막(PDL)에 인접하여 배치될 수 있다. 즉, 금속 산화물층(USL)이 화소 정의막(PDL)에 인접하여 배치됨으로써, 외부로부터 입사되는 자외선 파장 대역의 광의 입사각을 줄여 화소 정의막(PDL)에 입사되는 광량을 줄일 수 있다.
금속 산화물층(USL)은 화소 정의막(PDL)과 중첩할 수 있으며, 차광층(BM)과 중첩할 수 있다. 금속 산화물층(USL)은 복수의 개구홀(OPU1, OPU2, OPU3)들을 포함할 수 있다. 도 5 및 6에서 설명한 바와 같이, 금속 산화물층(USL)의 복수의 개구홀(OPU1, OPU2, OPU3)들의 면적 또는 크기는 발광 영역(EA1, EA2, EA3) 또는 복수의 개구부(OPE1, OPE2, OPE3)들의 면적 또는 크기와 동일할 수 있다. 또한, 금속 산화물층(USL)의 측변은 화소 정의막(PDL)의 측변과 상호 정렬되어 일치될 수 있다. 금속 산화물층(USL)의 복수의 개구홀(OPU1, OPU2, OPU3)들의 면적 또는 크기는 차광층(BM)의 복수의 홀(OPT1, OPT2, OPT3)의 면적 또는 크기보다 작을 수 있다.
도 14는 일 실시예에 따른 표시 장치의 각 발광 영역을 나타낸 단면도이다. 도 15는 일 실시예에 따른 표시 장치의 각 발광 영역을 나타낸 평면도이다. 도 16은 도 15의 X4-X4'선을 따라 자른 단면도이다. 도 17은 일 실시예에 따른 표시 장치의 화소 개구부의 일부를 나타낸 단면도이다.
도 16에서는 하부 발광층들(OLE1, OLE2, OLE3)과 상부 발광층들(OLE1', OLE2', OLE3')을 하나의 층으로 도면 부호 'OLE'로 나타내고, 각 발광 영역(EA1, EA2, EA3)에 연속적으로 형성되는 공통층들, 예컨데 정공주입층(HIL), 제1 정공수송층(HTL1), 제1 전자수송층(ETL1), 전하생성층(CGL), 제2 정공수송층(HTL2), 버퍼층(BUL) 및 제2 전자수송층(ETL2)을 하나의 층으로 도면부호 'COL'로 나타내고 있다. 또한, 도 17에서는 정공주입층(HIL)과 제1 정공수송층(HTL1)을 하나의 층으로 도시하였고, 제1 전자수송층(ETL1), 전하생성층(CGL) 및 제2 정공수송층(HTL2)을 하나의 층으로 도시하였고, 버퍼층(BUL)과 제2 전자수송층(ETL2)을 하나의 층으로 도시하였다.
도 14 내지 도 17을 참조하면, 본 실시예에서는 화소 정의막(PDL)과 제2 보호층(PAS2)에 배치된 화소 개구부(POP1, POP2, POP3) 상에 금속 산화물층(USL)의 패턴 개구부(OPX1, OPX2, OPX3)가 배치된다는 점에서 상술한 도 5 내지 도 13의 실시예와 차이가 있다. 이하 상술한 실시예들과 중복되는 설명은 생략하고 차이점에 대해 설명하기로 한다.
도 14를 참조하면, 제1 발광 영역(EA1), 제2 발광 영역(EA2) 및 제3 발광 영역(EA3)에는 각각 발광 소자(ED1, ED2, ED3)들이 배치되고, 각 발광 소자(ED1, ED2, ED3)는 화소 전극(AE), 유기막층(EL) 및 공통 전극(CE)을 포함할 수 있다.
유기막층(ORL)은 복수의 발광층이 중첩 배치된 구조, 예컨대 탠덤(tandem) 구조로 이루어질 수 있다. 유기막층(ORL)은 하부 발광층들(OLE1, OLE2, OLE3)을 포함하는 제1 스택(ST1), 제1 스택(ST1) 상에 위치하고 상부 발광층들(OLE1', OLE2', OLE3')을 포함하는 제2 스택(ST2), 및 제1 스택(ST1)과 제2 스택(ST2) 사이에 위치하는 전하생성층(CGL)을 포함할 수 있다. 제1 스택(ST1) 및 제2 스택(ST2)은 서로 중첩하도록 배치될 수 있다.
하부 발광층들(OLE1, OLE2, OLE3)과 상부 발광층들(OLE1', OLE2', OLE3')은 각각 서로 중첩하도록 배치될 수 있다.
제1 하부 발광층(OLE1) 및 제1 상부 발광층(OLE1')은 제1 색의 광, 예컨대 청색 광을 발광할 수 있다. 제2 하부 발광층(OLE2) 및 제2 상부 발광층(OLE2')은 제2 색의 광, 예컨데 적색 광을 발광할 수 있다. 제3 하부 발광층(OLE3) 및 제3 상부 발광층(OLE3')은 제3 색의 광, 예컨데 녹색 광을 발광할 수 있다. 즉, 유기막층(ORL)에서 최종적으로 출사되는 출사 광은 제1 발광 영역(LA1)에서 청색 광이고, 제2 발광 영역(LA2)에서 적색 광이며, 제3 발광 영역(LA3)에서 녹색 광일 수 있다.
몇몇 실시예에서 청색 광을 발광하는 제1 하부 발광층(OLE1) 및 제1 상부 발광층(OLE1')은 각각 호스트 및 도펀트를 포함할 수 있다. 호스트는 통상적으로 사용하는 물질이라면 특별히 제한되지 않으나, 예를 들어, Alq3(tris(8-hydroxyquinolino)aluminum), CBP(4,4'-bis(N-carbazolyl)-1,1'-biphenyl), PVK(poly(n-vinylcabazole)), ADN(9,10-di(naphthalene-2-yl)anthracene), TCTA(4,4',4''-Tris(carbazol-9-yl)-triphenylamine), TPBi(1,3,5-tris(N-phenylbenzimidazole-2-yl)benzene), TBADN(3-tert-butyl-9,10-di(naphth-2-yl)anthracene), DSA(distyrylarylene), CDBP(4,4'-bis(9-carbazolyl)-2,2"-dimethyl-biphenyl), MADN(2-Methyl-9,10-bis(naphthalen-2-yl)anthracene) 등을 사용할 수 있다.
또한, 청색 광을 발광하는 제1 하부 발광층(OLE1) 및 제1 상부 발광층(OLE1')은 예를 들어, 스피로-DPVBi(spiro-DPVBi), 스피로-6P(spiro-6P), DSB(distyryl-benzene), DSA(distyryl-arylene), PFO(Polyfluorene)계 고분자 및 PPV(poly(p-phenylene vinylene)계 고분자로 이루어진 군에서 선택된 어느 하나를 포함하는 형광 물질을 포함할 수 있다. 다른 예로, (4,6-F2ppy)2Irpic와 같은 유기 금속 착체(organometallic complex)를 포함하는 인광 물질을 포함할 수도 있다.
몇몇 실시예에서 적색 광을 발광하는 제2 하부 발광층(OLE2) 및 제2 상부 발광층(OLE2')은 CBP(carbazole biphenyl) 또는 mCP(1,3-bis(carbazol-9-yl)를 포함하는 호스트 물질을 포함하며, PIQIr(acac)(bis(1-phenylisoquinoline)acetylacetonate iridium), PQIr(acac)(bis(1-phenylquinoline)acetylacetonate iridium), PQIr(tris(1-phenylquinoline)iridium) 및 PtOEP(octaethylporphyrin platinum)로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 도펀트를 포함하는 인광물질로 이루어질 수 있고, 이와는 달리 PBD:Eu(DBM)3(Phen) 또는 Perylene을 포함하는 형광 물질로 이루어질 수 있으나 이에 제한되지 않는다.
몇몇 실시예에서 녹색 광을 발광하는 제3 하부 발광층(OLE3) 및 제3 상부 발광층(OLE3')은 CBP 또는 mCP를 포함하는 호스트 물질을 포함하며, Ir(ppy)3(fac tris(2-phenylpyridine)iridium)을 포함하는 도펀트 물질을 포함하는 인광물질로 이루어질 수 있고, 이와는 달리, Alq3(tris(8-hydroxyquinolino)aluminum)을 포함하는 형광물질로 이루어질 수 있으나 이에 제한되지 않는다.
전하생성층(CGL)은 제1 스택(ST1)과 제2 스택(ST2) 사이에 배치될 수 있다. 전하생성층(CGL)은 각 발광층에 전하를 주입하는 역할을 할 수 있다. 전하생성층(CGL)은 제1 스택(ST1)과 제2 스택(ST2) 사이에서 전하 균형을 조절하는 역할을 할 수 있다. 전하생성층(CGL)은 n형 전하생성층(CGL1) 및 p형 전하생성층(CGL2)을 포함할 수 있다. p형 전하생성층(CGL2)은 n형 전하생성층(CGL1) 상에 배치될 수 있으며, n형 전하생성층(CGL1)과 제2 스택(ST2) 사이에 위치할 수 있다.
전하생성층(CGL)은 n형 전하생성층(CGL1) 및 p형 전하생성층(CGL2)이 서로 접합 구조를 가질 수도 있다. n형 전하생성층(CGL1)은 화소 전극(AE) 및 공통 전극(CE) 중 화소 전극(AE)에 더 인접하게 배치될 수 있다. p형 전하생성층(CGL2)은 화소 전극(AE) 및 공통 전극(CE) 중 공통 전극(CE)에 더 인접하게 배치된다. n형 전하생성층(CGL1)은 화소 전극들(AE1, AE2, AE3)에 인접한 하부 발광층들(OLE1, OLE2, OLE3)에 전자를 공급하고, p형 전하생성층(CGL2)은 제2 스택(ST2)에 포함되는 상부 발광층들(OLE1', OLE2', OLE3')에 정공을 공급한다. 전하생성층(CGL)을 제1 스택(ST1) 및 제2 스택(ST2) 사이에 배치하여, 각각의 발광층들에 전하를 제공함으로써, 발광 효율을 증대시키고, 구동 전압을 낮출 수 있게 된다.
제1 스택(ST1)은 제1 화소 전극(AE1), 제2 화소 전극(AE2) 및 제3 화소 전극(AE3) 상에 배치되며, 제1 정공수송층(HTL1), 제1 전자블록층(EBL1), 제1 전자수송층(ETL1)을 더 포함할 수 있다.
제1 정공수송층(HTL1)은 제1 화소 전극(AE1), 제2 화소 전극(AE2) 및 제3 화소 전극(AE3) 상에 각각 배치될 수 있다. 제1 정공수송층(HTL1)은 정공의 수송을 원활하게 하는 역할을 하며, 정공수송물질을 포함할 수 있다. 정공수송물질은, N-페닐카바졸, 폴리비닐카바졸 등의 카바졸계 유도체, 플루오렌(fluorene)계 유도체, TPD(N,N'-bis(3-methylphenyl)-N,N'-diphenyl-[1,1-biphenyl]-4,4'-diamine), TCTA(4,4',4"-tris(N-carbazolyl)triphenylamine) 등과 같은 트리페닐아민계 유도체, NPB(N,N'-di(1-naphthyl)-N,N'-diphenylbenzidine), TAPC(4,4'-Cyclohexylidene bis[N,N-bis(4-methylphenyl)benzenamine])등을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 전자블록층(EBL1)은 제1 정공수송층(HTL1) 상에 위치할 수 있으며, 제1 정공수송층(HTL1)과 하부 발광층들(OLE1, OLE2, OLE3) 사이에 위치할 수 있다. 제1 전자블록층(EB1)은 하부 발광층들(OLE1, OLE2, OLE3)에서 생성된 전자가 제1 정공수송층(HTL1)으로 넘어오는 것을 방지하도록 정공수송물질과 금속 또는 금속 화합물을 포함하여 이루어질 수 있다. 몇몇 실시예에서 상술한 제1 정공수송층(HTL1)과 제1 전자블록층(EBL1)은 각각의 재료가 혼합된 단일층으로도 이루어질 수도 있다.
제1 전자수송층(ETL1)은 하부 발광층들(OLE1, OLE2, OLE3) 상에 배치될 수 있으며, 전하생성층(CGL)과 하부 발광층들(OLE1, OLE2, OLE3) 사이에 배치될 수 있다. 몇몇 실시예에서 제1 전자수송층(ETL1)은 Alq3(Tris(8-hydroxyquinolinato)aluminum), TPBi(1,3,5-Tri(1-phenyl-1H-benzo[d]imidazol-2-yl)phenyl), BCP(2,9-Dimethyl-4,7-diphenyl-1,10-phenanthroline), Bphen(4,7-Diphenyl-1,10-phenanthroline), TAZ(3-(4-Biphenylyl)-4-phenyl-5-tert-butylphenyl-1,2,4-triazole), NTAZ(4-(Naphthalen-1-yl)-3,5-diphenyl-4H-1,2,4-triazole), tBu-PBD(2-(4-Biphenylyl)-5-(4-tert-butylphenyl)-1,3,4-oxadiazole), BAlq(Bis(2-methyl-8-quinolinolato-N1,O8)-(1,1'-Biphenyl-4-olato)aluminum), Bebq2(berylliumbis(benzoquinolin-10-olate), ADN(9,10-di(naphthalene-2-yl)anthracene) 및 이들의 혼합물과 같은 전자수송물질을 포함할 수 있다. 하지만, 본 발명이 상기 전자 수송 물질의 종류에 제한되는 것은 아니다.
제2 스택(ST2)은 전하생성층(CGL) 상에 배치될 수 있으며, 제2 정공수송층(HTL2), 제2 전자블록층(EBL2), 버퍼층(BUL) 및 제2 전자수송층(ETL2)을 더 포함할 수 있다.
제2 정공수송층(HTL2)은 전하생성층(CGL) 상에 위치할 수 있다. 제2 정공수송층(HTL2)은 제1 정공수송층(HTL1)과 동일한 물질로 이루어지거나, 제1 정공수송층(HTL1)이 포함하는 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수도 있다. 제2 정공수송층(HTL2)은 단일층으로 이루어지거나, 또는 복수의 층으로 이루어질 수 있다.
제2 전자블록층(EBL2)은 제2 정공수송층(HTL2) 상에 위치할 수 있으며, 제2 정공수송층(HTL2)과 상부 발광층들(OLE1', OLE2', OLE3') 사이에 배치될 수 있다. 제2 전자블록층(EBL2)은 제1 전자블록층(EBL1)과 동일한 물질 및 동일한 구조로 이루어지거나, 제1 전자블록층(EBL1)이 포함하는 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수도 있다.
제2 전자수송층(ETL2)은 상부 발광층들(OLE1', OLE2', OLE3') 상에 배치될 수 있으며, 상부 발광층들(OLE1', OLE2', OLE3')과 공통 전극(CE) 사이에 배치될 수 있다. 제2 전자수송층(ETL2)은 제1 전자수송층(ETL1)과 동일한 물질 및 동일한 구조로 이루어지거나, 제1 전자수송층(ETL1)이 포함하는 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수도 있다. 제2 전자수송층(ETL2)은 단일층으로 이루어지거나, 또는 복수의 층으로 이루어질 수 있다.
버퍼층(BUL)은 상부 발광층들(OLE1', OLE2', OLE3')과 제2 전자수송층(ETL2) 사이에 배치될 수 있다. 버퍼층(BUL)은 상부 발광층들(OLE1', OLE2', OLE3')로부터 정공이 공통 전극(CE)으로 넘어오는 것을 방지할 수 있다. 버퍼층(BUL)은 정공 특성을 가진 물질들로 예를 들어 정공수송층 물질을 포함할 수 있으나 이에 제한되지 않는다.
도면에는 미도시 하였으나, 제1 스택(ST1)과 제1 화소 전극(AE1), 제2 화소 전극(AE2) 및 제3 화소 전극(AE3) 사이, 제2 스택(ST2)과 전하생성층(CGL1) 사이 중 적어도 어느 하나에는 각각 정공주입층(Hole Injection Layer)이 더 배치될 수도 있다. 정공주입층은 하부 발광층들(OLE1, OLE2, OLE3) 및 상부 발광층들(OLE1', OLE2', OLE3')로 보다 원활하게 정공이 주입되도록 하는 역할을 할 수 있다. 몇몇 실시예에서 정공주입층은 CuPc(cupper phthalocyanine), PEDOT(poly(3,4)-ethylenedioxythiophene), PANI(polyaniline) 및 NPD(N,N-dinaphthyl-N,N'-diphenyl benzidine)로 이루어진 군에서 선택된 어느 하나 이상으로 이루어질 수 있으나 이에 한정되지 않는다.
또한, 도면에는 미도시 하였으나, 제2 전자수송층(ETL2)과 공통 전극(CE) 사이, 및 전하생성층(CGL)과 제1 스택(ST1) 사이 중 적어도 어느 하나에는 전자주입층(Electron Injection Layer)이 더 위치할 수도 있다. 전자주입층은 전자의 주입을 원활하게 하는 역할을 하며, Alq3(tris(8-hydroxyquinolino)aluminum), PBD, TAZ, spiro-PBD, BAlq 또는 SAlq를 사용할 수 있으나 이에 한정되지 않는다. 또한, 상기 전자주입층은 금속할라이드 화합물일 수 있으며, 예를 들어 MgF2, LiF, NaF, KF, RbF, CsF, FrF, LiI, NaI, KI, RbI, CsI, FrI 및 CaF2 로 이루어진 군에서 선택된 어느 하나 이상일 수 있으나, 이에 한정되지 않는다. 또한 전자주입층은 Yb, Sm, Eu 등의 란탄계 물질을 포함할 수도 있다. 또는 상기 전자주입층은 RbI:Yb, KI:Yb 등과 같이 금속할라이드 물질과 란탄계 물질을 동시에 포함할 수도 있다. 상기 전자주입층이 금속할라이드 물질과 란탄계 물질을 모두 포함하는 경우, 상기 전자주입층은 금속할라이드 물질과 란탄계 물질을 공증착(Co-deposition)하여 형성될 수 있다.
상술한 도 14에서, 전하생성층(CGL)은 복수의 발광 영역(EA1, EA2, EA3)에 연장되어 연속적으로 배치되는 공통층일 수 있다. 예를 들어, 도 14에서 전하생성층(CGL)은 제1 발광 영역(EA1), 제2 발광 영역(EA2) 및 제3 발광 영역(EA3)에 연속적으로 배치되는 공통층일 수 있다. 전하생성층(CGL)은 실질적인 발광에 기여하는 전자와 정공을 생성하여 전달하는 역할을 할 수 있다. 전하생성층(CGL)이 공통층인 경우, 인접한 발광 영역에서 생성된 전하(전자와 정공)가 인접한 발광 영역으로 전달되는 누설 전류가 발생될 수 있다. 이 경우, 발광하지 않아야 하는 발광 영역에서 누설 전류에 의한 발광이 이루어져, 혼색이 발생하거나 원치 않는 계조가 표현될 수 있다.
본 실시예에서는 각 발광 영역(EA1, EA2, EA3)들 간에 전하생성층(CGL)을 일부 단락시켜 전하의 이동 경로를 증가시킬 수 있는 화소 개구부(POP1, POP2, POP3)들을 형성하여 누설전류를 저감하고, 금속 산화물층(USL)에 패턴 개구부(OPX1, OPX2, OPX3)를 형성하여 불필요한 금속 산화물층(USL)을 생략할 수 있다.
도 15 내지 도 17에 도시된 바와 같이, 제2 보호층(PAS2)과 화소 정의막(PDL)은 복수의 화소 개구부(POP1, POP2, POP3)를 포함할 수 있다. 복수의 화소 개구부(POP1, POP2, POP3)는 제1 내지 제3 발광 영역(EA1, EA2, EA3)들 사이에 배치되어, 제1 내지 제3 발광 영역(EA1, EA2, EA3)과 비중첩하여 배치될 수 있다. 복수의 화소 개구부(POP1, POP2, POP3)는 차광층(BM)과 중첩하여 배치될 수 있다. 본 실시예에서는 제1 내지 제3 발광 영역(EA1, EA2, EA3)들 사이마다 복수의 화소 개구부(POP1, POP2, POP3)가 배치된 것으로 도시하였지만 이에 제한되지 않으며, 일부는 생략될 수도 있다. 복수의 화소 개구부(POP1, POP2, POP3)는 제1 발광 영역(EA1)과 제2 발광 영역(EA2) 사이에 배치된 제1 화소 개구부(POP1), 제2 발광 영역(EA2)과 제3 발광 영역(EA3) 사이에 배치된 제2 화소 개구부(POP2), 및 제3 발광 영역(EA3)과 제1 발광 영역(EA1) 사이에 배치된 제3 화소 개구부(POP3)를 포함할 수 있다.
복수의 화소 개구부(POP1, POP2, POP3)에서는 유기막층(EL)의 공통층들이 분리될 수 있다. 화소 정의막(PDL)과 제2 보호층(PAS2)은 유기물로 이루어진 층으로 무기물로 이루어진 층과 비교하여 매우 두꺼운 두께로 이루어질 수 있다. 예를 들어, 화소 정의막(PDL)과 제2 보호층(PAS2)은 약 수 마이크로미터의 두께로 이루어질 수 있다. 화소 정의막(PDL)과 제2 보호층(PAS2)에 형성된 복수의 화소 개구부(POP1, POP2, POP3)의 측변은 테이퍼가 매우 크게 이루어져, 매우 얇은 두께로 이루어진 공통층들, 예컨데 정공주입층(HIL), 제1 정공수송층(HTL1), 제1 전자수송층(ETL1), 전하생성층(CGL), 제2 정공수송층(HTL2), 버퍼층(BUL) 및 제2 전자수송층(ETL2)이 분리될 수 있다. 이에 따라, 복수의 화소 개구부(POP1, POP2, POP3)에서 공통층들이 분리됨으로써, 인접한 발광 영역에서 생성된 전하(전자와 정공)가 인접한 발광 영역으로 전달되는 누설 전류를 저감할 수 있다.
차광층(BM)은 봉지층(TFEL) 상에 배치될 수 있다. 차광층(BM)은 복수의 화소 개구부(POP1, POP2, POP3)와 중첩하도록 배치된 복수의 패턴 개구부(OPX1, OPX2, OPX3)들을 포함할 수 있다. 복수의 패턴 개구부(OPX1, OPX2, OPX3)들은 각 발광 영역(EA1, EA2, EA3) 사이에 배치될 수 있으며, 차광층(BM)과 중첩하여 배치될 수 있다. 예를 들어, 제1 패턴 개구부(OPX1)는 제1 화소 개구부(POP1)와 중첩하도록 배치될 수 있다. 제2 패턴 개구부(OPX2)는 제2 화소 개구부(POP2)와 중첩하도록 배치될 수 있고, 제3 패턴 개구부(OPX3)는 제3 화소 개구부(POP3)와 중첩하도록 배치될 수 있다.
각 패턴 개구부(OPX1, OPX2, OPX3)들의 면적 또는 크기는 각 화소 개구부(POP1, POP2, POP3)들의 면적 또는 크기와 동일할 수 있다. 예를 들어, 제1 패턴 개구부(OPX1)의 면적 또는 크기는 제1 화소 개구부(POP1)의 면적 또는 크기와 동일할 수 있고, 제2 패턴 개구부(OPX2)의 면적 또는 크기는 제2 화소 개구부(POP2)의 면적 또는 크기와 동일할 수 있고, 제3 패턴 개구부(OPX3)의 면적 또는 크기는 제3 화소 개구부(POP3)의 면적 또는 크기와 동일할 수 있다.
몇몇 실시예에서 각 패턴 개구부(OPX1, OPX2, OPX3)들의 면적 또는 크기는 각 화소 개구부(POP1, POP2, POP3)들의 면적 또는 크기보다 클 수 있다. 또한, 몇몇 실시예에서 각 패턴 개구부(OPX1, OPX2, OPX3)들의 면적 또는 크기는 각 화소 개구부(POP1, POP2, POP3)들의 면적 또는 크기보다 작을 수 있다.
상기와 같이, 일 실시예에 따른 표시 장치(10)는 각 발광 영역(EA1, EA2, EA3)들 사이에 화소 정의막(PDL)과 제2 보호층(PAS2)에 형성된 화소 개구부(POP1, POP2, POP3)들을 형성함으로써, 누설전류를 저감할 수 있다. 또한, 화소 개구부(POP1, POP2, POP3)들과 중첩하는 금속 산화물층(USL)의 패턴 개구부(OPX1, OPX2, OPX3)들을 형성하여, 불필요한 금속 산화물층(USL)을 생략할 수 있다.
도 18은 일 실시예에 따른 표시 장치를 차량에 적용한 경우의 모식도이다.
도 18을 참조하면, 일 실시예에 따른 표시 장치(10)는 예를 들어, 차량에 적용되는 표시 장치일 수 있다. 상기 차량은 차량의 외관을 이루는 차체 및 상기 차체에 의해 정의되는 실내 공간을 포함할 수 있다. 상기 차체는 외부로부터 운전자 및 동승자를 보호하고 운전자에게 시야를 제공하는 앞 유리(W)를 포함할 수 있다. 표시 장치(10)는 도 18에 도시된 바와 같이, 상기 실내 공간에 제공될 수 있다.
일 실시예에서, 표시 장치(10)는 상기 실내 공간에 제공되는 대시보드(dashboard)에 배치될 수 있다. 예를 들면, 표시 장치(10)는 운전석 전방의 상기 대시보드에 배치되어 운전자에게 속도 정보 등을 제공하거나, 조수석 전방의 상기 대시보드에 배치되어 동승자에게 엔터테인먼트 정보 등을 제공하거나, 상기 대시보드 중앙에 배치되어 지도 정보 등을 제공할 수 있다. 도 18에서는 예시적으로 운전석 전방의 상기 대시보드에 배치된 표시 장치(10) 및 표시 장치(10)의 표시 화면을 보는 운전자가 도시되어 있다. 운전자는, 표시 장치(10)로부터 운전자 쪽으로 발광된 광(LGT1)을 통해 표시 장치(10)의 표시 화면을 인식(또는 시인)할 수 있다.
표시 장치(10)에는 차량의 외부 또는 내부로부터 입사되는 광 중 자외선 파장 대역의 광(UV)이 입사될 수 있다. 표시 장치(10)는 상술한 도 5 내지 도 17과 같이, 화소 정의막(PDL)과 중첩되는 금속 산화물층(USL)을 포함함으로써, 외부로부터 입사되는 자외선 파장 대역의 광(UV)이 화소 정의막(PDL)에 입사되는 것을 차단할 수 있다. 이에 따라, 화소 정의막(PDL)의 아웃개싱으로 인한 유기막층(EL)의 열화 및 공통 전극(CE)의 산화를 저감하여 화소 축소 현상을 저감할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판;
    상기 기판 상에 배치되며, 화소 전극, 유기막층 및 공통 전극을 포함하는 발광 소자층;
    상기 기판 상에 배치되며, 상기 화소 전극의 일부를 노출하는 복수의 개구부들을 포함하는 화소 정의막;
    상기 발광 소자층 상에 배치된 봉지층;
    상기 봉지층 상에 배치되며, 상기 화소 정의막과 중첩하는 금속 산화물층;
    상기 금속 산화물층 상에 배치되며, 상기 금속 산화물층과 중첩하는 차광층; 및
    상기 차광층 및 상기 봉지층 상에 배치된 컬러 필터층을 포함하는 차량용 표시장치.
  2. 제1 항에 있어서,
    상기 금속 산화물층은 상기 봉지층의 상면 및 상기 차광층의 하면과 접촉하는 차량용 표시 장치.
  3. 제1 항에 있어서,
    상기 금속 산화물층은 티타늄 산화물, 아연 산화물 및 탄탈륨 산화물 중 선택된 어느 하나 이상을 포함하는 차량용 표시 장치.
  4. 제1 항에 있어서,
    상기 금속 산화물층의 두께는 10 내지 10000nm인 차량용 표시 장치.
  5. 제1 항에 있어서,
    상기 금속 산화물층은 상기 복수의 개구부들과 중첩하는 복수의 개구홀을 포함하는 차량용 표시 장치.
  6. 제5 항에 있어서,
    상기 금속 산화물층의 상기 개구홀의 크기는 상기 화소 정의막의 상기 개구부의 크기와 동일한 차량용 표시 장치.
  7. 제5 항에 있어서,
    상기 금속 산화물층의 상기 개구홀의 크기는 상기 화소 정의막의 상기 개구부의 크기보다 크고, 상기 금속 산화물층의 폭은 상기 화소 정의막의 폭보다 작은 차량용 표시 장치.
  8. 제7 항에 있어서,
    상기 금속 산화물층의 측변은 상기 차광층의 측변보다 내측에 배치되고, 상기 차광층은 상기 금속 산화물층의 상면 및 측변을 덮는 차량용 표시 장치.
  9. 제7 항에 있어서,
    상기 차광층은 상기 복수의 개구부와 중첩하는 복수의 홀을 포함하며,
    상기 금속 산화물층의 상기 개구홀의 크기는 상기 차광층의 상기 홀의 크기보다 큰 차량용 표시 장치.
  10. 제5 항에 있어서,
    상기 차광층은 상기 복수의 개구부와 중첩하는 복수의 홀을 포함하며,
    상기 금속 산화물층의 상기 개구홀의 크기는 상기 차광층의 상기 홀의 크기보다 작은 차량용 표시 장치.
  11. 제10 항에 있어서,
    상기 금속 산화물층의 측변은 상기 차광층의 측변보다 외측으로 돌출되고, 상기 금속 산화물층의 폭은 상기 차광층의 폭보다 큰 차량용 표시 장치.
  12. 제5 항에 있어서,
    상기 차광층은 상기 복수의 개구부와 중첩하는 복수의 홀을 포함하며,
    상기 금속 산화물층의 상기 개구홀의 크기는 상기 차광층의 상기 홀의 크기와 동일한 차량용 표시 장치.
  13. 제12 항에 있어서,
    상기 금속 산화물층의 측변은 상기 차광층의 측변과 상호 정렬되어 일치되는 차량용 표시 장치.
  14. 제1 항에 있어서,
    상기 화소 정의막은 상기 화소 전극들 사이에 배치된 복수의 화소 개구부를 포함하고, 상기 차광층은 상기 복수의 화소 개구부와 중첩하는 복수의 패턴 개구부를 포함하는 차량용 표시 장치.
  15. 제1 항에 있어서,
    상기 금속 산화물층의 측변은 상기 화소 정의막의 측변과 상호 정렬되어 일치되며, 상기 금속 산화물층의 폭은 상기 화소 정의막의 폭과 동일한 차량용 표시 장치.
  16. 대시보드, 및 상기 대시보드에 배치되어 정보를 표시하는 차량용 표시 장치를 포함하는 차량에 있어서,
    상기 차량용 표시 장치는,
    기판;
    상기 기판 상에 배치되며, 화소 전극, 유기막층 및 공통 전극을 포함하는 발광 소자층;
    상기 기판 상에 배치되며, 상기 화소 전극의 일부를 노출하는 복수의 개구부들을 포함하는 화소 정의막;
    상기 발광 소자층 상에 배치된 봉지층;
    상기 봉지층 내에 배치되며, 상기 화소 정의막과 중첩하는 금속 산화물층;
    상기 봉지층 상에 배치되며, 상기 금속 산화물층과 중첩하는 차광층; 및
    상기 차광층 및 상기 봉지층 상에 배치된 컬러 필터층을 포함하는 차량.
  17. 제16 항에 있어서,
    상기 봉지층은 상기 발광 소자층 상에 배치된 제1 봉지층, 상기 제1 봉지층 상에 배치된 제2 봉지층, 및 상기 제2 봉지층 상에 배치된 제3 봉지층을 포함하는 차량.
  18. 제17 항에 있어서,
    상기 금속 산화물층은 상기 제2 봉지층과 상기 제3 봉지층 사이에 배치되는 차량.
  19. 제17 항에 있어서,
    상기 금속 산화물층은 상기 제1 봉지층과 상기 제2 봉지층 사이에 배치되는 차량.
  20. 제16 항에 있어서,
    상기 금속 산화물층은 티타늄 산화물, 아연 산화물 및 탄탈륨 산화물 중 선택된 어느 하나 이상을 포함하는 차량.
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